KR20060050794A - 반도체 장치 및 그 제조방법 - Google Patents

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KR20060050794A
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bump
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semiconductor device
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다다또모 스가
토시히로 이토
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가부시끼가이샤 르네사스 테크놀로지
다다또모 스가
오끼 덴끼 고오교 가부시끼가이샤
산요덴키가부시키가이샤
샤프 가부시키가이샤
닛폰 덴키 가부시키가이샤
로무 가부시키가이샤
소니 가부시끼 가이샤
가부시끼가이샤 도시바
후지쯔 가부시끼가이샤
마쓰시타 덴키 산교 가부시끼 가이샤
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Abstract

본 발명은, 반도체칩 위에 형성된 전극과 배선 기판 위에 형성된 전극을 탄력성을 갖는 돌기 전극을 통해 전기적으로 접속한 반도체 장치에 관한 것으로, 또한, 반도체칩과 배선 기판을 접합할 때에, 기판에 형성된 전극이나 그 하층배선에 부하되는 하중을 감소하는 실장 방법에 관한 것이다.
반도체칩, Si기판, 전극, 인터포저

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND PROCESS FOR MANUFACTURING THE SAME}
도 1은, 본 발명의 반도체 장치에 이용하는 반도체칩(a) 및 인터포저(b)의 상면도,
도 2는, 본 발명의 반도체 장치의 실장 공정을 설명하는 개략도,
도 3은, 본 발명의 반도체 장치에 이용하는 탄력성을 갖는 범프의 단면도,
도 4는, 본 발명의 반도체 장치의 제조에 이용하는 실장 장치의 개략도이다
본 발명은, 반도체칩 위에 형성된 전극과 배선 기판 위에 형성된 전극을 탄력성을 갖는 돌기 전극을 통해 전기적 접속한 반도체 장치에 관한 것으로, 또한, 반도체칩과 배선 기판을 접합할 때, 기판에 형성된 전극이나 그 하층배선에 부하되는 하중을 감소하는 실장 방법에 관한 것이다.
종래, 반도체칩을 배선 기판 상에 실장하여 반도체 장치를 제작하기 위해서 는, 반도체칩 상의 본딩패드와 배선 기판 상의 리드 사이를 금속 세선(細線)으로 결선하여 전기적 접속하는 와이어 본딩 기술이 이용되고 있지만, 최근, 전자기기에 대한 소형화 및 경량화의 요구나 반도체 소자의 접속 단자수의 증대에 대처하기 위해서, 반도체칩 표면의 전극에 돌기 전극(이하,「범프」라고 한다. )을 형성하고, 페이스 다운 방식으로 배선 기판 상에 곧바로 붙이는 플립 칩 실장 기술이 이용되고 있다.
이 플립 칩 실장 기술에서는, 반도체칩 위에 형성된 복수의 전극에 땜납이나 Au등의 금속재료를 이용하여 범프를 형성하고, 이들 복수의 범프와 배선 기판 위에 형성된 대응하는 복수의 전극을 위치 맞춤을 한 후, 가열압접한다. 또한, 가열압접 후 냉각시에 반도체칩과 배선 기판과의 열팽창율차에 의해 발생한 열응력으로 범프가 파괴되는 것을 방지하기 위해, 열응력 완충재로서 기능하는 언더필재가 반도체칩과 배선 기판 사이에 공급된다.
또한 언더필재의 대신에, 탄력성을 갖는 범프를 이용하여, 가열 압접후 냉각시에 반도체칩과 배선 기판과의 열팽창율차에 의해 발생하는 열응력을 완충하는 것이 행해지고 있다. 예를 들면 일본국 특개평 11-214447호 공보나 일본 특허공개2001-156091호 공보에는, 땜납 범프 내부에 보이드를 형성함으로써 열응력을 완충하는 구조가 개시되고 있다. 일본국 특개평 11-233669호 공보에는, 폴리이미드나 아크릴 등의 감광 수지로 이루어지는 코어에 Ni도금 등을 실시한 범프를 형성하고, 수지의 탄력성을 이용하여 열응력을 완충하는 구조가 개시되어 있다. 일본 특허공개2000-320148호 공보에는, 땜납 접합부에 U자형의 탄성부재를 이용하여, 집적회로와 실장기판 사이에 발생하는 열응력을 완충하는 구조가 개시되어 있다.
보다 최근에, 휴대용 전자기기의 소형화, 고성능화에 따라, 배선의 협(狹)피치화나, 반도체 장치의 박형화 및 다층화가 더욱더 촉진되고, 이러한 소형화, 박형화 또는 다층화된 반도체 장치에 있어서, 상기한 종래기술을 이용하여 반도체칩을 배선 기판에 실장 했을 때, 반도체칩 또는 배선 기판에 하중이 부하되면, 형성된 회로가 파괴될 가능성이 높아, 반도체 장치의 생산성이나 신뢰성에 크게 영향을 준다. 특히, 다층배선기판을 가열압접할 때에, 기판의 전극 패드 밑의 다층 배선층의 저유전율 재료나 트랜지스터 등의 회로에 손상을 주어, 반도체 장치의 기능에 문제가 일으킬 경우가 많다.
그래서, 예를 들면 일본 특허공개 2000-174165호 공보에는, 배선 기판에 형성된 전극의 하층이 에폭시 수지로 이루어지는 응력 완화층을 형성하고, 반도체칩을 배선 기판에 압접할 때 발생하는 응력을 완충하는 구조가 개시되어 있다.
또한 상기와 같은 열응력 완충 기능을 갖는 범프를 이용하여, 그 스프링 정수를 작게 하면, 접합시에 기판의 전극 패드 밑의 다층 배선층에 부하되는 하중을 감소할 수 있게 된다. 그러나, 종래의 접합 방법에서는 접합시에 고압을 부하하므로, 범프의 스프링 정수가 작으면 범프의 탄성 한계를 초과하게 되어, 탄력성을 유지할 수 없는 경우가 있다. 또한, 종래의 접합 방법에서는 고온으로 접합하므로, 특히, 수지 코어 범프를 이용할 경우에는, 코어를 구성하는 수지가 열화하고, 스프링 정수가 변화된다.
그래서, 본 발명의 목적은, 탄력성을 갖는 범프를 통해 2개의 기판 위에 형성된 전극끼리를 전기적 접속한 반도체 장치에 있어서, 기판 위에 형성된 회로 등에 부하되는 하중이 감소되어, 높은 신뢰성을 갖는 반도체 장치를 제공하는 데에 있다. 또한 본 발명의 또 하나의 목적은, 그러한 반도체 장치를 제조하는 방법을 제공하는 데에 있다.
본 발명은, 반도체칩 위에 형성된 전극과 배선 기판 위에 형성된 전극을 작은 스프링 정수를 갖는 범프를 통해 전기적 접속된 반도체 장치를 제공한다. 범프의 스프링 정수가 작기 때문에, 다층배선이 형성된 반도체칩을 배선기판에 실장하는 실장 공정에 있어서 칩이나 기판 위에 형성된 회로에 부하되는 하중이 감소되고, 또 실장후도, 범프의 반작용에 의한 응력이 감소된다. 이에 따라, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
또한 이러한 작은 스프링 정수를 갖는 범프를 통해 다층배선기판을 실장하기 위해, 고온고압을 필요로 하지 않는 접합 기술을 이용하여 반도체 장치를 제조하는 방법도 제공된다.
즉, 본 발명은, 1 또는 복수의 전극이 형성된 제 1기판과, 1 또는 복수의 전극이 형성된 제 2기판과, 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프를 포함하고, 여기에서, 탄력성을 갖는 범프의 스프링 정수는 1000N/m이 하이며,
제 1기판 상의 1 또는 복수의 전극의 표면과 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면이 접합에 의해 전기적 접속하고 있는 반도체 장치를 제공한다.
본 발명에 있어서, 제 1기판 및 제 2기판의 조합에는, Si기판-Si기판(반도체칩끼리, 반도체칩과 인터포저), Si기판-프린트 배선기판(플렉시블 기판도 포함한다), Si 기판-화합물 반도체 기판(GaAs, InP등의 기판), 화합물 반도체 기판과 프린트 배선기판의 조합 등이 포함된다. 상기 조합에 있어서, 어떤 기판을 제 1기판으로 해도 좋다.
본 발명의 반도체 장치는, 탄력성을 갖는 범프의 스프링 정수가 1000N/m이하인 것을 특징으로 한다.
즉, 본 발명에 의하면, 범프의 스프링 정수가 작기 때문에, 반도체칩이 배선 기판에 실장되어 범프가 압축되었을 때, 범프의 반작용에 의해 반도체칩 및 배선 기판 위에 형성된 전극에 가해지는 응력이 감소하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 발명에 있어서, 탄력성을 가지면 어떠한 형태의 범프를 이용하여도 좋다. 예를 들면 크랭크 형상, U자형이나 나선형의 스프링 구조체 등의 스프링 범프, 탄력성을 갖는 수지 코어와 도전성 물질로 형성된 수지 코어 범프, 도전체 범프의 내부에 보이드가 형성된 구조를 갖는 중공 범프 등을 이용할 수 있다.
본 발명의 반도체 장치에 있어서, 제 1기판 상의 1 또는 복수의 전극의 표면 의 제곱 평균 제곱근 거칠기가 10nm이하이며, 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면의 제곱 평균 제곱근 거칠기가 10nm이하인 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 제 1기판 또는 제 2기판의 적어도 한쪽의 기판두께가 50㎛이하이다. 바람직하게는, 제 1 및 제 2기판 양쪽의 기판두께를 50㎛이하로 한다.
이에 따라 소형화, 박형화된 반도체 장치에 적용할 수 있다. 또한 기판을 박형화하면, 기판 자체가 탄력성을 갖게 되어, 기판 위에 형성된 전극의 높이나 복수의 범프의 높이에 분포가 있는 경우에도, 높이의 차를 흡수할 수 있다.
또한 본 발명은, 1 또는 복수의 전극이 형성된 제 1기판과 1 또는 복수의 전극이 형성된 제 2기판이 탄력성을 갖는 범프를 통해 전기적 접속하고 있는 반도체 장치를 제조하기 위한 키트로서,
1 또는 복수의 전극이 형성된 제 1기판과, 1 또는 복수의 전극이 형성된 제 2기판과, 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프를 포함하고,
여기에서, 제 1기판 상의 1 또는 복수의 전극의 표면의 제곱 평균 제곱근 거칠기가 10nm이하이며, 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면의 제곱 평균 제곱근 거칠기가 10nm이하인 것을 특징으로 하는 키트를 제공한다.
이 키트에 포함되는 제 1기판 상의 1 또는 복수의 전극의 표면과 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면을 접합함으로써, 본 발명의 반도체 장치를 제작할 수 있다. 접합면이 되는, 제 1기판 상의 전극표면 및 제 2기판 상의 범프 표면의 제곱 평균 제곱근 거칠기가 10nm이하이므로, 이들의 접합면을 표면활성화법 등의 기술을 이용하여 활성화하면, 고온고압을 부하하지 않고 접합할 수 있다.
또한, 본 발명은, 1 또는 복수의 전극이 형성된 제 1기판과 1 또는 복수의 전극이 형성된 제 2기판이 탄력성을 갖는 범프를 통해 전기적 접속하고 있는 반도체 장치의 제조 방법에 있어서,
1 또는 복수의 전극이 형성된 제 1기판과, 1 또는 복수의 전극이 형성되어, 그것들의 전극 위에는 탄력성을 갖는 범프가 형성된 제 2기판을 준비하고,
제 1기판 위에 형성된 1 또는 복수의 전극의 표면의 제곱 평균 제곱근 거칠기가 10nm을 넘을 경우, 상기 전극의 표면을 평탄화하여 제곱 평균 제곱근 거칠기를 10nm이하로 하고, 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면의 제곱 평균 제곱근 거칠기가 10nm을 넘을 경우, 상기 범프 표면을 평탄화해서 제곱 평균 제곱근 거칠기를 10nm이하로 하며,
제 1기판 위에 형성된 1 또는 복수의 전극의 표면 및 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면을 활성화하고 ; 이어서,
상기 활성화된 전극과 상기 활성화된 범프 표면을 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법도 제공한다.
본 발명에 의한 반도체 장치의 제조 방법에 있어서, 제 1기판 위에 형성된 1 또는 복수의 전극의 표면 및 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면을 화학기계연마에 의해 평탄화하여 그것들의 제곱 평균 제곱근 거칠기를 10nm이하로 한다. 이들의 평탄한, 또는 평탄화된 제 1기판 위에 형성된 전극의 표면 및 범프 표면을 표면활성화법에 의해 활성화한다. 그 후 활성화된 전극표면과 활성화된 범프 표면을 접합한다.
상기와 같은 접합 기술을 「표면활성화 방법에 의한 상온접합(SAB:Surface Activated Bonding)」이라 한다. 이 기술은, 피접합물의 접합 표면을 평탄화하고, 표면을 청정하게 하여 활성화함으로써, 종래의 접합에 비교하면 저에너지로, 즉, 상온 혹은 저온, 저하중을 기초로 접합을 행하는 접합 기술로서, 접합 표면의 활성화에 이온 충격 등의 물리수단을 적극적으로 이용하는 것;접합 표면의 원자 레벨에서의 캐릭터리제이션에 근거하는 접합인 것 ; 및 금속끼리뿐만 아니라 금속-세라믹 등과 같은 결합 양식이 다른 물질 간의 접합도 가능한 것을 특징으로 한다.
또한, 이 접합 기술은, 금속, 반도체, 세라믹 등의 무기재료의 접합뿐만 아니라, 유기재료와 무기재료와의 접합도 대상으로 한다.
상온접합 기술에 있어서, 표면의 원자끼리를 효율적으로 접촉시키기 위해서, 접합해야 할 재료의 표면이 평탄한 필요가 있다. 필요한 평탄도는, 접합하고자 하는 재료의 표면에너지나 탄성계수에 의존하지만, 표면의 제곱 평균 제곱근 거칠기가 1∼10nm의 범위에 있으면, 접촉하는 것 만으로 접합한다는 해석 결과가 있다. 실제로, 실리콘 웨이퍼 표면의 제곱 평균 제곱근 거칠기는 1nm정도로, 그대로 접합할 수 있다.
재료의 표면이 평탄하지 않을 경우, 세라믹이나 다이아몬드의 연마입자와 화학적인 부식(에칭)작용이 있는 화학물질을 섞은 액체를 평탄한 연마판에 뿌리면서, 거기에 재료를 눌러 닦는「화학기계연마(CMP:Chemical Mechanical Polishing)법」을 이용하여 평탄화한다. CMP법에 의한 연마는 연마입자로 기계적으로 깎는 작용과 화학적인 작용을 병용하므로, 표면의 제곱 평균 제곱근 거칠기를 10nm이하로 할 수 있다.
실제의 표면은 산화되거나, 유기물 등의 흡착에 의해 안정화된 표면층이 형성되거나 하므로, 평탄화된 표면을 접촉시키는 것만으로는 결합하지 않는다. 평탄화된 표면에, 진공중에 플라즈마, 가속한 이온빔이나 고속원자 빔(FAB) 또는 래디컬 빔이나 레이저 등의 에너지파를 조사함으로써, 이러한 안정된 표면층을 제거하고, 불안정하게 활성된 표면을 노출시키는 것으로 결합의 원리에 따른 상온접합이 가능하게 된다. 이렇게 하여 활성화 처리가 실시된 표면은, 접촉시키는 것만으로 고온가열하지 않고 접합이 가능하게 된다.
상온접합 기술을 이용한 접합 방법으로서, 예를 들면 특허 제2791429호 명세서는, 2장의 실리콘 웨이퍼의 접합에 앞서, 그것들의 접합면에 실온으로 진공중에서 불활성 가스 이온빔 또는 불활성 가스 고속원자 빔으로 조사하여 스퍼터에칭함으로써, 실리콘 웨이퍼를 접합하는 방법을 개시한다. 이 상온접합법에서는, 실리콘 웨이퍼의 접합면에 있어서의 산화물이나 유기물 등이 상기한 빔에서 튀어서 활성화된 실리콘의 원자로 표면이 형성되고, 그 표면끼리가, 원자간의 높은 결합력에 의해 접합된다. 따라서, 이 방법에서는, 기본적으로, 접합을 위한 가열을 필요로 하지 않고, 활성화된 표면끼리를 간단히 접촉시키는 것만으로, 상온에서의 접합이 가능하게 된다.
또한 일본 특허공개 2001-351892호 공보에는, 실장 공정의 택트 타임을 단축화함으로써 대량생산을 가능하게 한, 상온접합용의 실장 장치가 개시되어 있다. 도 4에 도시하는 것 같이, 이 실장 장치는, 피접합물의 접합 표면을 빔 조사에 의해 세정하여 활성화하기 위한 세정 챔버 및 세정 후의 피접합물을 접합하기 위한 실장 챔버를 포함하고, 세정 챔버와 실장 챔버 사이에는 피접합물을 반송하기 위한 반송부가 배치된다.
본 발명에 의한 반도체 장치의 제조 방법에 있어서, 활성화한 후, 제 1기판 위에 형성된 1 또는 복수의 전극의 표면과 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면을 150℃이하의 온도에서 접합한다.
즉, 본 발명에 의한 반도체 장치의 제조 방법에 의하면, 고온고압을 부하하지 않고, 범프 표면과 기판 위에 형성된 전극을 접합할 수 있기 때문에, 범프의 스프링 정수가 작을 경우나, 특히 수지 코어를 갖는 범프를 이용하는 경우라도, 범프의 탄성특성을 열적 변화시키거나 접합시의 부하 압력이 범프의 탄성 한계를 넘는 경우도 없다. 이렇게 하여, 범프의 탄력성을 손상시키지 않고, 기판을 실장할 수 있다.
본 발명에 의하면, 낮은 탄력성을 갖는 범프를 통해 다층배선기판을 실장하므로, 기판 위에 형성된 회로 등의 손실이 감소되어, 높은 신뢰성을 갖는 반도체 장치를 제공할 수 있다. 또한 상온접합 기술을 이용하므로, 탄력성이 낮은 범프를 통해 다층배선기판을 실장할 수 있게 된다.
(발명의 최량의 형태)
본 발명에 의한 반도체 장치는, 제 1기판을 제 2기판에 실장함으로써 제작되고, 제 1기판 위에 형성된 전극과 제 2기판 위에 형성된 전극이, 범프를 통해 전기적 접속하는 것을 특징으로 한다.
이하에 구체적인 예를 나타낸다.
도 1(a)에 나타나 있는 바와 같이 반도체칩(1)의 Si기판(10) 위에는, 통상의 재료 및 방법을 이용하여, 1 또는 복수의 전극(11) 및 그 외의 회로(도시하지 않음)가 형성되어 있다.
도 1(b)에 나타나 있는 바와 같이 인터포저(2)의 Si기판(20) 위에는, 통상의 재료 및 방법을 이용하여, 1 또는 복수의 전극(21) 및 그 외의 회로(도시하지 않음)가 형성되어 있다.
도 2에 나타나 있는 바와 같이 이들 1 또는 복수의 전극(21)의 각각에는 탄력성을 갖는 범프(22)가 접합되어 있다. Si기판(10) 위에 형성된 복수의 전극(11)의 배치는 Si기판(20) 위에 형성된 복수의 전극의 배치와 대응하고 있기 때문에, 범프(22)의 표면을 Si기판(10) 위에 형성된 1 또는 복수의 전극(11)에 접합하여 반도체칩(1)을 인터포저(2)에 실장한다.
여기에서, 「대응한다」라는 것은, 제 1기판을 제 2기판에 실장했을 때, 제 1기판 위에 형성된 전극과 제 2기판 위에 형성된 전극이 전기적 접속할 수 있는 위 치 관계에 있는 것을 말한다.
도 3은, 인터포저(2)에 형성된 한 쌍의 전극 및 범프의 단면도이다. 인터포저(2)는, Si기판(20) 위에, 통상의 재료 및 방법을 이용하여, 전극(21) 및 그 외의 회로를 형성하고, 전극(21) 위에 전기적 접속하기 위한 영역 이외의 영역에 보호막(24)을 형성함으로써 제작한다.
전극(21) 위에 직접 범프(22)를 형성할 수도 있지만, 전극(21)과 범프(22) 사이에서의 조성물의 확산 방지나 접착강도를 향상시키는 목적에서 중간층(25)을 전극(21)위에 형성하고, 그 위에 범프를(22)를 형성하는 것이 바람직하다.
탄력성을 갖는 범프는, 종래의 방법, 예를 들면 석판인쇄 기술을 이용하여 기판에 형성된 전극 위에 적층함으로써, 또는, 범프를 별개로 제작하고, 종래의 접합 기술 또는 상기한 상온접합 기술을 이용하여 기판에 형성된 전극 위에 접합함으로써, 형성 할 수 있다.
또한 본 발명에 있어서, 탄력성을 가지면 어떤 형상의 범프도 이용할 수 있다. 예를 들면 도 3(a)에 도시하는 스프링 범프(221), 도 3(b) 및 (c)에 도시하는 수지 코어 범프(222) 및 (223), 도 3(d)에 도시하는 중공 범프(224) 등을 이용할 수 있다.
도 3(a)은, 하나의 구체적인 예로서 크랭크 형상의 스프링 구조체를 갖는 스프링 범프(221)를 나타내고 있지만, U자형이나 나선형의 스프링 구조체를 이용할 수 있다. 도 3(b)은, 수지 코어 범프의 하나의 구체적인 예를 나타낸다. 수지 코어 범프(222)는, 수지 코어(222a)를 전극(21) 위에 배치하고, 그 위에 도전성 피막 (222b)을 형성하여 전기적 접속을 가능하게 한다. 또한 도 3(c)은, 수지 코어 범프의 또 하나의 구체적인 예를 나타낸다. 이 수지 코어 범프(223)는, 복수의 수지 비드(223a)가 도체(223b) 안에 분산된 구조를 갖고 있다. 도 3(d)은, 중공 범프의 하나의 구체적인 예를 나타낸다. 이 중공 범프(224)는, 도전체의 범프 내부에 보이드가 형성된 구조를 갖고 있다.
구체적으로는, 중간층(25) 위에, 폴리이미드 감광성 수지를 이용하여 수지 코어(222a)를 형성하고, 전극(21)과 전기적 접속을 가능하게 하기 위해, 수지 코어(222a)의 주위에 Ni도금에 의해 도전성 피막(222b)을 형성하여 수지 코어 범프(222)를 형성한다.
종래기술에 의해 기판 위에 복수의 범프를 접합했을 때, 변동에 의한 기판 내의 범프 높이의 최대차는 약 1㎛이므로, 반도체칩을 복수의 범프가 접합된 배선 기판에 실장하고, 복수의 범프의 전부를 전극에 접촉시키기 위해서는, 가장 높은 범프를 적어도 1㎛압축하게 된다. 이때, 종래의 범프를 이용했을 경우, 압축된 범프의 반작용에 의해 반도체칩 및 배선 기판 위에 형성된 전극 패드당 가해지는 응력은 약 50gf이지만, 반도체 장치의 소형화, 박형화의 진행에 따라 반도체칩이나 배선 기판이 박형화된 경우, 상기 응력이 전극 패드에 가해지면 반도체 장치의 고장에 이어지므로, 전극 패드에 가해지는 응력을 작게 할 필요가 있다.
그래서, 본 발명에 있어서, 복수의 범프 및 프레임구조의 높이의 최대차를 1㎛이내로 한다. 즉, 반도체칩(1)을 인터포저(2)에 실장했을 때, 가장 높은 범프의 최대압축량이 1㎛가 된다. 여기에서, 전극 패드당 가해지는 최대허용 압력을 예를 들면 1gf로 설정한 경우, 허용되는 범프의 스프링 정수k는, 1gf/1㎛=1000N/m이 된다.
즉, 본 발명에 있어서, 범프의 스프링 정수가 1000N/m이하인 것이 바람직하다.
범프의 스프링 정수가 작은 것에 의해, 반도체칩을 배선 기판에 실장하여 범프를 압축했을 때, 범프의 반작용에 의해 반도체칩 및 배선 기판 위에 형성된 전극에 가해지는 응력을 감소할 수 있으므로, 전극 하부에 형성된 배선층에 손실을 주지 않고, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
이들 범프(22)의 표면이 Si기판(10) 위에 형성된 대응하는 복수의 전극(11)의 각각에 접촉하도록 위치 맞춤을 한 후, 접합함으로써 반도체칩(1)을 인터포저(2)에 실장하고, 도 2에 도시하는 반도체 장치를 제작한다.
본 발명에 있어서, 반도체칩(1)을 인터포저(2)에 실장 하기 전에, 반도체칩(1)에 형성된 전극 및 인터포저(2)의 전극 위에 형성된 범프 표면의 제곱 평균 제곱근 거칠기Rq를 표면 거칠기 측정계 및 원자간력 현미경을 이용하여 측정했다. 범프 표면의 제곱 평균 제곱근 거칠기Rq는 200∼300nm정도이며, 기판 위에 형성된 전극의 표면의 제곱 평균 제곱근 거칠기는 수 10nm정도였다.
상기한 바와 같이, 피접합면의 제곱 평균 제곱근 거칠기가 1∼10nm의 범위에 있으면, 고온고압을 부하하지 않고 접합할 수 있지만, 이들의 피접합면의 표면 거칠기가 10nm을 넘는 경우, 이들의 피접합면을 활성화 시키는 것 만으로는, 접합하 기 위해, 종래의 접합 기술과 동일한 높은 온도 및 높은 압력이 필요한 것을 알 수 있다. 따라서, 피접합면의 제곱 평균 제곱근 거칠기가 10nm을 넘을 경우, 표면을 활성화하기 전에 피접합면을 평탄화할 필요가 있다.
평탄화는, 어떤 종래기술을 이용하여 행해도 좋지만, 표면의 제곱 평균 제곱근 거칠기Rq를 10nm이하로 하기 위해서는, 화학기계연마(CMP)법을 이용하는 것이 유효하다. 예를 들면 다이아몬드 등의 연마입자를 함유하는 연마액과 불산 등의 식각액을 혼합한 용액을 평탄한 연마판에 뿌리면서, 상기한 표면의 제곱 평균 제곱근 거칠기가 10nm이하가 될 때 까지 연마한다.
피접합면이 평탄한 것이 확인되면, 상온접합 기술을 이용하여, 반도체칩을 배선 기판에 실장하여 반도체 장치를 제조한다. 본 발명의 반도체 장치를 제조하는데 이용하는 실장 장치(3)를 도 4에 도시한다. 여기에서는, 간단하게 하기 위해, 제 1기판 및 제 2기판을 공통으로 피접합물(4)로 나타내고 있다.
이 실장 장치(3)를 이용하면, 진공 중에서 아르곤 고속원자 빔을 조사할 수 있는 세정장치 안에서, Si기판(10)상의 전극(11)의 표면 및 Si기판(20) 위에 형성한 범프(22)의 표면에 아르곤 고속원자 빔을 조사함으로써 표면상의 산화물이나 유기물 등의 부착물을 제거하고, 이들의 표면을 청정화할 수 있다.
실장 장치(3)는, 피접합물(4)의 접합면이 되는 표면을 세정하는 세정 수단(310)을 수납하는 세정 챔버(31), 세정 수단(310)에 의해 세정된 2개의 피접합물(4)의 표면끼리를 상온접합하는 실장 수단(320)을 수납하는 실장 챔버(32) 및 세정 챔버(31)와 실장 챔버(32)를 연통하는 반송부(33)를 구비하고 있다. 피접합물의 접합면이 되는 표면을 세정함으로써, 표면의 산화나 유기물 등의 흡착에 의해 안정화된 층을 제거하고, 표면을 활성화한다.
또한, 반송부(33)에는, 외부로부터 피접합물(4)을 실장 장치(3) 내부에 유입하기 위한 유입실(34)이 접속되어 있다. 반송부(33) 내부에는, 외부로부터 유입실(34)로 유입된 피접합물(4)을 세정 챔버(31)에 반송하고, 세정 수단(310)에 의해 세정된 각 피접합물(4)을 실장 수단(320)에 반송하기 위한 반송 수단(330)이 배치되어 있다. 또한 세정 챔버(31)와 반송부(33) 사이에는, 셔터 수단(35)이 배치된다. 유입실(34)에는, 피접합물(4)의 반입, 반출을 위한 셔터 수단(36) 및 (37)이 배치된다.
세정 수단(310)은, 피접합부(4)의 접합면이 되는 표면을 향해 에너지파(311)를 조사함으로써, 그 표면을 세정하여 활성화한다. 에너지파(311)로서는, 플라즈마, 이온빔, 원자빔, 래디컬 빔, 레이저 중 어느 하나를 이용한다.
세정 챔버(31)에는, 예를 들면 진공펌프 등의 감압 가스 분위기 형성수단(38)이 부설되고, 세정 챔버(31) 내를 소정의 감압 가스 분위기로 할 수 있다. 감압 가스 분위기를 형성하는 세정 챔버(31) 내의 가스로서는, 공기 외, 불활성 가스를 이용할 수도 있다. 불활성 가스를 이용할 경우에는, 불활성 가스 치환 수단을 병설하면 좋다.
반송 수단(330)은, 상하 방향(Z방향) 및 회전 방향(θ방향)으로 이동가능한 본체(331), 축방향(X방향)으로 신축가능한 로드(332) 및 로드(332)의 축을 중심으 로 하는 r방향으로 회전 가능하도록 배치된 선단 암(333)으로 구성되어 있다. 이 선단 암(333)은 피접합물(4)을 파지 및 해방하는 기능을 갖고 있다.
세정 챔버(31)와 반송부(33) 사이에 배치된 셔터 수단(35)은, 양자의 연통 및 차단을 제어하고, 세정 챔버(31)내를 소정의 감압 가스 분위기로 할 때, 반송부(33)와의 연통을 차단하기 위해서 닫히게 된다. 또한 피접합물(4)을 세정 챔버(31) 내로 유입 할 때나 세정 챔버(31)내에서 세정후의 피접합물(4)을 추출할 때, 셔터 수단(35)이 열리게 된다.
실장 수단(320)에 있어서, 접합면이 세정된 2개의 피접합물(4) 끼리가 상온접합된다. 실장 수단(320)에는, 2개의 피접합물(4)을 각각 유지하는 본딩 스테이지(321) 및 본딩 헤드(332)가 배치되어 있다. 피접합물(4) 끼리를 접합할 때의 위치 맞춤을 행하기 위해서, 본딩 스테이지(321)는, X, Y방향(수평쪽)으로 위치조정 할 수 있도록 되어 있으며, 본딩 헤드(322)는, Z방향(상하 방향)과 회전 방향(θ방향)으로 조정할 수 있도록 되어있다.
또한 본딩 스테이지(321) 및 본딩 헤드(332)는, 도시하지 않지만, 각각, 히터 및 열전대로 이루어지는 온도제어수단을 구비하고, 피접합물을 임의의 온도로 가열할 수 있다.
본딩 스테이지(321)와 본딩 헤드(332) 사이에는, 2개의 피접합물(4)의 위치 어긋남 량을 검출하기 위해, 상하 방향의 시야를 갖는 2시야 카메라(323)가 X, Y방향으로 위치조정이 가능하도록 배치된다. 이 검출 결과에 의거하여 2개의 피접합물(4)을 원하는 위치에 조정한다.
실장 챔버(32)에는, 피접합물(4) 끼리의 접합이 불활성 가스 분위기 하에서 행해지도록, 실장 챔버(32) 내를 불활성 가스 분위기로 하기 위한 불활성 가스 치환 수단(39)이 부설되어 있다. 실장 챔버(32) 내의 가스 분위기는, 불활성 가스 분위기 외에, 피접합물과 반응하지 않는 가스 분위기, 예를 들면 전극을 갖는 피접합물에서 그 전극을 피접합물에 접합할 경우, 그 전극과 반응하지 않는 가스 (예를 들면, 질소 가스)를 이용한 가스 분위기로 하는 것도 가능하다. 이 실장 챔버(32) 내에서의 접합은, 대기압 하, 감압 하 어디에서든 행할 수 있다.
구체적으로는, 우선, 인터포저(2)를 셔터 수단(37)에서 유입실(34)로 유입했다. 셔터 수단(36)을 열고, 인터포저(2)를 반송 수단(330)으로 파지했다. 필요에 따라 셔터 수단(36)을 닫고, 셔터 수단(35)을 열어, 반송 수단(330)에 파지된 인터포저(2)를 세정 챔버(31) 내에 반송했다. 셔터 수단(35)을 닫은 후, 세정 챔버(31) 내에서, Si기판(20) 위에 형성된 범프(22)의 표면에 에너지파(311)를 조사함으로써 세정하는 세정 공정을 실행하고, 범프(22)의 표면을 활성화했다. 세정 챔버(31)내를 Ar가스의 감압 분위기로 하고, 그 분위기 하에서 에너지파(311)로서 Ar고속원자 빔을 조사했다. 에너지파의 조사에 의해, 범프 표면으로부터 산화물이나 유기물이 튀어, 활성화된 원자로 표면이 형성되게 된다. 소정의 세정 종료 후, 셔터 수단(35)을 열고, 범프(22)의 표면이 활성화된 인터포저(2)를 반송 수단(330)으로 파지하여 실장 챔버(32) 내에 반송하고, 본딩 스테이지(321)에 유지했다.
다음에 반도체칩(1)을 셔터 수단(37)에서 유입실(34)로 유입하고, 인터포저(2)와 같은 방법으로, 반도체칩(1) 위에 형성된 전극(11) 표면에 에너지파(311)를 조사함으로써 세정하여, 활성화했다. 에너지파의 조사에 의해, 전극표면으로부터 산화물이나 유기물이 튀어, 활성화된 원자로 표면이 형성되게 된다. 소정의 세정 종료 후, 셔터 수단(35)을 열어, 전극의 표면이 활성화된 반도체칩(1)을 반송 수단(330)으로 파지하여 실장 챔버(32) 내에 반송하고, 본딩 헤드(332)에 유지했다.
실장 공정에 있어서의 접합은, 불활성 가스 치환 수단(39)에 의해 형성된 소정의 불활성 가스 분위기 하에서 행했다. 이 실장 공정에서는, 본딩 스테이지(321)에 유지된 인터포저(2) 위에 형성된 범프(22)의 표면과 본딩 헤드(332)에 유지된 반도체칩(1) 상의 전극(11)의 표면을 150℃로 접합했다. 접합면은 상기와 같이 활성화된 상태에 있기 때문에, 범프 높이의 격차를 해소하기 위해 압축하는 것 이외에는, 기본적으로 간단히 접촉시키는 것만으로 접합할 수 있다. 접합에 의해 제작된 반도체 장치는, 그대로 실장 챔버(32)로부터 다음 공정으로 보낼 수도 있고, 상기 반송 수단(330)을 이용해서 반송해도 좋다.
또한 본 발명의 반도체 장치에 있어서, 범프나 기판 위에 형성된 전극이 산소나 수분으로부터의 공격에 의해 열화되는 것을 유효하게 방지하기 위해, 반도체칩과 배선 기판 사이에 언더필재 시 밀봉 수지를 충전할 수 있다. 이렇게 하여, 전기적 접속이 파괴되지 않고, 보다 높은 신뢰성을 갖는 반도체 장치를 얻을 수 있다.
본 발명의 반도체 장치 및 그 제조 방법에 대해서 대표예를 이용하여 설명했 지만, 상기 설명은 단순히 본 발명을 예시하는 것이며, 본 발명을 한정하는 것은 아니다. 예를 들면 탄력성을 갖는 범프를 배선 기판의 전극 위에 형성하고, 범프 표면과 반도체칩 위에 형성된 전극을 상온접합하여 반도체 장치를 제조했지만, 본 발명에 있어서는, 범프를 반도체칩에 형성하고, 범프와 배선 기판 위에 형성된 전극을 상온 접합할 수도 있다.
또한 본 발명은, 반도체칩의 Si기판과 인터포저의 Si기판과의 조합 이외의 조합을 이용한 반도체 장치, 예를 들면 제 1기판으로서 반도체칩의 Si기판, 제 2기판으로서 프린트 배선기판을 이용한 반도체 장치에도 적용할 수 있다.

Claims (7)

1 또는 복수의 전극이 형성된 제 1기판과, 1 또는 복수의 전극이 형성된 제 2기판과, 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프를 포함하고, 여기에서, 탄력성을 갖는 범프의 스프링 정수는 1000N/m 이하이며,
제 1기판 상의 1 또는 복수의 전극의 표면과 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면이 접합에 의해 전기적 접속하고 있는 것을 특징으로 하는 반도체 장치.
제 1항에 있어서,
탄력성을 갖는 범프가 스프링 범프인 것을 특징으로 하는 반도체 장치.
제 1항에 있어서,
탄력성을 갖는 범프가 수지 코어 범프인 것을 특징으로 하는 반도체 장치.
제 1항에 있어서,
탄력성을 갖는 범프가 중공 범프인 것을 특징으로 하는 반도체 장치.
1 또는 복수의 전극이 형성된 제 1기판과 1 또는 복수의 전극이 형성된 제 2기판이 탄력성을 갖는 범프를 통해 전기적 접속하고 있는 반도체 장치를 제조하기 위한 키트로서,
1 또는 복수의 전극이 형성된 제 1기판과, 1 또는 복수의 전극이 형성된 제 2기판과, 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프를 포함하고,
여기에서, 제 1기판 상의 1 또는 복수의 전극의 표면의 제곱 평균 제곱근 거칠기가 10nm 이하이며, 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면의 제곱 평균 제곱근 거칠기가 10nm 이하인 것을 특징으로 하는 키트.
1 또는 복수의 전극이 형성된 제 1기판과 1 또는 복수의 전극이 형성된 제 2기판이 탄력성을 갖는 범프를 통해 전기적 접속하고 있는 반도체 장치의 제조 방법에 있어서,
1 또는 복수의 전극이 형성된 제 1기판과, 1 또는 복수의 전극이 형성되어, 그것들의 전극 위에는 탄력성을 갖는 범프가 형성된 제 2기판을 준비하고,
제 1기판 위에 형성된 1 또는 복수의 전극의 표면의 제곱 평균 제곱근 거칠 기가 10nm을 넘을 경우, 상기 전극의 표면을 평탄화하여 제곱 평균 제곱근 거칠기를 10nm 이하로 하고, 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면의 제곱 평균 제곱근 거칠기가 10nm을 넘을 경우, 상기 범프 표면을 평탄화해서 제곱 평균 제곱근 거칠기를 10nm 이하로 하며,
제 1기판 위에 형성된 1 또는 복수의 전극의 표면 및 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면을 활성화하고, 이어서,
상기 활성화된 전극과 상기 활성화된 범프 표면을 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 6항에 있어서,
제 1기판 위에 형성된 1 또는 복수의 전극의 표면 및 제 2기판 상의 1 또는 복수의 전극 위에 형성된 탄력성을 갖는 범프 표면을 표면활성화법에 의해 활성화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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