JP2000174165A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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Abstract
(57)【要約】
【課題】 ベアＩＣチップをフリップチップ実装した従
来の半導体装置おいては、実装工程時におけるＩＣチッ
プにダメージが生じる。 【解決手段】 半導体素子１０１面の電極端子部に形成
したバンプ１０２と接続する回路基板１０３の電極端子
部１０４直下に、加えられた圧力に応じて容易に変形可
能な応力緩和層１０５を設ける。これにより、実装時の
加圧に対して半導体素子に加わる力の大きさは低減でき
るので、半導体素子に形成された回路素子機能に不具合
が発生する事がなくなり、極めて品質の高い半導体装置
を安定して作製することを実現する。
来の半導体装置おいては、実装工程時におけるＩＣチッ
プにダメージが生じる。 【解決手段】 半導体素子１０１面の電極端子部に形成
したバンプ１０２と接続する回路基板１０３の電極端子
部１０４直下に、加えられた圧力に応じて容易に変形可
能な応力緩和層１０５を設ける。これにより、実装時の
加圧に対して半導体素子に加わる力の大きさは低減でき
るので、半導体素子に形成された回路素子機能に不具合
が発生する事がなくなり、極めて品質の高い半導体装置
を安定して作製することを実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の実装
方法とその実装体に関するものであり、特にフェースダ
ウンで実装を行う半導体装置の実装方法およびその実装
体に関するものである。
方法とその実装体に関するものであり、特にフェースダ
ウンで実装を行う半導体装置の実装方法およびその実装
体に関するものである。
【０００２】
【従来の技術】従来、半導体素子を回路基板上へ実装す
るには、ＱＦＰ（Quad Flat Package）に代表されるよ
うなパッケージ形態とした後、半田付けにより実装され
ていたが、近年、電子機器に対する小型化及び軽量化の
要望や半導体素子の接続端子数の増加により、このよう
な実装形態ではそれらの要望に対処することが次第に困
難になってきた。
るには、ＱＦＰ（Quad Flat Package）に代表されるよ
うなパッケージ形態とした後、半田付けにより実装され
ていたが、近年、電子機器に対する小型化及び軽量化の
要望や半導体素子の接続端子数の増加により、このよう
な実装形態ではそれらの要望に対処することが次第に困
難になってきた。
【０００３】そこで、最近では裸の半導体素子を回路基
板上に直付けするフリップチップ実装技術を用いて、こ
れらの技術課題に対処する方法が考えだされてきた。一
例として、半導体素子を回路基板に接続するに際し、予
め半導体素子の端子電極上にバンプを形成しておき、半
導体素子と回路基板間にＡＣＦ（Anisotropic Conducti
ve Film：異方性導電フィルム）と一般に呼ばれている
接続材料を介在して、フェースダウンにて実装する。以
下、図面を参照しながら上述した従来の半導体装置の実
装方法とその実装体の一例について説明する。
板上に直付けするフリップチップ実装技術を用いて、こ
れらの技術課題に対処する方法が考えだされてきた。一
例として、半導体素子を回路基板に接続するに際し、予
め半導体素子の端子電極上にバンプを形成しておき、半
導体素子と回路基板間にＡＣＦ（Anisotropic Conducti
ve Film：異方性導電フィルム）と一般に呼ばれている
接続材料を介在して、フェースダウンにて実装する。以
下、図面を参照しながら上述した従来の半導体装置の実
装方法とその実装体の一例について説明する。
【０００４】図９は従来のフェースダウンで実装された
半導体装置の実装体の要部断面図である。
半導体装置の実装体の要部断面図である。
【０００５】図中において、１は半導体素子、２は半導
体素子１の端子電極上に形成されたバンプ、３は回路基
板、４は回路基板３の表面に形成された基板電極、５は
絶縁層、６はその下層の配線層である。通常の回路基板
３の絶縁層５は、ガラス繊維もしくはアラミド繊維から
なる布地を芯材とし、これにエポキシ樹脂を塗布したシ
ート状であり、同じ厚みを有するエポキシ樹脂シートに
対し剛性が高く、また、加熱時の応力に対して軟化によ
り変形する量も小さい。７はＡＣＦ、８は導電性粒子で
ある。ＡＣＦ７は図９に示すように、特殊な微小な導電
性粒子８を接着フィルム中に均一に分散させた、導電、
絶縁、接着機能を有する接続材料で、最近、特にフリッ
プチップ実装用途の活用が盛んである。
体素子１の端子電極上に形成されたバンプ、３は回路基
板、４は回路基板３の表面に形成された基板電極、５は
絶縁層、６はその下層の配線層である。通常の回路基板
３の絶縁層５は、ガラス繊維もしくはアラミド繊維から
なる布地を芯材とし、これにエポキシ樹脂を塗布したシ
ート状であり、同じ厚みを有するエポキシ樹脂シートに
対し剛性が高く、また、加熱時の応力に対して軟化によ
り変形する量も小さい。７はＡＣＦ、８は導電性粒子で
ある。ＡＣＦ７は図９に示すように、特殊な微小な導電
性粒子８を接着フィルム中に均一に分散させた、導電、
絶縁、接着機能を有する接続材料で、最近、特にフリッ
プチップ実装用途の活用が盛んである。
【０００６】以上のように構成された従来のフェースダ
ウンで実装された半導体装置の実装方法とその実装体に
ついて、以下その概略を説明する。
ウンで実装された半導体装置の実装方法とその実装体に
ついて、以下その概略を説明する。
【０００７】まず、ワイヤーボンディング技術を用いて
バンプ２を形成した半導体素子１を、ＡＣＦ７を間に挟
んで、回路基板３の基板電極４の所定の位置に位置合わ
せを行ってフェースダウンで搭載する、その後、半導体
素子１及び回路基板３の背面より加圧及び加熱を施し、
ＡＣＦ７を構成する樹脂成分を溶融、軟化させてバンプ
２と基板電極４間に介在する樹脂を押しのけると同時
に、この部分に存在する導電性粒子８をこれらで挟み込
み、当接状態を実現して導通を得る。この後、加熱し続
けて前記ＡＣＦ７中の樹脂を硬化させることで、接続を
完了し実装体を得る。
バンプ２を形成した半導体素子１を、ＡＣＦ７を間に挟
んで、回路基板３の基板電極４の所定の位置に位置合わ
せを行ってフェースダウンで搭載する、その後、半導体
素子１及び回路基板３の背面より加圧及び加熱を施し、
ＡＣＦ７を構成する樹脂成分を溶融、軟化させてバンプ
２と基板電極４間に介在する樹脂を押しのけると同時
に、この部分に存在する導電性粒子８をこれらで挟み込
み、当接状態を実現して導通を得る。この後、加熱し続
けて前記ＡＣＦ７中の樹脂を硬化させることで、接続を
完了し実装体を得る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような半導体装置の実装体においては、次のような課題
がある。
ような半導体装置の実装体においては、次のような課題
がある。
【０００９】すなわち、半導体素子１と回路基板３の背
面より加わる圧力は、バンプ２を通じて基板電極４や絶
縁層５に伝達されるが、これらに伝達された圧力の一部
は、反作用によりバンプ２を通じて半導体素子１に加わ
る。この際、反作用により半導体素子１に加わる力の大
きさは、絶縁層５の固さ若しくは剛性により決まり、絶
縁層５の剛性が大きく固いほど半導体素子１に加わる圧
力は大きくなる。従って、通常の回路基板３の構成の絶
縁層５の剛性では、半導体素子１に加わる力により、半
導体素子１に形成された回路素子機能に不具合が発生す
る場合も多い。特に、エリアアレイ状に電極端子が配列
された半導体素子１のようにバンプ２を形成したアルミ
電極パッド直下に回路素子が形成されている場合は、不
具合発生の可能性が著しく高い。
面より加わる圧力は、バンプ２を通じて基板電極４や絶
縁層５に伝達されるが、これらに伝達された圧力の一部
は、反作用によりバンプ２を通じて半導体素子１に加わ
る。この際、反作用により半導体素子１に加わる力の大
きさは、絶縁層５の固さ若しくは剛性により決まり、絶
縁層５の剛性が大きく固いほど半導体素子１に加わる圧
力は大きくなる。従って、通常の回路基板３の構成の絶
縁層５の剛性では、半導体素子１に加わる力により、半
導体素子１に形成された回路素子機能に不具合が発生す
る場合も多い。特に、エリアアレイ状に電極端子が配列
された半導体素子１のようにバンプ２を形成したアルミ
電極パッド直下に回路素子が形成されている場合は、不
具合発生の可能性が著しく高い。
【００１０】本発明は、このような従来の、エリアアレ
イ状の電極端子配列を有する半導体素子を用いた構成の
半導体装置の課題を考慮し、半導体素子に形成された回
路素子機能に不具合が発生する事がなくなり、極めて品
質の高い半導体装置を安定して作製することを実現する
事を目的とする。
イ状の電極端子配列を有する半導体素子を用いた構成の
半導体装置の課題を考慮し、半導体素子に形成された回
路素子機能に不具合が発生する事がなくなり、極めて品
質の高い半導体装置を安定して作製することを実現する
事を目的とする。
【００１１】
【発明を解決するための手段】本発明の半導体装置は、
半導体素子をフェースダウンにて回路基板上に実装した
半導体装置において、半導体素子に形成したバンプと接
続する回路基板の電極端子部直下に、加えられた圧力に
応じて容易に変形可能な応力緩和層を設けたことを特徴
とする半導体装置である。
半導体素子をフェースダウンにて回路基板上に実装した
半導体装置において、半導体素子に形成したバンプと接
続する回路基板の電極端子部直下に、加えられた圧力に
応じて容易に変形可能な応力緩和層を設けたことを特徴
とする半導体装置である。
【００１２】また、上記した半導体装置の実装体の実装
方法は、フェースダウンにて実装する際に、上記応力緩
和層を加熱して軟化させて変形容易としたことを特徴と
する半導体装置の実装方法である。
方法は、フェースダウンにて実装する際に、上記応力緩
和層を加熱して軟化させて変形容易としたことを特徴と
する半導体装置の実装方法である。
【００１３】また、前記回路基板は、通常のプリント基
板を形成する工程と、この回路基板の表面に液状の熱硬
化型エポキシ樹脂を均一な膜厚となるように塗布する工
程と、これを熱処理して硬化する工程と、レーザーやド
リルなどを用いてビアとなる部分に物理的に貫通孔を形
成する工程と、金属膜を選択的に着膜形成して表層の配
線パターンと導通ビアを形成する工程とを有する回路形
成用基板の製造方法によって形成される。
板を形成する工程と、この回路基板の表面に液状の熱硬
化型エポキシ樹脂を均一な膜厚となるように塗布する工
程と、これを熱処理して硬化する工程と、レーザーやド
リルなどを用いてビアとなる部分に物理的に貫通孔を形
成する工程と、金属膜を選択的に着膜形成して表層の配
線パターンと導通ビアを形成する工程とを有する回路形
成用基板の製造方法によって形成される。
【００１４】また、前記回路基板は、通常のプリント基
板を形成する工程と、この回路基板の表面に液状の熱硬
化型エポキシ樹脂を均一な膜厚となるように塗布する工
程と、これを第１の熱処理を施して半硬化する工程と、
フォトリソ技術とエッチング技術を用いてビアとなる部
分に化学的に貫通孔を形成する工程と、第２の熱処理を
施して完全硬化する工程と、金属膜を選択的に着膜形成
して表層の配線パターンと導通ビアを形成する工程とを
有する回路形成用基板の製造方法によって形成される。
板を形成する工程と、この回路基板の表面に液状の熱硬
化型エポキシ樹脂を均一な膜厚となるように塗布する工
程と、これを第１の熱処理を施して半硬化する工程と、
フォトリソ技術とエッチング技術を用いてビアとなる部
分に化学的に貫通孔を形成する工程と、第２の熱処理を
施して完全硬化する工程と、金属膜を選択的に着膜形成
して表層の配線パターンと導通ビアを形成する工程とを
有する回路形成用基板の製造方法によって形成される。
【００１５】また、前記回路基板は、離型性フィルムを
備えた被圧縮性を有する多孔質基材に貫通孔を設ける工
程と、前記貫通孔に導電性ペーストを充填する工程と、
前記貫通孔に前記導電性ペーストを充填した前記多孔質
基材から前記離型性フィルムを剥離する工程と、前記多
孔質基材の前記離型性フィルムを剥離した両面に金属箔
を重ねる工程と、前記金属箔を重ねた前記多孔質基材を
加熱加圧して圧縮する工程とを有する回路形成用基板の
製造方法によって形成される。
備えた被圧縮性を有する多孔質基材に貫通孔を設ける工
程と、前記貫通孔に導電性ペーストを充填する工程と、
前記貫通孔に前記導電性ペーストを充填した前記多孔質
基材から前記離型性フィルムを剥離する工程と、前記多
孔質基材の前記離型性フィルムを剥離した両面に金属箔
を重ねる工程と、前記金属箔を重ねた前記多孔質基材を
加熱加圧して圧縮する工程とを有する回路形成用基板の
製造方法によって形成される。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１を用いて説明する。
て、図１を用いて説明する。
【００１７】（実施の形態１）図１は本発明の第１の実
施の形態を示す半導体装置の要部断面図である。図１に
おいて、１０１は半導体素子、１０２は半導体素子１０
１のアルミ電極端子上に形成されたバンプで、１０３は
回路基板、１０４は回路基板１０３の表面に形成された
基板電極で、１０６は配線層である。また、１０７はＡ
ＣＦで１０８は導電性粒子である。さらに、１０５はエ
ポキシ樹脂からなる応力緩和層である。
施の形態を示す半導体装置の要部断面図である。図１に
おいて、１０１は半導体素子、１０２は半導体素子１０
１のアルミ電極端子上に形成されたバンプで、１０３は
回路基板、１０４は回路基板１０３の表面に形成された
基板電極で、１０６は配線層である。また、１０７はＡ
ＣＦで１０８は導電性粒子である。さらに、１０５はエ
ポキシ樹脂からなる応力緩和層である。
【００１８】以上のように構成された従来のフェースダ
ウンで実装された半導体装置の実装方法とその実装体に
ついて、以下その概略を説明する。
ウンで実装された半導体装置の実装方法とその実装体に
ついて、以下その概略を説明する。
【００１９】まず、ワイヤーボンディング技術等を用い
てバンプ１０２を形成した半導体素子１０１を、接続材
料として用いるＡＣＦ０７を間に挟んで、回路基板１０
３の基板電極１０４の所定の位置に位置合わせを行って
フェースダウンで搭載する。その後、半導体素子１０１
及び回路基板１０３の背面より加圧及び加熱を施し、Ａ
ＣＦ１０７を構成する樹脂成分を溶融、軟化させてバン
プ１０２と基板電極１０４間に介在する樹脂を押しのけ
ると同時に、この部分に存在する導電性粒子１０８をこ
れらで挟み込み、当接する事で導通を得る。
てバンプ１０２を形成した半導体素子１０１を、接続材
料として用いるＡＣＦ０７を間に挟んで、回路基板１０
３の基板電極１０４の所定の位置に位置合わせを行って
フェースダウンで搭載する。その後、半導体素子１０１
及び回路基板１０３の背面より加圧及び加熱を施し、Ａ
ＣＦ１０７を構成する樹脂成分を溶融、軟化させてバン
プ１０２と基板電極１０４間に介在する樹脂を押しのけ
ると同時に、この部分に存在する導電性粒子１０８をこ
れらで挟み込み、当接する事で導通を得る。
【００２０】この際の加圧量及び加熱温度は、必要な品
質を確保するためには、５０ｇｆ／バンプ以上で温度は
１８０℃以上が望ましい。また、本実施の形態において
はバンプ１０２先端の径は、φ４０〜８０μｍの範囲に
ある。この後、加熱し続けてＡＣＦ１０７中の樹脂を硬
化させることで、接続を完了し実装体を得る。
質を確保するためには、５０ｇｆ／バンプ以上で温度は
１８０℃以上が望ましい。また、本実施の形態において
はバンプ１０２先端の径は、φ４０〜８０μｍの範囲に
ある。この後、加熱し続けてＡＣＦ１０７中の樹脂を硬
化させることで、接続を完了し実装体を得る。
【００２１】これらの構成により、半導体素子１０１に
形成したバンプ１０２と接続する回路基板１０３の基板
電極１０４直下に設けた応力緩和層１０５は、実装工程
時における加熱により軟化するため、加えられた圧力に
応じて容易に変形しこの圧力を吸収する。これにより、
実装時に外部より加わる圧力は、バンプ１０２、基板電
極１０４を通じて応力緩和層１０５に伝達されるが、応
力緩和層１０５により吸収されることにより、この反作
用によって半導体素子１０１に加わる力は小さくなるの
で、半導体素子１０１に形成された回路素子機能に不具
合が発生する事がなくなり、極めて品質の高い半導体装
置を安定して作製することを実現する。特に、エリアア
レイ状にアルミ電極端子が配列された半導体素子のよう
にアルミ電極端子直下に回路素子が形成されている場合
は、極めて有効な発明である。
形成したバンプ１０２と接続する回路基板１０３の基板
電極１０４直下に設けた応力緩和層１０５は、実装工程
時における加熱により軟化するため、加えられた圧力に
応じて容易に変形しこの圧力を吸収する。これにより、
実装時に外部より加わる圧力は、バンプ１０２、基板電
極１０４を通じて応力緩和層１０５に伝達されるが、応
力緩和層１０５により吸収されることにより、この反作
用によって半導体素子１０１に加わる力は小さくなるの
で、半導体素子１０１に形成された回路素子機能に不具
合が発生する事がなくなり、極めて品質の高い半導体装
置を安定して作製することを実現する。特に、エリアア
レイ状にアルミ電極端子が配列された半導体素子のよう
にアルミ電極端子直下に回路素子が形成されている場合
は、極めて有効な発明である。
【００２２】ところで、一方では、この様な構成におい
ては、前記したような実装時の加熱及び加圧により応力
緩和層１０５の変形が必要以上に著しく大きく、厚みの
減少が著しく大きくなるので、基板電極１０４と下層の
配線層１０６間の電気的絶縁性能が著しく劣化すること
により、品質を著しく損なう恐れがあるため、実施形態
１では図１に示すように基板電極１０４直下領域におけ
る配線層１０６のパターン形成を行わない構成としてい
る。このことにより、上記した品質課題発生の解決を図
っている。
ては、前記したような実装時の加熱及び加圧により応力
緩和層１０５の変形が必要以上に著しく大きく、厚みの
減少が著しく大きくなるので、基板電極１０４と下層の
配線層１０６間の電気的絶縁性能が著しく劣化すること
により、品質を著しく損なう恐れがあるため、実施形態
１では図１に示すように基板電極１０４直下領域におけ
る配線層１０６のパターン形成を行わない構成としてい
る。このことにより、上記した品質課題発生の解決を図
っている。
【００２３】なお、製造方法において半導体素子と回路
基板の接続材料については、本実施の形態の形態に記載
したＡＣＦ１０７以外に、以下に記載する材料を用い
て、実装体を作製しても良い。 (1) 接続材料として、液状樹脂中に導電性粒子を分散
させたＡＣＰ（Anisotropic Conductive Paste：異方性
導電ペースト）を用いる方法。なお、製造方法について
は、本実施の形態に記載したのとほぼ同様な方法にて作
製することにより実装体を得る。 (2) 接続材料として導電性粒子を含まない絶縁樹脂フ
ィルムを用いる方法。なお、この接続材料を用いて作製
した実装体の要部断面図を図２に示し、図中、図１と同
一符号は、同一または相当箇所を示し、１０９は絶縁樹
脂フィルムを示す。製造方法については、まずワイヤー
ボンディング技術等を用いてバンプ１０２を形成した半
導体素子１０１を、絶縁樹脂フィルム１０９の接続材料
を間に挟んで、回路基板１０３の基板電極１０４の所定
の位置に位置合わせを行ってフェースダウンで搭載す
る。その後、半導体素子１０１背面より加圧及び加熱を
施し、前記接続材料を構成する樹脂成分を溶融、軟化さ
せてバンプ１０２と基板電極１０４間に介在する樹脂を
押しのけて、バンプ１０２と回路基板１０３に形成した
基板電極１０４が直接、当接する事により導通を得る。
基板の接続材料については、本実施の形態の形態に記載
したＡＣＦ１０７以外に、以下に記載する材料を用い
て、実装体を作製しても良い。 (1) 接続材料として、液状樹脂中に導電性粒子を分散
させたＡＣＰ（Anisotropic Conductive Paste：異方性
導電ペースト）を用いる方法。なお、製造方法について
は、本実施の形態に記載したのとほぼ同様な方法にて作
製することにより実装体を得る。 (2) 接続材料として導電性粒子を含まない絶縁樹脂フ
ィルムを用いる方法。なお、この接続材料を用いて作製
した実装体の要部断面図を図２に示し、図中、図１と同
一符号は、同一または相当箇所を示し、１０９は絶縁樹
脂フィルムを示す。製造方法については、まずワイヤー
ボンディング技術等を用いてバンプ１０２を形成した半
導体素子１０１を、絶縁樹脂フィルム１０９の接続材料
を間に挟んで、回路基板１０３の基板電極１０４の所定
の位置に位置合わせを行ってフェースダウンで搭載す
る。その後、半導体素子１０１背面より加圧及び加熱を
施し、前記接続材料を構成する樹脂成分を溶融、軟化さ
せてバンプ１０２と基板電極１０４間に介在する樹脂を
押しのけて、バンプ１０２と回路基板１０３に形成した
基板電極１０４が直接、当接する事により導通を得る。
【００２４】この際の加圧量及び加熱温度は、必要な品
質を確保するためには、５０ｇｆ／バンプ以上で温度は
１８０℃以上が望ましい。また、本実施の形態において
はバンプ先端の径は、φ４０〜８０μｍの範囲にある。
この後、加熱し続けて前記ＡＣＰ１０９の樹脂を硬化さ
せることで、接続を完了し実装体を得る。 (3) 接続材料として(2)で用いた絶縁樹脂フィルム１０
９の代わりに導電性粒子を含まない液状絶縁樹脂を用い
る方法。なお、製造方法としては、(2)に記載したのと
ほぼ同様な製造法にて作製することにより実装体を得
る。
質を確保するためには、５０ｇｆ／バンプ以上で温度は
１８０℃以上が望ましい。また、本実施の形態において
はバンプ先端の径は、φ４０〜８０μｍの範囲にある。
この後、加熱し続けて前記ＡＣＰ１０９の樹脂を硬化さ
せることで、接続を完了し実装体を得る。 (3) 接続材料として(2)で用いた絶縁樹脂フィルム１０
９の代わりに導電性粒子を含まない液状絶縁樹脂を用い
る方法。なお、製造方法としては、(2)に記載したのと
ほぼ同様な製造法にて作製することにより実装体を得
る。
【００２５】これらは、いずれの接続材料を用いた製造
方法においても上記した発明の効果を有する。
方法においても上記した発明の効果を有する。
【００２６】（実施の形態２）図３は本発明の第２の実
施の形態を示す半導体装置の要部断面図である。図中、
図１と同一符号は、同一または相当箇所を示す。製造方
法については、実施形態１に記載した内容と同じであ
る。
施の形態を示す半導体装置の要部断面図である。図中、
図１と同一符号は、同一または相当箇所を示す。製造方
法については、実施形態１に記載した内容と同じであ
る。
【００２７】これらの構成により、実施の形態１に記載
した通り、実装工程時に外部より加わる圧力は、バンプ
１０２、基板電極１０３を通じて応力緩和層１０５に伝
達されるが、応力緩和層１０５により吸収されることに
より、この反作用によって半導体素子１０１に加わる力
は小さくなるので、半導体素子１０１に形成された回路
素子機能に不具合が発生する事がなくなり、極めて品質
の高い半導体装置を安定して作製することを実現する。
特に、エリアアレイ状に電極端子が配列された半導体素
子のようにアルミ電極端子直下に回路素子が形成されて
いる場合は、極めて有効な発明である。
した通り、実装工程時に外部より加わる圧力は、バンプ
１０２、基板電極１０３を通じて応力緩和層１０５に伝
達されるが、応力緩和層１０５により吸収されることに
より、この反作用によって半導体素子１０１に加わる力
は小さくなるので、半導体素子１０１に形成された回路
素子機能に不具合が発生する事がなくなり、極めて品質
の高い半導体装置を安定して作製することを実現する。
特に、エリアアレイ状に電極端子が配列された半導体素
子のようにアルミ電極端子直下に回路素子が形成されて
いる場合は、極めて有効な発明である。
【００２８】また、以上のように構成された半導体装置
では、実施の形態１にも記載した通り、実装時の加熱及
び加圧により応力緩和層１０５の変形が必要以上に大き
く、厚みの減少が著しく大きくなるので、基板電極１０
４と第１の下層配線層１０６間の電気的絶縁性能が劣化
することにより、品質を損なうため、本実施形態では図
３に示すように基板電極１０４直下領域に形成した第１
の下層配線層１０６の電極１０６ａのパターンは、他の
配線と絶縁された構成とすることにより、上記した品質
課題発生の解決を図っている。
では、実施の形態１にも記載した通り、実装時の加熱及
び加圧により応力緩和層１０５の変形が必要以上に大き
く、厚みの減少が著しく大きくなるので、基板電極１０
４と第１の下層配線層１０６間の電気的絶縁性能が劣化
することにより、品質を損なうため、本実施形態では図
３に示すように基板電極１０４直下領域に形成した第１
の下層配線層１０６の電極１０６ａのパターンは、他の
配線と絶縁された構成とすることにより、上記した品質
課題発生の解決を図っている。
【００２９】なお、本実施の形態においても、実施の形
態１に記載した(1)〜(3)の接続方法を用いても同等な効
果が得られる。
態１に記載した(1)〜(3)の接続方法を用いても同等な効
果が得られる。
【００３０】（実施の形態３）図４は本発明の第３の実
施の形態を示す半導体装置の要部断面図である。図中、
図１と同一符号は、同一または相当箇所を示す。図４に
おいて、１１０は絶縁性を有する金属またはセラミクス
材料から成る絶縁板である。製造方法については、実施
の形態１に記載した内容と同じである。
施の形態を示す半導体装置の要部断面図である。図中、
図１と同一符号は、同一または相当箇所を示す。図４に
おいて、１１０は絶縁性を有する金属またはセラミクス
材料から成る絶縁板である。製造方法については、実施
の形態１に記載した内容と同じである。
【００３１】これらの構成により、実施の形態１に記載
した通り、実装工程時に外部より加わる圧力は、バンプ
１０２、基板電極１０４を通じて応力緩和層１０５に伝
達されるが、応力緩和層１０５により吸収されることに
より、この反作用によって半導体素子１０１に加わる力
は小さくなるので、半導体素子１０１に形成された回路
素子機能に不具合が発生する事がなくなり、極めて品質
の高い半導体装置を安定して作製することを実現する。
特に、エリアアレイ状にアルミ電極端子が配列された半
導体素子のようにアルミ電極端子直下に回路素子が形成
されている場合は、極めて有効な発明である。
した通り、実装工程時に外部より加わる圧力は、バンプ
１０２、基板電極１０４を通じて応力緩和層１０５に伝
達されるが、応力緩和層１０５により吸収されることに
より、この反作用によって半導体素子１０１に加わる力
は小さくなるので、半導体素子１０１に形成された回路
素子機能に不具合が発生する事がなくなり、極めて品質
の高い半導体装置を安定して作製することを実現する。
特に、エリアアレイ状にアルミ電極端子が配列された半
導体素子のようにアルミ電極端子直下に回路素子が形成
されている場合は、極めて有効な発明である。
【００３２】また、以上のように構成された半導体装置
では、実施の形態１にも記載した通り、実装時の加熱及
び加圧により応力緩和層１０５の変形が必要以上に大き
く、厚みの減少が著しく大きくなるので、基板電極１０
４と第１の下層配線層１０６間の電気的絶縁性能が劣化
することにより、品質を損なうため、本実施の形態では
図４に示すように基板電極１０６直下領域には、絶縁性
を有する板状の金属またはセラミクスを設けた構成とす
ることにより、上記した品質課題発生の解決を図ってい
る。
では、実施の形態１にも記載した通り、実装時の加熱及
び加圧により応力緩和層１０５の変形が必要以上に大き
く、厚みの減少が著しく大きくなるので、基板電極１０
４と第１の下層配線層１０６間の電気的絶縁性能が劣化
することにより、品質を損なうため、本実施の形態では
図４に示すように基板電極１０６直下領域には、絶縁性
を有する板状の金属またはセラミクスを設けた構成とす
ることにより、上記した品質課題発生の解決を図ってい
る。
【００３３】更に、本実施の形態の構成では、絶縁板１
１０を適当な材料及び厚みとすることで、基板の剛性や
膨張率をコントロールする効果も併せ持つ。また、放熱
性能が高まる効果も有する。
１０を適当な材料及び厚みとすることで、基板の剛性や
膨張率をコントロールする効果も併せ持つ。また、放熱
性能が高まる効果も有する。
【００３４】なお、図４では、絶縁板１１０を設けた層
を、配線層１０６と同一層とした構成にしてあるが、絶
縁板１１０を設ける層を、配線層１０６より半導体素子
１０１に近い層に形成しても構わない。
を、配線層１０６と同一層とした構成にしてあるが、絶
縁板１１０を設ける層を、配線層１０６より半導体素子
１０１に近い層に形成しても構わない。
【００３５】なお、本実施の形態においても、実施の形
態１に記載した(1)〜(3)の接続方法を用いても同等な効
果が得られる。 （実施の形態４）図５は本発明の第４の実施の形態を示
す半導体装置の要部断面図である。図中、図１と同一符
号は、同一または相当箇所を示す。図５において、１１
１はビア構成の導電性接着剤であり、絶縁樹脂と導電性
材料からなる粒子にて構成されている。また、製造方法
については、実施の形態１に記載した内容と同じであ
る。
態１に記載した(1)〜(3)の接続方法を用いても同等な効
果が得られる。 （実施の形態４）図５は本発明の第４の実施の形態を示
す半導体装置の要部断面図である。図中、図１と同一符
号は、同一または相当箇所を示す。図５において、１１
１はビア構成の導電性接着剤であり、絶縁樹脂と導電性
材料からなる粒子にて構成されている。また、製造方法
については、実施の形態１に記載した内容と同じであ
る。
【００３６】これらの構成により、実施の形態１に記載
した通り、実装工程時に外部より加わる圧力は、バンプ
１０２、基板電極１０４を通じて応力緩和層１０５また
は導電性接着剤１１１に伝達されるが、応力緩和層１０
５または導電性接着剤１１１により吸収されることによ
り、この反作用によって半導体素子１０１に加わる力は
小さくなるので、半導体素子１０１に形成された回路素
子機能に不具合が発生する事がなくなり、極めて品質の
高い半導体装置を安定して作製することを実現する。特
に、エリアアレイ状にアルミ電極端子が配列された半導
体素子１０１のようにアルミ端子電極直下に回路素子が
形成されている場合は、極めて有効な発明である。
した通り、実装工程時に外部より加わる圧力は、バンプ
１０２、基板電極１０４を通じて応力緩和層１０５また
は導電性接着剤１１１に伝達されるが、応力緩和層１０
５または導電性接着剤１１１により吸収されることによ
り、この反作用によって半導体素子１０１に加わる力は
小さくなるので、半導体素子１０１に形成された回路素
子機能に不具合が発生する事がなくなり、極めて品質の
高い半導体装置を安定して作製することを実現する。特
に、エリアアレイ状にアルミ電極端子が配列された半導
体素子１０１のようにアルミ端子電極直下に回路素子が
形成されている場合は、極めて有効な発明である。
【００３７】また、以上のように構成された半導体装置
では、ビア構成の導電性接着剤１１１は応力緩和の役割
を果たすと共に、導通ビアとしての機能を有する際は、
実装の際に加わる圧力により、ビア構成の導電性接着剤
１１１中に含まれる導電性粒子間の接触度が増すため、
非常に低抵抗でかつ安定した導通性能を有する、高品質
な導通ビアとすることが可能となる。
では、ビア構成の導電性接着剤１１１は応力緩和の役割
を果たすと共に、導通ビアとしての機能を有する際は、
実装の際に加わる圧力により、ビア構成の導電性接着剤
１１１中に含まれる導電性粒子間の接触度が増すため、
非常に低抵抗でかつ安定した導通性能を有する、高品質
な導通ビアとすることが可能となる。
【００３８】なお、本実施の形態においても、実施の形
態１に記載した(1)〜(3)の接続方法を用いても同等な効
果が得られる。
態１に記載した(1)〜(3)の接続方法を用いても同等な効
果が得られる。
【００３９】なお、図５においては応力緩和層１０５と
ビア構成の導電性接着剤１１１を併用することで、応力
緩和機構を発揮した構成としたが、図６に示すように、
ビアとしての機能を有しない、すなわち回路的には他の
配線とは接続されていないダミーのビア構成の導電性接
着剤１１１’を用いることにより、全ての基板電極直下
にビア構成の導電性接着剤１１１を設けて、他の部分は
従来の回路基板に使用しているのと同じガラス繊維やア
ラミド繊維が入った絶縁層１１２とした構成としてもか
まわない。 （実施の形態５）図７は本発明の第５の実施の形態を示
す半導体装置の要部断面図である。図中、図１と同一符
号は、同一または相当箇所を示す。図７において、１１
３はフリップチップ接続用の導電性接着剤で、絶縁樹脂
と導電性材料からなる粒子で構成される。
ビア構成の導電性接着剤１１１を併用することで、応力
緩和機構を発揮した構成としたが、図６に示すように、
ビアとしての機能を有しない、すなわち回路的には他の
配線とは接続されていないダミーのビア構成の導電性接
着剤１１１’を用いることにより、全ての基板電極直下
にビア構成の導電性接着剤１１１を設けて、他の部分は
従来の回路基板に使用しているのと同じガラス繊維やア
ラミド繊維が入った絶縁層１１２とした構成としてもか
まわない。 （実施の形態５）図７は本発明の第５の実施の形態を示
す半導体装置の要部断面図である。図中、図１と同一符
号は、同一または相当箇所を示す。図７において、１１
３はフリップチップ接続用の導電性接着剤で、絶縁樹脂
と導電性材料からなる粒子で構成される。
【００４０】以上のように構成された半導体装置の実装
方法とその実装体について、以下その概略を説明する。
方法とその実装体について、以下その概略を説明する。
【００４１】ワイヤーボンディング技術等を用いて一様
な高さのバンプ１０２を形成した半導体素子１０１の、
バンプ１０２の頂頭部のみに、スタンピング法などによ
り所定量の液状の導電性接着剤１１３を塗布する。その
後、回路基板１０４上の所定の位置に位置合わせを行っ
てフェースダウンで搭載した後、半導体素子１０１及び
回路基板１０３背面より加圧及び加熱を施し、導電性接
着剤１１３を硬化させてバンプ１０２と基板電極１０３
の接着及び接続を完了する。この際、必要な品質確保の
ための加圧量は、実施の形態１の中で記載したＡＣＦの
場合の１／２以下で良い。
な高さのバンプ１０２を形成した半導体素子１０１の、
バンプ１０２の頂頭部のみに、スタンピング法などによ
り所定量の液状の導電性接着剤１１３を塗布する。その
後、回路基板１０４上の所定の位置に位置合わせを行っ
てフェースダウンで搭載した後、半導体素子１０１及び
回路基板１０３背面より加圧及び加熱を施し、導電性接
着剤１１３を硬化させてバンプ１０２と基板電極１０３
の接着及び接続を完了する。この際、必要な品質確保の
ための加圧量は、実施の形態１の中で記載したＡＣＦの
場合の１／２以下で良い。
【００４２】これは、接続を得るための条件としては、
液状導電性接着剤１１３が回路基板１０３の基板電極１
０４に接するだけで良いためである。また、温度につい
ては１５０℃以上が望ましい。この後、必要に応じアン
ダーフィル樹脂と呼ばれる液状絶縁樹脂１１４を半導体
素子１０１と回路基板１０３間の隙間部に注入、充填し
た後、約１５０℃で１時間程度加熱硬化して実装体を得
る。
液状導電性接着剤１１３が回路基板１０３の基板電極１
０４に接するだけで良いためである。また、温度につい
ては１５０℃以上が望ましい。この後、必要に応じアン
ダーフィル樹脂と呼ばれる液状絶縁樹脂１１４を半導体
素子１０１と回路基板１０３間の隙間部に注入、充填し
た後、約１５０℃で１時間程度加熱硬化して実装体を得
る。
【００４３】これらの構成により、実施の形態１に記載
した通り、実装工程時に外部より加わる圧力は、バンプ
１０２、基板電極１０４を通じて応力緩和層１０６に伝
達されるが、応力緩和層１０６により吸収されることに
より、この反作用によって半導体素子１０１に加わる力
は小さくなるので、半導体素子１０１に形成された回路
素子機能に不具合が発生する事がなくなり、極めて品質
の高い半導体装置を安定して作製することを実現する。
特に、エリアアレイ状にアルミ電極端子が配列された半
導体素子１０１のようにアルミ電極端子直下に回路素子
が形成されている場合は、極めて有効な発明である。
した通り、実装工程時に外部より加わる圧力は、バンプ
１０２、基板電極１０４を通じて応力緩和層１０６に伝
達されるが、応力緩和層１０６により吸収されることに
より、この反作用によって半導体素子１０１に加わる力
は小さくなるので、半導体素子１０１に形成された回路
素子機能に不具合が発生する事がなくなり、極めて品質
の高い半導体装置を安定して作製することを実現する。
特に、エリアアレイ状にアルミ電極端子が配列された半
導体素子１０１のようにアルミ電極端子直下に回路素子
が形成されている場合は、極めて有効な発明である。
【００４４】また、本実施の形態の形態においては実装
時に必要な加圧量が少なくて済むため、本発明の実施の
形態の形態１〜４に記載したような応力緩和層１０５の
著しい変形に伴う、電気的絶縁劣化による品質課題が発
生しないので、基板電極１０４直下に対する特別な工夫
を必要としない。
時に必要な加圧量が少なくて済むため、本発明の実施の
形態の形態１〜４に記載したような応力緩和層１０５の
著しい変形に伴う、電気的絶縁劣化による品質課題が発
生しないので、基板電極１０４直下に対する特別な工夫
を必要としない。
【００４５】（実施の形態６）図８は本発明の第６の実
施の形態を示す半導体装置の要部断面図である。図中、
図６と同一符号は、同一または相当箇所を示す。図８に
おいて、１１５は仮止め用絶縁樹脂で熱硬化型樹脂であ
る。
施の形態を示す半導体装置の要部断面図である。図中、
図６と同一符号は、同一または相当箇所を示す。図８に
おいて、１１５は仮止め用絶縁樹脂で熱硬化型樹脂であ
る。
【００４６】以上のように構成された半導体装置の実装
方法とその実装体について、以下その概略を説明する。
方法とその実装体について、以下その概略を説明する。
【００４７】実施の形態５と同様に、ワイヤーボンディ
ング技術等を用いて一様な高さのバンプ１０２を形成し
た半導体素子１０１の、バンプ１０２の頂頭部のみに、
スタンピング法などにより所定量の液状の導電性接着剤
１１３を塗布する。その後、予め、半導体素子１０１搭
載領域において、接続に関与する基板電極１０４にかか
らない領域に仮止め用絶縁樹脂１１５を塗布しておい
た、回路基板１０３上の所定の位置に位置合わせを行っ
てフェースダウンで搭載した後、半導体素子１０１及び
回路基板１０３背面より加圧及び加熱を施し、導電性接
着剤１１３及び仮止め用絶縁樹脂１１５を硬化させてバ
ンプ１０２と基板電極１０４の接着及び接続を完了す
る。この際、必要な品質確保のための加圧量は、実施の
形態１の中で記載したＡＣＦの場合の１／２以下で良
い。これは、接続を得るための条件としては、液状導電
性接着剤１１３が回路基板１０３の基板電極１０４に接
するだけで良いためである。また、温度については１５
０℃以上が望ましい。この後、必要に応じアンダーフィ
ル樹脂１１４と呼ばれる液状絶縁樹脂を半導体素子と回
路基板間の隙間部に注入、充填した後、約１５０℃で１
時間程度加熱硬化して実装体を得る。
ング技術等を用いて一様な高さのバンプ１０２を形成し
た半導体素子１０１の、バンプ１０２の頂頭部のみに、
スタンピング法などにより所定量の液状の導電性接着剤
１１３を塗布する。その後、予め、半導体素子１０１搭
載領域において、接続に関与する基板電極１０４にかか
らない領域に仮止め用絶縁樹脂１１５を塗布しておい
た、回路基板１０３上の所定の位置に位置合わせを行っ
てフェースダウンで搭載した後、半導体素子１０１及び
回路基板１０３背面より加圧及び加熱を施し、導電性接
着剤１１３及び仮止め用絶縁樹脂１１５を硬化させてバ
ンプ１０２と基板電極１０４の接着及び接続を完了す
る。この際、必要な品質確保のための加圧量は、実施の
形態１の中で記載したＡＣＦの場合の１／２以下で良
い。これは、接続を得るための条件としては、液状導電
性接着剤１１３が回路基板１０３の基板電極１０４に接
するだけで良いためである。また、温度については１５
０℃以上が望ましい。この後、必要に応じアンダーフィ
ル樹脂１１４と呼ばれる液状絶縁樹脂を半導体素子と回
路基板間の隙間部に注入、充填した後、約１５０℃で１
時間程度加熱硬化して実装体を得る。
【００４８】以上の製造方法によれば、実施の形態５で
記載した効果以外に、仮止め用絶縁樹脂１１５にて半導
体素子１０１と回路基板１０３を接着させることで、導
電性接着剤１１３の接着性能を落として、他の性能を向
上させることが出来るという効果を新たに得る。例え
ば、導電性接着剤１１３の材料としてゴム性能を発揮す
る成分を添加することにより弾力性を付与することで、
半導体素子１０１に反作用にて伝達される応力を低減す
る、あるいは、導電性粒子の添加量を増大して低抵抗化
を図ることなどが実現する。
記載した効果以外に、仮止め用絶縁樹脂１１５にて半導
体素子１０１と回路基板１０３を接着させることで、導
電性接着剤１１３の接着性能を落として、他の性能を向
上させることが出来るという効果を新たに得る。例え
ば、導電性接着剤１１３の材料としてゴム性能を発揮す
る成分を添加することにより弾力性を付与することで、
半導体素子１０１に反作用にて伝達される応力を低減す
る、あるいは、導電性粒子の添加量を増大して低抵抗化
を図ることなどが実現する。
【００４９】最後に、本発明の他の実施の形態を図１０
を参照して説明する。
を参照して説明する。
【００５０】図１０は、本実施の形態にもとづき、回路
形成領域直上にバンプ形成した構成を示す図である。図
１１は、回路素子形成領域直上以外の半導体素子の周辺
部のみにバンプ形成された構成を示す図であり、本実施
の形態を説明するための比較例である。それぞれの特徴
は、（１）図１１の構成の場合、図１０の構成に比べ、
バンプ形成を含む実装プロセスによるダメージが回路素
子形成領域に伝わりにくい。逆に、図１０の構成の場
合、実装プロセスにおける加圧などにより発生する応力
がダイレクトに回路素子形成領域に伝わり易く、ダメー
ジを受けやすい。（２）図１１の構成の場合、図１０の
構成に比べ、回路素子形成領域のスペースを必要とする
ため半導体素子のサイズが増え、コスト高となる。
（３）図１１の構成の場合、中央部の回路素子から周辺
に配線を引き回して電極端子に接続する必要があるが、
図１０の構成の場合はそのような必要がなく、回路素子
直近部に電極端子を配置して接続することも可能なた
め、配線長が短くなる。このことは、半導体素子の高速
駆動及び低消費電力化に有利となる。（４）図１０の構
成の場合、２次元的にマトリクス状に電極端子を配列す
ることが可能であるので、多ピン配列時に有利である。
形成領域直上にバンプ形成した構成を示す図である。図
１１は、回路素子形成領域直上以外の半導体素子の周辺
部のみにバンプ形成された構成を示す図であり、本実施
の形態を説明するための比較例である。それぞれの特徴
は、（１）図１１の構成の場合、図１０の構成に比べ、
バンプ形成を含む実装プロセスによるダメージが回路素
子形成領域に伝わりにくい。逆に、図１０の構成の場
合、実装プロセスにおける加圧などにより発生する応力
がダイレクトに回路素子形成領域に伝わり易く、ダメー
ジを受けやすい。（２）図１１の構成の場合、図１０の
構成に比べ、回路素子形成領域のスペースを必要とする
ため半導体素子のサイズが増え、コスト高となる。
（３）図１１の構成の場合、中央部の回路素子から周辺
に配線を引き回して電極端子に接続する必要があるが、
図１０の構成の場合はそのような必要がなく、回路素子
直近部に電極端子を配置して接続することも可能なた
め、配線長が短くなる。このことは、半導体素子の高速
駆動及び低消費電力化に有利となる。（４）図１０の構
成の場合、２次元的にマトリクス状に電極端子を配列す
ることが可能であるので、多ピン配列時に有利である。
【００５１】以上、（２）から（４）の理由などから回
路素子形成領域直上への電極端子配置が有利である。
路素子形成領域直上への電極端子配置が有利である。
【００５２】
【発明の効果】以上のように本発明によれば、半導体素
子及び回路基板の背面から加えられた圧力は、応力緩和
層に吸収されることにより、この反作用による半導体素
子に加わる力の大きさは小さくなるので、半導体素子に
形成された回路素子機能に不具合が発生する事がなくな
り、極めて品質の高い半導体装置を安定して作製するこ
とを実現する。特に、エリアアレイ状に電極端子が配列
された半導体素子のように端子電極直下に回路素子が形
成されている場合は、極めて有効な発明である。
子及び回路基板の背面から加えられた圧力は、応力緩和
層に吸収されることにより、この反作用による半導体素
子に加わる力の大きさは小さくなるので、半導体素子に
形成された回路素子機能に不具合が発生する事がなくな
り、極めて品質の高い半導体装置を安定して作製するこ
とを実現する。特に、エリアアレイ状に電極端子が配列
された半導体素子のように端子電極直下に回路素子が形
成されている場合は、極めて有効な発明である。
【図１】本発明の第１の実施の形態による半導体装置の
要部断面図
要部断面図
【図２】本発明の第１の実施の形態による別の接続材料
による半導体装置の要部断面図
による半導体装置の要部断面図
【図３】本発明の第２の実施の形態による半導体装置の
要部断面図
要部断面図
【図４】本発明の第３の実施の形態による半導体装置の
要部断面図
要部断面図
【図５】本発明の第４の実施の形態による半導体装置の
要部断面図
要部断面図
【図６】本発明の第４の実施の形態による別の構成の半
導体装置の要部断面図
導体装置の要部断面図
【図７】本発明の第５の実施の形態による半導体装置の
要部断面図
要部断面図
【図８】本発明の第６の実施の形態による半導体装置の
要部断面図
要部断面図
【図９】従来の半導体装置の要部断面図
【図１０】本発明の別の実施の形態による半導体装置の
要部一部切り欠き斜視図
要部一部切り欠き斜視図
【図１１】図１０の本実施の形態に対する比較例を示す
要部一部切り欠き斜視図
要部一部切り欠き斜視図
１、１０１ 半導体素子 ２、１０２ バンプ ３、１０３ 回路基板 ４、１０４ 基板電極 ５、１１２ 絶縁層 ６、１０６ 配線層 ７、１０７ ＡＣＦ ８、１０８ 導電性粒子 １０５ 応力緩和層 １０９ 絶縁樹脂フィルム １１０ 絶縁性を有する金属またはセラミクス材料から
成る絶縁板 １１１ ビア構成の導電性接着剤 １１３ フリップチップ接続用導電性接着剤 １１４ アンダーフィル樹脂 １１５ 仮止め用絶縁樹脂
成る絶縁板 １１１ ビア構成の導電性接着剤 １１３ フリップチップ接続用導電性接着剤 １１４ アンダーフィル樹脂 １１５ 仮止め用絶縁樹脂
Claims (19)
- 【請求項１】半導体素子をフェースダウンにて回路基板
上に実装した半導体装置において、前記半導体素子面の
電極端子部に形成したバンプと接続する前記回路基板の
電極端子部の少なくとも直下に、加えられた圧力に応じ
て容易に変形可能な応力緩和層が設けられていることを
特徴とする半導体装置。 - 【請求項２】前記応力緩和層が絶縁性を有する樹脂で構
成されている事を特徴とする請求項１記載の半導体装
置。 - 【請求項３】前記応力緩和層と接する回路基板の配線層
における、前記回路基板の電極端子部の下方に対応する
領域には、配線が設けられていないことを特徴とする請
求項２記載の半導体装置。 - 【請求項４】前記、応力緩和層と接する回路基板の配線
層における、前記回路基板の電極端子部の下方に対応す
る領域には、他の配線とは絶縁された配線が設けられて
いることを特徴とする請求項２記載の半導体装置。 - 【請求項５】前記、応力緩和層と接する回路基板の配線
層における、前記回路基板の電極端子部の下方に対応す
る領域には、絶縁性を有する板状の金属またはセラミク
スが設けられていることを特徴とする請求項２記載の半
導体装置。 - 【請求項６】前記応力緩和層の一部又は全てが、導電性
接着剤から構成されていることを特徴とする請求項１の
半導体装置。 - 【請求項７】 前記前記導電性接着剤から構成された応
力緩和層は、前記回路基板の前記応力緩和層に接する配
線層の配線と電気的に接触していることを特徴とする請
求項６記載の半導体装置。 - 【請求項８】 前記前記導電性接着剤から構成された応
力緩和層の一部は、前記回路基板の前記応力緩和層に接
する配線層の配線と電気的に接触し、残る一部は配線と
電気的に接触していないことを特徴とする請求項６記載
の半導体装置。 - 【請求項９】前記半導体素子に形成したバンプは、前記
半導体素子内部の回路素子形成領域直上にも形成してい
る事を特徴とする請求項１記載の半導体装置。 - 【請求項１０】上記した半導体素子の電極端子は、エリ
アアレイ状に配列されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項１１】請求項１記載の半導体装置の製造方法で
あって、半導体素子に予め導電性材料から成る一様な高
さのバンプを形成しておき、前記バンプの頂頭部に所定
量の導電性接着剤を塗布した後、フェースダウンにて、
回路基板上の所定の位置に載置し、その後、前記半導体
素子及び回路基板の背面より所定の圧力及び温度を加え
る事により、前記導電性接着剤を硬化することにより前
記半導体素子と前記回路基板との電気的接続を得ること
を特徴とする半導体装置の製造方法。 - 【請求項１２】請求項１記載の半導体装置の製造方法で
あって、半導体素子に予め導電性材料から成る一様な高
さのバンプを形成し、前記バンプの頂頭部に所定量の導
電性接着剤を塗布しておき、一方、回路基板上に、前記
半導体素子と前記回路基板との電気的接続に関与する前
記回路基板の電極端子部にかからない領域に、予め絶縁
性を有する樹脂を塗布しておき、前記半導体素子を前記
回路基板上の所定の位置にフェースダウンにて載置した
後、前記半導体素子及び回路基板の背面より所定の圧力
及び温度を加える事により、前記導電性及び絶縁性樹脂
を硬化することにより前記半導体素子と前記回路基板と
の電気的接続を得ることを特徴とする半導体装置の製造
方法。 - 【請求項１３】前記半導体素子と前記回路基板の隙間部
に液状の絶縁樹脂を注入し充填した後、加熱して前記絶
縁樹脂を硬化することを特徴とする請求項１１または１
２記載の半導体装置の製造方法。 - 【請求項１４】請求項１記載の半導体装置の製造方法で
あって、半導体素子に予め導電性材料から成るバンプを
形成しておき、一方、前記回路基板上の前記半導体素子
を載置する所定の位置に絶縁性を有する液状樹脂を塗布
しておき、前記半導体素子をフェースダウンにて前記回
路基板の所定の位置に載置した後、前記半導体素子及び
回路基板の背面より所定の圧力及び温度を加えることに
より、前記半導体素子に形成したバンプと前記回路基板
に形成した電極端子を当接させ、その当接によって 前
記半導体素子と前記回路基板との電気的接続を得ると共
に、前記接着剤を硬化することを特徴とする半導体装置
の製造方法。 - 【請求項１５】請求項１記載の半導体装置の製造方法で
あって、半導体素子には予め導電性材料から成るバンプ
を形成しておき、一方、前記回路基板上の前記半導体素
子を載置する所定の位置に液状絶縁樹脂中に導電性粒子
を分散させた樹脂を塗布しておき、前記半導体素子をフ
ェースダウンにて前記回路基板の所定の位置に載置した
後、前記半導体素子及び回路基板の背面より所定の圧力
及び温度を加えることにより、前記半導体素子に形成し
たバンプと前記回路基板に形成した電極端子を前記導電
性粒子を介して当接させ、その当接によって 前記半導
体素子と前記回路基板との電気的接続を得ると共に、前
記接着剤を硬化することを特徴とする半導体装置の製造
方法。 - 【請求項１６】前記接着剤は、予めＢステージ硬化させ
たフィルム状であることを特徴とする請求項１４又は１
５記載の半導体装置の製造方法。 - 【請求項１７】前記回路基板は、通常のプリント基板を
形成する工程と、この回路基板の表面に液状の熱硬化型
エポキシ樹脂を均一な膜厚となるように塗布する工程
と、これを熱処理して硬化する工程と、レーザーやドリ
ルなどを用いてビアとなる部分に物理的に貫通孔を形成
する工程と、金属膜を選択的に着膜形成して表層の配線
パターンと導通ビアを形成する工程とを有する回路形成
用基板の製造方法によって形成されることを特徴とする
請求項１１〜１６のいずれかに記載の半導体装置の製造
方法。 - 【請求項１８】前記回路基板は、通常のプリント基板を
形成する工程と、この回路基板の表面に液状の熱硬化型
エポキシ樹脂を均一な膜厚となるように塗布する工程
と、これを第１の熱処理を施して半硬化する工程と、フ
ォトリソ技術とエッチング技術を用いてビアとなる部分
に化学的に貫通孔を形成する工程と、第２の熱処理を施
して完全硬化する工程と、金属膜を選択的に着膜形成し
て表層の配線パターンと導通ビアを形成する工程とを有
する回路形成用基板の製造方法によって形成されること
を特徴とする請求項１１〜１６のいずれかに記載の半導
体装置の製造方法。 - 【請求項１９】前記回路基板は、離型性フィルムを備え
た被圧縮性を有する多孔質基材に貫通孔を設ける工程
と、前記貫通孔に導電性ペーストを充填する工程と、前
記貫通孔に前記導電性ペーストを充填した前記多孔質基
材から前記離型性フィルムを剥離する工程と、前記多孔
質基材の前記離型性フィルムを剥離した両面に金属箔を
重ねる工程と、前記金属箔を重ねた前記多孔質基材を加
熱加圧して圧縮する工程とを有する回路形成用基板の製
造方法によって形成されることを特徴とする請求項１１
〜１６のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349109A JP2000174165A (ja) | 1998-12-08 | 1998-12-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349109A JP2000174165A (ja) | 1998-12-08 | 1998-12-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174165A true JP2000174165A (ja) | 2000-06-23 |
| JP2000174165A5 JP2000174165A5 (ja) | 2005-12-02 |
Family
ID=18401556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349109A Withdrawn JP2000174165A (ja) | 1998-12-08 | 1998-12-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268430B2 (en) | 2004-08-30 | 2007-09-11 | Renesas Technology Corp. | Semiconductor device and process for manufacturing the same |
| JP2007281269A (ja) * | 2006-04-10 | 2007-10-25 | Nec Corp | 電子部品の実装構造およびその製造方法 |
-
1998
- 1998-12-08 JP JP10349109A patent/JP2000174165A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268430B2 (en) | 2004-08-30 | 2007-09-11 | Renesas Technology Corp. | Semiconductor device and process for manufacturing the same |
| US7776735B2 (en) | 2004-08-30 | 2010-08-17 | Renesas Technology Corp. | Semiconductor device and process for manufacturing the same |
| JP2007281269A (ja) * | 2006-04-10 | 2007-10-25 | Nec Corp | 電子部品の実装構造およびその製造方法 |
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