JP2007281269A - 電子部品の実装構造およびその製造方法 - Google Patents

電子部品の実装構造およびその製造方法 Download PDF

Info

Publication number
JP2007281269A
JP2007281269A JP2006107100A JP2006107100A JP2007281269A JP 2007281269 A JP2007281269 A JP 2007281269A JP 2006107100 A JP2006107100 A JP 2006107100A JP 2006107100 A JP2006107100 A JP 2006107100A JP 2007281269 A JP2007281269 A JP 2007281269A
Authority
JP
Japan
Prior art keywords
electronic component
wiring board
pad
resin
solder resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006107100A
Other languages
English (en)
Other versions
JP4887879B2 (ja
Inventor
Akira Ouchi
明 大内
Tomohiro Nishiyama
知宏 西山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2006107100A priority Critical patent/JP4887879B2/ja
Publication of JP2007281269A publication Critical patent/JP2007281269A/ja
Application granted granted Critical
Publication of JP4887879B2 publication Critical patent/JP4887879B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Wire Bonding (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】先にアンダーフィル用樹脂の塗布を行うフリップチップボンディングにおいて、導電性ペーストの導電粒子を節約すると共に電気的接続の信頼性を得る。
【解決手段】配線並びに所定の位置にパッド2が形成された配線基板1上に、パッド2を露出させたソルダーレジスト3を形成する。パッド2を囲んでソルダーレジストの形状がすり鉢状となるようにする。配線基板のパッド2上に、樹脂4に導電粒子5添加してなる導電性ペースト6を供給する。導電粒子5は重力により沈降する〔(a)〕。配線基板1を水平方向に振動させる〔(b)〕と、導電粒子5はソルダーレジスト平坦部からすり鉢状形状の底の方へ滑落する〔(c)〕。電極8上にバンプ9が形成された半導体チップ7を配線基板1上に搭載する。半導体チップ7に荷重を加えつつ、加熱して樹脂4を硬化させる〔(d)〕。
【選択図】図1

Description

本発明は、電子部品の実装構造およびその製造方法に関し、特に導電性フィラーを含んだ樹脂組成物を使用して、電子部品の樹脂封止と電極間の接続とを一括して行なう電子部品の実装方法とこれにより製造された電子部品の実装構造に関するものである。
電子機器の急速な発達に伴い、半導体素子にはこれまで以上に高機能化が求められるようになってきている。半導体素子の多機能化に伴い半導体素子の入出力端子数は増加し、また半導体素子を高速動作させるための配線長は短縮化が求められている。こうした要求を実現するために開発された接続工法としてフリップチップ接続がある。フリップチップ接続は半導体素子の配線面にエリア状に接続パッドを設けることができるため多ピン化に適している。また、ワイヤボンディングやテープオートメイティッドボンディング(TAB)の様な他の半導体素子接続工法と比較し、引き出し線を必要としないため配線長の短縮化が可能である。
以上のような理由から電子機器に用いられる半導体素子の実装には、フリップチップ接続を使用したものが増加している。
フリップチップに使用されるバンプ電極の材質としては、Auや半田等が用いられている。半田の材質の例としてはSn−Pb共晶はんだがあるが、Sn−Pb共晶はんだに限定されず、たとえばSn−Pb(共晶を除く)、Sn−Ag、Sn−Cu、Sn−Sb、Sn−Zn、Sn−Biおよびこれら前記した材料に特定の添加元素をさらに加えた材料を挙げることができ、これらが適宜用いられる(例えば、特許文献1参照)。
他のバンプ電極材質の例としては、導電性樹脂を使用したもの(例えば、特許文献2参照)や、金属ナノペーストを使用したもの(例えば、特許文献3参照)がある。
一方、フリップチップ接続される半導体素子の多くは、半導体素子−配線基板間の熱膨張係数に差があり、これを緩和する必要があるため、接続部に封止樹脂とよばれる液状の封止剤を注入し硬化させることにより接続信頼性の確保が図られている。樹脂封止に用いられる材料にはエポキシ樹脂、シリコーン樹脂、フェノール樹脂、ジアリルフタレート樹脂、ポリイミド樹脂、アクリル樹脂、ウレタン樹脂等があるが、耐熱性、耐湿性、耐薬品性、接着性、コスト等の面で優れているエポキシ樹脂が広く使用されている。
半導体素子と配線基板の隙間をエポキシ樹脂で封止する方法として一般的なものは、毛細管現象を利用して半導体素子と配線基板の隙間に樹脂を充填するアンダーフィル充填があり、フリップチップの封止方法として、現在最も広く利用されている技術の一つである。
近年、アンダーフィル樹脂充填工程の削減による生産性向上を目的に、半導体素子を実装する前にあらかじめ、配線基板の半導体素子搭載エリアにエポキシ樹脂を塗布しておき、その後、半導体素子を実装することで電極間の接続と樹脂充填を同時に行なう先樹脂工法が利用されつつある。
先樹脂工法の課題は、あらかじめ塗布された樹脂を介して、半導体素子の電極と配線基板の電極を確実に接合することにあり、その手段も多様である。
先樹脂工法の中でも、導電性樹脂を使用する方法があり、この方法によれば前記した特許文献2や3のように、電極部分にのみ導電性樹脂を塗布する方法とは異なり、半導体素子搭載面全体に導電性樹脂を均一に塗布するにもかかわらず、目的とする電極部分のみ導通が得られるというものである。この工法の代表的な2つの例ついて、以下に概要を述べる。
まず、1つめの例はエポキシ樹脂に導電性の粒子を充填し、この粒子を介して半導体素子のバンプ電極と配線基板の電極の目的とする箇所のみ電気的接続をさせる方法である。
まず、所定の電極パッドにバンプが形成された半導体素子を準備する。バンプの材質は金が一般的であり、バンプ形成方法はバンプボンダを用いて形成するスタッドバンプやメッキにより形成するメッキバンプ等がある。配線基板の電極パッドは銅配線の表面にニッケルメッキがされており、さらにその上に金メッキが形成されている。実装プロセスに関しては、まず、配線基板上に導電性粒子が添加されたエポキシ樹脂を塗布する。導電性粒子については、多種多様であるが、銅、銀、ニッケル等の金属粒子や樹脂粒子の周囲にニッケル、金等の金属メッキが施されているものが一般的である。次に、半導体素子を位置合わせし、所定の荷重と温度により、配線基板上に搭載する。この際、半導体素子のバンプと配線基板のパッドにはさまれた導電性粒子を介して導通が得られ、電極周囲に粒子が残るものの、隣接電極間でのショートには至らないため、目的としている半導体素子のバンプと配線基板のパッドのみの導通を得ることができる。さらに所定の荷重をかけながら、同時に加熱を行い、エポキシ樹脂を硬化させることにより、電極間の接続を保持することが可能となる。
2つめの例としては、導電粒子に半田等の低温溶融性の金属粒子を用いることで、金属粒子同士の濡れを利用し、電極部分に金属粒子の溶融集合体が形成されることで接続を行なう方法が挙げられる。この方法を用いれば、半導体素子や配線基板電極にバンプを形成しないため、バンプ電極形成工程とアンダーフィル樹脂充填工程の両方の工程を削減することができ、生産性やコストの面で非常に有利である。まず、半田材料には、Sn、Zn、In、Bi等の合金を用いている。この場合、接着剤となるエポキシ樹脂には、半田粒子表面の酸化膜を除去するフラックス作用を有する酸が添加される。実装プロセスに関しては、まず、配線基板上に導電性粒子およびフラックス剤等が添加されたエポキシ樹脂を塗布し、半導体素子を位置合わせして搭載する。この状態から導電性粒子が溶融する温度に加熱することにより、金属粒子同士の濡れを利用し、電極部分に導電性粒子の溶融集合体が形成されることで接続を行なう(例えば、特許文献4参照)。
特開2004−153141号公報 特開2000−244090号公報 特開2004−327908号公報 特許第2807940号公報
前記した1つめの従来例の場合、導電性粒子が一様に分散しているので、全ての電極に確実に導電性粒子をはさみ込ませて、安定した導通を得ようとした場合、所定量の導電性粒子を添加する必要があるが、電極部分の面積と他の面積の比で考えると、他の面積の割合の方が高いため、導通に関与しない、つまり電極間に点在する導電性粒子の方が多くなる。これは導電性粒子を過剰添加することによるコストアップにつながるのみでなく、更なる微細ピッチ化が進んだ場合、電極間に点在する粒子の影響で絶縁不良に至る可能性が高くなる。
上述した2つめの従来例の場合、電極パッド近傍の導電粒子は狙い通り電極パッドに濡れ集まるが、電極パッドから離れている導電粒子はその近傍の粒子と一体化して大きくなることはあっても、電極部に接続される粒子と一体化せず、電極間に残ったままとなる。従って、全ての電極を確実に接続しようとした場合、接続に関与しない残留粒子の分も見越した形で余分な導電粒子を添加する必要があり、材料のコストアップになるばかりでなく、導電粒子の添加量が多いと電極間に残留する導電粒子の量が多くなり、電極間ショートに至る問題がある。また導電粒子の量が少ないと電極に濡れて形成される半田等の導電物質の量も少なくなるため、半導体素子と配線基板間を接続するに十分な導電物質の量を確保できなくなり、安定接続が出来ない。つまり、電極間の安定した接続を確保しつつ、電極間ショートのない接続を得ることが困難であるという問題がある。
以上述べたように、導電粒子を添加した樹脂を用いた先樹脂工法に関しては、添加した導電粒子が溶融するまたはしないにかかわらず、一様に分散した導電粒子を電極部に選択的に集めることが重要な課題であり、従来技術にはこの点を考慮した構造、方法等に関する開示は見られない。
本発明の課題は上述した従来技術の問題点を解決することであって、その目的は、導電粒子を添加した樹脂を用いた先樹脂工法において、一様に分散した導電粒子を電極部に選択的に集めることが可能となる電子部品の実装構造およびその製造方法を提供することである。
上記の目的を達成するため、本発明によれば、電子部品の電極と配線基板のパッドとがバンプを介して電気的に接続された電子部品の実装構造において、前記配線基板のパッドの周囲がソルダーレジストに囲まれており、隣接するパッド間において前記ソルダーレジストの断面形状が概略三角形または概略頂角が丸められた三角形をなしていることを特徴とする電子部品の実装構造、が提供される。
なお、本発明において実装される電子部品は、ベアチップ、バンプを有するフリップチップ、BGA(ball grid array)、CSP(chip scale package)等を含むものである。
また、上記の目的を達成するため、本発明によれば、電子部品の電極と配線基板のパッドとがバンプを介して電気的に接続された電子部品の実装構造において、前記配線基板のパッドの周囲がソルダーレジストに囲まれており、隣接するパッド間において前記ソルダーレジストの断面形状が概略台形をなしており、その台形の底辺の長さaが上辺の長さbの3倍以上(a≧3b)であることを特徴とする電子部品の実装構造、が提供される。
そして、好ましくは、前記電子部品と前記配線基板との間の隙間は樹脂により充填されている。また、好ましくは、前記配線基板のパッドを囲むソルダーレジストの側面は、すり鉢状の形状をなしている。
また、上記の目的を達成するため、本発明によれば、配線基板上のパッドを囲むソルダーレジストを、前記パッド上に形成される前記ソルダーレジストに囲まれた空間が概略倒立角錐台ないし概略倒立円錐台形状となるように、形成する工程と、樹脂と導電粒子とを含む導電性ペーストを前記パッド上に供給する工程と、電子部品を、該電子部品の電極を前記配線基板のパッド上に位置合わせして、前記配線基板上に搭載する工程と、前記導電性ペーストを硬化させて前記電子部品の電極と前記配線基板のパッドとを電気的に接続する工程と、を含む電子部品の実装方法、が提供される。
そして、望ましくは、前記配線基板上に導電ペーストを供給した後、前記電子部品を前記配線基板上に搭載する工程に先立って、前記配線基板に基板平面方向に振動を加える。
導電粒子を添加した樹脂を用いた先樹脂工法によるフリップチップ実装において、配線基板上のパッド周囲に形成されているソルダーレジストがすり鉢状になっており、パッド間に形成されたソルダーレジストの断面形状が概略三角形(頂角が丸められた場合を含む)であるか概略台形である。台形である場合、台形の底辺の長さaが上辺の長さbの3倍以上(a≧3b)である。ソルダーレジストがこのような形状に形成されていると、導電粒子と樹脂の比重の差から沈殿した導電粒子がソルダーレジストの斜面(すり鉢状側面部)に達しやすくなり、そしてソルダーレジストの斜面に沿って滑り落ちることにより、すり鉢形状の底面にある配線基板のパッド上ないしその近傍に集まるようになる。さらにその効果を高める実装方法として、配線基板上に導電粒子を添加した樹脂を塗布した後、基板平面方向に振動させることにより、台形の上辺に当たるソルダーレジストの平坦部に残ったわずかな導電粒子に関しても、強制的にすり鉢形状部に落としこみ、パッド部に集めることが可能となる。その結果、導電粒子を用いたフリップチップ実装の安定接続が可能になって、品質が向上すると共に必要最低限の導電粒子のみを添加すればよいため、材料費を削減することが可能となる。また、パッド部上以外に残存する導電粒子数が非常に少なくなるため封止樹脂の絶縁性を高く維持することが可能になる。
次に、本発明の好ましい実施の形態ついて、図面を参照して詳細に説明する。
〔第1の実施の形態〕
図1は、本発明の第1の実施の形態を示す工程順の部分断面図である。本実施の形態は、半導体チップの電極上にバンプが形成されており、かつ樹脂に添加されている導電粒子が溶融しない場合に係る。
まず、配線並びに所定の位置にパッド2が形成された配線基板1上に、パッド2を露出させたソルダーレジスト3を形成する。配線基板1のパッド2の一例としては銅配線の表面にニッケルメッキが形成されており、さらにその上に金メッキが施されている。
ソルダーレジスト3については、熱硬化型、UV硬化型、現像型等の種類があり、材質や製造方法について特に限定する必要はないが、配線基板側のパッド2の周囲の形状がパッドを底面としたすり鉢状(倒立角錐台形状ないし倒立円錐台形状)になっている必要がある。すり鉢状の面形状としては、一定の角度のテーパ面でも一定の曲面でも自由曲面でもよく、これらを複合した面でもよい(本実施の形態では一定の角度のテーパ面)。
図2は、配線基板上にソルダーレジスト3を形成した状態を示す図であって、図2(a)は平面図、図2(b)は図2(a)のA−A線での断面図である。ソルダーレジスト3の上面部3aは格子状に形成されており、側面部3bは傾斜面をなしている。図2(b)に示されるように、パッド2間においてソルダーレジスト3の断面形状は台形になっている。ここでの断面形状が台形となっている場合、本発明においては、台形の底辺の長さaは、上辺の長さbの3倍以上(a≧3b)になされる。パッド間のソルダーレジストの断面形状は必ずしも台形である必要はなく、三角形ないし頂角が丸められた三角形であってもよい。このように配線基板側のパッド2の周囲の形状をすり鉢状とすることで、この部分に沈殿した導電粒子は、この部分の傾斜の効果と重力の影響により、必然的にパッド部分に集められる。従って、パッド2間のソルダーレジストの上端部は平坦面が存在しない方が、すなわち断面形状が三角形ないし頂角が丸められた三角形となっていた方が、パッド部に導電粒子に集める上で望ましい。このような形状の場合、導電粒子が残留する平坦部が存在しないため、ほとんど全ての粒子をパッド2に集めることが可能となる。平坦部がある場合、すなわちすなわち断面形状が台形の場合は、上記の関係(a≧3b)を満たした場合、パッド寸法がピッチの約半分程度であると仮定すると、この関係を満たすことで、パッド部分の面積およびすり鉢状部分の面積の合計は8割程度を占めることとなり、大部分の粒子を電極パッドに集めることが可能となる。よって、本発明によると。電極−パッド間の接続性(導電性)を向上させ、パッド間の絶縁性(ショート防止効果)を大幅に高めることができる。ソルダーレジストの形状をこのような形に形成する方法としては、各種のソルダーレジストにより異なるが、一例をあげると、熱硬化型ソルダーレジストを使用し、基板表面に塗布されたソルダーレジストが半硬化の状態で、目的とする形状の金型を押し付けて本硬化させることで形成することができる。また、感光性の材料を用い、傾斜部を形成する領域での光透過率が形成すべきソルダーレジストの膜厚に応じて変化するマスクを用いて露光をする方法であってもよいが、形成方法については、これらに限定されない。
配線基板上にソルダーレジスト3を形成した後、配線基板のパッド2上に、樹脂4に導電粒子5を添加してなる導電性ペースト6を供給する。導電性ペーストの母材となる樹脂4の材料は、特に限定されるものではなく、アクリル樹脂、メラミン樹脂、エポキシ樹脂、ポリオレフィン樹脂、ポリウレタン樹脂、ポリカーボネート樹脂、ポリスチレン樹脂、ポリエーテル樹脂、ポリアミド樹脂、ポリイミド樹脂、フッ素樹脂、ポリエステル樹脂、フェノール樹脂、フルオレン樹脂、ベンゾシクロブテン樹脂、シリコーン樹脂等様々な材料が利用可能であるが、これらを1種あるいは2種以上組み合わせて用いることもできる。しかし、粘度、コスト、耐熱性等の面に優れるエポキシ樹脂が有利に用いられる。樹脂は、25℃の室温において液状であることが望ましい。樹脂には接続信頼性確保に必要な樹脂物性を得る等の目的で無機フィラー、例えばシリカ等を添加してもよい。
樹脂4に添加されている導電粒子5は、多種多様なものが利用可能であり、銅、銀、ニッケル等の金属粒子や樹脂粒子の周囲にニッケル、金等の金属メッキが施されているものであってよい。本発明に使用する導電粒子として適したものは、樹脂4より比重が大きく、配線基板1の表面に導電性ペーストを塗布した際、導電粒子が沈殿することが望ましい。この点を考慮すると導電粒子は金属粒子であることが望ましい。粒子径は実装される半導体素子の電極ピッチ等によって異なるため一概にはいえないが、3〜5μm程度が一般的である。導電粒子には一部ナノ粒子が含まれていてもよい。
導電性ペースト塗布の方法はディスペンサーを用いてもよいし、スクリーン印刷などの印刷法によって所定の箇所に導電性ペーストを供給してもよく、その方法は特に限定されない。導電性ペースト6の塗布当初、導電粒子5は樹脂4中に均等に分散しているが、導電粒子5は樹脂4より比重が大きいため、重力の影響で沈殿し、やがて図1(a)に示すように、導電粒子5はパッド2上とソルダーレジスト3の平坦部上に堆積する。この場合に、導電粒子5の沈降を促進するために、配線基板1に垂直方向の振動を印加してもよい。さらに、ソルダーレジスト3の平坦部に残った導電粒子をパッド2に落とし込むために、配線基板に基板平面方向に振動を加える〔図1(b)〕。このときの条件として、振幅はソルダーレジスト3の平坦部長さb以上であり、振動数は1Hz以上であることが望ましい。この際に導電粒子の沈降、滑落のしやすさは、樹脂4の粘度に依存するため、基板を加熱して樹脂4の粘度を低下させてから、振動させるとさらに効果的である。水平方向振動によりソルダーレジスト3の平坦部に残っていた導電粒子はソルダーレジスト3のすり鉢状部に落ち込み、大多数の導電粒子5はパッド2上ないしその近傍に集合する〔図1(c)〕。
次に、電極8上に所定の高さのバンプ9が形成された半導体チップ7をフリップチップマウンタ等を使用して、配線基板1の所定位置に位置合わせし、搭載する。バンプ9の材質は金が一般的であり、バンプ形成方法はバンプボンダを用いて形成するスタッドバンプやメッキにより形成するメッキバンプ等があるが、バンプ材質及び形成方法については、これに限るものではない。半導体チップ7の搭載後、荷重を加えつつ所定の加熱を行って樹脂を硬化させる〔図1(d)〕。ここで加えられた荷重により、導電粒子5は半導体チップ側のバンプ9と配線基板側のパッド2に挟み込まれて両者に接触し、半導体チップと配線基板間の導通が得られる。加熱温度と加熱時間に関しては、樹脂4の硬化特性に合わせて設定し、樹脂が硬化するまで、加熱と荷重をかけ続ける。樹脂の硬化が終了すれば、電極部分に集まった導電粒子5の接触を樹脂4が保持することにより、接続信頼性が確保される。また、配線基板−半導体チップ間の硬化した樹脂4はアンダーフィルとしての機能を果たす。
〔第2の実施の形態〕
次に、本発明の第2の実施の形態として、半導体チップにバンプが形成されてなく、かつ樹脂に添加されている導電性粒子が溶融する場合の例を、工程順の部分断面図である図3を参照して詳細に説明する。
まず、配線並びに所定の位置にパッド2が形成された配線基板1上に、パッド2を露出させたソルダーレジスト3を形成する。配線基板1のパッド2の一例としては銅配線の表面にニッケルメッキが形成されており、さらにその上に金メッキが施されている。ソルダーレジスト3の形成方法およびパターンは第1の実施の形態と同様であって、ソルダーレジストの形成された状態は図2に示した通りである。
配線基板上にソルダーレジスト3を形成した後、配線基板のパッド2上に、樹脂4に導電粒子5添加してなる導電性ペースト6を供給する。導電性ペーストの母材となる樹脂材料は、第1の実施の形態の場合と同様である。さらに樹脂4には、酸化膜除去作用を付与するフラックス剤(例えば、有機酸など)を添加することができる。樹脂の硬化反応時に酸化膜除去作用を発現する剤を使用することにより、はんだ酸化膜を除去して導電粒子同士を濡れ不良なく接続でき、また特に酸化が進行しやすいCu製電極や Cu製パッドを使用する場合であっても電極・パッドと導電粒子を濡れ不良なく接続できる。また、樹脂4の硬化特性は導電粒子5が溶ける温度においても所定の時間極端な粘度上昇が発生せず、導電粒子の濡れを妨げない粘度を維持しなくてはならない。
樹脂4に添加されている導電粒子5はSn、Zn、In、Bi、Ag等の合金を使用する。これら導電粒子の添加量に関しては、50〜85重量%が望ましい。粒子径に関しては、対象となる半導体素子の電極ピッチによって変わってくるが、30μm以下の粒子を用いることが望ましく、ナノ粒子を含めた微細な粒子等、さまざまな径の粒子を混合させてもよい。また、Cu、Ag、Ni等の単体金属からなる導電粒子を混入させてもよい。
導電性ペースト6の塗布当初、導電粒子5は樹脂4中に均等に分散しているが、導電粒子5は樹脂4より比重が大きいため、重力の影響で沈殿し、やがて導電粒子5はパッド2上とソルダーレジスト3の平坦部上に堆積する。この状態で、ソルダーレジスト3の平坦部に残った導電粒子をパッド2上に落とし込むために、配線基板に基板平面方向に振動を加える〔図3(a)〕。このときの条件は、上述の第1の実施の形態の場合と同様である。これにより、ソルダーレジスト3の平坦部に残っていた導電粒子はソルダーレジスト3のすり鉢状部に落ち込み、大多数の導電粒子5はパッド2上ないしその近傍に集合する〔図3(b)〕。
次に、電極8を有する半導体チップ7をフリップチップマウンタ等を使用して配線基板1上に位置合わせして搭載する〔図3(c)〕。電極8の材質については、銅やニッケルの表面に金がコーティングされたものが一般的であるが、これに限るものではない。但し、はんだ濡れ性に優れた材料である必要がある。その後、導電粒子5が溶融する温度まで加熱することで、導電粒子5はパッド2や導電粒子同士で濡れて大きな粒子となり、最終的には配線基板側のパッド2と半導体チップ側の電極8を接続する一つの導電体となることで、半導体チップ7と配線基板1の電気的接続を行なうバンプ10が形成される〔図3(d)〕。このときの加熱方法は、半導体チップ7を搭載する際に使用したマウンタのヒータを使用してもよいし、所定の温度プロファイルに設定されたリフロー炉にて加熱してもよい。樹脂4の硬化については、半導体チップ7と配線基板1の電気的接続を行なった後、所定の温度に調整されたオーブン等にて硬化し、完成する。
〔第3の実施の形態〕
図4は、本発明の第3の実施の形態を示す工程順の部分断面図である。本実施の形態は、はんだボールを外部接続端子として有するBGA、CSP等の半導体装置を配線基板上に搭載する例に係る。
まず、配線並びに所定の位置にパッド2が形成された配線基板1上に、パッド2を露出させたソルダーレジスト3を形成する。ソルダーレジスト3の形成された状態を図5に示す。図4は、図5のB−B線断面での工程を示す図である。図2に示した例ではソルダーレジストのパッドを囲む空間は倒立角錐台形状となっていたが、本実施の形態の場合にはより円錐台に近い形状となっている。但し、ソルダーレジスト3のB−B線断面での台形では、台形の底辺の長さaは、上辺の長さbの3倍以上(a≧3b)になされている。
配線基板上にソルダーレジスト3を形成した後、配線基板のパッド2上に、樹脂4に導電粒子5添加してなる導電性ペースト6を供給する。導電性ペーストに含まれる導電粒子5は、第1の実施の形態の場合と同様であるが、樹脂4としては、半導体装置のはんだボールの溶融温度より低い温度で硬化する材料が用いられている。導電性ペースト6の供給後、加熱しつつ配線基板1に縦および横方向振動を加えることによって、導電粒子5の大部分は、パッド2上ないしその近傍に集まる〔図4(a)〕。
次に、電極12上にはんだボール13が取着された半導体装置11を、配線基板1の所定位置に位置合わせして搭載する〔図4(b)〕。そして、荷重を加えつつはんだボール13の溶融温度以下の温度で加熱を行って樹脂を硬化させる〔図4(c)〕。ここで加えられた荷重により、導電粒子5は半導体チップ側のバンプ9と配線基板側のパッド2に挟み込まれて両者に接触し、一部はんだボール内にめり込み半導体装置と配線基板間の良好な導通が得られる。
本発明の第1の実施の形態を示す工程順の断面図。 第1の実施の形態の製造工程において配線基板上にソルダーレジストが形成された状態を示す平面図と断面図。 本発明の第2の実施の形態を示す工程順の断面図。 本発明の第3の実施の形態を示す工程順の断面図。 第3の実施の形態の製造工程において配線基板上にソルダーレジストが形成された状態を示す平面図。
符号の説明
1 配線基板
2 パッド
3 ソルダーレジスト
3a 上面部
3b 側面部
4 樹脂
5 導電粒子
6 導電性ペースト
7 半導体チップ
8、12 電極
9、10 バンプ
11 半導体装置
13 はんだボール

Claims (14)

  1. 電子部品の電極と配線基板のパッドとがバンプを介して電気的に接続された電子部品の実装構造において、前記配線基板のパッドの周囲がソルダーレジストに囲まれており、隣接するパッド間において前記ソルダーレジストの断面形状が概略三角形または概略頂角が丸められた三角形をなしていることを特徴とする電子部品の実装構造。
  2. 電子部品の電極と配線基板のパッドとがバンプを介して電気的に接続された電子部品の実装構造において、前記配線基板のパッドの周囲がソルダーレジストに囲まれており、隣接するパッド間において前記ソルダーレジストの断面形状が概略台形をなしており、その台形の底辺の長さaが上辺の長さbの3倍以上(a≧3b)であることを特徴とする電子部品の実装構造。
  3. 前記配線基板と前記電子部品との隙間に樹脂が充填されていることを特徴とする請求項1または2に記載の電子部品の実装構造。
  4. 前記パッドを囲む前記ソルダーレジストの側面がすり鉢状形状をなしていることを特徴とする請求項1から3のいずれかに記載の電子部品の実装構造。
  5. 前記電子部品の電極上にバンプないし金属ボールが形成されており、そのバンプないし金属ボールが前記配線基板上のパッドと導電粒子を介して接続されていることを特徴とする請求項1から4のいずれかに記載の電子部品の実装構造。
  6. 配線基板上のパッドを囲むソルダーレジストを、前記パッドを囲む前記ソルダーレジストの側面がすり鉢状となるように、形成する工程と、樹脂と導電粒子とを含む導電性ペーストを前記パッド上に供給する工程と、電子部品を、該電子部品の電極を前記配線基板のパッド上に位置合わせして、前記配線基板上に搭載する工程と、前記導電性ペーストの樹脂を硬化させて前記電子部品の電極と前記配線基板のパッドとを電気的に接続する工程と、を含む電子部品の実装方法。
  7. 前記配線基板上に導電ペーストを供給した後、前記電子部品を前記配線基板上に搭載する工程に先立って、前記配線基板に振動を加えることを特徴とする請求項6に記載の電子部品の実装方法。
  8. 前記配線基板上に導電ペーストを供給した後、前記電子部品を前記配線基板上に搭載する工程に先立って、前記配線基板に基板平面方向に振動を加えることを特徴とする請求項6に記載の電子部品の実装方法。
  9. 前記配線基板を加熱しながら振動を加えることを特徴とする請求項7または8に記載の電子部品の実装方法。
  10. 前記配線基板上の隣接するパッド間において前記ソルダーレジストの断面形状が概略台形をなしており、その台形の上辺の長さbよりも、配線基板を振動させる際の振幅が大きいことを特徴とする請求項8または9に記載の電子部品の実装方法。
  11. 振動の振動数が1Hz以上であることを特徴とする請求項8から10のいずれかに記載の電子部品の実装方法。
  12. 前記電子部品が、前記導電性ペーストに含まれる樹脂によって封止されることを特徴とする請求項6から11のいずれかに記載の電子部品の実装方法。
  13. 前記電子部品の電極上には予めバンプないし金属ボールが形成されており、該バンプないし金属ボールが前記導電性ペーストの導電粒子を介して前記配線基板のパッドと接続されることを特徴とする請求項6から12のいずれかに記載の電子部品の実装方法。
  14. 前記導電粒子が低温溶融金属材料によって形成されており、前記導電性ペーストを硬化させる工程において、前記導電粒子が溶融して前記配線基板のパッドと前記電子部品の電極との間にバンプが形成されることを特徴とする請求項6から12のいずれかに記載の電子部品の実装方法。
JP2006107100A 2006-04-10 2006-04-10 電子部品の実装構造およびその製造方法 Expired - Fee Related JP4887879B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006107100A JP4887879B2 (ja) 2006-04-10 2006-04-10 電子部品の実装構造およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006107100A JP4887879B2 (ja) 2006-04-10 2006-04-10 電子部品の実装構造およびその製造方法

Publications (2)

Publication Number Publication Date
JP2007281269A true JP2007281269A (ja) 2007-10-25
JP4887879B2 JP4887879B2 (ja) 2012-02-29

Family

ID=38682400

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006107100A Expired - Fee Related JP4887879B2 (ja) 2006-04-10 2006-04-10 電子部品の実装構造およびその製造方法

Country Status (1)

Country Link
JP (1) JP4887879B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253054A (ja) * 2008-04-07 2009-10-29 Fujitsu Ltd 電子部品装置及び電子部品装置の製造方法
JP2011082582A (ja) * 2011-01-25 2011-04-21 Sony Chemical & Information Device Corp 接続構造体の製造方法、異方性導電接続方法及び接続構造体
JP2011211245A (ja) * 2011-07-27 2011-10-20 Sony Chemical & Information Device Corp 接続構造体の製造方法及び接続構造体並びに接続方法
WO2016035637A1 (ja) * 2014-09-01 2016-03-10 積水化学工業株式会社 接続構造体の製造方法
CN113870732A (zh) * 2021-09-30 2021-12-31 惠科股份有限公司 显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9875986B2 (en) 2015-10-09 2018-01-23 International Business Machines Corporation Micro-scrub process for fluxless micro-bump bonding

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574850A (ja) * 1991-09-13 1993-03-26 Seiko Epson Corp Tab式半導体装置の接続構造
JPH11168123A (ja) * 1997-12-04 1999-06-22 Sekisui Finechem Co Ltd 導電性微粒子の配置用基板及び導電性微粒子の配置方法
JPH11191670A (ja) * 1997-12-25 1999-07-13 Victor Co Of Japan Ltd プリント配線基板及びその製造方法
JP2000174165A (ja) * 1998-12-08 2000-06-23 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001024300A (ja) * 1999-07-08 2001-01-26 Nec Akita Ltd プリント配線基板の接続構造
JP2001102413A (ja) * 1999-09-28 2001-04-13 Seiko Epson Corp 半導体チップのボンディング方法
JP2001156203A (ja) * 1999-11-24 2001-06-08 Matsushita Electric Works Ltd 半導体チップ実装用プリント配線板
JP2002290022A (ja) * 2001-03-27 2002-10-04 Kyocera Corp 配線基板およびその製造方法ならびに電子装置
JP2005235829A (ja) * 2004-02-17 2005-09-02 Seiko Epson Corp 電子部品の製造方法、電子部品、電子部品の実装方法および電子機器
JP2007250825A (ja) * 2006-03-16 2007-09-27 Epson Imaging Devices Corp 基板の接続構造及びその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574850A (ja) * 1991-09-13 1993-03-26 Seiko Epson Corp Tab式半導体装置の接続構造
JPH11168123A (ja) * 1997-12-04 1999-06-22 Sekisui Finechem Co Ltd 導電性微粒子の配置用基板及び導電性微粒子の配置方法
JPH11191670A (ja) * 1997-12-25 1999-07-13 Victor Co Of Japan Ltd プリント配線基板及びその製造方法
JP2000174165A (ja) * 1998-12-08 2000-06-23 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001024300A (ja) * 1999-07-08 2001-01-26 Nec Akita Ltd プリント配線基板の接続構造
JP2001102413A (ja) * 1999-09-28 2001-04-13 Seiko Epson Corp 半導体チップのボンディング方法
JP2001156203A (ja) * 1999-11-24 2001-06-08 Matsushita Electric Works Ltd 半導体チップ実装用プリント配線板
JP2002290022A (ja) * 2001-03-27 2002-10-04 Kyocera Corp 配線基板およびその製造方法ならびに電子装置
JP2005235829A (ja) * 2004-02-17 2005-09-02 Seiko Epson Corp 電子部品の製造方法、電子部品、電子部品の実装方法および電子機器
JP2007250825A (ja) * 2006-03-16 2007-09-27 Epson Imaging Devices Corp 基板の接続構造及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253054A (ja) * 2008-04-07 2009-10-29 Fujitsu Ltd 電子部品装置及び電子部品装置の製造方法
JP2011082582A (ja) * 2011-01-25 2011-04-21 Sony Chemical & Information Device Corp 接続構造体の製造方法、異方性導電接続方法及び接続構造体
JP2011211245A (ja) * 2011-07-27 2011-10-20 Sony Chemical & Information Device Corp 接続構造体の製造方法及び接続構造体並びに接続方法
WO2016035637A1 (ja) * 2014-09-01 2016-03-10 積水化学工業株式会社 接続構造体の製造方法
JPWO2016035637A1 (ja) * 2014-09-01 2017-04-27 積水化学工業株式会社 接続構造体の製造方法
CN113870732A (zh) * 2021-09-30 2021-12-31 惠科股份有限公司 显示装置
CN113870732B (zh) * 2021-09-30 2024-02-02 惠科股份有限公司 显示装置

Also Published As

Publication number Publication date
JP4887879B2 (ja) 2012-02-29

Similar Documents

Publication Publication Date Title
JP4618260B2 (ja) 導体パターンの形成方法、半導体装置の製造方法、並びに半導体装置
JP4401411B2 (ja) 半導体チップを備えた実装体およびその製造方法
US8033016B2 (en) Method for manufacturing an electrode and electrode component mounted body
JP4729963B2 (ja) 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
JP5510795B2 (ja) 電子部品の実装構造、電子部品の実装方法、並びに電子部品実装用基板
JP4477062B2 (ja) フリップチップ実装方法
JP4502690B2 (ja) 実装基板
TW200525666A (en) Bump-on-lead flip chip interconnection
JP6004441B2 (ja) 基板接合方法、バンプ形成方法及び半導体装置
JP4887879B2 (ja) 電子部品の実装構造およびその製造方法
JP5173214B2 (ja) 導電性樹脂組成物とこれを用いた電極間の接続方法及び電子部品と回路基板の電気接続方法
JP2009105139A (ja) 配線基板及びその製造方法と半導体装置
JP2006128662A (ja) 半導体装置およびその実装体
TW201236089A (en) Method of manufacturing electronic device and electronic device
JP5569676B2 (ja) 電子部品の実装方法
KR20030090481A (ko) 비도전성 접착제로 ic 칩을 기판에 본딩하는 방법과형성된 조립물
KR102006637B1 (ko) 범프의 형성 방법 및 이를 포함하는 반도체 소자의 형성방법
CN110620049B (zh) 电子模块、电子设备以及电子模块和电子设备的制造方法
JP2007059638A (ja) 半導体装置およびその製造方法
JP4835406B2 (ja) 実装構造体とその製造方法および半導体装置とその製造方法
US7494924B2 (en) Method for forming reinforced interconnects on a substrate
JP5245270B2 (ja) 半導体装置及びその製造方法
JPH09246319A (ja) フリップチップ実装方法
JP5333220B2 (ja) 半導体装置の実装構造及び半導体装置の実装方法
JP4065264B2 (ja) 中継基板付き基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110215

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110312

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110607

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110704

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111115

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111128

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees