JP2001102413A - 半導体チップのボンディング方法 - Google Patents
半導体チップのボンディング方法Info
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- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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Abstract
(57)【要約】
【課題】本発明の目的は狭ピッチ化された半導体チップ
を樹脂フィルムを介してフリップチップした際、配線パ
ターン間を導電粒子により短絡させないことと配線パタ
ーンの末端部分が導電粒子を介して半導体チップエッヂ
と短絡しないようにする手段を提供することにある。 【解決手段】樹脂フィルムを回路基板の配線パターン上
に仮圧着する前に、回路基板の配線パターンを予め回路
基板の基材に沈み込ませ、回路基板の配線パターン間の
隙間に回路基板の基材を張り出させる。
を樹脂フィルムを介してフリップチップした際、配線パ
ターン間を導電粒子により短絡させないことと配線パタ
ーンの末端部分が導電粒子を介して半導体チップエッヂ
と短絡しないようにする手段を提供することにある。 【解決手段】樹脂フィルムを回路基板の配線パターン上
に仮圧着する前に、回路基板の配線パターンを予め回路
基板の基材に沈み込ませ、回路基板の配線パターン間の
隙間に回路基板の基材を張り出させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体チップのフリ
ップチップ実装用途などの接続材料として用いられる樹
脂フィルム上への半導体チップのフリップチップ実装方
法に関する。
ップチップ実装用途などの接続材料として用いられる樹
脂フィルム上への半導体チップのフリップチップ実装方
法に関する。
【０００２】更に詳しくは、半導体チップをフリップチ
ップ実装した際に樹脂フィルム中の導電粒子を配線パタ
ーン間で短絡させないことと配線パターン末端を半導体
チップエッヂと短絡させない方法に関する。
ップ実装した際に樹脂フィルム中の導電粒子を配線パタ
ーン間で短絡させないことと配線パターン末端を半導体
チップエッヂと短絡させない方法に関する。
【０００３】
【従来の技術】半導体チップのフリップチップ実装用途
などのために、図１に示す様に回路基板上の配線パター
ンに予め半導体チップ電極と配線パターンを電気的に接
続するための樹脂フィルムを仮圧着しておき、そこへ半
導体チップを平坦性を備えたボンディングツールで圧着
していた。この際、半導体チップ能動面から加熱加圧さ
れた樹脂フィルムは軟化し、回路基板配線パターン間の
隙間に充填される。樹脂フィルム中には半導体チップ電
極と配線パターンとを電気的に接続させるための導電粒
子が含まれているためピッチの狭い配線パターン間では
この導電粒子が密状態になり導電粒子により配線パター
ン間を電気的に短絡させる。また図２に示す様に配線パ
ターンの末端部分が半導体チップをフリップチップ実装
する際の加熱加圧ストレスにより剥がされ樹脂フィルム
中の導電粒子を介して半導体チップのエッヂと短絡して
しまう。
などのために、図１に示す様に回路基板上の配線パター
ンに予め半導体チップ電極と配線パターンを電気的に接
続するための樹脂フィルムを仮圧着しておき、そこへ半
導体チップを平坦性を備えたボンディングツールで圧着
していた。この際、半導体チップ能動面から加熱加圧さ
れた樹脂フィルムは軟化し、回路基板配線パターン間の
隙間に充填される。樹脂フィルム中には半導体チップ電
極と配線パターンとを電気的に接続させるための導電粒
子が含まれているためピッチの狭い配線パターン間では
この導電粒子が密状態になり導電粒子により配線パター
ン間を電気的に短絡させる。また図２に示す様に配線パ
ターンの末端部分が半導体チップをフリップチップ実装
する際の加熱加圧ストレスにより剥がされ樹脂フィルム
中の導電粒子を介して半導体チップのエッヂと短絡して
しまう。
【０００４】
【発明が解決しようとする課題】半導体チップのフリッ
プチップ実装の形態は半導体チップの端子電極の狭ピッ
チ化及び端子電極の微細化が進むことが予測され、それ
に伴い有機系回路基板の配線パターンのピッチ、配線パ
ターン幅がより微細なものへと移行する。更には、微細
配線パターン形成のために配線パターンの銅箔厚みを薄
くしなければならなくなり配線パターンのピール強度も
極端に低下することが予測され配線パターンの末端部分
は半導体チップのフリップチップ実装の加熱加圧ストレ
スにより剥がれや捲れを起し半導体チップエッヂに導電
粒子を介して接触し電気的に短絡することなどが考えら
れる。樹脂フィルムを用いた半導体チップのフリップチ
ップ実装は半導体チップの狭ピッチ化に対し比較的優れ
るが、半導体チップの狭ピッチ化に伴い配線パターンと
半導体チップ電極の接触面積が小さくなることから樹脂
フィルム中に含まれる導電粒子の含有密度を上げなけれ
ばならない。また配線パターン幅はチップの搭載ずれを
少しでも吸収するために図３の様に配線パターンのトッ
プ寸法を確保することになり結果的に配線パターン間の
隙間を狭くすることになる。従って、狭ピッチ化された
半導体チップのフリップチップ実装は樹脂フィルム中の
導電粒子密度が高い上に、加えて上記の理由から狭くな
った配線パターン間の隙間を電気的に短絡させてしま
う。本発明は狭ピッチ化された半導体チップを樹脂フィ
ルムを介してフリップチップした際、配線パターン間を
導電粒子により短絡させないことと配線パターンの末端
部分が導電粒子を介して半導体チップエッヂと短絡しな
いようにする手段を提供するものである。
プチップ実装の形態は半導体チップの端子電極の狭ピッ
チ化及び端子電極の微細化が進むことが予測され、それ
に伴い有機系回路基板の配線パターンのピッチ、配線パ
ターン幅がより微細なものへと移行する。更には、微細
配線パターン形成のために配線パターンの銅箔厚みを薄
くしなければならなくなり配線パターンのピール強度も
極端に低下することが予測され配線パターンの末端部分
は半導体チップのフリップチップ実装の加熱加圧ストレ
スにより剥がれや捲れを起し半導体チップエッヂに導電
粒子を介して接触し電気的に短絡することなどが考えら
れる。樹脂フィルムを用いた半導体チップのフリップチ
ップ実装は半導体チップの狭ピッチ化に対し比較的優れ
るが、半導体チップの狭ピッチ化に伴い配線パターンと
半導体チップ電極の接触面積が小さくなることから樹脂
フィルム中に含まれる導電粒子の含有密度を上げなけれ
ばならない。また配線パターン幅はチップの搭載ずれを
少しでも吸収するために図３の様に配線パターンのトッ
プ寸法を確保することになり結果的に配線パターン間の
隙間を狭くすることになる。従って、狭ピッチ化された
半導体チップのフリップチップ実装は樹脂フィルム中の
導電粒子密度が高い上に、加えて上記の理由から狭くな
った配線パターン間の隙間を電気的に短絡させてしま
う。本発明は狭ピッチ化された半導体チップを樹脂フィ
ルムを介してフリップチップした際、配線パターン間を
導電粒子により短絡させないことと配線パターンの末端
部分が導電粒子を介して半導体チップエッヂと短絡しな
いようにする手段を提供するものである。
【０００５】
【課題を解決するための手段】請求項１に記載の半導体
チップのフリップチップ構造は、回路基板の配線パター
ンエリアに樹脂フィルムを仮圧着する前に、半導体チッ
プ電極がボンディングされるべき回路基板の配線パター
ンを、実際に使用される半導体チップ電極に似た形状の
突起状金属にて加熱加圧し配線パターンを基材に沈みこ
ませ配線パターン間の隙間を基材で仕切ることを特徴と
する。
チップのフリップチップ構造は、回路基板の配線パター
ンエリアに樹脂フィルムを仮圧着する前に、半導体チッ
プ電極がボンディングされるべき回路基板の配線パター
ンを、実際に使用される半導体チップ電極に似た形状の
突起状金属にて加熱加圧し配線パターンを基材に沈みこ
ませ配線パターン間の隙間を基材で仕切ることを特徴と
する。
【０００６】請求項２に記載の半導体チップのフリップ
チップ構造は、回路基板の配線パターンエリアに樹脂フ
ィルムを仮圧着する前に、半導体チップ電極がボンディ
ングされるべき回路基板の配線パターンを、実際に使用
される半導体チップ電極に似た形状の突起状金属にて加
熱加圧し配線パターンを基材に沈みこませる際、沈み込
ませる表層の配線パターンの１つ下の内層パターンは表
層の配線パターンと１ピッチずらした配線をすることで
表層配線パターンは内層配線パターンの隙間に有効に沈
み込み、同時に表層の基材が表層配線パターン間の隙間
に張り出す構造を備えたことを特徴とする。
チップ構造は、回路基板の配線パターンエリアに樹脂フ
ィルムを仮圧着する前に、半導体チップ電極がボンディ
ングされるべき回路基板の配線パターンを、実際に使用
される半導体チップ電極に似た形状の突起状金属にて加
熱加圧し配線パターンを基材に沈みこませる際、沈み込
ませる表層の配線パターンの１つ下の内層パターンは表
層の配線パターンと１ピッチずらした配線をすることで
表層配線パターンは内層配線パターンの隙間に有効に沈
み込み、同時に表層の基材が表層配線パターン間の隙間
に張り出す構造を備えたことを特徴とする。
【０００７】請求項３に記載の半導体チップのフリップ
チップ構造は、回路基板の配線パターンエリアに樹脂フ
ィルムを仮圧着する前に、半導体チップ電極がボンディ
ングされるべき回路基板の配線パターンを、実際に使用
される半導体チップ電極に似た形状の突起状金属にて加
熱加圧し配線パターンを基材に沈みこませると同時に、
半導体チップをフリップチップ実装する際に、表層配線
パターンの末端部分が基材から剥がれたり捲れたりする
ことを防止するため配線パターンの末端部分を強制的に
加熱加圧し沈み込ませる構造を備えたことを特徴とす
る。
チップ構造は、回路基板の配線パターンエリアに樹脂フ
ィルムを仮圧着する前に、半導体チップ電極がボンディ
ングされるべき回路基板の配線パターンを、実際に使用
される半導体チップ電極に似た形状の突起状金属にて加
熱加圧し配線パターンを基材に沈みこませると同時に、
半導体チップをフリップチップ実装する際に、表層配線
パターンの末端部分が基材から剥がれたり捲れたりする
ことを防止するため配線パターンの末端部分を強制的に
加熱加圧し沈み込ませる構造を備えたことを特徴とす
る。
【０００８】
【発明の実施の形態】図４に示す様に回路基板の配線パ
ターンエリアに樹脂フィルムを仮圧着する前工程で、半
導体チップ電極がボンディングされるべき回路基板の配
線パターンを、実際に使用される半導体チップ電極に似
た形状の突起状金属が形成されたツールを用いて加熱加
圧し表層の基材を軟化させ配線パターンを基材に沈み込
ませ、配線パターン間の隙間に基材を張り出させる。基
材は配線パターン間を完全に埋めなくとも良いが、図４
に示す様に少なくとも山形に張り出させることが必要で
ある。図５に示す様に回路基板の配線パターンエリアに
樹脂フィルムを仮圧着する前工程で、半導体チップ電極
がボンディングされるべき回路基板の配線パターンを、
実際に使用される半導体チップ電極に似た形状の突起状
金属が形成されたツールを用いて加熱加圧し表層の基材
を軟化させ配線パターンを基材に沈み込ませる際、基材
が表層配線パターンの隙間に有効的に張り出させる手段
として内層配線パターンの配線を表層配線ピッチと１ピ
ッチ分ずらした構造にする。すなわち表層の配線パター
ンの１つ下の内層配線パターン部は配線間隙間になって
おり表層配線パターンを加熱加圧した際に基材に沈み込
み易い断面構造になっている。
ターンエリアに樹脂フィルムを仮圧着する前工程で、半
導体チップ電極がボンディングされるべき回路基板の配
線パターンを、実際に使用される半導体チップ電極に似
た形状の突起状金属が形成されたツールを用いて加熱加
圧し表層の基材を軟化させ配線パターンを基材に沈み込
ませ、配線パターン間の隙間に基材を張り出させる。基
材は配線パターン間を完全に埋めなくとも良いが、図４
に示す様に少なくとも山形に張り出させることが必要で
ある。図５に示す様に回路基板の配線パターンエリアに
樹脂フィルムを仮圧着する前工程で、半導体チップ電極
がボンディングされるべき回路基板の配線パターンを、
実際に使用される半導体チップ電極に似た形状の突起状
金属が形成されたツールを用いて加熱加圧し表層の基材
を軟化させ配線パターンを基材に沈み込ませる際、基材
が表層配線パターンの隙間に有効的に張り出させる手段
として内層配線パターンの配線を表層配線ピッチと１ピ
ッチ分ずらした構造にする。すなわち表層の配線パター
ンの１つ下の内層配線パターン部は配線間隙間になって
おり表層配線パターンを加熱加圧した際に基材に沈み込
み易い断面構造になっている。
【０００９】図６に示す様に回路基板の配線パターンエ
リアに樹脂フィルムを仮圧着する前工程で、半導体チッ
プ電極がボンディングされるべき回路基板の配線パター
ンを、実際に使用される半導体チップ電極に似た形状の
突起状金属が形成されたツールを用いて加熱加圧し表層
の基材を軟化させ配線パターンを基材に沈み込ませる際
配線パターンのピール強度が弱い配線パターンの末端部
分は剥がれや捲れを起してしまう。また半導体チップの
フリップチップボンディング工程でも加熱加圧のストレ
スにより配線パターンの末端部分が剥がれや捲れを起
す。表層配線パターンを基材に沈み込ませる際、同時に
表層配線パターンの末端部分の先端付近を加熱加圧する
ことで配線パターン末端部分の先端を基材に沈み込ませ
ピール強度を向上させる。図７に示す様に配線パターン
間の隙間に張り出した基材は配線パターン間の基材の外
周を長くしている。
リアに樹脂フィルムを仮圧着する前工程で、半導体チッ
プ電極がボンディングされるべき回路基板の配線パター
ンを、実際に使用される半導体チップ電極に似た形状の
突起状金属が形成されたツールを用いて加熱加圧し表層
の基材を軟化させ配線パターンを基材に沈み込ませる際
配線パターンのピール強度が弱い配線パターンの末端部
分は剥がれや捲れを起してしまう。また半導体チップの
フリップチップボンディング工程でも加熱加圧のストレ
スにより配線パターンの末端部分が剥がれや捲れを起
す。表層配線パターンを基材に沈み込ませる際、同時に
表層配線パターンの末端部分の先端付近を加熱加圧する
ことで配線パターン末端部分の先端を基材に沈み込ませ
ピール強度を向上させる。図７に示す様に配線パターン
間の隙間に張り出した基材は配線パターン間の基材の外
周を長くしている。
【００１０】
【発明の効果】回路基板上に樹脂フィルムを仮圧着する
工程では、回路基板のガラス転移点以下で仮圧着が行わ
れるため、表層配線パターンの隙間に張り出した基材は
軟化することなくその形状を維持したまま樹脂フィルム
の仮圧着を終了する。仮圧着された樹脂フィルムに加熱
加圧にて半導体チップをフリップチップ実装すると、樹
脂フィルム中の導電粒子は張り出した基材に沿って並ぶ
ため、導電粒子間の距離を長くすることが可能になり、
配線パターン間の隙間を短絡させないことが可能にな
る。また表層配線パターンの１つ下の内層パターンの配
線を表層配線パターンと１ピッチ分ずらし表層配線パタ
ーンの直下を緩い地面にしていることで表層配線パター
ンは内層配線パターン間の隙間に容易に沈み込むことが
でき表層の基材を配線パターン間の隙間に張り出させる
ことが可能になる。更に配線パターンの末端部分を基材
に沈み込ませているので配線パターンの末端部分が基材
に安定的に形成された状態のまま半導体チップが実装さ
れるため剥がれや捲れがなく半導体チップ能動面のエッ
ヂと配線パターンの末端が電気的に短絡することなく半
導体チップをフリップチップ実装することが可能にな
る。
工程では、回路基板のガラス転移点以下で仮圧着が行わ
れるため、表層配線パターンの隙間に張り出した基材は
軟化することなくその形状を維持したまま樹脂フィルム
の仮圧着を終了する。仮圧着された樹脂フィルムに加熱
加圧にて半導体チップをフリップチップ実装すると、樹
脂フィルム中の導電粒子は張り出した基材に沿って並ぶ
ため、導電粒子間の距離を長くすることが可能になり、
配線パターン間の隙間を短絡させないことが可能にな
る。また表層配線パターンの１つ下の内層パターンの配
線を表層配線パターンと１ピッチ分ずらし表層配線パタ
ーンの直下を緩い地面にしていることで表層配線パター
ンは内層配線パターン間の隙間に容易に沈み込むことが
でき表層の基材を配線パターン間の隙間に張り出させる
ことが可能になる。更に配線パターンの末端部分を基材
に沈み込ませているので配線パターンの末端部分が基材
に安定的に形成された状態のまま半導体チップが実装さ
れるため剥がれや捲れがなく半導体チップ能動面のエッ
ヂと配線パターンの末端が電気的に短絡することなく半
導体チップをフリップチップ実装することが可能にな
る。
【図１】チップ電極を形成した半導体チップを樹脂フィ
ルムを介してボンディングした断面図を示す。
ルムを介してボンディングした断面図を示す。
【図２】チップ電極を形成した半導体チップを樹脂フィ
ルムを介してボンディングした際、配線パターン先端が
チップエッヂに導電粒子を介して短絡している断面図を
示す。
ルムを介してボンディングした際、配線パターン先端が
チップエッヂに導電粒子を介して短絡している断面図を
示す。
【図３】微細化された回路基板の配線パターン部の断面
図。
図。
【図４】実際に使用されるチップ電極に似た形状の擬似
電極を備えたダイチップにて配線パターンを加熱圧着し
表層の基材を軟化させ配線パターンを基材に沈み込ませ
て配線パターン間の隙間に基材を張り出させている断面
図を示す。
電極を備えたダイチップにて配線パターンを加熱圧着し
表層の基材を軟化させ配線パターンを基材に沈み込ませ
て配線パターン間の隙間に基材を張り出させている断面
図を示す。
【図５】表層配線パターンより１つ下の層の配線パター
ンを表層配線パターンと１ピッチ分ずらした回路基板に
対し実際に使用されるチップ電極に似た形状の擬似電極
を備えたダイチップにて加熱加圧している断面図を示
す。
ンを表層配線パターンと１ピッチ分ずらした回路基板に
対し実際に使用されるチップ電極に似た形状の擬似電極
を備えたダイチップにて加熱加圧している断面図を示
す。
【図６】半導体チップをボンディングする配線パターン
の末端を擬似電極で加熱加圧して末端を基材に沈めてい
る断面図。
の末端を擬似電極で加熱加圧して末端を基材に沈めてい
る断面図。
【図７】半導体チップをボンディング後、配線パターン
間の隙間の基材形状が山形になっていることを示す断面
図。
間の隙間の基材形状が山形になっていることを示す断面
図。
１Ａ：半導体チップ １Ｂ：半導体チップ電極 １Ｃ：半導体チップのエッヂ ２Ａ：樹脂フィルム ２Ｂ：樹脂フィルム中の導電粒子 ３Ａ：回路基板絶縁層基材 ３Ｂ：配線パターン ３Ｃ：配線パターン間の隙間 ３Ｄ：配線パターンのトップ寸法 ３Ｅ：張り出した絶縁層基材 ３Ｆ：表層配線パターンより１つ下の層の配線パターン ３Ｇ：２層目の絶縁層 ３Ｈ：表層配線パターンの末端部分 ４ ：ボンディングツール ５Ａ：実際に使用されるチップ電極に似た形状の擬似電
極を備えたダイチップ ５Ｂ：実際に使用されるチップ電極に似た形状の擬似電
極 ５Ｃ：表層配線パターンノ末端部分ヲ押さえる擬似電極
極を備えたダイチップ ５Ｂ：実際に使用されるチップ電極に似た形状の擬似電
極 ５Ｃ：表層配線パターンノ末端部分ヲ押さえる擬似電極
Claims (3)
- 【請求項１】 樹脂フィルムを半導体チップと回路基板
間に介在させて両者の端子を電気的に接続するフリップ
チップ実装方式において、樹脂フィルムを回路基板の配
線パターン上に仮圧着する前に、回路基板の配線パター
ンを予め回路基板の基材に沈み込ませ、回路基板の配線
パターン間の隙間に回路基板の基材を張り出させること
を特徴とする半導体チップのボンディング方法。 - 【請求項２】 樹脂フィルムを半導体チップと回路基板
間に介在させて両者の端子を電気的に接続するフリップ
チップ実装方式において、樹脂フィルムを回路基板の配
線パターン上に仮圧着する前に、回路基板の配線パター
ン間の隙間に回路基板の基材を容易に張り出させること
ができる内層パターン配線構造を備えたことを特徴とす
る半導体チップのボンディング方法。 - 【請求項３】 樹脂フィルムを半導体チップと回路基板
間に介在させて両者の端子を電気的に接続するフリップ
チップ実装方式において、樹脂フィルムを回路基板の配
線パターン上に仮圧着する前に、半導体チップの端子電
極が接触する位置の配線パターンを予め回路基板の基材
に沈み込ませながら同時に配線パターンの末端が基材か
ら剥がれない様に加熱加圧をし末端部分の先端を基材に
沈み込ませ、回路基板の配線パターン間の隙間に基材を
張り出させる構造を備えたことを特徴とする半導体チッ
プのボンディング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27486799A JP2001102413A (ja) | 1999-09-28 | 1999-09-28 | 半導体チップのボンディング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27486799A JP2001102413A (ja) | 1999-09-28 | 1999-09-28 | 半導体チップのボンディング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102413A true JP2001102413A (ja) | 2001-04-13 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP27486799A Withdrawn JP2001102413A (ja) | 1999-09-28 | 1999-09-28 | 半導体チップのボンディング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102413A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281269A (ja) * | 2006-04-10 | 2007-10-25 | Nec Corp | 電子部品の実装構造およびその製造方法 |
-
1999
- 1999-09-28 JP JP27486799A patent/JP2001102413A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007281269A (ja) * | 2006-04-10 | 2007-10-25 | Nec Corp | 電子部品の実装構造およびその製造方法 |
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