KR20060042219A

KR20060042219A - 칩 저항기 및 그 제조방법

Info

Publication number: KR20060042219A
Application number: KR1020050015759A
Authority: KR
Inventors: 마사키 요네다
Original assignee: 로무 가부시키가이샤
Priority date: 2004-02-27
Filing date: 2005-02-25
Publication date: 2006-05-12
Also published as: US20050275503A1; TW200534297A; US7394344B2; CN1661732A; TWI366837B

Abstract

칩 기판(1)에 있어서의 상면 중, 그 좌우 양 단면(1a,1b)에 인접하는 부위에 단자전극(2,3)을, 이 양 단자전극간의 부위에 지그재그형상으로 된 저항막(4)을 형성하고, 상기 양 단자전극의 내측면(2a,3a) 중 상기 칩 기판에 있어서의 한쪽 또는 다른쪽의 측면(1c,1d)에 인접하는 부위에, 그 사이에 있어서의 저항막을 향해 돌출하는 볼록개소(5,6)를 일체적으로 형성하는 한편, 상기 저항막의 양단에 일체적으로 형성된 세폭부(7,8)를 상기 볼록개소에 전기적으로 접속하여 이루어지는 칩 저항기에 있어서, 상기 저항막과 상기 양 단자전극의 상호간의 어긋남 오차 때문에 내서지 특성이 저하하는 것을 회피한다.

상기 볼록개소(5,6)에 있어서의 좌우 양측면 중, 상기 칩 기판에 있어서의 한쪽 또는 다른쪽의 측면과는 반대측의 내측방향의 측면(5b,6b)을, 상기 볼록개소의 선단에 있어서 좁게 되는 경사면으로 한다.

Description

칩 저항기 및 그 제조방법{CHIP RESISTOR AND METHOD FOR MANUFACTURING THE SAME}

도 1은 본 발명의 제 1 실시형태에 의한 칩 저항기의 평면도이다.

도 2는 도 1의 II-II선을 바라본 확대 단면도이다.

도 3은 도 1의 요부 확대도이다.

도 4는 본 발명의 제 2 실시형태에 의한 칩 저항기의 평면도이다.

도 5는 도 4의 V-V선을 바라본 확대 단면도이다.

도 6은 상기 칩 저항기의 제조에 있어서 칩 기판에 단자전극을 형성하였을 때의 평면도이다.

도 7은 상기 칩 저항기의 제조에 있어서 칩 기판에 저항막을 형성하였을 때의 평면도이다.

도 8은 선행기술에 의한 칩 저항기의 평면도이다.

도 9는 도 8의 요부 확대도이다.

(도면의 주요부분에 대한 부호의 설명)

1,101 … 칩 기판 2,3,102,103 … 단자전극

4,104 … 저항막 5,6,105 … 볼록개소

7,8,107 … 세폭(細幅)부 11,12,111,112 … 제 1 삽입홈

13,14,113,114 … 제 2 삽입홈 20,21,120,121 … 오목부

100,100' … 칩 저항기

본 발명은, 칩형으로 된 절연장판의 상면에 저항막을 형성하여 이루어지는 칩 저항기 중, 내서지 특성이 향상된 칩 저항기와, 그 제조방법에 관한 것이다.

일반적으로, 칩형으로 된 절연장판의 상면에 저항막을 형성하여 이루어지는 칩 저항기에 있어서는, 정전기나 전원 노이즈 등의 영향에 의해 발생하는 서지 전압이 인가된 경우에, 그 저항치가 쉽게 변화되는 바와 같이, 내서지 특성이 낮은 결점이 있다. 이 내서지 특성은, 저항막에 있어서의 전기가 흐르는 경로의 길이를 길게 함으로써 개선할 수 있는 것이 알려져 있다.

그래서, 종래는, 세라믹 등의 내열절연체제의 칩 기판에 있어서의 상면 중 길이방향을 따른 좌우 양단의 부분에, 단자전극을 형성하는 한편, 상기 칩 기판의 상면 중 상기 단자전극의 사이의 부분에, 양단이 상기 양 단자전극에 전기적으로 접속되도록 형성되는 저항막을, 지그재그형상으로 함으로써, 저항막에 있어서의 전기가 흐르는 경로의 길이를 길게 하도록 하고 있다.

그러나, 이 구성으로 하면, 양 단자전극간에 서지 전압이 인가된 경우에, 지그재그형상으로 된 저항막과, 상기 양 단자전극의 내측면 사이에 있어서 방전되기 쉬워지고, 이 방전에 의해 저항막에 있어서의 내서지 특성이 저하하였다.

그래서, 선행기술로서의 일본 특허공개 2000-216001호 공보 및 일본 특허공개 2002-203702호 공보에서는, 도 8 및 도 9에 나타내는 바와 같이 칩 기판(201)에 있어서의 상면 중, 그 좌우 양 단면(201a,201b)에 인접하는 부위에 단자전극(202,203)을, 이 양 단자전극(202,203) 사이의 부위에 복수개의 삽입홈(211)을 형성함으로써 지그재그형상으로 된 저항막(204)을, 각각 형성하여 이루어지는 칩 저항기가 기재되어 있다. 그리고 이와 같은 칩 저항기에 있어서, 상기 양 단자전극(202,203)의 내측면(202a,203a) 중 상기 칩 기판(201)에 있어서의 한쪽의 측면(201c)에 인접하는 부위에, 그 사이에 있어서의 저항막(204)을 향해 돌출하는 볼록개소(205,206)를 일체적으로 형성하는 한편, 상기 저항막(204)의 양단에 세폭부(207,208)를 일체적으로 형성하고 있다. 그리고, 이 세폭부(207,208)를 상기 양 단자전극(202,203)에 있어서의 볼록개소(205,206)에, 상기 볼록개소(205,206)에 대하여 세폭부(207,208)를 겹치던지, 또는 볼록개소(205,206)를 세폭부(207,208)에 대하여 겹쳐서 전기적으로 접속함으로써, 상기 양 단자전극(202,203)에 있어서의 내측면(202a,203a)과 상기 저항막(204)에 있어서의 외측면(204a,204b) 사이에 간극(209,210)을 형성하고 있다. 이것에 의해, 상기 저항막(204)에 있어서 전기가 흐르는 경로를 길게 한 상태를 기초로, 상기 양 단자전극(202,203)에 있어서의 내측면(202a,203a)과 상기 저항막(204)에 있어서의 외측면(204a,204b) 사이에 있어서의 방전의 발생을 억제하도록 구성하는 것을 제안하고 있다.

한편, 상기 저항막을 지그재그형상으로 형성함에 있어서는, 예컨대, 일본 특허공개 2001-338801호 공보에 기재되어 있는 바와 같이, 우선, 양 단자전극의 사이 의 부분에, 적당한 폭치수로 상기 좌우 양단의 방향으로 연장되는 저항막을, 스크린인쇄 등에 의해, 이 저항막에 있어서의 길이방향의 일단 및 타단이 상기 양 단자전극에 대하여 전기적으로 도통하게 형성된다. 그리고, 상기 저항막에 있어서의 좌우 양측면 중 한쪽의 측면에, 상기 삽입홈으로서 상기 측면으로부터의 제 1 삽입홈을, 상기 저항막을 스크린인쇄할 때에 동시에 형성한다. 또한 상기 저항막에 있어서의 좌우 양측면 중 다른쪽의 측면에, 상기 측면으로부터의 제 2 삽입홈을, 상기 저항막을 형성한 후에 있어서의 레이저 광선의 조사 등의 가공공작으로 깎아 형성한다. 이것에 의해, 전기가 상기 저항체를 그 양단에 있어서의 한쪽의 단자전극으로부터 다른쪽의 단자전극을 향해 흐르는 경로를, 지그재그형상으로 길게 되도록 구성하고 있다.

이 경우에 있어서, 상기 레이저 광선의 조사 등의 가공공작에 의한 제 2 삽입홈은, 저항막에 있어서의 저항치를 소정의 허용범위에 들어가도록 하는 트리밍 조정을 겸하고, 상기 저항막을 스크린인쇄 등으로 형성한 후에 있어서 깎아 형성하고 있다.

그러나, 일본 특허공개 2000-216001호 공보 및 일본 특허공개 2002-203702호 공보에 기재된 바와 같은 상기 선행기술에는, 상기 양 단자전극(202,203)의 볼록개소(205,206)에 있어서의 좌우 양측면(205a,205b,206a,206b) 중 상기 칩 기판(201)에 있어서의 한쪽의 측면(201c)과는 반대측의 내측방향의 측면(205b,206b)이, 상기 양 단자전극(202,203)의 내측면(202a,203a)과 직각인 것에 의해, 이하에 서술하는 바와 같은 문제가 있었다.

즉, 상기 저항막(204) 및 그 양단에 대한 양 단자전극(202,203)을, 스크린인쇄 등으로 형성함에 있어서, 그 상호간에는, 인쇄시에 있어서 저항막(204)이 도 9에 2점쇄선으로 나타내는 바와 같이 양 단자전극(202,203)에 대해서 어긋나는 바와 같이, 어긋남 오차가 필연적으로 존재하는 것이다. 이것에 의해, 상기 볼록개소(205,206)에 있어서의 폭치수(W)는, 상기 어긋남 오차가 최대로 되었더라도, 상기 저항막(204)에 있어서의 세폭부(207,208)가 상기 볼록개소(205,206)에 있어서의 내측방향의 측면(205b,206b)으로부터 튀어나오는 일이 없도록 큰 치수로 설정해야만 한다.

그래서, 상기 양 단자전극(202,203)의 볼록개소(205,206)에 있어서의 내측방향의 측면(205b,206b)을 상기 양 단자전극(202,203)의 내측면(202a,203a)과 직각으로 한 상태에서, 상기 볼록개소(205,206)에 있어서의 폭치수(W)를 큰 치수로 설정하는 것은, 상기 저항막(204)에 있어서의 외측면(204a,204b) 중 상기 양 단자전극(202,203)의 내측면(202a,203a)에 대하여 대면하는 부분의 길이 치수(L'), 즉, 방전의 발생을 방지하기 위한 간극(209,210)의 길이 치수가, 상기 볼록개소(205,206)에 있어서의 폭치수(W)를 큰 치수로 설정한 정도만큼 짧게 된다. 따라서, 저항막(204)에 있어서 전기가 흐르는 경로의 길이가 짧게 되어서, 저항막(204)에 있어서의 내서지 특성이 저하하는 것이다.

한편, 일본 특허공개 2001-338801호 공보에 기재된 바와 같은 상기 선행기술에서는, 상기 가공공작에 의해 상기 저항막에 제 2 삽입홈을 깎아 형성함에 있어서, 이 제 2 삽입홈을 깎아 형성하는 위치가, 상기 제 2 삽입홈에 있어서의 폭방향 으로 어긋나면, 이 제 2 삽입홈과, 상기 저항막을 형성하는 때에 동시에 형성하는 제 1 삽입홈과의 간격 치수, 및, 양 단자전극과의 간격치수가, 넓게 되거나 좁게 되도록 증감하고, 이것에 의해 상기 저항막에 있어서의 저항치가 변동하게 된다.

그리고, 종래는, 칩 기판의 표면에 있어서의 전체를, 카메라로 촬영하고, 그 화상 상에 있어서, 상기 저항체의 전체의 형상으로부터 상기 제 2 삽입홈을 깎아 형성하는 위치를 특정하도록 하고 있다. 그러나, 깎아 형성하는 위치가 제 2 삽입홈에 있어서의 폭방향으로 어긋하는 것의 오차에는, 상기 저항막을 스크린인쇄 등으로 형성할 때에 있어서의 인쇄 어긋남도 가산되게 되어서, 그 어긋남 오차가 크게 되어, 상기 어긋남 오차에 있어서의 허용값을 넘을 경우가 있다. 그 때문에 저항막에 있어서의 저항치가 소정의 범위를 벗어나는 불량품이 발생할 비율이 높은 것이다.

또한, 저항막의 전체 화상으로부터의 깎음 형성 위치의 특정에 시간이 걸리게 되므로, 상기 가공공작에 의한 제 2 삽입홈을 깎아 형성하는 것의 속도가 느려져서, 비용의 상승을 초래한다는 문제가 있었다.

본 발명은, 이들 문제를 해소한 칩 저항기와 그 제조방법을 제공하는 것을 기술적 과제로 하는 것이다.

본 발명의 제 1 국면은, 칩 기판에 있어서의 상면 중, 그 좌우 양 단면에 인접하는 부위에 단자전극을, 이 양 단자전극간의 부위에 지그재그형상으로 된 저항 막을 각각 형성하고, 상기 양 단자전극의 편방 또는 양방에서는 그 내측면 중 상기 칩 기판에 있어서의 한쪽의 측면 또는 다른쪽의 측면에 인접하는 부위에, 그 사이에 있어서의 저항막을 향해 돌출하는 볼록개소를 일체적으로 형성하는 한편, 상기 저항막의 양단에 일체적으로 형성된 세폭부를 상기 볼록개소에 전기적으로 접속하여 이루어지는 칩 저항기에 있어서, 상기 볼록개소에 있어서의 좌우 양측면 중 상기 칩 기판에 있어서의 한쪽의 측면 또는 다른쪽의 측면과는 반대측의 내측방향의 측면을, 상기 볼록개소에 있어서의 폭치수가 상기 볼록개소의 선단에 있어서 좁게 되는 경사면으로 한 것을 특징으로 하고 있다.

또한, 본 발명의 제 2 국면은, 상기 제 1 국면에 있어서, 상기 경사면과, 상기 양 단자전극의 내측면 사이에 있어서의 각도를, 160°이하로 하는 것을 특징으로 하고 있다.

또한, 본 발명의 제 3 국면은, 상기 제 1 국면에 있어서, 상기 지그재그형상으로 된 저항막은, 그 좌우 양측면 중 한쪽의 측면으로부터의 제 1 삽입홈을, 상기 저항막을 형성할 때에 있어서 형성함과 아울러, 다른쪽의 측면으로부터의 제 2 삽입홈을, 상기 저항막을 형성한 후에 있어서의 레이저 광선의 조사 등의 가공공작으로 깎아 형성하여 이루어지고, 상기 저항막에 있어서의 다른쪽의 측면 중 상기 제 2 삽입홈을 형성하기 위한 기준위치에 오목부를, 상기 저항막을 형성할 때에 있어서 형성하는 것을 특징으로 하고 있다.

또한, 본 발명의 제 4 국면은, 상기 제 3 국면에 있어서, 상기 오목부에 있어서의 폭치수를, 상기 제 2 삽입홈에 있어서의 폭치수보다 크게 하여, 이 오목부 내에 상기 제 2 삽입홈의 시단(始端)을 위치시키는 것을 특징으로 하고 있다.

또한, 본 발명의 제 5의 국면은, 상기 제 4 국면으로 있어서, 상기 오목부에 있어서의 폭치수를, 상기 제 2 삽입홈에 있어서의 그 폭방향으로의 어긋남 오차의 최대허용오차치수를 넘지 않는 치수로 한 것을 특징으로 하고 있다.

또한, 본 발명의 제 6 국면은, 칩 기판에 있어서의 상면 중 그 좌우 양 단면에 인접하는 부분에 단자전극을 형성하는 공정과, 상기 칩 기판에 있어서의 상면 중 상기 양 단자전극간의 부분에 저항막을 형성하는 공정을 구비하고, 상기 양 단자전극을 형성하는 공정이, 상기 양 단자전극의 편방 또는 양방에 있어서의 내측면 중 상기 칩 기판에 있어서의 한쪽 또는 다른쪽의 측면에 인접하는 부위에, 상기 저항막의 양단에 있어서의 세폭부와 전기적으로 접속하는 볼록개소를, 상기 볼록개소에 있어서의 좌우 양측면 중 상기 칩 기판에 있어서의 한쪽 또는 다른쪽의 측면과는 반대측의 내측방향의 측면을 상기 볼록개소에 있어서의 폭치수가 상기 볼록개소의 선단에 있어서 좁게 되는 경사면으로 하여 일체적으로 형성하는 공정을 포함하는 것을 특징으로 하고 있다.

또한, 본 발명의 제 7 국면은, 상기 제 6 국면에 있어서, 상기 저항막을 형성하는 공정은, 저항막의 양단을 좌우 한쌍의 단자전극에 전기적으로 도통하고 또한 상기 저항막에 있어서의 좌우 양측면 중 한쪽의 측면으로부터의 제 1 삽입홈을 형성하는 공정과, 다음으로, 상기 저항막에, 그 좌우 양측면 중 다른쪽의 측면으로부터의 제 2 삽입홈을, 레이저 광선의 조사 등의 가공공작으로 깎아 형성하는 공정을 구비하여 이루어지고, 또한, 이 저항막을 형성하는 공정이, 상기 저항막에 있어 서의 다른쪽의 측면 중 상기 제 2 삽입홈을 형성하기 위한 기준위치에 오목부를 형성하는 공정을 포함하고, 상기 제 2 삽입홈을 깎아 형성하는 공정이, 상기 오목부를 목표로 하여 개시하는 공정을 포함하는 것을 특징으로 하고 있다.

상기 제 1 및 제 6 국면과 같이 구성하면, 상기 양 단자전극의 볼록개소에 있어서의 내측방향의 측면을, 상기 볼록개소에 있어서의 폭치수가 상기 볼록개소의 선단에 있어서 좁게 되는 경사면으로 함으로써, 상기 볼록개소에 있어서의 폭치수를, 저항막과 양 단자전극 사이에 있어서의 상대적인 어긋남 오차의 최대값을 대응하도록 설정한 경우에, 상기 저항막에 있어서의 외측면 중 상기 양 단자전극의 내측면에 대하여 대면하는 부분의 길이 치수가 짧게 되는 것을, 상기 볼록개소에 있어서의 내측방향의 측면을 경사면으로 한 정도만큼 저감할 수 있다.

따라서, 저항막에 있어서 전기가 흐르는 통로를 선행기술의 경우보다 길게 할 수 있음으로써, 상기 저항막에 있어서의 내서지 특성을 확실하게 향상시킬 수 있다.

상기 제 3 및 제 7 국면과 같이 구성하면, 저항막에 있어서의 다른쪽의 측면에, 상기 저항막을 형성할 때에 있어서 오목부를 형성하고, 이 오목부를, 제 2 삽입홈을 형성할 경우에 있어서의 기준위치로 함으로써, 상기 저항막에 상기 제 2 삽입홈을 깎아 형성할 경우에, 이 제 2 삽입홈을 형성하는 위치를, 상기 오목부에 의해 정확하고, 또한, 신속하게 확정할 수 있다.

따라서, 상기 가공공작에 의한 제 2 삽입홈을 깎아 형성하는 경우에, 이 제 2 삽입홈이, 상기 제 2 삽입홈에 있어서의 폭방향으로 어긋나는 것의 오차를, 종래 와 같이 전체 화상으로부터 깎음 형성 위치를 확정하는 경우보다 아주 작게 할 수 있기 때문에, 상기 어긋남 오차에 의한 불량품의 발생율을 대폭적으로 저감할 수 있음과 아울러, 상기 제 2 삽입홈의 깎음 형성을 완료하는 것에 요하는 시간을 단축할 수 있어서, 비용의 저감을 도모할 수 있다.

상기 제 4 국면과 같이 구성하면, 특히, 상기 제 2 삽입홈에 있어서의 그 폭방향으로의 어긋남 오차를, 상기 오목부의 폭치수의 범위 내로 규제할 수 있다.

상기 제 5 국면과 같이 구성하면, 상기 제 2 삽입홈에 있어서의 그 폭방향으로의 어긋남 오차를, 상기 어긋남 오차의 최대허용오차치수 내로 규제하는 것이 가능하므로, 상기 제 4 국면에 의한 효과를 조장할 수 있다.

이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.

도 1~도 3은, 본 발명의 제 1 실시형태에 의한 칩 저항기를 나타낸다.

이 칩 저항기(100)는, 그 칩 기판(1)을 세라믹 등의 내열절연재료를 직사각형으로 하여, 이 칩 기판(1)의 상면 중 길이방향을 따른 좌우 양 단면(1a,1b)에 인접하는 부분에, 단자전극(2,3)을, 그 재료 페이스트의 스크린인쇄 및 그 후에 있어서의 소성에 의해 형성하고 있다.

또한, 상기 칩 기판(1)의 상면 중 상기 단자전극(2,3) 사이의 부분에, 적당한 폭치수로 상기 칩 기판(1)의 길이방향으로 연장되는 저항막(4)[폭치수(W0)]을, 그 재료 페이스트의 스크린인쇄 및 그 후에 있어서의 소성에 의해 형성하고 있다.

상기 양 단자전극(2,3)의 형성에 있어서는, 한쪽의 단자전극(2)에 있어서의 내측면(2a) 중 상기 칩 기판(1)에 있어서의 한쪽의 측면(1c)에 인접하는 부분에는, 상기 저항막(4)을 향해 돌출하는 볼록개소(5)를, 다른쪽의 단자전극(3)에 있어서의 내측면(3a) 중 상기 칩 기판(1)에 있어서의 다른쪽의 측면(1d)에 인접하는 부분에는, 동일하게 상기 저항막(4)을 향해 돌출하는 볼록개소(6)을 각각 일체적으로 형성하고 있다.

한편, 상기 저항막(4)의 형성에 있어서는, 그 좌우 양단의 외측면(4a,4b)에 세폭부(7,8)를 일체적으로 형성하여, 이 세폭부(7,8)를, 상기 양 단자전극(2,3)에 있어서의 볼록개소(5,6)에 겹침으로써 전기적으로 접속함과 아울러, 이 저항막(4)의 양 외측면(4a,4b)과, 상기 양 단자전극(2,3)의 내측면(2a,3a) 사이에 간극(9,10)을 형성함으로써, 그 사이에 방전이 발생하지 않도록 구성하고 있다.

이 경우에 있어서, 상기 저항막(4)에는, 한쪽의 긴 측면으로부터의 제 1 삽입홈(11)과 다른쪽의 긴 측면으로부터의 제 1 삽입홈(12)을, 상기 저항막(4)을 스크린인쇄로 형성할 때 동시에 형성하는 것에 추가로, 상기 저항막(4)을 형성한 후에, 레이저 광선의 조사 등의 가공공작에 의한 2개의 제 2 삽입홈(13,14)을 형성함으로써, 지그재그형상으로 구성되어 있다.

또한, 다른 실시형태에 있어서는, 상기 저항막(4)쪽을 이전의 공정에서 형성하고, 다음으로, 양 단자전극(2,3)쪽을, 그 후에 있어서의 공정에서, 이 양 단자전극(2,3)에 있어서의 볼록개소(5,6)가 상기 저항막(4)의 양단에 있어서의 세폭부(7,8)에 대하여 겹치도록 형성한다는 작업 순서로 하여도 좋은 것은 물론이다.

그리고, 상기 양 단자전극(2,3)의 형성에 있어서는, 한쪽의 단자전극(2)의 볼록개소(5)에 있어서의 좌우 양측면(5a,5b) 중 상기 칩 기판(1)에 있어서의 한쪽 의 측면(1c)과는 반대측에 있어서의 내측방향의 측면(5b)을, 상기 한쪽의 단자전극(2)에 있어서의 내측면(2a)에 대하여, 상기 볼록개소(5)에 있어서의 폭치수(W)가 볼록개소(5)의 선단에 있어서 좁게 되는 경사면으로 구성한다. 아울러서, 다른쪽의 단자전극(3)의 볼록개소(6)에 있어서의 좌우 양측면(6a,6b) 중 상기 칩 기판(1)에 있어서의 다른쪽의 측면(1d)과는 반대측에 있어서의 내측방향의 측면(6b)을, 상기 다른쪽의 단자전극(3)에 있어서의 내측면(3a)에 대하여, 상기 볼록개소(6)에 있어서의 폭치수(W)가 볼록개소(6)의 선단에 있어서 좁게 되는 경사면으로 구성한다.

이 경우, 상기 양 단자전극(2,3)의 볼록개소(5,6)에 있어서의 폭치수(W)는, 상기 도 8 및 도 9에 나타내는 선행기술의 경우와 마찬가지로, 상기 저항막(4)과 양 단자전극(2,3)이, 스크린인쇄의 어긋남 때문에, 도 3에 2점쇄선으로 나타내는 바와 같이 상대적으로 어긋나서, 이 어긋남 오차가 최대로 되었더라도, 상기 저항막(4)에 있어서의 세폭부(7,8)가 상기 볼록개소(5,6)에 있어서의 내측방향의 측면(5b,6b)으로부터 튀어나오는 일이 없도록 큰 치수로 설정하고 있다.

또한, 도 2에 있어서, 부호 15는, 상기 양 제 2 삽입홈(13,14)을 가공공작으로 깎아 형성한 후에 있어서 상기 저항막(4)의 전체를 덮도록 형성되는 커버 코트를, 부호 16,17은, 상기 칩 기판(1)의 이면에 형성한 단자전극을, 그리고, 부호 18,19는, 상기 칩 기판(1)의 양 단면(1a,1b)에, 상면측의 단자전극(2,3)과, 하면측의 단자전극(16,17)을 접속하도록 형성한 측면 단자전극을 각각 나타낸다.

상기한 바와 같이, 상기 양 단자전극(2,3)의 볼록개소(5,6)에 있어서의 내측방향의 측면(5b,6b)을, 상기 볼록개소(5,6)에 있어서의 폭치수(W)가 상기 볼록개소 (5,6)의 선단에 있어서 좁게 되는 경사면으로 함으로써, 상기 저항막(4)에 있어서의 외측면(4a,4b) 중 상기 양 단자전극(2,3)의 내측면(2a,3a)에 대하여 대면하는 부분의 길이 치수(L), 즉, 상기 간극(9,10)에 있어서의 길이 치수는, 상기 내측방향의 측면(5b,6b)이 양 단자전극(2,3)의 내측면(2a,3a)과 직각인 경우보다, 상기 내측방향의 측면(5b,6b)을 경사면으로 한 정도만큼 길게 된다.

바꾸어 말하면, 상기 볼록개소(5,6)에 있어서의 폭치수(W)를, 저항막(4)과 양 단자전극(2,3) 사이에 있어서의 상대적인 어긋남 오차의 최대값에 대응하도록 설정한 경우에, 상기 저항막(4)에 있어서의 외측면(4a,4b) 중 상기 양 단자전극(2,3)의 내측면(2a,3a)에 대하여 대면하는 부분의 길이 치수(L)가 짧게 되는 것을, 상기 볼록개소(5,6)에 있어서의 내측방향의 측면(5b,6b)을 경사면으로 한 정도만큼 저감할 수 있다.

이 경우에 있어서, 본 발명자의 실험에 의하면, 상기 내측방향의 측면(5b,6b)과, 상기 단자전극(2,3)의 내측면(2a,3a) 사이에 있어서의 각도(θ)를 160°를 넘어 크게 하면, 상기 내측방향의 측면(5b,6b)과 저항막(4)의 외측면(4a,4b) 사이에 있어서의 각도가 작게 됨으로써, 그 사이의 방전이 발생하여, 상기 간극(9,10)에 있어서의 길이 치수는, 실질적으로 상기 선행기술의 경우와 거의 동일하도록 짧게 되는 현상이 확인되었다. 이것 때문에, 상기 각도(θ)는 160°이하로 설정하는 것이 바람직한 것을 알았다.

또한, 상기 저항막(4)에 대하여 가공공작에 의한 제 2 삽입홈(13,14)을 깎아 형성함에 있어서는, 상기 저항막(4) 중 상기 가공공작에 의한 제 2 삽입홈(13,14) 의 시단이 위치하는 부위에, 오목부(20,21)를, 상기 저항막(4)을 스크린인쇄 등로 형성할 때 동시에 형성하고 있다. 그리고, 상기 가공공작에 의한 제 2 삽입홈(13,14)의 깎음 형성을, 상기 오목부(20,21)의 개소로부터 개시하도록 구성하고, 이것에 의해, 상기 가공공작에 의한 제 2 삽입홈(13,14)을 깎아 형성하는 위치를, 높은 정밀도로 특정할 수 있다. 그 상세에 대해서는, 제 2 실시예에서 설명한다.

다음에, 도 4~도 7은 본 발명의 제 2 실시형태를 나타내고, 그 중 도 4 및 도 5는 제 2 실시형태에 의한 칩 저항기(100')를 나타낸다.

이 칩 저항기(100')는, 그 칩 기판(101)을 세라믹 등의 내열절연재료로 폭치수 D0이고 길이 치수 L0인 직사각형으로 하여, 이 칩 기판(101)의 상면 중 길이방향을 따른 좌우 양단의 부분에, 단자전극(102,103)을 형성하는 한편, 상기 칩 기판(101)의 상면 중 상기 단자전극(102,103) 사이의 부분에, 적당한 폭치수(W0)로 상기 칩 기판(101)의 길이방향으로 연장되는 저항막(104)을, 그 재료 페이스트의 스크린인쇄 및 그 후에 있어서의 소성에 의해 형성하고 있다.

상기 저항막(104)에 있어서의 일단(104e)은, 상기 저항막(104)에 있어서의 폭치수(W0) 그대로 상기 한쪽의 단자전극(103)에 겹쳐서 전기적으로 접속하고 있다. 또한, 상기 저항막(104)에 있어서의 타단(104f)은, 상기 저항막(104)에 있어서의 길이방향의 좌우 양측면(104c,104d) 중 한쪽의 측면(104c)의 부분에 세폭부(107)를 일체로 형성하여, 이 세폭부(107)를 통해서 상기 다른쪽의 단자전극(102)에 형성된 볼록개소(105)에 겹쳐서 전기적으로 접속하고 있다. 이 볼록개소(105)는 제 1 실시형태의 볼록개소(5)와 마찬가지로 형성되어 있다.

이 경우에 있어서, 상기 칩 기판(101)의 상면에, 우선, 도 6에 나타내는 바와 같이 상기 좌우 한쌍의 단자전극(102,103)을 형성하고, 다음으로, 도 7에 나타내는 바와 같이 상기 저항막(104)을, 그 양단이 상기 양 단자전극(102,103)에 겹치도록 형성한다. 또한, 다른 실시형태에 있어서는, 상기 저항막(104)쪽을 먼저 형성하고, 이어서, 좌우 한쌍의 단자전극(102,103)을 상기 저항막(104)의 양단에 전기적으로 접속하도록 형성할 수도 있다.

또한, 상기 저항막(104)에는, 상기 한쪽의 측면(104c)으로부터 다른쪽의 측면(104d)을 향해서 연장되는 제 1 삽입홈(111), 및, 상기 다른쪽의 측면(104d)으로부터 한쪽의 측면(104c)을 향해서 연장되는 제 1 삽입홈(112)을, 상기 저항막(104)을 스크린인쇄 등으로 형성할 때에 있어서 동시에 형성한다.

이 경우에 있어서, 상기 양 제 1 삽입홈(111,112)을, 상기 저항막(104)에 있어서의 길이방향의 대략 중앙의 부분에서, 한쪽의 제 1 삽입홈(111)이 저항막(104)의 일단(104e)측에, 다른쪽의 제 1 삽입홈(112)이 저항막(104)의 타단(104f)측에 각각 위치하는 상태에서, 또한, 그 사이에 소정의 저항 폭치수(A)를 두어 서로 인접하도록 배치한다.

또한, 상기 저항막(104) 중 그 일단(104e)과 상기 한쪽의 제 2 삽입홈(111) 사이의 부분에, 레이저 광선의 조사 등의 가공공작에 의한 제 2 삽입홈(114)을, 상기 다른쪽의 측면(104d)으로부터 한쪽의 측면(104c)을 향하여 연장되도록 깎아 형성한다. 또한, 상기 저항막(104) 중 그 타단(104f)과 상기 다른쪽의 제 1 삽입홈(112) 사이의 부분에, 동일하게 레이저 광선의 조사 등의 가공공작에 의한 다른쪽 의 제 2 삽입홈(113)을, 상기 한쪽의 측면(104c)으로부터 다른쪽의 측면(104d)을 향해 연장되도록 깎아 형성한다. 이것에 의해, 상기 저항막(104)을, 상기 양 제 1 삽입홈(111,112) 및 양 제 2 삽입홈(113,114)에 의해 지그재그형상으로 구성한다.

또한, 도 5에 있어서, 부호 115는, 상기 양 제 2 삽입홈(113,114)을 깎음 형성 가공한 후에 있어서 상기 저항막(104)의 전체를 덮도록 형성되는 커버 코트를, 부호 116,117은, 상기 칩 기판(101)의 이면에 형성한 단자전극을, 그리고, 부호 118,119는, 상기 칩 기판(101)에 있어서의 좌우 양 단면에, 상면측의 단자전극(102,103)과, 하면측의 단자전극(116,117)을 접속하도록 형성한 측면 단자전극을 각각 나타낸다.

그리고, 상기 저항막(104)에 있어서의 좌우 양측면(104c,104d) 중 상기 양 제 2 삽입홈(113,114)을 형성하는 위치에, 도 7에 나타내는 바와 같이, 상기 양 제 2 삽입홈(113,114)을 형성하기 위한 기준위치가 되는 오목부(120,121)를, 상기 저항막(104)을 스크린인쇄 등으로 형성할 때에 있어서 동시에 형성한다.

상기 저항막(104)을, 이것에 오목부(120,121)를 형성한 후에 있어서, 이 저항막(104)에 대하여, 상기 양 제 2 삽입홈(113,114)을, 레이저 광선의 조사 등의 가공공작에 의해 깎아 형성함에 있어서는, 상기 오목부(120,121)를, 상기 칩 기판(101)의 상면을 촬영한 화상 상에 있어서 인식함으로써, 상기 양 제 2 삽입홈(113,114)을 형성하는 위치를 특정하고, 이 특정한 위치로부터 상기 양 제 2 삽입홈(113,114)의 깎음 형성을 개시하도록 한다.

즉, 상기 양 제 2 삽입홈(113,114)을 형성하는 위치의 특정이, 상기 양 제 2 삽입홈(113,114)을 형성하는 개소인 곳의 상기 오목부(120,121)를 인식한 특정인 것에 의해, 상기 양 제 2 삽입홈(113,114)이 그 폭방향으로 어긋나는 것의 오차를, 상기 종래와 같이, 양 제 2 삽입홈(113,114)을 형성하는 위치를 저항막(104)의 전체를 촬영한 화상 상에 있어서 특정할 경우보다, 작게 할 수 있는 것이고, 또한, 촬영으로부터 상기 특정에 요하는 시간을, 상기 종래의 경우보다 대폭적으로 단축할 수 있는 것이다.

또한, 상기한 바와 같이, 1개의 저항막(104)에 대하여 2개의 제 2 삽입홈(113,114)을 형성하는 바와 같이, 복수개의 제 2 삽입홈을 형성하는 경우, 이들 복수개는, 1대의 가공기로 깎음 형성 가공할 수 있다.

그래서, 이 경우에는, 각 제 2 삽입홈의 상호간의 간격은, 상기 가공기에 있어서 높은 정밀도로 설정할 수 있기 때문에, 상기 제 2 삽입홈을 형성하기 위한 기준위치가 되는 상기 오목부는, 복수개의 제 2 삽입홈 각각 전체에 대해서 형성할 필요는 없고, 각 제 2 삽입홈 중 최초에 깎아 형성하는 1개의 제 2 삽입홈에 대해서만 형성한다는 구성으로 함으로써, 상기 본 발명의 목적을 달성할 수 있는 것이다.

또한, 상기 오목부(120,121)에 있어서의 저항막(104)의 길이방향을 따른 폭치수(C)를, 상기 제 2 삽입홈(113,114)에 있어서의 폭치수(E)보다 크게 하여, 이 오목부(120,121)에 있어서의 폭치수(C)의 범위 내에, 상기 제 2 삽입홈(113,114)의 시단을 위치시킴으로써, 상기 오목부(120,121)의 폭치수(C)가 크게 된다. 이것에 의해, 이 오목부(120,121)를 화상 상에 있어서 인식하는 것이 보다 용이하게 된다. 아울러서, 상기 제 2 삽입홈(113,114)이 저항막(104)의 길이방향으로 어긋나는 것의 오차를, 상기 오목부(120,121)의 폭치수(C)의 범위 내에 한정되록 규제할 수 있다.

또한, 상기 저항막(104) 중 상기 제 1 삽입홈(111,112)과, 상기 제 2 삽입홈(113,114) 사이에 있어서의 저항 폭치수(B)는, 상기 제 2 삽입홈(113,114)이 그 폭방향으로 어긋났더라도, 상기 저항 폭치수(B)에 있어서의 최소값이 상기 양 제 1 삽입홈(111,112) 사이에 있어서의 저항 폭치수(A)보다 좁게 되지 않도록 구성해야 한다. 이것에 의해, 상기 제 2 삽입홈(113,114)이 그 폭방향으로 어긋하는 것의 오차에는, 상기 제 1 삽입홈(111,112)과 상기 제 2 삽입홈(113,114) 사이에 있어서의 저항 폭치수(B)가 상기 양 제 1 삽입홈(111,112) 사이에 있어서의 저항 폭치수(A)보다 좁게 되어서는 안된다는 최대허용오차치수가 존재한다.

그래서, 상기 제 2 삽입홈(113,114)을, 오목부(120,121) 내에 위치하는 것에 아울러서, 상기 오목부(120,121)에 있어서의 저항막(104)의 길이방향을 따른 폭치수(C)를, 상기 최대허용오차치수를 넘지 않는 값으로 설정함으로써, 상기 제 2 삽입홈(113,114)에 있어서의 저항막(104)의 길이방향을 따른 어긋남 오차를, 상기 어긋남 오차의 최대허용오차치수 내로 한정시키도록 규제할 수 있다.

또한, 본 발명의 제 2 실시형태는, 칩 기판의 상면에 형성한 저항막에, 상기 저항막을 형성할 때에 있어서 동시에 형성하는 제 1 삽입홈과, 상기 저항막을 형성한 후에 레이저 광선의 조사 등의 가공공작으로 깎아 형성되는 제 2 삽입홈을 구비하고 있는 것이면, 상기 실시형태와는 다른 형태의 칩 저항기에도 적용할 수 있는 것은 말할 필요도 없다. 예컨대, 제 1 실시형태에 예시한 바와 같이, 저항막의 일단(104e)뿐만 아니라 타단(104f)에도 세폭부를 형성하고, 단자전극(103)에 형성된 볼록개소와 겹치는 형태로, 제 2 실시형태를 적용해도 좋다.

본 발명의 칩 저항기 및 그 제조방법에 의하면, 상기 저항막에 있어서의 내서지 특성을 확실하게 향상시킬 수 있으며, 상기 어긋남 오차에 의한 불량품의 발생율을 대폭적으로 저감할 수 있는 효과가 있다.

Claims

칩 기판에 있어서의 상면 중, 그 좌우 양 단면에 인접하는 부위에 단자전극을, 이 양 단자전극간의 부위에 지그재그형상으로 된 저항막을 각각 형성하고, 상기 양 단자전극의 편방 또는 양방에서는 그 내측면 중 상기 칩 기판에 있어서의 한쪽의 측면 또는 다른쪽의 측면에 인접하는 부위에, 그 사이에 있어서의 저항막을 향해 돌출하는 볼록개소를 일체로 설치하는 한편, 상기 저항막의 양단에 일체로 형성된 세폭부를 상기 볼록개소에 전기적으로 접속하여 이루어지는 칩 저항기에 있어서,

상기 볼록개소에 있어서의 좌우 양측면 중 상기 칩 기판에 있어서의 한쪽의 측면 또는 다른쪽의 측면과는 반대측의 내측방향의 측면을, 상기 볼록개소에 있어서의 폭치수가 상기 볼록개소의 선단에 있어서 좁게 되는 경사면으로 한 것을 특징으로 하는 칩 저항기.
제1항에 있어서, 상기 경사면과, 상기 양 단자전극의 내측면 사이에 있어서의 각도를, 160°이하로 하는 것을 특징으로 하는 칩 저항기.
제1항에 있어서, 상기 지그재그형상으로 된 저항막은, 그 좌우 양측면 중 한쪽의 측면으로부터의 제 1 삽입홈을, 상기 저항막을 형성할 때에 있어서 형성함과 아울러, 다른쪽의 측면으로부터의 제 2 삽입홈을, 상기 저항막을 형성한 후에 있어 서의 레이저 광선의 조사 등의 가공공작으로 깎아 형성하여 이루어지고, 상기 저항막에 있어서의 다른쪽의 측면 중 상기 제 2 삽입홈을 형성하기 위한 기준위치에 오목부를, 상기 저항막을 형성하는 때에 있어서 형성하는 것을 특징으로 하는 칩 저항기.
제3항에 있어서, 상기 오목부에 있어서의 폭치수를, 상기 제 2 삽입홈에 있어서의 폭치수보다 크게 하여, 상기 오목부 내에 상기 제 2 삽입홈의 시단을 위치시키는 것을 특징으로 하는 칩 저항기.
제4항에 있어서, 상기 오목부에 있어서의 폭치수를, 상기 제 2 삽입홈에 있어서의 그 폭방향으로의 어긋남 오차의 최대허용오차치수를 넘지 않는 치수로 한 것을 특징으로 하는 칩 저항기.
칩 기판에 있어서의 상면 중 그 좌우 양 단면에 인접하는 부분에 단자전극을 형성하는 공정과, 상기 칩 기판에 있어서의 상면 중 상기 양 단자전극간의 부분에 저항막을 형성하는 공정을 구비하고, 상기 양 단자전극을 형성하는 공정이, 상기 양 단자전극의 편방 또는 양방에 있어서의 내측면 중 상기 칩 기판에 있어서의 한쪽 또는 다른쪽의 측면에 인접하는 부위에, 상기 저항막의 양단에 있어서의 세폭부와 전기적으로 접속하는 볼록개소를, 상기 볼록개소에 있어서의 좌우 양측면 중 상기 칩 기판에 있어서의 한쪽 또는 다른쪽의 측면과는 반대측의 내측방향의 측면을 상기 볼록개소에 있어서의 폭치수가 상기 볼록개소의 선단에 있어서 좁게 되는 경사면으로 하여 일체적으로 형성하는 공정을 포함하는 것을 특징으로 하는 칩 저항기의 제조방법.
제6항에 있어서, 상기 저항막을 형성하는 공정은, 저항막의 양단을 좌우 한쌍의 단자전극에 전기적으로 도통하고 또한 상기 저항막에 있어서의 좌우 양측면 중 한쪽의 측면으로부터의 제 1 삽입홈을 형성하는 공정과, 다음으로, 상기 저항막에, 그 좌우 양측면 중 다른쪽의 측면으로부터의 제 2 삽입홈을, 레이저 광선의 조사 등의 가공공작으로 깎아 형성하는 공정을 구비하여 이루어지고, 또한, 상기 저항막을 형성하는 공정이, 상기 저항막에 있어서의 다른쪽의 측면 중 상기 제 2 삽입홈을 형성하기 위한 기준위치에 오목부를 형성하는 공정을 포함하고, 상기 제 2 삽입홈을 깎아 형성하는 공정이, 상기 오목부를 목표로 하여 개시하는 공정을 포함하는 것을 특징으로 하는 칩 저항기의 제조방법.