KR20050103143A - 식별 정보를 갖는 회로기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 식별 정보를 갖는 회로기판 및 그 제조방법을 제공한다. 상기 회로기판 내의 적어도 하나의 절연층은 회로 레이아웃이 없는 비회로 영역을 갖는다. 상기 절연층의 비회로 영역에 복수개의 개구가 형성된다. 소정 패턴의 회로층이 상기 절연층 상에 형성된다. 금속 식별 정보가 상기 비회로 영역의 개구 내에 배치된다. 이러한 구조에 의해, 회로기판의 생산 상태가 상기 금속 식별 정보를 통해 확인 및 식별된다.

Description

식별 정보를 갖는 회로기판 및 그 제조 방법{CIRCUIT BOARD IDENTIFIABLE INFORMATION AND METHOD FOR FABRICATING THE SAME}
본 발명은 식별 정보를 갖는 회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 식별 및 확인될 수 있는 정보가 제공된 회로기판 및 상기 회로기판을 제조하는 방법에 관한 것이다.
전자 산업의 발전과 함께, 전자 제품은 소형화, 고성능화, 다기능화 및 동작 속도의 고속화가 이루어지고 있다. 고집적 소형 반도체 소자를 제조하기 위해 복수의 능동 소자 및 회로를 포함하는 회로기판은, 이층 기판에서 제한된 공간에 고밀도의 집적회로를 수용하기 위해 층간 연결 기술을 이용하여 회로 영역을 증가시킨 다층 기판으로 점차 발전되고 있다.
종래의 회로기판 제조 공정은 회로를 갖는 회로기판을 형성한 후, 일련의 전기적 성능 및 기계적 강도 테스트를 수행하는 단계와, 이어 제품 확인을 위해 회로기판 상에 일련번호 또는 다른 관련 식별 정보를 제공하는 단계를 포함한다.
그러나 상기 일련번호 또는 관련 식별 정보는, 회로기판이 제조될 때, 회로기판의 솔더(solder) 마스크층(mask layer)의 표면에 소정 패턴 또는 표식으로 인쇄 또는 레이저를 이용하여 형성된다. 이러한 패턴 또는 표식의 형성은 회로기판 내부에 수행될 수 없으며, 제조 시간 및 비용을 증가시킨다. 더불어, 반도체 소자를 형성하기 위해 회로기판을 밀봉하는 밀봉 공정이 수행되면, 회로기판 표면의 패턴 또는 표식이 식별되거나 확인될 수 없다.
전술한 종래 기술의 문제점을 해결하기 위해, 본 발명의 주된 목적은, 회로기판의 제조공정에서부터 회로기판이 사용된 상태까지, 회로기판을 식별하고 확인할 수 있는, 식별 정보를 갖는 회로기판 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은, 회로기판의 신뢰성 있는 확인을 제공하고 그 제조비용을 절감할 수 있는, 식별 정보를 갖는 회로기판 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 식별 정보를 갖는 회로기판을 제조하는 방법을 제공한다. 상기 방법은, 회로 레이아웃(layout)이 없는 비회로(non-circuit) 영역을 갖는 적어도 하나의 내부 절연층을 갖는 코어(core) 기판을 마련하는 단계; 상기 절연층의 비회로 영역에 복수개의 개구(opening)를 제공하는 단계; 및 상기 절연층의 표면상에 소정 패턴의 회로층을 형성하고, 상기 비회로 영역의 개구에 금속 식별 정보를 형성하는 단계를 포함하며, 상기 금속 식별 정보를 통해 회로기판의 생산 상태가 확인되는 것을 특징으로 한다.
다른 실시형태에서, 본 발명에 따른 식별 정보를 갖는 회로기판의 제조방법은, 소정 패턴의 회로층이 형성된 표면을 갖는 코어 기판을 마련하는 단계; 상기 코어 기판의 표면상에 절연층을 제공하는 단계; 상기 회로층의 일부 영역 상에 배치된 복수개의 제1 개구를 상기 절연층에 형성하고, 회로 레이아웃이 없는 상기 절연층의 비회로 영역에 위치한 복수개의 제2 개구를 상기 절연층에 형성하는 단계; 및 상기 절연층 상에 도전성 회로층을 형성하고, 상기 제1 개구에 복수개의 도전성 비아를 형성하고, 상기 제2 개구에 금속 식별 정보를 형성하기 위한 빌드업(build up) 공정을 수행하는 단계를 포함한다.
또한, 본 발명은 상기 방법에 의해 제조된 식별 정보를 갖는 회로기판을 제공한다. 상기 회로기판은, 소정 패턴의 회로층이 형성된 표면을 갖는 코어 기판; 상기 코어 기판의 표면상에 형성된 적어도 하나의 절연층; 상기 절연층 상에 형성된 적어도 하나의 도전성 회로층; 및 회로 레이아웃이 없는 상기 절연층의 비회로 영역에 배치된 금속 식별 정보를 포함하며, 상기 비회로 영역에는 상기 금속 식별 정보를 제공하기 위한 복수개의 개구가 형성되고, 상기 금속 식별 정보는 회로기판의 회로층을 형성하기 위한 임의의 절연층에 형성될 수 있는 것을 특징으로 한다.
본 발명에 따른 식별 정보를 갖는 회로기판 및 그 제조 방법은, 회로기판을 제작하는 동안 회로 레이아웃을 갖지 않는 회로기판의 비회로 영역에 복수개의 개구를 형성한다. 상기 회로기판을 제작하는 동안 상기 개구 내에 금속층을 배치함으로써, 상기 개구는 문자 또는 패턴 형상을 가질 수 있다. 상기 개구 내의 금속층에 의해 형성된 문자 또는 패턴은, 제조 공정에서부터 사용된 상태까지 회로기판을 식별하고 확인하기 위한 금속 식별 정보로서 사용될 수 있으며, 그로 인해 신뢰성 있는 제품 확인 메커니즘을 제공한다.
더하여, 회로기판의 상기 금속 식별 정보는, 외부 회로 레이아웃 공간을 차지하지 않기 위해 다층 회로기판 내에 임의의 층에 형성될 수 있다. 이 경우, 회로기판이 제조될 때, 금속 식별 정보는 육안 또는 현미경 대신 X-선 장비를 이용하여 판독될 수 있다. 회로 기판 상에 충분한 외부 회로 레이아웃 공간이 있는 경우에, 상기 금속 식별 정보는 상기 외부 회로층과 동일한 층으로 형성될 수 있으며, 육안, 현미경 또는 바코드 리더를 이용하여 직접 인식될 수 있다.
이하, 본 발명의 이해를 위해, 본 발명의 실시형태 및 실시예를 상세하게 설명한다. 이하의 상세한 설명은 본 발명의 설명을 위해 제공되는 것이며 본 발명의 범위를 한정하는 것은 아니다.
도 1a 내지 1f는 본 발명의 바람직한 실시형태에 따른 식별 정보를 갖는 회로기판의 제조 방법을 공정 단계별로 도시한다. 여기에 도시된 도면들은 본 발명에 관련된 회로기판의 일부 및 구성요소를 간략하게 도시한 것으로, 실제 구성요소의 수, 형상 및 크기는 보다 복잡하다는 것을 주지해야 할 것이다.
도 1a를 참조하면, 절연층(110) 및 상기 절연층(110) 상에 형성된 소정 패턴의 회로층(111)을 포함하는 코어 기판(11)이 제공된다. 상기 코어 기판(11)은 전처리 공정을 거친 다층 회로기판일 수 있다. 상기 코어 기판(11)의 제조에는 전형적인 기술이 사용되며, 그에 대한 보다 상세한 설명은 생략하기로 한다.
도 1b를 참조하면, 상기 코어 기판(11)의 표면상에 형성되며 상기 회로층(111)을 덮는 또 다른 절연층(12)이 형성된다. 상기 절연층(12)은 ABF(Ajinomoto Build up Film)와 같은 비섬유(non-fiber) 수지 물질 또는 유리 섬유가 첨가된 BT(Bismaleimide Triazine)와 같은 섬유 수지 프리프레그(prepreg) 또는 에폭시 수지 및 유리 섬유의 혼합물(FR4 수지) 등으로 이루어질 수 있다.
도 1c를 참조하면, 상기 절연층(12)에 복수개의 제1 개구(opening)(13) 및 제2 개구(14)가, 예를 들어 레이저 천공 기법을 이용하여 형성된다. 상기 복수개의 제1 개구(13)는, 상기 절연층(12)에 의해 덮인 회로층(111)의 일부 영역 상에 배치되며, 상기 회로층(111)의 일부를 노출시키는 블라인드 비아(blind via)로서 작용한다. 상기 복수개의 제2 개구(14)는, 상기 회로층(111)을 덮지 않는 절연층(12)의 비회로 영역(12a)에 위치하며, 바람직하게 회로기판의 주변 영역 또는 회로 레이아웃에 영향을 미치지 않는 회로기판의 비주변(non-peripheral) 영역에 위치한다.
도 1d를 참조하면, 상기 절연층(12) 상에 도전성 회로층(15)을 형성하고, 상기 코어 기판(11)의 회로층(111)에 상기 회로층(15)을 전기적으로 연결하기 위해 상기 절연층(12)의 제1 개구(13) 내에 복수개의 도전성 비아(130)를 형성하며, 상기 절연층(12)의 복수개의 제2 개구(14) 내에 금속 식별 정보(140)를 형성한다. 금속 식별 정보(140)는, 상기 회로기판의 일련번호 또는 제조 정보에 관련된 숫자(141), 문자(142), 바코드(143) 또는 다양한 패턴(144) 등일 수 있다. 도면에 대한 상기 간략한 설명에서, 코어 기판(11) 상에 도전성 회로층(15)을 형성하기 위해 빌드업 공정을 수행하는 반가법(semi-additive) 공정을 기술하고 있으나, 도전성 회로층(15)을 형성하는 방법은 이에 한정되는 것은 아니다. 상기 도전성 회로층의 형성 방법은 감법 공정(subtractive process) 및 패턴 공정을 더 포함할 수 있다. 감법 공정은 도전성 회로층(15)을 형성하기 위해 절연층(12) 상에 부착된 포일(foil, 미도시)을 식각하며, 패턴 공정은 절연층(12) 상의 얇은 금속층(미도시) 위에 도전성 회로층(15)을 형성하는 전기도금(electroplating) 공정을 수행한다. 상기 코어 기판(11) 상에 도전성 회로층(15)을 형성하기 위한 빌드업 공정을 수행하는 것은, 감법 공정, 패턴 공정 및 반가법 공정 가운데 선택된 방법 중 하나를 채택할 수 있다. 도전성 회로층의 형성에는 전형적인 기술이 채택될 수 있으므로, 보다 상세한 설명은 생략하기로 한다.
회로기판 상에 충분한 외부 회로 레이아웃 공간을 갖는 경우에, 상기 도전성 회로층이 외부 회로층이라면, 회로기판의 상기 금속 식별 정보(140)는 외부 회로층(15)과 동일한 층으로 형성될 수 있다. 그 결과, 상기 금속 식별 정보(140)는 회로기판의 제조 공정 동안 육안, 현미경 또는 바코드 판독기에 의해 판독되거나, 원래의 제조 조건에 따른 회로기판의 생산 상태를 연속적으로 확인하기 위해 마이크로프로세서, 컴퓨터 또는 프로그래머블 컨트롤러의 사용을 통해 판독될 수 있다.
도 1e 및 1f를 참조하면, 본 발명에 따른 회로기판은, 코어 기판(11) 상에 복수개의 도전성 회로층(15)을 형성하기 위해 빌드업 공정을 연속적으로 수행함으로써 제조된 다층 회로기판일 수 있다(도 1e). 회로 구조를 보호하기 위해, 솔더 마스크층과 같은 소정 패턴의 절연 보호층(16)이 외부 도전성 회로층(15) 상에 형성될 수 있다(도 1f). 따라서 금속 식별 정보(140)는 순차적으로 형성된 회로층(15) 또는 소정 패턴의 절연 보호층(16)에 의해 덮일 수 있다. 그러나 상기 금속 식별 정보(140)는, 회로기판의 생산 상태를 연속적으로 확인하기 위해, 예를 들어 마이크로프로세서, 컴퓨터 또는 프로그래머블 컨트롤러와 결합된 X-선 장비에 의해 인식될 수 있다. 다시 말하면, 상기 금속 식별 정보(140)는, 외부 회로 레이아웃 공간을 차지하지 않도록 회로기판 내의 임의의 층에 형성될 수 있다. 이 경우, 회로기판이 제조될 때, 상기 금속 식별 정보(140)는 육안 또는 현미경 때신 X-선 장비를 사용하여 인식될 수 있다.
전술한 방법에 의해, 본 발명에 따른 식별 정보를 갖는 회로기판이 제조된다. 이 회로기판은, 소정 패턴의 회로층(111)이 형성된 표면을 갖는 코어 기판(11); 상기 코어 기판(11)의 표면상에 형성되며 상기 회로층(111)을 덮는 적어도 하나의 절연층(12); 상기 절연층(12) 상에 형성된 적어도 하나의 도전성 회로층(15); 및 상기 절연층(12)의 비회로 영역(12a)에 배치된 금속 식별 정보(140)를 포함한다. 상기 비회로 영역(12a)에는, 상기 금속 식별 정보(140)를 형성하기 위해 복수개의 개구가 제공된다. 상기 금속 식별 정보(140)는 회로기판 내에서 회로층을 형성하기 위한 임의의 절연층에 위치하거나, 외부 회로층과 동일한 층에 위치할 수 있다. 각각의 경우에, 상기 금속 식별 정보(140)는 적절한 테스트 장비 또는 방법에 의해 판독될 수 있다.
도 2를 참조하면, 상기 회로기판의 도전층 이외에, 본 발명의 다른 바람직한 실시형태에 따른 식별 정보를 갖는 이층 회로기판을 구현하기 위해, 금속 식별 정보(240)는 코어 기판(21)에 형성될 수 있다. 이 회로기판은, 소정 패턴을 갖는 회로층(211)과 회로 레이아웃을 갖지 않는 비회로 영역(21a)을 포함하는 표면을 갖는 코어 기판(21)을 포함한다. 상기 비회로 영역(21a)에는 복수개의 개구(21b); 및 비회로 영역(21a)의 복수개의 개구(21b) 내에 배치된 금속 식별 정보(240)를 제공한다.
이 실시형태에서, 회로기판은 코어 기판의 표면상에 형성된 적어도 하나의 절연층 및 상기 절연층 상에 형성된 적어도 하나의 도전성 회로층을 포함하나, 이로 인해 이층 회로기판에 한정되는 것은 아니다.
그러므로 본 발명에 따른 식별 정보를 갖는 회로기판 및 그 제조 방법은 회로기판의 제조 공정 동안, 회로 레이아웃을 갖지 않는 회로기판(21)의 비회로 영역(21a) 내에 복수개의 개구(21b)를 형성한다. 상기 개구는 문자 또는 패턴의 형상을 가질 수 있으며, 회로기판의 제조 공정 동안 상기 개구 내에 금속층을 배치할 수 있다. 상기 개구 내에 금속층에 의해 형성된 문자 또는 패턴은, 제조 공정에서부터 이용된 상태까지 회로기판을 식별하고 확인하기 위한 금속 식별 정보로서 사용될 수 있으며, 그에 의해 신뢰성 있는 제품 확인 메커니즘을 제공할 수 있다. 더하여, 회로기판의 금속 식별 정보는, 외부 회로 레이아웃 공간을 차지하지 않도록 다층 회로기판 내에서 회로층을 형성하기 위한 임의의 절연층에 형성될 수 있다. 이 경우, 회로기판이 제조될 때, 금속 식별 정보는 육안 또는 현미경 대신 X-선 장비를 이용하여 판독될 수 있다. 회로기판 상에 충분한 외부 회로 레이아웃 공간을 갖는 경우, 금속 식별 정보는 상기 회부 회로층과 동일한 층으로 형성될 수 있으며, 육안, 현미경 또는 바코드 판독기에 의해 직접 인식될 수 있다.
본 발명은 예시적인 바람직한 실시형태를 이용하여 설명되었다. 그러나 기술된 실시형태로가 본 발명의 범위를 한정하지 않는다. 반대로, 이 실시형태는 다양한 변형 및 유사한 구조를 포함하기 위한 것이다. 따라서 청구의 범위는 이러한 모든 변형 및 유사한 구조를 포함하도록 가장 넓게 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면, 회로기판의 제조공정에서부터 회로기판이 사용된 상태까지, 회로기판을 식별하고 확인할 수 있는 효과가 있다. 또한, 회로기판의 상태 확인에 대한 신뢰성을 높일 수 있으며, 회로기판의 제조비용을 절감할 수 있는 효과가 있다.
도 1a 내지 1f는 본 발명의 바람직한 실시형태에 따른 식별 정보를 갖는 회로기판의 제조방법을 공정 단계별로 도시한 단면도이다.
도 2는 본 발명의 다른 바람직한 실시형태에 따른 식별 정보를 갖는 회로기판의 단면도이다.

Claims (24)

  1. 소정 패턴의 회로층이 형성된 표면을 갖는 코어 기판을 마련하는 단계;
    상기 코어 기판의 표면상에 절연층을 제공하는 단계;
    상기 회로층의 일부 영역 상에 배치된 복수개의 제1 개구를 상기 절연층에 형성하고, 상기 회로층이 없는 상기 절연층의 비회로 영역에 위치한 복수개의 제2 개구를 상기 절연층에 형성하는 단계; 및
    상기 절연층 상에 도전성 회로층을 형성하고, 상기 제1 개구 내에 복수개의 도전성 비아를 형성하고, 상기 제2 개구 내에 금속 식별 정보를 형성하는 빌드업 공정을 수행하는 단계를 포함하는 식별 정보를 갖는 회로기판의 제조방법.
  2. 제1항에 있어서,
    상기 제1 개구 및 제2 개구는 레이저 천공 기법에 의해 형성되는 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  3. 제1항에 있어서,
    상기 제2 개구 내에 형성된 금속 식별 정보는, 숫자, 문자, 바코드 및 패턴으로 구성된 그룹으로부터 선택된 하나인 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  4. 제1항에 있어서,
    상기 절연층 상에 도전성 회로층을 형성하는 빌드업 공정을 수행하는 단계는, 감법 공정(subtractive process), 패턴 공정 및 반가법 공정(semi-additive process) 중 선택된 일 공정을 적용하는 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  5. 제1항에 있어서,
    상기 회로기판 상에 복수개의 도전성 회로층을 형성하는 빌드업 공정을 반복 수행하는 단계를 더 포함하는 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  6. 제1항에 있어서,
    상기 회로기판의 외부 도전성 회로층 상에 소정 패턴의 절연성 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  7. 제1항에 있어서,
    상기 금속 식별 정보는, 상기 회로기판 내에 회로층을 형성하기 위한 절연층에 형성된 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  8. 제7항에 있어서,
    상기 금속 식별 정보는 X-선을 이용하여 인식되는 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  9. 제1항에 있어서,
    상기 금속 식별 정보는, 상기 회로기판의 외부 회로층과 동일한 층에 위치한 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  10. 제9항에 있어서,
    상기 금속 식별 정보는, 육안, 현미경 또는 바코드 판독기에 의해 판독되는 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  11. 회로 레이아웃이 없는 비회로 영역을 갖는 적어도 하나의 내부 절연층을 포함하는 코어 기판을 마련하는 단계;
    상기 절연층의 비회로 영역에 복수개의 개구를 형성하는 단계;
    상기 절연층의 표면상에 소정 패턴의 회로층을 형성하는 단계; 및
    상기 비회로 영역의 개구 내에 금속 식별 정보를 형성하는 단계를 포함하는 식별 정보를 갖는 회로기판의 제조방법.
  12. 제11항에 있어서,
    상기 개구 내에 형성된 상기 금속 식별 정보는, 숫자, 문자, 바코드 및 패턴으로 구성된 그룹으로부터 선택된 하나인 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  13. 제11항에 있어서,
    상기 금속 식별 정보는, 상기 회로기판 내에 회로층을 형성하기 위한 절연층에 형성된 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  14. 제13항에 있어서,
    상기 금속 식별 정보는 X-선을 이용하여 인식되는 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  15. 제11항에 있어서,
    상기 금속 식별 정보는, 상기 회로기판의 외부 회로층과 동일한 층에 위치한 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  16. 제15항에 있어서,
    상기 금속 식별 정보는, 육안, 현미경 또는 바코드 판독기에 의해 판독되는 것을 특징으로 하는 식별 정보를 갖는 회로기판의 제조방법.
  17. 소정 패턴의 회로층이 형성된 표면을 갖는 코어 기판;
    상기 코어 기판의 표면상에 형성된 적어도 하나의 절연층;
    상기 절연층 상에 형성된 적어도 하나의 도전성 회로층; 및
    회로 레이아웃이 없는 상기 절연층의 비회로 영역에 배치된 금속 식별 정보를 포함하며,
    상기 비회로 영역에는 상기 금속 식별 정보를 형성하기 위한 복수개의 개구가 제공된 것을 특징으로 하는 식별 정보를 갖는 회로기판.
  18. 제17항에 있어서,
    상기 개구 내에 형성된 상기 금속 식별 정보는, 숫자, 문자, 바코드 및 패턴으로 구성된 그룹으로부터 선택된 하나인 것을 특징으로 하는 식별 정보를 갖는 회로기판.
  19. 제17항에 있어서,
    상기 회로기판의 외부 회로층 상에 형성된 소정 패턴의 절연성 보호층을 더 포함하는 것을 특징으로 하는 식별 정보를 갖는 회로기판.
  20. 제17항에 있어서,
    상기 금속 식별 정보는 상기 회로기판 내의 회로층을 갖는 절연층에 형성된 것을 특징으로 하는 식별 정보를 갖는 회로기판.
  21. 제17항에 있어서,
    상기 금속 식별 정보는, 상기 회로기판의 외부 회로층과 같은 층에 형성된 것을 특징으로 하는 식별 정보를 갖는 회로기판.
  22. 표면상에, 소정 패턴의 회로층과 회로 레이아웃이 없는 비회로 영역을 가지며, 상기 비회로 영역에는 복수개의 개구가 형성된 코어 기판; 및
    상기 비회로 영역의 복수개의 개구 내에 배치된 금속 식별 정보를 포함하는 식별 정보를 갖는 회로기판.
  23. 제22항에 있어서,
    상기 개구에 형성된 금속 식별 정보는 숫자, 문자, 바코드 및 패턴으로 구성된 그룹으로부터 선택된 하나인 것을 특징으로 하는 식별 정보를 갖는 회로기판.
  24. 제22항에 있어서,
    상기 코어 기판의 표면상에 형성된 적어도 하나의 절연층 및 상기 절연층 상에 형성된 적어도 하나의 도전성 회로층을 더 포함하는 것을 특징으로 하는 식별 정보를 갖는 회로기판.
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