KR20110093407A - 인쇄회로기판 및 그 제조방법 - Google Patents

Abstract

본 발명은 캐비티를 구비한 인쇄회로기판의 제조공정에 관한 것으로, 특히 기판의 표면에 캐비티회로패턴을 포함하는 외각회로층을 구비하는 베이스회로기판을 형성하는 1단계와 상기 외각회로층 상에 캐비티회로패턴의 상부에 개구영역을 포함하는 캐비티회로층을 형성하는 2단계 및 상기 캐비티회로층의 캐비티영역에 대응되는 커버금속층을 제거하는 3단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 회로기판 내에 캐비티(cavity)를 가지는 다층의 인쇄회로기판의 제조시, 빈공간의 상부에 금속패턴층을 형성하여 고정할 수 있도록, 플로우(flow)가 없는 프리프레그를 활용하여 캐비티를 가공하여 층간절연체로 활용할 수 있도록 함으로써, 정밀한 캐비티의 깊이 관리가 가능하며, 캐비티 내부에 미리 형성된 회로에 영향을 미치지 않는 제조공정을 구현할 수있는 효과가 있다.

Description

인쇄회로기판 및 그 제조방법{PCB within cavity and Fabricaring method of the same}

본 발명은 기판의 일영역에 캐비티(cavity)가 구현되는 인쇄회로기판의 제조공정 및 그에 따라 제조되는 인쇄회로기판의 구조에 대한 것이다.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄형성시킨 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉 여러 종류의 많은 전자부품을 평판 위에 밀집 탑재하기 위해, 각 부품의 장착위치를 확정하고, 부품을 연결하는 회로라인(line pattern)을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다. 이러한 인쇄회로기판은 일반적으로 단층 PCB와 PCB를 다층으로 형성한 빌드업 기판(Build-up Board), 즉 다층 PCB기판이 있다.

특히 최근에는 전자제품의 경박단소화를 위하여 시스템 집적화 기술이 요구되고 있으며 대응 기술로는 매립형 인쇄회로기판(Embedded PCB)와 캐비티형 인쇄회로기판(Cavity PCB)을 제조하는 기술이 주목받고 있다. 매립형 인쇄회로기판(Embedded PCB)은 표면에 실장되는 부품을 PCB 공정 중에서 완전히 매립하여 내장 부품 주위의 배선 설계 자유도가 높은 장점이 있는 반면에 내장 부품과 PCB 원자재의 호완성 및 불량 부품에 대한 재작업이 어렵고, 부품 검사 방법에 있어 제약이 발생하는 문제가 있다.

캐비티 인쇄회로기판(Cavity PCB)의 경우 부품이 완전히 내부에 매립이 되지 않고 Chip이 실장되는 방향쪽으로 빈공간이 형성되는 캐비티(Cavity)에 실장함으로 설계자유도가 낮아지는 단점은 있으나 매립형 인쇄회로기판(Embedded PCB)에서 발생하는 문제점인 부품 재작업, 부품 검사에 있어 매우 효율적인 기술적 장점을 가지고 있다.

그러나 캐비티 인쇄회로기판(Cavity PCB)의 경우는 LTCC(: Law Temperature co-fired ceramic) 기반의 몰드 공정(Mold Process)이 적용되는 기술에서 많이 적용되어 왔으나, 다중 적층(Layer-by-layer) 기술인 PCB에서는 그 적용 사례가 극히 적다. 그 이유로는 정확한 캐비티 영역의 가공이 어렵고, PCB Process 중에 발생하는 도금, 이미지(Image), 에칭(Etching) 등의 공정에서 캐비티(Cavity) 내부 회로를 손상하는 문제가 발생해, 형성하기가 매우 어렵기 때문이다.

도 1a 및 도 1b는 종래의 기술에 따른 캐비티 인쇄회로기판의 캐비티 형성공정을 개략적으로 나타낸 개념도이다.

도시된 것처럼, 다중의 절연층(1, 2, 3, 4, 5)가 적층된 구조에 각 절연체의 사이에 다수의 회로패턴(1a, 1b, 2a,3a,4a,6)이 형성되어 있는 인쇄회로기판에 전자소자칩이 실장될 위치인 캐비티(C)를 형성하는 공정은 매우 어려운 기술에 해당한다.

즉, 도 1a에 도시된 것처럼, 완제품 상태의 적층이 이루어진 인쇄회로기판에서 캐비티(C)의 위치를 밀링 비트(Milling Bit; M)를 이용하여 선택적으로 가공하는 방식이 많이 이용되는데, 이러한 방식은 가공 정밀도가 ±5㎛로 관리되어야 하지만, 현실적으로는 50~100㎛ 정도로 관리되는바, 현실적으로 가공하기가 매우 어려우며, 가공 정밀성의 차이가 매우 심하게 되는바, 양산화 시 제품 신뢰도에 치명적인 문제로 작용하여 양산화의 문제점으로 나타나고 있다.

또는, 도 1b 에 도시된 것처럼, 완제품의 상태에서 캐비티의 위치를 정밀하게 펀칭기(P)를 통해 정밀 펀칭(punching)함으로써 선택적으로 캐비티를 형성하는 방법이 적용될 수 있다. 그러나 이러한 방식은 C-stage의 기판을 펀칭날을 통해 펀칭하게 되므로, 캐비티 외벽의 손상이 필연적으로 발생하게 되며, 이러한 캐비티 외벽의 손상은 흡습으로 인한 CAF(Cathode Anode Filament) shot(프리프레그 내에 존재하는 글라스필라멘트가 펀칭으로 인해 벌어져서 PCB 내부의 비아들 사이에 전기적이 쇼트가 발생하는 현상), 디 라미레이션(Delamination), 캐비티 하부면의 손상 문제가 발생하게 되며, 펀징 지그(P)의 제작비용으로 인한 가격 상승 및 캐비티 디자인의 폭이 매우 협소해지는 문제로 이어지게 된다.

본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 회로기판 내에 캐비티(cavity)를 가지는 다층의 인쇄회로기판의 제조시, 빈공간의 상부에 금속패턴층을 형성하여 고정할 수 있도록, 플로우(flow)가 없는 프리프레그를 활용하여 캐비티를 가공하여 층간절연체로 활용할 수 있도록 함으로써, 정밀한 캐비티의 깊이 관리가 가능하며, 캐비티 내부에 미리 형성된 회로에 영향을 미치지 않는 제조공정 및 이에 따른 인쇄회로기판을 제공하는 데 있다.

상술한 과제를 해결하기 위한 수단으로, 본 발명은 기판의 표면에 캐비티회로패턴을 포함하는 외각회로층을 구비하는 베이스회로기판을 형성하는 1단계; 상기 외각회로층 상에 캐비티회로패턴의 상부 일영역이 비어있는 캐비티회로층을 형성하는 2단계; 상기 캐비티회로층의 캐비티영역에 대응되는 커버금속층을 제거하는 3단계;를 포함하는 캐비티를 포함하는 인쇄회로기판의 제조방법을 제공한다.

또한, 상술한 제조공정에서 a1) 제1절연층의 양면에 전기적으로 도통하는 외각회로패턴을 형성하는 단계; a2) 상기 외각회로패턴 중 캐비티회로패턴에 적어도 1이상의 솔더레지스트패턴을 형성하는 단계; a3) 상기 캐비티회로패턴 이외의 영역에 도금마스킹을 한 후, 표면처리도금을 수행하는 단계; a4) 상기 도금마스킹을 제거하는 단계;를 포함하여 이루어질 수 있다.

이 경우, 상기 a3)단계의 표면처리도금은, Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리를 수행하는 단계로 구성할 수 있다.

특히, 상술한 제조공정에서의 상기 2단계는, b1) 상기 외각회로패턴의 상부에 중심 영역이 개구된 캐비티절연층을 적층하는 단계; b2) 상기 캐비티절연층의 전면을 덮는 금속박막층을 형성하고 패터닝하는 단계;를 포함하되, 상기 b1) 내지 b2)단계를 1 이상 반복 수행하며, 상기 b2) 단계의 패터닝은 상기 캐비티회로패턴에 대응되는 상부의 커버금속층을 제외한 영역에 회로패턴을 구현하는 것으로 구현할 수 있다.

아울러 상기 3단계는, 상기 캐비티회로패턴의 상부에 형성되는 적어도 1 이상의 커버 금속층을 알카리에칭하여 제거하는 단계로 구현할 수 있다.

상술한 제조공정을 이용하여 아래와 같은 인쇄회로기판의 구조를 구현할 수 있다.

구체적으로 본 발명에 따른 인쇄회로기판은 매립형 회로패턴과 전기적으로 연결되는 외각회로패턴을 포함하는 기판의 표면에 캐비티회로패턴이 노출되는 캐비티영역을 포함하되, 상기 캐비티영역을 구성하는 적어도 1 이상의 절연층의 측벽면에 적어도 1 이상의 회로패턴이 노출되는 구조로 구현할 수 있다.

이 경우 상기 캐비티회로패턴의 표면에는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층의 표면처리층이 형성될 수 있으며, 나아가 상기 캐비티회로패턴의 일 영역에는 솔더레지스트패턴층이 형성될 수 있다.

본 발명에 따르면, 회로기판 내에 캐비티(cavity)를 가지는 다층의 인쇄회로기판의 제조시, 빈공간의 상부에 금속패턴층을 형성하여 고정할 수 있도록, 플로우(flow)가 없는 프리프레그를 활용하여 캐비티를 가공하여 층간절연체로 활용할 수 있도록 함으로써, 정밀한 캐비티의 깊이 관리가 가능하며, 캐비티 내부에 미리 형성된 회로에 영향을 미치지 않는 제조공정을 구현할 수 있는 효과가 있다.

도 1a 및 도 1b는 종래기술에 따른 인쇄회로기판의 제조공정에 관한 개념도이다.
도 2a 및 도 2b는 본 발명에 따른 캐비티를 구비한 인쇄회로기판의 제조공정에 관한 것이다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명은 캐비티를 구비한 인쇄회로기판의 제조공정에서 플로우가 거의 없는 절연층과 그 상부에 형성되는 커버 금속층을 이용하여 캐비티 구현의 효율성을 높인 제조공정과 이를 통해 제조되는 인쇄회로기판의 신뢰성 높은 구조를 구현하는 것을 요지로 한다.

도 2a 내지 도 2b는 본 발명에 따른 제조공정의 순서도 및 공정도를 도시한 것이다.

본 발명에 따른 제조공정은 크게 기판의 표면에 캐비티회로패턴을 포함하는 외각회로층을 구비하는 베이스회로기판을 형성하는 1단계와 상기 외각회로층 상에 캐비티회로패턴의 상부 일영역이 비어있는 캐비티회로층을 형성하는 2단계, 그리고 상기 캐비티회로층의 캐비티영역에 대응되는 커버금속층을 제거하는 3단계를 포함하여 이루어진다.

구체적으로, 상기 1단계(S 1단계)는 우선, 절연층(110)의 양면에 동박(111)이 형성된 동박복합체(CCL)에 층간 전기적 도통을 위한 비아홀(H)를 가공하고(S 11), 다음으로 상기 동박(111)을 패턴닝하여 외각회로패턴(113)을 구현한다(S 12). 상기 외각회로패턴(113)은 추후 캐비티의 하부면에 노출될 캐비티회로패턴(112)을 포함한다.

이후, 상기 캐비티회로패턴(112)에 솔더레지스트(120)를 도포하여 보호패턴(121)을 형성하고(S 13~S 14), 캐비티회로패턴 중 상기 솔더레지스트 패턴이 구현되지 않는 표면에는 표면처리를 수행하여 도금층을 형성할 수 있다. 이를 위해 도금층을 형성하지 않을 영역에는 도금마스킹(130)층을 형성하고, 도금을 통해 표면처리층(140)을 형성한다. 상기 표면처리층은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 구현할 수 있다. 이후, 도금마스킹층(130)을 제거한다.(S 15~S 17).

다음으로, 2단계(S 2단계)의 공정이 수행된다.

상기 2단계의 공정은 기본적으로 상기 캐비티회로패턴(112)의 상부에 비어있는 공간이 형성되도록 일 영역이 개구된 절연층(150)을 적층하고, 그 상부를 금속박막(160)으로 적층하여 덮는 공정으로 수행된다.(본 발명에서는 일영역이 개구된 이와 같은 절연층을 '캐비티절연층'이라고 정의한다.)

이후, S 3단계로, 상기 금속박막(160)을 패터닝하여 커버금속층(C1)과 그외 회로패턴(161)을 형성하고, 이후에 이상과 같은 공정 즉 상기 커버금속층(C1)의 상부에 상기 캐비티회로패턴과 대응되는 영역의 개구부를 가진 절연층(170)을 도포하고, 그 상부에 다시 금속박막층(171)을 도포한 후, 이를 패터닝하여 제2 커버금속층(C2)와 그외 회로패턴(172)를 형성한다. 이상과 같은 공정은 반복하여 수회 진행이 될 수 있으며, 이 반복공정이 계속될수록 추후 형성될 캐비티의 높이는 높게 형성할 수 있다. 캐비티회로패턴의 상부에 개구된 공간을 형성하는 상기 캐비티절연층(160, 170)은 특히 플로우(Flow)가 거의 없는 특성을 구비하는 것이 바람직하다. 이는 추후 캐비티회로패턴(121)의 상부가 비어있는 공간을 형성하도록 일정한 공간을 가지도록 중심 영역이 개구된 상태로 적층한 후, 열압착을 수행하는 공정이 수행되는데, 이때, 캐비티 절연층에 이용되는 프리프레그가 캐비티의 영역으로 흘러들어오지 않도록 함이 바람직하기 때문이다. 아울러, 상기의 캐비티절연층과 금속박막층의 형성되는 반대면에는 일반적인 절연층(151)과 금속층(161)이 적층되는 공정으로 진행될 수 있다.

또한, 계속적으로 적층과정에 형성되는 커버금속층(112)은 각각의 절연층의 개구영역(P1, P2)보다 긴 길이로 형성됨이 바람직하다. 연속공정에서 상기 커버금속층이 개구영역으로 무너져 내리지 않기 위해서는 최소한 상기 커버금속층의 말단이 상기 개구영역의 상부면에 맞닿는 영역이 각각 25~100㎛의 범위에서 형성됨이 바람직하다. 이는 맞닿은 영역(X)이 25㎛이하에서는 쉽게 무너져 내리며, 100㎛ 이상인 경우에는 설계의 자유도가 떨어지는 문제가 발생하기 때문이다. 따라서 상기 커버금속층의 양말단의 맞닿은 영역을 50~200㎛의 범위로 구현함이 바람직하다.

이후, S 3 공정에 도시된 것처럼, 상기 커버금속층(C1, C2)을 제거하는 공정을 통해 캐비티(C)를 구현할 수 있게 된다. 상기 커버금속층의 제거공정은 일반적으로 Cu 로 형성되는 커버금속층을 제거하기 위하여 알카리에칭으로 수행됨이 바람직하다. 이는 다른 회로패턴 표면의 표면처리 도금층이 에칭영향을 받지 않게 되기 때문이다.

이상과 같은 제조공정을 통해 구현되는 본 발명에 따른 캐비티를 구비한 인쇄회로기판의 구조는 다음과 같다.(S 3단계의 도면을 참조하여 설명한다.)

본 발명에 따른 인쇄회로기판은 다수의 매립형 회로패턴과 전기적으로 연결되는 외각회로패턴(171)을 포함하는 기판의 표면에 캐비티회로패턴(112)이 노출되는 캐비티(C)를 구비한다. 상기 매립형회로패턴은 각 절연층상에 형성되는 패턴(161)을 포함하는 개념이다. 특히, 상기 캐비티(C)을 구성하는 적어도 1 이상의 절연층의 측벽면에 적어도 1 이상의 회로패턴(Y1, Y2)이 노출되며, 이렇게 노출되는 회로패턴의 맞은편 측벽면에도 이와 동일한 회로패턴이 노출되게 된다.

또한, 상기 캐비티회로패턴의 표면에는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층의 표면처리층(140)이 형성되며, 나아가 상기 캐비티회로패턴의 일 영역에는 솔더레지스트패턴층(121)이 형성될 수 있다.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

110: 절연층 111: 동박
112: 캐비티회로패턴 113: 외각회로패턴
120: 솔더레지스트 130: 도금마스킹
140: 표면처리층 150, 160, 170: 절연층
161, 171: 금속박막층

Claims (8)

1. 기판의 표면에 캐비티회로패턴을 포함하는 외각회로층을 구비하는 베이스회로기판을 형성하는 1단계;
   상기 외각회로층 상에 캐비티회로패턴의 상부에 개구영역을 포함하는 캐비티회로층을 형성하는 2단계;
   상기 캐비티회로층의 캐비티영역에 대응되는 커버금속층을 제거하는 3단계;
   를 포함하는 캐비티를 포함하는 인쇄회로기판의 제조방법.
   
2. 청구항 1에 있어서,
   상기 1단계는,
   a1) 제1절연층의 양면에 전기적으로 도통하는 외각회로패턴을 형성하는 단계;
   a2) 상기 외각회로패턴 중 캐비티회로패턴에 적어도 1 이상의 솔더레지스트패턴을 형성하는 단계;
   a3) 상기 캐비티회로패턴 이외의 영역에 도금마스킹을 한 후, 표면처리도금을 수행하는 단계;
   a4) 상기 도금마스킹을 제거하는 단계;
   를 포함하여 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.
   
3. 청구항 2에 있어서,
   상기 a3)단계의 표면처리도금은,
   Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리를 수행하는 단계인 것을 특징으로 하는 인쇄회로기판의 제조방법.
   
4. 청구항 2에 있어서,
   상기 2단계는,
   b1) 상기 외각회로패턴의 상부에 일부 영역이 개구된 캐비티절연층을 적층하는 단계;
   b2) 상기 캐비티절연층의 전면을 덮는 금속박막층을 형성하고 패터닝하는 단계;를 포함하되,
   상기 b1) 내지 b2)단계를 1 이상 반복 수행하며,
   상기 b2) 단계의 패터닝은 상기 캐비티회로패턴에 대응되는 상부의 커버금속층을 제외한 영역에 회로패턴을 구현하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
   
5. 청구항 4에 있어서,
   상기 3단계는,
   상기 캐비티회로패턴의 상부에 형성되는 적어도 1 이상의 커버 금속층을 알카리에칭하여 제거하는 단계로 구현되는 것을 특징으로 하는 인쇄회로기판의 제조방법.
   
6. 매립형 회로패턴과 전기적으로 연결되는 외각회로패턴을 포함하는 기판의 표면에 캐비티회로패턴이 노출되는 캐비티영역을 포함하되,
   상기 캐비티영역을 구성하는 적어도 1 이상의 절연층의 측벽면에 적어도 1 이상의 회로패턴이 노출되는 것을 특징으로 하는 인쇄회로기판.
   
7. 청구항 6에 있어서,
   상기 캐비티회로패턴의 표면에는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층의 표면처리층이 형성되는 것을 특징으로 하는 인쇄회로기판.
   
8. 청구항 7에 있어서,
   상기 캐비티회로패턴의 일 영역에는 솔더레지스트패턴층이 형성되는 것을 특징으로 하는 인쇄회로기판.

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