KR100944695B1 - 위치 정보를 갖는 배선 기판 - Google Patents

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사토유키오
오쿠아키히로
아오키마사요시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 패키지용 배선 기판은 제1 및 제2 표면을 갖는 베이스 기판; 제1 및 제2 표면 중 적어도 하나의 표면 상에 형성된 필수 배선 패턴으로 이루어진 배선층; 배선층이 형성된 베이스 기판의 표면 상에 형성된 복수의 반도체 소자 탑재 영역; 및 각각의 반도체 소자 탑재 영역마다 설치되고, 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 포함한다. 위치 정보로서의 개개의 패턴은 각각의 반도체 소자 탑재 영역의 주변 영역 상에 형성된다.
Figure R1020020035917
반도체 패키지, 배선 기판, 반도체 소자 탑재 영역, 배선층, 베이스 기판

Description

위치 정보를 갖는 배선 기판{WIRING SUBSTRATE HAVING POSITION INFORMATION}
도 1은 본 발명의 제1 실시예의 위치 정보를 갖는 배선 기판의 구조의 모델을 나타낸 평면도.
도 2의 (a)∼(d), 도 3의 (a)∼(d) 및 도 4의 (a)∼(d)는 도 1에 나타낸 배선 기판의 제조 공정을 각각 나타낸 단면도.
도 5의 (a)∼(c)는 도 1에 나타낸 배선 기판이 합체되는 반도체 장치의 제조 공정을 나타낸 단면도.
도 6의 (a)∼(c)는 도 1에 나타낸 배선 기판으로 이루어진 반도체 장치의 구조예의 모델을 나타낸 평면도.
도 7의 (a) 및 (b)는 본 발명의 제2 실시예의 위치 정보를 갖는 배선 기판의 구조의 모델을 나타낸 평면도.
도 8은 도 7에 나타낸 배선 기판이 합체되는 반도체 장치의 구조를 나타낸 단면도.
도 9의 (a)∼(c)는 도 7에 나타낸 배선 기판으로 이루어진 반도체 장치의 구조예의 모델을 나타낸 평면도.
도 10의 (a) 및 (b)는 본 발명의 제3 실시예의 위치 정보를 갖는 배선 기판 이 합체되는 반도체 장치의 단면도.
도 11은 본 발명의 제4 실시예의 위치 정보를 갖는 배선 기판의 구조의 모델을 나타낸 평면도.
도 12는 본 발명의 제5 실시예의 위치 정보를 갖는 배선 기판의 구조의 모델을 나타낸 평면도.
도 13a 및 도 13b는 본 발명의 제6 실시예의 위치 정보를 갖는 배선 기판의 구조의 모델을 나타낸 평면도.
도 14의 (a)∼(c)는 본 발명의 제7 실시예의 위치 정보를 갖는 배선 기판으로 이루어진 반도체 장치의 구조예의 모델을 나타낸 평면도.
도 15의 (a)∼(c)는 본 발명의 제8 실시예의 위치 정보를 갖는 배선 기판으로 이루어진 반도체 장치의 구조예의 모델을 나타낸 평면도.
도 16의 (a)∼(d), 도 17의 (a)∼(d) 및 도 18의 (a)∼(c)는 제9 실시예의 위치 정보를 갖는 배선 기판의 제조 공정을 각각 나타낸 단면도.
도 19의 (a)∼(c)는 제9 실시예의 배선 기판이 합체되는 반도체 장치의 제조 공정을 나타낸 단면도.
도 20의 (a) 및 (b)는 제9 실시예의 배선 기판으로 이루어진 반도체 장치의 구조를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 10a, 50, 60, 70, 80, 90, 90a : 위치 정보를 갖는 배선 기판
11, 51, 61, 91 : 반도체 소자 탑재 영역
13, 51, 63, 93 : 솔더 레지스트층
14, 54, 64, 94 : 몰드 게이트부
21 : 코어 기판(베이스 기판)
23 : 관통 구멍
24, 24a, 24b : Cu층
28 : Ni/Au층
31 : 반도체 칩(다이)
32 : 본딩 와이어
33 : 밀봉 수지
34 : 솔더 볼(외부 접속 단자)
40, 40a∼40g : 반도체 장치
MP : 도금 인출선
MQ : 문자(letter)
SL : 급전선(Cu층)
WP : 배선 패턴(Cu층)
본 발명은 반도체 칩 이 탑재되는 배선 기판의 제조 기술에 관한 것으로, 특히 배선 기판 또는 이것을 사용하는 반도체 장치에서 결함이 생긴 때에 불량 해석 을 효율적으로 실시할 수 있는 위치 정보를 갖는 "반도체 칩 탑재" 배선 기판 및 이것을 사용하는 반도체 장치에 관한 것이다. 본 발명은 또한 이러한 반도체 칩 탑재 배선 기판 및 이것을 사용하는 반도체 장치의 제조 공정에 관한 것이다.
최근에는, 사이즈가 감소되고 핀 수가 증가되는 BGA(Ball Grid Array) 반도체 칩을 배선 기판 상에 탑재할 수 있도록 배선 기판의 중량 및 두께를 감소시키는 것이 요구되고 있다. 따라서, 글래스-에폭시 수지 복합 기판이 적층되는 플라스틱 타입 배선 기판이 배선 기판으로서 광범위하게 사용되고 있다. 이 플라스틱 타입 배선 기판은 통상 다음과 같이 제조된다. 구리 포일(foil)이 부착되는 한면 또는 양면 상에, 구리 배선 패턴이 기판 상에 형성되도록 수지 기판(글래스 에폭시 수지 복합 기판)을 레지스트 코팅 및 에칭을 행한다. 선택적으로, 수지 기판 상에 관통 구멍이 형성되고, 관통 구멍의 내벽면 상에 구리 도금이 실시된다. 이러한 수지 기판이 에폭시 접착제로 적층되어 플라스틱 타입 배선 기판을 얻는다. 이렇게 제조된 배선 기판 상에 미리 정해진 수의 반도체 칩이 탑재된다. 이와 같이, 반도체 장치가 제조된다.
일반적으로, 이 반도체 장치의 제조 공정은, 기판 상에 반도체 칩을 탑재하는 다이 부착 공정; 각 반도체 칩의 전극을 기판 상의 배선 패턴과 전기적으로 접속하는 와이어 본딩 공정; 반도체 칩 및 와이어를 밀봉 수지로 밀봉하는 몰딩 공정; 솔더 볼 등의 외부 접속 단자를 반도체 칩이 탑재되는 면에 대향하는 측면 상의 기판면과 접속하는 볼 탑재 공정; 및 기판을 패키지(반도체 장치)로 절단하는 절단 공정을 포함한다. 몰딩 방법을 고려하면, 각 반도체 칩마다 몰딩이 행해지는 개별적인 몰딩과, 복수의 반도체 칩에 대하여 한번에 모두 몰딩이 행해지는 일괄식(batch type) 몰딩이 제공된다. 최근에는, 패키지의 조립 효율을 증대시키는 관점에서 일괄식 몰딩이 주가 되는 경향이 있다.
이 제조 공정에 의해 제조된 반도체 장치를 평가한 바, 그 성능, 가격 및 신뢰성이 중요한 요인이다. 반도체 장치가 고집적되고 또한 제조 장치가 최근에 빠르게 개발되고 있기 때문에, 반도체 장치의 성능이 크게 향상되면서 가격은 많이 감소되고 있다. 상술한 바와 같이 성능 및 가격이 안정되기 때문에, 신뢰성을 증대시키기 위해서는 높은 기술 레벨로 불량 해석을 신속하게 실시하는 것이 매우 중요하다.
종래 기술에 따르면, 예를 들면 불량 해석은 다음과 같이 실시된다. 웨이퍼 레벨로 확산 공정이 미리 이루어진 각 반도체 장치마다의 전기적 특성 평가가 완료된 후, 각 반도체 장치는 무결함 제품인지 또는 결함 제품인지를 결정하도록 분류된다. 결함 제품이 발견되면, 불량 해석이 실시되어, 불량 원인을 알아낼 수 있다. 한편, 무결함 제품을 탑재하여, 무결함 제품인지 또는 결함 제품인지를 알아내는 출하 검사가 이루어진다. 반도체 장치가 무결함 제품이면, 시장으로 출하된다. 반도체 장치가 결함 제품이면, 상술한 바와 같은 방식으로 불량 해석을 실시하여, 불량 원인을 알아낼 수 있다. 또한, 시장에 이미 출하되어 있는 무결함 제품(반도체 장치)에 결함이 생기면, 결함이 있는 반도체 장치를 회수하여 동일한 방식으로 불량 해석을 실시하여 불량 원인을 알아낸다.
그러나, 반도체 장치의 불량을 해석하기 위한 상기한 종래의 불량 해석 방법에서는 다음과 같은 문제를 초래할 수 있다. 제품이 조립된 후(각 패키지로 분할된 후) 실시된 출하 검사에 의해 반도체 장치에서 문제가 생긴 경우에는, 각 패키지로 분할되기 전에 배선 기판 상태에 있는 시트 상에 패키지(반도체 장치)가 위치되어 있는 반도체 장치의 위치를 명확하게 특정할 수 없다. 구체적으로, 배선 기판 상의 특정 위치에서 문제가 생겼는지 또는 제조 공정에서의 특정 공정에서 문제가 생겼는지를 명확하게 판정할 수 없다.
각 패키지가 시트 상태에 있을 때에 위치되어 있는 것을 확인하기 위해서는, 제품의 조립 완료 후에 각 패키지 위치를 특정할 수 있도록 스크래칭 등의 마킹을 시트 상태로 수동으로 실시하는 방식으로 재현 실험을 할 필요가 있엇다.
그러나, 이러한 작업은 매우 복잡하며 장시간이 걸린다. 따라서, 불량 해석의 효율을 증대시킨다는 관점에서, 마킹을 실시하여 이러한 재현 실험을 행하는 것이 반드시 바람직할 수는 없다. 또한, 상기 재현 실험이 이루어진 경우에도, 각 패키지의 위치를 확인하기가 곤란한 경우도 있다.
상술한 바와 같이 종래 기술에 따르면, 출하 검사에서 몇가지 문제가 발생하는 경우에는, 시트 상태에 있을 때에 각 패키지(반도체 장치)의 위치를 항상 명확하게 특정할 수 없다. 따라서, 불량 해석의 결과를 제조 공정에 신속하게 피드백할 수 없었다. 따라서, 불량 해석의 효율을 증대시킬 수 없었다. 상기 문제들은 시장에 한번 출하된 반도체 장치에 결함이 생긴 경우에도 생길 수 있다.
상기 문제들을 해결하기 위해서는, 제조 공정 중에 각 반도체 칩에 특정의 고유 정보를 부여하는 대책을 취할 수 있다. 이러한 대책의 일례가 일본국 특개평5-129384호 공보에 기재되어 있다. 상기 공보에 따르면, 제조 공정 중에 칩이 배치되는 웨이퍼의 위치를 나타내는 칩 속성 정보를 나타내는 숫자 또는 마크가 반도체 회로가 형성되는 영역을 제외한, 개개의 반도체 칩으로서 최종적으로 절단되는 영역인 웨이퍼 상의 반도체 소자 탑재 영역의 주변에 기록된다.
그러나, 상기 일본국 특개평5-129384호 공보에 기재된 기술에 따르면, 칩 속성 정보가 서로 조합되는 숫자 또는 마크로 이루어지기 때문에, 칩 속성 정보가 기록되는 웨이퍼 상의 영역을 제공할 필요가 있다. 웨이퍼 상의 공간이 한정되기 때문에, 칩 속성 정보를 웨이퍼 상에 기록하기가 어렵다. 또한, 일본국 특개평5-129384호 공보에 기재된 이 기술은 패키지 기판이 아니라 웨이퍼를 판별하기 위해 제공된다.
상기 공보에 기재된 기술과 별도로, 칩이 탑재되는 면에 대향하는 웨이퍼의 접속 볼 접합면 상에 동일한 칩 속성 정보가 기록되는 기술이 고려될 수 있다.
그러나, 이 방법에 따르면, 사이즈의 감소 및 핀 수의 증가에 대한 요구가 강해지고 있기 때문에 접합될 외부 단자(솔더 볼)의 배열 및 배열 피치에 따라서 공간이 한정되므로 칩 속성 정보를 기록하는 것이 불가능한 경우가 있을 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해서 이루어진 것으로서, 본 발명의 목적은 불량 해석의 결과를 제조 공정에 신속하게 피드백하여 불량 해석의 효율을 증대시킬 수 있는 위치 정보를 갖는 배선 기판, 배선 기판의 제조 방법 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따르면, 제1 및 제2 표면을 갖는 베이스 기판; 상기 제1 및 제2 표면 중 적어도 하나의 표면 상에 형성된 필수 배선 패턴으로 이루어진 배선층; 상기 배선층이 형성되는 상기 베이스 기판의 표면 상에 형성된 복수의 반도체 소자 탑재 영역; 및 각각의 반도체 소자 탑재 영역마다 설치되고, 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 포함하는 반도체 패키지용 배선 기판이 제공된다.
베이스 기판은 BT 수지, 에폭시 수지, 폴리이미드 수지 등의 수지, 또는 세라믹으로 이루어지며, 위치 정보로서의 금속 패턴이 형성될 수 있다. 위치 정보로서의 개개의 패턴이 각각의 반도체 소자 탑재 영역의 주변 영역 상에 형성될 수 있다. 위치 정보로서의 개개의 패턴은 배선층의 배선 패턴의 일부로서 형성될 수 있다.
배선층의 위치 정보로서의 개개의 패턴은 외부에 노출될 수 있다. 그 외에, 배선층의 위치 정보로서의 개개의 패턴이 보호층으로 피복될 수 있다.
위치 정보로서의 개개의 패턴은 전해 도금이 실시될 때에 배선으로서 사용될 수 있는 도금 인출선일 수 있다. 위치 정보로서의 개개의 패턴은 문자(letter), 기호 등을 포함할 수 있다.
본 발명의 다른 형태에 따르면, 제1 및 제2 표면을 갖는 베이스 기판; 각각의 절연층을 통하여 상기 제1 및 제2 표면 중의 적어도 한 표면 상에 형성된 각각의 배선 패턴이 설치되는 적어도 2개의 배선층; 내부 배선층의 어느 한 배선층 내 에 획정된 복수의 반도체 소자 탑재 영역; 및 각각의 반도체 소자 탑재 영역마다 설치되고, 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 포함하는 반도체 패키지용 배선 기판이 제공된다.
본 발명의 또 다른 형태에 따르면, 제1 및 제2 표면을 갖는 베이스 기판; 각각의 절연층을 통하여 상기 제1 및 제2 표면 중의 적어도 한 표면 상에 형성된 각각의 배선 패턴이 설치되는 적어도 2개의 배선층; 최상부 배선층 내 획정된 복수의 반도체 소자 탑재 영역; 및 각각의 반도체 소자 탑재 영역마다 설치되고, 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 포함하는 반도체 패키지용 배선 기판이 제공된다.
본 발명의 또 다른 형태에 따르면, 베이스 기판의 제1 및 제2 표면 중의 적어도 한 표면 상에 필수 배선 패턴으로 이루어진 배선층을 형성하는 공정; 및 배선층이 형성되는 베이스 기판의 표면 상에 각각의 반도체 소자 탑재 영역마다 설치되며 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 동시에 형성하는 공정을 포함하는 반도체 패키지의 배선 기판을 제조하는 공정이 제공된다.
본 발명의 또 다른 형태에 따르면, 상기한 바와 같은 배선 기판을 사용하는 반도체 장치를 제조하는 공정이 제공된다.
도 1은 본 발명의 제1 실시예의 위치 정보를 갖는 배선 기판의 모델을 나타낸 배열 평면도이다.
도 1에 나타낸 예에서는, 본 실시예의 위치 정보를 갖는 배선 기판(10)의 칩 탑재 측면으로부터 본 도면이다. 참조 번호 11은 반도체 칩이 탑재되고 반도체 장치(패키지)를 제조할 수 있도록 최후에 절단되는 "반도체 소자 탑재 영역"으로 칭하는 영역을 나타낸다. 반도체 소자 탑재 영역(11)은 3×3의 매트릭스 형태로 배열된다. 또한, 이 매트릭스 형태의 4개의 그룹이 길이 방향으로 연속적으로 배열된다. 참조 번호 12는 이 매트릭스 형태의 그룹을 분리하는 슬릿이다.
참조 번호 13은 기판(10) 표면을 커버하도록 보호막(절연층)으로서 사용되는 솔더 레지스트층이고, 참조 번호 14는 패키지의 몰딩시 밀봉 수지가 주입되는 주입 포트로서 사용되는 몰드 게이트부이다. 이 몰드 게이트부(14)는 솔더 레지스트층(13)의 미리 정해진 부분이 후술하는 바와 같이 제거되도록, 즉 기판(10)의 횡단면으로 미리 정해진 부분이 개방되도록 하는 방식으로 형성된다. 이 몰드 게이트부(14)는 기판(10)의 칩 탑재 측면 상에 솔더 레지스트층(13)이 형성되지 않은 영역에 의해 획정된다. 도면에 나타낸 바와 같이, 몰드 게이트부(14)는 매트릭스 형태 영역(3×3)의 각 그룹에 대응하는 부분에 설치된다. 패키지를 조립하는 경우, 몰드 게이트부(14)로부터 대응하는 9개의 반도체 칩 상에 한번에 모두 몰딩이 실시된다.
참조 마크 MP는 본 발명의 중요 요소인 "위치 정보"로서 사용되는 도금 인출선을 나타낸다. 도면에 나타낸 바와 같이, 그 자체로 고유한 형상을 갖는 도금 인출선이 각 반도체 소자 탑재 영역(11) 주변에 배열된다. 도금 인출선 MP는 기판의 양 측면 상에 미리 정해진 배선 패턴을 형성할 때에 동시에 형성되는 후술하는 전해 도금용 와이어로서 사용된다. 이와 관련하여, 도면의 간략화를 위해서, 도 1에 서는 배선 패턴을 생략한다.
참조 마크 SL은 매트릭스 형태(3×3)의 그룹의 도금 인출선 MP를 서로 전기적으로 접속하는 급전선을 나타낸다. 상기 구조에 의하면, 후술하는 배선 패턴의 본딩 패드 상에 Au의 전해 도금을 실시할 수 있다. 급전선 SL은 도금 인출선 MP와 동시에 형성된다. 급전선 SL은 패키지의 조립시 최후에 절단되는 기판 절단부 내의 위치에 형성된다. 따라서, 각 반도체 장치가 절단될 때에 급전선 SL이 제거된다. 따라서, 관련된 반도체 장치의 도금 인출선 MP는 다른 장치의 도금 인출선과 전기적으로 분리된다.
다음에, 본 실시예의 위치 정보를 갖는 배선 기판(10)의 제조 방법에 대하여 설명한다. 이하에서는, 도 1의 A-A'선에 따른 단면도이고 제조 공정을 연속적으로 나타내는 도 2의 (a)∼(d), 도 3의 (a)∼(d) 및 도 4의 (a)∼(d)를 참조하여 제조 방법에 대하여 설명한다. 도면을 간략화하기 위해서, 도면에는 2중층 배선 구조를 나타낸다.
우선, 도 2의 (a)에 나타낸 제1 공정에서는, 구리(Cu) 포일(22) 조각이 부착되는 양면 상에 배선 기판(10)의 코어 베이스 기판(21)이 준비된다. 예를 들면, 베이스 재료로서 사용되는 글래스 클로스(cloth)에 BT 수지, 에폭시 수지 또는 폴리이미드 수지 등의 유기 수지를 함침시켜, 코어 베이스 기판(21)이 구성된다. 코어 베이스 기판(21)의 양면 상에, 구리(Cu) 포일(22) 조각이 적층되어 접합된다. 이와 같이, "글래스 클로스 베이스 재료 구리 피복 적층판"이 준비된다.
글래스 클로스가 베이스 재료로서 사용되는 베이스 기판 대신에, 폴리이미드 수지로 이루어진 테이프(TAB) 베이스 기판이 베이스 재료로서 사용될 수 있다.
도 2의 (b)에 나타낸 다음 공정에서는, 구리 피복 적층판(21(22)) 상의 미리 정해진 위치에서, 예를 들면 기계 드릴을 사용하여 관통 구멍(23)이 형성된다. 이 경우, 형성될 관통 구멍(23)의 직경에 따라서, 기계 드릴을 사용하는 대신에 CO2 레이저 빔 또는 엑시머 레이저 빔을 사용하여 미리 정해진 구멍을 형성할 수 있다.
도 2의 (c)에 나타낸 다음 공정에서는, Cu의 도전층(24)이 관통 구멍(23)의 내벽을 포함하는 구리 피복 적층층(21(22))의 전체면 상에 형성된다. 이 도전층(24)은, 예를 들면 Cu의 무전해 도금을 사용하여 전체면 상에 Cu의 박막 형상 Cu층을 형성한 후, 박막 형상 Cu층을 급전층으로서 사용하고, Cu의 전해 도금을 사용하여 박막 형상 Cu층 상에 Cu층을 더 적층하도록 하는 방식으로 형성된다.
도 2의 (d)에 나타낸 다음 공정에서는, 에칭 레지스트로서 사용되는 감광성 드라이 필름(25)이 도전층(Cu층)(24)이 형성되는 구리 피복 적층판(21(22))의 양면 상에 열압착으로 부착된다.
도 3의 (a)에 나타낸 다음 공정에서는, 양면 상에 설치된 드라이 필름(25)이 미리 정해진 배선 패턴 및 급전선 SL을 포함하는 도금 인출선 MP의 미리 정해진 형상에 따라 미리 패터닝되어 있는 마스크(26)를 사용하여 광에 노출된다. 즉, 각 마스크(26)는 각 드라이 필름(25) 상에 위치하며, 마스크의 상부 및 하부로부터 각 마스크(26)에 자와선(UV)이 조사된다.
도 3의 (b)에 나타낸 다음 공정에서는, 양면 상의 드라이 필름(25)이 현상되 어, 각 드라이 필름 상에 패터닝이 실시된다. 이 현상은 다음과 같이 실시된다. 드라이 필름(25)이 네가티브형 레지스트인 경우, 유기 용매를 포함하는 현상액으로 현상이 실시된다. 드라이 필름(25)이 포지티브형 레지스트인 경우, 알칼리 현상액으로 현상이 실시된다. 도면에 나타낸 예에서는 네가티브형 레지스트가 사용된다. 따라서, UV가 조사되는 각 드라이 필름(25)의 부분(노광 부분)이 남겨진다.
도 3의 (c)에 나타낸 다음 공정에서는, 예를 들면 각 패터닝된 드라이 필름(25)을 마스크로서 사용하면서 습식 에칭을 실시하여(이 경우, Cu가 용해 가능한 용액이 습식 에칭에서 사용됨), 노출 부분에서의 Cu층(24)(도면에 도시하지 않았지만, 하부 Cu 포일(22)이 포함됨)이 제거된다.
도 3의 (d)에 나타낸 다음 공정에서는, 드라이 필름(25)이 박리되고 제거된다. 상기한 바에 따라서, 도전층(Cu층)(24)의 일부로 구성되는 미리 정해진 배선 패턴 WP, 및 도금 인출선 MP(급전선 SL을 포함함)가 코어 기판(21)의 양측면 상에 형성된다.
도 4의 (a)에 나타낸 다음 공정에서는, 도전층(24)(배선 패턴 WP, 도금 인출선 MP 및 급전선 SL)이 형성되는 코어 기판(21)의 양측면 상에, 예를 들면 스크린 인쇄를 사용하여 감광성 레지스트가 코팅된다(솔더 레지스트층(13)의 형성).
도 4의 (b)에 나타낸 다음 공정에서는, 미리 정해진 형상에 의해 각각 패터닝되는 마스크(27)를 사용하면서 양면 상의 솔더 레지스트층(13)을 노광시킨다. 즉, 각 마스크(27)는 각 솔더 레지스트층(13) 상에 위치하며, 도면에서 화살표로 나타낸 바와 같이 각 마스크(27)의 상부 및 하부 위치로부터 자외선(UV)이 조사된 다.
이 공정에서 사용된 각 마스크(27)는 상기 배선 패턴 WP, 도금 인출선 MP 및 급전선 SL의 형상과 함께 미리 정해진 전극 패드의 형상에 따라서 패터닝된다. 또한, 칩 탑재면 상의 마스크(27)와 관련하여, 도 1에 나타낸 몰드 게이트부(14)의 형상에 따라서 패터닝이 실시된다.
도 4의 (c)에 나타낸 다음 공정에서는, 각 솔더 레지스트층(13)을 현상하고, 상기 미리 정해진 형상에 따라서 패터닝을 실시한다. 이는 도 3의 (b)에 나타낸 바와 같은 방식으로 실시되고, 즉 유기 용매를 포함하는 현상액으로 현상을 실시하거나(네가티브 레지스트형의 경우), 또는 알칼리 용매를 포함하는 현상액으로 현상을 실시한다(포지티브 레지스트형의 경우). 도면에 나타낸 예에서는, 네가티브 레지스트형의 경우를 나타낸다. 따라서, UV에 노광되는 각 솔더 레지스트층(13) 부분이 남겨진다.
이 경우, 솔더 레지스트층(13)이 제거되고 도전층(Cu층)(24)이 노출되어 있는 부분이 상기 배선 패턴 WP, 도금 인출선 MP 및 급전선 SL을 구성하며, 또한 반도체 칩의 전극과 접속된 본딩 와이어가 접속되는 패드 및 솔더 볼과 접속되는 패드(외부 접속 단자)를 구성한다. 칩 탑재면 상에서 솔더 레지스트층(13)이 제거되어 있는 부분이 몰드 게이트부(14)를 구성한다.
도 4의 (d)에 나타낸 최종 공정에서는, 각 도전층(Cu층)(24)을 급전층으로서 사용하면서 양면 상의 솔더 레지스트층(13)으로부터 각각 노출된 도전층(Cu층)(24)에 니켈(Ni)의 전해 도금을 실시한다. 또한, Au의 전해 도금을 실시하여, 도전층(Ni/Au층)(28)을 각각 형성한다. 이들 Ni/Au층은 이후 단계에서 본딩 와이어가 접속될 때에 접착성을 증대시킬 수 있고 또한 이후 단계에서 솔더 볼이 접합될 때 접착성을 증대시킬 수 있도록 형성된다.
도 2의 (a) ∼ 도 4의 (d)에 나타낸 상기 공정에 따라서, 본 실시예의 위치 정보를 갖는 배선 기판(10)이 제조된다.
다음에, 본 실시예의 위치 정보를 갖는 배선 기판(10)이 합체되는 반도체 장치에 대하여 제조 공정을 나타내는 도 5의 (a)∼(c)를 참조하여 설명한다.
우선, 도 5의 (a)에 나타낸 제1 공정에서는, 다이 부착 및 와이어 본딩이 실시된다.
즉, 에폭시 수지로 이루어진 접착제(30)가 배선 기판(10) 상의 솔더 레지스트층(13) 상의 칩(또는 다이) 탑재 영역에 코팅된다. 그 후, 탑재될 반도체 칩(31)의 반대면을 아래 방향으로 설정하고, 즉 전극이 형성되는 측면에 대향하는 면을 아래 방향으로 설정하고, 접착제(30)로 칩 탑재 영역에 반도체 칩(31)을 부착한다(다이 부착).
다음에, 솔더 레지스트층(13)으로부터 노출된 패드를 통하여, 즉 Ni/Au층(28)을 통하여 Au로 이루어진 본딩 와이어(32)에 의해 반도체 칩(31) 및 Cu층(24)을 서로 전기적으로 접속한다(와이어 본딩).
이 접속에서, 도 5의 (a)에 나타낸 예에서는 설명의 간략화를 위해서 하나의 반도체 칩(31)만이 탑재되어 있지만, 실제 구조에서는 복수의 칩(31)이 탑재된다.
도 5의 (b)에 나타낸 다음 공정에서는, 반도체 칩(31) 및 본딩 와이어(32)를 일괄식 몰딩 시스템에 의해 밀봉 수지(33)로 밀봉한다. 이 밀봉 작업은 밀봉 수지(33)의 최종 형상에 대응하는 오목부(recess)를 갖는 몰딩 금속 다이(도시하지 않음)를 사용하여 몰드 게이트부(14)로부터 오목부 내에 밀봉 수지를 주입하면서, 가열 및 가압하는 방식으로 실시된다. 이 공정에서는 일괄식 몰딩 시스템이 사용되지만, 개별적인 몰딩 시스템을 사용할 수도 있음은 물론이다.
도 5의 (c)에 나타낸 최종 공정에서는, 볼 탑재 및 절단이 실시된다.
즉, 솔더 볼(34)은 칩 탑재 측면에 대향하는 측면 상의 솔더 레지스트층(13)으로부터 노출된 패드를 통하여, 즉 Ni/Au층(28)을 통하여 Cu층(24) 상에 놓이며, 솔더 볼(34)이 관련된 패드에 결합되도록 리플로우가 실시된다(볼 탑재). 상기한 바에 따라서, 솔더 볼(34)은 관통 구멍(23)의 내벽 상에 형성된 Cu층, 칩 탑재면 상의 배선 패턴 WP 및 본딩 와이어(32)를 통하여 관련된 패드로부터의 반도체 칩(31)과 전기적으로 접속될 수 있다.
다음에, 위치 정보를 갖는 배선 기판(10)을 다이서에 의해 파선 D-D' 상의 밀봉 수지(33)와 함께 각 패키지로 분할하여, 반도체 장치(40)가 얻어진다(절단). 이전에 설명한 바와 같이, 급전선 SL(Cu층(24)의 부분)이 이 때 제거되고, 반도체 장치(40)의 도금 인출선 MP(Cu층(24)의 부분)가 다른 장치의 도금 인출선으로부터 전기적으로 분리된다.
도 6의 (a)∼(c)는 도 2의 (a) ∼ 도 5의 (c)에 나타낸 공정에서 제조된 반도체 장치의 일례, 즉 도 1에 나타낸 위치 정보를 갖는 배선 기판(10)이 합체되는 반도체 장치의 일례의 구성을 나타낸 평면도이다.
도 6의 (a)는 반도체 장치를 칩이 탑재되는 면으로부터 보았을 때에 수지 밀봉이 실시되기 전의 반도체 장치의 평면도로서, 도 5의 (a)에 나타낸 공정에서의 기판의 상부로부터 본 구성에 대응한다. 도 6의 (b)는 반도체 장치를 칩이 탑재되는 면으로부터 본 경우에 수지 밀봉이 실시된 후의 반도체 장치의 평면도이다. 도 6의 (c)는 반도체 장치를 볼이 탑재되는 면으로부터 본 경우에 반도체 장치의 평면도이다. 이들 도면은 도 5의 (c)에 나타낸 공정에서의 기반의 상부 및 하부로부터 본 구성에 각각 대응하지만, 솔더 볼(34)의 수에 관한 한, 이들 도면은 반드시 그들에 대응하지는 않는다.
도면에 나타낸 바와 같이, 솔더 볼(34)이 결합되는 기판의 측면과 관련하여, 본 발명의 일부인 "위치 정보"로서 사용된 도금 인출선 MP에 대하여, "위치 정보"는 솔더 레지스트층(13) 등의 절연막을 통하여 외부에 노출된다. 그러나, 반도체 칩(31)이 탑재되는 기판의 측면에 대해서는, 전체면이 밀봉 수지(33)로 피복되기 때문에, "위치 정보"가 외부에 노출되지 않는다.
상술한 바와 같이, 제1 실시예에 관한 위치 정보를 갖는 배선 기판(10)(기판이 합체되는 반도체 장치(40)를 포함) 및 배선 기판(10)의 제조 방법에 따르면, 도 1에 나타낸 바와 같이, 반도체 칩(31)이 최종적으로 탑재되는 영역이고 개개의 반도체 장치(40)로서 절단되는 각 반도체 소자 탑재 영역(11)의 주변에 있는 각 영역마다 고유한 형상으로 도금 인출선 MP가 형성된다. 이 고유한 도금 인출선 MP는 배선 기판(10) 상의 각 반도체 소자 탑재 영역(11)의 위치를 특정하도록 위치 정보로서 사용된다.
따라서, 반도체 장치(40)에 대하여, 제품의 조립 후의 출하 검사에서 브레이크다운이 발견된 경우에, 또는 선택적으로 제품의 출하 후에 브레이크다운이 발견된 경우에는, 불량 해석의 경우에서 반도체 장치(40)에 주어진 고유한 위치 정보를 가시적으로 얻을 수 있다. 도 6에 나타낸 예에서는, 볼이 결합되는 측면으로부터 반도체 장치(40)에 부여된 특정의 고유 위치 정보를 가시적으로 얻을 수 있다. 따라서, 각 패키지로 분할되기 전에 배선 기판(10)이 놓인 상태인 시트 상태에 있을 때에 관련된 반도체 장치(40)가 배치되는 위치를 명확하게 특정할 수 있다.
상기한 바에 따라서, 반도체 장치가 배치되는 배선 기판 상의 특정 위치에 의해 브레이크다운이 발생되었거나 또는 제조 공정에서 특정 공정에 의해 브레이크다운이 발생되었는지를 명확하게 판정할 수 있다. 불량 해석 결과를 제조 공정에 빠르게 피드백할 수 있다. 따라서, 불량 해석의 효율이 높게 증대될 수 있다. 또한, 종래 기술과 달리, 스크래칭 등의 마킹을 수동으로 실시하거나 또는 재현 실험을 행할 필요가 없다. 따라서, 불량 해석이 보다 효율적으로 실행될 수 있다.
상기 제1 실시예에서는, 몰드 게이트부(14)가 위치 정보를 갖는 배선 기판(10)의 주변을 따라서 벨트 형상으로 형성되도록 배열되어 있는 예에 대하여 설명하고 있다. 그러나, 몰드 게이트부(14)의 배열 형태는 상기 특정예에 한정되지 않는다. 몰드 게이트부(14)의 배열 형태예를 도 7의 (a) 및 (b)에 나타낸다.
도 7의 (a) 및 (b)는 본 발명의 제2 실시예의 위치 정보를 갖는 배선 기판의 구성을 나타낸 평면도이다. 제1 실시예에 관한 도 1에 나타낸 것과 마찬가지로, 위치 정보를 갖는 도 7의 (a)에 나타낸 배선 기판(50) 및 도 7의 (b)에 나타낸 배 선 기판(60)을 칩이 탑재되는 면으로부터 보고 있다.
도면에서, 참조 번호 51 및 61은 반도체 소자가 탑재되는 영역이고, 참조 번호 52 및 62는 슬릿이며, 참조 번호 53 및 63은 보호막(절연층)인 솔더 레지스트층이고, 참조 번호 54 및 64는 몰드 게이트부이다. 위치 정보를 갖는 배선 기판(50) 상에, 하나씩 각 반도체 탑재 영역(51)에 대응하여 몰드 게이트부(54)가 배열된다. 따라서, 패키지의 조립시, 하나의 대응하는 반도체 칩 상에 몰딩이 실시된다. 한편, 위치 정보를 갖는 배선 기판(60) 상에, 몰드 게이트부(64)가 매트릭스 형상(1×2) 영역의 그룹에 대응하여 벨트 형상으로 형성되어 배열된다. 패키지의 조립시, 각 몰드 게이트부(64)로부터 2개의 대응하는 반도체 칩으로 동시 및 개별적으로 몰딩이 실시된다. 이와 관련하여, 점선으로 표시된 부분은 기판의 절단선을 나타낸다.
참조 마크 MP는 본 발명의 특징인 "위치 정보"로서 사용된 도금 인출선이다. 도 1에 나타낸 제1 실시예와 마찬가지로, 도금 인출선은 각 반도체 소자 탑재 영역(51, 61)의 주변에서 고유한 형상으로 형성된다.
도 1에 나타낸 급전선 SL을 도 7의 경우에서는 도시하지 않았지만, 제1 실시예와 마찬가지로 Au의 전해 도금을 배선 패턴의 본딩 패드 상에 실시하기 전의 단계까지 도금 인출선 MP와 함께 급전선이 설치된다. 즉, 이 제2 실시예에서는, 배선 패턴의 본딩 패드 상에 전해 도금을 실시한 후, 급전선이 형성되는 기판 상의 부분을 펀칭하여, 슬릿(52, 62)이 형성되고, 개개의 도금 인출선 MP가 서로 전기적으로 분리된다.
도 8은 도 7의 (a) 및 (b)에 나타낸 위치 정보를 갖는 배선 기판(50, 60)이 합체되는 반도체 장치의 구성의 단면도이다. 이 도면에 나타낸 반도체 장치(40a)가 제1 실시예의 도 5의 (c)에 나타낸 반도체 장치(40)와 다른 점은 칩 탑재면 측 상의 주변이 밀봉 수지(33)로 피복되지 않는 점이다. 그 외의 구조는 동일하므로, 여기서는 이에 대한 설명은 생략한다.
도 9의 (a)∼(c)는 제2 실시예의 위치 정보를 갖는 배선 기판(50, 60)이 합체되는 반도체 장치의 일례의 구성을 나타낸 평면도이다.
도 9의 (a)는 반도체 장치를 칩이 탑재되는 면으로부터 보았을 때, 수지 밀봉이 실시되기 전의 반도체 장치의 평면도이다. 도 9의 (b)는 반도체 장치를 반도체 칩이 탑재되는 면으로부터 보았을 때, 수지 밀봉이 실시된 후의 반도체 장치의 평면도이다. 도 9의 (c)는 반도체 장치를 볼이 탑재되는 면으로부터 보았을 때, 반도체 장치의 평면도이다. 이들 도면은 도 6의 (a), (b) 및 (c)에 각각 대응한다. 그러나, 솔더 볼(34)의 수에 관한 한, 이들 도면은 반드시 대응하지 않는다.
솔더 볼(34)이 접합되는 기판측에 관해서는, 도 6의 (c)에 나타낸 것과 마찬가지로 본 발명의 특징인 "위치 정보"로서 사용된 도금 인출선 MP에 대하여, "위치 정보"가 솔더 레지스트층(13) 등의 절연막을 통하여 외부에 노출된다. 그러나, 도 6의 (b)에 나타낸 구성과 다른 반도체 칩(31)이 탑재되는 기판측에 관해서는, 기판주변이 밀봉 수지(33)로 피복되지 않기 때문에, "위치 정보"가 해당 부분에서 외부에 노출된다.
이 제2 실시예에서, 도금 인출선 MP가 각 반도체 소자 탑재 영역(51, 61)의 주변에서 고유 형상으로 형성된다. 따라서, 제1 실시예와 동일한 효과가 제공될 수 있다.
설명을 간략화하기 위해서, 상술한 각 실시예의 위치 정보를 갖는 각 배선 기판(10, 50, 60)은 2개의 배선층의 구조를 갖고, 도금 인출선 MP(위치 정보)는 외부로부터 볼 수 있도록 외부에 노출되어 있다. 그러나, 본 발명이 2층 배선 구조의 상기 특정 실시예에 한정되는 것은 아니다. 물론, 본 발명이 도금 인출선 MP의 상기 특정 실시예에 한정되지 않는다.
예를 들면, 4개 이상의 층이 잘 알려진 빌드업(build-up) 방법에 의해 적층되는 다층 배선 구조를 채택할 수 있다. 다층 배선 구조의 경우, 도금 인출선(위치 정보)은 외부로부터 가시적으로 인식될 수 없는 내부 배선층 상에 배열될 수 있다. 위치 정보를 갖는 이 배선 기판의 예를 도 10의 (a) 및 (b)에 나타낸다.
도 10의 (a)는 제1 실시예의 반도체 장치(40)(도 5의 (c) 및 도 6에 도시됨)와 동일한 타입의 반도체 장치(40b)의 단면도이다. 이 타입에서, 칩 탑재측의 전체면이 밀봉 수지(33)로 피복된다. 도 10의 (b)는 제2 실시예의 반도체 장치(40a)(도 8 및 도 9에 도시됨)와 동일한 타입의 반도체 장치(40c)의 단면도이다. 이 타입에서, 주변부를 제외한 칩 탑재면 측이 밀봉 수지로 피복된다.
도면에서, 참조 번호 70 및 80은 위치 정보를 갖는 배선 기판이고, 이 배선 기판은 4층 배선 구조로 이루어진다. 각 배선 기판(70, 80) 상에서, 도금 인출선 MP(위치 정보)가 내부 배선층(Cu층)(24a) 상에 형성된다.
이 제3 실시예에서는, 외부로부터 도금 인출선 MP(위치 정보)를 가시적으로 인식할 수 없다. 따라서, 기판 내부에 배열된 도금 인출선 MP의 형상을 판별하는 방법으로서는, 예를 들면 X선을 사용하여 제품의 내부를 관찰하는 방법을 들 수 있다. 또한, 제품을 파괴하여, 즉 패키지를 개봉하여 제품의 내부를 관찰하는 방법도 있다.
이 제3 실시예에 따르면, 도금 인출선 MP는 각 반도체 소자 탑재 영역의 주변에서 고유한 형상으로 형성된다. 따라서, 이 제3 실시예는 상술한 제1 및 제2 실시예와 동일한 효과를 제공할 수 있다.
또한, 종래 기술과 같이 피치가 미세한 BGA의 볼 접합측 상의 표면에 위치 정보를 부여하는 것이 어렵거나 곤란한 경우에도, 이 실시예에서는 도금 인출선 MP가 내부 배선층(24a) 상에 배열되므로 본 실시예는 상기한 문제를 해결할 수 있다.
이와 관련하여, 도 10에 나타낸 실시예에서는, 도금 인출선 MP가 내부 배선층(24a) 상에 배열되지만, 제1 및 제2 실시예와 마찬가지로, 외부로부터 인식될 수 있는 외부 배선층(24b) 상에 도금 인출선 MP를 배열할 수 있는 것은 물론이다.
상술한 각 실시예에서, 배선 기판 상의 각 반도체 소자 탑재 영역(패키지)의 위치를 특정하기 위한 "위치 정보"로서, 도금 인출선 MP가 각 도금 인출선 MP의 형상을 각각 구별될 수 있도록 바꿔서 제공된다. 그러나, "위치 정보"의 형태가 이 특정 실시예에 국한되는 것은 아니다. 예를 들면, "위치 정보"는 숫자 또는 마크로 이루어질 수 있다. 이 "위치 정보"의 예를 도 11에 나타낸다.
도 11은 본 발명의 제4 실시예의 위치 정보를 갖는 배선 기판의 구성을 나타낸 평면도이다. 제1 실시예에 관한 도 1에 나타낸 것과 마찬가지로, 도 11은 칩이 탑재되는 면으로부터 위치 정보를 갖는 배선 기판(90)을 본 도면이다.
도면에서, 참조 번호 91은 반도체 소자가 탑재되는 영역이고, 참조 번호 92는 슬릿이며, 참조 번호 93은 보호막(절연막)인 솔더 레지스트층이고, 참조 번호 94는 몰드 게이트부이다. 이 몰드 게이트부(94)의 동작 모드는 제1 실시예의 몰드 게이트부(14)의 것과 동일하다. 이와 관련하여, 도면 중의 점선은 절단선을 나타낸다. 참조 마크 MQ는 본 발명의 특징인 "위치 정보"로서 사용되는 문자(A1, A2, …, D9)를 나타낸다. 문자 MQ는 상기 도금 인출선 MP가 형성되는 공정과 마찬가지로 배선 패턴을 형성할 때에 동시에 형성된다. 이와 관련하여, 급전선은 도면에 도시되어 있지 않다.
상기 제4 실시예는 제1 및 제2 실시예의 것과 동일한 효과를 제공할 수 있다. 또한, 제3 실시예와 마찬가지로, 기판을 4층 배선 구조로 형성할 때, 외부로부터 가시적으로 인식할 수 없는 내부 배선층에 문자 MQ를 부착함으로써 종래 기술에서 생기는 문제를 해결할 수 있다.
도 12는 본 발명의 제5 실시예의 위치 정보를 갖는 배선 기판의 구성을 나타낸 평면도이다. 제1 실시예에 관한 도 1에 나타낸 바와 마찬가지로, 도 12는 위치 정보를 갖는 배선 기판(10a)을 칩이 탑재되는 면으로부터 본 도면이다.
이 도면에 나타낸 위치 정보를 갖는 배선 기판(10a)이 제1 실시예의 위치 정보를 갖는 배선 기판(10)(도 1에 도시됨)과 다른 점은 다음과 같다. 위치 정보를 갖는 배선 기판(10a) 상에, 슬릿(12)이 설치되지 않고, 3×14의 매트릭스 형상으로 형성되어 배열되는 모든 반도체 소자 탑재 영역(11)에 대응하여 몰드 게이트부(14) 가 설치되는 것이다. 그 외에는 제1 실시예의 구성과 동일하므로, 여기서는 그에 대한 설명은 생략한다.
도 13a 및 도 13b는 본 발명의 제6 실시예의 위치 정보를 갖는 배선 기판의 구성을 나타낸 평면도이다. 제4 실시예에 관한 도 11에 나타낸 바와 마찬가지로, 도 13a 및 도 13b는 위치 정보를 갖는 배선 기판(90a)을 칩이 탑재되는 면으로부터 본 도면이다.
이 도면에 나타낸 위치 정보를 갖는 배선 기판(90a)이 제4 실시예의 위치 정보를 갖는 배선 기판(90)(도 11에 도시됨)과 다른 점은 다음과 같다. 위치 정보를 갖는 배선 기판(90a) 상에, 슬릿(92)이 설치되지 않고, 3×14의 매트릭스 형상으로 형성되어 배열되는 모든 반도체 소자 탑재 영역(91)에 대응하여 몰드 게이트부(94)가 설치되는 것이다. 도 13a에서 문자 MQ는 반도체 소자 탑재 영역의 코너 위치에 배치되고, 도 13b에서 문자 MQ는 반도체 영역의 중앙 위치에 배치된다. 그 외에는 제4 실시예의 구성과 동일하므로, 여기서는 그에 대한 설명은 생략한다.
도 14의 (a)∼(c)는 제7 실시예의 위치 정보를 갖는 배선 기판이 합체되는 반도체 장치의 일례의 구성을 나타낸 평면도이다. 도 6의 (a)∼(c)에 나타낸 바와 마찬가지로, 도 14의 (a)는 반도체 장치를 칩이 탑재되는 면으로부터 본 때에, 수지 밀봉이 실시되기 전의 반도체 장치의 평면도이다. 도 14의 (b)는 반도체 장치를 칩이 탑재되는 면으로부터 본 때에, 수지 밀봉이 실시된 후의 반도체 장치의 평면도이다. 도 14의 (c)는 반도체 장치를 볼이 탑재되는 면으로부터 본 때에 반도체 장치의 평면도이다.
본 실시예의 반도체 장치(40d)에서는, "위치 정보"로서 사용되는 도금 인출선 MP가 도 14의 (a)에 나타낸 바와 같이 에치백 방법에 의해 신호선(배선 패턴 WP)으로부터 절연된다.
도 15의 (a)∼(c)는 제8 실시예의 위치 정보를 갖는 배선 기판이 합체되는 반도체 장치의 일례의 구성을 나타낸 평면도이다. 도 9의 (a)∼(c)에 나타낸 바와 마찬가지로, 도 15의 (a)는 반도체 장치를 칩이 탑재되는 면으로부터 본 때에, 수지 밀봉이 실시되기 전의 반도체 장치의 평면도이다. 도 15의 (b)는 반도체 장치를 칩이 탑재되는 면으로부터 본 때에, 수지 밀봉이 실시된 후의 반도체 장치의 평면도이다. 도 15의 (c)는 반도체 장치를 볼이 탑재되는 면으로부터 본 때에 반도체 장치의 평면도이다.
도 14의 (a)∼(c)에 나타낸 반도체 장치(40d)와 마찬가지로, 본 실시예의 반도체 장치(40e)에서는 도금 인출선 MP(위치 정보)가 도 15의 (a)에 나타낸 바와 같이 에치백 방법에 의해 신호선(배선 패턴 WP)으로부터 절연된다.
이와 관련하여, 도면에는 도시하지 않았지만, 도금 인출선 MP(위치 정보)이 에치백 방법에 의해 신호선(배선 패턴 WP)으로부터 절연되는 위치 정보를 갖는 배선 기판의 제조 방법에 대하여 설명한다.
(1) 솔더 레지스트가 코팅되는 기판의 경우
미리 정해진 회로 패턴(배선층)을 형성한 후, 솔더 레지스트가 코팅된다. 솔더 레지스트를 경화시킨 후, 도금 인출선 MP와 신호선 WP가 서로 절연되어야 하는 부분 상에 드라이 필름을 부착하여, 솔더 레지스트의 개구를 닫는다. 이 때, 솔더 레지스트는 도금 인출선 MP와 신호선 WP가 서로 절연되어야 하는 부분에 개구한다. 다음에, Ni/Au 도전층의 도금이 실시된다. Ni/Au의 도금 완료 후, 드라이 필름을 박리한다. 다음에, Ni/Au의 도금이 실시되어 있는 솔더 레지스트의 개구를 드라이 필름으로 닫는다. 그리고, 재차 에칭이 실시된다. 도금 인출선 MP와 신호선 WP가 서로 절연되어야 하는 부분에서, 솔더 레지스트가 개구하여, 도금 인출선 MP와 신호선 WP가 상기 에칭을 실시하여 서로 절연될 수 있다. 최종적으로, 드라이 필름을 박리한다. 이와 같이, 도금 인출선 MP와 신호선 WP가 서로 절연되는 위치 정보를 갖는 배선 기판의 제조를 완료할 수 있다.
(2) 솔더 레지스트의 절연막으로 배선층이 코팅되지 않은 기판의 경우
미리 정해진 회로 패턴(배선층)을 형성한 후, Ni/Au 도금을 실시할 필요가 없는 부분을 드라이 필름으로 코팅한다. 다음에, Ni/Au 도전층의 도금을 실시하여 Ni/Au의 도금층을 형성한다. 그리고, 드라이 필름을 박리한다. 다음에, Ni/Au 의 도금이 실시되어 있는 부분을 포함하는, 도금 인출선 MP와 신호선 WP가 서로 절연되어야 하는 부분을 제외한 부분을 드라이 필름으로 피복한다. 그리고, 재차 에칭을 실시한다. 도금 인출선 MP와 신호선 WP가 서로 절연되어야 하는 부분이 드라이 필름으로 코팅되지 않으므로, 상기한 바와 같이 에칭이 실시된 때에 도금 인출선 MP와 신호선 WP가 서로 절연될 수 있다. 최종적으로, 드라이 필름을 박리한다. 이와 같이, 도금 인출선 MP와 신호선 WP가 서로 절연되는 위치 정보를 갖는 배선 기판의 제조를 완료할 수 있다.
도 16의 (a) ∼ 도 18의 (c)는 본 발명의 제9 실시예의 위치 정보를 갖는 배 선 기판의 제조 공정을 나타낸 도면이다. 도 16의 (a) ∼ 도 18의 (c)에서는, 예로서 배선 구조가 단층으로 이루어지고 도전부(배선층)가 위치 정보를 갖는 배선 기판 상의 절연막으로 코팅되지 않은 겨우를 나타낸다.
이 실시예의 제조 공정은 도금 인출선 MP(위치 정보)가 에치백 방법에 의해 신호선(배선 패턴 WP)으로부터 절연되는 위치 정보를 갖는 배선 기판이 제조되는 상기 항목 (2)의 방법에 대응한다. 이 실시예의 제조 방법은 도 3의 (a) ∼ 도 4의 (d)에 나타낸 2층 배선 구조의 배선 기판과 본질적으로 동일하다. 도 2 내지 도 4 및 도 16 내지 도 18에서 동일한 구성 요소를 나타내기 위해서 동일한 참조 기호를 사용한다. 따라서, 여기서는 각 제조 공정의 구체적 설명은 생략하지만, 각 제조 공정에 대하여 다음과 같이 간략하게 설명한다.
우선, 도 16의 (a)에 나타낸 코어 기판(21)을 베이스 재료로서 사용될 수 있도록 준비한다. 그리고, 도 16의 (b)에 나타낸 바와 같이 코어 기판(21) 상에 관통 구멍(23)을 형성하고, 도 16의 (c)에 나타낸 바와 같이 도전층(24)을 형성한다. 마스크(26)를 사용하여 도전층(24)을 노광 및 현상하고, 즉 도 16의 (d)에 나타낸 바와 같이 도전층(24) 상에 패터닝을 행하여, 도 17의 (a)에 나타낸 바와 같이 도전층(24)의 부분으로 이루어지는 미리 정해진 배선 패턴 WP 및 도금 인출선 MP(급전선 SL을 포함함)를 형성한다. 그리고, 도 17의 (b)에 나타낸 바와 같이 드라이 필름(25)을 부착한다. 도 17의 (c)에 나타낸 바와 같이 Ni/Au의 도금으로 도전층(28)을 형성한다. 그 후, 도 17의 (d)에 나타낸 바와 같이 드라이 필름(25)을 박리한다. 다음에, 도 18의 (a)에 나타낸 바와 같이 Ni/Au 도금이 실시되어 있는 부분을 포함하는, 도금 인출선 MP와 신호선 WP가 서로 절연되어야 하는 부분을 제외한 부분을 드라이 필름(25a)으로 피복한다. 그리고, 도 18의 (b)에 나타낸 바와 같이 에칭(에치백)을 실시하고, 도 18의 (c)에 나타낸 바와 같이 드라이 필름(25a)을 박리한다.
도 19의 (a)∼(c)는 도 16 내지 도 18에 나타낸 제조 공정에 의해 제조된 위치 정보를 갖는 배선 기판이 합체되는 반도체 장치의 제조 공정을 나타낸 도면이다. 도 19의 (a)∼(c)에 나타낸 이 실시예의 반도체 장치(40f)의 제조 공정은 도 5에 나타낸 반도체 장치(40)의 제조 공정과 동일하다. 따라서, 여기서는 제조 공정에 대한 설명은 생략한다.
도 20의 (a) 및 (b)는 도 16의 (a) ∼ 도 18의 (c)에 나타낸 제조 공정에 의해 제조된 위치 정보를 갖는 배선 기판이 합체되는 반도체 장치의 횡단면 구조를 나타낸 단면도이다.
도 20의 (a)는 도 10의 (a)에 나타낸 반도체 장치(40b)와 동일한 타입의 반도체 장치(40f)의 횡단면 구조를 나타낸 도면이다. 즉, 도 20의 (a)는 전체 칩 탑재면이 밀봉 수지(33)로 피복되는 타입의 반도체 장치(40f)의 횡단면 구조를 나타낸 도면이다. 도 20의 (b)는 도 10의 (b)에 나타낸 반도체 장치(40c)와 동일한 타입의 반도체 장치(40g)의 횡단면 구조를 나타낸 도면이다. 즉, 도 20의 (b)는 주변을 제외한 전체 칩 탑재면이 밀봉 수지(33)로 피복되는 타입의 반도체 장치(40g)의 횡단면 구조를 나타낸 도면이다.
상술한 각 실시예에서는, 볼 접합면과 칩 탑재면의 양면 상에, 위치 정보(도 금 인출선 MP 및 문자 MQ)가 부여된다. 그러나, 본 발명의 특허청구범위의 범주에서 명확하게 알 수 있는 바와 같이, 이러한 위치 정보는 배선층의 적어도 한쪽의 면측에 부여되면 충분하다.
상술한 바와 같이 본 발명에 따르면, 제조 공정에 불량 해석의 결과를 신속하게 피드백할 수 있다. 따라서, 불량 해석의 효율을 높게 증대시킬 수 있다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 패키지용 배선 기판에 있어서,
    제1 및 제2 표면을 갖는 베이스 기판;
    상기 제1 및 제2 표면 중 적어도 하나의 표면 상에 형성된 필수 배선 패턴으로 이루어진 배선층;
    상기 배선층이 형성되는 상기 베이스 기판의 표면 상에 형성된 복수의 반도체 소자 탑재 영역; 및
    상기 각각의 반도체 소자 탑재 영역마다 설치되고, 상기 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 포함하며,
    상기 위치 정보로서의 개개의 패턴은 전해 도금이 실시될 때에 배선으로서 사용될 수 있는 도금 인출선인 배선 기판.
  8. 삭제
  9. 반도체 패키지용 배선 기판에 있어서,
    제1 및 제2 표면을 갖는 베이스 기판;
    각각의 절연층을 통하여 상기 제1 및 제2 표면 중의 적어도 하나의 표면 상에 형성된 각각의 배선 패턴이 설치되는 적어도 2개의 배선층;
    내부 배선층의 어느 하나의 배선층 내에 획정된 복수의 반도체 소자 탑재 영역; 및
    상기 각각의 반도체 소자 탑재 영역마다 설치되고, 상기 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 포함하며,
    상기 위치 정보로서의 개개의 패턴은 전해 도금이 실시될 때에 배선으로서 사용될 수 있는 도금 인출선인 배선 기판.
  10. 제9항에 있어서,
    상기 베이스 기판은 상기 위치 정보로서의 금속 패턴이 형성될 수 있는 BT 수지, 에폭시 수지, 폴리이미드 수지 등의 수지, 또는 세라믹으로 이루어지는 배선 기판.
  11. 제9항에 있어서,
    상기 위치 정보로서의 개개의 패턴은 상기 각각의 반도체 소자 탑재 영역의 주변 영역 상에 형성되는 배선 기판.
  12. 삭제
  13. 반도체 패키지용 배선 기판에 있어서,
    제1 및 제2 표면을 갖는 베이스 기판;
    각각의 절연층을 통하여 상기 제1 및 제2 표면 중의 적어도 하나의 표면 상에 형성된 각각의 배선 패턴이 설치되는 적어도 2개의 배선층;
    최상부 배선층 내에 획정된 복수의 반도체 소자 탑재 영역; 및
    상기 각각의 반도체 소자 탑재 영역마다 설치되고, 상기 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 포함하며,
    상기 위치 정보로서의 개개의 패턴은 전해 도금이 실시될 때에 배선으로서 사용될 수 있는 도금 인출선인 배선 기판.
  14. 제13항에 있어서,
    상기 베이스 기판은 상기 위치 정보로서의 금속 패턴이 형성될 수 있는 BT 수지, 에폭시 수지, 폴리이미드 수지 등의 수지, 또는 세라믹으로 이루어지는 배선 기판.
  15. 제13항에 있어서,
    상기 위치 정보로서의 개개의 패턴은 상기 각각의 반도체 소자 탑재 영역의 주변 영역 상에 형성되는 배선 기판.
  16. 삭제
  17. 삭제
  18. 반도체 패키지의 배선 기판을 제조하는 공정에 있어서,
    베이스 기판의 제1 및 제2 표면 중의 적어도 하나의 표면 상에 필수 배선 패턴으로 이루어진 배선층을 형성하는 공정과,
    상기 배선층이 형성되는 상기 베이스 기판의 표면 상에 각각의 반도체 소자 탑재 영역마다 설치되며 상기 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 동시에 형성하는 공정━위치 정보로서의 상기 개개의 패턴은 신호선 및 도금 전원선을 포함하는 배선층의 배선 패턴의 일부임━과,
    상기 도금 전원선을 상기 신호선으로부터 분리하는 공정을 포함하는 배선 기판의 제조 공정.
  19. 제18항에 있어서,
    상기 도금 전원선은 에치백에 의해 상기 신호선으로부터 분리되는 배선 기판의 제조 공정.
  20. 삭제
  21. 반도체 패키지의 배선 기판을 제조하는 공정에 있어서,
    각각의 절연층을 통하여 베이스 기판의 제1 및 제2 표면 중의 적어도 하나의 표면 상에 형성된 각각의 배선 패턴이 설치되는 적어도 2개의 배선층을 형성하는 공정과,
    각각의 반도체 소자 탑재 영역마다 설치되며 상기 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 형성하는 공정━위치 정보로서의 상기 개개의 패턴은 신호선 및 도금 전원선을 포함하는 상기 배선층의 배선 패턴의 일부임━과,
    상기 도금 전원선을 상기 신호선으로부터 분리하는 공정을 포함하는 배선 기판의 제조 공정.
  22. 제21항에 있어서,
    상기 도금 전원선은 에치백에 의해 상기 신호선으로부터 분리되는 배선 기판의 제조 공정.
  23. 반도체 장치를 제조하는 공정에 있어서,
    베이스 기판의 제1 및 제2 표면 중의 적어도 하나의 표면 상에 필수 배선 패턴으로 이루어진 배선층을 형성하는 공정과,
    상기 배선층이 형성되는 상기 베이스 기판의 표면 상에 각각의 반도체 소자 탑재 영역마다 설치되며 상기 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 동시에 형성하는 공정━위치 정보로서의 상기 개개의 패턴은 신호선 및 도금 전원선을 포함하는 배선층의 배선 패턴의 일부임━과,
    상기 도금 전원선을 상기 신호선으로부터 분리하는 공정과,
    상기 기판 상에 전극을 각각 갖는 복수의 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 전극을 본딩 와이어로 상기 배선 패턴에 전기적으로 접속하는 공정과,
    상기 반도체 칩 및 상기 본딩 와이어를 밀봉하는 공정과,
    위치 정보로서의 상기 개개의 패턴이 설치되는 상기 기판의 대향 표면 상에 외부 접속 단자를 접착하는 공정과,
    상기 반도체 장치의 각각의 유닛을 상기 기판으로부터 분리하는 공정을 포함하는 반도체 장치의 제조 공정.
  24. 반도체 장치를 제조하는 공정에 있어서,
    각각의 절연층을 통하여 베이스 기판의 제1 및 제2 표면 중의 적어도 하나의 표면 상에 형성된 각각의 배선 패턴이 설치되는 적어도 2개의 배선층을 형성하는 공정과,
    각각의 반도체 소자 탑재 영역마다 설치되며 상기 각각의 반도체 소자 탑재 영역마다 특정 형상을 갖는 위치 정보로서의 개개의 패턴을 형성하는 공정━위치 정보로서의 상기 개개의 패턴은 신호선 및 도금 전원선을 포함하는 상기 배선층의 배선 패턴의 일부임━과,
    상기 도금 전원선을 상기 신호선으로부터 분리하는 공정과,
    상기 기판 상에 전극을 각각 갖는 복수의 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 전극을 본딩 와이어로 상기 배선 패턴에 전기적으로 접속하는 공정과,
    상기 반도체 칩 및 상기 본딩 와이어를 밀봉하는 공정과,
    위치 정보로서의 상기 개개의 패턴이 설치되는 상기 기판의 대향 표면 상에 외부 접속 단자를 접착하는 공정과,
    반도체 장치의 각각의 유닛을 상기 기판으로부터 분리하는 공정을 포함하는 반도체 장치의 제조 공정.
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