KR20050087872A - 적층 반도체 장치와 그 제조방법 - Google Patents

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Abstract

반도체 패키지는 베이스판, 반도체 기판 위에 형성된 복수의 외부 연결전극을 갖고 베이스판의 한 면 위에 형성된 적어도 하나의 반도체 구조체, 상기 반도체 구조체 주변의 베이스판의 한 면에 형성된 절연층, 적어도 몇개의 상부 상호접속부는 상기 반도체 구조체의 외부 연결 전극에 연결되며 적어도 하나의 상호 접속층을 각각 포함하고 절연층 위에 형성된 상부 상호접속부, 적어도 몇개는 상기 상부 상호접속부에 전기적으로 연결되며 적어도 하나의 상호접속층을 각각 포함하고 베이스판의 다른 면에 형성된 하부 상호접속부를 포함한다.

Description

적층 반도체 장치와 그 제조방법{Stackable Semiconductor Device and Method of Manufacturing the Same}
본 발명은 반도체 구성체와 제조방법등을 가진 반도체 패키지에 관한 것이다.
최근 몇년간 CSPs(칩 크기 패키지)라 불리는 반도체 패키지가 크기를 감소시킨 셀룰러폰에 의해 대표되는 전자장치용으로서 개발되었다. CSP에서, 예를 들어, 패시베이션 막(절연막)은 집적 회로와 외부 연결용 복수의 연결패드를 가진 반도체 기판의 상면 위에 형성된다. 개구부는 연결패드에 대응하는 절연막에 형성된다. 개구부를 통해서 연결패드에 접속되는 상호 접속이 이루어진다. 예를 들어, 기둥형 외부 전극은 각 상호 접속의 다른 단부 위에 형성된다. 외부 접속 전극 사이의 공간은 밀봉 재료로 채워진다.
이러한 CSP에 의하여, 예를 들어, 납땜볼이 외부 연결 전극 위에 형성될 때, 그 소자는 페이스-다운 방법에 의해 연결 단말기를 가진 회로 기판 위에 접속될 수 있다. 실장 영역은 원래 반도체 패키지의 크기와 거의 같을 수 있다. CSP는 그러므로 와이어 본딩을 이용하는 종래의 페이스-업 본딩 방법과 비교하여 전자장치의 크기를 크게 감소시킬 수 있다.
종래의 반도체 패키지는 집적도가 높아짐에 따라 연결패드의 수가 증가할 때 이하의 문제를 일으킨다.
상기 언급한 대로, CSP는 통상 반도체 기판의 상부 표면 위에 매트릭스로 배치된 외부 연결 전극을 가진다. 이러한 배열이 많은 외부 연결 전극을 가지는 반도체 기판용으로 사용되면, 크기와 외부 연결 전극의 피치는 작아지게 된다. 이러한 단점 때문에, CSP 기술은 반도체 기판의 크기와 관계하는 많은 수의 외부 연결전극을 가진 장치에 거의 적용을 시킬 수 없다. 더욱 상세하게는, 외부 연결전극의 크기와 피치가 작아지면, 회로 기판으로 접속을 위한 정열이 어렵게 되고, 회로 기판으로의 접속의 비용이 증가한다. 반도체 기판과 회로 기판 사이에 또한 선팽창 계수 차에 의해 발생하는 응력에 의해 일어나는 외부 연결 전극 파괴의 높은 확률과, 본딩 전극사이의 단락 회로의 높은 확률, 낮은 본딩 강도를 포함하는 신뢰도를 감소시키게 되는 문제이다.
종래의 반도체 패키지에서, 상기 설명한 대로, 소자는 페이스-다운 방법에 의해 회로 기판에 본딩할 수 있고, 실장 영역은 반도체 기판의 크기와 거의 같다. 이들 이유로, 전자장치의 크기는 와이어 본딩을 이용하는 종래의 페이스-업 본딩 방법과 비교하여 크게 감축될 수 있다. 그러나, 이 방법도 크기를 감소시키는 데 한계를 가진다. 더욱 상세하게는, 인덕터 회로 소자와 안테나 회로 소자와 같은 다른 필수적인 회로 소자가 회로 기판 위에 형성될 때, 그리고 종래 반도체 기판이 소정의 회로 기능을 얻기 위하여 이들 회로 소자에 접속되고, 반도체 기판과 회로 소자는 2차원적으로 배치된다. 따라서, 크기 감소는 제한된다. 부가적으로, 이들 부품들이 2차원으로 배치되기 때문에, 와이어 길이는 증가한다. 이것은, 회로 특성을 악화시켜 임피던스(공전 용량등)를 증가시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지를 도시하는 단면도;
도 2는 제 1 실시예에 따른 반도체 패키지에 적용된 제조방법의 예를 초기 준비된 구조물을 도시하는 단면도;
도 3은 도 2에 이어지는 제조단계를 도시하는 단면도;
도 4는 도 3에 이어지는 제조단계를 도시하는 단면도;
도 5는 도 4에 이어지는 제조단계를 도시하는 단면도;
도 6은 도 5에 이어지는 제조단계를 도시하는 단면도;
도 7은 도 6에 이어지는 제조단계를 도시하는 단면도;
도 8은 도 7에 이어지는 제조단계를 도시하는 단면도;
도 9는 도 8에 이어지는 제조단계를 도시하는 단면도;
도 10은 도 9에 이어지는 제조단계를 도시하는 단면도;
도 11은 도 10에 이어지는 제조단계를 도시하는 단면도;
도 12는 도 11에 이어지는 제조단계를 도시하는 단면도;
도 13은 도 12에 이어지는 제조단계를 도시하는 단면도;
도 14는 도 13에 이어지는 제조단계를 도시하는 단면도;
도 15는 도 14에 이어지는 제조단계를 도시하는 단면도;
도 16은 본 발명의 제 2 실시예에 따른 반도체 패키지를 도시하는 단면도;
도 17은 본 발명의 제 3 실시예에 의한 반도체 패키지를 도시하는 단면도;
도 18은 본 발명의 제 4 실시예에 의한 반도체 패키지를 도시하는 단면도;
도 19는 본 발명의 제 5 실시예에 의한 반도체 패키지를 도시하는 단면도;
도 20은 본 발명의 제 6 실시예에 의한 반도체 패키지를 도시하는 단면도;
도 21은 본 발명의 제 7 실시예에 의한 반도체 패키지를 도시하는 단면도;
도 22는 본 발명의 제 8 실시예에 의한 반도체 패키지를 도시하는 단면도;
도 23은 본 발명의 제 9 실시예에 의한 반도체 패키지를 도시하는 단면도;
도 24는 제 9 실시예에 의한 반도체 패키지에 적용된 제조방법의 예를 도시하는 단면도;
도 25는 도 24에 이어지는 제조단계를 도시하는 단면도이다.
본 발명의 장점으로서, 복수의 연결패드를 가진 반도체 구조체를 포함하는 반도체 패키지와 그 제조방법에서, 반도체 구조체의 연결패드 수가 증가하여도, 외부 연결용 접속 터미널은 필요한 크기와 피치를 가질 수 있다. 따라서, 회로 기판에의 연결의 신뢰성이 증가될 수 있다.
다른 장점으로는 반도체 패키지를 사용하는 전자 부품이 소형화될 수 있다. 또한, 회로 소자 사이에 와이어 길이가 줄어들기 때문에, 회로 특성이 개선될 수 있다.
상기 효과를 얻기 위하여, 본 발명의 첫번째 측면에 의하여 제공되는 반도체 패키지는, 적어도 하나의 베이스판과, 반도체 기판에 형성된 복수의 외부 접속 전극을 갖고 베이스판의 일면에 각각 형성된 하나 또는 복수의 반도체 구조체와, 반도체 구조체 주변에 베이스판의 일면에 형성된 절연층과, 적어도 하나의 상호 접속층을 포함하고 절연층 위에 형성된 각 상부의 상호접속부와, 적어도 몇몇의 반도체 구조체의 외부 접속 전극에 접속된 상위 상호 접속부, 예컨대, 납땜볼을 포함하는 돌출 전극을 가지고 상부 상호 접속부 위에 형성된 적어도 하나의 접속 터미널부와, 상부 상호 접속부의 연결 터미널을 제외한 부분과 절연막의 상부 표면을 덮는 상부 절연막과, 적어도 하나의 상호 접속층을 포함하고 베이스판의 다른 표면 위에 각각 형성된 하부 상호접속부, 적어도 몇개의 상부 상호접속부로 전기적으로 접속되는 하부 상호접속부, 하부 상호 접속부의 연결 터미널부를 제외한 부분과 베이스판의 다른 표면을 덮는 하부 절연막과, 그리고 하부 상호접속부의하나의 상호 접속층에 상부 상호 접속부의 하나의 상호 접속층을 연결하는 수직 도전부를 구비하여 이루어지며, 예컨대, 전자 부품은 연결 터미널부에 연결되고 하부 절연막이나 상부절연막에 실장되거나, 커패시터 회로 소자, 인덕터 회로 소자, 또는 안테나 회로소자와 같은 박막 회로소자가 몇개의 하부 상호 접속부 또는 몇개의 상부 상호 접속부에 의해 형성된다.
상기 효과를 얻기 위해, 본 발명의 두번째 측면에 의한 반도체 패키지 제조방법은, 베이스판의 일면 위에 서로에 대해 반도체 구조체를 분리하면서 반도체 기판 위에 형성된 복수의 외부 연결 전극을 각각 가지는 복수의 반도체 구조체를 배치하며, 반도체 구조체 주변의 베이스판의 일면 위에 절연층을 형성하며, 절연층 위에 적어도 하나의 연결 터미널부를 가지고 적어도 하나의 상호 접속층을 포함하는 각 상부 상호접속부를 형성하며, 반도체 구조체의 외부 연결 전극으로 연결되는 적어도 몇개의 상부 상호접속부를 형성하며, 절연층과 상부 상호접속부의 연결 단터미널부를 제외한 부분을 덮는 상부 절연막을 형성하며, 베이스판의 타면에 적어도 하나의 상호접속층과 적어도 하나의 연결 터미널부를 포함하는 각 하부 상호접속부를 형성하며, 하부 상호 접속부의 연결 터미널부를 제외한 부분과 베이스판의 타면을 덮는 하부 절연막을 형성하며, 베이스판과 절연층에서 관통홀을 형성하며, 관통홀에 하부 상호접속층의 하나에 상부 상호접속층의 하나를 연결하는 수직 도전부를 형성하는 것을 포함하여 이루어지며, 예를 들어, 상부 절연막이나 하부 절연막 위에 전자 부품을 실장하고, 연결 터미널부에 전자 부품을 연결하는 것을 또한 포함한다.
상기 효과를 얻기 위하여, 본 발명의 제 3 측면에 의하면 제 1 반도체 패키지와 제 2 반도체 패키지를 포함하는 반도체 패키지가 제공되는 데, 제 1 반도체 패키지는, 적어도 하나의 베이스판, 상기 베이스판의 한 면 위에 형성되고 반도체 기판 위에 형성된 복수의 외부 연결 전극을 가진 적어도 하나의 반도체 구조체, 상기 반도체 구조체 주변의 베이스판의 상기 한면 위에 형성된 절연층, 및 적어도 하나의 상호접속층을 포함하며, 적어도 몇개의 상기 상부 상호접속부가 상기 반도체 구조체의 외부 연결 전극에 연결되고 적어도 하나의 연결 터미널부를 가지며 상기 절연층 위에 각각 형성된 상부 상호접속부를 포함하며, 상기 제 2 반도체 패키지는, 적어도 하나의 베이스판, 반도체 기판 위에 형성된 복수의 외부 연결전극을 갖고 상기 베이스판의 일 표면 위에 형성된 적어도 하나의 반도체 구조체, 상기 반도체 구조체 주변의 상기 베이스판의 상기 일면에 형성된 절연층, 적어도 하나의 상호접속층을 포함하며, 적어도 몇개의 상부 상호접속부가 상기 반도체 구조체의 외부 연결 전극에 연결되고 적어도 하나의 연결 터미널부를 가지며 상기 절연층 위에 형성된 상부 상호접속부, 및 적어도 하나의 상호접속층을 포함하며, 적어도 몇개의 하부 상호접속부는 상기 상부 상호접속부에 전기적으로 연결되고 적어도 하나의 연결 터미널부를 가지며상기 베이스판의 타면에 각각 형성되는 하부 상호접속부를 포함하며, 상기 하나 또는 복수의 제 2 반도체 패키지는 서로 연결되고 상기 제 1 반도체 패키지 위에 적층되고, 그리고, 상부 측의 상기 반도체 패키지의 하부 상호접속부의 연결 터미널부이 서로 적층된 상기 복수의 제 2 반도체 패키지 사이의 연결부와 상기 제 1 반도체 패키지와 그 위에 적층된 상기 제 2 반도체 패키지 사이의 연결부의 하나에 의하여 도전성 재료로 채워진 관통홀을 가지는 접착층을 개재하여 하부 측의 상기 반도체 패키지의 상기 상부 상호접속부의 연결 터미널부에 연결된다.
상기 효과를 달성하기 위하여 본 발명의 제 4 측면에 의하면 제 1 반도체와 제 2 반도체 패키지를 포함하는 반도체 패키지 제조방법이 제공되는 데, 여기에서 제 1 반도체 패키지는, 적어도 베이스판, 상기 반도체 기판에 형성된 복수의 외부 연결 전극을 갖고 베이스판의 한 면에 형성된 적어도 하나의 반도체 구조체, 상기 반도체 구조체 주변의 베이스판의 상기 한 면에 형성된 절연층, 및 적어도 하나의 상호접속층을 포함하고 절연층 위에 각각 형성된 상부 상호접속부로서, 적어도 몇개의 상부 상호접속부는 적어도 하나의 연결 단말부를 갖고 있고 반도체 구조체의 외부 연결전극으로 연결되는 상부 상호접속부를 포함하며, 제 2 반도체 패키지는, 적어도 베이스판, 상기 반도체 기판 위에 형성된 복수의 외부 연결 전극을 갖고 베이스판의 한 면 위에 형성된 적어도 하나의 반도체 구조체, 반도체 구조체 주변의 베이스판의 상기 한 면에 형성된 절연층, 적어도 하나의 상호접속층을 포함하고 절연층 위에 각각 형성된 상부 상호접속부로서, 적어도 몇개의 상부 상호접속부는 적어도 하나의 연결 단말부를 갖고 있고 반도체 구조체의 외부 연결전극으로 연결되는 상부 상호접속부, 및 적어도 하나의 상호접속층을 포함하고 베이스판의 다른 면 위에 각각 형성된 하부 상호접속부로서, 적어도 몇개는 적어도 하나의 연결 단말부를 갖고 상부 상호접속에 전기적으로 연결된 하부 상호접속부를 포함하는 제 1 반도체 패키지와 제 2 반도체 패키지를 포함하는 반도체 패키지의 제조방법으로서: 상기 제 1 반도체 패키지 위에 하나 또는 복수의 제 2 반도체 패키지를 적층하며; 및 서로 적층된 상기 복수의 제 2 반도체 패키지 사이 부분과 제 1 반도체 패키지와 그 위에 적층된 제 2 반도체 패키지 사이 부분의 하나에 의해 하부측 위에 반도체 패키지의 상부 상호접속부의 연결 터미널부로 상부측의 반도체 패키지의 하부 상호접속부의 연결 터미널부를 연결하는 것을 포함한다.
본 발명의 반도체 패키지에 따르면, 외부 접속을 위해 사용되는 돌출 전극을 가지는 연결 터미널부의 배치영역은 반도체 구조체의 크기 보다 더 크게 제조될 수 있다. 반도체 구조체의 연결패드들의 수가 증가하여도, 연결 터미널부의 크기와 피치의 감소는 억제될 수 있으며 필요 크기는 보장한다. 따라서, 회로기판에의 연결의 신뢰성은 증가될 수 있다.
또한, 전자 부품 혹은 박막 회로 소자가 반도체 패키지 위에 장착될 수 있거나 복수의 반도체 패키지들이 서로 적층될 수 있다. 전자 부품 혹은 박막 회로소자는 반도체 구조체 위에 일체로 장착되거나 혹은 복수의 반도체 구조체들이 고밀도로 장착될 수 있으므로, 이러한 반도체 패키지를 사용하는 전자 기구의 크기 감소가 증대될 수 있다. 또한, 반도체 구조체와 박막 회로소자 혹은 전자 부품 사이 혹은 반도체 구조체들 사이의 배선 길이가 감소될 수 있으므로, 회로 특성이 향상될 수 있다.
본 발명과 제조방법등에 의한 반도체 구성체를 가지는 반도체 패키지는 첨부되는 도면에 도시한 실시예에 기초하여 이하에서 상세히 설명할 것이다.
<제 1 실시예>
도 1은 본 발명의 제 1 실시예에 의한 반도체 패키지를 도시하는 단면도이다.
이 반도체 패키지는 4각 평면형을 가진 베이스판(1)을 가졌다. 베이스판(1)은 유리 섬유, 아라미드 섬유, 또는 에포시 수지를 가진 액정 섬유, 폴리미드 수지, BT(비스마레이미드 트리아진)수지, 또는 PPE(폴리페닐렌 에테르)를 충만함으로서 조합된 절연재료로 만들어졌다. 선택적으로, 베이스판(1)은 실리콘, 유리, 세라믹, 또는 단일성 수지와 같은 절연재료로 만들어질 수도 있다.
반도체 구성체(2)의 하부면은 4각 평면형을 가지고 다이 본딩 재료로 만들어진 접착층을 통해서 베이스판(1)의 상부 면(한 면)의 중심부로 접착되는 베이스판(1)보다 약간 더 작다. 이 경우에, 반도체 구성체(2)는 상호접속, 기둥형 전극, 그리고 일반적으로 CSP로 불리는 밀봉막(이후에 설명)을 가진다. 반도체 구성체(2)는 또한 상호 접속을 형성하는 방법, 기둥형 전극 때문에, 특별히 웨이퍼-레벨 CSP (W-CSP)라 불리고, 실리콘 웨이퍼위에 밀봉막과 개별적인 반도체 구성체(2)를 얻기 위해 다이스를 실행하는 것이 사용되는데, 이후에 설명할 것이다.
반도체 구성체(2)의 구조는 이하에서 설명할 것이다.
반도체 구성체(2)는 실리콘 기판(반도체 기판)(4)을 가진다. 실리콘 기판(4)은 접착층(3)을 통해서 베이스판(1)으로 접착된다. 소정의 기능을 가지는 집적회로는 실리콘 기판(4)의 상부 표면의 중심부에 형성된다. 복수의 연결패드(5)는 상부 표면위에 주변부에서 형성된다. 연결패드(5)는 집적회로와 전기적으로 연결이 되고 알루미늄-기반 금속으로 만들어진다.
실리콘 산화물로 만들어진 절연막(6)은 각 연결패드(5)의 중심부를 제외하는 연결패드(5)와 실리콘 기판(4)위의 상부 표면위에 형성된다. 각 연결패드(5)의 중심부는 절연막(6)에서 형성된 개구부(7)를 통해서 노출이 된다.
에폭시 수지나 폴리미드 수지로 만든 보호막(절연막)(8)은 절연막(6)의 상부표면위에 형성된다. 이 경우에, 개구부(9)는 절연막(6)의 개구부(7)로 대응하는 위치에서 보호막(8)에 형성된다. 각 연결패드(5)의 상부 표면으로부터 연장한 구리로 만들어진 기초적인 금속층(10)은 보호막(8)의 상부 표면위에 소정 부분에 개구부(7)와 개구부(9)를 통해 노출된다.
구리로 만들어진 상호접속(11)은 각각, 기초적인 금속층(10)의 전체 상부 표면위에 형성된다.
구리로 만들어진 기둥형 전극(외부 연결 전극)(12)은 각 상호접속(11)의 연결패드 부분의 상부 표면위에 형성된다. 에폭시 수지나 폴리미드 수지로 만들어진 밀봉막(절연막)(13)은 상호접속(11)을 포함하는 보호막(8)의 상부 표면(8)과 기둥형 전극(12) 주변에 형성된다. 밀봉막(13)의 상부 표면은 이들 기둥형 전극(12)으로 가득차 있다. 상기 언급한 대로, W-CSP라 불리는 반도체 구성체(2)는 실리콘 기판(4), 연결패드(5), 그리고 절연막(6)을 포함하고, 또한 보호막(8), 상호접속(11), 기둥형 전극(12)과, 밀봉막(13)을 포함한다.
사각 프레임형을 가진 절연층(14)은 반도체 구성체(2)주변에 베이스판(1)의 상부 표면위에 형성된다. 절연층(14)의 상부 표면은 반도체 구성체(2)로 실체 가득 차 있다.
절연층(14)은 예를 들어, 열경화성 수지에서 유리 섬유나 실리카 주입기와 같은 강화 재료를 흩어지게 함으로서 준비된 재료나 열경화성 수지로 만들어진다.
편평한 상부 표면을 가지는 제 1 상부 절연막(15)은 반도체 구성체(2)와 절연층(14)의 상부 표면 위에 형성된다. 제 1 상부 절연막(15)은 구조 기판을 위해 사용되는 구조 재료로 통상적으로 불린다. 제 1 상부 절연막(15)은 예를 들어, 섬유나 주입기와 같은 강화 재료를 함유하는 에폭시 수지나 BT 수지와 같은 열경화성 수지로 만들어진다. 이 경우에, 섬유는 유리 섬유나 아라미드 섬유이다. 주입기는 실리카 주입기나 세라믹 주입기이다.
구리로 만들어진 상부 기초 금속층(16)은 제 1 상부 절연막(15)의 상부 표면위의 소정 부분에 형성이 된다. 구리로 만들어진 상부 상호접속(17)은 각 상부 기초 금속층(16)의 전체 상부 표면으로 형성된다. 상부 상호 접속(17)을 포함하는 적어도 몇개의 상부 기초 금속층(16)은 기둥형 전극(12)의 상부 표면의 중심부로 대응하는 부분에서 제 1 상부 절연막(15)에 형성된 개구부(18)를 통해서 기둥형 전극(12)의 상부표면으로 전기적으로 접속된다.
납땜 저항으로 이뤄진 제 2 상부 절연막(19)은 제 1 상부 절연막(15)의 상부 표면과 상부 상호 접속(17)으로 형성된다.
개구부(20)는 각 상부 상호접속(17)의 연결 단말부에 대응하는 부분에 제 2 상부 절연막(19)에 형성된다. 납땜 볼(21)은 상부 상호 접속(17)의 연결단말부로 전기적으로 접속되고 각 개구부(20)의 내부와 상부에 형성된다. 복수의 납땜 볼(21)은 제 2 상부 절연막(19)위에 매트릭스에 배치된다.
평평한 하부 표면을 가진 제 1 하부 절연막(22)은 베이스판(1)의 하부 표면(다른 면)위에 형성된다. 제 1 하부 절연막(22)은 예를 들어, 제 1 상부 절연막(15)과 같은 재료로 만들어졌다. 구리로 만들어진 하부 기초 금속층(23)은 제 1 하부 절연막(22)의 하부 표면위의 소정 위치에 형성된다. 구리로 만들어진 하부 기초 금속층(23)은 제 1 하부 절연막(22)의 하부 면위의 소정 위치에서 형성이 된다. 구리로 만들어진 하부 상호 접속(24)은 각 하부 기초 금속층(23)의 전체 하부 면위에 형성된다.
납땜 저항으로 만들어진 제 2 하부 절연막(25)은 하부 상호접속(24)과 제 1 하부 절연막(22)의 하부 표면위에 형성된다. 개구부(26)는 각 하부 상호 접속(24)의 연결 단자부에 대응하는 부분에 하부 절연막(25)에 형성된다.
상부 상호 접속(17)을 포함하는 적어도 몇개의 상부 기초 금속층(16)은 수직 전도부(28)를 통하여 하부 상호 접속(24)을 포함하는 하부 기초 금속층(23)과 전기적으로 연결된다. 각각의 부분(28)은 관통홀(27)의 내부 표면상에 형성되고, 구리층(28b)과 구리로 만들어진 기초 금속층(28a)을 포함한다. 홀(27)은 절연막(15), 절연층(14), 베이스판(1), 그리고 소정 위치에서 제 1 하부 절연막(22)으로 형성된다. 이 경우에, 구멍은 구리층(28b)에서 형성된다. 선택적으로, 상부와 하부 상호 관련 (17, 24) 사이의 만족한 전기 전도성을 얻기 위하여, 구멍은 구리 페이스트, 은 페이스트, 또는 전도성 수지와 같은 전도성 재료(29)로 채워져 있을수도 있다. 선택적으로, 구멍 부분은 반도체 패키지로 웨이퍼와 같은 어떤 외부 불순물의 침입을 방지함으로서 신뢰성을 증가시키기 위하여 절연성 수지로 채워질 수도 있다.
본 실시예에서, 베이스판(1)의 크기는 어느 정도 범위는 반도체 구성체(2)의 것보다도 더 크다. 따라서, 상부 상호 접속(17)의 연결 단자부의 배치 영역은 어느 범위까지 반도체 구성체(2)의 크기보다 더욱 크게 만들수 있다.
더욱 상세하게는, 매트릭스에 배치된 상부 상호 접속(17)의 연결 단자부는 반도체 구성체(2)에 대응하는 영역 뿐만이 아니라 반도체 구성체(2)의 외측면 바깥에 배치된 절연층(14)으로 대응하는 영역에 배치된다. 납땜 볼(21)은 제 2 상부 절연막(19) 위에 매트릭스에 배치되고, 최외각 위치에서 적어도 납땜 볼(21)은 반도체 구성체(2) 주변에 배치된다. 이러한 구조로, 실리콘 기판(4) 위에 연결패드(4)의 수가 늘어날 때 조차도, 납땜 볼(21)의 피치와 크기의 감소는 필요한 크기를 보증을 할 동안에 억제될 수 있다. 회로 기판의 연결을 위한 정열이 용이하기 때문에, 회로 기판의 연결을 위한 비용은 줄어들 수 있고, 회로 기판의 연결을 위한 신뢰성은 증가될 수 있다.
본 반도체 패키지에서, 상기 언급한 대로, 하부 상호 접속(24)은 베이스판(1) 아래에 형성된 제 1 하부 절연막(22) 아래에 형성된다. 수직 전도부(28)를 통해서 적어도 몇개의 상부 상호 접속(17)이 연결된 하부 상호 접속(24)은 제 1 상부 절연막(15), 절연층(14), 베이스판(1), 그리고 제 1 하부 절연막(22)에 형성된다. 후에 설명한 대로, 예를 들어, 커패시터 회로 소자와 같은 박막 회로소자, 인덕터 회로 소자, 또는 안테나 회로 소자는 적어도 몇개의 하부 상호 접속(24)에 의해 형성 될 수 있다. 박막 회로 소자는 수직 전도부(28)를 통하여 상부 상호접속(17)에 연결될 수 있다. 선택적으로, 후에 설명이 됨에 따라, 예를 들어, IC 칩과 같은 커패시터 또는 레지스터 또는 전자 부품과 같은 칩 부품은 제 2 하부 절연막(25)의 상부면 위에 실장될 수도 있다. 이러한 구조로, 이러한 반도체 패키지를 이용한 전자 부품의 크기감소가 촉진될 수 있다. 또한, 반도체 구성체와 박막 회로 소자 또는 전자 부품 사이의 배선 길이는 감축될 수 있기 때문에, 회로 특성이 개선될 수 있다.
(제조 방법)
반도체 패키지 제조방법의 예는 이하에서 설명할 것이다. 첫째로, 반도체 패키지에 적용되는 반도체 구성체 제조방법의 예를 서술한다.
도 2는 제 1 실시예에 의한 반도체 패키지로 적용되는 반도체 구성체를 제조방법의 예를 도시하는 단면도이다.
이 경우에, 도 2에 도시한 대로, 구조가 준비되고, 알루미늄 기초 금속으로 만들어진 연결패드(5), 실리콘 산화물로 만들어진 절연막(6), 그리고 에폭시 수지나 폴리미드 수지로 만들어진 보호막(8)은 웨이퍼 상태에서 실리콘 기판(반도체 기판)(4)위에 형성된다. 연결패드(5)의 중심부가 절연막(6)과 보호막(8)에 형성된 개구부(7)과 (9)를 통하여 노출이 된다. 상기 구조에서, 소정의 기능을 가진 집적 회로는 웨이퍼 상태에서 각각의 실리콘 기판(4)의 영역으로 형성되어, 각 반도체 구성체가 형성된다. 각 연결패드(5)는 대응하는 영역에서 형성된 집적회로와 전기적으로 접속된다.
다음에, 도 3에 도시한 대로, 기초 금속층(10)은 개구부(7, 9)를 통해서 노출된 연결패드(5)의 상부면을 포함해서, 보호막(8)의 전체 상부면 위에 형성된다. 이 경우에, 기초 금속층(10)은 스퍼터링함으로서 형성된 구리층 또는 무전자 도금에 의해 형성되는 구리층만을 가질수 있다. 선택적으로, 구리층은 스퍼터링함으로서 형성된 박막 티타늄층 위에 스퍼터링함으로서 형성될 수도 있다.
다음에, 도금 저항막(31)은 기초 금속층(10)의 상부 면위에 형성되고 나서 패턴이 된다. 이 경우에, 도금 저항막(31)은 각 상호접속(11)의 형태 영역으로 대응하는 위치에서 개구부(32)를 가진다.
구리 전자도금은 도금 저항막(31)의 각 개구부(32)에 기초 금속층(10)의 상부 표면위에 상호 접속(11)을 형성하기 위해 도금 전류 통로로서 기초 금속층(10)을 이용하는 것이 실행된다. 그때, 도금 저항막(31)이 제거된다.
도 4에 도시한 대로, 도금 저항막(33)이 형성되고 나서 상호접속(11)을 포함하는 기초 금속층(10)의 상부 표면위에 패턴이 된다. 이 경우에, 도금 저항막(33)은 각 기둥형 전극(12)의 형태 영역에 대응한 위치에서 개구부(34)를 가졌다. 구리 전자도금은 도금 저항막(33)의 각 개구부(34)에 상호 접속(11)의 연결패드 부분의 상부 표면위에 기둥형 전극(12)을 형성하기 위해 도금 전류 통로로서 기초 금속층(10)을 이용하여 실행된다. 그 후, 도금 저항막(33)이 제거된다. 기초 금속층(10)의 불필요한 부분은 도 5에 도시한 대로, 기초 금속층(10)이 상호 접속(11) 아래에만 남겨지도록 마스크처럼 상호 접속(11)을 이용해서 에칭함으로서 제거된다.
도 6에서 도시한 대로, 에폭시 수지나 폴리미드 수지로 만들어진 밀봉막(13)은 필름막이 기둥형 전극(12)의 높이보다 더 높도록 화면 인쇄, 스핀 도포, 또는 다이 도포를 함으로서 기둥형 전극(12)과 상호 접속(11)을 포함하는 보호막(8)의 전체 상부 표면위에 형성된다. 따라서, 이 상태에서, 기둥형 전극(12)의 상부 표면은 밀봉막(13)으로 덮여져 있다.
밀봉막(13)의 상부 표면과 기둥형 전극(12)은 도 7에 도시한 대로, 기둥형 전극의 상부 표면을 노출하기 위하여 적당하게 광택을 낸다. 기둥형 전극(12)의 노출된 상부 표면을 포함하는 밀봉막(13)의 상부 표면은 또한 평면화된다. 기둥형 전극(12)의 상부 표면이 적당하게 광택을 내는 이유는 기둥형 전극(12)이 변동을 취소함으로서 균일하게 되는 필요성이 있고 전자도금이 변동을 가짐에 의해 형성되는 것이다.
도 8에 도시한 대로, 접착층(3)은 실리콘 기판(4)의 전체 하부 표면으로 접속된다. 접착층(3)은 열처리와 압착에 의해 반-경화 상태에 실리콘 기판(4)에 달라붙고 에폭시 수지나 폴리미드 수지와 같은 다이본딩 재료로 만들어졌다. 다음에, 실리콘 기판(4)에 달라붙는 접착층(3)은 다이싱 테이프에 붙여진다. 도 9에 도시한 다이싱 단계를 거친후, 각 구조는 다이싱 테입으로부터 벗겨진다.
따라서, 도 1에서 도시한 대로, 실리콘 기판(4)의 하부 표면위에 접착층(3)을 각 가지고 있는 복수의 반도체 구성체(2)가, 얻어진다.
이렇게 얻어진 반도체 구성체(2)에서, 접착층(3)은 실리콘 기판(4)의 하부 표면 위에 존재한다. 따라서, 다이싱 단계 후의 각 반도체 구성체(2)의 실리콘 기판(4)의 하부 표면위에 접착층을 형성하기 위해 아주 방해되는 작동이 불필요하게 된다. 다이싱 단계 후에 다이싱 테이프로부터 각 반도체 구성체를 벗기기 위한 작동은 다이싱 단계 후에 각 반도체 구성체(2)의 실리콘 기판(4)의 하부 표면 위에 접착층을 형성하기 위한 작동보다도 훨씬 더 단순화된다.
일예를 이하에 서술하면, 도 1에서 도시한 반도체 패키지는 상기 방식에서 얻어진 반도체 구성체(2)를 이용하여 제조된다.
도 10은 이 실시예에 의한 반도체 패키지를 제조하는 방법의 예를 도시하는 단면도이다.
우선, 도 10에서 도시한 대로, 베이스판(1)이 준비된다. 베이스판(1)은 도 1에서 도시한 복수의 베이스판(1)이 샘플화할 수 있을 정도로 크다. 베이스판(1)은 그 형태가 제한되지 않음에도, 직사각 평면형을 가졌다. 다음에, 반도체 구성체(2)의 실리콘 기판(4)의 하부 표면으로 접착되는 접착층(3)은 베이스판(1)의 상부 표면(하나의 표면)위에 복수의 소정 부분에 접착된다. 이 접착과정에서, 접착층(3)은 마침내 열처리와 압착에 의해 설정된다.
다음에, 제 1 절연재료(14a)는 예를 들어, 화면 인쇄나 스핀 도포에 의한 최외각 위치에서 배치된 바깥측과 반도체 구성체(2) 사이에 베이스판(1)의 상부 표면위에 형성된다. 쉬트형 제 2 절연재료(15a)는 제 1 절연재료(14a)의 상부 표면위에 놓인다.
또한, 쉬트형 제 3 절연재료(22a)는 베이스판(1)의 하부 표면(다른 면)위에 놓여진다. 제 1 절연재료(14a)는 예를 들어, 열경화성 수지에서 유리 섬유 또는 실리카 주입기와 같은 강화 재료를 분산시킴으로서 준비된 재료 또는 열경화성 수지로 만들어진다.
쉬트형 제 2 및 제 3 절연재료(15a, 22a)는 제한되지는 않지만 바람직하게는 축적재료로 만들어진다. 축적재료로서, 실리카 주입기와 반-경화를 가지고 혼합된, 에폭시 수지나 BT 수지와 같은 열경화성 수지가 사용될 수 있다. 그러나, 제 2와 제 3 절연재료(15a, 22a)는, 오로지 열경화성 수지인 것만을 제외한 주입기가 없는 것을 함유하는 재료 또는 열경화성 수지를 반-경화함으로서 준비된 쉬트형 수지침투 가공재료가 사용될 수도 있다.
제 1 내지 제 3 절연재료 (14a, 15a 및 22a)는 도 11에서 도시한 한쌍의 열/압착 판(37, 38)을 사용함으로서 열처리되고 눌려진다. 따라서, 절연층(14)은 반도체 구성체(2)와 최외각 위치에서 배치된 이들 외부측 사이에 베이스판(1)의 상부 표면위에 형성된다. 제 1 상부 절연막은 절연층(14)과 반도체 구성체(2)의 상부 표면 위에 형성된다. 제 1 하부 절연막(22)은 베이스판(1) 위의 하부 표면위에 형성된다.
이 경우에, 제 1 상부 절연막(15)의 상부 면은 상부 열처리/압착 판(37)의 하부 표면에 의해 눌려지고 그러므로 편평하게 된다. 제 1 하부 절연막(22)의 상부면은 하부 열처리/압착 판(38)의 상부 표면에 의해 눌려지고 그러므로 편평하게 된다. 따라서, 어떤 광택 단계도 제 1 하부 절연막(22)의 것과 제 1 상부 절연막(15)의 상부면을 평탄화하기 위하여 필수적이지 않다. 이러한 이유로, 베이스판(1)이 예를 들어, 500 X 500 mm, 크기를 갖고 상대적으로 클 때에도, 베이스판(1)위에 배치된 복수의 반도체 구성체(2)를 위한 제 1 상부 절연막(15)의 상부 표면과 제 1 하부 절연막(22)은 즉시 쉽게 평탄화 할 수 있다.
다음에, 도 12에서 도시한 대로, 개구부(18)는 예를 들어, 레이저 빔을 가지고 구조를 방사하기 위한 레이저 정합에 의한 기둥형 전극(12)의 상부면의 중심부에 대응하는 부분에서 제 1 상부 절연막(15)이 형성된다.
관통홀(27)은 이산화탄소 레이저 빔을 가진 구조를 방사하기 위한 기계 드릴이나 레이저 정합을 사용함으로서 소정 위치에 제 1 상부 절연막(15), 절연층(14), 베이스판(1), 그리고 제 1 하부 절연막(22)이 형성된다. 개방부(18)와 관통홀(27)을 통해 생성된 에폭시 도포는 필요에 따라, 도포 해제 과정에 의해 제거된다.
도 13에서 도시한 대로, 상부 기초 금속층(16), 하부 기초 금속층(23), 그리고 기초 금속층(28a)은 개구부(18)를 통해 노출된 기둥형 전극(12)의 상부면, 제 1하부 절연막(22)의 전체 상부 표면, 그리고 관통홀(27)의 내부면을 포함하여 제 1 상부 절연막(15)의 전체 상부 면위에 구리 비전자 판에 의해서 형성된다.
다음에, 각각, 도금을 패턴함으로서, 상부 상호 접속(17)과 하부 상호 접속(24)은 상부 기초 금속층(16)의 상부면과 하부 기초 금속층(23)의 상부면에 형성된다. 더욱 상세하게는, 상부 도금 저항막(41)이 형성되고 하부 기초 금속층(23)의 상부면 위에 패턴된다. 하부 도금 저항막(42)도 또한 형성되고 하부 기초 금속층(23)의 상부면 위에 패턴된다. 이 경우에, 개구부(43)는 관통홀(27)을 포함해서 상부 상호 접속(17)의 형태 영역으로 대응하는 위치에서 상부 도금 저항막(41)에 형성된다. 또한, 개구부(44)는 관통홀(27)을 포함해서 하부 상호 접속(24)의 형태 영역으로 대응하는 부분에서 하부 도금 저항막(42)에 형성된다.
구리 전자도금은 도금 전류 통로로서 상부 기초 금속층(16), 하부 기초 금속층(23), 그리고 기초 금속층(28a)을 사용함으로서 실행이 된다. 따라서, 상부 상호접속(17)은 상부 도금 저항막(41)의 개구부(43)에서 상부 기초 금속층(16)의 상부면 위에 형성된다. 하부 상호접속(24)은 하부 도금 저항막(42)의 개방부(44)에서 하부 기초 금속층(23)의 상부면 위에 형성된다. 더 나아가, 구리층(28b)은 관통홀(27)에서 기초 금속층(28a)의 표면 위에 형성된다.
도금 저항막 (41)과(42)가 제거된다. 기초 금속층(16)과 (23)의 불필요한 부분은 마스크로 상부 상호 접속(17)과 하부 상호 접속(24)을 이용하여 에칭함으로서 제거가 된다. 도 14에서 도시한 대로, 상부 기초 금속층(16)은 상부 상호 접속(17)의 아래에만 남게 된다. 이 상태에서, 상부 상호 접속(17)을 포함하는 적어도 몇개의 상부 기초 금속층(16)은 제 1 상부 절연막(15)의 개구부(18)를 통해서 기둥형 전극(12)의 상부면에 연결된다. 적어도 몇개의 상부 상호 접속(17)을 포함하는 상부 기초 금속층(16)과 하부 상호 접속(24)을 포함하는 하부 기초 금속층(23)은, 관통홀(27)의 내부 면 위에 형성된, 기초 금속층(28a)과 구리층(28b)을 각 포함하는 수직 전도부(28)를 통해서 연결된다.
도 15에서 도시한 대로, 각 수직 전도부의 공간은 구리 페이스트, 은 페이스트, 또는 화면 인쇄에 의한 전도성 수지와 같은 전도성 재료(29)로 채워진다. 각 관통홀(27)로부터 돌출한 여분의 전도성 재료(29)는 필요에 따라, 버핑함으로서 제거된다.
납땜 저항으로 만들어진 제 2상부 절연막(19)은 화면 인쇄나 스핀 도포를 함에 의해 상부 상호 접속(17)을 포함하는 제 1 상부 절연막(15)의 상부 면위에 형성된다. 이 경우에, 개구부(20)는 상부 상호 접속(17)의 연결패드부로 대응하는 부분에서 제 2상부 절연막(19)에서 형성이 된다. 또한, 납땜 저항으로 만들어진 제 2하부 절연막(25)은 화면 인쇄 또는 스핀 도포에 의해 하부 상호접속(24)을 포함하는 제 1 하부 절연막(22)의 상부 면에 형성된다. 이 경우에, 개구부(26)는 하부 상호 접속(24)의 연결패드부로 대응하는 부분에서 제 2 하부 절연막(25)에 형성된다.
납땜 볼(21)은 상부 상호접속(17)의 연결패드부로 연결되고 개구부(20)의 위와 안쪽에 형성된다. 제 2상부 절연막(19), 제 1 상부 절연막(15), 절연층(14), 베이스판(1), 제 1 하부 절연막(22), 그리고 제 2 하부 절연막(25)은 인접한 반도체 구성체(2) 사이를 자르게 되어, 도 1에 도시한 복수의 반도체 소자가 얻어진다.
상기 제조방법에 있어서, 복수의 반도체 구성체(2)는 접착층(3)을 통해서 베이스판(1) 위에 배치된다. 특별히, 상부 상호접속(17), 하부 상호 접속(24), 수직 전도부(28), 그리고 납땜 볼(21)은 복수의 반도체 구성체(2)를 위하여 즉시 형성된다. 그때, 구조는 복수의 반도체 소자를 얻기 위하여 분리가 된다. 따라서, 제조단계가 단순화될 수 있다. 도 12에서 도시한 제조단계로부터, 복수의 반도체 구성체(2)는 베이스판(1)과 함께 수송될 수 있다. 이것은 또한 제조단계를 단순화한다.
제 1 실시예에 의한 반도체 패키지의 변형는 이하에서 서술한다.
(제 1 변형)
상기 실시예에서, 납땜 볼(21)은 그것 주위에 반도체 구성체(2)의 전체 상부면과 절연층(14)에 상응하는 매트릭스에 배치된다. 그러나, 본 발명은 이것에 국한되지는 않는다. 예를 들어, 납땜 볼(21)은 반도체 구성체(2) 주변에 절연층(14)으로 대응하는 영역만이 배치될 수 있다. 이 경우에, 납땜 볼(21)은 반도체 구성체(2)의 4가지 측의 하나에서 3가지 측만을 제외하고 반도체 구성체(2) 주변에 완전히 형성되지 않을 수도 있다.
(제 2 변형)
상기 실시예에서, 도 13에서 도시한 것처럼, 상부 상호 접속(17)과 하부 상호 접속(24)은 전자 도금에 의해 도금을 패터닝 함으로서 형성된다. 그러나, 본 발명은 이것에 국한되지 않는다. 상호 접속은 에칭을 패터닝 함으로서 형성될 수 있다. 더욱 상세하게는, 예를 들어, 구리층은 상부기초 금속층(16)의 전체 표면 위의 전자도금, 하부 기초 금속층(23), 그리고 기초 금속층(28a)에 의해 형성되어, 비전자 판에 의해 형성된다. 구리층과 상부 기초 금속층(16), 하부 기초 금속층(23), 그리고 기초 금속층(28a)은 도 14에 도시한 대로, 하부 기초 금속층(23)을 포함해서 상부 기초 금속층(16)과 하부 상호접속(24)을 포함하여 상부 상호 접속(17)을 형성하기 위한 포토리소그래피에 의해 연속적으로 패턴화된다. 어떤 방법에 있어서는, 탄소로 만들어진 박전도막은 비전자 판 이전에 각 관통홀(27)에 형성될수도 있다.
(제 3 변형)
집적의 정도가 높아짐에 따라서, 상부 상호접속(17)의 마이크로 패터닝은 상대적으로 좋은 것이 요구가 된다. 다른 한편으로는, 하부 상호 접속(24)을 위하여 요구되는 패턴의 정확함은 인덕터 회로나 안테나 회로가 배선 패턴에 의해 형성되거나, 전자 구성요소를 실장하기 위해 상대적으로 조악한 상호 접속이 형성되도록 하는 박막 회로소자 때문에 상대적으로 낮아진다.
일반적으로, 상호 접속층의 패터닝의 정교함은 도금 저항막에 의해 형성된 패턴의 정교함에 의존하여 도금을 패터닝 함으로서 형성된다. 도금저항막은 상대적으로 두껍고, 그러므로, 측면 에칭량이 크다. 이러한 이유로, 패터닝의 정확도는 상대적으로 낮고, 패터닝 도금에 의해 형성된 상호접속 층의 패터닝 정확성이 또한 낮다. 따라서, 패터닝 도금이 마이크로패터닝에 적합하지 않는다. 다른 한편으로는, 상호 접속층의 패터닝의 정확성은 전자도금에 의해 형성된 상호접속층의 에칭의 패터닝 정확성에 의존하는 패터닝 에칭에 의해 형성된다. 이러한 상호 접속층은 상대적으로 가늘고, 그러므로, 측면 에칭량이 작다. 이러한 이유로, 패터닝은 상대적으로 높은 정확도로 실행될수 있다. 따라서, 패터닝 에칭은 마이크로패터닝에 적합하다.
하부 상호접속(24)은 패터닝 도금에 의해 형성된 우수한 마이크로패터닝이 필요로 하지 않는 반면에, 상부 상호 접속(17)은 상대적으로 우수한 마이크로패터닝을 필요로 하는 패터닝 에칭에 의해 형성될 수 있다. 이 경우에, 2개의 표면은 하나에서 하나로 동시에 또는 분리되어 처리될 수도 있다. 표면이 하나에서 하나로 분리되어 처리된다면, 하나의 표면은 또 다른 표면을 처리할 동안에 레지스트나 보호막으로 덮인다. 어느 처리 방법에 있어서도, 다음에 서술하는 수직 전도성 부분 형성방법이 이용될 수 있다.
(제 4 변형)
상기 실시예에서, 기초 금속층(28a)과 구리층(28b)을 포함하는 수직 전도부(28)는 각 관통홀(27)에 형성이 된다. 그러나, 본 발명은 이것에 국한되지는 않는다.
예를 들어, 관통홀(27)에서 기초 금속층(28a)과 구리층(28b)을 형성하는 대신에, 관통홀(27)은 수직 전도부를 형성하기 위해 구리 페이스트, 은 페이스트, 또는 전도성 수지와 같은 전도성 재료로 완전히 채워질 수 있다.
이 경우에, 관통홀(27)의 형성 이전에, 상부 기초 금속층(16), 상부 상호 접속(17), 하부 기초 금속층(23), 그리고 하부 상호접속(24)이 비전자 도금과 전자도금에 의해, 도 13에서 도시한 대로, 처음에 형성된다.
다음에, 보호막은 2개의 면 전체에 접착이 된다. 관통홀(27)은 이산화탄소 레이저빔을 가진 구조를 방사하기 위한 기계드릴이나 레이저 머시닝을 사용함으로서 보호막, 상부 기초 금속층(16), 상부 상호접속(17), 하부 기초 금속층(23), 그리고 하부 상호접속(24)을 포함하는 구조에서 형성된다. 각 관통홀(27)에서의 공간은 구리 페이스트, 은 페이스트, 또는 스크린 인쇄에 의한 전도성 수지와 같은 전도성 재료로 채워진다. 각 관통홀(27)로부터 돌출하는 여분의 전도성 재료는 버핑을 함으로서 제거된다. 전도성 재료가 소성되고 굳어질 때, 수직 전도부가 형성이 된다.
<제 2 실시예>
도 16은 본 발명의 제 2 실시예에 의한 반도체 패키지를 도시하는 단면도이다.
이 반도체 소자는 이하의 관점에서 도 1에서 도시한 제 1 실시예의 것과는 다르다. 접지층(51)은, 예를 들어, 구리박은 베이스판(1)의 상부면의 소정 부분에 형성되어 만들어진다. 반도체 구성체(2)의 실리콘 기판(4)의 하부면은 접착층(3)을 통해서 접지층(51)의 상부면에 접착된다. 접지층(51)의 소정 부분에 형성된 원형홀(52)의 내부면은 수직 전도부(28)의 기초 금속층(28a)에 연결된다. 이 경우에, 원형 홀(52)은 관통홀(27)의 형성과 동시에 접지층(51)에서 형성된다. 기초 금속층(28a)은 관통홀(27)에서 형성될 때, 기초 금속층(28a)은 접지층(51)에서 원형 홀(52)의 내부면으로 연결된다.
<제 3실시예>
도 17은 본 발명의 제 3 실시예에 의해서 반도체 패키지를 도시하는 단면도이다.
도 16의 제 2 실시예에서, 수직 전도부(28)는 접지층(51)에 연결된다. 그러나, 본 발명은 이것에 국한되지 않는다. 예를 들어, 도 17에 도시한 본 발명의 제 3 실시예에 따라, 하부 기초 금속층(23)을 포함하는 하부 상호접속(24)은 제 1 하부 절연막(22)과 베이스판(1)에 형성된 개구부(53)를 통해 접지층(51)에 연결될수 있다.
<제 4 실시예>
도 18은 본 발명의 제 4 실시예에 의한 반도체 패키지를 도시하는 단면도이다.
제 1 실시예에서, 단지 하나의 층만을 포함하는 상부 기초 금속층(16)은 도 1에 도시한 대로, 제 1 상부 절연막(15)에 형성된다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 도 16에서 도시한 본 발명의 제 4 실시예에 따라, 2개의 층이나 3개 이상의 층이 형성될 수도 있다.
더욱 상세하게는, 발전재료(Build-up)로 만들어진 제 1 상부 절연막(61)은 반도체 구성체(2)의 상부 면과 절연층(14)에 형성된다. 제 1 상부 기초 금속층(62)을 포함하는 제 1 상부 상호접속(63)은 제 1 상부 절연막(61)의 상부면 위에 형성되고 제 1 상부 절연막(61)에 형성된 개구부(64)를 통해 기둥형 전극(12)의 상부면에 연결된다.
발전 재료로 만들어진 제 2 상부 절연막(65)은 제 1 상부 상호접속(63)을 포함하는 제 1 상부 절연막(61)의 상부면 위에 형성된다. 제 2 기초 금속층(66)을 포함하는 제 2 상부 상호접속(67)은 제 2 상부 절연막(65)의 상부면 위에 형성되고 제 2 상부 절연막(65)에 형성된 개구부(68)를 통해서 제 1 상부 상호접속(63)의 연결패드부로 연결된다.
납땜 저항으로 만들어진 제 3 상부 절연막(69)은 제 2 상부 상호접속(67)을 포함하는 제 2상부 절연막(65)의 상부면 위에 형성되다. 개구부(70)는 제 2 상부 상호접속(67)의 연결패드부로 대응하는 부분에서 제 3 상부 절연막(69)에 형성된다. 납땜 볼(71)은 각 개구부(70) 상부와 안에 형성되고 제 2 상부 상호접속(67)의 하나에 대응하는 연결패드부로 연결한다.
제 4 실시예에서, 하부 기초 금속층(23)을 포함하는 하부 상호접속(24)과 제 1 상부 기초 금속층(62)을 포함하는 제 1상부 상호접속(63)은 수직 전도부(28)를 통해서 연결된다. 그러나, 본 발명은 이것에 국한되지는 않는다. 제 2 기초 금속층(66)을 포함하는 제 2 상부 상호접속(67)과 하부 기초 금속층(23)을 포함하는 하부 상호 접속(24)이 수직 전도부(28)를 통해서 연결될 수도 있다.
제 4 실시예에서, 납땜 볼(71)은 반도체 구성체(2) 주변에 직사각형 프레임 형태를 가진 절연층(14)으로 대응하는 영역에만 단지 형성된다. 결과적으로, 반도체 구성체(2)에 대응하는 영역에서 제 2 상부 절연막(65)의 상부면의 대부분은 납땜 볼(71)로 연결된 제 2 상부 상호접속(67)을 가지고 있는 것을 방지할 수 있는 여분의 영역이다. 전자소자의 크기는 제 2 상부 상호접속로부터 형성한 커패시터 회로소자, 인덕터 회로소자, 또는 안테나 회로 소자와 같은 박막 수동 소자(72), 이 여분 영역에서, 형성을 함으로서 감축될 수도 있다.
커패시터 또는 레지스터와 같은 칩 부품(73)은 소자길이와 배선길이를 부가적으로 감소하기 위하여 제 2 하부 절연막(25)의 상부면의 주변부의 소정 부분에 실장될 수도 있다. 이 경우에, 칩 부품(73)의 두 전극은 화면 인쇄에 의해 개구부(26)로 채워진 납땜부(74)를 통해서 하부 상호 접속(24)로 연결된다.
하부 상호접속로부터 형성된 커패시터 회로 소자와 같은 박막 수동소자(72), 인덕터 회로소자, 또는 안테나 회로소자는 칩 부품(73)의 실장영역을 제외한 영역에 제 1 하부 절연막(22)의 상부 표면 위에 형성될 수도 있다. 이 경우에, 상대적으로 큰 영역은 박막 수동소자(72)의 형성 영역으로서 보장될 수 있다. 따라서, 상대적으로 큰 영역을 가진 수동소자는 만족스럽게 형성될 수 있다.
이 경우에, 칩 부품(73)은 제 2 하부 절연막(25)은 상부면의 중심부에 거의 편평한 영역을 갖도록 하기 위해 제 2 하부 절연막(25)의 상부면의 주변부에서 형성된다. 중심부에서 평평한 영역은 반도체 소자를 처리하기 위해 흡입 헤드에 의해 흡입된 흡입 헤드 흡입 영역(실장 픽업영역)으로서 이용될 수 있다.
복수의 칩 부품(73)은 제 2 하부 절연막(25)의 상부면의 중심부 가까이 부분을 포함하는 상부면의 전체 영역위에 거의 실장될 수도 있다. 이 경우에, 소자크기와 배선길이는 부가해서 감축할 수 있다. 그러나, 그것은 편평한 흡입헤드 흡입영역을 확보하는 것이 어렵게 된다. 평평한 흡입 헤드 흡입영역을 상기 케이스에서 확보할 수 있는, 제 5 실시예와 제 6 실시예를 이하에서 서술한다.
<제 5 실시예>
도 19는 본 발명의 제 5실시예에 의하여 반도체 패키지를 도시하는 단면도이다.
이 반도체 패키지에서, 복수의 칩 부품(73)은 제 2 하부 절연막(25)의 상부면의 거의 중심부를 포함하는 전체 영역 위에 실장된다. 이들 칩 부품(73)은 에폭시 수지나 또는 폴리미드성 수지로 만들어진 밀봉막(75)으로 덮여 있다. 밀봉막(75)의 상부면은 연마함으로서 평면화된다. 편평한 상부면은 흡입헤드 흡입영역으로서 사용된다.
<제 6 실시예>
도 20은 본 발명의 제 6 실시예에 의한 반도체 패키지를 도시하는 단면도이다.
이 반도체 패키지에서, 복수의 칩 부품(73)은 제 2 하부 절연막(25)의 상부면의 중심부를 거의 포함하는 전체 영역위에 실장된다. 제 2 하부 절연막의 상부면의 중심부에 거의 실장된 칩 성분(73)은 에폭시 수지나 폴리미드성 수지로 만들어진 밀봉막(75)으로 덮여져 있다. 금속판으로부터 형성된 편평판(76)은 밀봉막(75)의 상부면으로 접착된다. 편평판(76)의 상부면은 흡입헤드 흡입영역으로서 사용된다.
칩 부품(73)과 함께 하거나 그 대체는, 도 1에서 도시한 반도체 구성체(2)와 유사한 구조 또는 LSI와 같은 집적회로로 만들어진 반도체 IC 칩이 실장될 수도 있다.
<제 7 실시예>
도 21은 본 발명의 제 7실시예에 의한 반도체 패키지를 도시하는 단면도이다.
제 1 실시예에서, 단지 하나의 층만을 각 포함하는 하부 상호접속(24)은 도 1에서 도시한 대로, 제 1 하부 절연막(22) 아래에 형성된다. 그러나, 본 발명은 이것에 국한되지 않는다. 예를 들어, 도 21에서 도시한 본 발명의 제 7 실시예에 따라, 2개층이나 3개 이상층들이 형성될 수도 있다.
더욱 상세하게는, 발전재료로 만들어진 제 1 하부 절연막(101)은 베이스판(1)의 하부면 위에 형성된다. 하부 기초 금속층(102)을 포함하는 제 1 하부 상호접속(103)은 제 1 하부 절연막(101)의 하부 표면 위에 형성되고 수직 전도부(28)로 연결된다.
발전재료로 만든 제 2 하부 절연막(104)은 제 1 하부 상호접속(103)을 포함하는 제 1 하부 절연막(101)의 하부면 위에 형성된다. 제 2 하부 기초 금속층(105)을 포함하고 있는 제 2 하부 상호접속(106)은 제 2 하부 절연막(104)의 하부 표면 위에 형성되고 제 2 하부 절연막(104)에서 형성된 개구부(107)를 통해 제 1 하부 상호접속(103)의 연결패드부로 연결된다. 납땜 저항으로 만들어진 제 3 하부 절연막(108)은 제 2 하부 상호 접속(106)을 포함하는 제 2 하부 절연막(104)의 하부면에 형성된다. 개구부(109)는 제 2 하부 상호접속(106)의 연결패드부에 대응하는 부분에서 제 3하부 절연막(108)에서 형성이 된다.
제 7 실시예에서, 상부 기초 금속층(16)을 포함하는 상부 상호접속(17)과 하부 기초 금속층(102)을 포함하는 제 1 하부 상호접속(103)은 수직 전도부(28)를 통해서 연결된다. 그러나, 본 발명은 이것에 국한되지 않는다. 상부 기초 금속층(16)을 포함하는 상부 상호접속(17)과 하부 기초 금속층(105)을 포함하는 제 2하부 상호접속(106)은 수직 전도부(28)를 통해서 연결된다.
각 상부 상호접속이 둘이상의 층들을 포함할 때, 그리고 2이상의 층들을 포함하는 상부 상호접속의 층들의 하나와 하부 상호접속의 층들의 하나는 도 18과 도 21에 도시한 케이스를 포함하는, 수직 전도부를 통해서 연결될 수도 있다.
<제 8 실시예>
도 22는 본 발명의 제 8 실시예에 의해 반도체 패키지를 도시하는 단면도이다.
제 1 실시예에서, 합성 구조는 서로 인접한 반도체 구성체(2) 사이에서 절단된다. 그러나, 본 발명은 이것에 국한되지는 않는다. 예를 들어, 도 22에서 도시한 본 발명의 제 8실시예에 따라, 합성구조는 다중칩 모듈형 반도체 소자를 얻기 위하여 매 두개의 반도체 구성체(2)를 위하여 절단될 수도 있다. 선택적으로, 합성구조는 매 2 개 이상의 반도체 구성체(2)를 위하여 절단될 수도 있다. 이 경우에, 한 셋의 반도체 구성체(2)는 같은 형태 또는 다른 형태 어떤 것도 가능하다.
<제 9 실시예>
도 23은 본 발명의 제 9 실시예에 의하여 반도체 패키지를 도시하는 단면도이다.
이 반도체 패키지에서, 제 2와 제 3 반도체 패키지(82, 83)은 예를 들어, 도1에 도시한 것과 같은 구조를, 가진 제 1 반도체 반도체 패키지(81) 아래에 실장된다.
이 경우에, 제 2 반도체 블록(82)은, 예를 들어, 도 1에 도시한 구조와 같지 않은, 납땜 볼(21)이 없다.
제 3 반도체 블록(83)은 예를 들어, 도 1에서 도시한 구조와, 같지 않은, 관통홀(27), 수직 전도부(28), 전도성 재료(29), 제 1 하부 절연막(222), 제 2 하부 절연막(25), 하부 기초 금속층(23), 하부 상호접속(24), 그리고 납땜 볼(21)을 갖고 있지 않다.
제 1 반도체 블록(81)과 제 2 반도체 블록(82)은 그들 사이에 삽입된 접착층(84)을 통하여 접착된다. 제 1 반도체 블록(81)의 하부 상호접속(24)의 연결패드부는 접착층(84)에서 형성된 관통홀(85)에 형성된 전도성 재료(86)를 통하여 제 2 반도체 블록(82)의 상부 상호접속(17)의 연결패드부로 연결된다.
제 2 반도체 블록(82)과 제 3 반도체 블록(83)은 그들 사이에 삽입된 접착층(87)을 통해서 접착된다. 제 2 반도체 블록(82)의 하부 상호 접속(24)의 연결패드부접착층(87)에서 형성된 관통홀(88)에 형성된 전도성 재료(89)를 통해서 제 3 반도체 블록(83)의 상부 상호접속(17)의 연결패드부로 연결된다.
(제조방법)
이 반도체 소자의 제조방법의 예는 이하에서 설명한다.
도 24와 도 25는 제 9 실시예에 의하여 반도체 패키지에 응용되는 제조방법의 예를 도시하는 단면도이다.
처음에, 도 24에서 도시한 대로, 예를 들어, 접착층(84)은 얇은 쉬트 형태를 가지고 액정 폴리머, 서모플라스틱 폴리미드, PEEK(폴리에테르에터케톤), 또는 PPS(폴리페닐렌-술피드)는 제 2 반도체 블록(82)의 제 2 상부 절연막(19)의 상부 표면에 접착되는 것과 같이 열경화성 수지로 만들어진다. 이 경우에, 보호막(90)은 접착층(84)의 상부 표면에 접착된다.
다음에, 관통홀(85)은 예를 들어, 레이저 빔과 구조를 방사하기 위한 레이저 기계류에 의해 즉, 상부 상호접속(17)의 연결패드부, 제 2상부 절연막(19)의 개구부(20)에 대응하는 부분에서 보호막(90)과 접착층(84)에 형성된다.
관통홀(85)과 개구부(20)는 화면 인쇄에 의해, 낮은 온도에서 소결될 수 있는, 구리 페이스트, 은 페이스트, 또는 전도성 수지와 같은 전도성 재료(86)로 채워진다.
보호막(90)이 제거된다. 이 상태에서, 각 전도성 재료(86)는 보호막(90)의 두께와 동일한 높이를 가지는 반면에 접착층(84)으로부터 돌출한다.
상기 언급한 것과 같은 방법으로, 제 3 반도체 블록(83)은 전도성 재료(89), 관통 홀(88)등은 제 2상부 절연막(19)의 상부면에 접착되는 접착층(87)에서 형성되어, 채워짐으로서 준비가 된다. 도 25에 도시한 대로, 제 2 반도체 블록(82)은 제 3 반도체 블록(83)위에 접착층(87) 위에 놓여진다. 제 1 반도체 블록(81)은 제 2 반도체 블록(82) 위에 접착층(84) 위에 놓여진다. 이 경우에, 어떤 납땜 볼(21)도 제 1 반도체 블록(81) 위에 형성되지 않는다. 이 배치된 상태에서, 전도성 재료(86)과(89)의 상부 부분은 반도체 블록(81,82)의 제 2 하부 절연막(25)의 개구부(26)에 삽입이 된다.
제 1-제 3 반도체 블록(81)-(83)과 접착층(84)과 접착층(87)은 한쌍의 열/압착 판(91)과 (92)을 사용함으로서 열처리되고 압착된다. 따라서, 전도성 재료(86)와 전도성 재료(89)는 소결된다. 제 1 반도체 블록(81)의 하부 상호접속(24)의 연결패드부는 전도성 재료(86)를 통해 제 2 반도체 블록(82)의 상부 상호접속(17)의 연결패드부로 연결된다. 또한, 제 2 반도체 블록(82)의 하부 상호접속(24)의 연결패드부는 전도성 재료(89)를 통해 제 3 반도체 블록(83)의 상부 상호접속(17)의 연결패드부로 연결된다.
접착층(84)과 접착층(87)이 세트될 때, 제 1 반도체 블록(81)과 제 2 반도체 블록(82)은 제 2 반도체 블록(82)과 제 3 반도체 블록(83)이 접착층(87)을 통해서 접착될 동안에, 접착층(84)을 통해서 접착된다.
다음에, 도 23에 도시한 것과 같이, 납땜 볼(21)은 제 1 반도체 블록(81) 위에 형성된다. 이 방식으로, 도 22에 도시한 반도체 장치가 얻어진다.
상기 제조방법에 있어서, 제 1 반도체 블록(81)-제 3 반도체 블록(83)은 블록 사이에 삽입된 접착층(84)과 접착층(87)을 통해서 즉시 접착되기 때문에, 제조 단계는 단순화 될 수 있다. 제 2 반도체 블록(82)에 있어서, 제 3 반도체 블록(83) 위에 납땜 볼(21)은 예를 들어, 도 1에서 도시한 구조, 같지 않은, 생략될 수도 있다.
<다른 실시예>
상기 실시예에서, 반도체 구성체(2)는, 외부 연결전극처럼, 기둥형 전극(12)은 상호접속(11)의 연결패드부 위에 형성된다. 그러나, 본 발명은 이것에 국한되지 않는다. 예를 들어, 반도체 구성체(2)는 외부 연결전극처럼 기능하는 연결패드부를 가진 상호접속(11)을 제외하고 기둥형 전극(12)이 없을 수도 있다. 반도체 구성체(2)는 외부 연결 전극으로서 기능하는 연결패드(5)를 가질 수도 있다. 선택적으로, 기둥형 전극은 외부 연결전극으로서 연결패드(5) 위에 형성될 수도 있다. 기둥형 전극은 외부 연결 전극으로서 사용될 수도 있다.
예를 들어, 도 1에서 도시한 제 1 실시예에서, 납땜 볼(21)은 제 2 상부 절연막(19)에서 형성된 개구부(20)로부터 노출된 상부 상호접속(17)의 연결패드부로 연결된다. 그러나, 본 발명은 이에 국한되지 않는다. 예를 들어, 납땜 볼(21)은 제 2 하부 절연막(25)에서 형성된 개구부(25)로부터 노출된 하부 상호접속(24)로 접속될 수도 있다.
예를 들어, 도 18에서 도시한 제 4 실시예에서, 칩 부품(73) 또는 반도체 칩은 제 2 하부 절연막(25)의 하부면 위에 실장되고 하부 상호접속(24)으로 연결된다. 그러나, 본 발명은 이에 국한되지 않는다. 예를 들어, 칩성분(73) 또는 반도체 칩은 제 2 상부 절연막(19)의 상부 표면 위에 실장될 수도 있고 상부 상호접속(17)의 연결패드부로 연결된다.

Claims (83)

  1. 한 면과 다른 면을 가진 베이스판;
    반도체 기판 위에 형성된 복수의 외부 연결 전극과 반도체 기판을 가지고 베이스판의 상기 한 면에 형성된 적어도 하나의 반도체 구조체;
    상기 반도체 구조체 주변의 베이스판의 상기 한 면 위에 형성된 절연층;
    적어도 몇개의 상부 상호접속부는 상기 반도체 구조체의 외부 연결 전극에 연결되며, 적어도 하나의 상호접속층을 포함하고 절연층 위에 각각 형성된 복수의 상부 상호접속부; 및
    적어도 몇개의 하부 상호접속부는 상기 상부 상호접속부에 전기적으로 연결되며, 적어도 하나의 상호접속층을 포함하고 베이스판의 상기 다른 면에 각각 형성된 복수의 하부 상호접속부를 포함하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 상부 상호접속부 위에 형성된 적어도 하나의 연결 터미널부를 더 포함하는 패키지.
  3. 제 2항에 있어서, 상기 상부 상호 접속부의 연결 터미널부 위에 형성된 적어도 하나의 돌출 전극을 포함하는 패키지.
  4. 제 3항에 있어서, 상기 돌출 전극은 납땜볼을 가지는 패키지.
  5. 제 2항에 있어서, 상기 상부 상호 접속부의 연결 터미널부를 제외한 부분과 절연막의 상부 표면을 덮는 상부 절연막을 또한 포함하는 패키지.
  6. 제 5항에 있어서, 각 외부 연결전극의 상부 표면의 중심부를 제외한 반도체 구조체의 상부 표면과 절연막의 전체 상부 표면을 덮는 절연막을 더 포함하고,
    상부 절연막과 상부 상호 접속부는 절연막 위에 형성된 패키지.
  7. 제 6항에 있어서, 상기 절연막은 쉬트 형인 패키지.
  8. 제 7항에 있어서, 절연막의 상부 표면은 평평한 패키지.
  9. 제 5항에 있어서, 적어도 하나의 전자 구성 부품이 상기 상부 상호 접속부의 연결 터미널부에 연결되고 상부 절연막 위에 실장되는 패키지.
  10. 제 1항에 있어서, 상기 하부 상호접속부의 상호 접속층의 하나에 상기 상부 상호접속부의 상호 접속층의 하나에 연결하는 수직 도전부를 더 포함하는 패키지.
  11. 제 10항에 있어서, 관통홀이 적어도 상기 절연층과 베이스판에 형성되며, 그리고 상기 수직 도전부는 상기 관통홀에 채워진 적어도 도전성 재료를 포함하는 패키지.
  12. 제 10항에 있어서, 관통홀이 적어도 상기 절연층과 베이스판에 형성되며, 그리고, 상기 수직 도전부는 상기 관통홀에 형성한 적어도 상호접속층을 포함하는 패키지.
  13. 제 11항에 있어서, 상기 수직 도전부는 상기 관통홀에 채워진 전도성 재료를 더 포함하는 패키지.
  14. 제 10항에 있어서, 상기 베이스판의 상부면 위에 형성된 접지층, 그리고 그 위에 상기 반도체 구조체가 형성되는 패키지.
  15. 제 14항에 있어서, 상기 접지층은 수직 도전부로 연결되는 패키지.
  16. 제 1항에 있어서, 상기 적어도 하나의 반도체 구조체는 상기 베이스판 위에 형성된 복수의 반도체 구조체를 포함하는 패키지.
  17. 제 16항에 있어서, 상기 복수의 반도체 구조체는 서로 분리되면서 베이스판 위에 형성되는 패키지.
  18. 제 16항에 있어서, 상기 적어도 복수의 반도체 구조체의 외부 연결 전극의 일부는 상부 상호접속부를 통하여 서로 전기적으로 연결되는 패키지.
  19. 제 1항에 있어서, 상기 반도체 구조체는 복수의 연결패드, 상기 연결패드에 전기적으로 접속된 복수의 기둥형 전극, 상기 기둥형 전극 주변에 형성되는 밀봉막을 포함하며, 그리고, 상기 외부 연결 전극은 기둥형 전극을 포함하는 패키지.
  20. 제 19항에 있어서, 상기 반도체 구조체는 기둥형 전극에 상기 연결패드를 연결하는 상호접속부를 포함하는 패키지.
  21. 제 1항에 있어서, 상기 반도체 구조체는 복수의 연결패드를 포함하며, 상기 외부 연결 전극은 연결패드를 포함하는 패키지.
  22. 제 1항에 있어서, 적어도 하나의 연결 터미널부가 하부 상호접속부 위에 더 형성되는 패키지.
  23. 제 22항에 있어서, 적어도 하나의 돌출 전극이 상기 하부 상호접속부의 연결 터미널부 위에 형성되는 패키지.
  24. 제 23항에 있어서, 상기 돌출 전극은 납땜볼을 포함하는 패키지.
  25. 제 22항에 있어서, 상기 하부 상호접속부의 연결 터미널부를 제외한 부분과 베이스판의 상기 다른 면을 덮는 하부 절연막을 더 포함하는 패키지.
  26. 제 25항에 있어서, 상기 베이스판의 상기 다른 면의 전체 표면을 덮는 절연막을 더 포함하고, 상기 하부 절연막과 하부 상호접속부는 상기 절연막 위에 형성되는 패키지.
  27. 제 26항에 있어서, 상기 절연막은 시트 형태인 패키지.
  28. 제 25항에 있어서, 상기 하부 절연막 위의 적어도 일부에 형성되는 평평한 흡입 헤드 흡입 영역을 더 포함하는 패키지.
  29. 제 25항에 있어서, 적어도 하나의 전자 부품이 상기 하부 절연막 위에 실장되고 상기 하부 상호접속부의 연결 터미널부로 연결되는 패키지.
  30. 제 29항에 있어서, 상기 전자 부품은 상기 하부 절연막 위의 주변부에 실장되고,
    상기 흡입 헤드 흡입 영역으로서 이용되는 상기 하부 절연막의 상부면의 중심부를 포함하는 패키지.
  31. 제 29항에 있어서, 상기 적어도 하나의 전자 부품은 상기 하부 절연막의 상부면의 중심부를 포함하는 영역에 실장된 복수의 전자 부품을 포함하고, 상부면이 상기 흡입 헤드 흡입 영역으로서 사용되는 밀봉막으로 덮여있는 패키지.
  32. 제 29항에 있어서, 상기 적어도 하나의 전자 부품은 상기 하부 절연막의 상부면의 중심부를 포함하는 영역에 실장된 복수의 전자 부품을 포함하고,
    상기 적어도 하부 절연막의 상부면의 중심부에 실장된 전자 부품은 밀봉막으로 덮여 있고,
    평평한 판이 상기 밀봉막의 상부 면 위에 위치되고, 그리고,
    상기 평평한 판의 상부면은 상기 흡입 헤드 흡입 영역으로 이용되는 패키지.
  33. 제 1항에 있어서, 박막 회로소자가 적어도 몇개의 하부 상호접속부 또는 몇개의 상부 상호접속부에 의해 형성되는 패키지.
  34. 제 33항에 있어서, 상기 박막 회로소자는 하나의 커패시터 회로소자, 인덕터 회로소자, 그리고 안테나 회로소자를 포함하는 패키지.
  35. 제 1항에 있어서, 상기 베이스판의 상부면에 형성된 접지층을 더 포함하고, 그리고, 그 위에 상기 반도체 구조체가 형성되는 패키지.
  36. 제 35항에 있어서, 상기 접지층은 상기 하부 상호접속부에 연결되는 패키지.
  37. 제 1 반도체 패키지와 제 2 반도체 패키지를 포함하는 반도체 패키지로서:
    상기 제 1 반도체 패키지는,
    적어도 하나의 베이스판,
    상기 베이스판의 한 면 위에 형성되고 반도체 기판 위에 형성된 복수의 외부 연결 전극을 가진 적어도 하나의 반도체 구조체,
    상기 반도체 구조체 주변의 베이스판의 상기 한면 위에 형성된 절연층, 및
    적어도 하나의 상호접속층을 포함하며, 적어도 몇개의 상기 상부 상호접속부가 상기 반도체 구조체의 외부 연결 전극에 연결되고 적어도 하나의 연결 터미널부를 가지며 상기 절연층 위에 각각 형성된 상부 상호접속부를 포함하며;
    상기 제 2 반도체 패키지는, 적어도 하나의 베이스판,
    반도체 기판 위에 형성된 복수의 외부 연결전극을 갖고 상기 베이스판의 일 표면 위에 형성된 적어도 하나의 반도체 구조체,
    상기 반도체 구조체 주변의 상기 베이스판의 상기 일면에 형성된 절연층,
    적어도 하나의 상호접속층을 포함하며, 적어도 몇개의 상부 상호접속부가 상기 반도체 구조체의 외부 연결 전극에 연결되고 적어도 하나의 연결 터미널부를 가지며 상기 절연층 위에 형성된 상부 상호접속부, 및
    적어도 하나의 상호접속층을 포함하며, 적어도 몇개의 하부 상호접속부는 상기 상부 상호접속부에 전기적으로 연결되고 적어도 하나의 연결 터미널부를 가지며상기 베이스판의 타면에 각각 형성되는 하부 상호접속부를 포함하며;
    상기 하나 또는 복수의 제 2 반도체 패키지는 서로 연결되고 상기 제 1 반도체 패키지 위에 적층되고, 그리고,
    상부 측의 상기 반도체 패키지의 하부 상호접속부의 연결 터미널부가 서로 적층된 상기 복수의 제 2 반도체 패키지 사이의 연결부와 상기 제 1 반도체 패키지와 그 위에 적층된 상기 제 2 반도체 패키지 사이의 연결부의 하나에 의하여 하부 측의 상기 반도체 패키지의 상기 상부 상호접속부의 연결 터미널부에 연결되는 반도체 패키지.
  38. 제 37항에 있어서, 상기 제 2 반도체 패키지는 상기 하부 상호접속부의 상호접속층의 하나에 상기 상부 상호접속부의 상호접속층의 하나에 연결하는 수직 도전부를 포함하는 패키지.
  39. 제 38항에 있어서, 상기 제 2 반도체 패키지는 상기 베이스판과 절연층에 형된 관통홀을 가지며, 상기 수직 도전부는 상기 관통홀에 형성된 적어도 상호접속 층을 포함하는 패키지.
  40. 제 38항에 있어서, 상기 제 2 반도체 패키지는 상기 베이스판과 절연층에 형성된 관통홀을 가지며,
    상기 수직 도전부는 상기 관통홀을 채우는 도전성 재료를 적어도 포함하는 패키지.
  41. 제 37항에 있어서, 상기 반도체 구조체는 복수의 연결패드, 상기 연결패드에 전기적으로 연결되는 복수의 기둥형 전극들, 상기 기둥형 전극 주변에 형성되는 밀봉막을 포함하며, 상기 외부 연결 전극은 상기 기둥형 전극을 포함하는 패키지.
  42. 제 41항에 있어서, 상기 반도체 구조체는 기둥형 전극에 연결패드를 연결하는 상호접속부를 포함하는 패키지.
  43. 제 37항에 있어서, 상부 측 위의 상기 반도체 패키지와 하부 측 위의 상기 반도체 패키지는 그 사이에 삽입된 접착층을 통해 서로 접착되는 패키지.
  44. 제 43항에 있어서, 상기 접착층은 도전성 재료로 채워진 관통홀을 가지며,
    상기 상부측 위의 상기 반도체 패키지의 상기 하부 상호접속부의 연결 터미널부와 상기 하부측 위의 상기 반도체 패키지의 상부 상호접속부의 연결 터미널부는 상기 관통홀에 형성된 도전성 재료를 통하여 연결되는 패키지.
  45. 제 37항에 있어서, 상기 제 1 반도체 패키지와 제 2 반도체 패키지 각각은 상부 상호 접속부의 연결 터미널부를 제외한 부분과 상기 절연막의 상부 표면을 덮는 상부 절연막을 포함하는 패키지.
  46. 제 37항에 있어서, 적층된 상기 제 2 반도체 패키지에서 최상층의 반도체 패키지의 상부 상호접속부의 연결 터미널부 위에 형성된 적어도 하나의 돌출 전극을 더 포함하는 패키지.
  47. 제 46항에 있어서, 상기 돌출 전극은 납땜볼을 포함하는 패키지.
  48. 제 37항에 있어서, 상기 제 2 반도체 패키지는 하부 상호접속부의 연결 터미널부를 제외한 부분과 베이스판의 상기 다른 표면을 덮는 하부 절연막을 포함하는 패키지.
  49. 반도체 패키지 제조방법으로서:
    서로로부터 반도체 구조체를 분리하면서 반도체 기판 위에 형성된 복수의 외부 연결 전극을 각각 갖고 있는 복수의 반도체 구조체를 베이스판의 한 면 위에 배치하며;
    상기 반도체 구조체 주변의 베이스판의 상기 한 면 위에 절연층을 형성하며;
    적어도 하나의 상호접속층과 적어도 하나의 연결 터미널부를 갖고, 적어도 몇개의 반도체 구조체의 외부 연결전극에 연결된 상부 상호접속부를 각각 포함하는 상부 상호접속부를 절연층 위에 형성하며;
    적어도 하나의 상호접속층과 적어도 하나의 연결 터미널부를 포함하는 각각의 하부 상호접속부를 베이스판의 다른 표면 위에 형성하며;
    상기 베이스판과 절연층에 관통홀을 형성하며;
    상기 하부 상호접속부의 층의 하나와 상부 상호접속부의 층의 하나에 연결하는 수직 도전부를 관통홀에 형성하는 것을 포함하는 반도체 패키지 제조방법.
  50. 제 49항에 있어서, 적어도 하나의 상기 반도체 구조체를 각각 포함하는 반도체 패키지로 상기 반도체 구조체를 분리하기 위해 반도체 구조체 사이의 절연층과 베이스판을 절단하는 것을 포함하는 제조방법.
  51. 제 50항에 있어서, 상기 절단은 복수의 반도체 구조체를 포함하는 반도체 패키지를 제조하기 위하여 행해지는 제조방법.
  52. 제 49항에 있어서, 상기 상부 상호접속부의 최저 상호접속층을 형성하고 상기 하부 상호접속부의 최고 상호접속층을 형성하는 것이 동시에 실행되는 제조방법.
  53. 제 52항에 있어서, 수직 도전부를 형성하는 것이 상기 상부 상호접속부의 최저 상호접속층의 형성과 상기 하부 상호접속부의 최고 상호접속층의 형성과 동시에 실행되는 제조방법.
  54. 제 49항에 있어서, 상기 수직 도전부의 형성이 전도성 재료로 관통홀을 채우는 것을 포함하는 제조방법.
  55. 제 54항에 있어서, 상기 도전성 재료는 구리 페이스트, 은 페이스트, 그리고 도전성 수지의 하마를 포함하는 제조방법.
  56. 제 49항에 있어서, 상기 반도체 구조체는 복수의 연결패드, 연결패드에 전기적으로 연결된 복수의 기둥형 전극, 그리고 기둥형 전극 주변에 형성된 밀봉막을 포함하고,
    상기 외부 연결 전극은 기둥형 전극을 포함하는 제조방법.
  57. 제 56항에 있어서, 상기 반도체 구조체는 기둥형 전극에 연결패드를 연결하는 상호접속부를 포함하는 제조방법.
  58. 제 49항에 있어서, 상기 반도체 구조체는 복수의 연결패드를 포함하고, 상기 외부 연결 전극은 연결패드를 포함하는 제조방법.
  59. 제 49항에 있어서, 상기 상부 상호접속부와 절연층 위에 연결 터미널부를 제외한 부분을 덮는 상부 절연막을 형성하는 것을 더 포함하는 제조방법.
  60. 제 59항에 있어서, 각 외부 연결전극 상부 표면의 중심부를 제외한 각 반도체 구조체의 상부 표면과 절연막의 전체 상부 표면 위에 절연막을 형성하는 것을 더 포함하고, 그리고
    상기 상부 상호접속부와 상부 절연막의 형성은 상기 절연막 위에 상부 상호접속부와 상부 절연막을 형성하는 것을 포함하는 제조방법.
  61. 제 60항에 있어서, 상기 절연막은 시트 형태를 가진 제조방법.
  62. 제 61항에 있어서, 상기 절연막의 형성은 절연막의 상부 표면을 평면화하는 것을 포함하는 제조방법.
  63. 제 59항에 있어서, 상기 상부 상호접속부의 연결 터미널부에 전자 부품을 연결하고 상기 상부 절연막 위에 적어도 하나의 전자 부품을 실장하는 것을 더 포함하는 제조방법.
  64. 제 59항에 있어서, 상기 상부 상호접속부의 연결 터미널부 위에 돌출전극을 형성하는 것을 더 포함하는 제조방법.
  65. 제 64항에 있어서, 상기 돌출전극은 납땜볼을 포함하는 제조방법.
  66. 제 49항에 있어서, 상기 하부 상호접속부의 연결 터미널부를 제외한 부분과 베이스판의 다른 표면을 덮는 하부 절연막을 더 포함하는 제조방법.
  67. 제 66항에 있어서, 상기 베이스판의 상기 다른 면의 전체 표면 위에 절연막을 형성하고, 상기 하부 상호접속부와 하부 절연막의 형성은 상기 절연막 위의 하부 상호접속부와 하부 절연막을 형성하는 것을 더 포함하는 제조방법.
  68. 제 67항에 있어서, 상기 절연막은 시트 형태를 가진 제조방법.
  69. 제 66항에 있어서, 상기 하부 상호접속부의 연결 터미널부 위에 돌출 전극을 형성하는 것을 더 포함하는 제조방법.
  70. 제 66항에 있어서, 상기 돌출 전극은 납땜볼을 포함하는 제조방법.
  71. 제 66항에 있어서, 상기 하부 상호접속부의 연결 터미널부에 전자 부품을 연결하고 상기 하부 절연막 위에 적어도 하나의 전자 부품을 실장한 것을 더 포함하는 제조방법.
  72. 제 66항에 있어서, 상기 하부 절연막의 최소한의 부분 위에 평평한 흡입 헤드 흡입 영역을 형성하는 것을 더 포함하는 제조방법.
  73. 제 49항에 있어서, 몇개의 상부 상호접속부 또는 최소한 몇개의 하부 상호접속부에 의해 박막 회로소자를 형성하는 것을 더 포함하는 제조방법.
  74. 제 73항에 있어서, 상기 박막 회로소자는 커패시터 회로소자, 인덕터 회로소자, 그리고 안테나 회로소자의 어느 하나를 포함하는 제조방법.
  75. 제 49항에 있어서, 상기 베이스판의 상부 표면 위에 접지층을 형성하는 것을 더 포함하는 제조방법.
  76. 제 75항에 있어서, 상기 하부 상호접속부와 수직 도전부의 어느 하나에 접지층을 연결하는 것을 더 포함하는 제조방법.
  77. 제 1 반도체 패키지는, 적어도 베이스판,
    상기 반도체 기판에 형성된 복수의 외부 연결 전극을 갖고 베이스판의 한 면에 형성된 적어도 하나의 반도체 구조체,
    상기 반도체 구조체 주변의 베이스판의 상기 한 면에 형성된 절연층, 및
    적어도 하나의 상호접속층을 포함하고 절연층 위에 각각 형성된 상부 상호접속부로서, 적어도 몇개의 상부 상호접속부는 적어도 하나의 연결 단말부를 갖고 있고 반도체 구조체의 외부 연결전극으로 연결되는 상부 상호접속부를 포함하며,
    제 2 반도체 패키지는, 적어도 베이스판,
    상기 반도체 기판 위에 형성된 복수의 외부 연결 전극을 갖고 베이스판의 한 면 위에 형성된 적어도 하나의 반도체 구조체,
    반도체 구조체 주변의 베이스판의 상기 한 면에 형성된 절연층,
    적어도 하나의 상호접속층을 포함하고 절연층 위에 각각 형성된 상부 상호접속부로서, 적어도 몇개의 상부 상호접속부는 적어도 하나의 연결 단말부를 갖고 있고 반도체 구조체의 외부 연결전극으로 연결되는 상부 상호접속부, 및
    적어도 하나의 상호접속층을 포함하고 베이스판의 다른 면 위에 각각 형성된 하부 상호접속부로서, 적어도 몇개는 적어도 하나의 연결 단말부를 갖고 상부 상호접속에 전기적으로 연결된 하부 상호접속부를 포함하는 제 1 반도체 패키지와 제 2 반도체 패키지를 포함하는 반도체 패키지의 제조방법으로서:
    상기 제 1 반도체 패키지 위에 하나 또는 복수의 제 2 반도체 패키지를 적층하며; 및
    서로 적층된 상기 복수의 제 2 반도체 패키지 사이 부분과 제 1 반도체 패키지와 그 위에 적층된 제 2 반도체 패키지 사이 부분의 하나에 의해 하부측 위에 반도체 패키지의 상부 상호접속부의 연결 터미널부로 상부측의 반도체 패키지의 하부 상호접속부의 연결 터미널부를 연결하는 것을 포함하는 반도체 패키지 제조방법.
  78. 제 77항에 있어서, 상기 제 1 반도체 패키지와 제 2 반도체 패키지의 연결과 적층은 접착층을 통해 즉시 제 1 반도체 패키지와 제 2 반도체 패키지를 접착하고 대응하는 접착층을 통하여 제 1 반도체 패키지 위에 적어도 하나의 제 2 반도체 패키지를 적층하는 것을 포함하는 제조방법.
  79. 제 78항에 있어서, 상기 접착층은 도전성 재료로 채워진 관통홀을 가지며, 그리고
    상기 접착은 관통홀에 형성된 도전성 재료를 통해 하부측 위의 반도체 패키지의 상부 상호접속부의 연결 터미널부를 상부측 위의 반도체 패키지의 하부 상호접속부의 연결 터미널부에 연결하는 것을 포함하는 제조방법.
  80. 제 77항에 있어서, 상기 제 1 반도체 패키지와 제 2 반도체 패키지의 각각은 상부 상호접속부의 연결 터미널부를 제외한 부분과 절연막의 상부 표면을 덮는 상부 절연막을 포함하는 제조방법.
  81. 제 77항에 있어서, 상기 제 2 반도체 패키지는 하부 상호접속부의 연결 터미널부를 제외한 부분과 베이스판의 하부 표면을 덮는 하부 절연막을 포함하는 제조방법.
  82. 제 77항에 있어서, 적층된 제 2 반도체 패키지의 최상층의 반도체 패키지의 상부 상호접속부의 연결 터미널부 위에 돌출 전극을 형성하는 것을 더 포함하는 제조방법.
  83. 제 82항에 있어서, 상기 돌출 전극은 납땜볼을 포함하는 제조방법.
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