KR20050059928A - 플래쉬 메모리소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 고전압 영역 및 저전압 영역이 구분 정의된 반도체 기판 상에 게이트 전극 패턴을 형성하는 단계, 상기 고전압 영역 및 저전압 영역이 동시에 노출되도록 마스크 패턴을 형성한 후 제1 이온 주입공정을 수행하여 고전압 영역의 접합 영역 및 저전압 영역의 접합 영역을 동시에 형성하는 단계, 상기 고전압 영역 및 저전압 영역을 동시에 노출시키는 마스크 패턴을 제거하고, 상기 형성된 게이트 전극 패턴들에 스페이서를 각각 형성하는 단계, 상기 고전압 영역 및 저전압 영역이 동시에 노출되도록 마스크 패턴을 재형성한 후 제2 이온주입공정을 수행하여 상기 고전압 영역의 접합영역 및 저전압 영역의 접합영역 각각에 LDD영역을 동시에 형성하는 단계 및 상기 결과물 전면에 층간 절연막을 형성한 후 상기 고전압영역 및 저전압영역의 LDD영역과 접촉하는 콘택플러그를 형성하는 단계를 포함한다.

Description

플래쉬 메모리소자의 제조방법{Method of manufacturing in a semiconductor devices}
본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 더욱 상세하게는 저전압 영역 및 고전압 영역이 구비된 플래쉬 메모리소자의 제조방법에 관한 것이다.
종래 기술에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도들을 도 1 내지 도 4에 도시하고 있고, 이를 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(10)에 소자 분리막(12) 및 게이트 전극 패턴(14)을 형성한다. 이 반도체 기판(10)에는 저전압 영역(LVR)과 고전압 영역(HVR)으로 구분 정의되어 있다.
이어서, 상기 반도체 기판(10)의 저전압 영역(LVR)에 포토레지스트 패턴을 형성하여 마스킹한 후, 이온주입공정을 수행하여 노출된 고전압 영역(HVR)에 제1 접합영역(16)을 형성한다.
도 2를 참조하면, 상기 결과물의 저전압 영역(LVR)에 형성된 포토레지스트 패턴을 제거하고, 고전압 영역(HVR)에 포토레지스트 패턴을 형성하여 마스킹한 후, 이온주입공정을 수행하여 노출된 저전압 영역(LVR)에 제2 접합영역(18)을 형성한다. 이어서, 상기 고전압 영역에 형성된 포토레지스트 패턴(미도시)을 제거한다.
도 3을 참조하면, 상기 고전압 영역(HVR) 및 저전압 영역(LVR)에 각각 구비된 게이트 전극 패턴(14)들의 측벽에 스페이서(20)를 형성한다. 이어서, 상기 고전압 영역(HVR)에 포토레지스트 패턴을 형성하여 마스킹한 후, 저전압 영역(LVR)에 노출된 게이트 전극 패턴(14) 및 스페이서(20)를 이온주입 마스크로 하여 이온주입 공정을 수행하여 저전압 영역(LVR)의 제2 접합영역(18)에 LDD(lightly doped drain) 영역(22)을 형성한다.
도 4를 참조하면, 상기 결과물 전면에 층간 절연막(24)을 형성하고, 상기 고전압 영역(HVR) 및 저전압 영역(LVR)에 형성된 각각의 접합 영역(16, 18)들의 소정 영역을 노출하는 콘택홀을 각각 형성한다. 이 콘택홀 중 고전압 영역에 형성된 콘택홀만 노출되도록 포토레지스트 패턴을 형성한 후 상기 결과물 전면에 이온주입 공정을 수행하면, 고전압 영역(HVR)에서 노출된 제1 접합영역(16)에만 이온이 주입(26)된다.
이이서, 상기 형성된 결과물에 금속물질을 형성하여 저전압 영역 및 고전압 영역 각각에 콘택 플러그(28)를 형성함으로써 본 공정을 완료한다.
상기와 같이 플래쉬 메모리소자의 접합영역 형성공정은 고전압영역 및 저전압 영역 각각에 접합영역들을 형성하게 됨으로써, 마스킹공정의 증가등을 가져오게 되어 공정 스텝 수가 증가하는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 공정스텝 수를 줄일 수 있는 플래쉬 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하는 본 발명의 사상은 고전압 영역 및 저전압 영역이 구분 정의된 반도체 기판 상에 게이트 전극 패턴을 형성하는 단계, 상기 고전압 영역 및 저전압 영역이 동시에 노출되도록 마스크 패턴을 형성한 후 제1 이온 주입공정을 수행하여 고전압 영역의 접합 영역 및 저전압 영역의 접합 영역을 동시에 형성하는 단계, 상기 고전압 영역 및 저전압 영역을 동시에 노출시키는 마스크 패턴을 제거하고, 상기 형성된 게이트 전극 패턴들에 스페이서를 각각 형성하는 단계, 상기 고전압 영역 및 저전압 영역이 동시에 노출되도록 마스크 패턴을 재형성한 후 제2 이온주입공정을 수행하여 상기 고전압 영역의 접합영역 및 저전압 영역의 접합영역 각각에 LDD영역을 동시에 형성하는 단계 및 상기 결과물 전면에 층간 절연막을 형성한 후 상기 고전압영역 및 저전압영역의 LDD영역과 접촉하는 콘택플러그를 형성하는 단계를 포함한다.
상기 제1 이온주입공정은 인(P)이온주입공정과 비소(As)이온주입공정을 각각 수행하는 것이 바람직하다.
상기 제2 이온주입공정은 비소(As)이온주입공정을 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 5 내지 도 7은 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 반도체 기판(30)의 소정 영역들에 소자 분리막(32) 및 게이트 전극 패턴(34)을 형성한다.
상기 소자 분리막(32)은 STI 공정 등을 통해 형성할 수 있고, 게이트 전극 패턴(34)은 게이트 산화막 및 게이트 전극용 폴리 실리콘막을 순차적으로 형성한 후 패터닝하여 형성할 수 있다.
상기 반도체 기판(30)에는 셀 및 저전압 영역(LVR)과 고전압 영역(HVR)으로 구분 정의되어 있다.
이어서, 반도체 기판(30)의 고전압 영역(HVR)과 저전압 영역(LVR)이 동시에 노출되도록 포토레지스트 패턴(미도시)을 형성하고 이 포토레지스트 패턴(미도시) 및 게이트 전극 패턴(34)들을 이온주입 마스크로 이온 주입하여 고전압 영역의 접합영역(36b) 및 저전압 영역의 접합 영역(36a)을 각각 형성한다.
상기 고전압 영역(HVR) 및 저전압 영역(LVR)에는 한 번의 이온주입공정을 통해 고전압 영역의 접합영역(36b) 및 저전압 영역의 접합 영역(36a)을 동시에 형성한다. 즉, 종래 기술에서 제시된 바와 같이 고전압 영역의 마스킹(masking), 이온주입 공정을 통해 저전압 영역에만 접합영역 형성, 저전압 영역의 마스킹, 이온주입공정을 통해 고전압 영역에만 접합영역 형성과 같이 다수의 공정을 통해 각 영역에 접합영역을 형성하는 반면, 본 발명에서는 고전압 영역 및 저전압 영역을 동시에 노출하여 한 번의 이온주입 공정을 통해 각 영역의 접합 영역을 형성하므로, 공정 단계가 축소된다.
한편, 상기 이온 주입 공정시 주입되는 이온은 인(P)과 비소(As)인데, 이들은 각각의 이온주입공정을 통해 수행된다.
상기 두 번의 이온주입공정을 통해 형성된 접합영역으로 인해 효과적인 게이트전극 길이(effective gate length)가 증가되는 데, 이로 인해 게이트 전극의 길이 또한 줄일 수 있게 된다.
도 6을 참조하면, 상기 결과물의 고전압 영역(HVR) 및 저전압 영역(LVR)을 노출하는 포토레지스트 패턴(미도시)을 제거하고, 고전압 영역(HVR) 및 저전압 영역(LVR) 각각에 형성된 게이트전극 패턴(34)들의 측벽에 스페이서(38)를 형성한다.
상기 스페이서(38) 및 게이트 전극 패턴(34)을 이온주입 마스크로 이온 주입하여 고전압 영역(HVR)의 접합 영역(36b) 및 저전압 영역(LVR)의 접합영역(36a) 각각에 동시에 고전압 영역의 LDD영역(40b) 및 저전압 영역의 LDD영역(40a)을 각각 형성한다.
상기 고전압 영역의 LDD영역(40b) 및 저전압 영역의 LDD영역(40a) 또한 상기 고전압 영역의 접합 영역(36b) 및 저전압 영역의 접합영역(36a)의 형성과 같이 고전압 영역(HVR) 및 저전압 영역(LVR)에 동시에 형성된다.
상기 이온주입 공정시 주입되는 이온은 비소(As)이다.
도 7을 참조하면, 상기 고전압 영역의 LDD영역(40b) 및 저전압 영역의 LDD영역(40a)이 형성된 결과물 전면에 층간 절연막(42)을 형성하고, 상기 LDD 영역(40a, 40b)들이 노출되도록 패터닝하여 콘택홀을 형성하고, 이 콘택홀에 도전물질을 매립하여 콘택 플러그(44)를 형성함으로써, 본 공정을 완료한다.
이는 종래 기술의 고전압 영역(HVR)의 콘택홀만 노출되도록 하여 제1 접합영역(16)에만 이온을 주입하여 콘택홀 형성 후 접합영역의 농도 감소를 방지하는 대신, 고전압 영역 및 저전압 영역을 동시에 노출하여 각 영역마다에 LDD 영역을 형성하게 됨으로써, 다른 마스킹 공정의 추가 없이 상기 콘택홀 형성 후 접합영역의 농도감소를 방지할 수 있게 되는 효과를 가지게 된다.
도 8은 종래 기술에 따른 접합영역에서 측정된 특성과 본 발명에 따른 접합영역에서 측정된 특성을 비교한 도표이다.
도 8을 참조하면, 종래 기술 및 본 발명에 제시된 EDR은 접합 영역의 특성 기준치이고, 종래 기술 및 본 발명에 제시된 시뮬레이션결과(Sim)는 형성된 접합영역에서의 측정치이므로, 이들 각각에서 EDR과 시뮬레이션결과를 비교하여 발생된 오차(Difference)를 도시하고 있다.
따라서 종래 기술에서의 오차범위와 본 발명에서의 오차범위가 크지 않기 때문에 본 발명의 접합 영역 특성은 종래 기술의 접합 영역특성과 유사하다고 판단되므로, 본 발명에 따른 접합 영역은 공정 단계의 축소로 형성되면서 동시에 종래기술의 접합 영역 특성과 유사하다.
본 발명에 의하면, 고전압 영역 및 저전압 영역의 접합 영역을 동시에 형성함으로써, 공정 스텝수를 줄일 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 고전압 영역 및 저전압 영역의 접합 영역을 동시에 형성함으로써, 공정 스텝수를 줄일 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 4는 종래 기술에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이고,
도 5 내지 도 7은 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도들이고,
도 8은 종래기술의 접합영역특성과 본 발명의 접합영역 특성을 비교한 도표이다.
*도면의 주요부분에 대한 부호의 설명*
30: 반도체 기판 32: 소자분리막
34: 게이트전극 패턴 36a, 36b: 접합영역
38: 스페이서 40a, 40b: LDD 영역
42: 층간 절연막 44: 콘택플러그

Claims (3)

  1. 고전압 영역 및 저전압 영역이 구분 정의된 반도체 기판 상에 게이트 전극 패턴을 형성하는 단계;
    상기 고전압 영역 및 저전압 영역이 동시에 노출되도록 마스크 패턴을 형성한 후 제1 이온 주입공정을 수행하여 고전압 영역의 접합 영역 및 저전압 영역의 접합 영역을 동시에 형성하는 단계;
    상기 고전압 영역 및 저전압 영역을 동시에 노출시키는 마스크 패턴을 제거하고, 상기 형성된 게이트 전극 패턴들에 스페이서를 각각 형성하는 단계;
    상기 고전압 영역 및 저전압 영역이 동시에 노출되도록 마스크 패턴을 재형성한 후 제2 이온주입공정을 수행하여 상기 고전압 영역의 접합영역 및 저전압 영역의 접합영역 각각에 LDD영역을 동시에 형성하는 단계; 및
    상기 결과물 전면에 층간 절연막을 형성한 후 상기 고전압영역 및 저전압영역의 LDD영역과 접촉하는 콘택플러그를 형성하는 단계를 포함하는 플래쉬 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 제1 이온주입공정은
    인(P)이온주입공정과 비소(As)이온주입공정을 각각 수행하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  3. 제1 항에 있어서, 상기 제2 이온주입공정은
    비소(As)이온주입공정을 수행하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180482A (ja) 2005-12-28 2007-07-12 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
KR100771518B1 (ko) 2006-10-20 2007-10-30 삼성전자주식회사 감소된 접촉 저항을 갖는 반도체 장치의 제조 방법
US8598005B2 (en) * 2011-07-18 2013-12-03 Spansion Llc Method and manufacture for embedded flash to achieve high quality spacers for core and high voltage devices and low temperature spacers for high performance logic devices
US9673208B2 (en) * 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3581797D1 (de) * 1984-12-27 1991-03-28 Toshiba Kawasaki Kk Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung.
JPS61216364A (ja) * 1985-03-20 1986-09-26 Fujitsu Ltd 半導体装置
US4795716A (en) * 1987-06-19 1989-01-03 General Electric Company Method of making a power IC structure with enhancement and/or CMOS logic
JP3227983B2 (ja) * 1993-09-10 2001-11-12 ソニー株式会社 半導体装置及びその製造方法
JP3667912B2 (ja) * 1995-12-28 2005-07-06 新日本製鐵株式会社 不揮発性半導体記憶装置及びその製造方法
WO1998025305A1 (fr) * 1996-12-04 1998-06-11 Hitachi, Ltd. Procede de fabrication d'un dispositif a semi-conducteur
US6159795A (en) * 1998-07-02 2000-12-12 Advanced Micro Devices, Inc. Low voltage junction and high voltage junction optimization for flash memory
JP2002118177A (ja) * 2000-10-11 2002-04-19 Toshiba Corp 半導体装置及びその製造方法
JP4721710B2 (ja) * 2003-03-19 2011-07-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JPWO2004112139A1 (ja) * 2003-06-10 2006-09-28 富士通株式会社 半導体装置とその製造方法

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