KR19990011459A - 반도체장치의 트랜지스터 형성방법 - Google Patents

반도체장치의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 트랜지스터 형성방법에 관해 개시한다. 본 발명은 반도체기판에 서로 다른 기능을 갖는 반도체소자 예컨대, RAM 트랜지스터와 ROM트랜지스터를 함께 형성하여 반도체장치의 소형화를 도모한다. 이 과정에서 웰 형성과 관련된 이온주입은 RAM 및 ROM 트랜지스터의 게이트 전극이 형성되기 전에 모두 실시된다. 이에 따라 RAM영역에서는 서로 다른 형태의 트랜지스터간에 간섭을 방지하여 각 소자의 특성을 최적으로 유지할 수 있고 ROM영역에서는 채널영역의 도즈 및 에너지 최적화 문제와 프로그램 이온주입에 의한 게이트 산화 막의 손상 등을 방지하여 트랜지스터의 품질이 저하되는 것을 방지할 수 있음은 물론 다른 트랜지스터에 비해 높은 채널 턴온 전압을 갖는 ROM트랜지스터 곧, 오프 트랜지스터를 형성할 수 있다

Description

반도체장치의 트랜지스터 형성방법
본 발명은 반도체 장치의 트랜지스터 형성 방법에 관한 것으로서, 특히, 롬(ROM) 프로그램 트랜지스터(이하, 오프(off) 트랜지스터라 함)를 제조하는 방법에 관한 것이다.
최근, 반도체 장치는 고 집적화 되고 있는 추세에 있지만, 다른 한편으로는 이미 개발된 반도체 소자들을 결합하여 다양한 기능을 갖고 대용량을 갖지만, 휴대하기는 간편한 소형화된 반도체 장치의 개발이 각광을 받고 있다. 이에 따라 서로 다른 기능을 갖는 적어도 두 개 이상의 반도체 장치를 결합하여 단일화된 반도체 장치의 개발이 필요하다. 예를 들면, RAM(Random Access Memory)장치와 ROM(Read Only Memory)장치를 결합한 형태의 반도체 장치가 있을 수 있다.
이와 같은 단일화를 반영하는 종래 기술에 반도체 장치의 트랜지스터 형성 방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 종래 기술에 의한 반도체 장치의 트랜지스터 형성 방법의 한 단계를 나타낸다. 도 1을 참조하면, 반도체기판(10)에 필드산화막(12)을 형성하여 기판(10)을 활성 영역과 필드 영역으로 구분한다. 이어서, 각 활성 영역에 선택적으로 P형 또는 N형 도전성 불순물을 이온 주입하여 N형 또는 P형 웰을 형성한다. P형 또는 N형 웰이 형성된 각 활성 영역 상에 게이트 산화 막(도시하지 않음)과 게이트 전극(14)을 형성하고 그 측면에 게이트 스페이서(22)를 형성한다. 게이트 전극(14) 형성직 후와 게이트 스페이서(22) 형성직 후, 각 웰에 웰을 이루는 불순물과 반대되는 도전형 불순물을 이온 주입하여 게이트 전극(14) 좌, 우측에 LDD(Lightly Doped Drain)형 불순물 층들(15, 16, 18, 20)을 형성한다. 이 결과, 각 웰에 N-MOS 또는 P-MOS트랜지스터가 형성된다. 이러한 결과물 전면에 감광막을 도포한 다음 패터닝하여 ROM 트랜지스터 형성 영역에 형성된 게이트 전극과 그 일대를 노출시키는 감광막 패턴(24)을 형성한다. 이 감광막 패턴(24)을 식각마스크로 사용하여 ROM 트랜지스터 형성 영역의 노출된 전면에 고 농도로 프로그램 이온 주입(26)을 실시하여 프로그램화된 ROM 트랜지스터 즉, 오프 트랜지스터(off transistor)가 형성된다.
상술한 바와 같이, 종래 기술에 의한 트랜지스터 형성 방법에서는 오프 트랜지스터를 형성하기 위해 게이트 전극과 소오스 및 드레인 영역을 모두 형성한 후 그 전면에 고 농도의 프로그램 이온 주입을 실시한다. 이와 같은 방식으로 오프 트랜지스터를 형성하는 경우, 프로그램 이온 주입에 의해 게이트 산화 막의 손상에 의해 트랜지스터의 품질이 저하될 수 있고, 프로그램 이온 주입 전에 형성되는 게이트 전극의 두께에 따라 채널 영역의 도즈량 및 에너지 최적화가 달라지는 문제도 발생될 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술에 나타나는 문제점을 해결하기 위해 이온 주입 순서의 변경을 포함하는 반도체 장치의 트랜지스터 형성 방법을 제공함에 있다.
도 1은 종래 기술에 의한 반도체장치의 트랜지스터 형성방법의 한 단계를 나타낸다.
도 2 내지 도 5는 본 발명의 제1 실시예에 의한 반도체장치의 트랜지스터 형성방법을 단계별로 나타낸 도면들이다.
* 도면의 주요부분에 대한 부호설명
40:반도체기판. 42:필드산화막.
43, 46, 50:제1 내지 제3 감광막 패턴.
44:N웰 이온주입.
45, 54:제1 및 제2 필드스톱(field stop) 불순물층.
48:프로그램 이온주입. 52:P웰 이온주입.
56:게이트 전극. 58:게이트 스페이서.
60, 62:LDD형 제1 및 제2 불순물층.
44a, 44b:제1 및 제2 P웰. 44c:N웰.
P1, P2:제1 및 제2 P웰 형성영역.
N:N웰 형성영역. T1:오프(off) 트랜지스터 형성영역.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 장치의 트랜지스터 형성 방법은 (a) 반도체기판에 N웰 및 P웰과 상기 P웰의 소정 영역에 프로그램용 불순물 층을 형성한다. (b) 상기 각 웰의 소정 영역과 상기 불순물 층의 소정 영역에 각각 모스(MOS) 트랜지스터와 ROM 오프(off) 트랜지스터를 형성한다.
본 발명의 제1 실시예에 따르면, 상기 (a) 단계는 다음 과정을 포함한다.
(a1) 상기 반도체기판에 제1 및 제2 P웰을 형성한다. (a2) 상기 제2 P웰에 ROM트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성한다. (a3) 상기 제1 및 제2 P웰 사이의 반도체기판에 N웰을 형성한다.
본 발명의 제2 실시예에 따르면, 상기 (a)단계는 다음 과정을 포함한다.
(a1) 상기 반도체기판에 제1 및 제2 P웰을 형성한다. (a2) 상기 제1 및 제2 P웰 사이의 반도체기판에 N웰을 형성한다. (a3) 상기 제2 P웰에 상기 ROM트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성한다.
본 발명의 제3 실시예에 의하면, 상기 (a)단계는 다음 과정을 포함한다.
(a1) 상기 반도체기판의 소정 영역에 상기 ROM 트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성한다. (a2) 상기 반도체기판에 제1 P웰과 상기 불순물 층을 포함하도록 제2 P웰을 형성한다. (a3) 상기 제1 및 제2 P웰 사이의 반도체기판에 N웰을 형성한다.
본 발명의 제4 실시예에 의하면, 상기 (a)단계는 다음 과정을 포함한다.
(a1) 상기 반도체기판의 소정 영역에 상기 ROM 트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성한다. (a2) 상기 반도체기판에 상기 불순물 층을 포함하지 않는 N웰을 형성한다. (a3) 상기 반도체기판에 제1 P웰과 상기 불순물 층을 포함하도록 제2 P웰을 형성한다.
본 발명의 제5 실시예에 의하면, 상기 (a)단계는 다음 과정을 포함한다.
(a1) 상기 반도체기판의 소정의 영역에 N웰을 형성한다. (a2) 상기 반도체기판이 소정의 영역에 상기 N웰과 접촉되는 제1 및 제2 P웰을 형성한다. (a3) 상기 제2 P웰에 ROM트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성한다.
본 발명의 제6 실시예에 의하면, 상기 (a) 단계는 다음 과정을 포함한다.
(a1) 상기 반도체기판의 소정의 영역에 N웰을 형성한다. (a2) 상기 반도체기판의 상기 N웰을 포함하지 않는 소정 영역에 ROM트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성한다. (a3) 상기 반도체기판에 상기 N웰을 사이에 두고 제1 P웰과 상기 불순물 층을 포함하는 제2 P웰을 형성한다.
본 발명의 실시 예들에 따르면, 상기 각 단계 다음에 산소 또는 질소분위기하에서 800℃∼950℃의 온도로 10분∼100분 동안 실시되는 열처리 공정이 진행될 수 있다.
본 발명은 반도체기판에 RAM 트랜지스터와 ROM트랜지스터를 함께 형성한다. 이 과정에서 상기 기판의 RAM영역과 ROM영역을 구분하여 이온 주입이 실시되는데, 이러한 이온 주입은 RAM 및 ROM 트랜지스터의 게이트 전극이 형성되기 전에 모두 실시된다. 이에 따라 RAM영역에서는 서로 다른 형태의 트랜지스터간에 간섭을 방지하여 각 소자의 특성을 최적으로 유지할 수 있고 ROM영역에서는 채널 영역의 도즈 및 에너지 최적화 문제와 프로그램 이온 주입에 의한 게이트 산화 막의 손상 등을 방지하여 트랜지스터의 품질이 저하되는 것을 방지할 수 있음은 물론 다른 트랜지스터에 비해 높은 채널 턴온 전압을 갖는 ROM트랜지스터 곧, 오프 트랜지스터를 형성할 수 있다
이하, 본 발명의 제1 실시예에 의한 반도체 장치의 트랜지스터 형성 방법을 첨부된 도면을 참조하여 상세하게 설명한다.
첨부된 도면으로서, 도 2 내지 도 5는 본 발명의 제1 실시예에 의한 반도체 장치의 트랜지스터 형성 방법을 단계별로 나타낸 도면들이다.
여기서 도 2는 반도체기판(40)에 P웰 이온 주입(44)을 실시하는 단계를 나타낸다. 구체적으로, 반도체기판(40)을 활성 영역과 필드 영역으로 구분한다. 상기 반도체기판(40)의 필드 영역에 필드 산화 막(42)을 형성한다. 상기 필드 산화 막(42)은 로코스(LOCOS)형 이지만 트랜치(trench)형이어도 무방하다. 상기 반도체기판(40)을 제1 및 제2 P웰 형성 영역(P1, P2)과 N웰 형성 영역(N)으로 한정하고 상기 제2 P웰 형성 영역(P2)에는 ROM 트랜지스터 즉, 오프 트랜지스터 형성 영역(T1)을 한정한다. 도면에 도시한 바와 같이, 상기 N웰 형성 영역(N)은 상기 제1 및 제2 P웰 형성 영역(P1, P2)사이로 한정된다. 상기 반도체기판(40)의 전면에 제1 감광막(도시하지 않음)을 도포한 다음 패터닝하여 상기 반도체기판(40) 상에 상기 N웰 형성 영역(N)을 커버링하는 제1 감광막 패턴(43)을 형성한다. 이후, 상기 결과물 전면에 P형 도전성 불순물을 이온 주입(44)한 다음, 상기 제1 감광막 패턴(43)을 제거한다. 이 결과 도 3에 도시한 바와 같이, 상기 제1 및 제2 P웰 형성 영역(P1, P2)에는 제1 및 제2 P웰(44a, 44b)이 형성된다. 상기 이온 주입을 실시하고 상기 제1 감광막 패턴(43)을 제거한, 그 결과 물을 열처리할 수도 있는데, 이때, 열처리는 산소 또는 질소분위기하에서 800℃∼950℃의 온도로 10분∼100분 동안 실시한다.
계속해서 도 3을 참조하면, 상기 제1 및 제2 P웰(44a, 44b)을 형성한 다음 상기 제1 감광막 패턴(도2의 43)을 제거하기 전, 반도체기판의 노출된 전면에 p형 도전성 불순물을 이온 주입하여 상기 필드 산화 막(42) 아래에 필드 스톱(field stop)용 불순물층(45)을 형성한다. 또한, 도면에 도시하지는 않았지만, 상기 제1 감광막 패턴(43)을 제거하지 않은 상태에서 상기 제1 및 제2 P웰(44a, 44b)의 전면에 N-MOS 트랜지스터의 문턱 전압 조정을 위한 이온 주입을 실시한다.
상기 제1 및 제2 P웰(44a, 44b)이 형성된 결과물 전면에 제2 감광막(도시하지 않음)을 형성한다. 상기 제2 감광막을 패터닝하여 상기 반도체기판(40) 상에 상기 오프 트랜지스터 형성 영역(T1)을 노출시키는 제2 감광막 패턴(46)을 형성한다. 상기 제2 감광막 패턴(46)을 마스크로 사용하여 상기 오프 트랜지스터 형성영역(T1)을 사용자가 원하는 대로 프로그램 하기 위해 p형 도전성 불순물을 고농도로 이온 주입(48)한다. 이 결과 상기 오프 트랜지스터 형성 영역(T1)에는 고농도의 불순물 층이 형성된다. 이후, 상기 제2 감광막 패턴(46)을 제거한다.
상기 제1 및 제2 P웰(44a, 44b)을 위한 이온주입후, 결과 물을 열처리한 바와 같이, 상기 제2 감광막 패턴(46)을 제거한 결과 물도 동일한 조건하에서 열처리할 수 있다.
도 4는 N웰(44c)을 형성하는 단계를 나타낸다. 구체적으로, 상기 반도체기판(40)의 전면에 제3 감광막(도시하지 않음)을 형성한다. 상기 제3 감광막을 패터닝하여 상기 반도체기판(40) 상에 상기 N웰 형성 영역(N)을 노출시키는 제3 감광막 패턴(50)을 형성한다. 상기 제3 감광막 패턴(50)을 마스크로 사용하여 상기 N웰 형성 영역(N)에 n형 도전성 불순물을 이온 주입(52)하여 N 웰(44c)을 형성한다. 이어서, 상기 N웰(44c) 전면에 n형 도전성 불순물을 이온 주입하여 상기 N웰(44c)의 필드 산화 막(42) 아래에 제2 필드 스톱 불순물층(54)을 형성한다. 또한, 도시하지는 않았지만, 상기 P-MOS 트랜지스터의 문턱 전압 조정을 위한 이온 주입도 실시한다.
상기 제3 감광막 패턴(50)을 제거한 다음 그 결과 물을 열처리할 수도 있다. 이때, 상기 열처리 조건은 상기 제1 및 제2 P웰(44a, 44b) 형성용 이온 주입과 상기 오프 트랜지스터 프로그램용 이온 주입 후 실시한 열처리 조건과 동일하다.
도 5는 P-MOS 및 N-MOS 트랜지스터와 오프 트랜지스터를 형성하는 단계를 나타낸다. 구체적으로, 상기 제3 감광막 패턴(50)을 제거한 결과 물을 산소 분위기에서 열처리하여 상기 결과물 전면에 게이트 산화 막(도시하지 않음)을 형성한다. 이어서 상기 게이트 산화 막 전면에 게이트 도전층(도시하지 않음)을 형성하고 패터닝하여 상기 각 웰들(44a, 44b, 44c)과 상기 제2 P웰(44b)의 오프 트랜지스터 형성 영역(T1) 상에 게이트 전극(56)을 형성한다. 상기 게이트 전극(56)의 상부 면에는 게이트 절연 막을 형성하고 게이트 전극(56)의 측면에는 게이트 스페이서(58)를 형성한다. 상기 게이트 절연 막과 게이트 스페이서(58)는 동일한 절연 막으로 형성할 수 있으므로 도면에서는 그 경계를 구분하지 않는다.
상기 게이트 전극(56)을 형성한 직후 상기 제1 및 제2 P웰(44a, 44b)과 상기 N웰(44c)에 각각 n+형과 p+형 도전성 불순물을 이온 주입 얕은 불순물 층을 형성하고 상기 게이트 스페이서(58)를 형성한 직후에도 각각에 동일한 도전성 불순물을 이온 주입 깊은 불순물 층을 형성한다. 이 결과 상기 제1 및 제2 웰(44a, 44b)에는 상기 게이트 전극(56) 좌, 우측 반도체기판에 LDD형 제1 불순물 층들(60)이 형성된다. 상기 LDD형 제1 불순물 층들(60)중 하나는 소오스 영역이고 나머지 하나는 드레인 영역이다. 그리고 상기 N웰(44c)에는 게이트 전극(56) 좌, 우측 기판에 LDD형 제2 불순물 층들(62)이 형성되고 그 중 하나는 소오스 영역이고 나머지 하나는 드레인 영역이다. 이렇게 해서 상기 제1 P웰(44a)에는 RAM형 N-MOS트랜지스터가 형성되고, 상기 N웰(44c)에는 RAM형 P-MOS트랜지스터가 형성되며, 상기 제2 P웰(44b)에는 상기 반도체기판(40)이나 게이트 산화 막의 손상 없이 ROM형 프로그램 트랜지스터인 오프(off) 트랜지스터와 RAM형 N-MOS트랜지스터가 형성된다.
다음에는 본 발명의 제2 내지 제6 실시예를 설명한다. 이를 위해서 다시 도 2 내지 도 5를 참조한다.
본 발명의 제2 실시예는 도 2 및 도 3에 도시한 바와 같이, 상기 제1 및 제2 P웰(44a, 44b)을 형성하는 단계까지는 상기 제1 실시예와 동일하게 진행한다. 그러나 상기 제1 및 제2 P웰(44a, 44b)을 형성한 다음에 상기 N웰(44c) 형성을 위한 이온 주입(도 4의 52)과 상기 오프 트랜지스터 형성 영역(T1)에 프로그램 이온 주입(48)을 순차적으로 실시한다. 이후의 공정은 상기 제1 실시예와 동일하게 진행한다.
본 발명의 제3 실시예는 상기 반도체기판(40)에 상기 N웰(44c) 형성을 위한 이온 주입(도 4의 52)을 먼저 실시하고 이어서 상기 제1 및 제2 P웰(44a, 44b) 형성을 위한 이온 주입(도 2의 44)과 상기 오프 트랜지스터 형성 영역(T1)에 프로그램 이온 주입(48)을 순차적으로 실시한다. 이후의 공정은 상기 제2 실시예와 동일하게 진행한다.
본 발명의 제4 실시예는 상기 제3 실시예와 동일하게 진행하되, 상기 제2 P웰(44b)이 형성될 영역에 프로그램 이온 주입을 먼저 실시한 다음 상기 제1 및 제2 P웰(44a, 44b)형성을 위한 이온 주입(도 2의 44)을 실시한다. 이후의 공정은 상기 제3 실시예와 동일하게 진행한다.
본 발명의 제5 실시예는 상기 제2 P웰(44b)이 형성될 영역중 일부 영역에 프로그램 이온 주입을 먼저 실시한 다음, 상기 제1 및 제2 P웰(44a, 44b) 형성을 위한 이온 주입과 상기 N웰(44c) 형성을 위한 이온 주입을 순차적으로 실시한다. 이후의 공정은 상기 제1 실시예와 동일하게 진행한다.
본 발명의 제6 실시예는 상기 제5 실시예와 동일하게 진행하되, 상기 N웰(44c) 형성을 위한 이온 주입과 상기 제1 및 제2 P웰(44a, 44b) 형성을 위한 이온 주입을 순차적으로 실시한다. 이후의 공정은 상기 제5 실시예와 동일하게 진행한다.
언급하지는 않았지만, 상기 제2 내지 제6 실시예의 각 이온 주입 단계 다음에 열처리 공정이 포함될 수 있고, 상기 열 처리 공정은 상기 제1 실시예에와 동일한 조건하에서 진행할 수 있다.
이상으로, 본 발명에 의한 반도체 장치의 트랜지스터 형성 방법에서는 반도체기판에 서로 다른 기능을 갖는 반도체 소자 예컨대, RAM 트랜지스터와 ROM트랜지스터를 함께 형성하여 반도체장치의 소형화를 도모한다. 이 과정에서 상기 기판의 RAM영역과 ROM영역을 구분하여 이온 주입 예컨대, P웰 및 N웰 관련 이온 주입이 실시되며, 더욱이 이러한 이온 주입은 RAM 및 ROM 트랜지스터의 게이트 전극이 형성되기 전에 모두 실시된다. 이에 따라 RAM영역에서는 서로 다른 형태의 트랜지스터간에 간섭을 방지하여 각 소자의 특성을 최적으로 유지할 수 있고 ROM영역에서는 채널 영역의 도즈 및 에너지 최적화 문제와 프로그램 이온 주입에 의한 게이트 산화 막의 손상 등을 방지하여 트랜지스터의 품질이 저하되는 것을 방지할 수 있음은 물론 다른 트랜지스터에 비해 높은 채널 턴온 전압을 갖는 ROM트랜지스터 곧, 오프 트랜지스터를 형성할 수 있다.
본 발명은 상기 실시 예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상 내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (10)

  1. (a) 반도체기판에 N웰 및 P웰과 상기 P웰의 소정 영역에 프로그램용 불순물 층을 형성하는 단계; 및
    (b) 상기 각 웰의 소정 영역과 상기 불순물 층의 소정 영역에 각각 모스(MOS) 트랜지스터와 ROM 오프(off) 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
  2. 제 1 항에 있어서, 상기 (a) 단계는
    (a1) 상기 반도체기판에 제1 및 제2 P웰을 형성하는 단계;
    (a2) 상기 제2 P웰에 ROM트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성하는 단계; 및
    (a3) 상기 제1 및 제2 P웰 사이의 반도체기판에 N웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
  3. 제 1 항에 있어서, 상기 (a)단계는
    (a1) 상기 반도체기판에 제1 및 제2 P웰을 형성하는 단계;
    (a2) 상기 제1 및 제2 P웰 사이의 반도체기판에 N웰을 형성하는 단계; 및
    (a3) 상기 제2 P웰에 상기 ROM트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
  4. 제 1 항에 있어서, 상기 (a)단계는
    (a1) 상기 반도체기판의 소정 영역에 상기 ROM 트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성하는 단계;
    (a2) 상기 반도체기판에 제1 P웰과 상기 불순물 층을 포함하도록 제2 P웰을 형성하는 단계; 및
    (a3) 상기 제1 및 제2 P웰 사이의 반도체기판에 N웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
  5. 제 1 항에 있어서, 상기 (a)단계는
    (a1) 상기 반도체기판의 소정 영역에 상기 ROM 트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성하는 단계;
    (a2) 상기 반도체기판에 상기 불순물 층을 포함하지 않는 N웰을 형성하는 단계; 및
    (a3) 상기 반도체기판에 제1 P웰과 상기 불순물 층을 포함하도록 제2 P웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
  6. 제 1 항에 있어서, 상기 (a)단계는
    (a1) 상기 반도체기판의 소정의 영역에 N웰을 형성하는 단계;
    (a2) 상기 반도체기판이 소정의 영역에 상기 N웰과 접촉되는 제1 및 제2 P웰을 형성하는 단계; 및
    (a3) 상기 제2 P웰에 ROM트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
  7. 제 1 항에 있어서, 상기 (a) 단계는
    (a1) 상기 반도체기판의 소정의 영역에 N웰을 형성하는 단계;
    (a2) 상기 반도체기판의 상기 N웰을 포함하지 않는 소정 영역에 ROM트랜지스터 형성 영역을 한정하고 이 영역에 프로그램 이온 주입을 실시하여 불순물 층을 형성하는 단계; 및
    (a3) 상기 반도체기판에 상기 N웰을 사이에 두고 제1 P웰과 상기 불순물 층을 포함하는 제2 P웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
  8. 제 2 항 내지 제 7 항중 선택된 어느 한 항에 있어서, 상기 (a1), (a2) 및 (a3)단계 사이에서 각 단계를 거친 결과 물을 열처리하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
  9. 제 8 항에 있어서, 상기 열처리는 산소 또는 질소분위기하에서 800℃∼950℃의 온도로 10분∼100분 동안 실시하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
  10. 제 8 항에 있어서, 상기 N웰 및 제1 P웰과 제2 P웰을 형성한 다음 각 웰에 필드 스톱용 이온 주입과 문턱 전압 조절용 이온 주입을 순차적으로 실시하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
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