KR19990005147A - 반도체장치의 트랜지스터 형성방법 - Google Patents

Abstract

본 발명은 반도체장치의 트랜지스터 형성방법에 관해 개시한다. 본 발명은 반도체기판에 서로 다른 기능을 갖는 반도체소자 예컨데, RAM 트랜지스터와 ROM트랜지스터를 함께 형성하여 반도체장치의 소형화를 도모한다. 이 과정에서 상기 기판의 RAM영역과 ROM영역을 구분하여 이온주입이 실시될 뿐만 아니라 상기 RAM역내에서도 PMOS트랜지스터와 NMOS트랜지스터를 구분하여 이온주입을 실시한다. 이렇게 함으로써 RAM영역에서는 서로 다른 형태의 트랜지스터간에 간섭을 방지하여 각 소자의 특성을 최적으로 유지할 수 있다. 특히, 상기 ROM트랜지스터에는 상기 깊은 불순물층만 형성함으로써 채널영역과 소오스 및 드레인 영역간에 갭을 형성한다. 따라서 별도의 이온주입공정없이 다른 트랜지스터에 비해 높은 채널 턴온 전압을 갖는 ROM트랜지스터 곧, 오프 트랜지스터를 형성할 수 있다

Description

반도체장치의 트랜지스터 형성방법

본 발명은 반도체장치의 트랜지스터 형성방법에 관한 것으로서, 특히, 롬(ROM) 트랜지스터를 제조하는 방법에 관한 것이다.

최근, 반도체장치는 고 집적화되고 있는 추세에 있지만, 다른 한편으로는 이미 개발된 반도체소자들을 결합하여 다양한 기능을 갖고 대용량을 갖지만, 휴대하기는 간편한 소형화된 반도체장치의 개발이 각광을 받고 있다. 이에 따라 서로 다른 기능을 갖는 적어도 두 개 이상의 반도체장치를 결합하여 단일화된 반도체장치의 개발이 필요하다. 예를 들면, RAM(Random Access Memory)장치와 ROM(Read Only Memory)장치를 결합한 형태의 반도체장치가 있을 수 있다.

이와 같은 단일화를 반영하는 종래 기술에 반도체장치의 트랜지스터 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 1 내지 도 8은 종래 기술에 의한 반도체장치의 트랜지스터 형성방법을 단계별로 나타낸 도면들이다.

도 1을 참조하면, 반도체기판(10)에서 필드영역을 한정한 다음 필드 산화막(12)을 형성한다. 이어서 필드산화막(10) 사이의 활성영역 상에 게이트 전극들(14, 16, 18)을 형성한다. 게이트 전극들(14, 16, 18)이 형성되어 있는 결과물 전면에 도 2에 도시한 바와 같이 N형 도전성 불순물들(20)을 낮은 에너지로 이온주입한다. 이 결과 필드 산화막(12)과 게이트 전극(14, 16, 18)사이의 활성영역에는 얕은 불순물층(20a)이 형성된다.

도 3을 참조하면, 반도체기판(10) 상에 PMOS 트랜지스터를 형성하기 위해 기판(10)의 좌측에 형성된 게이트 전극(14)과 그에 인접한 불순물층만 노출시키는 제1 감광막 패턴(22)을 기판(10) 상에 형성한다. 기판(10)의 노출된 전면에 P형 도전성 불순물(24)을 낮은 에너지로 이온주입한다. 그런데, P형 도전성 불순물을 이온주입하기 전에 기판의 전 영역에는 얕은 N형 불순물층(20a)이 형성되어 있으므로 P형 도전성 불순물을 이온주입할 때는 도핑농도를 N형 도전성 불순물의 도핑농도보다 높게 한다. 이 결과 기판(10)의 노출된 영역의 게이트 전극(14)과 그에 인접한 필드산화막(12) 사이의 활성영역에는 얕은 P형 불순물층(24a)이 형성된다. 이후, 제1 감광막 패턴(22)을 제거한다.

도 4는 게이트 전극들(14, 16, 18)의 측면에 게이트 스페이서(26)를 형성하는 단계를 나타낸다. 구체적으로, 도 3의 결과물 전면에 절연막(도시하지 않음)을 형성한 다음 그 전면을 이방성식각하여 게이트 전극들(14, 16, 18)의 측면에 게이트 스페이서(26)를 형성한다.

도 5는 NMOS트랜지스터를 형성하는 단계를 나타낸다. 구체적으로, PMOS영역을 마스킹하는 제2 감광막 패턴(28)을 기판(10) 상에 형성한다. 기판(10) 상의 전면에 N형 도전성 불순물을 높은 에너지로 이온주입한다. 이때, 게이트 스페이서(26)는 형성될 불순물층을 정렬시키는 역할을 한다. 이 결과 기판(10)의 노출된 영역인 NMOS트랜지스터 형성영역과 ROM트랜지스터 형성영역에서 게이트 전극(16, 18)과 그에 인접한 필드산화막(12) 사이의 활성영역에 깊은 N형 불순물층(30a)가 형성된다. 깊은 N형 불순물층(30a)가 형성된 영역에는 이미 동일한 도전성을 갖는 얕은 불순물층(20a)이 형성되어 있으므로, 기판(10)의 노출된 영역의 활성영역에는 LDD(Lightly Doped Drain)구조의 불순물층이 형성된다. 이후, 제2 감광막 패턴(28)을 제거하면, 기판(10)에 NMOS트랜지스터가 형성된다.

도 6은 PMOS트랜지스터 형성영역에 LDD구조의 불순물층을 형성하는 단계를 나타낸다. 구체적으로, 제2 감광막 패턴(도 5의 28)이 제거된 결과물 전면에 기판(10)의 PMOS 영역만을 노출시키는 제3 감광막 패턴(32)을 형성한다. 제3 감광막 패턴(32)을 마스크로 하여 기판(10)의 전면에 P형 도전성 불순물(34)을 높은 에너지로 이온주입한다. NMOS 영역과 마찬가지로 PMOS영역에도 이미 P형 도전성 불순물을 갖는 얕은 불순물층(24a)이 형성되어 있고 게이트 전극(14)의 측면에는 게이트 스페이서(26)가 형성되어 있으므로 PMOS영역의 얕은 불순물이 형성되어 있는 활성영역에는 다시 P형 도전성 불순물이 주입된 깊은 불순물층(34a)이 형성되어 전체적으로 LDD구조의 불순물층을 형성하게 된다. 이렇게 하여 기판(10)에 PMOS 트랜지스터가 형성된다. 이후, 제3 감광막 패턴(32)을 제거한다. 도 6 내지 도 8에서 참조부호 LD, LD1은 각각 NMOS 및 PMOS 영역의 LDD불순물층을 나타낸다.

도 7은 프로그램화된 트랜지스터 즉, 코팅(coding)된 트랜지스터(이하, 오프(off) 트랜지스터라 한다)를 형성하는 단계를 나타낸다. 구체적으로, 기판(10) 상에 ROM트랜지스터 형성영역만을 노출시키는 제4 감광막 패턴(36)을 형성한다. 제4 감광막 패턴(36)을 마스크로 하여 기판(10)의 노출된 전면에 고 농도의 N형 도전성 불순물(38)을 이온주입하여 기판(10)의 노출된 영역에 형성된 트랜지스터를 코팅 즉, 프로그램한다. 이와 같은 이온주입에 의하여 기판(10)의 노출된 영역에는 코팅된 ROM트랜지스터가 형성된다. 이후, 제4 감광막 패턴(36)을 제거하고 결과물을 열처리하면, 도 8에 도시한 바와 같이 기판(10)에 PMOS, NMOS 및 코딩된 ROM트랜지스터가 형성된다.

상술한 바와 같이, 종래 기술에 의한 반도체장치의 트랜지스터 형성방법은 코딩된 ROM트랜지스터를 P/NMOS트랜지스터를 완성한 후에 형성한다. 이러한 방법은 트랜지스터를 프로그램화하기 위해 실시되는 고 농도 이온주입에 의해 기판에 결함(defect)이 나타나고 이미 형성된 게이트 전극의 두께 및 기판의 표면에 형성된 버퍼 산화막(도시하지 않음)의 두께에 따라 채널영역에서의 도즈량 및 에너지 최적화에 대한 문제가 나타난다. 또한, 이온주입에 의한 손상에 의해 게이트 산화막의 특성이 저하되는등 트랜지스터의 기능이 저하될 수 있다. 그리고 게이트 전극을 형성한 후 전면에 걸쳐서 저 농도의 N형 도전성 불순물이 이온주입되는데, 이렇게 주입된 불순물은 PMOS형성영역에서는 반도체기판의 드레쉬홀드 리키지(threshold leakage)특성을 저하시킨다.

따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로, 동일 기판에 이질적 특성을 나타내는 트랜지스터를 함께 형성하기 위해 선택적 이온주입방식을 적용하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법을 제공함에 있다.

도 1 내지 도 8은 종래 기술에 의한 반도체장치의 트랜지스터 형성방법을 단계별로 나타낸 도면들이다.

도 9 내지 도 15는 본 발명의 실시예에 의한 반도체장치의 트랜지스터 형성방법을 단계별로 나타낸 도면들이다.

* 도면의 주요부분에 대한 부호의 설명

40 : 반도체기판. 42 : 필드산화막.

44, 46, 48 : 제1 내지 제3 게이트 전극.

50, 54, 60, 64 : 제1 내지 제4 감광막 패턴.

58 : 게이트 스페이서.

상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치의 트랜지스터 형성방법은 반도체기판에 RAM트랜지스터와 ROM트랜지스터를 함께 구비하는 반도체장치에 있어서, 상기 RAM트랜지스터의 소오스 및 드레인 영역은 선택적 이온주입을 통해 LDD형태로 형성하고 상기 ROM트랜지스터의 소오스 및 드레인 영역은 채널영역과 소정의 간격을 두고 형성한다.

본 발명의 실시예에 따르면, 상기 RAM 및 ROM트랜지스터가 (a) 반도체기판을 제1, 제2 및 제3 활성영역으로 구분하고 상기 각 활성영역사이에는 필드산화막을 형성한다. (b) 상기 각 활성영역 상에 게이트 전극을 형성한다. (c) 상기 제1 및 제2 활성영역 각각에 서로 다른 도전형의 LDD 불순물층을 순차적으로 형성한다. (d) 상기 제3 활성영역에 상기 채널영역과 소정간격을 갖고 상기 제1 활성영역에 형성된 불순물층과 동일한 도전형의 깊은 불순물층을 형성하는 단계를 거쳐서 형성된다.

본 발명의 실시예에 따르면, 상기 제3 활성영역에 형성되는 깊은 불순물층은 상기 제1 활성영역에 상기 LDD 불순물층을 형성하는 단계에서 함께 형성한다.

본 발명의 실시예에 따르면, (c1) 상기 제1 활성영역에 제1 불순물층을 형성한다. (c2) 상기 제2 활성영역에 상기 제1 불순물층과 반대되는 도전형의 제2 불순물층을 형성한다. (c3) 상기 게이트 전극의 측면에 게이트 스페이서를 형성한다. (c4) 상기 제1 및 제3 활성영역의 노출된 부분에 상기 제1 불순물층보다 깊은 제3 불순물층을 형성한다. (c5) 상기 제2 활성영역의 노출된 부분에 상기 제2 불순물층보다 깊고 상기 제3 불순물층과 반대되는 도전형의 제4 불순물층을 형성한다.

본 발명의 실시예에 따르면, 상기 제1 및 제2 활성영역에 형성되는 트랜지스터는 RAM트랜지스터로서 PMOS 및 NMOS트랜지스터이다.

본 발명의 실시예에 따르면, 상기 제1 및 제3 불순물층은 N형 도전형 불순물을 사용하여 형성하고 상기 제2 및 제4 불순물층은 P형 도전형 불순물을 사용하여 형성한다.

본 발명은 반도체기판에 서로 다른 기능을 갖는 반도체소자 예컨데, RAM 트랜지스터와 ROM트랜지스터를 함께 형성하여 반도체장치의 소형화를 도모한다. 이 과정에서 상기 기판의 RAM영역과 ROM영역을 구분하여 이온주입이 실시될 뿐만 아니라 상기 RAM역내에서도 PMOS트랜지스터와 NMOS트랜지스터를 구분하여 이온주입을 실시한다. 이렇게 함으로써 RAM영역에서는 서로 다른 형태의 트랜지스터간에 간섭을 방지하여 각 소자의 특성을 최적으로 유지할 수 있다. 특히, 상기 ROM트랜지스터에는 상기 깊은 불순물층만 형성함으로써 채널영역과 소오스 및 드레인 영역간에 갭을 형성한다. 따라서 별도의 이온주입공정없이 다른 트랜지스터에 비해 높은 채널 턴온 전압을 갖는 ROM트랜지스터 곧, 오프 트랜지스터를 형성할 수 있다

이하, 본 발명의 실시예에 의한 반도체장치의 트랜지스터 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 9 내지 도 15는 본 발명의 실시예에 의한 반도체장치의 트랜지스터 형성방법을 단계별로 나타낸 도면들이다.

도 9는 반도체기판(40) 상의 제1 내지 제3 활성영역에 게이트 전극들(44, 46, 48)을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(40)을 활성영역과 필드영역으로 구분한다. 상기 활성영역을 제1, 제2 및 제3 활성영역으로 구분하고 상기 각 활성영역사이에 상기 필드영역이 한정되도록 한다. 편의 상, 상기 각 활성영역의 구분은 이하 진행되는 공정의 순서에 따라 정한 것이다. 따라서 도 9에서 상기 제1 활성영역은 상기 반도체기판(40)의 가운데에 있고 상기 제2 활성영역은 상기 기판(40)의 좌측에 있으며, 상기 제3 활성영역은 상기 기판(40)의 우측에 있다. 계속해서 상기 필드영역에 필드산화막(42)을 형성하고 상기 제1 내지 제3 활성영역 상에 상기 필드산화막(42)과 소정간격 이격되도록 제1 내지 제3 게이트 전극(44, 46, 48)을 형성한다. 상기 제1 내지 제3 게이트 전극(44, 46, 48)은 동일하게 형성한다. 하지만, 이후 설명의 편의를 위해 구분한다.

도 10은 제1 활성영역에 제1 불순물층(52a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 반도체기판(40) 상에 상기 제1 활성영역을 노출시키는 제1 감광막 패턴(50)을 형성한다. 상기 제1 감광막 패턴(50)은 포토레지스트막 패턴이다. 상기 제1 감광막 패턴(50)을 마스크로 하여 상기 결과물 전면에 저 농도의 N형 도전성 불순물(52)을 낮은 에너지로 이온주입한다. 이 결과 상기 제1 활성영역의 노출된 부분에는 상기 제1 게이트 전극(44)과 그에 인접한 필드산화막(42)과 연계되는 얕은 저 농도의 제1 불순물층(52a)이 형성된다. 이후, 상기 제1 감광막 패턴(50)을 제거한다.

도 11은 제2 활성영역에 제2 불순물층(56a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 반도체기판(40) 상에 상기 제1 및 제3 활성영역을 커버링하는 제2 감광막 패턴(54)을 형성한다. 상기 제2 감광막 패턴(54)을 마스크로 사용하여 상기 기판(40)의 전면에 저 농도의 P형 도전성 불순물(56)을 낮은 에너지로 이온주입한다. 이 결과 상기 제2 활성영역의 노출된 부분에는 상기 제2 게이트 전극(46)과 인접한 필드산화막(42)과 연계되는 얕은 저 농도의 제2 불순물층(56a)이 형성된다. 상기 P형 도전성 불순물(56)은 상기 N형 도전성 불순물(도 10의 52)의 주입에너지와 동일한 에너지로 주입하는 것이 바람직하다. 이후, 상기 제2 감광막 패턴(54)을 제거한다.

도 12는 상기 제1 내지 제3 게이트 전극들(44, 46, 48)의 측면에 게이트 스페이서를 형성하는 단계를 나타낸다. 구체적으로, 상기 제2 감광막 패턴(도 11의 54)이 제거된 결과물 전면에 스페이서 형성용 절연막(도시하지 않음)을 형성한다. 이어서, 상기 절연막의 전면을 상기 반도체기판(40)과 상기 제1 내지 제3 게이트 전극들(44, 46, 48)의 계면이 노출될 때 까지 이방성식각한다. 이 결과 상기 제1 내지 제3 게이트 전극(44, 46, 48)의 측면에는 게이트 스페이서(58)가 형성된다. 상기 게이트 스페이서(58)는 상기 제1 내지 제3 게이트 전극(44, 46, 48)의 측면보호수단으로 사용될 뿐만 아니라 후속 깊은 불순물층 형성공정에서 자기정렬(self alignment) 수단으로도 사용된다. 상기 게이트 스페이서(58)는 상기 제1 내지 제3 활성영역에서 상기 게1 내지 제3 게이트 전극(44, 46, 48)과 그에 인접한 필드산화막(42) 사이의 활성영역을 더 좁게 한정한다. 따라서 상기 각 게이트 전극(44, 46, 48)과 그에 인접한 필드산화막(42) 사이의 활성영역에는 LDD구조의 불순물층이 형성될 수 있다.

도 13은 제1 및 제3 활성영역에 제3 불순물층(62a)을 형성하는 단계를 나타낸다. 구체적으로, 도 12의 결과물 전면에 감광막을 도포한 다음 패터닝하여 상기 기판(40) 상에 상기 제2 활성영역을 커버링하고 상기 제1 및 제3 활성영역의 전면을 노출시키는 제3 감광막 패턴(60)을 형성한다. 상기 제2 및 제3 감광막 패턴(54, 60)은 포토레지스트막 패턴이다. 상기 제3 감광막 패턴(60)을 마스크로 사용하여 상기 결과물 전면에 고 농도의 N형 도전성 불순물(62)을 높은 에너지로 이온주입한다. 이 결과 상기 제1 활성영역의 노출된 부분에는 상기 제1 불순물층(52a)보다 깊은 고 농도의 제3 불순물층(62a)이 형성되어 상기 얕은 제1 불순물층(52a)과 함께 제1 LDD불순물층을 이룬다. 상기 제1 및 제3 불순물층(52a, 62a)은 동일한 도전형 불순물로 형성되므로 상기 두 불순물층(52a, 62a)은 서로 구분되지 않는다. 도 13에서는 상기 제1 및 제3 불순물층(52a, 62a)을 편의 상 구분하여 나타낸 것이다. 상기 고 농도의 N형 도전성 불순물(62)의 이온 주입결과, 상기 제3 활성영역도 상기 제3 불순물층(62a)이 형성되지만, 상기 제3 활성영역에는 상기 제1 또는 제2 불순물층(52a, 56a)과 같은 얕은 불순물층이 형성되어 있지 않고 또한, 상기 게이트 스페이서(58)로 인해 상기 제3 활성영역에 형성되는 상기 제3 불순물층(62a)과 상기 제3 게이트 전극(48)의 채널영역사이에는 소정간격을 갖는 갭(도 15의 68참조)이 나타난다. 따라서 상기 제3 활성영역에 형성되는 트랜지스터는 높은 채널 턴온 전압(channel turn on voltage)을 갖게 된다. 이후, 상기 제3 감광막 패턴(60)을 제거한다.

도 14는 제2 활성영역에 제4 불순물층을 형성하는 단계를 나타낸다. 구체적으로, 상기 제3 감광막 패턴(60)이 제거된 결과물 전면에 상기 제2 활성영역은 노출시키고 상기 제1 및 제3 활성영역은 커버링하는 제4 감광막 패턴(64)을 형성한다. 상기 제4 감광막 패턴(64)은 포토레지스트 패턴이다. 상기 제4 감광막 패턴(64)을 마스크로 사용하여 상기 결과물 전면에 P형 도전형 불순물(66)을 높은 에너지로 이온주입한다. 이 결과 상기 제2 활성영역의 노출된 영역에는 상기 제2 불순물층(56a)보다 깊은 제4 불순물층(66a)이 형성된다. 이후, 상기 제4 감광막 패턴(64)을 제거하면, 도 15에 도시한 바와 같이, 상기 반도체기판(40)의 상기 제1 및 제2 활성영역에는 RAM 트랜지스터 즉, 상기 제1 활성영역에는 NMOS트랜지스터가 형성되고 상기 제2 활성영역에는 PMOS트랜지스터가 형성된다. 또한, 상기 제3 활성영역에는 ROM트랜지스터 즉, 상기 제3 불순물층(도 13의 62a)형성과정에서 코딩화된 트랜지스터가 형성된다. 상기 제1 및 제2 활성영역에 형성된 불순불층(LD', LD'')과 상기 제3 활성영역에 형성된 불순물층(LD')은 소오스 또는 드레인영역으로 사용된다. 도 15에서는 상기 ROM트랜지스터의 채널영역과 소오스 및 드레인 영역간의 갭(68)을 볼 수 있다.

상술한 바와 같이, 본 발명에 의한 반도체장치의 트랜지스터 형성방법은 반도체기판에 서로 다른 기능을 갖는 반도체소자 예컨데, RAM 트랜지스터와 ROM트랜지스터를 함께 형성하여 반도체장치의 소형화를 도모한다. 이 과정에서 상기 기판의 RAM영역과 ROM영역을 구분하여 이온주입이 실시될 뿐만 아니라 상기 RAM역내에서도 PMOS트랜지스터와 NMOS트랜지스터를 구분하여 이온주입을 실시한다. 이렇게 함으로써 RAM영역에서는 서로 다른 형태의 트랜지스터간에 간섭을 방지하여 각 소자의 특성을 최적으로 유지할 수 있다. 특히, 상기 ROM트랜지스터에는 상기 깊은 불순물층만 형성함으로써 채널영역과 소오스 및 드레인 영역간에 갭을 형성한다. 따라서 별도의 이온주입공정없이 다른 트랜지스터에 비해 높은 채널 턴온 전압을 갖는 ROM트랜지스터 곧, 오프 트랜지스터를 형성할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함이 명백하다.

Claims (10)

1. 반도체기판에 RAM트랜지스터와 ROM트랜지스터를 함께 구비하는 반도체장치에 있어서, 상기 RAM트랜지스터의 소오스 및 드레인 영역은 선택적 이온주입을 통해 LDD형태로 형성하고 상기 ROM트랜지스터의 소오스 및 드레인 영역은 채널영역과 소정의 간격을 두고 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
2. 제 1 항에 있어서, 상기 RAM 및 ROM트랜지스터가 (a) 반도체기판을 제1, 제2 및 제3 활성영역으로 구분하고 상기 각 활성영역사이에는 필드산화막을 형성하는 단계; (b) 상기 각 활성영역 상에 게이트 전극을 형성하는 단계; (c) 상기 제1 및 제2 활성영역 각각에 서로 다른 도전형의 LDD 불순물층을 순차적으로 형성하는 단계; 및 (d) 상기 제3 활성영역에 상기 채널영역과 소정간격을 갖고 상기 제1 활성영역에 형성된 불순물층과 동일한 도전형의 깊은 불순물층을 형성하는 단계를 밟아서 형성되는 것을 특징으로 반도체장치의 트랜지스터 형성방법.
3. 제 2 항에 있어서, 상기 제3 활성영역에 형성되는 깊은 불순물층은 상기 제1 활성영역에 상기 LDD 불순물층을 형성하는 단계에서 함께 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
4. 제 2 항에 있어서, 상기 (c)단계는 (c1) 상기 제1 활성영역에 제1 불순물층을 형성하는 단계; (c2) 상기 제2 활성영역에 상기 제1 불순물층과 반대되는 도전형의 제2 불순물층을 형성하는 단계; (c3) 상기 게이트 전극의 측면에 게이트 스페이서를 형성하는 단계; (c4) 상기 제1 및 제3 활성영역의 노출된 부분에 상기 제1 불순물층보다 깊은 제3 불순물층을 형성하는 단계; 및 (c5) 상기 제2 활성영역의 노출된 부분에 상기 제2 불순물층보다 깊고 상기 제3 불순물층과 반대되는 도전형의 제4 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
5. 제 4 항에 있어서, 상기 (c1)단계에서 상기 반도체기판 상에 상기 제1 및 제3 활성영역을 커버링하는 제1 감광막 패턴을 형성한 다음 상기 제1 불순물층을 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
6. 제 4 항에 있어서, 상기 반도체기판 상에 상기 제1 및 제2 활성영역을 커버링하는 제2 감광막 패턴을 형성한 다음 상기 제2 불순물층을 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
7. 제 4 항에 있어서, 상기 반도체기판 상에 상기 제2 활성영역을 커버링하는 제3 감광막 패턴을 형성한 다음 상기 제3 불순물층을 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
8. 제 4 항에 있어서, 상기 반도체기판 상에 상기 제1 및 제3 활성영역을 커버링하는 제4 감광막 패턴을 형성한 다음 상기 제4 불순물층을 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
9. 제 8 항에 있어서, 상기 제1 및 제2 활성영역에 형성되는 트랜지스터는 RAM트랜지스터로서 PMOS 및 NMOS트랜지스터이다.
10. 제 4 항에 있어서, 상기 제1 및 제3 불순물층은 N형 도전형 불순물을 사용하고 상기 제2 및 제4 불순물층은 P형 도전형 불순물을 사용하여 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.