DE102004031517A1 - Verfahren zur Herstellung eines Flash-Speicherbauelements - Google Patents

Verfahren zur Herstellung eines Flash-Speicherbauelements Download PDF

Info

Publication number
DE102004031517A1
DE102004031517A1 DE102004031517A DE102004031517A DE102004031517A1 DE 102004031517 A1 DE102004031517 A1 DE 102004031517A1 DE 102004031517 A DE102004031517 A DE 102004031517A DE 102004031517 A DE102004031517 A DE 102004031517A DE 102004031517 A1 DE102004031517 A1 DE 102004031517A1
Authority
DE
Germany
Prior art keywords
voltage region
forming
high voltage
region
low voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102004031517A
Other languages
English (en)
Inventor
Dong Kee Icheon Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of DE102004031517A1 publication Critical patent/DE102004031517A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Abstract

Die vorliegende Erfindung offenbart ein Verfahren zum Herstellen eines Flash-Speicherbauelements, mit den Schritten: Bilden von Gate-Elektrodenmustern auf einem Halbleitersubstrat, auf welchem eine Hochspannungsregion und eine Niederspannungsregion definiert sind; Bilden eines ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion und Bilden von Übergangsregionen in der Hochspannungsregion und der Niederspannungsregion zur gleichen Zeit durch Ausführen eines ersten Ionenimplantationsprozesses; Entfernen des ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion und Bilden von Spacern auf jedem Gate-Elektrodenmuster; Bilden eines zweiten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion und Bilden von LDD-Regionen in der Übergangsregion der Hochspannungsregion und der Übergangsregion der Niederspannungsregion zur gleichen Zeit durch Ausführen eines zweiten Ionenimplantationsprozesses.

Description

  • HINTERGRUND
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Flash-Speicherbauelements, und weiter insbesondere auf ein Verfahren zur Herstellung eines Flash-Speicherbauelements einschließlich einer Niederspannungsregion und einer Hochspannungsregion.
  • 1 bis 4 sind Querschnitte, die sequenzielle Schritte eines herkömmlichen Verfahrens zur Herstellung eines Flash-Speicherbauelements darstellen. Das herkömmliche Verfahren zur Herstellung des Flash-Speicherbauelements wird nun mit Bezug auf die 1 bis 4 beschrieben.
  • Gemäß 1 werden eine Elementisolationsschicht 12 und Gate-Elektrodenmuster 14 auf einem Halbleitersubstrat 10 gebildet. Eine Niederspannungsregion (LVR) und eine Hochspannungsregion (HVR) werden auf dem Halbleitersubstrat 10 definiert.
  • Ein (nicht-dargestelltes) Fotolackmuster wird gebildet und in der LVR des Halbleitersubstrats 10 maskiert. Eine erste Übergangsregion 16 wird in der exponierten HVR durch einen Ionenimplantationsprozess gebildet.
  • Gemäß 2 wird das in der LVR gebildete Fotolackmuster entfernt und ein (nicht-dargestelltes) Fotolackmuster wird gebildet und in der HVR maskiert. Anschließend wird eine zweite Übergangsregion 18 in der exponierten LVR durch einen Ionenimplantationsprozess gebildet. Schließlich wird das in der HVR gebildete Fotolackmuster entfernt.
  • Wie in der 3 dargestellt ist, werden Spacer 20 auf den Seitenwänden der Gate-Elektrodenmuster 14 in der HVR und in der LVR gebildet. Ein Fotolackmuster wird gebildet und in der HVR maskiert, und es wird eine leicht dotierte Drain(LDD)-Region 22 in der zweiten Übergangsregion 18 der LVR durch einen Ionenimplantationsprozess unter Verwendung des exponierten Gate-Elektrodenmusters 14 und des Spacers 20 in der LVR als eine Ionenimplantationsmaske gebildet.
  • Wie in der 4 dargestellt ist, wird eine Zwischenschichtisolationsschicht 24 auf der gesamten Oberfläche der resultierenden Struktur gebildet, und es werden Kontaktlöcher gebildet, um vorbestimmte Regionen jeder Übergangsregion 16 und 18, die in der HVR und der LVR gebildet sind, zu exponieren. Eine Fotolackmuster wird gebildet, um das Kontaktloch zu exponieren, welches in der HVR gebildet ist. Wenn ein Ionenimplantationsprozess auf der resultierenden Struktur ausgeführt wird, werden Ionen lediglich in die exponierte erste Übergangsregion 16 in der HVR implantiert.
  • Kontaktpfropfen 28 werden in der LVR bzw. in der HVR gebildet, indem ein Metallmaterial auf der resultierenden Struktur gebildet wird, wodurch der gesamte Prozess vervollständig wird.
  • Der herkömmliche Prozess zum Bilden der Übergangsregionen des Flash-Speicherbauelements bildet die Übergangsregionen in der HVR bzw. der LVR, und erhöht so die Anzahl von Maskierungsprozessen. Demnach wird die Anzahl der Prozessschritte erhöht.
    •
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung zielt auf ein Verfahren zur Herstellung eines Flash-Speicherbauelements, welches die Anzahl der Prozessschritte reduzieren kann.
  • Ein Aspekt der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Flashspeicherbauelements zur Verfügung zu stellen, einschließlich den Schritten: Bilden von Gate-Elektrodenmustern auf einem Halbleitersubstrat, auf welchem eine Hochspannungsregion und eine Niederspannungsregion definiert sind; Bilden eines ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion, und Bilden von Übergangsregionen in der Hochspannungsregion und der Niederspannungsregion zur gleichen Zeit durch Ausführen eines ersten Ionenimplantationsprozesses; Entfernen des ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion, und Bilden von Spacern auf jedem Gate-Elektrodenmuster; Bilden eines zweiten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion; und Bilden von LDD-Regionen in der Übergangsregion der Hochspannungsregion und der Übergangsregion der Niederspannungsregion zur gleichen Zeit durch Ausführen eines zweiten Ionenimplantationsprozesses.
  • Vorzugsweise führt der erste Ionenimplantationsprozess einen P-Ionenimplantationsprozess bzw. einen As-Ionenimplantationsprozess durch.
  • Vorzugsweise führt der zweite Ionenimplantationsprozess einen As-Ionenimplantationsprozess durch.
  • Ein weiterer Aspekt der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Flash-Speicherbauelements zur Verfügung zu stellen mit den Schritten: Bilden von Gate-Elektrodenmustern auf einem Halbleitersubstrat, auf welchem eine Hochspannungsregion und eine Niederspannungsregion definiert sind; Bilden eines ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion, und Bilden von Übergangsregionen in der Hochspannungsregion und der Niederspannungsregion zur gleichen Zeit durch Ausführen eines ersten Ionenimplantationsprozesses; Entfernen des ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion, und Bilden von Spacern auf jedem Gate-Elektodenmuster; Bilden eines zweiten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion; und Bilden von LDD-Regionen in der Übergangsregion der Hochspannungsregion und der Über gangsregion der Niederspannungsregion zur gleichen Zeit durch Ausführen eines zweiten Ionenimplantationsprozesses; Bilden einer Zwischenschichtisolationsschicht auf der gesamten Oberfläche der resultierenden Struktur; und Bilden von Kontaktpfropfen, die die LDD-Regionen der Hochspannungsregion und der Niederspannungsregion kontaktieren.
    •
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 bis 4 sind Querschnitte, die sequenzielle Schritte eines herkömmlichen Verfahrens zur Herstellung eines Flash-Speicherbauelements darstellen;
  • 5 bis 7 sind Querschnitte, die sequenzielle Schritte eines Verfahrens zur Herstellung eines Flash-Speicherbauelements in Übereinstimmung mit der vorliegenden Erfindung darstellen; und
  • 8 ist eine Tabelle, die Eigenschaften von Übergangsregionen in dem Stand der Technik und in der vorliegenden Erfindung darstellt.
  • DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Ein Verfahren zur Herstellung eines Flash-Speicherbauelements in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung wird nun im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben. Wo immer möglich werden die gleichen Bezugszeichen in den Zeichnungen und der Beschreibung verwendet, um gleiche oder ähnliche Teile zu bezeichnen. In dem Fall, in dem beschrieben ist, dass sich eine Schicht auf einer anderen Schicht oder einem Halbleitersubstrat befindet oder eine andere Schicht oder ein Halbleitersubstrat kontaktiert, kann die eine Schicht die andere Schicht oder das Halbleitersubstrat direkt kontaktieren oder es kann eine dritte Schicht zwischen diesen positioniert sein.
  • 5 bis 7 sind Querschnitte, die sequenzielle Schritte des Verfahrens zur Herstellung des Flash-Speicherbauelements in Übereinstimmung mit der vorliegenden Erfindung darstellen.
  • Wie in der 5 dargestellt ist, werden eine Elementisolationsschicht 32 und Gate-Elektrodenmuster 34 in vorbestimmten Regionen eines Halbleitersubstrats 30 gebildet.
  • Die Elementisolationsschicht 32 kann durch einen STI-Prozess gebildet werden, und die Gate-Elektrodenmuster 34 können durch sequenzielles Bilden und Mustern einer Gate-Oxidschicht und einer Polysiliziumschicht für eine Gate-Elektrode gebildet werden.
  • Eine Niederspannungsregion (LVR) und eine Hochspannungsregion (HVR) werden auf dem Halbleitersubstrat 30 definiert.
  • Ein (nicht-dargestelltes) Fotolackmuster wird gebildet, um gleichzeitig die HVR und die LVR des Halbleitersubstrats 30 zu exponieren. Eine Übergangsregion 36b und eine Übergangsregion 36a werden jeweils in der HVR und der LVR durch einen Ionenimplantationsprozess unter Verwendung der (nicht-dargestellten) Fotolackstruktur und der Gate-Elektrodenmuster 34 als eine Ionenimplantationsmaske gebildet.
  • Die Übergangsregion 36b und die Übergangsregion 36a werden in der HVR und der LVR zur gleichen Zeit durch einen Ionenimplantationsprozess gebildet. In dem Stand der Technik werden die Übergangsregionen in jeder Region durch eine Vielzahl von Prozessen gebildet, wie etwa Maskieren der HVR, Bilden der Übergangsregion nur in der LVR durch den Ionenimplantationsprozess, Maskieren der LVR und Bilden der Übergangsregion nur in der HVR durch den Ionenimplantationsprozess. Im Gegensatz dazu und in Übereinstimmung mit der vorliegenden Erfindung werden die Übergangsregionen in jeder Region durch einen Ionenimplantationsprozess gebildet, durch gleichzeitiges Exponieren der HVR und der LVR, wodurch sich die Anzahl der Prozessschritte reduziert.
  • Auf der anderen Seite sind Ionen, die während des Ionenimplantationsprozesses implantiert werden, P und As. Hier werden P und As durch jeden Ionenimplantationsprozess implantiert.
  • Eine effektive Gate-Länge erhöht sich aufgrund der durch die beiden Ionenimplantationsprozesse gebildeten Übergangsregionen. Daher kann eine Länge der Gate-Elektrode reduziert werden.
  • Gemäß 2 wird das die HVR und die LVR exponierende (nicht-dargestellte) Fotolackmuster der resultierenden Struktur entfernt, und es werden Spacer 38 auf den Seitenwänden der Gate-Elektrodenmuster 34, die in der HVR und der LVR gebildet wurden, gebildet.
  • Eine LDD-Region 40b und eine LDD-Region 40a werden in der Übergangsregion 36b der HVR bzw. in der Übergangsregion 36a der LVR zur gleichen Zeit durch einen Ionenimplantationsprozess unter Verwendung der Spacer 38 und der Gate-Elektrodenmuster 34 als eine Ionenimplantationsmaske gebildet.
  • Identisch zu der Übergangsregion 36b der HVR und der Übergangsregion 36a der LVR, werden die LDD-Region 46b und die LDD-Region 40a in der HVR und der LVR zur gleichen Zeit gebildet.
  • Die während des Ionenimplantationsprozesses implantierten Ionen sind As-Ionen.
  • Wie in 7 dargestellt ist, wird eine Zwischenschichtisolationsschicht 42 auf der gesamten Oberfläche der resultierenden Struktur gebildet, wo die LDD-Region 40b und die LDD-Region 40a gebildet wurden, und strukturiert, um die LDD-Region 40a und 40b zu exponieren, um Kontaktlöcher zu bilden. Kontaktpfropfen 44 werden durch Füllen eines leitenden Materials in die Kontaktlöcher gebildet, wodurch der gesamte Prozess vervollständigt wird.
  • Im Stand der Technik wird eine Verminderung der Konzentration der Übergangsregionen nach dem Bilden der Kontaktlöcher verhindert, indem das Kontaktloch in der HVR exponiert wird und Ionen in die erste Übergangsregion 16 implantiert werden. In Übereinstimmung mit der vorliegenden Erfindung wird jedoch eine Verminderung der Konzentration der Übergangsregionen nach dem Bilden der Kontaktlöcher verhindert, indem gleichzeitig die HVR und die LVR exponiert werden und die LDD-Regionen in jeder Region ohne die Notwendigkeit zusätzlicher Maskierungsprozesse gebildet werden.
  • 8 ist eine Tabelle, die Übergangsregioneneigenschaften in dem Stand der Technik und in der vorliegenden Erfindung darstellt.
  • Gemäß 8 bezeichnet EDR einen Eigenschaftsreferenzwert in der Übergangsregion, und ein Simulationsergebnis (SIM) bezeichnet einen gemessenen Wert in der Übergangsregion. 8 zeigt auch verschiedene Unterschiede des EDR und von Simulationsergebnissen des Standes der Technik und der vorliegenden Erfindung.
  • Der Unterschiedsbereich des Standes der Technik und der Unterschiedsbereich der vorliegenden Erfindung sind nicht groß, und somit werden die Übergangsregioneneigenschaften der vorliegenden Erfindung als ähnlich zu denen des Standes der Technik angesehen. Das bedeutet, dass die Übergangsregionen der vorliegenden Erfindung durch eine kleinere Anzahl von Prozessschritten gebildet werden als jene des Standes der Technik und ähnliche Eigenschaften zu jenen der Übergangsregionen des Standes der Technik aufweisen.
  • In Übereinstimmung mit der vorliegenden Erfindung kann die Anzahl der Prozessschritte reduziert werden durch gleichzeitiges Bilden der Übergangsregionen in der HVR und der LVR.
  • Wie zuvor beschrieben, kann das Verfahren zur Herstellung des Flash-Speicherbauelements in Übereinstimmung mit der vorliegenden Erfindung die Anzahl der Prozessschritte durch gleichzeitiges Bilden der Übergangsregionen in der HVR und der LVR reduzieren.
  • Obwohl die vorliegende Erfindung beschrieben wurde in Verbindung mit der Ausführungsform der vorliegenden Erfindung, die in den begleitenden Zeichnungen illustriert wurde, ist sie nicht darauf beschränkt. Es wird für den Durchschnittsfachmann klar sein, dass verschiedene Substitutionen, Modifikationen und Veränderungen daran durchgeführt werden können, ohne dass der Schutzbereich und der Geist der Erfindung verlassen wird.

Claims (7)

  1. Verfahren zur Herstellung eines Flash-Speicherbauelements, mit den Schritten: Bilden von Gate-Elektrodenmustern auf einem Halbleitersubstrat auf welchem eine Hochspannungsregion und eine Niederspannungsregion definiert sind; Bilden eines ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion, und Bilden von Übergangsregionen in der Hochspannungsregion und der Niederspannungsregion zur gleichen Zeit durch Ausführen eines ersten Ionenimplantationsprozesses; Entfernen des ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion, und Bilden von Spacern auf jedem Gate-Elektrodenmuster; Bilden eines zweiten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion; und Bilden von LDD-Regionen in der Übergangsregion der Hochspannungsregion und der Übergangsregion der Niederspannungsregion zur gleichen Zeit durch Ausführen eines zweiten Ionenimplantationsprozesses.
  2. Verfahren nach Anspruch 1, nach dem Schritt des Bildens der LDD-Regionen weiterhin den Schritt aufweisend: Bilden einer Zwischenschichtisolationsschicht auf der gesamten Oberfläche der resultierenden Struktur; und Bilden von Kontaktpfropfen, die die LDD-Regionen der Hochspannungsregion und der Niederspannungsregion kontaktieren.
  3. Verfahren nach Anspruch 1, wobei der erste Ionenimplantationsprozess durch Implantieren von P-Ionen und As-Ionen ausgeführt wird.
  4. Verfahren nach Anspruch 1, wobei der zweite Ionenimplantationsprozess durch Implantieren von As-Ionen ausgeführt wird.
  5. Verfahren zum Herstellen eines Flash-Speicherbauelements, mit den Schritten: Bilden von Gate-Elektrodenmustern auf einem Halbleitersubstrat, auf welchem eine Hochspannungsregion und eine Niederspannungsregion definiert sind; Bilden eines ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion, und Bilden von Übergangsregionen in der Hochspannungsregion und der Niederspannungsregion zur gleichen Zeit durch Ausführen eines ersten Ionenimplantationsprozesses; Entfernen des ersten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion, und Bilden von Spacern auf jedem Gate-Elektrodenmuster; Bilden eines zweiten Maskenmusters zum gleichzeitigen Exponieren der Hochspannungsregion und der Niederspannungsregion; Bilden von LDD-Regionen in der Übergangsregion, der Hochspannungsregion und der Übergangsregion der Niederspannungsregion zur gleichen Zeit durch Ausführen eines zweiten Ionenimplantationsprozesses; Bilden einer Zwischenschichtisolationsschicht auf der gesamten Oberfläche der resultierenden Struktur; und Bilden von Kontaktpfropfen, die die LDD-Regionen der Hochspannungsregion und der Niederspannungsregion kontaktieren.
  6. Verfahren nach Anspruch 5, wobei der erste Ionenimplantationsprozess durch Implantieren von P-Ionen und As-Ionen ausgeführt wird.
  7. Verfahren nach Anspruch 6, wobei der zweite Ionenimplantationsprozess durch Implantieren von As-Ionen ausgeführt wird.
DE102004031517A 2003-12-15 2004-06-29 Verfahren zur Herstellung eines Flash-Speicherbauelements Withdrawn DE102004031517A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2003/91653 2003-12-15
KR1020030091653A KR100575333B1 (ko) 2003-12-15 2003-12-15 플래쉬 메모리소자의 제조방법

Publications (1)

Publication Number Publication Date
DE102004031517A1 true DE102004031517A1 (de) 2005-07-07

Family

ID=34651477

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004031517A Withdrawn DE102004031517A1 (de) 2003-12-15 2004-06-29 Verfahren zur Herstellung eines Flash-Speicherbauelements

Country Status (5)

Country Link
US (1) US20050130372A1 (de)
JP (1) JP2005183914A (de)
KR (1) KR100575333B1 (de)
DE (1) DE102004031517A1 (de)
TW (1) TWI255015B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180482A (ja) 2005-12-28 2007-07-12 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
KR100771518B1 (ko) 2006-10-20 2007-10-30 삼성전자주식회사 감소된 접촉 저항을 갖는 반도체 장치의 제조 방법
US8598005B2 (en) * 2011-07-18 2013-12-03 Spansion Llc Method and manufacture for embedded flash to achieve high quality spacers for core and high voltage devices and low temperature spacers for high performance logic devices
US9673208B2 (en) * 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3581797D1 (de) * 1984-12-27 1991-03-28 Toshiba Kawasaki Kk Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung.
JPS61216364A (ja) * 1985-03-20 1986-09-26 Fujitsu Ltd 半導体装置
US4795716A (en) * 1987-06-19 1989-01-03 General Electric Company Method of making a power IC structure with enhancement and/or CMOS logic
JP3227983B2 (ja) * 1993-09-10 2001-11-12 ソニー株式会社 半導体装置及びその製造方法
JP3667912B2 (ja) * 1995-12-28 2005-07-06 新日本製鐵株式会社 不揮発性半導体記憶装置及びその製造方法
WO1998025305A1 (fr) * 1996-12-04 1998-06-11 Hitachi, Ltd. Procede de fabrication d'un dispositif a semi-conducteur
US6159795A (en) * 1998-07-02 2000-12-12 Advanced Micro Devices, Inc. Low voltage junction and high voltage junction optimization for flash memory
JP2002118177A (ja) * 2000-10-11 2002-04-19 Toshiba Corp 半導体装置及びその製造方法
JP4721710B2 (ja) * 2003-03-19 2011-07-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JPWO2004112139A1 (ja) * 2003-06-10 2006-09-28 富士通株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
JP2005183914A (ja) 2005-07-07
KR100575333B1 (ko) 2006-05-02
TWI255015B (en) 2006-05-11
KR20050059928A (ko) 2005-06-21
TW200520165A (en) 2005-06-16
US20050130372A1 (en) 2005-06-16

Similar Documents

Publication Publication Date Title
DE10358769B4 (de) Verfahren zum Herstellen eines Flashspeicherbauelements
DE19654738B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE19860505B4 (de) ESD-Schutzschaltung und Verfahren zu deren Herstellung
DE3012363C2 (de) Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen
DE102007026372B4 (de) Verfahren zur Ausbildung einer Mikrostruktur in einer Halbleitervorrichtung
DE19541496B4 (de) Verfahren zur Herstellung der Gateelektrode einer CMOS-Einrichtung
DE3000847A1 (de) Verfahren zur ausbildung dotierter zonen in einem substrat
DE2915024C2 (de) Verfahren zum Herstellen eines MOS-Transistors
DE3024084A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE19501557A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102005026315A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE10235793A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE10246682A1 (de) Halbleiter-Vorrichtung
EP0931340B1 (de) Halbleiter-festwertspeicher und verfahren zu seiner herstellung
DE102004031517A1 (de) Verfahren zur Herstellung eines Flash-Speicherbauelements
EP0028786B1 (de) Ionenimplantationsverfahren
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
DE19525576B4 (de) Verfahren zur Herstellung eines Dünnfilmtransistors
DE10261404A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE10242145B4 (de) Halbleiterbauelement mit lokaler Zwischenverbindungsschicht und Herstellungsverfahren
DE19734837A1 (de) Verfahren zur Herstellung eines selbstausrichtenden Silicids
DE4416735C2 (de) Verfahren zur Herstellung einer Gate-Elektrode mit einer Polycid-Struktur
DE3421127A1 (de) Verfahren zum herstellen einer halbleiteranordnung
DE19836953B4 (de) MOSFET und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
8127 New person/name/address of the applicant

Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR

8127 New person/name/address of the applicant

Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR

8139 Disposal/non-payment of the annual fee