KR19980065683A

KR19980065683A - 반도체장치의 트랜지스터 형성방법

Info

Publication number: KR19980065683A
Application number: KR1019970000796A
Authority: KR
Inventors: 조광래
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-01-14
Filing date: 1997-01-14
Publication date: 1998-10-15

Abstract

본 발명은 반도체장치의 트랜지스터 형성방법에 관해 개시한다.

본 발명에 의한 반도체장치의 트랜지스터 형성방법에서는 셀 및 주변회로영역에 트랜지스터를 형성하기까지 총 3회에 걸쳐서 감광막의 도포와 패터닝공정이 포함된다. 즉, 셀 영역과 주변회로영역의 NMOS영역을 동시에 노출시키기 위한 공정과 상기 셀 영역에 도전성 패드층을 형성하기 위한 공정과 PMOS영역을 노출시키기 위한 공정에서 감광막 도포 및 패터닝공정을 실시한다.

따라서 종래 기술에 의한 트랜지스터 형성방법에 비해 공정을 단축하여 단순화할 수 있을 뿐만 아니라 감광막의 구입에 소요되는 비용이 줄어들기 때문에 제품의 생산원가를 낮출 수 있다.

Description

반도체장치의 트랜지스터 형성방법

본 발명은 반도체장치의 트랜지스터 형성방법에 관한 것으로서 특히, 트랜지스터 형성과정에서 감광막의 사용횟수를 줄일 수 있는 반도체장치의 트랜지스터 형성방법에 관한것이다.

반도체장치의 고집적화에 따라 기판에서 반도체소자들이 형성될 수 있는 영역이 작아짐에 따라 공정이 더 복잡해지고 어려워지고 있다. 트랜지스터의 경우를 보면, 트랜지스터는 반도체장치에는 반드시 사용되는 소자인데, MOS트랜지스터로서는 PMOS와 NMOS 두가지 형태가 널리 사용되고 있다. 일반적으로 반도체장치에서는 셀 엑세스 트랜지스터와 같은 경우를 제외하고는 로직제품이나 메모리의 주변회로등에는 NMOS와 PMOS형 트랜지스터가 형성된다.

한편, 반도체장치의 고집적화에 의해 트랜지스터의 형성영역이 작아짐에 따라 트랜지스터의 채널영역의 폭이 짧아져서 채널 숏이 일어날 가능성이 매우 높아지게 된다. 이러한 가능성을 최소화하기 위해 통상 게이트 전극을 형성한 후 게이트 스페이서를 형성하고 기판에는 N+/P+ 이온주입을 하여 소오스/드레인영역을 형성한다. 그리고 셀 영역에는 N-형 불순물을 이온주입하여 소오스/드레인 영역을 형성한다.

이와 같은 방법외에도 종래 기술에 의한 트랜지스터를 형성하는 방법은 여러가지가 있을 수 있으며, 이중 몇예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1 내지 도 6은 종래 기술에 의한 반도체장치의 트랜지스터 형성방법을 단계별로 나타낸 도면들이다.

도 7 내지 도 13은 다른 종래 기술에 의한 반도체장치의 트랜지스터 형성방법을 단계별로 나타낸 도면들이다. 도 1 내지 도 13에서 (a)도, (b)도 및 (c)도는 각각 기판의 셀 영역, 주변회로영역의 NMOS가 형성되는 영역 및 주변회로영역의 PMOS가 형성되는 영역을 나타낸다.

먼저, 도 1을 참조하면, 반도체기판(10)을 셀 및 주변회로영역으로 구분한 다음 영역 구분없이 기판(10) 상에 서로 소정간격 이격되는 게이트 전극(12)을 형성한다. 이어서 게이트전극(12)과 기판(10)의 노출된 전면에 절연막(14)을 형성한다. 그리고 절연막(14)의 전면에 제1 감광막(도시되지 않음)을 도포한 다음 패터닝하여 도 2에 도시된 바와 같이 주변회로 영역의 NMOS영역(b)과 PMOS영역(c) 전면을 커버링하는 제1 감광막 패턴(16)을 형성한다. 이 상태에서 제1 감광막 패턴(16)이 형성된 결과물 전면을 반도체기판(10)의 계면이 노출될 때 까지 이방성식각하면, 셀 영역(a)에서는 게이트 전극(12)의 측면에 절연막 패턴인 게이트 스페이서(14a)가 형성된다. 하지만, 주변회로영역의 전면은 제1 감광막 패턴(16)에 의해 보호되므로 이방성식각에 의해 아무런 영향을 받지 않는다.

계속해서 주변회로영역의 전면에서 제1 감광막 패턴(16)을 제거한 후 도 3에도시한 바와 같이 제1 감광막 패턴(16)이 제거된 결과물 전면에 도전성 패드층으로 사용할 도전성 물질층(18)을 형성한다. 그리고 도전성 물질층(18)의 전면에 제2 감광막(도시되지 않음)을 도포한 다음 패터닝하여 셀 영역에서 게이트 전극(12) 사이의 기판영역과 이 영역과 접해있는 게이트 전극(12)의 일부를 한정하는 형태의 제2 감광막 패턴(20)을 형성한다.

계속해서 제2 감광막 패턴(20)을 식각마스크로 사용하여 도 3에 도시된 결과물의 전면을 이방성식각한다. 이방성식각은 셀 영역(a)의 제2 감광막 패턴(20)에 의해 한정된 영역외의 주변회로영역을 포함하는 다른영역에서 도전성 물질층(18)이 제거될 때 까지 실시한다. 이어서 제2 감광막 패턴(20)을 제거한다. 이 결과 셀 영역(a)에서는 게이트 전극(12)사이의 기판의 전면에는 그에 인접한 게이트 전극(12)의 일부영역까지 확장된 도전성 패드층(18a)이 형성된다. 이 결과물 전면에 제3 감광막(도시되지 않음)을 도포한 다음 패터닝하여 주변회로영역에서 NMOS영역(b)만을 노출시키는 제3 감광막 패턴(22)을 형성한다. 제3 감광막 패턴(22)을 식각마스크로 사용하여 제3 감광막 패턴(22)이 형성된 결과물 전면을 이방성식각하면, 셀 영역(a) 및 주변회로영역의 PMOS영역(c)은 제3 감광막 패턴(22)에 의해 보호되고 노출된 NMOS영역(c)의 전면을 덮고 있는 절연막(도 3의 14)은 식각되어 게이트 전극(12)의 측면에 스페이서(14a)로 남게된다. 이어서 이 결과물 전면에 N+형 도전성 불순물(24)을 이온주입한다. 이 결과 기판(10)의 주변회로영역의 NMOS영역(b)에는 N+형 불순물층(26)이 형성된다. 이들 불순물층(26)은 소오스 또는 드레인 영역이다. NMOS영역에 N+불순물층(26)을 형성한 다음에 결과물 전면에서 제3 감광막 패턴(22)을 제거한다. 이어서 도 4에 도시된 바와 같이 제3 감광막 패턴(도 4의 22)이 제거된 결과물 전면에 제4 감광막(도시되지 않음)을 도포한 다음 패터닝하여 주변회로영역의 PMOS영역(c)만을 노출시키는 제4 감광막 패턴(28)을 형성한다. 노출된 PMOS영역(c)의 전면에는 절연막(14)이 그대로 남아 있다. 제4 감광막 패턴(28)이 형성된 결과물 전면을 이방성식각하면, PMOS영역(c)의 전면에 남아 있는 절연막(14)의 전면이 이방성식각되어 PMOS영역(c) 상에 형성되어 있는 게이트 전극(12)의 측면에는 게이트 스페이서(14a)가 형성된다. PMOS영역(c)에 게이트 스페이서를 형성한 후에 결과물 전면에 P+형 불순물(30)을 이온주입한다. 이 결과 PMOS영역(c)에는 P+ 불순물층(32)이 형성된다. P+ 불순물층(32)은 PMOS의 소오스/ 드레인 영역이 된다. 이 이온주입공정에서 셀 영역(a)과 주변회로영역의 PMOS영역(b)에는 제4 감광막 패턴(28)이 덮혀있으므로 영향을 받지 않는다. 제4 감광막 패턴(28)을 제거하면, 도 5에 도시된 바와 같이 셀 영역에는 셀 트랜지스터가 형성되고 주변회로영역에는 NMOS와 PMOS 트랜지스터가 형성된다.

상기한 종래 기술에 의한 반도체장치의 트랜지스터 형성방법에서는 비교적 많은 횟수인 4회에 걸쳐 감광막을 도포하는 공정이 포함되어 있다. 즉, 셀 영역을 오픈시키기 위해, 도전성 패드층을 형성하기 위해, NMOS만을 오픈시키기 위해, PMOS만을 오픈시키기 위해 감광막 패턴을 형성한다.

다음에는 상기와 다른 종래 기술에 의한 반도체장치의 트랜지스터 형성방법을 설명한다.

도 7 내지 도 9에 도시된 단계는 상기의 도 1 내지 도 3에 도시된 단계와 동일하게 진행된다. 따라서 도 10의 단계부터 설명한다. 도 10을 참조하면, 도 9에서 제2 감광막 패턴(도 9의 20)을 식각마스크로 사용하여 도전성물질층(18)의 노출된 전면을 이방성식각한다. 이방성식각은 제2 감광막 패턴(20)으로 한정된 부분을 제외한 다른 영역에서는 도전성 물질층(18)이 완전히 제거될 때 까지 실시한다. 이어서 제2 감광막 패턴(20)을 제거한다.

다음에는 도 10에 도시된 바와 같이 제2 감광막 패턴(도 9의 20)이 제거된 결과물 전면에 제3 감광막(도시되지 않음)을 도포한 다음 패터닝하면 도 11에 도시된 바와 같이 셀 영역(a)만을 커버링하고 주변회로영역의 전면을 노출시키는 제3 감광막 패턴(34)이 형성된다. 이어서 제3 감광막 패턴(34)이 형성된 결과물 전면을 이방성식각하면, 주변회로영역의 NMOS영역(b)과 PMOS영역(c)의 전면에 형성되어 있는 절연막(14)이 식각되고 해당영역상에 형성되어 있는 게이트 전극(12)의 측면에는 게이트 스페이서(14a)가 형성된다. 이러한 결과물에서 제3 감광막 패턴(34)을 제거한 후 다시 결과물 전면에 제4 감광막(도시되지 않음)을 형성한 다음 패터닝하여 반도체기판(10)의 주변회로영역의 NMOS영역(b)의 전면만을 노출시키는 제4 감광막 패턴(36)을 형성한다(도 12). 제4 감광막 패턴(36)이 형성된 결과물 전면에 N+ 불순물을 이온주입한다. 이 결과 NMOS영역(b)에 해당하는 기판에는 소오스/드레인영역에 해당하는 N+불순물층(40)이 형성된다. N+불순물층(40)을 형성한 다음 제4 감광막 패턴(36)을 제거한다.

계속해서 도 13을 참조하면, 제4 감광막 패턴(36)이 제거된 결과물 전면에 제5 감광막을 도포한 다음 패터닝하여 주변회로영역의 PMOS영역의 전면만을 노출시키는 제5 감광막 패턴(42)을 형성한다. 제5 감광막 패턴(42)을 형성하는 과정에서 전면이 노출된 주변회로영역의 PMOS영역(c)의 전면에 P+불순물을 이온주입한다. 이에 따라 PMOS영역(c)에는 소오스/드레인영역으로 사용되는 P+불순물층(46)이 형성된다. 이후 제5 감광막 패턴(42)을 제거하면, 셀 영역(a)과 주변회로영역(b, c)에 셀 트랜지스터 및 PMOS와 NMOS트랜지스터가 형성된다.

상기한 다른 종래 기술에 의한 반도체장치의 트랜지스터 형성방법에서는 전술한 종래 기술보다 더 많은 횟수인 5회에 걸쳐 감광막 도포공정이 포함되어 있다. 반도체장치의 고집적화가 급속히 진전되는 상황에서 이와 같이 감광막을 사용하는 횟수가 많아지는 것은 공정을 복잡하게 할 뿐만 아니라 공정에 소요되는 비용이 증가되는 결과를 초래하여 결국, 제품의 단가를 높이게 된다.

따라서, 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위해 감광막의 사용횟수를 줄일 수 있는 반도체장치의 트랜지스터 제조방법을 제공함에 있다.

도 7 내지 도 13은 다른 종래 기술에 의한 반도체장치의 트랜지스터 형성방법을 단계별로 나타낸 도면들이다.

도 14 내지 도 19는 본 발명의 실시예에 의한 반도체장치의 트랜지스터 형성방법을 단계별로 나타낸 도면들이다.

도면의 주요 부분에 대한 부호설명

60:반도체기판. 62:게이트 전극

64a:게이트 스페이서. 66:제1 감광막 패턴.

68a:도전성 패드층. 70:제2 감광막 패턴.

74:N+ 불순물층. 76:제3 감광막 패턴.

80:P+불순물층.

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체장치의 트랜지스터 제조방법은 (a) 반도체기판을 셀 영역과 주변회로영역으로 한정하고 상기 주변회로영역은 다시 PMOS영역과 NMOS영역으로 구분하는 단계; (b) 상기 반도체기판의 각 영역상에 게이트 적층물을 형성하는 단계; (c) 상기 셀 영역과 NMOS영역 상에 형성된 게이트 적층물의 측면에 동시에 게이트 스페이서를 형성하는 단계; (d) 상기 셀 영역상에 형성된 게이트 적층물사이의 기판상에 도전성 패드층을 형성하는 단계; (e) 상기 NMOS 영역에 소오스/드레인 영역을 형성하는 단계; 및 (f) 상기 PMOS영역의 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.

상기 (c)단계는 (c1)상기 게이트 적층물과 기판의 노출된 전면에 절연막을 형성하는 단계; (c2) 상기 (c1)단계를 거친 결과물 전면에 제1 감광막을 도포한 다음 패터닝하여 상기 PMOS영역의 전면만을 커버링하는 제1 감광막 패턴을 형성하는 단계; (c3) 상기 셀 영역과 PMOS영역의 전면에 형성되어 있는 절연막을 이방성식각하는 단계를 포함한다.

상기 (d)단계는 (d1) 상기 제1 감광막 패턴을 제거하는 단계; (d2) 상기 제1 감광막 패턴이 제거된 결과물 전면에 도전층을 형성하는 단계; (d3) 상기 도전층의 전면에 제2 감광막을 도포한 다음 패터닝하여 상기 게이트 적층물 사이의 기판과 그에 인접한 게이트 적층물의 일부를 한정하는 제2 감광막 패턴을 형성하는 단계; (d4) 상기 제2 감광막 패턴을 식각마스크로 사용하여 상기 도전층의 노출된 전면을 제거하는 단계; 및 (d5) 상기 제2 감광막 패턴을 제거하는 단계를 포함한다.

상기 (e)단계는 상기 제2 감광막 패턴을 제거한 결과물 전면에 N+형 도전성 불순물을 이온주입하는 단계를 포함한다.

상기 (f) 단계는 (f1) 상기 NMOS영역의 기판에 소오스/드레인 영역을 형성한 후 결과물 전면에 제3 감광막을 도포한 다음 패터닝하여 상기 PMOS영역의 전면만을 노출시키는 제3 감광막 패턴을 형성하는 단계; 및 (f2) 상기 제3 감광막 패턴을 식각마스크로 하여 상기 결과물 전면에 P+형 도전성 불순물을 이온주입하는 단계를 포함한다.

상기 (f)단계 이후에는 상기 제3 감광막 패턴을 제거하는 단계를 더 포함한다.

상기 N+형 도전성 불순물로는 비소(As) 인(P)을 사용한다.

본 발명은 트랜지스터 형성공정에 소요되는 감광막 도포공정과 그 패터닝공정을 3회로 줄여서 공정을 종래에 비해 단축하여 단순화할 수 있을 뿐만 아니라 감광막의 구입 비용을 줄여서 제품의 원가를 낮출 수 있는 잇점이 있다.

이하, 본 발명의 실시예에 의한 반도체장치의 트랜지스터 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 14 내지 도 19의 각 도에서 (a)도, (b)도 및 (c)도는 각각 셀 영역, 주변회로영역의 NMOS영역 및 주변회로영역의 PMOS영역에서의 공정진행을 나타낸다.

먼저, 도 14는 PMOS영역(c)을 한정하는 제1 감광막 패턴을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 반도체기판(60)을 셀 영역과 주변회로영역으로 구분한 다음 상기 주변회로영역을 다시 PMOS영역(c)과 NMOS영역(b)으로 구분한다. 이어서, 상기 반도체기판(60)의 각 영역상에 게이트전극(62)과 게이트 보호막(63)으로 이루어지는 게이트 적층물을 형성한다. 다음에는 상기 게이트 적층물과 반도체기판(60)의 노출된 전면에 절연막(64)을 형성하고 상기 절연막(64)의 전면에는 제1 감광막(도시하지 않음)을 도포한다. 이어서 상기 제1 감광막을 패터닝하여 상기 PMOS영역의 전면만을 커버링하는 제1 감광막 패턴(66)을 형성한다.

도 15는 셀 영역(a) 및 주변회로영역의 NMOS영역(b)에 형성되어 있는 게이트 적층물의 측면에 스페이서(64a)를 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 도 14의 결과물에서 상기 제1 감광막 패턴(66)을 식각마스크로 사용하여 상기 절연막(64)의 노출된 전면을 이방성식각한다. 이 결과 상기 PMOS영역을 제외한 다른 영역에서 절연막(64)이 식각되어 상기 셀 영역(a)과 PMOS영역(b) 상에 형성되어 있는 게이트 적층물의 측면에는 스페이서(64a)가 형성된다. 이어서 상기 제1 감광막 패턴(66)을 제거하면, 도 15의 결과물이 얻어진다.

도 16은 도전성 패드층이 형성될 영역을 한정하는 단계를 나타낸 도면인데, 구체적으로는 상기 도 15의 결과물 전면에 도전층(68)을 형성한다. 이어서 상기 도전층(68)의 전면에 제2 감광막(도시하지 않음)을 도포한 다음 상기 셀 영역(a) 상에 형성된 결과물 게이트 적층물 사이의 기판과 그에 인접한 게이트 적층물의 일부에 대응하는 도전층영역을 한정하는 제2 감광막 패턴(70)을 형성한다. 상기 제2 감광막 패턴(70)을 식각마스크로 사용하여 상기 도전층(68)의 노출된 전면을 이방성식각한 다음 상기 제2 감광막 패턴(70)을 제거하면, 도 17에 도시한 바와 같이 상기 주변회로영역의 전면에서는 상기 도전성 물질층(도 16의 68)이 완전히 제거되고 상기 셀 영역(a) 상에 형성된 게이트 적층물 사이의 기판과 그에 인접한 게이트 적층물의 일부분 상에는 도전성 패드층(68a)이 형성된다. 상기 도전층 패드층(68a)을 형성한 후 결과물 전면에 비소(As)나 인(P)과 같은 N+형 도전성 불순물(72)을 이온주입하면, 상기 NMOS영역(b)에 해당하는 기판에는 NMOS의 소오스/드레인영역으로 사용되는 N+ 불순물층(74)이 형성된다.

도 18은 상기 PMOS영역상에 형성되어 있는 게이트 적층물의 측면에 스페이서(64a)를 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 도 17의 결과물 전면에 제3 감광막(도시하지 않음)을 도포한다. 이어서 상기 제3 감광막을 패터닝하여 상기 주변회로영역에서 PMOS영역(c)의 전면만을 커버링하는 제3 감광막 패턴(76)을 형성한다. 상기 제3 감광막 패턴(76)을 식각마스크로 사용하여 상기 PMOS영역(c)의 전면에 형성되어 있는 상기 절연막(도 17의 64)의 전면을 이방성식각한다. 상기 이방성식각에 의해 상기 PMOS영역(c)상에 형성되어 있는 게이트 적층물의 측면에는 스페이서(64a)가 형성된다. 상기 PMOS영역(c)에서 스페이서(64a)를 형성한 다음 셀 영역(a)과 주변회로영역(b, c)의 결과물 전면에 P+형 불순물(78)을 이온주입한다. 이러한 이온주입에 의해 상기 PMOS영역(c)에 해당하는 기판에는 PMOS의 소오스/드레인영역으로 사용되는 P+불순물층(80)이 형성된다. 이어서 상기 제3 감광막 패턴(76)을 제거하면, 도 19에 도시한 바와 같이 셀 영역에는 통상의 셀 트랜지스터가 형성되고, 주변회로영역의 NMOS영역(b)과 PMOS영역(c)에는 NMOS트랜지스터와 PMOS트랜지스터가 형성된다.

이상으로 본 발명의 실시예에 의한 반도체장치의 트랜지스터 형성방법에서는 셀 및 주변회로영역에 트랜지스터를 형성하기까지 총 3회에 걸쳐서 감광막의 도포와 패터닝공정이 포함된다. 즉, 셀 영역과 주변회로영역의 NMOS영역을 동시에 노출시키기 위한 공정과 상기 셀 영역에 도전성 패드층을 형성하기 위한 공정과 PMOS영역을 노출시키기 위한 공정에서 감광막 도포 및 패터닝공정을 실시한다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims

(a) 반도체기판을 셀 영역과 주변회로영역으로 한정하고 상기 주변회로영역은 다시 PMOS영역과 NMOS영역으로 구분하는 단계;

(b) 상기 반도체기판의 각 영역상에 게이트 적층물을 형성하는 단계;

(c) 상기 셀 영역과 NMOS영역 상에 형성된 게이트 적층물의 측면에 동시에 게이트 스페이서를 형성하는 단계;

(d) 상기 셀 영역상에 형성된 게이트 적층물사이의 기판상에 도전성 패드층을 형성하는 단계;

(e) 상기 NMOS 영역에 소오스/드레인 영역을 형성하는 단계; 및

(f) 상기 PMOS영역의 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
제1항에 있어서, 상기 (c)단계는

(c1)상기 게이트 적층물과 기판의 노출된 전면에 절연막을 형성하는 단계;

(c2) 상기 (c1)단계를 거친 결과물 전면에 제1 감광막을 도포한 다음 패터닝하여 상기 PMOS영역의 전면만을 커버링하는 제1 감광막 패턴을 형성하는 단계; 및

(c3) 상기 셀 영역과 PMOS영역의 전면에 형성되어 있는 절연막을 이방성식각하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
제2항에 있어서, 상기 (d)단계는

(d1) 상기 제1 감광막 패턴을 제거하는 단계;

(d2) 상기 제1 감광막 패턴이 제거된 결과물 전면에 도전층을 형성하는 단계;

(d3) 상기 도전층의 전면에 제2 감광막을 도포한 다음 패터닝하여 상기 게이트 적층물 사이의 기판과 그에 인접한 게이트 적층물의 일부를 한정하는 제2 감광막 패턴을 형성하는 단계;

(d4) 상기 제2 감광막 패턴을 식각마스크로 사용하여 상기 도전층의 노출된 전면을 제거하는 단계; 및

(d5) 상기 제2 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
제3항에 있어서, 상기 (e)단계는

상기 제2 감광막 패턴을 제거한 결과물 전면에 N+형 도전성 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
제3항에 있어서, 상기 (f) 단계는

(f1) 상기 NMOS영역의 기판에 소오스/드레인 영역을 형성한 후 결과물 전면에 제3 감광막을 도포한 다음 패터닝하여 상기 PMOS영역의 전면만을 노출시키는 제3 감광막 패턴을 형성하는 단계; 및

(f2) 상기 제3 감광막 패턴을 식각마스크로 하여 상기 결과물 전면에 P+형 도전성 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
제5항에 있어서, 상기 (f2) 단계 이후에는 상기 제3 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.
제4항에 있어서, 상기 N+형 불순물로는 비소(As) 인(P)을 사용하는 것을 특징으로 하는 반도체장치의 트랜지스터 형성방법.