KR19990049416A - 서로 다른 게이트 스페이서 형성 방법 - Google Patents

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Abstract

본 발명은 숏 채널 효과를 개선하는 서로 다른 두께의 게이트 스페이서 형성 방법에 관한 것으로, 셀 어레이 영역과 주변 회로 영역이 정의된 반도체 기판 상에 각각의 게이트 전극을 형성한다. 상기 게이트 전극의 양측벽에 절연막 물질로 각각의 게이트 스페이서를 형성한다. 상기 주변 회로 영역의 고농도 소오스/드레인 형성 영역이 노출되도록 포토레지스트막 패턴을 형성하고, 상기 주변 회로 영역의 게이트 스페이서 상에 소정 두께의 폴리머를 선택적으로 형성하여 게이트 스페이서의 폭을 증가시킨다. 이와 같은 반도체 장치의 제조 방법에 의해서, 폴리머 형성 공정을 사용하여 추가의 게이트 스페이서용 절연막을 사용하지 않고도 하나의 반도체 기판 상에 서로 다른 폭을 갖는 게이트 스페이서를 형성할 수 있고, 고농도 소오스/드레인 이온주입 공정 마스크를 사용하여 선택적으로 주변 회로 영역의 게이트 스페이서에만 폴리머를 형성할 수 있으며, 이로써 반도체 메모리 장치의 숏 채널 효과를 개선할 수 있다.

Description

서로 다른 게이트 스페이서 형성 방법(A Method of Forming Different Gate Spacers)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 숏 채널 효과(short channel effect)를 개선하는 서로 다른 게이트 스페이서(gate spacer) 형성 방법에 관한 것이다.
트랜지스터(transistor)의 크기가 서브 마이크론 레벨(sub-micron level) 이하로 감소함에 따라, 소오스(source)와 드레인(drain)의 디플리션 영역(depletion region)이 드레인 전압의 증가에 따라 증가하면서 서로 만나게 되어 펀치쓰루(punchthrough)가 발생된다.
이에 따라, 트랜지스터의 소오스/드레인 절연 내압(breakdown voltage)이 감소하게 되고, 쓰레스홀드 전압(threshold voltage)이 감소하며, 스윙(swing)이 증가하는 등 전형적인 숏 채널 효과가 발생된다.
이러한 트랜지스터의 숏 채널 효과를 개선하기 위해서는 게이트 스페이서의 두께를 증가시켜야 한다.
특히, 베리드 채널(buried channel)을 갖는 PMOS는 게이트 스페이서 두께만큼 채널 마진(channel margin)을 갖게 되므로, 게이트 스페이서의 두께를 증가시키는 것이 큰 이점이 된다.
반도체 메모리 장치에 있어서, 셀 어레이 영역(cell array region)의 트랜지스터는 소오스/드레인 영역이 비교적 저농도이므로, 게이트 스페이서의 폭을 줄여도 숏 채널 효과에 견딜 수 있다. 그러나, 주변 회로 영역(periphery region)의 NMOS 트랜지스터 및 PMOS 트랜지스터는 게이트 스페이서 폭의 감소와 함께 트랜지스터의 특성 열화가 발생되므로 게이트 스페이서의 폭을 감소시키기 어렵다.
따라서, 셀 영역과 주변 회로 영역의 게이트 스페이서의 폭을 서로 다르게 형성해야 한다.
그러나, 이러한 공정은 매우 어렵고 복잡한 문제점을 갖는다. 즉, 상기 셀 영역과 주변 회로 영역에 실리콘 질화막 등으로 1차 게이트 스페이서를 형성한 후, 상기 주변 회로 영역의 1차 게이트 스페이서 상에 다른 실리콘 질화막을 사용한 추가의 2차 게이트 스페이서 형성이 요구된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 하나의 반도체 기판 상에 실리콘 질화막을 사용하지 않고 서로 다른 크기의 게이트 스페이서를 형성할 수 있고, 주변 회로 영역의 트랜지스터의 숏 채널 효과를 개선할 수 있는 서로 다른 게이트 스페이서 형성 방법을 제공함에 그 목적이 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 서로 다른 게이트 형성 방법을 순차적으로 보여주는 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12a, 12b : 게이트 전극
14 : 실리콘 질화막 14a, 14b : 게이트 스페이서
16 : 포토레지스트막 패턴 18 : 폴리머
20 : 고농도 불순물 이온
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 서로 다른 게이트 스페이서 형성 방법은, 셀 어레이 영역과 주변 회로 영역이 정의된 반도체 기판 상에 각각의 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 포함하여 반도체 기판 상에 절연막을 형성하는 단계와; 상기 절연막을 식각 하여 상기 각 게이트 전극의 양측벽에 게이트 스페이서를 형성하는 단계와; 상기 주변 회로 영역의 고농도 소오스/드레인 형성 영역이 노출되도록 포토레지스트막 패턴을 형성하는 단계와; 상기 주변 회로 영역의 게이트 스페이서 상에 소정 두께의 폴리머를 형성하여 그 게이트 스페이서의 폭을 증가시키는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 셀 어레이 영역의 게이트 스페이서의 폭은, 약 500Å 이고, 상기 주변 회로 영역의 게이트 스페이서의 폭은, 약 700Å이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 이중 게이트 스페이서 형성 방법은, 반도체 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 포함하여 반도체 기판 상에 절연막을 형성하는 단계와; 상기 절연막을 식각 하여 상기 게이트 전극의 양측벽에 게이트 스페이서를 형성하는 단계와; 상기 게이트 스페이서 상에 폴리머를 형성하여 상기 게이트 스페이서의 폭을 증가시키는 단계를 포함한다.
(작용)
본 발명에 의한 서로 다른 게이트 스페이서 형성 방법은 단순한 폴리머 형성 공정에 의해 셀 어레이 영역의 게이트 스페이서와 주변 회로 영역의 게이트 스페이서의 폭을 서로 다르게 형성하여 반도체 메모리 장치의 숏 채널 효과를 개선한다.
(실시예)
도 3을 참조하면, 본 발명의 실시예에 따른 신규한 서로 다른 게이트 스페이서 형성 방법은, 셀 어레이 영역(a)과 주변 회로 영역(b)이 정의된 반도체 기판(10) 상에 각각의 게이트 전극(12a, 12b)을 형성한다. 상기 게이트 전극(12a, 12b)의 양측벽에 절연막 물질로 각각의 게이트 스페이서(14a, 14b)를 형성한다. 상기 주변 회로 영역(b)의 고농도 소오스/드레인 형성 영역이 노출되도록 포토레지스트막 패턴(photoresist layer pattern)(16)을 형성하고, 상기 주변 회로 영역(b)의 게이트 스페이서(14b) 상에 소정 두께의 폴리머(polymer)(18)를 선택적으로 형성하여 그 게이트 스페이서의 폭을 증가시킨다. 이와 같은 반도체 장치의 제조 방법에 의해서, 폴리머(18) 형성 공정을 사용하여 추가의 게이트 스페이서용 절연막을 사용하지 않고도 하나의 반도체 기판(10) 상에 서로 다른 폭을 갖는 게이트 스페이서를 형성할 수 있고, 고농도 소오스/드레인 이온주입 공정 마스크(16)를 사용하여 선택적으로 주변 회로 영역(b)의 게이트 스페이서(14b)에만 폴리머(18)를 형성할 수 있으며, 이로써 반도체 메모리 장치의 숏 채널 효과를 개선할 수 있다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 서로 다른 게이트 스페이서 형성 방법을 순차적으로 보여주는 수직 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 서로 다른 게이트 스페이서 형성 방법은, 먼저 셀 어레이 영역(a)과 주변 회로 영역(b)이 정의된 반도체 기판(10) 상에 각각의 게이트 전극(12a, 12b)을 형성한다.
상기 게이트 전극(12a, 12b)의 하부에는 게이트 산화막(gate oxide)이 형성되어 있고, 이것은 자명하므로 도시되어 있지 않다.
상기 게이트 전극(12a, 12b)을 포함하여 반도체 기판(10) 상에 게이트 스페이서 형성용 절연막(14)을 형성한다. 상기 절연막(14)은, 예를 들어 실리콘 질화막(silicon nitride)이다.
도 2에 있어서, 상기 절연막(14)을 에치 백(etch back) 공정 등으로 식각 하여 게이트 스페이서(14a, 14b)를 형성한다.
마지막으로, 주변 회로 영역(b)의 고농도 소오스/드레인 형성 영역이 노출되도록 포토레지스트막 패턴(16)을 형성한다. 즉, 상기 셀 어레이 영역(a)이 마스킹(masking) 되도록 상기 포토레지스트막 패턴(16)을 형성한다.
상기 포토레지스트막 패턴(16)은, NMOS 트랜지스터 및 PMOS 트랜지스터에 대해 각각 형성된다.
상기 포토레지스트막 패턴(16)을 마스크로 사용하여 선택적으로 상기 주변 회로 영역(b)의 게이트 스페이서(14b) 상에만 폴리머(18)를 형성한다.
상기 폴리머(18)는 이 분야에서 잘 알려진 산화막 식각 장비 등을 이용한 일반적인 방법으로 형성된다.
상기 폴리머(18) 형성에 의해, 도 3에 도시된 바와 같이, 상기 주변 회로 영역(b)의 게이트 스페이서(14b)의 폭이 상기 셀 어레이 영역(a)의 게이트 스페이서(14a)의 폭 보다 상대적으로 증가된다.
예를 들어, 상기 폴리머(18) 형성 전 각 영역(a, b)의 게이트 스페이서(14a, 14b)의 폭이 약 500Å인 경우, 상기 폴리머(18)를 약 200Å 형성하게 되면 상기 주변 회로 영역(b)의 게이트 스페이서의 폭은 약 700Å으로 증가하게 된다.
후속 공정으로, 상기 포토레지스트막 패턴(16)을 마스크로 사용하여 상기 주변 회로 영역(b)에 고농도 불순물 이온(n+/p+)(20)을 주입하여 상기 폴리머(18) 양측의 반도체 기판(10) 내에 고농도 소오스/드레인 영역(도면에 미도시)을 형성한다.
그리고, 상기 폴리머(18)는 고농도 불순물 이온주입 공정 후 제거가 가능하여, 상기 주변 회로 영역(b)의 게이트 스페이서(14b)의 폭을 처음 형성 두께인 500Å으로 유지되도록 할 수 있다.
본 발명은 폴리머 형성 공정을 사용하여 추가의 게이트 스페이서용 절연막을 사용하지 않고도 하나의 반도체 기판 상에 서로 다른 폭을 갖는 게이트 스페이서를 형성할 수 있고, 고농도 소오스/드레인 이온주입 공정 마스크를 사용하여 선택적으로 주변 회로 영역의 게이트 스페이서에만 폴리머를 형성할 수 있으며, 이로써 반도체 메모리 장치의 숏 채널 효과를 개선할 수 있는 효과가 있다.

Claims (3)

  1. 셀 어레이 영역(a)과 주변 회로 영역(b)이 정의된 반도체 기판(10) 상에 각각의 게이트 전극(12a, 12b)을 형성하는 단계와;
    상기 게이트 전극(12a, 12b)을 포함하여 반도체 기판(10) 상에 절연막(14)을 형성하는 단계와;
    상기 절연막(14)을 식각 하여 상기 각 게이트 전극(12a, 12b)의 양측벽에 게이트 스페이서를 형성하는 단계와;
    상기 주변 회로 영역(b)의 고농도 소오스/드레인 형성 영역이 노출되도록 포토레지스트막 패턴(16)을 형성하는 단계와;
    상기 주변 회로 영역(b)의 게이트 스페이서 상에 소정 두께의 폴리머(18)를 형성하여 그 게이트 스페이서의 폭을 증가시키는 단계를 포함하는 서로 다른 게이트 스페이서 형성 방법.
  2. 제 1 항에 있어서,
    상기 셀 어레이 영역(a)의 게이트 스페이서의 폭은, 약 500Å 이고, 상기 주변 회로 영역(b)의 게이트 스페이서의 폭은, 약 700Å인 서로 다른 게이트 스페이서 형성 방법.
  3. 반도체 기판(10) 상에 게이트 전극(12b)을 형성하는 단계와;
    상기 게이트 전극(12b)을 포함하여 반도체 기판(10) 상에 절연막(14)을 형성하는 단계와;
    상기 절연막(14)을 식각 하여 상기 게이트 전극(12b)의 양측벽에 게이트 스페이서를 형성하는 단계와;
    상기 게이트 스페이서 상에 폴리머(18)를 형성하여 상기 게이트 스페이서의 폭을 증가시키는 단계를 포함하는 이중 게이트 스페이서 형성 방법.
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