KR20050058405A - 디지털 신호 전송 시스템 및 방법, 송신 장치 및 방법, 및수신 장치 및 방법 - Google Patents

디지털 신호 전송 시스템 및 방법, 송신 장치 및 방법, 및수신 장치 및 방법 Download PDF

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Abstract

본 발명은, 비디오의 기준 클럭으로부터, 복수의 상이한 주파수의 오디오의 기준 클럭을 재생할 수 있도록 하는 디지털 신호 전송 시스템 및 방법, 송신 장치 및 방법, 및 수신 장치 및 방법에 관한 것이다. 픽셀 클럭이 디바이드부(51)에 의해 일정한 주파수로 분주되어, 위상 비교부(52)에 의해 위상 비교된다. Fs 디코드부(32)는, 송신측으로부터 송신된, 오디오 클럭의 주파수를 나타내는 Fs 정보에 기초하여, 분주비의 정보인 P와 Q를 결정하고, 가변 디바이드부(55)와 가변 디바이드부(56)에 공급한다. 이 결과, 오디오 클럭의 주파수가 변화하여도, VCO부(54)의 발진 주파수를 일정하게 유지할 수 있어서, 가변 디바이드부(56)는, 일정한 주파수의 신호를 출력하여, 위상 비교부(52)에 입력되는 신호의 주파수를 일정하게 유지할 수 있다. 본 발명은 AV 신호 송수신 장치에 적용할 수 있다.

Description

디지털 신호 전송 시스템 및 방법, 송신 장치 및 방법, 및 수신 장치 및 방법{DIGITAL SIGNAL TRANSMITTING SYSTEM AND METHOD, TRANSMITTING APPARATUS AND METHOD, AND RECEIVING APPARATUS AND METHOD}
본 발명은, 디지털 신호 전송 시스템 및 방법, 송신 장치 및 방법, 및 수신 장치 및 방법에 관한 것으로, 특히, 비디오 기준 클럭으로부터 오디오 기준 클럭을 재생하는 장치에 이용하는 데 적합한 디지털 신호 전송 시스템 및 방법, 송신 장치 및 방법, 및 수신 장치 및 방법에 관한 것이다.
송신 장치로부터 수신 장치에, 예를 들면, 디지털 비디오 신호와 디지털 오디오 신호를 전송하는 경우, 수신 장치측에서 디지털 비디오 신호를 처리하는 비디오 기준 클럭과, 디지털 오디오 신호를 처리하는 오디오 기준 클럭을 재생할 필요가 있다.
그런데, 오디오 기준 클럭의 주파수는, 송신할 오디오 신호에 따라 상이한 경우가 있다. 종래 이러한 경우, 수신 장치에 각각의 주파수에 대응하는 복수의 PLL(Phase Locked Loop) 회로를 설치하여, 서로 다른 주파수의 오디오 기준 클럭을 재생하고 있었다. 그 결과, 구성이 복잡해져서, 장치가 대형화되며, 또한 코스트가 높아지는 문제가 있었다.
〈발명의 개시〉
본 발명은, 이러한 상황을 감안하여 이루어진 것으로, 간단한 구성으로, 복수의 주파수의 클럭을 재생할 수 있도록 하는 것이다.
본 발명의 디지털 신호 전송 시스템은, 송신 장치가, 제1 클럭과 제2 클럭을 생성하는 클럭 생성 수단과, 제1 클럭의 주파수에 관한 주파수 정보를 출력하는 주파수 정보 출력 수단과, 클럭 생성 수단에 의해 생성된 제1 클럭에 기초하여, 제1 신호를 처리하여 제1 디지털 신호를 출력하는 제1 신호 처리 수단과, 클럭 생성 수단에 의해 생성된 제2 클럭에 기초하여, 제2 신호를 처리하여 제2 디지털 신호를 출력하는 제2 신호 처리 수단과, 클럭 생성 수단에 의해 생성된 제2 클럭, 주파수 정보 출력 수단에 의해 출력된 주파수 정보, 제1 신호 처리 수단으로부터 출력된 제1 디지털 신호, 및 제2 신호 처리 수단으로부터 출력된 제2 디지털 신호를 송신하는 송신 수단을 포함하며, 수신 장치가, 송신 수단에 의해 송신된 신호를 수신하는 수신 수단과, 수신 수단에 의해 수신된 신호로부터 추출된 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보를 생성하는 분주비 정보 생성 수단과, 수신 수단에 의해 수신된 신호로부터 추출된 제2 클럭과, 분주비 정보에 기초하여, 제1 클럭을 재생하는 클럭 재생 수단을 포함하는 것을 특징으로 한다.
본 발명의 디지털 신호 전송 방법은, 송신 장치의 송신 방법이 제1 클럭과 제2 클럭을 생성하는 클럭 생성 단계와, 제1 클럭의 주파수에 관한 주파수 정보를 출력하는 주파수 정보 출력 단계와, 클럭 생성 단계의 처리에 의해 생성된 제1 클럭에 기초하여, 제1 신호를 처리하여 제1 디지털 신호를 출력하는 제1 신호 처리 단계와, 클럭 생성 단계의 처리에 의해 생성된 제2 클럭에 기초하여, 제2 신호를 처리하여 제2 디지털 신호를 출력하는 제2 신호 처리 단계와, 클럭 생성 단계의 처리에 의해 생성된 제2 클럭, 주파수 정보 출력 단계의 처리에 의해 출력된 주파수 정보, 제1 신호 처리 단계의 처리에 의해 출력된 제1 디지털 신호, 및 제2 신호 처리 단계의 처리에 의해 출력된 제2 디지털 신호를 송신하는 송신 단계를 포함하며, 수신 장치의 수신 방법이, 송신 단계의 처리에 의해 송신된 신호를 수신하는 수신 단계와, 수신 단계의 처리에 의해 수신된 신호로부터 추출된 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보를 생성하는 분주비 정보 생성 단계와, 수신 단계의 처리에 의해 수신된 신호로부터 추출된 제2 클럭과, 분주비 정보에 기초하여, 제1 클럭을 재생하는 클럭 재생 단계를 포함하는 것을 특징으로 한다.
본 발명의 디지털 신호 전송 시스템 및 방법에서는, 송신 장치측에서, 제1 클럭과 제2 클럭이 생성되며, 제1 클럭의 주파수에 관한 주파수 정보가 출력되고, 생성된 제1 클럭과 주파수 정보에 기초하여, 제1 신호가 처리되며, 생성된 제2 클럭에 기초하여, 제2 신호가 처리된다. 그리고, 제2 클럭, 주파수 정보, 처리된 제1 디지털 신호, 및 처리된 제2 디지털 신호가 수신 장치로 송신된다. 수신 장치측에서는, 수신된 신호로부터 추출된 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보가 생성되며, 수신된 신호로부터 추출된 제2 클럭과, 분주비 정보에 기초하여, 제1 클럭이 재생된다.
본 발명의 송신 장치는, 제1 클럭과 제2 클럭을 생성하는 클럭 생성 수단과, 제1 클럭의 주파수에 관한 주파수 정보를 출력하는 주파수 정보 출력 수단과, 클럭 생성 수단에 의해 생성된 제1 클럭에 기초하여, 제1 신호를 처리하여 제1 디지털 신호를 출력하는 제1 신호 처리 수단과, 클럭 생성 수단에 의해 생성된 제2 클럭에 기초하여, 제2 신호를 처리하여 제2 디지털 신호를 출력하는 제2 신호 처리 수단과, 클럭 생성 수단에 의해 생성된 제2 클럭, 주파수 정보 출력 수단에 의해 출력된 주파수 정보, 제1 신호 처리 수단에 의해 출력된 제1 디지털 신호, 및 제2 신호 처리 수단에 의해 출력된 제2 디지털 신호를 송신하는 송신 수단을 포함하는 것을 특징으로 한다.
본 발명의 송신 방법은, 제1 클럭과 제2 클럭을 생성하는 클럭 생성 단계와, 제1 클럭의 주파수에 관한 주파수 정보를 출력하는 주파수 정보 출력 단계와, 클럭 생성 단계의 처리에 의해 생성된 제1 클럭에 기초하여, 제1 신호를 처리하여 제1 디지털 신호를 출력하는 제1 신호 처리 단계와, 클럭 생성 단계의 처리에 의해 생성된 제2 클럭에 기초하여, 제2 신호를 처리하여 제2 디지털 신호를 출력하는 제2 신호 처리 단계와, 클럭 생성 단계의 처리에 의해 생성된 제2 클럭, 주파수 정보 출력 단계의 처리에 의해 출력된 주파수 정보, 제1 신호 처리 단계의 처리에 의해 출력된 제1 디지털 신호, 및 제2 신호 처리 단계의 처리에 의해 출력된 제2 디지털 신호를 송신하는 송신 단계를 포함하는 것을 특징으로 한다.
본 발명의 송신 장치 및 방법에서는, 제1 클럭과 제2 클럭이 생성되며, 제1 클럭의 주파수에 관한 주파수 정보가 출력되고, 생성된 제1 클럭과 주파수 정보에 기초하여, 제1 신호가 처리되며, 제2 클럭에 기초하여, 제2 신호가 처리된다. 제2 클럭, 주파수 정보, 처리된 제1 디지털 신호, 및 처리된 제2 디지털 신호가 송신된다.
본 발명의 수신 장치는, 송신 장치로부터 송신된 제1 디지털 신호, 제2 디지털 신호, 제1 클럭에 관한 주파수 정보, 및 제2 클럭을 포함하는 신호를 수신하는 수신 수단과, 수신 수단에 의해 수신된 신호로부터 추출된 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보를 생성하는 분주비 정보 생성 수단과, 수신 수단에 의해 수신된 제2 클럭과, 분주비 정보 생성 수단에 의해 생성된 분주비 정보에 기초하여, 제1 클럭을 재생하는 클럭 재생 수단을 포함하는 것을 특징으로 한다.
상기 클럭 재생 수단에는, 수신 수단에 의해 수신된 신호로부터 추출된 제2 클럭을, 제1 분주비로 분주하여 기준 주파수의 신호를 생성하는 제1 분주 수단과, 제1 분주 수단에 의해 생성된 기준 주파수의 신호와, 비교 주파수의 신호의 위상을 비교하여, 위상 오차 신호를 출력하는 위상 비교 수단과, 위상 비교 수단에 의해 출력된 오차 신호를 평활하는 평활 수단과, 평활 수단으로부터의 출력에 기초하여 제어되어, 일정한 주파수의 신호를 발진하는 발진 수단과, 발진 수단에 의해 발진된 일정한 주파수의 신호를, 분주비 생성 수단에 의해 생성된 분주비 정보에 기초하여, 제2 분주비에 의해 분주하는 제2 분주 수단과, 제2 분주 수단에 의해 생성된 신호를 분주비 정보 생성 수단에 의해 생성된 분주비 정보에 기초하여, 제3 분주비에 의해 분주하는 제3 분주 수단과, 제3 분주 수단에 의해 생성된 신호를, 제4 분주비로 분주하여 비교 주파수의 신호를 생성하는 제4 분주 수단을 구비하도록 할 수 있다.
본 발명의 수신 방법은, 송신 장치에 의해 송신된 제1 디지털 신호, 제2 디지털 신호, 제1 클럭에 관한 주파수 정보, 및 제2 클럭을 포함하는 신호를 수신하는 수신 단계와, 수신 단계의 처리에 의해 수신된 신호로부터 추출된 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보를 생성하는 분주비 정보 생성 단계와, 수신 단계의 처리에 의해 수신된 제2 클럭과, 분주비 정보 생성 단계의 처리에 의해 생성된 분주비 정보에 기초하여, 제1 클럭을 재생하는 클럭 재생 단계를 포함하는 것을 특징으로 한다.
상기 클럭 재생 단계에는, 수신 단계의 처리에서 수신된 신호로부터 추출된 제2 클럭을, 제1 분주비로 분주하여 기준 주파수의 신호를 생성하는 제1 분주 단계와, 제1 분주 단계의 처리에 의해 생성된 기준 주파수의 신호와, 비교 주파수의 신호의 위상을 비교하여, 위상 오차 신호를 생성하는 위상 비교 단계와, 위상 비교 단계의 처리에 의해 생성된 오차 신호를 평활하는 평활 단계와, 평활 단계의 처리에 의해 평활된 신호에 기초하여, 일정한 주파수의 신호를 발진하는 발진 단계와, 발진 단계의 처리에 의해 발진된 일정한 주파수의 신호를, 분주비 생성 단계의 처리에 의해 생성된 분주비 정보에 기초하여, 제2 분주비에 의해 분주하는 제2 분주 단계와, 제2 분주 단계의 처리에 의해 생성된 신호를, 분주비 생성 단계의 처리에 의해 생성된 분주비 정보에 기초하여, 제3 분주비에 의해 분주하는 제3 분주 단계와, 제3 분주 단계의 처리에 의해 생성된 신호를, 제4 분주비로 분주하여 비교 주파수의 신호를 생성하는 제4 분주 단계를 포함하게 하도록 할 수 있다.
본 발명의 수신 장치 및 방법에서는, 수신된 신호로부터 추출된 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보가 생성되며, 수신된 제2 클럭과 분주비 정보에 기초하여, 제1 클럭이 재생된다.
도 1은 본 발명을 적용한 디지털 신호 전송 시스템의 일 실시 형태의 구성을 도시하는 블록도.
도 2는 도 1의 오디오 PLL부의 구성을 도시하는 블록도.
도 3은 샘플링 주파수와 분주비의 조합을 설명하는 도면.
도 4는 도 1의 송신 장치의 송신 처리를 설명하는 흐름도.
도 5는 도 1의 수신 장치의 수신 처리를 설명하는 흐름도.
도 6은 도 2의 오디오 PLL부의 동작을 설명하는 흐름도.
〈발명을 실시하기 위한 최량의 형태〉
이하에, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 도 1은, 본 발명을 적용한 디지털 신호 전송 시스템의 일 실시 형태의 구성을 도시하고 있다. 덧붙여서, 시스템이란, 복수의 장치가 논리적으로 집합된 것을 말하며, 각 구성 장치가 동일한 케이싱 내에 있는지의 여부는 상관하지 않는다. 도 1에 도시된 바와 같이, 이 시스템에서는, 디지털 신호를 송신하는 송신 장치(1)가 디지털 신호를 수신하는 수신 장치(2)와 케이블(3)을 통해 접속되어 있다. 송신 장치(1)는, 예를 들면, 셋톱박스, DVD(Digital Versatile/Video Disk) 플레이어 등으로 구성되며, 수신 장치(2)는, 예를 들면 텔레비전 수신기, 모니터 등으로 구성된다.
송신 장치(1)에는, 픽셀 클럭과 오디오 클럭을 생성하는 PLL(Phase Locked Loop)부(11), 및 샘플링 주파수 Fs를 선택하여, 그 정보인 Fs 정보를 출력하는 Fs 선택부(12)가 설치되어 있다. 또한, 송신 장치(1)에는, 오디오 신호를 처리하여, 디지털 오디오 데이터를 출력하는 오디오 신호 처리부(13), 및 비디오 신호를 처리하여, 디지털 비디오 데이터를 출력하는 비디오 신호 처리부(14)가 설치되어 있다. 또한, 송신 장치(1)에는, 픽셀 클럭, Fs 정보, 디지털 오디오 데이터, 및 디지털 비디오 데이터를 변조하여, 송신하는 변조부(15)가 설치되어 있다.
수신 장치(2)에는, 송신 장치(1)로부터 송신된 신호를 수신, 복조하여, 픽셀 클럭, Fs 정보, 오디오 데이터, 및 비디오 데이터를 출력하는 복조부(31)가 설치되어 있다. 또한, 수신 장치(2)에는, 복조부(31)에 의해 추출된 Fs 정보에 기초하여, 분주비의 정보인 값 P와 Q를 생성하는 Fs 디코드부(32), 및 그 값 P와 Q에 기초하여, 복조부(31)에 의해 추출된 픽셀 클럭으로부터 오디오 클럭을 재생하는 오디오 PLL부(33)가 설치되어 있다. 또한, 수신 장치(2)에는, 디지털 비디오 데이터를 처리하는 비디오 신호 처리부(34), 및 디지털 오디오 데이터를 처리하는 오디오 신호 처리부(35)가 설치되어 있다.
오디오 PLL부(33)는, 도 2에 도시한 바와 같이 구성되어 있다. 오디오 PLL부(33)에는, 복조부(31)에 의해 추출된 픽셀 클럭을 분주하여, 기준 주파수 신호 Fr을 출력하는 디바이드부(51), 및 기준 주파수 신호 Fr의 위상과, 비교 주파수 신호 Fc의 위상을 비교하여, 위상 오차 신호를 출력하는 위상 비교부(52)가 설치되어 있다. 또한, 오디오 PLL부(33)에는, 위상 비교부(52)가 출력하는 오차 신호를 평활하는 루프 필터부(53), 루프 필터부(53)가 출력하는 제어 전압에 의해 제어되어, 일정한 주파수의 신호 Fo를 발진하는 VCO(Voltage Controlled Oscillator)부(54)가 설치되어 있다.
덧붙여서, 이하에서는, Fr, Fc, Fo는, 신호의 종류를 나타내는 기호로서 이용됨과 함께, 그 주파수를 나타내는 기호로서도 이용된다. 그 밖의 신호도 마찬가지로 된다.
또한, 오디오 PLL부(33)에는, VCO부(54)가 출력하는 신호 Fo를, Fs 디코드부(32)가 출력하는 값 P에 기초하여 분주하여, 384Fs의 주파수의 오디오 클럭을 출력하는 가변 디바이드부(55), 및 384Fs의 주파수의 오디오 클럭을, Fs 디코드부가 출력하는 값 Q에 기초하여 분주하여, 일정한 주파수의 신호 Fm을 출력하는 가변 디바이드부(56)가 설치되어 있다. 또한, 오디오 PLL부(33)에는, 신호 Fm을 분주하여, 비교 주파수의 신호 Fc를 출력하는 디바이드부(57)가 설치되어 있다.
여기서, 상이한 샘플링 주파수 Fs의 값을 Fs1, Fs2, Fs3,…으로 하였을 때, 신호 Fo의 주파수가, 샘플링 주파수 Fs1, Fs2, Fs3,…의 공배수의 384배로 하면, 신호 Fo의 값 a384Fs1, b384Fs2, c384Fs3,…은 각각 동일하게 된다. 즉, a384Fs1=b384Fs2=c384Fs3,…(a, b, c,…는 양의 정수)의 관계가 성립하며, 이 때, 주파수 Fo의 각각의 값을, 각각 a, b, c,…로 나누면, 각각의 값은, 384Fs1, 384Fs2, 384Fs3…으로 된다.
즉, 가변 디바이드부(55)의 분주비 P를, a, b, c…와 같이, 각 384Fs와 그 공배수 Fo의 비로 선택함으로써, 주파수 Fo를 샘플링 주파수 Fs에 따르지 않고, 일정하게 유지할 수 있다.
또한, 주파수 Fm이 주파수 Fs1, Fs2, Fs3…의 공배수의 384배인 것으로 하면, 384Fs1=lFm, 384Fs2=mFm, 384Fs3=nFm,…(l, m, n,…은 양의 정수)의 관계가 성립하고, 이 때, 384Fs1, 384Fs2, 384Fs3를, 각각 l, m, n…으로 나누면, Fm으로 된다.
가변 디바이드부(56)의 분주비 Q를, l, m, n…과 같이, 384Fs1, 384Fs2, 384Fs3…과, 그 공약수 Fm과의 비의 값으로 선택함으로써, Fm을 Fs에 따르지 않고 일정하게 유지할 수 있다.
구체적인 수치예를 이용하여 설명한다. 픽셀 클럭을 27㎒, 디바이드부(51)의 분주비(고정)를 27000, 디바이드부(57)의 분주비(고정)를 6144, 기준 주파수 신호 Fr의 주파수를 1㎑, 및 비교 주파수 신호 Fc의 주파수를 1㎑로 한다. 샘플링 주파수 Fs는, 96㎑, 48㎑, 및 32㎑의 3 종류 중 하나인 것으로 한다. VCO부(54)가 발진하는 신호 Fo의 주파수를, 이 3 종류의 Fs의 최소 공배수(96㎑)의 384배인 36.864㎒로 한다. 가변 디바이드부(56)가 출력하는 신호 Fm의 주파수를, 3 종류인 샘플링 주파수 Fs의 384배(36.864㎒, 18.432㎒, 및 12.288㎒)의 최대 공약수인 6.144㎒로 한다.
도 3에, 수치예에 기초한다, P, Q, 및 Fs의 값을 나타낸다. 이와 같이 Fs, P, Q를 선택함으로써, Fs가 변화하여도 Fo와 Fm을 일정하게 유지할 수 있다.
즉, Fs의 값이 96㎑일 때, P의 값은 1, Q의 값은 6으로 되며, Fs의 값이 48㎑일 때, P의 값은 2, Q의 값은 3으로 되고, Fs의 값이 32㎑일 때, P의 값은 3, Q의 값은 2로 된다.
본 실시 형태에서는, Fs 디코드부(32)가, 샘플링 주파수의 정보인 Fs 정보로부터, 분주비의 정보인 P와 Q를 생성하고 있지만, 송신 장치(1)로부터 Fs 정보를 송신하는 대신, P와 Q를 직접 송신하여도 된다.
다음으로, 도 4의 흐름도를 참조하여, 송신 장치(1)의 송신 처리에 대하여 설명한다. 단계 S1에서, Fs 선택부(12)는, 사용자로부터의 지시에 기초하여, 사용할 오디오 샘플링 주파수 Fs를 96㎑, 48㎑, 또는 32㎑ 중 어느 하나로 선택한다. 단계 S2에서, PLL부(11)는, 픽셀 클럭을 생성함과 함께 픽셀 클럭에 동기하여, 오디오 클럭을 생성한다. 단계 S3에서, 비디오 신호 처리부(14)는, PLL부(11)에 의해 생성된 픽셀 클럭에 기초하여, 비디오 신호를 처리하여, 디지털 비디오 데이터로서 출력한다. 단계 S4에서, 오디오 신호 처리부(13)는, PLL부(11)에 의해 생성된 오디오 클럭에 기초하여 오디오 신호를 처리하여, 디지털 오디오 데이터로서 출력한다.
단계 S5에서, 변조부(15)는, 비디오 신호 처리부(14)로부터 출력된 디지털 비디오 데이터, 오디오 신호 처리부(13)로부터 출력된 디지털 오디오 데이터, PLL부(11)로부터 출력된 픽셀 클럭, 및 Fs 선택부(12)로부터 출력된 Fs 정보를 변조하여, 케이블(3)을 통해 수신 장치(2)로 송신한다.
다음으로, 도 5의 흐름도를 참조하여, 수신 장치(2)의 수신 처리에 대하여 설명한다. 단계 S21에서, 복조부(31)는, 케이블(3)을 통해 송신 장치(1)로부터 수신한 신호를 복조하여, 디지털 비디오 데이터, 디지털 오디오 데이터, 픽셀 클럭, 및 Fs 정보를 추출한다. 단계 S22에서, Fs 디코드부(32)는 복조부(31)로부터 출력된 Fs 정보에 기초하여, 가변 디바이드부(55)와 가변 디바이드부(56)에 공급하는 분주비의 정보인 P와 Q를 생성하여, 오디오 PLL부(33)로 출력한다. 즉, 도 3에 도시된 바와 같이, Fs 정보가 96㎑를 나타내고 있을 때, P를 1로 하고, Q를 6으로 한다. Fs 정보가 48㎑일 때, P는 2, Q는 3으로 되며, 32㎑일 때, P는 3, Q는 2로 된다.
단계 S23에서, 오디오 PLL부(33)는, 복조부(31)로부터 공급된 픽셀 클럭을 Fs 디코드부(32)로부터 공급된 분주비 정보 P, Q에 기초하여 분주하여, 오디오 클럭을 재생한다. 그 처리의 상세한 내용은 도 6의 흐름도를 참조하여 후술한다.
단계 S24에서, 비디오 신호 처리부(34)는, 복조부(31)로부터 공급된 픽셀 클럭에 기초하여, 역시 복조부(31)로부터 공급된 비디오 데이터를 처리한다. 단계 S25에서, 오디오 신호 처리부(35)는, 복조부(31)로부터 공급된 오디오 데이터를, 오디오 PLL부(33)로부터 공급된 오디오 클럭에 기초하여 처리한다.
다음으로, 도 6의 흐름도를 참조하여 오디오 PLL부(33)의 오디오 클럭 재생 처리에 대하여 설명한다. 단계 S31에서, 디바이드부(51)는, 복조부(31)로부터 공급된 픽셀 클럭을 분주하여, 기준 주파수 신호 Fr을 출력한다. 단계 S32에서, 위상 비교부(52)는, 디바이드부(51)로부터 출력된 기준 주파수 신호 Fr과, 디바이드부(57)로부터 출력된 비교 주파수 신호 Fc의 위상을 비교하여, 위상 오차 신호를 출력한다. 단계 S33에서, 루프 필터부(53)는, 위상 비교부로부터 출력된 오차 신호를 평활하여, VCO부(54)의 제어 전압을 출력한다. 단계 S34에서, VCO부(54)는, 루프 필터부(53)에 의해 제어되어, 일정한 주파수의 신호 Fo를 출력한다.
단계 S35에서, 가변 디바이드부(55)는 VCO부(54)로부터 출력된 일정한 주파수의 신호 Fo를, Fs 디코드부(32)에 의해 공급된 분주비의 정보 P에 기초하여 분주하여, 오디오 클럭 384Fs를 출력한다. 단계 S36에서, 가변 디바이드부(56)는, 가변 디바이드부(55)로부터 출력된 오디오 클럭 384Fs를, Fs 디코드부(32)에 의해 공급된 분주비의 정보 Q에 기초하여 분주하여, 일정한 주파수의 신호 Fm을 출력한다. 단계 S37에서, 디바이드부(57)는, 가변 디바이드부(56)로부터 출력된 일정한 주파수의 신호 Fm을 분주하여, 비교 주파수 신호 Fc를 위상 비교부(52)로 출력한다.
이상의 오디오 PLL부(33)에서의 동작을, 구체적인 수치예를 이용하여 보다 상세하게 설명한다. 픽셀 클럭을 27㎒, 디바이드부(51)의 분주비(고정)를 27000으로 하면, 가변 디바이드(51)의 출력, 즉 기준 주파수 신호 Fr의 주파수는 1㎑(=27000㎑/27000)로 된다. VCO부(54)가 발진하는 신호 Fo의 주파수를, 36.864㎒로 하고, 지금, 샘플링 주파수 Fs를 96㎑로 하면, 도 3에 도시된 바와 같이, 가변 디바이드부(55)의 분주비 P로서 1이 설정되어, 가변 디바이드부(55)의 출력 신호의 주파수는 36.864㎒(=384×96㎑)로 된다. 가변 디바이드부(56)의 분주비 Q로서 6이 설정되어, 가변 디바이드부(56)의 출력 신호의 주파수 Fm은, 6.144㎒(=36.864㎒/6)로 된다. 디바이드부(57)의 분주비(고정)를 6144로 하면, 비교 주파수 신호 Fc의 주파수는, 기준 주파수 신호 Fr의 주파수와 동일한 1㎑(=6144㎑/6144)로 된다.
또한, 샘플링 주파수 Fs가 48㎑인 경우, 도 3에 도시된 바와 같이, 가변 디바이드부(55)의 분주비 P로서 2가 설정되어, 가변 디바이드부(55)의 출력 신호의 주파수는, 18.432㎒(=36.864㎒/2=384×48㎑)로 된다. 가변 디바이드부(56)의 분주비 Q로서 3이 설정되어, 가변 디바이드부(56)의 출력 신호의 주파수 Fm은, 예상한 바와 같이 6.144㎒(=18.432㎒/3)로 된다.
또한, 샘플링 주파수 Fs가 32㎑인 경우, 도 3에 도시된 바와 같이, 가변 디바이드부(55)의 분주비 P로서 3이 설정되어, 가변 디바이드부(55)의 출력 신호의 주파수는 12.288㎒(=36.864㎒/3=384×32㎑)로 된다. 가변 디바이드부(56)의 분주비 Q로서 2가 설정되어, 가변 디바이드부(56)의 출력 신호의 주파수 Fm은 예상한 바와 같이 6.144㎒(=12.288㎒/2)로 된다.
이와 같이, 샘플링 주파수 Fs의 값이 변화하여도, VCO부(54)의 출력 신호의 주파수 Fo, 및 가변 디바이드부(56)의 출력 신호의 주파수 Fm은 변화하지 않고, 그 결과, 비교 주파수 신호 Fc의 주파수는 일정하게 유지된다.
덧붙여서, 이상에서는, 오디오 클럭의 주파수의 수를 3개로 하였지만, 2개, 또는 4개 이상이더라도, 본 발명은 적용하는 것이 가능하다.
이와 같이 송신측에서, 샘플링 주파수가 변화하여도, 수신측에서, 공통의 VCO를 사용할 수 있다. 또한, 송신측에서, 샘플링 주파수가 변화하여도, 수신측에서, 비교 신호의 주파수를 일정하게 유지할 수 있다. 이에 따라, 예를 들면, 비디오의 디지털 데이터와 오디오의 디지털 데이터를 함께 전송하는 경우, 수신측에서 비디오의 기준 클럭으로부터 오디오의 기준 클럭을 재생하는 데, 비교적 저가로, 소형의 시스템을 구축할 수 있다. 이 때문에, 오디오의 기준 클럭를 전송할 필요가 없어져서, 전송 효율을 높일 수 있다.
덧붙여서, 본 명세서에서 전술한 일련의 처리를 실행하는 단계는, 기재된 순서에 따라 시계열적으로 행해지는 처리는 물론, 반드시 시계열적으로 처리되지 않아도, 병렬적 혹은 개별적으로 실행되는 처리도 포함하는 것이다.
이상에서는, 비디오 신호와 오디오 신호를 처리하는 경우를 예로서 설명하였지만, 그 밖의 신호를 처리하는 경우에도, 본 발명은 적용하는 것이 가능하다.
이상과 같이, 본 발명의 제1 양태에 따르면, 복수의 상이한 주파수의 제1 클럭을 수신 장치에서 생성하는 것이 가능한 시스템을 실현할 수 있다. 특히, 구성이 간단하며, 저가로, 소형의 시스템을 실현하는 것이 가능하게 된다.
본 발명의 제2 양태에 따르면, 복수의 상이한 주파수의 제1 클럭을 수신 장치에 생성시키는 것이 가능한 송신 장치를 실현할 수 있다. 특히, 수신 장치의 구성을 간단히 하여, 저가로 하며, 소형화시키는 것이 가능한 송신 장치를 제공할 수 있다.
본 발명의 제3 양태에 따르면, 복수의 상이한 주파수의 제1 클럭을 생성할 수 있다. 특히, 그것을 위한 구성이 복잡해지거나, 대형화되는 것, 또한, 비용이 높아지는 것을 억제할 수 있다.

Claims (8)

  1. 송신 장치와 수신 장치로 구성되는 디지털 신호 전송 시스템에 있어서,
    상기 송신 장치는,
    제1 클럭과 제2 클럭을 생성하는 클럭 생성 수단과,
    상기 제1 클럭의 주파수에 관한 주파수 정보를 출력하는 주파수 정보 출력 수단과,
    상기 클럭 생성 수단에 의해 생성된 상기 제1 클럭에 기초하여, 제1 신호를 처리하여 제1 디지털 신호를 출력하는 제1 신호 처리 수단과,
    상기 클럭 생성 수단에 의해 생성된 상기 제2 클럭에 기초하여, 제2 신호를 처리하여 제2 디지털 신호를 출력하는 제2 신호 처리 수단과,
    상기 클럭 생성 수단에 의해 생성된 상기 제2 클럭, 상기 주파수 정보 출력 수단에 의해 출력된 상기 주파수 정보, 상기 제1 신호 처리 수단으로부터 출력된 상기 제1 디지털 신호, 및 상기 제2 신호 처리 수단으로부터 출력된 상기 제2 디지털 신호를 송신하는 송신 수단
    을 구비하며,
    상기 수신 장치는,
    상기 송신 수단에 의해 송신된 신호를 수신하는 수신 수단과,
    상기 수신 수단에 의해 수신된 신호로부터 추출된 상기 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보를 생성하는 분주비 정보 생성 수단과,
    상기 수신 수단에 의해 수신된 신호로부터 추출된 상기 제2 클럭과, 상기 분주비 정보에 기초하여, 상기 제1 클럭을 재생하는 클럭 재생 수단
    을 구비하고,
    상기 클럭 재생 수단은, 상기 제2 클럭을 분주하여 생성된 기준 주파수의 신호와, 비교 주파수의 신호의 위상의 비교 결과에 기초하여, 일정한 주파수의 신호를 발진하고, 상기 일정한 주파수의 신호를 분주하여 상기 비교 주파수의 신호를 생성하는 것을 특징으로 하는 디지털 신호 전송 시스템.
  2. 송신 장치와 수신 장치로 구성되는 디지털 신호 전송 시스템의 디지털 신호 전송 방법에 있어서,
    상기 송신 장치의 송신 방법은,
    제1 클럭과 제2 클럭을 생성하는 클럭 생성 단계와,
    상기 제1 클럭의 주파수에 관한 주파수 정보를 출력하는 주파수 정보 출력 단계와,
    상기 클럭 생성 단계의 처리에 의해 생성된 상기 제1 클럭에 기초하여, 제1 신호를 처리하여 제1 디지털 신호를 출력하는 제1 신호 처리 단계와,
    상기 클럭 생성 단계의 처리에 의해 생성된 상기 제2 클럭에 기초하여, 제2 신호를 처리하여 제2 디지털 신호를 출력하는 제2 신호 처리 단계와,
    상기 클럭 생성 단계의 처리에 의해 생성된 상기 제2 클럭, 상기 주파수 정보 출력 단계의 처리에 의해 출력된 상기 주파수 정보, 상기 제1 신호 처리 단계의 처리에 의해 출력된 상기 제1 디지털 신호, 및 상기 제2 신호 처리 단계의 처리에 의해 출력된 상기 제2 디지털 신호를 송신하는 송신 단계
    를 포함하며,
    상기 수신 장치의 수신 방법은,
    상기 송신 단계의 처리에 의해 송신된 신호를 수신하는 수신 단계와,
    상기 수신 단계의 처리에 의해 수신된 신호로부터 추출된 상기 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보를 생성하는 분주비 정보 생성 단계와,
    상기 수신 단계의 처리에 의해 수신된 신호로부터 추출된 상기 제2 클럭과, 상기 분주비 정보에 기초하여, 상기 제1 클럭을 재생하는 클럭 재생 단계
    를 포함하고,
    상기 클럭 재생 단계의 처리에서, 상기 제2 클럭을 분주하여 생성된 기준 주파수의 신호와, 비교 주파수의 신호의 위상의 비교 결과에 기초하여, 일정한 주파수의 신호가 발진되며, 상기 일정한 주파수의 신호를 분주하여 상기 비교 주파수의 신호가 생성되는 것을 특징으로 하는 디지털 신호 전송 방법.
  3. 제1 디지털 신호와 제2 디지털 신호를 송신하는 송신 장치에 있어서,
    제1 클럭과 제2 클럭을 생성하는 클럭 생성 수단과,
    상기 제1 클럭의 주파수에 관한 주파수 정보를 출력하는 주파수 정보 출력 수단과,
    상기 클럭 생성 수단에 의해 생성된 상기 제1 클럭에 기초하여, 제1 신호를 처리하여 상기 제1 디지털 신호를 출력하는 제1 신호 처리 수단과,
    상기 클럭 생성 수단에 의해 생성된 상기 제2 클럭에 기초하여, 제2 신호를 처리하여 상기 제2 디지털 신호를 출력하는 제2 신호 처리 수단과,
    상기 클럭 생성 수단에 의해 생성된 상기 제2 클럭, 상기 주파수 정보 출력 수단에 의해 출력된 상기 주파수 정보, 상기 제1 신호 처리 수단에 의해 출력된 상기 제1 디지털 신호, 및 상기 제2 신호 처리 수단에 의해 출력된 상기 제2 디지털 신호를 송신하는 송신 수단
    을 포함하는 것을 특징으로 하는 송신 장치.
  4. 제1 디지털 신호와 제2 디지털 신호를 송신하는 송신 장치의 송신 방법에 있어서,
    제1 클럭과 제2 클럭을 생성하는 클럭 생성 단계와,
    상기 제1 클럭의 주파수에 관한 주파수 정보를 출력하는 주파수 정보 출력 단계와,
    상기 클럭 생성 단계의 처리에 의해 생성된 상기 제1 클럭에 기초하여, 제1 신호를 처리하여 상기 제1 디지털 신호를 출력하는 제1 신호 처리 단계와,
    상기 클럭 생성 단계의 처리에 의해 생성된 상기 제2 클럭에 기초하여, 제2 신호를 처리하여 상기 제2 디지털 신호를 출력하는 제2 신호 처리 단계와,
    상기 클럭 생성 단계의 처리에 의해 생성된 상기 제2 클럭, 상기 주파수 정보 출력 단계의 처리에 의해 출력된 상기 주파수 정보, 상기 제1 신호 처리 단계의 처리에 의해 출력된 상기 제1 디지털 신호, 및 상기 제2 신호 처리 단계의 처리에 의해 출력된 상기 제2 디지털 신호를 송신하는 송신 단계
    를 포함하는 것을 특징으로 하는 송신 방법.
  5. 제1 디지털 신호와 제2 디지털 신호를 수신하는 수신 장치에 있어서,
    송신 장치로부터 송신된 상기 제1 디지털 신호, 상기 제2 디지털 신호, 제1 클럭에 관한 주파수 정보, 및 제2 클럭을 포함하는 신호를 수신하는 수신 수단과,
    상기 수신 수단에 의해 수신된 신호로부터 추출된 상기 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보를 생성하는 분주비 정보 생성 수단과,
    상기 수신 수단에 의해 수신된 상기 제2 클럭과, 상기 분주비 정보 생성 수단에 의해 생성된 상기 분주비 정보에 기초하여, 상기 제1 클럭을 재생하는 클럭 재생 수단을 구비하며,
    상기 클럭 재생 수단은, 상기 제2 클럭을 분주하여 생성된 기준 주파수의 신호와, 비교 주파수의 신호의 위상의 비교 결과에 기초하여, 일정한 주파수의 신호를 발진하고, 상기 일정한 주파수의 신호를 분주하여 상기 비교 주파수의 신호를 생성하는 것을 특징으로 하는 수신 장치.
  6. 제5항에 있어서,
    상기 클럭 재생 수단은,
    상기 수신 수단에 의해 수신된 신호로부터 추출된 상기 제2 클럭을, 제1 분주비에 의해 분주하여 기준 주파수의 신호를 생성하는 제1 분주 수단과,
    상기 제1 분주 수단에 의해 생성된 상기 기준 주파수의 신호와, 비교 주파수의 신호의 위상을 비교하여, 위상 오차 신호를 출력하는 위상 비교 수단과,
    상기 위상 비교 수단에 의해 출력된 상기 오차 신호를 평활하는 평활 수단과,
    상기 평활 수단으로부터의 출력에 기초하여 제어되어, 일정한 주파수의 신호를 발진하는 발진 수단과,
    상기 발진 수단에 의해 발진된 상기 일정한 주파수의 신호를, 상기 분주비 생성 수단에 의해 생성된 상기 분주비 정보에 기초하여, 제2 분주비에 의해 분주하는 제2 분주 수단과,
    상기 제2 분주 수단에 의해 생성된 신호를, 상기 분주비 정보 생성 수단에 의해 생성된 상기 분주비 정보에 기초하여, 제3 분주비에 의해 분주하는 제3 분주 수단과,
    상기 제3 분주 수단에 의해 생성된 신호를, 제4 분주비에 의해 분주하여 상기 비교 주파수의 신호를 생성하는 제4 분주 수단
    을 더 갖는 것을 특징으로 하는 수신 장치.
  7. 제1 디지털 신호와 제2 디지털 신호를 수신하는 수신 장치의 수신 방법에 있어서,
    송신 장치에 의해 송신된 상기 제1 디지털 신호, 상기 제2 디지털 신호, 제1 클럭에 관한 주파수 정보, 및 제2 클럭을 포함하는 신호를 수신하는 수신 단계와,
    상기 수신 단계의 처리에 의해 수신된 신호로부터 추출된 상기 주파수 정보에 기초하여, 분주비를 나타내는 분주비 정보를 생성하는 분주비 정보 생성 단계와,
    상기 수신 단계의 처리에 의해 수신된 상기 제2 클럭과, 상기 분주비 정보 생성 단계의 처리에 의해 생성된 상기 분주비 정보에 기초하여, 상기 제1 클럭을 재생하는 클럭 재생 단계
    를 포함하며,
    상기 클럭 재생 단계의 처리에서, 상기 제2 클럭을 분주하여 생성된 기준 주파수의 신호와, 비교 주파수의 신호의 위상의 비교 결과에 기초하여, 일정한 주파수의 신호가 발진되며, 상기 일정한 주파수의 신호를 분주하여 상기 비교 주파수의 신호가 생성되는 것을 특징으로 하는 수신 방법.
  8. 제7항에 있어서,
    상기 클럭 재생 단계는,
    상기 수신 단계의 처리에 의해 수신된 신호로부터 추출된 상기 제2 클럭을, 제1 분주비에 의해 분주하여 기준 주파수의 신호를 생성하는 제1 분주 단계와,
    상기 제1 분주 단계의 처리에 의해 생성된 상기 기준 주파수의 신호와, 비교 주파수의 신호의 위상을 비교하여, 위상 오차 신호를 생성하는 위상 비교 단계와,
    상기 위상 비교 단계의 처리에 의해 생성된 상기 오차 신호를 평활하는 평활 단계와,
    상기 평활 단계의 처리에 의해 평활된 신호에 기초하여, 일정한 주파수의 신호를 발진하는 발진 단계와,
    상기 발진 단계의 처리에 의해 발진된 상기 일정한 주파수의 신호를, 상기 분주비 생성 단계의 처리에 의해 생성된 상기 분주비 정보에 기초하여, 제2 분주비에 의해 분주하는 제2 분주 단계와,
    상기 제2 분주 단계의 처리에 의해 생성된 신호를, 상기 분주비 생성 단계의 처리에 의해 생성된 상기 분주비 정보에 기초하여, 제3 분주비에 의해 분주하는 제3 분주 단계와,
    상기 제3 분주 단계의 처리에 의해 생성된 신호를, 제4 분주비에 의해 분주하여 상기 비교 주파수의 신호를 생성하는 제4 분주 단계
    를 더 포함하는 것을 특징으로 하는 수신 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3800337B2 (ja) * 2003-08-19 2006-07-26 ソニー株式会社 デジタル伝送システムおよびクロック再生装置
JP4452136B2 (ja) * 2004-03-30 2010-04-21 株式会社日立製作所 データ同期再生装置及び端末装置
JP4683047B2 (ja) * 2005-05-31 2011-05-11 日本電気株式会社 デバイス間の信号伝達方法および装置
US7773733B2 (en) 2005-06-23 2010-08-10 Agere Systems Inc. Single-transformer digital isolation barrier
US8213489B2 (en) * 2005-06-23 2012-07-03 Agere Systems Inc. Serial protocol for agile sample rate switching
JP4737683B2 (ja) * 2006-06-22 2011-08-03 ルネサスエレクトロニクス株式会社 シリアル伝送システム、伝送装置、及びシリアル伝送方法
JP4315462B1 (ja) 2008-04-23 2009-08-19 シリコンライブラリ株式会社 オーディオ参照クロックを生成可能な受信装置
EP2187522A1 (en) * 2008-11-14 2010-05-19 Fujitsu Microelectronics Limited Divider circuitry
US8185079B2 (en) * 2010-08-12 2012-05-22 General Electric Company Frequency estimation immune to FM clicks

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140284A (en) 1991-02-20 1992-08-18 Telefonaktiebolaget L M Ericsson Broad band frequency synthesizer for quick frequency retuning
JPH05199498A (ja) * 1992-01-21 1993-08-06 Sony Corp クロツク発生回路
JP3052585B2 (ja) 1992-07-10 2000-06-12 松下電器産業株式会社 データ送信装置とデータ受信装置
US5506932A (en) * 1993-04-16 1996-04-09 Data Translation, Inc. Synchronizing digital audio to digital video
US5703557A (en) * 1993-07-08 1997-12-30 Tokin Corporation Noise absorbing device
US5483292A (en) * 1994-03-09 1996-01-09 Samsung Electronics Co., Ltd. Symbol clock regeneration in digital signal receivers for recovering digital data buried in NTSC TV signals
JPH09284126A (ja) * 1996-04-15 1997-10-31 Sony Corp Pll回路及びデコーダ装置
US6151479A (en) * 1996-06-03 2000-11-21 Echostar Engineering Corp. Single clock 27 MHZ oscillator in MPEG-2 system
US5703537A (en) * 1996-07-03 1997-12-30 Microclock Incorporated Phase-locked loop clock circuit for generation of audio sampling clock signals from video reference signals
KR100198785B1 (ko) * 1996-10-07 1999-06-15 정선종 시간정보 관리를 위한 주파수 정보 전송 장치 및 전송 방법
US5933058A (en) 1996-11-22 1999-08-03 Zoran Corporation Self-tuning clock recovery phase-locked loop circuit
JPH10290378A (ja) 1997-04-16 1998-10-27 Sony Corp クロック発生装置
JP3465218B2 (ja) * 1997-09-12 2003-11-10 日本電気エンジニアリング株式会社 符号化装置及び復号化装置
JP3508048B2 (ja) 1997-12-25 2004-03-22 日本電気エンジニアリング株式会社 標本化クロック再生回路
US6151076A (en) 1998-02-10 2000-11-21 Tektronix, Inc. System for phase-locking a clock to a digital audio signal embedded in a digital video signal
US6308055B1 (en) * 1998-05-29 2001-10-23 Silicon Laboratories, Inc. Method and apparatus for operating a PLL for synthesizing high-frequency signals for wireless communications
JP3267260B2 (ja) * 1999-01-18 2002-03-18 日本電気株式会社 位相同期ループ回路及びそれを使用した周波数変調方法
JP4410873B2 (ja) * 1999-06-01 2010-02-03 キヤノン株式会社 クロック発生装置
JP4129711B2 (ja) 1999-10-26 2008-08-06 ヤマハ株式会社 Pll回路
JP2001244923A (ja) * 2000-02-29 2001-09-07 Toyo Commun Equip Co Ltd クロック生成回路
MY136139A (en) * 2000-09-25 2008-08-29 Matsushita Electric Ind Co Ltd Signal transmission system, signal transmission apparatus, and signal reception apparatus
US20020118762A1 (en) * 2000-12-20 2002-08-29 Shakiba Mohammad Hossein Digital audio transmission over a digital visual interface (DVI) link
JP3883812B2 (ja) * 2001-01-15 2007-02-21 三洋電機株式会社 Pll回路
US7088398B1 (en) * 2001-12-24 2006-08-08 Silicon Image, Inc. Method and apparatus for regenerating a clock for auxiliary data transmitted over a serial link with video data
US6847239B2 (en) * 2002-04-16 2005-01-25 Research In Motion Limited Frequency divider system

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