KR20050030570A - 차동 에이비 클래스 증폭 회로 및 이를 이용한 구동 회로 - Google Patents
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Abstract
Description
Claims (23)
- 전압 폴로어에 접속되고, 복수의 아날로그 신호를 병렬로 입력하고, 상기 복수의 아날로그 신호에 의거하여 복수의 데이터선을 병렬로 구동하는 복수의 차동 AB 클래스 증폭 회로; 및제 1의 바이어스 신호 세트와 상기 제 1의 바이어스 신호 세트와 상이한 제 2의 바이어스 신호 세트를 생성하는 공통 바이어스 회로를 포함하는 구동 회로에 있어서,상기 복수의 차동 AB 클래스 증폭 회로 각각은:전원 단자와 접지 단자 사이에 마련되고, 차동 신호를 입력하며 상기 제 1의 바이어스 신호 세트에 의거하여 제 1의 출력 신호를 제 1의 출력선에 출력하는 N-채널 차동 증폭 회로;상기 N-채널 차동 증폭 회로와 병렬로 상기 전원 단자와 상기 접지 단자 사이에 마련되어 상기 N-채널 차동 증폭 회로와 별개로 동작하고, 상기 차동 신호를 입력하며 상기 제 1의 바이어스 신호 세트에 의거하여 제 2의 출력 신호를 제 2의 출력선에 출력하는 P-채널 차동 증폭 회로; 및상기 제 2의 바이어스 신호 세트에 의거하여 상기 제 1 및 제 2의 출력 신호로부터 출력 신호를 생성하고 상기 출력 신호를 출력 단자로 출력하는 출력단 회로를 포함하는 것을 특징으로 하는 구동 회로.
- 제 1항에 있어서,상기 N-채널 차동 증폭 회로는 상기 제 1의 바이어스 신호 세트의 제 1의 바이어스 신호에 의거하여 제어되는 N-채널 전류원 MOS 트랜지스터를 포함하고,상기 P-채널 차동 증폭 회로는 상기 제 1의 바이어스 신호 세트의 제 2의 바이어스 신호에 의거하여 제어되는 P-채널 전류원 MOS 트랜지스터를 포함하는 것을 특징으로 하는 구동 회로.
- 제 2항에 있어서,상기 공통 바이어스 회로는 테스트 모드에서 상기 제 1 및 제 2의 바이어스 신호를 접지 전압 레벨 및 전원 전압 레벨로 각각 설정하는 것을 특징으로 하는 구동 회로.
- 제 1항에 있어서,상기 출력단 회로는,한쌍의 P-채널 및 N-채널 출력단 MOS 트랜지스터;한쌍의 P-채널 및 N-채널 정전류 MOS 트랜지스터; 및상기 제 1 및 제 2의 출력선 사이에 병렬로 접속되어 레벨 시프터로서 기능하는 P-채널 및 N-채널 시프트 MOS 트랜지스터를 포함하고,상기 P-채널 출력단 MOS 트랜지스터는 상기 전원 단자와 상기 출력 단자 사이에 접속되고 상기 제 1의 출력 신호가 공급되는 게이트를 가지며, 상기 N-채널 츨력단 MOS 트랜지스터는 상기 접지 단자와 상기 출력 단자 사이에 접속되고 상기 제 2의 출력 신호가 공급되는 게이트를 가지며;상기 P-채널 정전류 MOS 트랜지스터는 상기 전원 단자와 상기 제 1의 출력선 사이에 접속되고 상기 제 2의 바이어스 신호 세트의 제 3의 바이어스 신호가 공급되는 게이트를 가지며, 상기 N-채널 정전류 MOS 트랜지스터는 상기 접지 단자와 상기 제 2의 출력선 사이에 접속되고, 상기 제 2의 바이어스 신호 세트의 바이어스 신호중 하나인 제 4의 바이어스 신호가 공급되는 게이트를 가지며;상기 P-채널 시프트 MOS 트랜지스터는 상기 제 2의 바이어스 신호 세트의 제 5의 바이어스 신호가 공급되는 게이트를 갖고, 상기 N-채널 시프트 MOS 트랜지스터는 상기 제 2의 바이어스 신호 세트의 제 6의 바이어스 신호가 공급되는 게이트를 갖는 것을 특징으로 하는 구동 회로.
- 제 4항에 있어서,상기 공통 바이어스 회로는 테스트 모드에서 상기 제 3 내지 제 6의 바이어스 신호를 접지 전압 레벨, 전원 전압 레벨, 상기 전원 전압 레벨 및 상기 접지 전압 레벨로 각각 설정하는 것을 특징으로 하는 구동 회로.
- 제 1 내지 제 5항 중 어느 한 항에 있어서,상기 공통 바이어스 회로는,상기 전원 단자와 상기 접지 단자 사이에 마련된 정전류원;상기 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 미러 전류 신호를 각각 출력하는 한쌍의 P-채널 및 N-채널 전류 미러 회로; 및제 1의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터를 포함하고,상기 제 1의 한쌍의 상기 P-채널 MOS 트랜지스터는 상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고 공통으로 접속된 게이트와 드레인을 가지며, 상기 제 1의 한쌍의 상기 N-채널 MOS 트랜지스터는 상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고 공통으로 접속된 게이트와 드레인을 가지며,상기 제 1 및 제 2의 바이어스 신호는 제 1 및 제 2의 노드인 상기 제 1의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터의 상기 게이트로부터 상기 제 1의 바이어스 신호 세트로서 출력되는 것을 특징으로 하는 구동 회로.
- 제 6항에 있어서,상기 공통 바이어스 회로는,상기 정전류원에 직렬로 접속된 제 1의 스위치;상기 전원 단자와 상기 정전류원 사이에 상기 P-채널 전류 미러 회로와 병렬로 접속된 제 2의 스위치;상기 P-채널 및 N-채널 전류 미러 회로 사이의 노드와 상기 접지 단자 사이에 상기 N-채널 전류 미러 회로와 병렬로 접속된 제 3의 스위치;상기 한쌍의 상기 P-채널 MOS 트랜지스터의 게이트와 상기 전원 단자 사이에 접속된 제 4의 스위치; 및상기 한쌍의 상기 N-채널 MOS 트랜지스터의 게이트와 상기 접지 단자 사이에 접속된 제 5의 스위치를 더 포함하는 것을 특징으로 하는 구동 회로.
- 제 7항에 있어서,상기 제 1의 스위치는 테스트 모드에서 오픈되고, 상기 제 2 내지 제 5의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
- 제 1 내지 제 5항 중 어느 한 항에 있어서,상기 공통 바이어스 회로는,상기 전원 단자와 상기 접지 단자 사이에 마련된 정전류원; 및상기 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 전류 미러 신호를 각각 출력하는 한 쌍의 P-채널 및 N-채널 전류 미러 회로를 포함하며,상기 제 1 및 제 2의 바이어스 신호는 상기 정전류원과 상기 P-채널 전류 미러 회로 사이의 제 1의 노드 및 상기 P-채널 및 N-채널 전류 미러 회로 사이의 제 2의 노드로부터 제 1의 바이어스 신호 세트로서 각각 출력되는 것을 특징으로 하는 구동 회로.
- 제 9항에 있어서,상기 공통 바이어스 회로는,상기 정전류원과 직렬로 접속된 제 1의 스위치;상기 전원 단자와 상기 정전류원 사이에서 상기 P-채널 전류 미러 회로에 병렬로 접속된 제 2의 스위치; 및상기 P-채널 및 N-채널 전류 미러 회로 사이의 노드와 상기 접지 단자 사이에서 상기 N-채널 전류 미러 회로에 병렬로 접속된 제 3의 스위치를 더 포함하는 것을 특징으로 하는 구동 회로.
- 제 10항에 있어서,상기 제 1의 스위치는 테스트 모드에서 오픈되고, 상기 제 2 및 제 3의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
- 제 6항에 있어서,상기 공통 바이어스 회로는,제 2의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터;상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에서 직렬로 접속되고 공통으로 접속된 게이트와 드레인을 갖는 두개의 P-채널 MOS 트랜지스터의 직렬 회로; 및상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에서 직렬로 접속되고 공통으로 접속된 게이트와 드레인을 갖는 두개의 N-채널 MOS 트랜지스터의 직렬 회로를 더 포함하며,상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터는 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터는 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,상기 제 3 및 제 4의 바이어스 신호는 상기 제 2의 한쌍의 상기 P-채널 및 N-채널 MOS 트랜지스터의 상기 게이트인 제 3 및 제 4의 노드로부터 상기 제 2의 바이어스 신호 세트의 일부로서 각각 출력되고,상기 제 5의 바이어스 신호는 상기 N-채널 전류 미러 회로측에서 상기 직렬 회로의 상기 두개의 P-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 5의 노드로부터 상기 제 2의 바이어스 신호 세트의 일부로서 출력되고, 상기 제 6의 바이어스 신호는 상기 P-채널 전류 미러 회로측에서 상기 두개의 N-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 6의 노드로부터 상기 제 2의 바이어스 신호 세트중 일부로서 출력되는 것을 특징으로 하는 구동 회로.
- 제 12항에 있어서,상기 공통 바이어스 회로는,상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터의 상기 게이트와 상기 제 3의 노드 사이에 접속된 제 6의 스위치;상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터의 상기 게이트와 상기 제 4의 노드 사이에 접속된 제 7의 스위치;상기 제 3의 노드와 상기 접지 단자 사이에 접속된 제 8의 스위치;상기 제 4의 노드와 상기 전원 단자 사이에 접속된 제 9의 스위치;상기 제 5의 노드와 상기 전원 단자 사이에 접속된 제 10의 스위치; 및상기 제 6의 노드와 상기 접지 단자 사이에 접속된 제 11의 스위치를 더 포함하는 것을 특징으로 하는 구동 회로.
- 제 13항에 있어서,상기 제 6 및 제 7의 스위치는 테스트 모드에서 오픈되고, 상기 제 8 내지 제 11의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
- 제 9항에 있어서,상기 공통 바이어스 회로는,제 2의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터;상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 직렬로 접속되고, 공통으로 접속된 게이트와 드레인을 갖는 두개의 P-채널 MOS 트랜지스터의 직렬 회로; 및상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 직렬로 접속되고, 공통으로 접속된 게이트와 드레인을 갖는 두개의 N-채널 MOS 트랜지스터의 직렬 회로를 더 포함하고,상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터는 상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터는 상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,상기 제 3 및 제 4의 바이어스 신호는 상기 제 2의 한쌍의 상기 P-채널 및 N-채널 MOS 트랜지스터의 상기 게이트인 제 3 및 제 4의 노드로부터 상기 제 2의 바이어스 신호 세트 일부로서 각각 출력되고,상기 제 5의 바이어스 신호는 상기 N-채널 전류 미러 회로측에서 상기 직렬 회로의 상기 두개의 P-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 5의 노드로부터 상기 제 2의 바이어스 신호 세트의 일부로서 출력되고, 상기 제 6의 바이어스 신호는 상기 P-채널 전류 미러 회로측에서 상기 직렬 회로의 상기 두개의 N-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 6의 노드로부터 상기 제 2의 바이어스 신호 세트의 일부로서 출력되는 것을 특징으로 하는 구동 회로.
- 제 15항에 있어서,상기 공통 바이어스 회로는,상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터의 상기 게이트와 상기 제 3의 노드 사이에 접속된 제 6의 스위치;상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터의 상기 게이트와 상기 제 4의 노드 사이에 접속된 제 7의 스위치;상기 제 3의 노드와 상기 접지 단말 사이에 접속된 제 8의 스위치;상기 제 4의 노드와 상기 전원 단자 사이에 접속된 제 9의 스위치;상기 제 5의 노드와 상기 전원 단자 사이에 접속된 제 10의 스위치; 및상기 제 6의 노드와 상기 접지 단자 사이에 접속된 제 11의 스위치를 더 포함하는 것을 특징으로 하는 구동 회로.
- 제 16항에 있어서,상기 제 6 및 제 7의 스위치는 테스트 모드에서 오픈되고, 상기 제 8 내지 제 11의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
- 전압 폴로어에 접속되고, 복수의 아날로그 신호를 병렬로 입력하며, 상기 복수의 아날로그 신호에 의거하여 복수의 데이터선을 병렬로 구동하는 복수의 차동 AB 클래스 증폭 회로; 및상기 제 1의 바이어스 신호 세트와 상기 제 2의 바이어스 신호 세트를 생성하는 공통 바이어스 회로를 포함하는 구동 회로에 있어서,상기 복수의 차동 AB 클래스 증폭 회로 각각은,전원 단자와 접지 단자 사이에 마련되고, 차동 신호를 입력하고 상기 제 1의 바이어스 신호 세트에 의거하여 제 1의 출력선에 제 1의 출력 신호를 출력하는 N-채널 차동 증폭 회로;상기 N-채널 차동 증폭 회로와 병렬로 상기 전원 단자와 상기 접지 단자 사이에 마련되어 상기 N-채널 차동 증폭 회로와 별개로 동작하며, 상기 차동 신호를 입력하고 상기 제 1의 바이어스 신호 세트에 의거하여 상기 제 1의 출력선에 상기 제 2의 출력 신호를 출력하는 P-채널 차동 증폭 회로; 및상기 제 2의 바이어스 신호 세트에 의거하여 상기 제 1 및 제 2의 출력 신호로부터 출력 신호를 생성하고 상기 출력 신호를 출력 단말에 출력하는 상기 출력단 회로를 포함하고,상기 N-채널 차동 증폭 회로는 상기 제 1의 바이어스 신호 세트의 제 1의 바이어스 신호에 의거하여 제어되는 N-채널 전류원 MOS 트랜지스터를 포함하고,상기 P-채널 차동 증폭 회로는 상기 제 1의 바이어스 신호 세트의 제 2의 바이어스 신호에 의거하여 제어되는 P-채널 전류원 MOS 트랜지스터를 포함하며,상기 출력단 회로는,한쌍의 P-채널 및 N-채널 출력단 MOS 트랜지스터;한쌍의 P-채널 및 N-채널 정전류 MOS 트랜지스터; 및상기 제 1 및 제 2의 출력선 사이에 병렬로 접속되어 레벨 시프터로서 기능하는 P-채널 및 N-채널 시프트 MOS 트랜지스터를 포함하고,상기 P-채널 출력단 MOS 트랜지스터는 상기 전원 단자와 상기 출력 단자 사이에 접속되고, 상기 제 1의 출력 신호가 공급되는 게이트를 갖고, 상기 N-채널 출력단 MOS 트랜지스터는 상기 접지 단자와 상기 출력 단자 사이에 접속되고 상기 제 2의 출력 신호가 공급되는 게이트를 가지며,상기 P-채널 정전류 MOS 트랜지스터는 상기 전원 단자와 상기 제 1의 출력선 사이에 접속되고 상기 제 2의 바이어스 신호 세트의 제 3의 바이어스 신호가 공급되는 게이트를 가지며, 상기 N-채널 정전류 MOS 트랜지스터는 상기 접지 단자와 상기 제 2의 출력선 사이에 접속되고 상기 제 2의 바이어스 신호 세트의 바이어스 신호중 하나인 제 4의 바이어스 신호가 공급되는 게이트를 가지며,상기 P-채널 시프트 MOS 트랜지스터는 상기 제 2의 바이어스 신호 세트의 제 5의 바이어스 신호가 공급되는 게이트를 갖고, 상기 N-채널 시프트 MOS 트랜지스터는 상기 제 2의 바이어스 신호 세트의 제 6의 바이어스 신호가 공급되는 게이트를 갖는 것을 특징으로 하는 구동 회로.
- 제 18항에 있어서,상기 공통 바이어스 회로는 테스트 모드에서 상기 제 1 및 제 2의 바이어스 신호를 접지 전압 레벨 및 전원 전압 레벨로 각각 설정하고, 상기 제 3 내지 제 6의 바이어스 신호를 상기 테스트 모드에서 접지 전압 레벨, 전원 전압 레벨, 상기 전원 전압 레벨 및 상기 접지 전압 레벨로 각각 설정하는 것을 특징으로 하는 구동 회로.
- 제 18항에 있어서,상기 공통 바이어스 회로는,상기 전원 단자와 상기 접지 단자 사이에 마련된 정전류원;상기 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 미러 전류 신호를 각각 출력하는 한쌍의 P-채널 및 N-채널 전류 미러 회로; 및제 1의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터를 포함하며,상기 제 1의 한쌍의 상기 P-채널 MOS 트랜지스터는 상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며, 상기 제 1의 한쌍의 상기 N-채널 MOS 트랜지스터는 상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 구비하고,상기 제 1의 바이어스 신호 세트의 상기 제 1 및 제 2의 바이어스 신호는 제 1 및 제 2의 노드인 상기 제 1의 한쌍의 상기 P-채널 및 N-채널 MOS 트랜지스터의 상기 게이트로부터 각각 출력되며,상기 공통 바이어스 회로는,상기 정전류원과 직렬로 접속된 제 1의 스위치;상기 전원 단자와 상기 정전류원 사이에서 상기 P-채널 전류 미러 회로와 병렬로 접속된 제 2의 스위치;상기 P-채널 및 N-채널 전류 미러 회로 사이의 노드와 상기 접지 단자 사이에서 상기 N-채널 전류 미러 회로에 병렬로 접속된 제 3의 스위치;상기 한쌍의 상기 P-채널 MOS 트랜지스터의 상기 게이트와 상기 전원 단자 사이에 접속된 제 4의 스위치; 및상기 한쌍의 상기 N-채널 MOS 트랜지스터의 상기 게이트와 상기 접지 단자 사이에 접속된 제 5의 스위치를 더 포함하며,상기 제 1의 스위치는 테스트 모드에서 오픈되고, 상기 제 2 내지 제 5의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
- 제 18항에 있어서,상기 공통 바이어스 회로는,상기 전원 단자와 상기 접지 단자 사이에 마련된 정전류원; 및상기 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 미러 전류 신호를 각각 출력하는 한쌍의 P-채널 및 N-채널 전류 미러 회로를 포함하고,상기 제 1의 바이어스 신호 세트의 상기 제 1 및 제 2의 바이어스 신호는 상기 정전류원과 상기 P-채널 전류 미러 회로 사이의 제 1의 노드 및 상기 P-채널 및 N-채널 전류 미러 회로 사이의 제 2의 노드로부터 각각 출력되며,상기 공통 바이어스 회로는,상기 정전류원과 직렬로 접속된 제 1의 스위치;상기 전원 단자와 상기 정전류원 사이에서 상기 P-채널 전류 미러 회로와 병렬로 접속된 제 2의 스위치; 및상기 P-채널 및 N-채널 전류 미러 회로 사이의 노드와 상기 접지 단자 사이에서 상기 N-채널 전류 미러 회로와 병렬로 접속된 제 3의 스의치를 더 포함하고,상기 제 1의 스위치는 테스트 모드에서 오픈되고, 상기 제 2 및 제 3의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
- 제 20항 또는 제 21항에 있어서,상기 공통 바이어스 회로는,제 2의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터;상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 직렬로 접속되고, 공통으로 접속된 게이트와 드레인을 갖는 두개의 P-채널 MOS 트랜지스터의 직렬 회로; 및상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 직렬로 접속되고, 공통으로 접속된 게이트와 드레인을 갖는 두개의 N-채널 MOS 트랜지스터의 직렬 회로를 더 포함하고,상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터는 상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터는 상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,상기 제 2의 바이어스 신호 세트의 상기 제 3 및 제 4의 바이어스 신호는 상기 제 2의 한쌍의 상기 P-채널 및 N-채널 MOS 트랜지스터인 제 3 및 제 4의 노드로부터 각각 출력되고,상기 제 5의 바이어스 신호는 상기 N-채널 전류 미러 회로측에서 상기 직렬 회로의 상기 두개의 P-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 5의 노드로부터 출력되고, 상기 제 6의 바이어스 신호는 상기 P-채널 전류 미러 회로측에 상기 직렬 회로의 상기 두개의 N-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 6의 노드로부터 출력되며,상기 공통 바이어스 회로는,상기 제 3의 노드와 상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터의 상기 게이트 사이에 접속된 제 6의 스위치;상기 제 4의 노드와 상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터의 상기 게이트 사이에 접속된 제 7의 스위치;상기 제 3의 노드와 상기 접지 단자 사이에 접속된 제 8의 스위치;상기 제 4의 노드와 상기 전원 단자 사이에 접속된 제 9의 스위치;상기 제 5의 노드와 상기 전원 단자 사이에 접속된 제 10의 스위치; 및상기 제 6의 노드와 상기 접지 단자 사이에 접속된 제 11의 스위치를 더 포함하며,상기 제 6 및 제 7의 스위치는 테스트 모드에서 오픈되고, 상기 제 8내지 제 11의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
- 제 1의 전원선과 출력 노드 사이에 결합된 제 1의 도전성의 제 1의 트랜지스터;상기 출력 노드와 제 2의 전원선 사이에 결합된 제 2의 도전성의 제 2의 트랜지스터;상기 제 1의 전원선과 상기 제 1의 트랜지스터의 제어 게이트 사이에 결합된 제 1의 전류원;상기 제 2의 트랜지스터의 제어 게이트와 상기 제 2의 전원선 사이에 결합된 제 2의 전류원;상기 제 1 및 제 2의 트랜지스터의 상기 제어 게이트 사이에 결합된 제 3의 전류원;제 1의 신호를 수신하는 제 1의 입력 단자, 제 2의 신호를 수신하는 제 2의 입력 단자, 및 상기 제 1의 트랜지스터의 상기 제어 게이트에 결합된 출력 단자를 구비하는 제 1의 증폭기; 및상기 제 1의 신호를 수신하는 제 1의 입력 단자,상기 제 2의 신호를 수신하는 제 2의 입력 단자 및 상기 제 2의 트랜지스터의 상기 제어 게이트에 결합된 출력 단자를 구비하는 제 2의 증폭기를 포함하는 것을 특징으로 하는 구동 회로.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100922926B1 (ko) * | 2007-12-27 | 2009-10-22 | 주식회사 동부하이텍 | 액정표시장치의 구동장치 및 그 구동방법 |
KR101388221B1 (ko) * | 2007-07-31 | 2014-04-23 | 삼성전자주식회사 | 빠른 슬루율을 가지는 레일-투-레일 연산 증폭기 및 이를구비하는 디스플레이 구동 집적회로 |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI241064B (en) * | 2005-01-13 | 2005-10-01 | Denmos Technology Inc | Push-pull buffer amplifier and source driver |
JP4789136B2 (ja) * | 2005-04-07 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 演算増幅器 |
JP2007116568A (ja) * | 2005-10-24 | 2007-05-10 | Niigata Seimitsu Kk | 差動増幅器 |
JP4840908B2 (ja) * | 2005-12-07 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | 表示装置駆動回路 |
KR100703708B1 (ko) * | 2005-12-08 | 2007-04-06 | 삼성전자주식회사 | Emi를 감소시킬 수 있는 출력 버퍼, 상기 출력 버퍼를구비하는 소스 드라이버, 및 상기 출력 버퍼를 구비하는디스플레이 장치 |
US7729672B2 (en) * | 2006-03-22 | 2010-06-01 | Qualcomm, Incorporated | Dynamic bias control in power amplifier |
JP4939096B2 (ja) * | 2006-04-04 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 増幅器及びこれを用いた駆動回路 |
JP4275166B2 (ja) * | 2006-11-02 | 2009-06-10 | Necエレクトロニクス株式会社 | データドライバ及び表示装置 |
KR100869859B1 (ko) * | 2007-06-29 | 2008-11-24 | (주)엠씨테크놀로지 | 증폭 회로 및 이를 이용하는 표시 장치의 구동 장치 |
KR100893392B1 (ko) * | 2007-10-18 | 2009-04-17 | (주)엠씨테크놀로지 | 전압 증폭 출력 회로 및 이를 이용하는 액정 표시 장치의구동 장치 |
TWI350647B (en) * | 2007-11-06 | 2011-10-11 | Realtek Semiconductor Corp | Output stage circuit and operational amplifier thereof |
CN101471632B (zh) * | 2007-12-26 | 2011-07-20 | 中国科学院微电子研究所 | 环路增益可控的自偏置低压运算跨导放大器电路 |
CN101471633B (zh) * | 2007-12-29 | 2013-01-30 | 瑞昱半导体股份有限公司 | 输出级偏压电路以及使用其的运算放大器 |
JP2009168841A (ja) * | 2008-01-10 | 2009-07-30 | Nec Electronics Corp | 演算増幅器及び駆動回路、液晶表示装置の駆動方法 |
JP4954924B2 (ja) * | 2008-03-11 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 差動増幅器及びそれを用いた表示装置の駆動回路 |
JP4825838B2 (ja) * | 2008-03-31 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 出力増幅回路及びそれを用いた表示装置のデータドライバ |
US7629849B1 (en) * | 2008-06-02 | 2009-12-08 | Mediatek Singapore Pte Ltd. | Driving amplifier circuit with digital control |
JP5198177B2 (ja) * | 2008-08-05 | 2013-05-15 | ラピスセミコンダクタ株式会社 | 表示用駆動装置 |
JP5075051B2 (ja) * | 2008-08-05 | 2012-11-14 | ルネサスエレクトロニクス株式会社 | Ab級増幅回路、及び表示装置 |
JP2011019115A (ja) * | 2009-07-09 | 2011-01-27 | Renesas Electronics Corp | 差動ab級増幅回路、駆動回路および表示装置 |
CN101662264B (zh) * | 2009-07-23 | 2012-10-17 | 复旦大学 | 一种低功耗大摆幅开关型运算放大器 |
TW201115908A (en) * | 2009-10-27 | 2011-05-01 | Mediatek Singapore Pte Ltd | Driving amplifier circuit |
CN101951227B (zh) * | 2010-09-30 | 2012-07-04 | 上海贝岭股份有限公司 | 一种放大器电路 |
CN102545877B (zh) * | 2010-12-23 | 2013-11-06 | 上海贝岭股份有限公司 | 一种输出缓冲电路 |
TW201301752A (zh) * | 2011-06-29 | 2013-01-01 | Novatek Microelectronics Corp | 運算放大器 |
CN102868375A (zh) * | 2011-07-08 | 2013-01-09 | 联咏科技股份有限公司 | 运算放大器 |
CN102957386A (zh) * | 2011-08-19 | 2013-03-06 | 凹凸电子(武汉)有限公司 | 对电光源进行控制的运算放大器以及电池管理系统 |
ITMI20111832A1 (it) | 2011-10-07 | 2013-04-08 | St Microelectronics Grenoble 2 | Amplificatore operazionale in classe ab ad alte prestazioni. |
EP2645565B1 (en) | 2012-03-27 | 2019-03-06 | Dialog Semiconductor GmbH | A fully differential amplifier topology to drive dynamic speakers in class AB mode |
CN102811536B (zh) * | 2012-07-09 | 2015-05-20 | 深圳创维-Rgb电子有限公司 | 一种恒流控制电路 |
KR101627606B1 (ko) * | 2013-11-26 | 2016-06-07 | 포항공과대학교 산학협력단 | 공통 게이트 스위치를 이용한 클래스 ab 증폭장치 및 방법 |
US9214942B2 (en) | 2014-02-17 | 2015-12-15 | Freescale Semiconductor, Inc. | Low output impedance, low power buffer |
US9525391B2 (en) * | 2014-03-05 | 2016-12-20 | Mediatek Singapore Pte. Ltd. | Fully differential class A/AB amplifier and method thereof |
JP6314725B2 (ja) * | 2014-07-28 | 2018-04-25 | 株式会社ソシオネクスト | 受信回路 |
EP3012972B1 (en) * | 2014-10-23 | 2017-07-19 | ams AG | Amplifier circuit and amplifier arrangement |
US10107854B2 (en) * | 2016-08-17 | 2018-10-23 | Atomera Incorporated | Semiconductor device including threshold voltage measurement circuitry |
US10425043B1 (en) * | 2018-05-03 | 2019-09-24 | Novatek Microelectronics Corp. | Operational amplifier with constant transconductance bias circuit and method using the same |
CN109903730B (zh) * | 2019-02-13 | 2021-04-06 | 奕力科技(开曼)股份有限公司 | 缓冲电路 |
CN110084144A (zh) * | 2019-04-08 | 2019-08-02 | 杭州士兰微电子股份有限公司 | 传感器组件及其像素电路和信号处理方法 |
CN110147718A (zh) * | 2019-04-08 | 2019-08-20 | 杭州士兰微电子股份有限公司 | 传感器组件及其像素电路和信号处理方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5820515A (ja) | 1981-07-28 | 1983-02-07 | Nissan Motor Co Ltd | ドアガラススタビライザ |
US4570128A (en) | 1984-07-05 | 1986-02-11 | National Semiconductor Corporation | Class AB output circuit with large swing |
US4901033A (en) * | 1989-05-01 | 1990-02-13 | Motorola, Inc. | Frequency synthesizer with dynamically programmable frequency range of selected loop bandwith |
JPH05191162A (ja) * | 1991-09-18 | 1993-07-30 | Hitachi Ltd | 演算増幅器および回線終端装置 |
JPH06243677A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体記憶装置とメモリ装置及びその品種設定方法 |
US5311145A (en) | 1993-03-25 | 1994-05-10 | North American Philips Corporation | Combination driver-summing circuit for rail-to-rail differential amplifier |
JP3396873B2 (ja) * | 1993-08-27 | 2003-04-14 | 富士通ディスプレイテクノロジーズ株式会社 | バイアス供給回路及び半導体集積回路 |
JPH07142940A (ja) * | 1993-11-17 | 1995-06-02 | New Japan Radio Co Ltd | Mosfet電力増幅器 |
JPH09232883A (ja) | 1996-02-23 | 1997-09-05 | Oki Micro Design Miyazaki:Kk | 演算増幅回路 |
IT1298054B1 (it) * | 1997-11-19 | 1999-12-20 | Sgs Thomson Microelectronics | Stadio di uscita cmos in classe ab per amplificatore operazionale |
JPH11220341A (ja) * | 1997-11-26 | 1999-08-10 | Oki Electric Ind Co Ltd | 演算増幅器 |
JP4273562B2 (ja) | 1999-03-29 | 2009-06-03 | ソニー株式会社 | 増幅回路 |
JP3561196B2 (ja) | 1999-12-17 | 2004-09-02 | 東光株式会社 | 半導体集積回路 |
JP3610923B2 (ja) * | 2001-05-30 | 2005-01-19 | ソニー株式会社 | アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置、並びにそれらの駆動方法 |
KR20030048664A (ko) | 2001-12-12 | 2003-06-25 | (주)다윈텍 | 넓은 입력범위를 갖는 저전력 다단 연산 증폭기 |
US6657495B2 (en) * | 2002-04-01 | 2003-12-02 | Texas Instruments Incorporated | Operational amplifier output stage and method |
-
2004
- 2004-09-23 KR KR1020040076271A patent/KR100620662B1/ko active IP Right Grant
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101388221B1 (ko) * | 2007-07-31 | 2014-04-23 | 삼성전자주식회사 | 빠른 슬루율을 가지는 레일-투-레일 연산 증폭기 및 이를구비하는 디스플레이 구동 집적회로 |
KR100922926B1 (ko) * | 2007-12-27 | 2009-10-22 | 주식회사 동부하이텍 | 액정표시장치의 구동장치 및 그 구동방법 |
Also Published As
Publication number | Publication date |
---|---|
CN100437676C (zh) | 2008-11-26 |
US20050068105A1 (en) | 2005-03-31 |
KR100620662B1 (ko) | 2006-09-19 |
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US7170351B2 (en) | 2007-01-30 |
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