KR20040102599A - 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치 - Google Patents

Abstract

여기에 개시되는 메모리 장치는 복수 개의 제 1 페이지 버퍼 그룹들과 복수 개의 제 2 페이지 버퍼 그룹들을 포함한다. 제 1 페이지 버퍼 그룹들은 대응하는 메인 비트 라인들에 각각 연결되며, 복수 개의 제 1 페이지 버퍼들로 각각 구성된다. 제 2 페이지 버퍼 그룹들은 대응하는 리던던트 비트 라인들에 각각 연결되며, 복수 개의 제 2 페이지 버퍼들로 각각 구성된다. 상기 제 1 및 제 2 페이지 버퍼들 각각은 패스/페일 데이터를 출력하는 출력 단자를 갖는다. 복수 개의 퓨즈들은 상기 제 1 및 제 2 페이지 버퍼 그룹들에 각각 대응하며, 대응하는 페이지 버퍼 그룹의 페이지 버퍼들의 출력 단자들에 공통으로 연결된 일단과 신호 라인에 연결된 타단을 각각 갖는다. 제 1 및 제 2 페이지 버퍼 그룹들 각각의 페이지 버퍼들 중 적어도 하나가 결함이 있을 때, 결함이 있는 페이지 버퍼를 포함하는 페이지 버퍼 그룹에 대응하는 퓨즈는 신호 라인으로부터 전기적으로 절연되도록 절단된다.

Description

플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING FLEXIBLE COLUMN REDUNDANCY SCHEME}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 결함 셀들을 리던던트 셀들로 대체할 수 있는 반도체 메모리 장치에 관한 것이다.

불 휘발성 반도체 메모리 장치의 일예로서, 낸드 플래시 메모리 장치 (NAND-type flash memory device)에는 페이지 버퍼 회로 (page buffer circuit)가 제공되며, 페이지 버퍼는 다양한 기능을 수행한다. 예를 들면, 선택된 페이지의 메모리 셀들로부터 데이터를 읽고자 하는 경우, 페이지 버퍼 회로는 선택된 페이지의 데이터를 감지하고 감지된 페이지 데이터를 래치한다. 선택된 페이지의 메모리 셀들에 데이터를 프로그램하고자 하는 경우, 페이지 버퍼 회로는 외부로부터 제공되는 프로그램 데이터를 임시적으로 저장한다. 페이지 버퍼 회로는 프로그램 금지 셀 (program-inhibited cell) 또는 프로그램이 완료된 셀이 프로그램되지 않게 한다. 앞서 설명된 기능을 수행하는 페이지 버퍼의 예들이 U.S. Patent No. 5,790,458에 "SENSE AMPLIFIER FOR NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로, U.S. Patent No. 5,761,132에 "INTEGRATED CIRCUIT MEMORY DEVICE WITH LATCH-FREE PAGE BUFFERS THEREIN FOR PREVENTING READ FAILURES"라는 제목으로, 그리고 U.S. Patent No. 5,712,818에 "DATA LOADING CIRCUIT FOR PARTIAL PROGRAM OF NONVOLATILE SEMICONDUCTOR MEMEORY"라는 제목으로 각각 게재되어 있다.

프로그램/소거된 셀이 목표 문턱 전압을 갖는지 (또는 프로그램/소거된 셀이 충분히 프로그램/소거되었는 지)의 여부를 확인하기 위한 검증 동작을 수행하는 경우, 페이지 버퍼 회로는 감지 동작과 마찬가지로 선택된 페이지의 메모리 셀들로부터 데이터 비트들을 감지/래치한다. 래치된 데이터 비트들이 패스 데이터 비트들인 지의 여부를 판별하기 위해서, 페이지 버퍼 회로는 래치된 데이터 비트들을 외부로의 출력없이 프로그램 상태 검출 회로 (program-status detecting circuit) (또는 패스/페일 체크 회로라 불림)로 제공한다. 프로그램 상태 검출 회로를 갖는 낸드 플래시 메모리 장치가 U.S. Patent No. 5,299,162에 "SEMICONDUCTOR MEMORY DEVICE AND AN OPTIMIZING PROGRAMMING METHOD THEREOF"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.

'162 특허에 게재되어 있는 프로그램 상태 검출 회로 (PS)는 페이지 버퍼들 (PB)의 래치들 (LT)에 각각 연결된 풀-다운 트랜지스터들 (PD1-PD1024)을 포함한다. 풀-다운 트랜지스터들 (PD1-PD1024)은 대응하는 래치들 (LT)의 반전 출력들 (/Q)에 의해서 각각 제어된다. 프로그램/소거 검증 동작은 정해진 프로그램/소거 횟수 내에서 풀-다운 트랜지스터들 (PD1-PD1024)이 모두 턴 오프될 때까지 반복적으로 수행된다. 하지만, '162 특허에 게재되어 있는 패스/페일 체크 회로는 다음과 같은 문제점을 갖는다.

프로그램/소거 동작이 수행된 후, 모든 메모리 셀들이 정상적으로 프로그램/소거되었는 지의 여부가 프로그램 상태 검출 회로를 통해 판별된다. 정해진 프로그램/소거 횟수까지 프로그램/소거 검증 동작이 수행된 이후에도 패스/페일 체크 회로의 출력이 프로그램/소거 페일 (program/erase fail)을 나타낼 수 있다. 프로그램/소거 페일은 다양한 원인들에 의해서 생길 수 있다. 예를 들면, 프로그램/소거 페일은 결함 메모리 셀 또는 결함 페이지 버퍼에 기인할 수 있다. 프로그램/소거 페일이 결함 메모리 셀에 기인하는 경우, 잘 알려진 바와 같이, 결함 메모리 셀(들)은 잘 알려진 방법으로 리던던트 셀(들)로 대체된다. 이에 반해서, 프로그램/소거 페일이 결함 페이지 버퍼에 기인하는 경우, 패스/페일 체크 회로의 출력은 결함 페이지 버퍼로 인해서 계속해서 프로그램 페일을 나타낸다. 페이지 버퍼에 결함이 생기는 경우, 프로그램 상태 검출 회로의 풀-다운 트랜지스터들 (PD1-PD1024) 중 적어도 하나는 계속해서 턴 온되며, 그 결과 프로그램 상태 검출 회로의 출력은 계속해서 프로그램 페일을 나타낸다.

따라서, 페이지 버퍼에 결함이 생기는 경우, 프로그램/소거 패스/페일을 판정하는 것이 불가능하다.

본 발명의 목적은 결함 페이지 버퍼를 리페어할 수 있는 플래시 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 결함 페이지 버퍼로 인한 검증 실패를 방지할 수 있는 플래시 메모리 장치를 제공하는 것이다.

도 1은 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도;

도 2는 도 1에 도시된 페이지 버퍼 회로들 (110M, 110R)의 페이지 버퍼들 중 하나를 보여주는 회로도;

도 3은 도 1에 도시된 퓨즈 회로 및 페이지 버퍼 회로들을 보여주는 도면;

도 4는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 패스/페일 체크 회로를 보여주는 회로도;

도 5는 도 4에 도시된 패스/페일 체크 회로의 동작을 설명하기 위한 타이밍도;

도 6은 본 발명의 바람직한 실시예에 따른 도 1에 도시된 열 게이트 회로 (120R)를 보여주는 회로도;

도 7은 본 발명의 바람직한 실시예에 따른 도 1에 도시된 어드레스 저장 회로 및 리던던트 열 디코더 회로를 보여주는 블록도;

도 8은 본 발명의 바람직한 실시예에 따른 도 7에 도시된 어드레스 저장 블록 (160A)과 리던던트 열 디코더 (170B)를 보여주는 회로도;

도 9는 본 발명의 바람직한 실시예에 따른 도 8에 도시된 퓨즈 박스들 중 하나를 보여주는 회로도;

도 10은 본 발명의 바람직한 실시예에 따른 도 7에 도시된 어드레스 저장 블록 (160B)과 리던던트 열 디코더 (170B)를 보여주는 회로도;

도 11은 본 발명의 바람직한 실시예에 따른 도 1에 도시된 멀티플렉서 회로 (150)를 보여주는 블록도;

도 12는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 입출력 제어 회로를 보여주는 블록도;

도 13은 본 발명의 바람직한 실시예에 따른 도 12에 도시된 퓨즈 박스들 중 하나를 보여주는 회로도;

도 14는 본 발명의 바람직한 실시예에 따른 도 12에 도시된 디코더들 중 하나를 보여주는 회로도; 그리고

도 15는 본 발명에 따른 플래시 메모리 장치의 구제 동작을 설명하기 위한 흐름도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100M : 메인 셀 어레 100R : 리던던트 셀 어레이

110M, 110R : 페이지 버퍼 회로 120M, 120R : 열 게이트 회로

130 : 카운터 회로 140 : 메인 열 디코더 회로

150 : 멀티플렉서 회로 160 : 어드레스 저장 회로

170 : 리던던트 열 디코더 회로 180 : 스위치 회로

190 : 테스트 디코더 회로 200 : 퓨즈 회로

210 : 패스/페일 체크 회로 220 : 입출력 제어 회로

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치는 복수 개의 메인 비트 라인들과; 복수 개의 리던던트 비트 라인들과; 상기메인 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 1 페이지 버퍼들로 구성되는 복수 개의 제 1 페이지 버퍼 그룹들과; 상기 리던던트 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 2 페이지 버퍼들로 구성된 복수 개의 제 2 페이지 버퍼 그룹들과; 상기 제 1 및 제 2 페이지 버퍼들 각각은 패스/페일 데이터를 출력하는 출력 단자를 가지며; 상기 제 1 및 제 2 페이지 버퍼 그룹들에 각각 대응하며, 각각이 대응하는 페이지 버퍼 그룹의 페이지 버퍼들의 출력 단자들에 공통으로 연결된 일단과 신호 라인에 연결된 타단을 갖는 복수 개의 퓨즈들과; 그리고 상기 신호 라인 상의 신호에 응답하여 패스/페일 신호를 출력하는 패스/페일 체크 회로를 포함한다. 상기 제 1 및 제 2 페이지 버퍼 그룹들 각각의 페이지 버퍼들 중 적어도 하나가 결함이 있을 때, 결함이 있는 페이지 버퍼를 포함하는 페이지 버퍼 그룹에 대응하는 퓨즈는 상기 신호 라인으로부터 전기적으로 절연되도록 절단된다.

본 발명의 바람직한 실시예에 있어서, 상기 플래시 메모리 장치는 리페어 스킴을 포함하며, 상기 리페어 스킴에서 결함 페이지 버퍼(들)가 구제되고 그 다음에 결함 열(들)이 구제된다.

본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 복수 개의 메인 비트 라인들과; 복수 개의 리던던트 비트 라인들과; 상기 메인 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 1 페이지 버퍼들로 구성되는 복수 개의 제 1 페이지 버퍼 그룹들과; 상기 리던던트 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 2 페이지 버퍼들로 구성된 복수 개의 제 2 페이지 버퍼 그룹들과; 상기 제 1 및 제 2 페이지 버퍼들 각각은 패스/페일 데이터를 출력하는 출력 단자를 가지며; 상기 제1 및 제 2 페이지 버퍼 그룹들에 각각 대응하며, 각각이 대응하는 페이지 버퍼 그룹의 페이지 버퍼들의 출력 단자들에 공통으로 연결된 일단과 신호 라인에 연결된 타단을 갖는 복수 개의 퓨즈들과; 상기 신호 라인 상의 신호에 응답하여 패스/페일 신호를 출력하는 패스/페일 체크 회로와; 상기 제 1 및 제 2 페이지 버퍼 그룹들의 데이터를 출력하는 데이터 출력 회로와; 그리고 상기 제 1 및 제 2 페이지 버퍼 그룹들이 결함 페이지 버퍼를 포함하는 지의 여부를 판별하기 위한 동작 모드에서, 상기 제 1 및 제 2 페이지 버퍼 그룹들의 페이지 버퍼들의 데이터가 순차적으로 외부로 출력되도록 상기 데이터 출력 회로를 제어하는 제어 회로를 포함한다.

본 발명의 또 다른 특징에 따르면, 플래시 메모리 장치는 복수 개의 메인 비트 라인들과; 복수 개의 리던던트 비트 라인들과; 상기 메인 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 1 페이지 버퍼들로 구성되는 복수 개의 제 1 페이지 버퍼 그룹들과; 상기 리던던트 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 2 페이지 버퍼들로 구성된 복수 개의 제 2 페이지 버퍼 그룹들과; 상기 제 1 및 제 2 페이지 버퍼들 각각은 패스/페일 데이터를 출력하는 출력 단자를 가지며; 상기 제 1 및 제 2 페이지 버퍼 그룹들에 각각 대응하며, 각각이 대응하는 페이지 버퍼 그룹의 페이지 버퍼들의 출력 단자들에 공통으로 연결된 일단과 신호 라인에 연결된 타단을 갖는 복수 개의 퓨즈들과; 상기 신호 라인 상의 신호에 응답하여 패스/페일 신호를 출력하는 패스/페일 체크 회로와; 내부 어드레스를 발생하는 어드레스 발생 회로와; 상기 내부 어드레스에 응답하여 상기 제 1 페이지 버퍼들을 소정 단위로 선택하는 제 1 선택 회로와; 결함 메인 열의 어드레스 그리고 결함 페이지 버퍼를 포함하는 페이지 버퍼 그룹의 어드레스를 저장하며, 상기 내부 어드레스가 저장된 어드레스들과 일치하는 지의 여부에 따라 리던던트 인에이블 신호들을 발생하는 어드레스 저장 회로와; 상기 리던던트 인에이블 신호들 중 하나가 활성화될 때 상기 내부 어드레스 중 일부에 응답하여 상기 제 2 페이지 버퍼들 중 하나를 선택하는 제 2 선택 회로와; 그리고 상기 리던던트 인에이블 신호들 중 하나가 활성화될 때 상기 선택된 제 1 페이지 버퍼들의 출력들 중 어느 하나의 출력 대신에 상기 선택된 제 2 페이지 버퍼의 출력을 선택하는 제 3 선택 회로를 포함한다.

본 발명의 바람직한 실시예에 있어서, 상기 어드레스 발생 회로는 스캔 플래그 신호가 활성화될 때 상기 제 2 페이지 버퍼들이 모두 순차적으로 선택되도록 상기 내부 어드레스를 발생한다.

본 발명의 바람직한 실시예에 있어서, 상기 스캔 플래그 신호가 활성화될 때, 상기 제 2 선택 회로는 상기 리던던트 인에이블 신호들에 관계없이 상기 내부 어드레스에 응답하여 상기 제 2 페이지 버퍼들을 하나씩 순차적으로 선택한다.

본 발명의 바람직한 실시예에 있어서, 상기 스캔 플래그 신호가 활성화되는 동안, 상기 제 3 선택 회로는 상기 제 2 선택 회로에 의해서 순차적으로 선택된 제 2 페이지 버퍼들의 출력들을 하나씩 출력한다.

본 발명의 바람직한 실시예에 있어서, 상기 제 2 선택 회로는 상기 리던던트 인에이블 신호들과 상기 내부 어드레스의 일부에 응답하여 제 1 선택 신호들을 발생하는 리던던트 열 디코더 회로와; 싱기 스캔 플래그 신호가 활성화될 때 상기 내부 어드레스에 응답하여 제 2 선택 신호들을 발생하는 테스트 디코더 회로와; 상기스캔 플래그 신호에 응답하여 상기 제 1 선택 신호들 또는 상기 제 2 선택 신호들을 선택하는 스위치 회로와; 그리고 상기 스위치 회로의 출력 신호들에 응답하여 상기 제 2 페이지 버퍼들 중 하나를 선택하는 열 게이트 회로를 포함한다. 상기 스캔 플래그 신호가 비활성화되는 동안, 상기 제 2 페이지 버퍼들은 상기 제 1 선택 신호들의 활성화에 따라 랜덤하게 선택된다. 상기 스캔 플래그 신호가 활성화되는 동안, 상기 제 2 페이지 버퍼들은 상기 제 2 선택 신호들의 활성화에 따라 순차적으로 선택된다.

본 발명의 바람직한 실시예에 있어서, 상기 제 3 선택 회로는 상기 리던던트 인에이블 신호들에 응답하여 제 1 입출력 선택 신호들을 발생하는 제 1 신호 발생 회로와; 상기 스캔 플래그 신호에 응답하여 제 2 입출력 선택 신호들을 발생하는 제 2 신호 발생 회로와; 그리고 상기 스캔 플래그 신호에 응답하여 상기 제 1 입출력 선택 신호들 또는 상기 제 2 입출력 선택 신호들을 출력하는 스위치 회로와; 그리고 상기 제 1 선택 회로에 의해서 선택된 제 1 페이지 버퍼들의 출력들과 상기 제 2 선택 회로에 의해서 선택된 제 2 페이지 버퍼의 출력을 받아들이고, 상기 스위치 회로의 출력 신호들에 응답하여 동작하는 멀티플렉서 회로를 포함하며, 상기 멀티플렉서 회로는 상기 상기 스위치 회로의 출력 신호들 중 하나가 활성화될 때만 상기 제 1 페이지 버퍼들의 출력들 중 하나 대신에 상기 제 2 페이지 버퍼의 출력을 출력한다.

이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.

도 1은 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 플래시 메모리 장치 (100)는 메인 셀 어레이 (100M)와 리던던트 셀 어레이 (100R)로 이루어진 어레이를 포함한다. 메인 셀 어레이 (100M)는 메인 열들 (또는 메인 비트 라인들)에 각각 대응하는 복수 개의 낸드 스트링들을 포함한다. 비록 도면에는 도시되지 않았지만, 각 낸드 스트링은 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 그리고 선택 스트랜지스터들 사이에 직렬 연결된 메인 셀들을 포함한다. 리던던트 셀 어레이 (100R)는 메인 셀 어레이 (100M)의 결함 열들을 리페어하기 위한 것으로, 리던던트 열들 (또는 리던던트 비트 라인들)에 각각 대응하는 낸드 스트링들을 포함한다. 리던던트 셀 어레이 (100R)의 낸드 스트링들은 메인 셀 어레이 (100M)와 동일하게 구성됨은 자명하다.

페이지 버퍼 회로 (110M)는 읽기 동작시 메인 비트 라인들을 통해 메인 셀 어레이 (100M)로부터 데이터를 감지하고, 프로그램 동작시 로드된 데이터에 따라 메인 비트 라인들을 전원 전압 또는 접지 전압으로 각각 구동한다. 페이지 버퍼 회로 (110M)는 메인 비트 라인들에 각각 연결된 복수 개의 페이지 버퍼들을 포함하며, 페이지 버퍼들은 복수 개의 그룹들로 나눠진다. 열 게이트 회로 (도면에는 "Y-Gate"로 표기됨) (120M)는 메인 열 디코더 회로 (140)로부터의 선택 신호들에 응답하여 페이지 버퍼 회로 (110M)의 페이지 버퍼들을 바이트/워드 단위로 순차적으로 선택한다. 읽기 동작시, 그렇게 선택된 페이지 버퍼들의 바이트/워드-데이터는 멀티플렉서 회로 (150)를 통해 데이터 라인들 (DLi)로 전달된다. 프로그램 동작시, 데이터 라인들 (DLi) 상의 프로그램될 바이트/워드-데이터는 멀티플렉서 회로(150) 및 열 게이트 회로 (120M)를 통해 선택된 페이지 버퍼들로 로드된다.

외부로부터 인가되는 어드레스 (XA)는 카운터 회로 (130)에 로드되며, 카운터 회로 (130)는 페이지 버퍼들을 바이트/워드 단위로 선택하기 위해서 로드된 어드레스를 순차적으로 증가시켜 내부 어드레스 (ADD_int)를 발생한다. 메인 열 디코더 회로 (140)는 카운터 회로 (130)로부터의 내부 어드레스 (ADD_int)에 응답하여 선택 신호들을 발생한다. 카운터 회로 (130)는 정상적인 동작 모드에서 단지 메인 셀 어레이 (100M)의 메인 열들 (또는 페이지 버퍼 회로 (110M)의 페이지 버퍼들)이 바이트/워드 단위로 순차적으로 선택되도록 내부 어드레스 (ADD_int)를 발생한다. 페이지 버퍼 회로들 (110M, 110R)의 모든 페이지 버퍼들의 데이터가 외부로 출력되는 동작 모드에서 (즉, 스캔 플래그 신호 (FY_SCAN)가 활성화될 때), 카운터 회로 (130)는 메인 셀 어레이 (100M)의 메인 열들 (또는 페이지 버퍼 회로 (110M)의 페이지 버퍼들) 뿐만 아니라 리던던트 셀 어레이 (100R)의 리던던트 열들 (또는 페이지 버퍼 회로 (110R)의 페이지 버퍼들)이 순차적으로 선택되도록 내부 어드레스 (ADD_int)를 발생한다.

계속해서 도 1을 참조하면, 페이지 버퍼 회로 (110R)는 읽기 동작시 리던던트 비트 라인(들)을 통해 리던던트 셀 어레이 (100R)로부터 데이터를 감지하고, 프로그램 동작시 로드된 데이터에 따라 리던던트 비트 라인(들)을 전원 전압 또는 접지 전압으로 구동한다. 페이지 버퍼 회로 (110R)는 리던던트 비트 라인들에 각각 연결된 복수 개의 페이지 버퍼들을 포함한다. 페이지 버퍼 회로 (110R)의 페이지 버퍼들은 복수 개의 그룹들로 나눠진다. 열 게이트 회로 (도면에는 "Y-Gate"로 표기됨) (120R)는 스위치 회로 (180)로부터의 선택 신호들에 응답하여 페이지 버퍼 회로 (110R)의 페이지 버퍼를 선택한다. 읽기 동작시, 그렇게 선택된 페이지 버퍼의 데이터는 결함 열의 데이터 대신에 멀티플렉서 회로 (150)를 통해 데이터 라인 (DLi)으로 전달된다. 프로그램 동작시, 결함 열에 대응하는 프로그램될 데이터는 멀티플렉서 회로 (150) 및 열 게이트 회로 (120R)를 통해 페이지 버퍼 회로 (110R)의 선택된 페이지 버퍼에 로드된다. 멀티플렉서 회로 (150)는 입출력 제어 회로 (input/output control circuit) (220)로부터의 출력에 응답하여 동작한다. 예를 들면, 현재 입력된 어드레스 (또는 카운터 회로의 출력 어드레스)가 결함 열을 나타내는 어드레스일 때, 멀티플렉서 회로 (150)는 열 게이트 회로 (120M)의 출력들 (또는 메인 데이터 비트들) 중 하나 (결함 열에 대응하는 데이터) 대신에 열 게이트 회로 (120R)의 출력 (또는 리던던트 데이터 비트)을 선택한다. 결함 열에 대응하는 데이터를 제외한 나머지 데이터는 정상적으로 멀티플렉서 회로 (150)를 통해 대응하는 데이터 라인들에 실린다. 현재 입력된 어드레스 (또는 카운터 회로의 출력 어드레스)가 결함 열을 나타내는 어드레스가 아닐 때, 멀티플렉서 회로 (150)는 열 게이트 회로 (120M)의 출력들을 선택하여 대응하는 데이터 라인들로 전달한다.

어드레스 저장 회로 (160)는 결함이 있는 메인 열(들)을 지정하기 위한 어드레스(들)를 저장한다. 게다가, 어드레스 저장 회로 (160)는 결함이 있는 페이지 버퍼를 포함하는 페이지 버퍼 그룹을 지정하기 위한 어드레스(들)를 저장한다. 이는 이후 상세히 설명될 것이다. 리던던트 열 디코더 회로 (170)는 어드레스 저장 회로 (160)의 출력 및 입력 어드레스 (ADD_int)에 응답하여 선택 신호들을 발생한다. 리던던트 열 디코더 회로 (170)로부터의 선택 신호들은 스위치 회로 (180)를 통해 열 게이트 회로 (120R)로 전달된다. 테스트 디코더 회로 (190)는 스캔 플래그 신호 (FY_SCAN)에 응답하여 동작하며, 내부 어드레스 (ADD_int)를 디코딩하여 선택 신호들을 발생한다. 테스트 디코더 회로 (190)로부터의 선택 신호들은 스위치 회로 (180)를 통해 열 게이트 회로 (120R)로 전달된다. 스위치 회로 (180)는 스캔 플래그 신호 (FY_SCAN)에 응답하여 동작한다. 예를 들면, 스캔 플래그 신호 (FY_SCAN)가 비활성화될 때, 스위치 회로 (180)는 리던던트 열 디코더 회로 (170)의 출력을 열 게이트 회로 (120R)로 전달된다. 스캔 플래그 신호 (FY_SCAN)가 활성화될 때, 스위치 회로 (180)는 테스트 디코더 회로 (190)의 출력을 열 게이트 회로 (120R)로 전달된다.

도 1에 도시된 바와 같이, 본 발명에 따른 플래시 메모리 장치 (100)는 퓨즈 박스 (200)와 패스/페일 체크 회로 (210)를 더 포함한다. 퓨즈 박스 (200)는 페이지 버퍼 회로 (110M, 110R)의 페이지 버퍼 그룹들로부터 출력되는 패스/페일 데이터를 패스/페일 체크 회로 (210)로 전달한다. 패스/페일 체크 회로 (210)는 입력된 데이터에 따라 현재의 프로그램/소거 동작이 정상적으로 수행되었는 지의 여부를 판별한다. 각 페이지 버퍼 그룹의 페이지 버퍼들 중 적어도 하나가 결함이 있는 페이지 버퍼인 경우, 퓨지 박스 (200)는 결함이 있는 페이지 버퍼를 포함하는 페이지 버퍼 그룹을 패스/페일 체크 회로 (210)와 전기적으로 분리한다. 이는 이후 상세히 설명될 것이다.

도 2는 도 1에 도시된 페이지 버퍼 회로들 (110M, 110R)의 페이지 버퍼들 중하나를 보여주는 회로도이다. 도 2에는 단지 하나의 메인/리던던트 비트 라인에 연결되는 페이지 버퍼의 회로도가 도시되어 있지만, 나머지 메인/리던던트 비트 라인들에 각각 연결된 페이지 버퍼들은 도 2에 도시된 것과 동일하게 구성될 것이다. 도 2를 참조하면, 페이지 버퍼 (PB)는 3개의 PMOS 트랜지스터들 (M1, M2,M7), 4개의 NMOS 트랜지스터들 (M3, M4, M5, M6), 그리고 인버터들 (INV1, INV2)로 구성된 래치 (LAT1)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 도 2에 도시된 페이지 버퍼 (PB)의 동작은 앞서 언급된 레퍼런스들에 상세히 설명되어 있으며, 그것에 대한 설명은 그러므로 생략된다.

도 2에서, PMOS 트랜지스터 (M7)는 래치 (LAT1)의 ND1 노드의 로직 레벨에 따라 신호 라인 세그먼트 (nWDi)를 선택적으로 전원 전압으로 충전한다. 신호 라인 세그먼트 (nWDi)는 도 1의 패스/페일 체크 회로 (210)를 통해 접지 전압 레벨로 프리챠지된다. 신호 라인 세그먼크 (nWDi)의 로직 로우 레벨은 페이지 버퍼 (PB)에 연결된 메모리 셀이 정상적으로 프로그램/소거됨을 나타낸다. 신호 라인 세그먼트 (nWDi)의 로직 하이 레벨은 페이지 버퍼 (PB)에 연결된 메모리 셀이 충분히 프로그램/소거되지 않았음을 나타낸다. 이 경우, 정해진 프로그램/소거 횟수 내에서 프로그램/소거 동작이 반복적으로 수행될 것이다.

도 3은 도 1에 도시된 퓨즈 회로 및 페이지 버퍼 회로들을 보여주는 도면이다. 도 3을 참조하면, 페이지 버퍼 회로 (110M)는 복수 개의 페이지 버퍼 그룹들 (PBG0-PBGi)을 포함하며, 페이지 버퍼 그룹들 (PBG0-PBGi) 각각은, 예를 들면, 8개의 페이지 버퍼들 (PB)로 구성된다. 도 3에 도시된 바와 같이, 하나의 페이지 버퍼는 8개의 비트 라인들이 배열된 폭 내에 배치된다 (또는 레이 아웃된다). 그러한 까닭에, 8개의 페이지 버퍼들 (PB)은 비트 라인 방향에 대해서 병렬로 배열되어야 한다. 각 페이지 버퍼 (PB)는 도 2에 도시된 것과 같이 구성된다. 각 페이지 버퍼 그룹의 페이지 버퍼들 내의 PMOS 트랜지스터들 (M7)은 대응하는 신호 라인 세그먼트에 공통으로 연결되고, 신호 라인 세그먼트는 대응하는 퓨즈를 통해 신호 라인 (PB_nWD)과 전기적으로 연결되어 있다. 예를 들면, 페이지 버퍼 그룹 (PBG0)의 페이지 버퍼들 내의 PMOS 트랜지스터들 (M7)은 신호 라인 세그먼트 (nWD0)에 공통으로 연결되어 있고, 신호 라인 세그먼트 (nWD0)는 퓨즈 (F0)를 통해 신호 라인 (PB_nWD)에 연결되어 있다. 페이지 버퍼 그룹 (PBGi)의 페이지 버퍼들 내의 PMOS 트랜지스터들 (M7)은 신호 라인 세그먼트 (nWDi)에 공통으로 연결되어 있고, 신호 라인 세그먼트 (nWDi)는 퓨즈 (Fi)를 통해 신호 라인 (PB_nWD)에 연결되어 있다.

계속해서 도 3을 참조하면, 페이지 버퍼 회로 (110R)는 복수 개의 페이지 버퍼 그룹들 (PBGi+1-PBGi+j)을 포함하며, 페이지 버퍼 그룹들 (PBGi+1-PBGi+j) 각각은, 예를 들면, 8개의 페이지 버퍼들 (PB)로 구성된다. 마찬가지로, 하나의 페이지 버퍼가 8개의 비트 라인들이 배열된 폭 내에 배치되기 때문에, 8개의 페이지 버퍼들 (PB)은 비트 라인 방향에 대해서 병렬로 배열되어야 한다. 페이지 버퍼 회로 (110R) 내의 각 페이지 버퍼 (PB)는 도 2에 도시된 것과 같이 구성된다. 페이지 버퍼 그룹들 (RPBG0-RPBGj) 각각의 페이지 버퍼들 내의 PMOS 트랜지스터들 (M7)은 대응하는 신호 라인 세그먼트에 공통으로 연결되고, 신호 라인 세그먼트는 대응하는 퓨즈를 통해 신호 라인 (PB_nWD)과 전기적으로 연결되어 있다. 예를 들면, 페이지버퍼 그룹 (RPBG0)의 페이지 버퍼들 내의 PMOS 트랜지스터들 (M7)은 신호 라인 세그먼트 (nWDi+1)에 공통으로 연결되어 있고, 신호 라인 세그먼트 (nWDi+1)는 퓨즈 (Fi+1)를 통해 신호 라인 (PB_nWD)에 연결되어 있다. 페이지 버퍼 그룹 (PBGi+j)의 페이지 버퍼들 내의 PMOS 트랜지스터들 (M7)은 신호 라인 세그먼트 (nWDi+j)에 공통으로 연결되어 있고, 신호 라인 세그먼트 (nWDi+j)는 퓨즈 (Fi+j)를 통해 신호 라인 (PB_nWD)에 연결되어 있다.

이 실시예에 있어서, 퓨즈들 (F0-Fi+j)은 도 1의 퓨즈 회로 (200)를 구성한다. 바람직하게, 퓨즈들 각각은 레이저 퓨즈로 구성될 것이다.

임의의 메인 열이 결함 열로서 결정되는 경우, 리던던트 셀 어레이 (100R)의 리던던트 열로 대체될 것이다. 이는 이후 상세히 설명될 것이다. 임의의 페이지 버퍼 그룹 내의 페이지 버퍼가 결함이 있는 페이지 버퍼로서 결정되는 경우, 결함이 있는 페이지 버퍼를 갖는 페이지 버퍼 그룹은 대응하는 퓨즈를 절단함으로써 신호 라인 (PB_nWD)과 전기적으로 분리될 것이다. 예를 들면, 페이지 버퍼 그룹 (PBG0) 내에 결함 페이지 버퍼가 존재할 때, 페이지 버퍼 그룹 (PBG0)에 대응하는 퓨즈 (F0)가 절단된다. 이는 결함 페이지 버퍼를 갖는 페이지 버퍼 그룹이 프로그램/소거 검증 동작으로부터 완전히 배제될 수 있음을 의미한다. 즉, 결함 페이지 버퍼 그룹은 패스/페일 체크 회로 (210)에 더 이상 영향을 미치지 않는다. 그러한 결함 페이지 버퍼 그룹은 리던던트 셀 어레이 (100R)의 페이지 버퍼 그룹으로 대체될 것이며, 이는 이후 상세히 설명될 것이다.

도 4는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 패스/페일 체크 회로를 보여주는 회로도이고, 도 5는 도 4에 도시된 패스/페일 체크 회로의 동작을 설명하기 위한 타이밍도이다.

도 4에 도시된 바와 같이, 본 발명의 패스/페일 체크 회로 (210)는 삼상 인버터 (tri-state inverter) (INV3), NMOS 트랜지스터들 (M9, M10), 그리고 인버터들 (INV4-INV7)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 인버터들 (INV4, INV5)은 래치 (LAT2)를 구성한다. 제어 신호 (INT_PPWRUP)가 펄스 형태로 활성화될 때, 래치 (LAT2)의 출력 노드 (ND2)는 로직 하이 레벨로 초기화된다. 제어 신호 (WDdis)가 활성화될 때, 신호 라인 (PB_nWD)은 NMOS 트랜지스터 (M9)를 통해 접지 전압의 로직 로우 레벨로 설정된다. 제어 신호 (WDlch)가 하이로 활성화되는 동안, 신호 라인 (PB_nWD)의 로직 상태가 래치 (LAT2)에 래치된다. 그렇게 래치된 신호는 인버터들 (INV6, INV7)을 통해 출력될 것이다. 출력 신호 (nWD0_OUT)의 로우 레벨은 현재의 프로그램/소거 동작이 정상적으로 수행되었음을 의미한다. 출력 신호 (nWD0_OUT)의 하이 레벨은 현재의 프로그램/소거 동작이 정상적으로 수행되지 않았음을 의미한다.

도 6은 본 발명의 바람직한 실시예에 따른 도 1에 도시된 열 게이트 회로 (120R)를 보여주는 회로도이다.

도 6을 참조하면, 본 발명의 열 게이트 회로 (120R)는 도 1의 스위치 회로 (180)를 통해 전달되는 선택 신호들 (YCR_Lmn, YCR_Mx) (이 실시예에 있어서, m=0-3, n=0-1, x=0-7)에 응답하여 동작하며, 복수 개의 패스 트랜지스터들 (M15-M30)을 포함한다. 패스 트랜지스터들 (M15-M22)은 열 게이트 유니트 (YG0)를 구성하고, 패스 트랜지스터들 (M23-M30)은 열 게이트 유니트 (YG1)를 구성한다. 도 6에는 단지 열 게이트 유니트들 (YG0, YG1)에 각각 대응하는 2개의 페이지 버퍼 그룹들을 기준으로 열 게이트 회로 (120R)가 도시되어 있다. 페이지 버퍼 회로 (110M)와 마찬가지로, 페이지 버퍼 회로 (110R)의 각 페이지 버퍼 그룹은, 앞서 설명된 바와 같이, 8개의 비트 라인들에 각각 연결된 8개의 페이지 버퍼들로 구성된다. 패스 트랜지스터들 (M15-M22)의 드레인 단자들은 대응하는 페이지 버퍼들에 각각 연결되고, 그것의 소오스 단자들은 ND3 노드에 공통으로 연결되어 있다. ND3 노드는 멀티플렉서 회로 (150)의 멀티플렉서들 각각의 일 입력 단자에 연결되며, 이는 이하 상세히 설명될 것이다.

본 발명의 실시예에 있어서, 메인 열에 결함이 생길 때 결함이 있는 메인 열과 그것에 인접한 메인 열이 리던던트 열들로 대체된다. 즉, 하나의 메인 열에 결함이 생기는 경우 2개의 메인 열들이 대응하는 리던던트 열들로 대체된다. 게다가, 결함이 있는 페이지 버퍼를 포함한 페이지 버퍼 그룹 (이하, 결함 페이지 버퍼 그룹이라 칭함)은, 앞서 설명된 바와 같이, 신호 라인 (PB_nWD)으로부터 완전히 배제된다. 그러한 결함 페이지 버퍼 그룹은 페이지 버퍼 회로 (110R)의 대응하는 페이지 버퍼 그룹으로 대체된다. 즉, 본 발명에 따른 플래시 메모리 장치는 결함 열 뿐만 아니라 결함 페이지 버퍼 그룹을 리페어할 수 있다. 도 6에서, 열 게이트 유니트 (YG0)는 결함 메인 열들을 대체하는 데 사용되며, 열 게이트 유니트 (YG1)는 결함이 있는 페이지 버퍼 그룹을 대체하는 데 사용된다. 좀 더 구체적으로 설명하면 다음과 같다.

결함 메인 열이 생기면, 결함 메인 열의 어드레스는 도 1의 어드레스 저장 회로 (160)에 저장된다. 이때, 결함 메인 열 및 그에 인접한 메인 열은 대응하는 리던던트 열들로 대체된다. 그렇게 대체된 리던던트 열들 중 하나는 정상적인 읽기/프로그램 동작시 열 게이트 유니트 (YG0)를 통해 선택된다. 예를 들면, 패스 트랜지스터들 (M15, M16)과 관련된 리던던트 열들이 결함 메인 열들을 대체하는 데 사용된 경우, 정상적인 읽기/프로그램 동작시, 선택 신호들 (YCR_L00, YCR_L01) 중 하나만이 활성화되고 나머지는 비활성화된다. 나머지 쌍들의 패스 트랜지스터들 (M17, M18), (M19, M20) 및 (M21, M22) 역시 앞서 설명된 것과 동일한 방식으로 제어될 것이다. 결함 페이지 버퍼 그룹이 생기면, 앞서 설명된 바와 같이, 결함 페이지 버퍼 그룹에 연결된 퓨즈는 절단된다. 결함 페이지 버퍼 그룹의 어드레스는 도 1의 어드레스 저장 회로 (160)에 저장되며, 그 결과 결함 페이지 버퍼 그룹은 읽기/프로그램 동작시 페이지 버퍼 회로 (120R)의 대응하는 페이지 버퍼 그룹으로 대체된다. 대체된 페이지 버퍼 그룹의 리던던트 열들 중 하나가 열 게이트 유니트 (YG1)를 통해 선택된다. 예를 들면, 정상적인 읽기/프로그램 동작시, 선택 신호들 (YCR_M0-YCR_M7) 중 하나만이 활성화되고 나머지는 비활성화된다.

도 7은 도 1에 도시된 어드레스 저장 회로 및 리던던트 열 디코더 회로를 보여주는 블록도이다.

도 7을 참조하면, 어드레스 저장 회로 (160)는 2개의 어드레스 저장 블록들 (160A, 160B)로 구성된다. 어드레스 저장 블록 (160A)은 결함 메인 열의 어드레스를 저장하고, 어드레스 저장 블록 (160B)는 결함 페이지 버퍼 그룹의 어드레스를저장한다. 어드레스 저장 블록 (160A)은 입력 어드레스 (A1-A7)가 저장된 어드레스와 일치하면 리던던트 인에이블 신호들 (RY_Li) (이 실시예에 있어서, i는 0-3) 중 하나를 활성화시킨다. 어드레스 저장 블록 (160B)은 입력 어드레스 (A3-A7)가 저장된 어드레스와 일치하면 리던던트 인에이블 신호 (RY_M)를 활성화시킨다. 리던던트 열 디코더 회로 (170)는 2개의 리던던트 열 디코더들 (170A, 170B)로 구성된다. 리던던트 열 디코더 (170A)는 리던던트 인에이블 신호들 (RY_Li)과 어드레스 신호 (A0)를 입력받는다. 리던던트 열 디코더 (170A)는 리던던트 인에이블 신호들 (RY_Li) 중 하나가 활성화될 때, 어드레스 신호 (A0)에 따라 선택 신호들 (YCR_Lmn) 중 하나를 활성화시킨다. 리던던트 열 디코더 (170B)는 리던던트 인에이블 신호 (RY_M)와 어드레스 신호들 (A0-A2)을 입력받는다. 리던던트 열 디코더 (170B)는 리던던트 인에이블 신호 (RY_M)가 활성화될 때, 어드레스 신호들 (A0-A2)에 따라 선택 신호들 (YCR_Mx) 중 하나를 활성화시킨다.

도 8은 도 7에 도시된 어드레스 저장 블록 (160A)과 리던던트 열 디코더 (170B)를 보여주는 회로도이고, 도 9는 도 8에 도시된 퓨즈 박스들 중 하나를 보여주는 회로도이다.

도 8을 참조하면, 어드레스 저장 블록 (160A)은 4개의 퓨즈 박스들 (161, 162, 163, 164)을 포함한다. 퓨즈 박스들 (161-164) 각각은 결함 메인 열의 어드레스를 저장한다. 퓨즈 박스들 (161-164) 각각은 입력 어드레스 (A1-A7)가 저장된 어드레스와 일치할 때 대응하는 리던던트 인에이블 신호를 활성화시킨다. 퓨즈 박스 (161)는, 도 9에 도시된 바와 같이, 복수 개의 트랜지스터들 (M15-M24), 복수 개의퓨즈들 (F10-F17), 그리고 인버터로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 나머지 퓨즈 박스들 (FB1-FB3)은 도 9에 도시된 것과 동일하게 구성되며, 그것에 대한 설명은 생략된다.

이 실시예에 있어서, 인접한 2개의 메인 열들이 동시에 대응하는 리던던트 열들로 대체되기 때문에, 단지 7-비트 어드레스만이 퓨즈 박스에 저장될 것이다. 그러한 이유로, 최하위 어드레스 비트 (A0)와 관련된 퓨즈들 (F10, F11)은 절단되지 않는다. 만약 하나의 열 단위로 메인 열이 구제되면, 8-비트 어드레스가 퓨즈 박스에 저장될 것이다. 이러한 경우, 저장될 어드레스에 따라 최하위 어드레스 비트 (A0)과 관련된 퓨즈들 (F10, F11)은 선택적으로 절단된다.

결함 메인 열의 어드레스를 저장하기 위해서, 퓨즈들 (F10-F17)은 ND4 노드와 접지 전압 사이에 전류 경로가 형성되도록 선택적으로 절단될 것이다. 예를 들면, 결함 메인 열의 어드레스 (A1-A7)이 "1111111"인 경우, 어드레스 신호들 (A1-A7)의 상보 어드레스 신호들 (nA1-nA7)과 관련된 퓨즈들 (F13, F15, ..., F17)은 절단되는 반면에 어드레스 신호들 (A1-A7)과 관련된 퓨즈들 (F12, F16, ..., F16)은 절단되지 않는다. 이러한 경우, "1111111"의 어드레스가 입력될 때만 ND4 노드와 접지 전압 사이에 전류 경로가 형성되며 그 결과 플래그 신호 (RY_L0)가 하이로 활성화된다.

다시 도 8을 참조하면, 리던던트 열 디코더 (170A)는 복수 개의 NAND 게이트들 (G1-G8)과 복수 개의 인버터들 (INV8-INV19)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 리던던트 열 디코더 (170A)는 어드레스 저장 블록 (160A)의출력 신호들 (RY_L0-RY_L3)과 어드레스 신호 (A0)에 응답하여 선택 신호들 (YCR_L00-YCR_L31) 중 하나를 활성화시킨다. 예를 들면, 리던던트 인에이블 신호 (RY_L0)가 활성화되고 어드레스 신호 (A0)가 "0"일 때, 선택 신호 (YCR_L01)가 활성화된다. 이는 도 6의 열 게이트 유니트 (YG0)의 패스 트랜지스터 (M16)가 턴 온되게 한다. 리던던트 인에이블 신호 (RY_L0)가 활성화되고 어드레스 신호 (A0)가 "1"일 때, 선택 신호 (YCR_L00)가 활성화된다. 이는 도 6의 열 게이트 유니트 (YG0)의 패스 트랜지스터 (M15)가 턴 온되게 한다.

도 10은 도 7에 도시된 어드레스 저장 블록 (160B)과 리던던트 열 디코더 (170B)를 보여주는 회로도이다.

도 10을 참조하면, 어드레스 저장 블록 (160B)은 결함 페이지 버퍼 그룹의 어드레스를 저장하며, 입력 어드레스 (A3-A7)가 저장된 어드레스와 일치할 때 리던던트 인에이블 신호 (RY_M)를 활성화시킨다. 어드레스 저장 블록 (160B)은 도 9에 도시된 것과 동일하게 구성되며, 5-비트 어드레스 (A3-A7)를 저장한다. 그러한 이유로, 하위 어드레스 신호들 (A0-A2)과 관련된 퓨즈들은 절단되지 않는다. 만약 페이지 버퍼가 16개의 비트 라인들이 배치되는 폭 내에 레이아웃되면, 어드레스 저장 블록 (160B)은 4-비트 어드레스 (A4-A7)를 저장하며, 하위 어드레스 신호들 (A0-A3)과 관련된 퓨즈들은 저장될 어드레스에 관련없이 절단되지 않는다. 리던던트 열 디코더 (170B)는 AND 게이트들 (G9-G16)과 인버터들 (INV22-INV24)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 리던던트 인에이블 신호 (RY_M)가 활성화되고 어드레스 신호들 (A0-A2)이 "000"일 때, AND 게이트 (G16)의 출력 신호(YCR_M7)가 활성화된다. 이는 도 6의 열 게이트 유니트 (YG1)의 패스 트랜지스터 (M30)가 턴 온되게 한다. 리던던트 인에이블 신호 (RY_M)가 활성화되고 어드레스 신호들 (A0-A2)이 "111"일 때, AND 게이트 (G9)의 출력 신호 (YCR_M0)가 활성화된다. 이는 도 6의 열 게이트 유니트 (YG1)의 패스 트랜지스터 (M23)가 턴 온되게 한다.

도 11은 도 1에 도시된 멀티플렉서 회로 (150)를 보여주는 블록도이다.

도 11을 참조하면, 본 발명에 따른 멀티플렉서 회로 (150)는 복수 개의, 예를 들면, 8개의 멀티플렉서들 (151, 152, 153, ..., 154)을 포함한다. 멀티플렉서들 (151-154) 각각은 2개의 입력 단자들, 하나의 선택 단자, 그리고 하나의 출력 단자를 갖는다. 멀티플렉서들 (151-154)의 선택 단자들에는 대응하는 선택 신호들 (IOSLT0-IOSLT7)이 각각 인가된다. 멀티플렉서들 (151-154)의 제 1 입력 단자들에는 대응하는 메인 데이터 (MD0-MD7)가 공급되고, 그것의 제 2 입력 단자들에는 리던던트 데이터 (RD)가 공통으로 공급된다. 선택 신호들 (IOSLT0-IOSLT7)이 모두 로우 레벨을 가질 때, 멀티플렉서들 (151-154)은 메인 데이터를 선택한다. 선택 신호들 (IOSLT0-IOSLT7) 중 하나가 하이 레벨을 가질 때, 활성화된 선택 신호에 대응하는 멀티플렉서는 메인 데이터 대신에 리던던트 데이터를 선택하고 나머지 멀티플렉서들은 메인 데이터를 선택한다. 예를 들면, 선택 신호 (IOSLT0)가 하이로 활성화될 때, 멀티플렉서 (151)는 메인 데이터 (MD0) 대신에 리던던트 데이터 (RD)를 선택하고 나머지 멀티플렉서들 (152-154)은 대응하는 메인 데이터 (MD1-MD7)를 선택한다.

도 12는 도 1에 도시된 입출력 제어 회로를 보여주는 블록도이고, 도 13은 도 12에 도시된 퓨즈 박스들 중 하나를 보여주는 회로도이며, 도 14는 도 12에 도시된 디코더들 중 하나를 보여주는 회로도이다.

앞서 설명된 바와 같이, 현재 입력된 어드레스 (또는 카운터 회로의 출력 어드레스)가 결함 열 어드레스인 경우, 어드레스 저장 회로 (160)는 리던던트 인에이블 신호들 (RY_L0-RY_L3, RY_M) 중 하나를 활성화시킨다. 리던던트 인에이블 신호의 활성화에 따라 열 게이트 회로 (120R)는 하나의 페이지 버퍼를 선택한다. 그렇게 선택된 페이지의 출력은 멀티플렉서 회로 (150)의 멀티플렉서들 (151-154)로 공통으로 제공된다. 멀티플렉서들 (151-154) 중 어느 하나만이 입출력 제어 회로 (220)의 제어에 따라 리더던트 데이터를 선택한다. 이를 위해서, 도 12에 도시된 바와 같이, 입출력 제어 회로 (220)는 신호 발생 회로들 (231, 232)과 스위치 회로 (233)를 포함한다. 신호 발생 회로 (231)는 퓨즈 박스들 (221-225)과 디코더들 (226-230)을 포함한다. 퓨즈 박스들 (221-225)은 리던던트 인에이블 신호들 (RY_L0-RY_L3, RY_M)에 각각 대응하고, 디코더들 (226-230)은 퓨즈 박스들 (221-225)에 각각 대응한다.

퓨즈 박스들 (221-225) 각각은 대응하는 리던던트 인에이블 신호가 활성화될 때 바이트/워드 단위로 선택되는 메인 열들 중 어느 것이 결함 열인 지를 나타내는 정보를 저장한다. 퓨즈 박스들 (221-225) 각각은, 도 13에 도시된 바와 같이, 인버터 (INV25), 복수 개의 MOS 트랜지스터들 (M25-M33), 그리고 3개의 퓨즈들 (F18, F19, F20)을 포함한다. 이러한 구성에 따르면, 리던던트 인에이블 신호 (RY_L0)가하이로 활성화될 때 PMOS 트랜지스터들 (M25, M28, M31)은 인버터 (INV25)의 출력 신호 (nRY_L0)에 의해서 턴 온된다. 이때, 퓨즈들 (F18, F19, F20)의 절단 상태들에 따라 출력 신호들 (IRS0, IRS1, IRS2)의 로직 상태들이 결정될 것이다. 퓨즈들 (F18-F20)의 절단 상태들은 선택되는 메인 열들 중 어느 것이 결함 열인 지를 나타내는 어드레스 정보로서 사용된다.

다시 도 12를 참조하면, 디코더들 (226-230) 각각은 대응하는 퓨즈 박스의 출력 신호들 (IRS0-IRS2)에 응답하여 선택 신호들 (IOSLT0-IOSLT7)을 발생한다. 선택 신호들 (IOSLT0-IOSLT7)은 스위치 회로 (233)를 통해 멀티플렉서 회로 (150)로 전달된다. 디코더들 (226-230) 각각은, 도 14에 도시된 바와 같이, 복수 개의 NAND 게이트들 (G17-G24)과 복수 개의 인버터들 (INV26-INV36)을 포함한다. 입력 신호들 (IRSO-IRS2)이 모두 로직 하이 레벨을 가질 때, 선택 신호 (IOSLT7)가 로직 하이 레벨이 되고 나머지 선택 신호들 (IOSLT0-IOSLT6)은 모두 로직 로우 레벨이 된다. 이는 도 11의 멀티플렉서 (154)가 메인 데이터 (MD7) 대신에 리던던트 데이터 (RD)를 선택하게 하고 나머지 멀티플렉서들 (151-153)이 대응하는 메인 데이터를 선택하게 한다. 입력 신호들 (IRSO-IRS2)이 모두 로직 로우 레벨을 가질 때, 선택 신호 (IOSLT0)가 로직 하이 레벨이 되고 나머지 선택 신호들 (IOSLT1-IOSLT7)은 모두 로직 로우 레벨이 된다. 이는 도 11의 멀티플렉서 (151)가 메인 데이터 (MD0) 대신에 리던던트 데이터 (RD)를 선택하게 하고 나머지 멀티플렉서들 (152-154)이 대응하는 메인 데이터를 선택하게 한다.

다시 도 12를 참조하면, 신호 발생 회로 (232)는 스캔 플래그 신호(FY_SCAN)의 활성화에 응답하여 선택 신호들 (IOSLT0-IOSLT7)을 발생한다. 선택 신호들 (IOSLT0-IOSLT7)의 로직 상태들은 미리 프로그램된다. 예를 들면, 신호 발생 회로 (232)는 선택 신호 (IOSLT0)가 로직 하이 레벨을 갖고 나머지 선택 신호들 (IOSLT1-IOSLT7)이 로직 로우 레벨을 갖도록 설계될 것이다. 예를 들면, 신호 라인 (IOSLT0)은 전원 전압에 연결하고 나머지 신호 라인들 (IOSLT1-IOSLT7)은 접지 전압에 연결한다. 스캔 플래그 신호 (FY_SCAN)가 활성화될 때, 스위치 회로 (233)는 신호 발생 회로 (232)로부터의 출력 신호들 (IOSLT0-IOSLT7)을 멀티플렉서 회로 (150)로 전달한다. 이는 테스트 동작 동안 리던던시 정보에 관계없이 멀티플렉서 (151)가 리던던트 셀 어레이 (100R)로부터의 데이터를 순차적으로 출력하게 한다.

도 15는 본 발명에 따른 플래시 메모리 장치의 구제 동작을 설명하기 위한 흐름도이다. 본 발명의 플래시 메모리 장치에 따르면, 페이지 버퍼 회로들 (110M, 110R) 내에 결함 페이지 버퍼가 존재하는 지의 여부를 판별한다. 결함 페이지 버퍼가 존재하는 결함 페이지 버퍼 그룹은 리페어된다. 그 다음에, 메인 셀 어레이 (100M)의 메인 열들 (또는 비트 라인들)이 결함 메인 열(들)을 포함하는 지의 여부를 판별한다. 결함 메인 열이 존재하는 경우, 결함 메인 열은 리던던트 열로 대체된다. 좀 더 구체적으로 설명하면 다음과 같다.

플래시 메모리 장치가 결함 페이지 버퍼를 포함하는 지의 여부를 판별하기 위해서, 먼저, 페이지 버퍼 회로들 (110M, 110R) 내의 모든 페이지 버퍼들의 ND1 노드들은 "1"로 초기화된다 (S100). 구체적으로, 페이지 버퍼 회로 (110M, 110R) 내의 페이지 버퍼들 (PB)을 초기화시키기 위해서, 페이지 버퍼 (PB)의 제어 신호들(PLOAD, PBLCH)이 각각 로우 레벨과 하이 레벨로 설정된다. 이는 래치 (LAT1)의 ND1 노드가 하이 레벨이 되게 한다. 이때, 데이터 라인 (DLi)은 도 2의 PMOS 트랜지스터 (M8)를 통해 하이 레벨로 프리챠지된다. 페이지 버퍼 회로들 (110M, 110R)의 초기화 동작이 완료되면, 결함이 있는 페이지 버퍼가 존재하는 지의 여부를 판별하기 위해서 페이지 버퍼 회로들 (110M, 110R)의 데이터가 외부로 출력될 것이다 (S110). 좀 더 구체적으로 설명하면 다음과 같다.

먼저, 카운터 회로 (130)는 로드된 어드레스 (초기화된 어드레스)에 따라 내부 어드레스 (ADD_int)를 순차적으로 발생한다. 메인 열 디코더 회로 (140)는 카운터 회로 (130)로부터의 내부 어드레스 (ADD_int)에 응답하여 선택 신호들을 발생한다. 이는 열 게이트 회로 (120M)가 바이트/워드 단위로 페이지 버퍼 회로 (110M)의 페이지 버퍼들을 선택하게 한다. 그렇게 선택된 페이지 버퍼들의 데이터는 멀티플렉서 회로 (150)를 통해 데이터 라인들 (DLi)에 실린다. 이때, 멀티플렉서들 (151-154)을 제어하기 위한 신호들 (IOSLT0-IOSLT7)은 모두 로직 로우 레벨을 갖는다. 왜냐하면, 리페어 동작이 수행되지 않았기 때문이다. 다시 말해서, 어드레스 저장 회로 (160)가 프로그램되지 않았기 때문에, 도 12의 신호 발생 회로 (231)의 출력 신호들 (IOSLT0-IOSLT7)은 모두 로우가 된다. 이때, 스캔 플래그 신호 (FY_SCAN)가 활성화되기 이전까지 스위치 회로 (233)는 신호 발생 회로 (231)의 출력 신호들 (IOSLT0-IOSLT7)을 멀티플렉서 회로 (150)로 전달한다. 내부 어드레스 (ADD_int)가 순차적으로 증가됨에 따라, 페이지 버퍼 회로 (110M)의 페이지 버퍼들이 모두 선택될 것이다.

정상적인 동작 모드의 경우, 앞서 설명된 바와 같이, 카운터 회로 (130)는 페이지 버퍼 회로 (110M)의 모든 페이지 버퍼들이 선택될 때까지만 동작한다. 하지만, 테스트 플래그 신호 (FY_SCAN)가 활성화될 때, 카운터 회로 (130)는 페이지 버퍼 회로 (110R)의 페이지 버퍼들이 선택될 때까지 계속해서 동작한다. 카운터 회로 (130)가 계속해서 동작함에 따라, 테스트 디코더 회로 (190)는 카운터 회로 (130)로부터의 내부 어드레스 (ADD_int)를 디코딩하여 선택 신호들 (YCR_Lmn, YCR_Mx)을 출력한다. 이때, 선택 신호들 (YCR_Lmn, YCR_Mx)은 스위치 회로 (180)를 통해 열 게이트 회로 (120R)로 전달된다. 내부 어드레스의 증가에 따라 열 게이트 회로 (120R)의 패스 트랜지스터들 (M15-M30)이 하나씩 순차적으로 턴 온되도록, 테스트 디코더 회로 (190)로부터의 선택 신호들 (YCR_Lmn, YCR_Mx)은 순차적으로 활성화된다. 이는 페이지 버퍼 회로 (110R)의 모든 페이지 버퍼들의 초기화된 (또는 래치된) 데이터가 열 게이트 회로 (120R)를 통해 멀티플렉서 회로 (150)로 순차적으로 전달됨을 의미한다.

페이지 버퍼 회로들 (120M, 120R) 내의 모든 페이지 버퍼들의 데이터가 출력되는 테스트 동작 모드에서, 도 12를 참조하면, 스위치 회로 (233)는 입출력 제어 회로 (220)의 출력 신호들로서 신호 발생 회로 (232)의 출력 신호들을 선택한다. 앞서 설명된 바와 같이, 신호 발생 회로 (232)의 출력 신호들 (IOSLT0-IOSLT7)은 미리 설정된 값들 (예를 들면, "10000000")을 갖는다. 즉, IOSLT0 신호만이 하이 레벨을 갖고 나머지 신호들 (IOSLT1-IOSLT7)은 모두 로우 레벨을 갖는다. 이러한 조건에 따르면, 도 11에 도시된 바와 같이, 열 게이트 회로 (120R)를 통해 1-비트단위로 순차적으로 출력되는 페이지 버퍼들의 데이터는 멀티플렉서 (151)를 통해 데이터 라인 (DL0)으로 전달된다. 리던던트 셀 어레이 (100R)와 관련된 페이지 버퍼 회로 (110R)의 데이터가 출력될 때, 나머지 멀티플렉서들을 통해 데이터 라인들 (DL1-DL7)로 전달되는 데이터는 외부에서 무효 데이터로서 처리될 것이다.

앞서의 설명에 따르면, 페이지 버퍼 회로들 (110M, 110R)의 모든 페이지 버퍼들이 초기화되고, 페이지 버퍼 회로들 (110M, 110R)의 페이지 버퍼들의 초기화된 값들이 앞서의 동작에 따라 외부로 출력된다. 그렇게 출력된 데이터 (페이지 버퍼들의 데이터 패턴)를 분석하여 결함이 있는 페이지 버퍼(들)가 선별될 것이다. 만약 결함이 있는 페이지 버퍼(들)가 존재하면, 결함이 있는 페이지 버퍼를 포함하는 페이지 버퍼 그룹은 리던던트 셀 어레이 (110R)와 관련된 페이지 버퍼 회로 (110R)의 대응하는 페이지 버퍼 그굽으로 대체된다 (S120). 좀 더 구체적으로 설명하면 다음과 같다.

예를 들면, 도 3을 참조하면, 페이지 버퍼 그룹 (PBG0)이 결함이 있는 페이지 버퍼를 포함한다면, 페이지 버퍼 그룹 (PBG0)에 대응하는 퓨즈 (F0)가 절단되며, 이는 신호 라인 세그먼트 (nWD0)가 신호 라인 (PB_nWD)으로부터 완전히 제거되게 한다. 즉, 프로그램/소거 검증 동작의 패스/페일 결과는 결함 페이지 버퍼 그룹 (PBG0)에 의해서 더 이상 영향을 받지 않는다. 그 다음에, 결함 페이지 버퍼 그룹 (PBG0)을 지정하기 위한 어드레스는 도 7에 도시된 어드레스 저장 블록 (160B)에 프로그램될 것이다. 정상적인 동작 모드에서 결함 페이지 버퍼 그룹을 선택하기 위한 어드레스가 입력되는 경우, 결함 페이지 버퍼 그룹 (PBG0) 대신에 페이지 버퍼회로 (110R) 내의 대응하는 페이지 버퍼 그룹이 도 6 및 도 10에서 설명된 것과 동일한 방법으로 열 게이트 유니트 (예를 들면, 도 6의 YG1)를 통해 선택될 것이다.

페이지 버퍼 회로들 (110M, 110R)의 리페어 동작이 완료되면, 메인 셀 어레이 (100M)에 결함 열(들)이 존재하는 지의 여부에 따라 리페어 동작이 수행될 것이다. 메인 셀 어레이 (100M)에 결함 열(들)이 존재하는 지의 여부를 판별하기 위해서, 프로그램될 데이터가 페이지 버퍼 회로 (110M)에 로드되고, 로드된 데이터에 따라 프로그램 동작이 수행되며 (S130), 그 다음에 프로그램된 데이터는 다시 읽기 동작을 통해 외부로 출력될 것이다 (S140). 낸드 플래시 메모리 장치의 프로그램 및 읽기 동작들은 앞서의 레퍼런스들에 상세히 게재되어 있으며, 그것에 대한 설명은 그러므로 생략된다. 그렇게 출력된 데이터를 분석하여 결함 열(들)이 존재하는 지의 여부가 판별된다. 만약 결함 열(들)이 존재하면, 결함 열을 지정하기 위한 어드레스가 어드레스 저장 블록 (160A)에 프로그램된다 (S150). 즉, 결함 열이 대응하는 리던던트 열로 대체된다. 정상적인 동작 모드에서 결함 열을 지정하는 어드레스가 입력될 때 리던던트 열을 선택하는 동작은 도 8, 도 11 및 도 12에서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다.

앞서의 설명으로부터 알 수 있듯이, 열 게이트 회로들 (120M, 120R)과 멀티플렉서 회로 (150)는 페이지 버퍼 회로들 (110M, 110R)로부터의 데이터를 출력하는 데이터 출력 회로를 구성한다. 카운터 회로 (130), 메인 열 디코더 회로 (140), 어드레스 저장 회로 (160), 리던던트 열 디코더 회로 (170), 스위치 회로 (180), 테스트 디코더 회로 (190), 그리고 입출력 제어 회로 (220)는 제어 회로를 구성한다.제어 회로는, 페이지 버퍼 회로들 (110M, 110R)의 페이지 버퍼 그룹들이 결함 페이지 버퍼를 포함하는 지의 여부를 판별하기 위한 동작 모드에서, 페이지 버퍼 회로들 (110M, 11R)의 페이지 버퍼들의 데이터가 순차적으로 외부로 출력되도록 데이터 출력 회로를 제어한다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 결함 열을 리페어하기 이전에, 페이지 버퍼 회로들의 모든 페이지 버퍼들의 데이터를 스캔닝하여 결함 페이지 버퍼 그룹을 리페어함으로써 프로그램/소거 페일이 결함 열에 의한 것인 지 아니면 결함 페이지 버퍼에 의한 것인 지의 여부를 정확하게 판별할 수 있다. 결함 페이지 버퍼에 따른 프로그램/소거 페일을 근본적으로 방지함으로써 정상적인 열이 결함 페이지 버퍼로 인해서 결함 열로서 판정되는 것을 방지할 수 있다. 결과적으로, 리던던시 효율이 향상될 수 있다.

Claims (24)

1. 복수 개의 메인 비트 라인들과;

   복수 개의 리던던트 비트 라인들과;

   상기 메인 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 1 페이지 버퍼들로 구성되는 복수 개의 제 1 페이지 버퍼 그룹들과;

   상기 리던던트 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 2 페이지 버퍼들로 구성된 복수 개의 제 2 페이지 버퍼 그룹들과;

   상기 제 1 및 제 2 페이지 버퍼들 각각은 패스/페일 데이터를 출력하는 출력 단자를 가지며;

   상기 제 1 및 제 2 페이지 버퍼 그룹들에 각각 대응하며, 각각이 대응하는 페이지 버퍼 그룹의 페이지 버퍼들의 출력 단자들에 공통으로 연결된 일단과 신호 라인에 연결된 타단을 갖는 복수 개의 퓨즈들과; 그리고

   상기 신호 라인 상의 신호에 응답하여 패스/페일 신호를 출력하는 패스/페일 체크 회로를 포함하는 플래시 메모리 장치.
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 페이지 버퍼 그룹들 각각의 페이지 버퍼들 중 적어도 하나가 결함이 있을 때, 결함이 있는 페이지 버퍼를 포함하는 페이지 버퍼 그룹에 대응하는 퓨즈는 상기 신호 라인으로부터 전기적으로 절연되도록 절단되는 플래시 메모리 장치.
3. 제 1 항에 있어서,

   상기 플래시 메모리 장치는 리페어 스킴을 포함하며, 상기 리페어 스킴에서 결함 페이지 버퍼(들)가 구제되고 그 다음에 결함 열(들)이 구제되는 플래시 메모리 장치.
4. 제 1 항에 있어서,

   내부 어드레스를 발생하는 어드레스 발생 회로와;

   상기 내부 어드레스에 응답하여 상기 제 1 페이지 버퍼들을 소정 단위로 선택하는 제 1 선택 회로와;

   결함 메인 열의 어드레스 그리고 결함 페이지 버퍼를 포함하는 페이지 버퍼 그룹의 어드레스를 저장하며, 상기 내부 어드레스가 저장된 어드레스들과 일치하는 지의 여부에 따라 리던던트 인에이블 신호들을 발생하는 어드레스 저장 회로와;

   상기 리던던트 인에이블 신호들 중 하나가 활성화될 때 상기 내부 어드레스 중 일부에 응답하여 상기 제 2 페이지 버퍼들 중 하나를 선택하는 제 2 선택 회로와; 그리고

   상기 리던던트 인에이블 신호들 중 하나가 활성화될 때 상기 선택된 제 1 페이지 버퍼들의 출력들 중 어느 하나의 출력 대신에 상기 선택된 제 2 페이지 버퍼의 출력을 선택하는 제 3 선택 회로를 더 포함하는 플래시 메모리 장치.
5. 제 4 항에 있어서,

   상기 어드레스 발생 회로는 스캔 플래그 신호가 활성화될 때 상기 제 2 페이지 버퍼들이 모두 순차적으로 선택되도록 상기 내부 어드레스를 발생하는 플래시 메모리 장치.
6. 제 5 항에 있어서,

   상기 스캔 플래그 신호가 활성화될 때, 상기 제 2 선택 회로는 상기 리던던트 인에이블 신호들에 관계없이 상기 내부 어드레스에 응답하여 상기 제 2 페이지 버퍼들을 하나씩 순차적으로 선택하는 플래시 메모리 장치.
7. 제 6 항에 있어서,

   상기 스캔 플래그 신호가 활성화되는 동안, 상기 제 3 선택 회로는 상기 제 2 선택 회로에 의해서 순차적으로 선택된 제 2 페이지 버퍼들의 출력들을 하나씩 출력하는 플래시 메모리 장치.
8. 제 4 항에 있어서,

   상기 제 2 선택 회로는

   상기 리던던트 인에이블 신호들과 상기 내부 어드레스의 일부에 응답하여 제 1 선택 신호들을 발생하는 리던던트 열 디코더 회로와;

   싱기 스캔 플래그 신호가 활성화될 때 상기 내부 어드레스에 응답하여 제 2 선택 신호들을 발생하는 테스트 디코더 회로와;

   상기 스캔 플래그 신호에 응답하여 상기 제 1 선택 신호들 또는 상기 제 2 선택 신호들을 선택하는 스위치 회로와; 그리고

   상기 스위치 회로의 출력 신호들에 응답하여 상기 제 2 페이지 버퍼들 중 하나를 선택하는 열 게이트 회로를 포함하는 플래시 메모리 장치.
9. 제 8 항에 있어서,

   상기 스캔 플래그 신호가 비활성화되는 동안, 상기 제 2 페이지 버퍼들은 상기 제 1 선택 신호들의 활성화에 따라 랜덤하게 선택되는 플래시 메모리 장치.
10. 제 8 항에 있어서,

    상기 스캔 플래그 신호가 활성화되는 동안, 상기 제 2 페이지 버퍼들은 상기 제 2 선택 신호들의 활성화에 따라 순차적으로 선택되는 플래시 메모리 장치.
11. 제 4 항에 있어서,

    상기 제 3 선택 회로는

    상기 리던던트 인에이블 신호들에 응답하여 제 1 입출력 선택 신호들을 발생하는 제 1 신호 발생 회로와;

    상기 스캔 플래그 신호에 응답하여 제 2 입출력 선택 신호들을 발생하는 제2 신호 발생 회로와; 그리고

    상기 스캔 플래그 신호에 응답하여 상기 제 1 입출력 선택 신호들 또는 상기 제 2 입출력 선택 신호들을 출력하는 스위치 회로와; 그리고

    상기 제 1 선택 회로에 의해서 선택된 제 1 페이지 버퍼들의 출력들과 상기 제 2 선택 회로에 의해서 선택된 제 2 페이지 버퍼의 출력을 받아들이고, 상기 스위치 회로의 출력 신호들에 응답하여 동작하는 멀티플렉서 회로를 포함하며,

    상기 멀티플렉서 회로는 상기 상기 스위치 회로의 출력 신호들 중 하나가 활성화될 때만 상기 제 1 페이지 버퍼들의 출력들 중 하나 대신에 상기 제 2 페이지 버퍼의 출력을 출력하는 플래시 메모리 장치.
12. 복수 개의 메인 비트 라인들과;

    복수 개의 리던던트 비트 라인들과;

    상기 메인 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 1 페이지 버퍼들로 구성되는 복수 개의 제 1 페이지 버퍼 그룹들과;

    상기 리던던트 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 2 페이지 버퍼들로 구성된 복수 개의 제 2 페이지 버퍼 그룹들과;

    상기 제 1 및 제 2 페이지 버퍼들 각각은 패스/페일 데이터를 출력하는 출력 단자를 가지며;

    상기 제 1 및 제 2 페이지 버퍼 그룹들에 각각 대응하며, 각각이 대응하는 페이지 버퍼 그룹의 페이지 버퍼들의 출력 단자들에 공통으로 연결된 일단과 신호라인에 연결된 타단을 갖는 복수 개의 퓨즈들과;

    상기 신호 라인 상의 신호에 응답하여 패스/페일 신호를 출력하는 패스/페일 체크 회로와;

    상기 제 1 및 제 2 페이지 버퍼 그룹들의 데이터를 출력하는 데이터 출력 회로와; 그리고

    상기 제 1 및 제 2 페이지 버퍼 그룹들이 결함 페이지 버퍼를 포함하는 지의 여부를 판별하기 위한 동작 모드에서, 상기 제 1 및 제 2 페이지 버퍼 그룹들의 페이지 버퍼들의 데이터가 순차적으로 외부로 출력되도록 상기 데이터 출력 회로를 제어하는 제어 회로를 포함하는 플래시 메모리 장치.
13. 제 12 항에 있어서,

    상기 제 1 및 제 2 페이지 버퍼 그룹들 각각의 페이지 버퍼들 중 적어도 하나가 결함이 있을 때, 결함이 있는 페이지 버퍼를 포함하는 페이지 버퍼 그룹에 대응하는 퓨즈는 상기 신호 라인으로부터 전기적으로 절연되도록 절단되는 플래시 메모리 장치.
14. 제 12 항에 있어서,

    상기 플래시 메모리 장치는 리페어 스킴을 포함하며, 상기 리페어 스킴에서 결함 페이지 버퍼(들)가 구제되고 그 다음에 결함 열(들)이 구제되는 플래시 메모리 장치.
15. 복수 개의 메인 비트 라인들과;

    복수 개의 리던던트 비트 라인들과;

    상기 메인 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 1 페이지 버퍼들로 구성되는 복수 개의 제 1 페이지 버퍼 그룹들과;

    상기 리던던트 비트 라인들에 각각 연결되며, 각각이 복수 개의 제 2 페이지 버퍼들로 구성된 복수 개의 제 2 페이지 버퍼 그룹들과;

    상기 제 1 및 제 2 페이지 버퍼들 각각은 패스/페일 데이터를 출력하는 출력 단자를 가지며;

    상기 제 1 및 제 2 페이지 버퍼 그룹들에 각각 대응하며, 각각이 대응하는 페이지 버퍼 그룹의 페이지 버퍼들의 출력 단자들에 공통으로 연결된 일단과 신호 라인에 연결된 타단을 갖는 복수 개의 퓨즈들과;

    상기 신호 라인 상의 신호에 응답하여 패스/페일 신호를 출력하는 패스/페일 체크 회로와;

    내부 어드레스를 발생하는 어드레스 발생 회로와;

    상기 내부 어드레스에 응답하여 상기 제 1 페이지 버퍼들을 소정 단위로 선택하는 제 1 선택 회로와;

    결함 메인 열의 어드레스 그리고 결함 페이지 버퍼를 포함하는 페이지 버퍼 그룹의 어드레스를 저장하며, 상기 내부 어드레스가 저장된 어드레스들과 일치하는 지의 여부에 따라 리던던트 인에이블 신호들을 발생하는 어드레스 저장 회로와;

    상기 리던던트 인에이블 신호들 중 하나가 활성화될 때 상기 내부 어드레스 중 일부에 응답하여 상기 제 2 페이지 버퍼들 중 하나를 선택하는 제 2 선택 회로와; 그리고

    상기 리던던트 인에이블 신호들 중 하나가 활성화될 때 상기 선택된 제 1 페이지 버퍼들의 출력들 중 어느 하나의 출력 대신에 상기 선택된 제 2 페이지 버퍼의 출력을 선택하는 제 3 선택 회로를 포함하는 플래시 메모리 장치.
16. 제 15 항에 있어서,

    상기 어드레스 발생 회로는 스캔 플래그 신호가 활성화될 때 상기 제 2 페이지 버퍼들이 모두 순차적으로 선택되도록 상기 내부 어드레스를 발생하는 플래시 메모리 장치.
17. 제 16 항에 있어서,

    상기 스캔 플래그 신호가 활성화될 때, 상기 제 2 선택 회로는 상기 리던던트 인에이블 신호들에 관계없이 상기 내부 어드레스에 응답하여 상기 제 2 페이지 버퍼들을 하나씩 순차적으로 선택하는 플래시 메모리 장치.
18. 제 16 항에 있어서,

    상기 스캔 플래그 신호가 활성화되는 동안, 상기 제 3 선택 회로는 상기 제 2 선택 회로에 의해서 순차적으로 선택된 제 2 페이지 버퍼들의 출력들을 하나씩출력하는 플래시 메모리 장치.
19. 제 15 항에 있어서,

    상기 제 2 선택 회로는

    상기 리던던트 인에이블 신호들과 상기 내부 어드레스의 일부에 응답하여 제 1 선택 신호들을 발생하는 리던던트 열 디코더 회로와;

    싱기 스캔 플래그 신호가 활성화될 때 상기 내부 어드레스에 응답하여 제 2 선택 신호들을 발생하는 테스트 디코더 회로와;

    상기 스캔 플래그 신호에 응답하여 상기 제 1 선택 신호들 또는 상기 제 2 선택 신호들을 선택하는 스위치 회로와; 그리고

    상기 스위치 회로의 출력 신호들에 응답하여 상기 제 2 페이지 버퍼들 중 하나를 선택하는 열 게이트 회로를 포함하는 플래시 메모리 장치.
20. 제 19 항에 있어서,

    상기 스캔 플래그 신호가 비활성화되는 동안, 상기 제 2 페이지 버퍼들은 상기 제 1 선택 신호들의 활성화에 따라 랜덤하게 선택되는 플래시 메모리 장치.
21. 제 19 항에 있어서,

    상기 스캔 플래그 신호가 활성화되는 동안, 상기 제 2 페이지 버퍼들은 상기 제 2 선택 신호들의 활성화에 따라 순차적으로 선택되는 플래시 메모리 장치.
22. 제 15 항에 있어서,

    상기 제 3 선택 회로는

    상기 리던던트 인에이블 신호들에 응답하여 제 1 입출력 선택 신호들을 발생하는 제 1 신호 발생 회로와;

    상기 스캔 플래그 신호에 응답하여 제 2 입출력 선택 신호들을 발생하는 제 2 신호 발생 회로와; 그리고

    상기 스캔 플래그 신호에 응답하여 상기 제 1 입출력 선택 신호들 또는 상기 제 2 입출력 선택 신호들을 출력하는 스위치 회로와; 그리고

    상기 제 1 선택 회로에 의해서 선택된 제 1 페이지 버퍼들의 출력들과 상기 제 2 선택 회로에 의해서 선택된 제 2 페이지 버퍼의 출력을 받아들이고, 상기 스위치 회로의 출력 신호들에 응답하여 동작하는 멀티플렉서 회로를 포함하며,

    상기 멀티플렉서 회로는 상기 상기 스위치 회로의 출력 신호들 중 하나가 활성화될 때만 상기 제 1 페이지 버퍼들의 출력들 중 하나 대신에 상기 제 2 페이지 버퍼의 출력을 출력하는 플래시 메모리 장치.
23. 제 15 항에 있어서,

    상기 제 1 및 제 2 페이지 버퍼 그룹들 각각의 페이지 버퍼들 중 적어도 하나가 결함이 있을 때, 결함이 있는 페이지 버퍼를 포함하는 페이지 버퍼 그룹에 대응하는 퓨즈는 상기 신호 라인으로부터 전기적으로 절연되도록 절단되는 플래시 메모리 장치.
24. 제 15 항에 있어서,

    상기 플래시 메모리 장치는 리페어 스킴을 포함하며, 상기 리페어 스킴에서 결함 페이지 버퍼(들)가 구제되고 그 다음에 결함 열(들)이 구제되는 플래시 메모리 장치.