JP4542822B2

JP4542822B2 - フレキシブルな列リダンダンシスキームを有する半導体メモリ装置

Info

Publication number: JP4542822B2
Application number: JP2004154128A
Authority: JP
Inventors: 仁永金; 濬李; 五錫権
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-05-28
Filing date: 2004-05-25
Publication date: 2010-09-15
Anticipated expiration: 2024-05-25
Also published as: KR100512178B1; US20040240268A1; US6967868B2; DE102004025977B4; DE102004025977A1; JP2004355797A; KR20040102599A

Description

本発明は半導体メモリ装置に関するものであり、さらに具体的には、欠陥セルをリダンダントセルに代替することができる半導体メモリ装置に関するものである。

不揮発性半導体メモリ装置の一例としてのＮＡＮＤ型フラッシュメモリ装置(ＮＡＮＤ−ｔｙｐｅｆｌａｓｈｍｅｍｏｒｙｄｉｖｉｃｅ)にはページバッファ回路(ｐａｇｅｂｕｆｆｅｒｃｉｒｃｕｉｔ)が設けられ、このページバッファ回路は多様な機能を実行する。例えば、選択されたページのメモリセルからデータを読み出そうとする場合に、ページバッファ回路は選択されたページのデータを感知し、感知されたページデータをラッチする。選択されたページのメモリセルにデータをプログラムしようとする場合に、ページバッファ回路は外部から提供されるプログラムデータを一時的に貯蔵する。ページバッファ回路はプログラム禁止セル(ｐｒｏｇｒａｍ−ｉｎｈｉｂｉｔｅｄｃｅｌｌ)またはプログラムが完了したセルがプログラムされないようにする。このような機能を実行するページバッファ回路の例が特許文献１、２、３に各々掲載されている。

プログラム／消去されたセルが目標しきい値電圧を有するか(またはプログラム／消去されたセルが十分にプログラム／消去されたか)否かを確認するための検証動作を実行する場合に、ページバッファ回路は感知動作と同様に選択されたページのメモリセルからデータビットを感知／ラッチする。ラッチされたデータビットがパスデータビットであるか否かを判別するため、ページバッファ回路はラッチされたデータビットを外部への出力なしに、プログラム状態検出回路(ｐｒｏｇｒａｍ−ｓｔａｔｕｓｄｅｔｅｃｔｉｎｇｃｉｒｃｕｉｔ)(またはパス／フェイルチェック回路と呼ばれる)に提供する。プログラム状態検出回路を有するＮＡＮＤ型フラッシュメモリ装置が特許文献４に掲載されている。

特許文献４に掲載されているプログラム状態検出回路ＰＳはページバッファＰＢのラッチＬＴに各々連結されたプルダウントランジスタＰＤ１〜ＰＤ１０２４を含む。プルダウントランジスタＰＤ１〜ＰＤ１０２４は対応するラッチＬＴの反転出力／Ｑによって各々制御される。プログラム／消去検証動作は決められたプログラム／消去回数内でプルダウントランジスタＰＤ１〜ＰＤ１０２４が全部ターンオフされるまで繰り返して実行される。しかし、特許文献４に記載されているパス／フェイルチェック回路は次のような問題点を有する。

プログラム／消去動作が実行された後、すべてのメモリセルが正常にプログラム／消去されたか否かがプログラム状態検出回路を通じて判別される。決められたプログラム／消去回数までプログラム／消去検証動作が実行された以後にも、パス／フェイルチェック回への出力がプログラム／消去フェイル(ｐｒｏｇｒａｍ／ｅｒａｓｅｆａｉｌ)を示すことがある。プログラム／消去フェイルは多様な原因によって生じる。例えば、プログラム／消去フェイルは欠陥メモリセル、または欠陥ページバッファに起因する。プログラム／消去フェイルが欠陥メモリセルに起因する場合に、よく知られたように、欠陥メモリセルはよく知られた方法でリダンダントセルに取り替えられる。これに対して、プログラム／消去フェイルが欠陥ページバッファに起因する場合に、パス／フェイルチェック回路の出力は欠陥ページバッファによって続いてプログラムフェイルを示す。ページバッファに欠陥が生じる場合に、プログラム状態検出回路のプルダウントランジスタＰＤ１〜ＰＤ１０２４のうち少なくとも一つは続いてターンオンされ、その結果、プログラム状態検出回路の出力は続いてプログラムフェイルを示す。

したがって、ページバッファに欠陥が生じる場合に、プログラム／消去パス／フェイルを判定することは不可能である。
米国特許第５，７９０，４５８号米国特許第５，７６１，１３２号米国特許第５，７１２，８１８号米国特許第５，２９９，１６２号

本発明の目的は、欠陥ページバッファをリペアすることができるフラッシュメモリ装置を提供することにある。

本発明の他の目的は、欠陥ページバッファによる検証失敗を防止することができるフラッシュメモリ装置を提供することにある。

本発明の特徴によると、フラッシュメモリ装置は、複数本のメインビットラインと、複数本のリダンダントビットラインと、前記メインビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第１ページバッファで構成される複数個の第１ページバッファグループと、前記リダンダントビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第２ページバッファで構成される複数個の第２ページバッファグループと、前記第１及び第２ページバッファグループに各々対応し、各々が対応するページバッファグループのページバッファの出力端子に共通に連結された一端と信号ラインに連結された他端とを有する複数個のヒューズと、前記信号ライン上の信号に応答してパス／フェイル信号を出力するパス／フェイルチェック回路とを含む。前記第１及び第２ページバッファグループの各々のページバッファのうちの少なくとも一つに欠陥がある時、欠陥があるページバッファを含むページバッファグループに対応するヒューズは前記信号ラインから電気的に絶縁されるように切断される。

本発明の望ましい形態において、前記フラッシュメモリ装置はリペアスキームを含み、前記リペアスキームで欠陥ページバッファが救済され、その次に欠陥列が救済される。

本発明の他の特徴によると、フラッシュメモリ装置は、複数本のメインビットラインと、複数本のリダンダントビットラインと、前記メインビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第１ページバッファで構成される複数個の第１ページバッファグループと、前記リダンダントビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第２ページバッファで構成される複数個の第２ページバッファグループと、前記第１及び第２ページバッファグループに各々対応し、各々が対応するページバッファグループのページバッファの出力端子に共通に連結された一端と信号ラインに連結された他端とを有する複数個のヒューズと、前記信号ライン上の信号に応答してパス／フェイル信号を出力するパス／フェイルチェック回路と、前記第１及び第２ページバッファグループのデータを出力するデータ出力回路と、前記第１及び第２ページバッファグループが欠陥ページバッファを含むか否かを判別するための動作モードで、前記第１及び第２ページバッファグループのページバッファのデータが順次に外部に出力されるように前記データ出力回路を制御する制御回路とを含む。

本発明のさらに他の特徴によると、フラッシュメモリ装置は、複数本のメインビットラインと、複数本のリダンダントビットラインと、前記メインビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第１ページバッファで構成される複数個の第１ページバッファグループと、前記リダンダントビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第２ページバッファで構成される複数個の第２ページバッファグループと、前記第１及び第２ページバッファグループに各々対応し、各々が対応するページバッファグループのページバッファの出力端子に共通に連結された一端と信号ラインに連結された他端とを有する複数個のヒューズと、前記信号ライン上の信号に応答してパス／フェイル信号を出力するパス／フェイルチェック回路と、内部アドレスを発生するアドレス発生回路と、前記内部アドレスに応答して前記第１ページバッファを所定の単位で選択する第１選択回路と、欠陥メイン列のアドレス、及び欠陥ページバッファを含むページバッファグループのアドレスを貯蔵し、前記内部アドレスが貯蔵されたアドレスと一致するか否かに従ってリダンダントイネーブル信号を発生するアドレス貯蔵回路と、前記リダンダントイネーブル信号のうちの一つが活性化される時、前記内部アドレスのうちの一部に応答して前記第２ページバッファのうちの一つを選択する第２選択回路と、前記リダンダントイネーブル信号のうちの一つが活性化される時、前記選択された第１ページバッファの出力のうちのいずれか一つの出力に代えて前記選択された第２ページバッファの出力を選択する第３選択回路とを含む。

本発明の望ましい形態において、前記アドレス発生回路はスキャンフラッグ信号が活性化される時、前記第２ページバッファが全部順次に選択されるように前記内部アドレスを発生する。

本発明の望ましい形態において、前記スキャンフラッグ信号が活性化される時、前記第２選択回路は前記リダンダントイネーブル信号に関係なしに、前記内部アドレスに応答して前記第２ページバッファを一つずつ順次に選択する。

本発明の望ましい形態において、前記スキャンフラッグ信号が活性化される間、前記第３選択回路は前記第２選択回路によって順次に選択された第２ページバッファの出力を一つずつ出力する。

本発明の望ましい形態において、前記第２選択回路は、前記リダンダントイネーブル信号と前記内部アドレスの一部に応答して第１選択信号を発生するリダンダント列デコーダ回路と、前記スキャンフラッグ信号が活性化される時、前記内部アドレスに応答して第２選択信号を発生するテストデコーダ回路と、前記スキャンフラッグ信号に応答して前記第１選択信号、または前記第２選択信号を選択するスイッチ回路と、前記スイッチ回路の出力信号に応答して前記第２ページバッファのうちの一つを選択する列ゲート回路とを含む。前記スキャンフラッグ信号が非活性化される間、前記第２ページバッファは前記第１選択信号の活性化に従ってランダムに選択される。前記スキャンフラッグ信号が活性化される間、前記第２ページバッファは前記第２選択信号の活性化に従って順次に選択される。

本発明の望ましい形態において、前記第３選択回路は、前記リダンダントイネーブル信号に応答して第１入出力選択信号を発生する第１信号発生回路と、前記スキャンフラッグ信号に応答して第２入出力選択信号を発生する第２信号発生回路と、前記スキャンフラッグ信号に応答して前記第１入出力選択信号、または前記第２入出力選択信号を出力するスイッチ回路と、前記第１選択回路によって選択された第１ページバッファの出力と前記第２選択回路によって選択された第２ページバッファの出力を受け入れ、前記スイッチ回路の出力信号に応答して動作するマルチプレクサ回路とを含み、前記マルチプレクサ回路は前記前記スイッチ回路の出力信号のうちの一つが活性化される時だけ、前記第１ページバッファの出力のうちの一つに代えて前記第２ページバッファの出力を出力する。

本発明によれば、欠陥列をリペアする以前に、ページバッファ回路のすべてのページバッファのデータをスキャニングして、欠陥ページバッファグループをリペアすることによってプログラム／消去フェイルが欠陥列によるか、欠陥ページバッファによるかを正確に判別することができる。そして、欠陥ページバッファによるプログラム／消去フェイルを根本的に防止することによって、正常な列が欠陥ページバッファによって欠陥列として判定されることを防止することができる。結果的に、リダンダンシ効率を向上させることができる。

以下、本発明の望ましい実施の形態を図面を参照して詳細に説明する。

図１は本発明によるフラッシュメモリ装置を概略的に示すブロック図である。図１を参照すると、本発明のフラッシュメモリ装置１００はメインセルアレイ１００Ｍとリダンダントセルアレイ１００Ｒからなるアレイを含む。メインセルアレイ１００Ｍはメイン列(またはメインビットライン)に各々対応する複数個のＮＡＮＤストリングを含む。図示しないが、各ＮＡＮＤストリングはストリング選択トランジスタ、接地選択トランジスタ、及び選択トランジスタの間に直列連結されたメインセルを含む。リダンダントセルアレイ１００Ｒはメインセルアレイ１００Ｍの欠陥列をリペアするためのもので、リダンダント列(またはリダンダントビットライン)に各々対応するＮＡＮＤストリングを含む。リダンダントセルアレイ１００ＲのＮＡＮＤストリングはメインセルアレイ１００Ｍと同一に構成されることは自明である。

ページバッファ回路１１０Ｍは読み出し動作時、メインビットラインを通じてメインセルアレイ１００Ｍからデータを感知し、プログラム動作時、ロードされたデータに従ってメインビットラインを電源電圧、または接地電圧で各々駆動する。ページバッファ回路１１０Ｍはメインビットラインに各々連結された複数個のページバッファを含み、ページバッファは複数個のグループで分けられる。列ゲート回路(図には“Ｙ−Ｇａｔｅ”と表記する)１２０Ｍはメイン列デコーダ回路１４０からの選択信号に応答してページバッファ回路１１０Ｍのページバッファをバイト／ワード単位で順次に選択する。読み出し動作時、そのように選択されたページバッファのバイト／ワードデータはマルチプレクサ回路１５０を通じてデータラインＤＬｉに伝達される。プログラム動作時、データラインＤＬｉ上のプログラムされるバイト／ワードデータはマルチプレクサ回路１５０及び列ゲート回路１２０Ｍを通じて選択されたページバッファにロードされる。

外部から印加されるアドレスＸＡはカウンタ回路１３０にロードされ、カウンタ回路１３０はページバッファをバイト／ワード単位で選択するために、ロードされたアドレスを順次に増加させて内部アドレスＡＤＤ＿ｉｎｔを発生する。メイン列デコーダ回路１４０はカウンタ回路１３０からの内部アドレスＡＤＤ＿ｉｎｔに応答して選択信号を発生する。カウンタ回路１３０は正常な動作モードでただメインセルアレイ１００Ｍのメイン列(またはページバッファ回路１１０Ｍのページバッファ)がバイト／ワード単位で順次に選択されるように内部アドレスＡＤＤ＿ｉｎｔを発生する。ページバッファ回路１１０Ｍ、１１０Ｒのすべてのページバッファのデータが外部に出力される動作モードで(すなわち、スキャンフラッグ信号ＦＹ＿ＳＣＡＮが活性化される時)、カウンタ回路１３０はメインセルアレイ１００Ｍのメイン列(またはページバッファ回路１１０Ｍのページバッファ)だけでなく、リダンダントセルアレイ１００Ｒのリダンダント列(またはページバッファ回路１１０Ｒのページバッファ)が順次に選択されるように内部アドレスＡＤＤ＿ｉｎｔを発生する。

続いて、図１を参照すると、ページバッファ回路１１０Ｒは読み出し動作時、リダンダントビットラインを通じてリダンダントセルアレイ１００Ｒからデータを感知し、プログラム動作時、ロードされたデータに従ってリダンダントビットラインを電源電圧、または接地電圧で駆動する。ページバッファ回路１１０Ｒはリダンダントビットラインに各々連結された複数個のページバッファを含む。ページバッファ回路１１０Ｒのページバッファは複数個のグループで分けられる。列ゲート回路(図には“Ｙ−Ｇａｔｅ”と表記する)１２０Ｒはスイッチ回路１８０からの選択信号に応答してページバッファ回路１１０Ｒのページバッファを選択する。読み出し動作時、そのように選択されたページバッファのデータは欠陥列のデータに代えてマルチプレクサ回路１５０を通じてデータラインＤＬｉに伝達される。プログラム動作時、欠陥列に対応するプログラムされるデータはマルチプレクサ回路１５０及び列ゲート回路１２０Ｒを通じてページバッファ回路１１０Ｒの選択されたページバッファにロードされる。マルチプレクサ回路１５０は入出力制御回路 (ｉｎｐｕｔ／ｏｕｔｐｕｔｃｏｎｔｒｏｌｃｉｒｃｕｉｔ)２２０からの出力に応答して動作する。例えば、現在入力されたアドレス(またはカウンタ回路の出力アドレス)が欠陥列を示すアドレスである時、マルチプレクサ回路１５０は列ゲート回路１２０Ｍの出力(またはメインデータビット)のうちの一つ(欠陥列に対応するデータ)に代えて列ゲート回路１２０Ｒの出力(またはリダンダントデータビット)を選択する。欠陥列に対応するデータを除いた残りのデータは正常にマルチプレクサ回路１５０を通じて対応するデータラインにロードされる。現在入力されたアドレス(またはカウンタ回路の出力アドレス)が欠陥列を示すアドレスではない時、マルチプレクサ回路１５０は列ゲート回路１２０Ｍの出力を選択して対応するデータラインに伝達する。

アドレス貯蔵回路１６０は欠陥があるメイン列を指定するためのアドレスを貯蔵する。さらに、アドレス貯蔵回路１６０は欠陥があるページバッファを含むページバッファグループを指定するためのアドレスを貯蔵する。これは以後詳細に説明する。リダンダント列デコーダ回路１７０はアドレス貯蔵回路１６０の出力及び内部アドレスＡＤＤ＿ｉｎｔに応答して選択信号を発生する。リダンダント列デコーダ回路１７０からの選択信号はスイッチ回路１８０を通じて列ゲート回路１２０Ｒに伝達される。テストデコーダ回路１９０はスキャンフラッグ信号ＦＹ＿ＳＣＡＮに応答して動作し、内部アドレスＡＤＤ＿ｉｎｔをデコーディングして選択信号を発生する。テストデコーダ回路１９０からの選択信号はスイッチ回路１８０を通じて列ゲート回路１２０Ｒに伝達される。スイッチ回路１８０はスキャンフラッグ信号ＦＹ＿ＳＣＡＮに応答して動作する。例えば、スキャンフラッグ信号ＦＹ＿ＳＣＡＮが非活性化される時、スイッチ回路１８０はリダンダント列デコーダ回路１７０の出力を列ゲート回路１２０Ｒに伝達する。スキャンフラッグ信号ＦＹ＿ＳＣＡＮが活性化される時、スイッチ回路１８０はテストデコーダ回路１９０の出力を列ゲート回路１２０Ｒに伝達する。

図１に示したように、本発明によるフラッシュメモリ装置１００はヒューズボックス２００とパス／フェイルチェック回路２１０をさらに含む。ヒューズボックス２００はページバッファ回路１１０Ｍ、１１０Ｒのページバッファグループから出力されるパス／フェイルデータをパス／フェイルチェック回路２１０に伝達する。パス／フェイルチェック回路２１０は入力されたデータに従って現在のプログラム／消去動作が正常に実行されたか否かを判別する。各ページバッファグループのページバッファのうちの少なくとも一つが欠陥があるページバッファの場合に、ヒュージボックス２００は欠陥があるページバッファを含むページバッファグループをパス／フェイルチェック回路２１０と電気的に分離する。これは以後詳細に説明する。

図２は図１に示したページバッファ回路１１０Ｍ、１１０Ｒのページバッファのうちの一つを示す回路図である。図２にはただ一つのメイン／リダンダントビットラインに連結されるページバッファの回路図が示されているが、残りのメイン／リダンダントビットラインに各々連結されたページバッファは図２に示したものと同一に構成される。図２を参照すると、ページバッファＰＢは三つのＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ７、四つのＮＭＯＳトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６、及びインバータＩＮＶ１、ＩＮＶ２で構成されたラッチＬＡＴ１を含み、図に示したように連結されている。図２に示したページバッファＰＢの動作は前に言及したレファレンスに詳細に説明されているので、それに対する説明は省略する。

図２で、ＰＭＯＳトランジスタＭ７はラッチＬＡＴ１のＮＤ１ノードのロジックレベルに従って信号ラインセグメントｎＷＤｉを選択的に電源電圧に充電する。信号ラインセグメントｎＷＤｉは図１のパス／フェイルチェック回路２１０を通じて接地電圧レベルにプリチャージされる。信号ラインセグメントｎＷＤｉのロジックローレベルはページバッファＰＢに連結されたメモリセルが正常にプログラム／消去されることを示す。信号ラインセグメントｎＷＤｉのロジックハイレベルはページバッファＰＢに連結されたメモリセルが十分にプログラム／消去されなかったことを示す。この場合、決められたプログラム／消去回数内でプログラム／消去動作が繰り返して実行される。

図３は図１に示したヒューズ回路及びページバッファ回路を示す図である。図３を参照すると、ページバッファ回路１１０Ｍは複数個のページバッファグループＰＢＧ０〜ＰＢＧｉを含み、このページバッファグループＰＢＧ０〜ＰＢＧｉの各々は、例えば、８個のページバッファＰＢで構成される。図３に示したように、一つのページバッファは８個のビットラインが配列された幅内に配置される(またはレイアウトされる)。そのために、８個のページバッファＰＢはビットライン方向に対して並列に配列されなければならない。各ページバッファＰＢは図２に示したように構成される。各ページバッファグループのページバッファ内のＰＭＯＳトランジスタＭ７は対応する信号ラインセグメントに共通に連結され、信号ラインセグメントは対応するヒューズを通じて信号ラインＰＢ＿ｎＷＤと電気的に連結されている。例えば、ページバッファグループＰＢＧ０のページバッファ内のＰＭＯＳトランジスタＭ７は信号ラインセグメントｎＷＤ０に共通に連結されており、信号ラインセグメントｎＷＤ０はヒューズＦ０を通じて信号ラインＰＢ＿ｎＷＤに連結されている。ページバッファグループＰＢＧｉのページバッファ内のＰＭＯＳトランジスタＭ７は信号ラインセグメントｎＷＤｉに共通に連結されており、信号ラインセグメントｎＷＤｉはヒューズＦｉを通じて信号ラインＰＢ＿ｎＷＤに連結されている。

続いて、図３を参照すると、ページバッファ回路１１０Ｒは複数個のページバッファグループＰＢＧｉ＋１〜ＰＢＧｉ＋ｊを含み、このページバッファグループＰＢＧｉ＋１〜ＰＢＧｉ＋ｊの各々は、例えば、８個のページバッファＰＢで構成される。同様に、一つのページバッファが８個のビットラインが配列された幅内に配置されるので、８のページバッファＰＢはビットライン方向に対して並列に配列されなければならない。ページバッファ回路１１０Ｒ内の各ページバッファＰＢは図２に示したように構成される。ページバッファグループＲＰＢＧ０〜ＲＰＢＧｊの各々のページバッファ内のＰＭＯＳトランジスタＭ７は対応する信号ラインセグメントに共通に連結され、信号ラインセグメントは対応するヒューズを通じて信号ラインＰＢ＿ｎＷＤと電気的に連結されている。例えば、ページバッファグループＲＰＢＧ０のページバッファ内のＰＭＯＳトランジスタＭ７は信号ラインセグメントｎＷＤｉ＋１に共通に連結されており、信号ラインセグメントｎＷＤｉ＋１はヒューズＦｉ＋１を通じて信号ラインＰＢ＿ｎＷＤに連結されている。ページバッファグループＰＢＧｉ＋ｊのページバッファ内のＰＭＯＳトランジスタＭ７は信号ラインセグメントｎＷＤｉ＋ｊに共通に連結されており、信号ラインセグメントｎＷＤｉ＋ｊはヒューズＦｉ＋ｊを通じて信号ラインＰＢ＿ｎＷＤに連結されている。

この実施の形態において、ヒューズＦ〜Ｆｉ＋ｊは図１のヒューズ回路２００を構成する。望ましくは、ヒューズの各々はレーザヒューズで構成される。

任意のメイン列が欠陥列として決められる場合、リダンダントセルアレイ１００Ｒのリダンダント列に取り替えられるであろう。これは以後詳細に説明する。任意のページバッファグループ内のページバッファが欠陥があるページバッファとして決められる場合、欠陥があるページバッファを有するページバッファグループは対応するヒューズを切断することによって、信号ラインＰＢ＿ｎＷＤと電気的に分離される。例えば、ページバッファグループＰＢＧ０内に欠陥ページバッファが存在する時、ページバッファグループＰＢＧ０に対応するヒューズＦ０が切断される。これは欠陥ページバッファを有するページバッファグループがプログラム／消去検証動作から完全に排除されることを意味する。すなわち、欠陥ページバッファグループはパス／フェイルチェック回路２１０にこれ以上影響を及ばない。そのような欠陥ページバッファグループはリダンダントセルアレイ１００Ｒのページバッファグループに取り替えられ、これは以後詳細に説明する。

図４は図１に示したパス／フェイルチェック回路２１０を示す回路図であり、図５は図４に示したパス／フェイルチェック回路２１０の動作を説明するためのタイミング図である。

図４に示したように、本発明のパス／フェイルチェック回路２１０は三相インバータ(ｔｒｉ−Ｓｔａｔｅｉｎｖｅｒｔｅｒ)ＩＮＶ３、ＮＭＯＳトランジスタＭ９、Ｍ１０、及びインバータＩＮＶ４〜ＩＮＶ７を含み、図に示したように連結されている。インバータＩＮＶ４、ＩＮＶ５はラッチＬＡＴ２を構成する。制御信号ＩＮＴ＿ＰＰＷＲＵＰがパルス形態で活性化される時、ラッチＬＡＴ２の出力ノードＮＤ２はロジックハイレベルに初期化される。制御信号ＷＤｄｉｓが活性化される時、信号ラインＰＢ＿ｎＷＤはＮＭＯＳトランジスタＭ９を通じて接地電圧のロジックローレベルに設定される。制御信号ＷＤｌｃｈがハイで活性化される間、信号ラインＰＢ＿ｎＷＤのロジック状態がラッチＬＡＴ２にラッチされる。そのようにラッチされた信号はインバータＩＮＶ６、ＩＮＶ７を通じて出力される。出力信号ｎＷＤ０＿ＯＵＴのローレベルは現在のプログラム／消去動作が正常に実行されたことを意味する。出力信号ｎＷＤ０〜ＯＵＴのハイレベルは現在のプログラム／消去動作が正常に実行されないことを意味する。

図６は図１に示した列ゲート回路１２０Ｒを示す回路図である。

図６を参照すると、本発明の列ゲート回路１２０Ｒは図１のスイッチ回路１８０を通じて伝達される選択信号ＹＣＲ＿Ｌｍｎ、ＹＣＲ＿Ｍｘ(この実施の形態において、ｍ＝０〜３、ｎ＝０〜１、ｘ＝０〜７)に応答して動作し、複数個のパストランジスタＭ１５〜Ｍ３０を含む。パストランジスタＭ１５〜Ｍ２２は列ゲートユニットＹＧ０を構成し、パストランジスタＭ２３〜Ｍ３０は列ゲートユニットＹＧ１を構成する。図６にはただ列ゲートユニットＹＧ０、ＹＧ１に各々対応する二つのページバッファグループを基準に列ゲート回路１２０Ｒが示されている。ページバッファ回路１１０Ｍと同様に、ページバッファ回路１１０Ｒの各ページバッファグループは、前の説明のように、８個のビットラインに各々連結された８個のページバッファで構成される。パストランジスタＭ１５〜Ｍ２２のドレイン端子は対応するページバッファに各々連結され、ソース端子はＮＤ３ノードに共通に連結されている。ＮＤ３ノードはマルチプレクサ回路１５０のマルチプレクサの各々の一入力端子に連結され、これは以下詳細に説明する。

本発明の実施の形態において、メイン列に欠陥が生じる時、欠陥があるメイン列とそれに隣接したメイン列がリダンダント列に取り替えられる。すなわち、一つのメイン列に欠陥が生じる場合、二つのメイン列が対応するリダンダント列に取り替えられる。さらに、欠陥があるページバッファを含んだページバッファグループ(以下、欠陥ページバッファグループと称する)は、前の説明のように、信号ラインＰＢ＿ｎＷＤから完全に排除される。そのような欠陥ページバッファグループはページバッファ回路１１０Ｒの対応するページバッファグループに取り替えられる。すなわち、本発明によるフラッシュメモリ装置は欠陥列だけでなく、欠陥ページバッファグループをリペアすることができる。図６で、列ゲートユニットＹＧ０は欠陥メイン列を取り替えるのに使われ、列ゲートユニットＹＧ１は欠陥があるページバッファグループを取り替えるのに使われる。さらに具体的に説明すると、次の通りである。

欠陥メイン列が生じれば、欠陥メイン列のアドレスは図１のアドレス貯蔵回路１６０に貯蔵される。この時に、欠陥メイン列及びそれに隣接したメイン列は対応するリダンダント列に取り替えられる。そのように取り替えられたリダンダント列のうちの一つは正常な読み出し／プログラム動作時に列ゲートユニットＹＧ０を通じて選択される。例えば、パストランジスタＭ１５、Ｍ１６と関連したリダンダント列が欠陥メイン列を取り替えるのに使われた場合に、正常な読み出し／プログラム動作時、選択信号ＹＣＲ＿Ｌ００、ＹＣＲ＿Ｌ０１のうちの一つだけが活性化され、残りは非活性化される。残りの対のパストランジスタ（Ｍ１７、Ｍ１８）、（Ｍ１９、Ｍ２０）及び（Ｍ２１、Ｍ２２）も前の説明と同一の方式で制御される。欠陥ページバッファグループが生じれば、前の説明のように、欠陥ページバッファグループに連結されたヒューズは切断される。欠陥ページバッファグループのアドレスは図１のアドレス貯蔵回路１６０に貯蔵され、その結果、欠陥ページバッファグループは読み出し／プログラム動作時、ページバッファ回路１２０Ｒの対応するページバッファグループに取り替えられる。取り替えられたページバッファグループのリダンダント列のうちの一つが列ゲートユニットＹＧ１を通じて選択される。例えば、正常な読み出し／プログラム動作時、選択信号ＹＣＲ＿Ｍ０〜ＹＣＲ＿Ｍ７のうちの一つだけが活性化され、残りは非活性化される。

図７は図１に示したアドレス貯蔵回路１６０及びリダンダント列デコーダ回路１７０を示すブロック図である。

図７を参照すると、アドレス貯蔵回路１６０は二つのアドレス貯蔵ブロック１６０Ａ、１６０Ｂで構成される。アドレス貯蔵ブロック１６０Ａは欠陥メイン列のアドレスを貯蔵し、アドレス貯蔵ブロック１６０Ｂは欠陥ページバッファグループのアドレスを貯蔵する。アドレス貯蔵ブロック１６０Ａは入力アドレスＡ１〜Ａ７が貯蔵されたアドレスと一致すれば、リダンダントイネーブル信号ＲＹ＿Ｌｉ(この実施の形態において、ｉは０〜３)のうちの一つを活性化させる。アドレス貯蔵ブロック１６０Ｂは入力アドレスＡ３〜Ａ７が貯蔵されたアドレスと一致すれば、リダンダントイネーブル信号ＲＹ＿Ｍを活性化させる。リダンダント列デコーダ回路１７０は二つのリダンダント列デコーダ１７０Ａ、１７０Ｂで構成される。リダンダント列デコーダ１７０Ａにはリダンダントイネーブル信号ＲＹ＿Ｌｉとアドレス信号Ａ０が入力される。リダンダント列デコーダ１７０Ａはリダンダントイネーブル信号ＲＹ＿Ｌｉのうちの一つが活性化される時、アドレス信号Ａ０に従って選択信号ＹＣＲ＿Ｌｍｎのうちの一つを活性化させる。リダンダント列デコーダ１７０Ｂにはリダンダントイネーブル信号ＲＹ＿Ｍとアドレス信号Ａ０〜Ａ２が入力される。リダンダント列デコーダ１７０Ｂはリダンダントイネーブル信号ＲＹ＿Ｍが活性化される時、アドレス信号Ａ０〜Ａ２に従って選択信号ＹＣＲ＿Ｍｘのうちの一つを活性化させる。

図８は図７に示したアドレス貯蔵ブロック１６０Ａとリダンダント列デコーダ１７０Ｂを示す回路図であり、図９は図８に示したヒューズボックス１６１〜１６４のうちの一つを示す回路図である。

図８参照すると、アドレス貯蔵ブロック１６０Ａは四つのヒューズボックス１６１、１６２、１６３、１６４を含む。ヒューズボックス１６１〜１６４の各々は欠陥メイン列のアドレスを貯蔵する。ヒューズボックス１６１〜１６４の各々は入力アドレスＡ１〜Ａ７が貯蔵されたアドレスと一致する時、対応するリダンダントイネーブル信号を活性化させる。ヒューズボックス１６１は、図９に示したように、複数個のトランジスタＭ１５〜Ｍ２４、複数個のヒューズＦ１０〜Ｆ１７、及びインバータで構成され、図に示したように連結されている。残りのヒューズボックスＦＢ１〜ＦＢ３は図９に示したものと同一に構成され、それに対する説明は省略する。

この実施の形態において、隣接した二つのメイン列が同時に対応するリダンダント列に取り替えられるので、ただ７ビットアドレスだけがヒューズボックスに貯蔵される。そのような理由で、最下位アドレスビットＡ０と関連したヒューズＦ１０、Ｆ１１は切断されない。もし一つの列単位でメイン列が救済されれば、８ビットアドレスがヒューズボックスに貯蔵される。このような場合、貯蔵されるアドレスに従って最下位アドレスビットＡ０と関連したヒューズＦ１０、Ｆ１１は選択的に切断される。

欠陥メイン列のアドレスを貯蔵するため、ヒューズＦ１０〜Ｆ１７はＮＤ４ノードと接地電圧との間に電流経路が形成されるように選択的に切断される。例えば、欠陥メイン列のアドレスＡ１〜Ａ７が“１１１１１１１”の場合、アドレス信号Ａ１〜Ａ７の相補アドレス信号ｎＡ１〜ｎＡ７と関連したヒューズＦ１３、Ｆ１５、．．．、Ｆ１７は切断され、アドレス信号Ａ１〜Ａ７と関連したヒューズＦ１２、Ｆ１４、．．．、Ｆ１６は切断されない。このような場合、“１１１１１１１”のアドレスが入力される時だけ、ＮＤ４ノードと接地電圧との間に電流経路が形成され、その結果フラッグ信号ＲＹ＿Ｌ０がハイで活性化される。

再び図８を参照すると、リダンダント列デコーダ１７０Ａは複数個のＮＡＮＤゲートＧ１〜Ｇ８と複数個のインバータＩＮＶ８〜ＩＮＶ１９を含み、図に示したように連結されている。リダンダント列デコーダ１７０Ａはアドレス貯蔵ブロック１６０Ａの出力信号ＲＹ＿Ｌ０〜ＲＹ＿Ｌ３とアドレス信号Ａ０に応答して選択信号ＹＣＲ＿Ｌ００〜ＹＣＲ＿Ｌ３１のうちの一つを活性化させる。例えば、リダンダントイネーブル信号ＲＹ＿Ｌ０が活性化されてアドレス信号Ａ０が“０”である時、選択信号ＹＣＲ＿ＬＯ１が活性化される。これは図６の列ゲートユニットＹＧ０のパストランジスタＭ１６がターンオンされるようにする。リダンダントイネーブル信号ＲＹ＿Ｌ０が活性化され、アドレス信号Ａ０が“１”である時に、選択信号ＹＣＲ＿Ｌ００が活性化される。これは図６の列ゲートユニットＹＧ０のパストランジスタＭ１５がターンオンされるようにする。

図１０は図７に示したアドレス貯蔵ブロック１６０Ｂとリダンダント列デコーダ１７０Ｂを示す回路図である。

図１０を参照すると、アドレス貯蔵ブロック１６０Ｂは欠陥ページバッファグループのアドレスを貯蔵し、入力アドレスＡ３〜Ａ７が貯蔵されたアドレスと一致する時、リダンダントイネーブル信号ＲＹ＿Ｍを活性化させる。アドレス貯蔵ブロック１６０Ｂは図９に示したものと同一に構成され、５ビットアドレスＡ３〜Ａ７を貯蔵する。そのような理由で、下位アドレス信号Ａ０〜Ａ２と係わるヒューズは切断されない。もしページバッファが１６本のビットラインが配置される幅内にレイアウトされれば、アドレス貯蔵ブロック１６０Ｂは４ビットアドレスＡ４〜Ａ７を貯蔵し、下位アドレス信号Ａ０〜Ａ３と係わるヒューズは貯蔵されるアドレスに関係なしに切断されない。リダンダント列デコーダ１７０ＢはＡＮＤゲートＧ９〜Ｇ１６とインバータＩＮＶ２２〜ＩＮＶ２４を含み、図に示したように連結されている。リダンダントイネーブル信号ＲＹ＿Ｍが活性化され、アドレス信号Ａ０〜Ａ２が“０００”である時、ＡＮＤゲートＧ１６の出力信号ＹＣＲ＿Ｍ７が活性化される。これは図６の列ゲートユニットＹＧ１のパストランジスタＭ３０がターンオンされるようにする。リダンダントイネーブル信号ＲＹ＿Ｍが活性化され、アドレス信号Ａ０〜Ａ２が“１１１”である時、ＡＮＤゲートＧ９の出力信号ＹＣＲ＿Ｍ０が活性化される。これは図６の列ゲートユニットＹＧ１のパストランジスタＭ２３がターンオンされるようにする。

図１１は図１に示したマルチプレクサ回路１５０を示すブロック図である。

図１１を参照すると、本発明によるマルチプレクサ回路１５０は複数個の、例えば、８個のマルチプレクサ１５１、１５２、１５３、．．．、１５４を含む。マルチプレクサ１５１〜１５４の各々は二つの入力端子、一つの選択端子、及び一つの出力端子を有する。マルチプレクサ１５１〜１５４の選択端子には対応する選択信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７が各々印加される。マルチプレクサ１５１〜１５４の第１入力端子には対応するメインデータＭＤ０〜ＭＤ７が供給され、第２入力端子にはリダンダントデータＲＤが共通に供給される。選択信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７が全部ローレベルを有する時、マルチプレクサ１５１〜１５４はメインデータを選択する。選択信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７のうちの一つがハイレベルを有する時、活性化された選択信号に対応するマルチプレクサはメインデータに代えてリダンダントデータを選択し、残りのマルチプレクサはメインデータを選択する。例えば、選択信号ＩＯＳＬＴ０がハイで活性化される時、マルチプレクサ１５１はメインデータＭＤ０に代えてリダンダントデータＲＤを選択し、残りのマルチプレクサ１５２〜１５４は対応するメインデータＭＤ１〜ＭＤ７を選択する。

図１２は図１に示した入出力制御回路２２０を示すブロック図であり、図１３は図１２に示したヒューズボックス２２１〜２２５のうちの一つを示す回路図であり、図１４は図１２に示したデコーダ２２６〜２３０のうちの一つを示す回路図である。

前の説明のように、現在入力されたアドレス(またはカウンタ回路の出力アドレス)が欠陥列アドレスの場合に、アドレス貯蔵回路１６０はリダンダントイネーブル信号ＲＹ＿Ｌ０〜ＲＹ＿Ｌ３、ＲＹ＿Ｍのうちの一つを活性化させる。リダンダントイネーブル信号の活性化に従って列ゲート回路１２０Ｒは一つのページバッファを選択する。そのように選択されたページバッファの出力はマルチプレクサ回路１５０のマルチプレクサ１５１〜１５４に共通に提供される。マルチプレクサ１５１〜１５４のうちのいずれか一つだけが入出力制御回路２２０の制御に従ってリダンダントデータを選択する。このために、図１２に示したように、入出力制御回路２２０は信号発生回路２３１、２３２とスイッチ回路２３３を含む。信号発生回路２３１はヒューズボックス２２１〜２２５とデコーダ２２６〜２３０を含む。ヒューズボックス２２１〜２２５はリダンダントイネーブル信号ＲＹ＿Ｌ０〜ＲＹ＿Ｌ３、ＲＹ＿Ｍに各々対応し、デコーダ２２６〜２３０はヒューズボックス２２１〜２２５に各々対応する。

ヒューズボックス２２１〜２２５の各々は対応するリダンダントイネーブル信号が活性化される時、バイト／ワード単位で選択されるメイン列のうちのいずれが欠陥列であるかを示す情報を貯蔵する。ヒューズボックス２２１〜２２５の各々は、図１３に示したように、インバータＩＮＶ２５、複数個のＭＯＳトランジスタＭ２５〜Ｍ３３、及び三つのヒューズＦ１８、Ｆ１９、Ｆ２０を含む。このような構成によると、リダンダントイネーブル信号ＲＹ＿Ｌ０がハイで活性化される時、ＰＭＯＳトランジスタＭ２５、Ｍ２８、Ｍ３１はインバータＩＮＶ２５の出力信号ｎＲＹ＿Ｌ０によってターンオンされる。この時、ヒューズＦ１８、Ｆ１９、Ｆ２０の切断状態に従って出力信号ＩＲＳ０、ＩＲＳ１、ＩＲＳ２のロジック状態が決められる。ヒューズＦ１８〜Ｆ２０の切断状態は選択されるメイン列のうちのいずれが欠陥列であるかを示すアドレス情報として使われる。

再び図１２を参照すると、デコーダ２２６〜２３０の各々は対応するヒューズボックスの出力信号ＩＲＳ０〜ＩＲＳ２に応答して選択信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７を発生する。選択信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７はスイッチ回路２３３を通じてマルチプレクサ回路１５０に伝達される。デコーダ２２６〜２３０の各々は、図１４に示したように、複数個のＮＡＮＤゲートＧ１７〜Ｇ２４と複数個のインバータＩＮＶ２６〜ＩＮＶ３６を含む。入力信号ＩＲＳ０〜ＩＲＳ２が全部ロジックハイレベルを有する時、選択信号ＩＯＳＬＴ７がロジックハイレベルになり、残りの選択信号ＩＯＳＬＴ０〜ＩＯＳＬＴ６は全部ロジックローレベルになる。これは図１１のマルチプレクサ１５４がメインデータＭＤ７に代えてリダンダントデータＲＤを選択するようにし、残りのマルチプレクサ１５１〜１５３が対応するメインデータを選択するようにする。入力信号ＩＲＳ０〜ＩＲＳ２が全部ロジックローレベルを有する時、選択信号ＩＯＳＬＴ０がロジックハイレベルになり、残りの選択信号ＩＯＳＬＴ１〜ＩＯＳＬＴ７は全部ロジックローレベルになる。これは図１１のマルチプレクサ１５１がメインデータＭＤ０に代えてリダンダントデータＲＤを選択するようにし、残りのマルチプレクサ１５２〜１５４が対応するメインデータを選択するようにする。

再び図１２を参照すると、信号発生回路２３２はスキャンフラッグ信号ＦＹ＿ＳＣＡＮの活性化に応答して選択信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７を発生する。選択信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７のロジック状態は予めプログラムされる。例えば、信号発生回路２３２は選択信号ＩＯＳＬＴ０がロジックハイレベルを有し、残りの選択信号ＩＯＳＬＴ１〜ＩＯＳＬＴ７がロジックローレベルを有するように設計される。例えば、信号ラインＩＯＳＬＴ０は電源電圧に連結し、残りの信号ラインＩＯＳＬＴ１〜ＩＯＳＬＴ７は接地電圧に連結する。スキャンフラッグ信号ＦＹ＿ＳＣＡＮが活性化される時、スイッチ回路２３３は信号発生回路２３２からの出力信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７をマルチプレクサ回路１５０に伝達する。これはテスト動作の間、リダンダンシ情報にかかわらず、マルチプレクサ１５１がリダンダントセルアレイ１００Ｒからのデータを順次に出力するようにする。

図１５は本発明によるフラッシュメモリ装置の救済動作を説明するための流れ図である。本発明のフラッシュメモリ装置によると、ページバッファ回路１１０Ｍ、１１０Ｒ内に欠陥ページバッファが存在するか否かを判別する。欠陥ページバッファが存在する欠陥ページバッファグループはリペアされる。その次に、メインセルアレイ１００Ｍのメイン列 (またはビットライン)が欠陥メイン列を含むか否かを判別する。欠陥メイン列が存在する場合に、欠陥メイン列はリダンダント列に取り替えられる。さらに具体的に説明すると、次の通りである。

フラッシュメモリ装置が欠陥ページバッファを含むか否かを判別するため、先ず、ページバッファ回路１１０Ｍ、１１０Ｒ内のすべてのページバッファのＮＤ１ノードは“１”に初期化される（Ｓ１００）。具体的に、ページバッファ回路１１０Ｍ、１１０Ｒ内のページバッファＰＢを初期化させるため、ページバッファＰＢの制御信号ＰＬＯＡＤ、ＰＢＬＣＨが各々ローレベルとハイレベルに設定される。これはラッチＬＡＴ１のＮＤ１ノードがハイレベルになるようにする。この時に、データラインＤＬｉは図２のＰＭＯＳトランジスタＭ８を通じてハイレベルにプリチャージされる。ページバッファ回路１１０Ｍ、１１０Ｒの初期化動作が完了すると、欠陥があるページバッファが存在するか否かを判別するためにページバッファ回路１１０Ｍ、１１０Ｒのデータが外部に出力される（Ｓ１１０）。さらに具体的に説明すると、次の通りである。

先ず、カウンタ回路１３０はロードされたアドレス(初期化されたアドレス)に従って内部アドレスＡＤＤ＿ｉｎｔを順次に発生する。メイン列デコーダ回路１４０はカウンタ回路１３０からの内部アドレスＡＤＤ＿ｉｎｔに応答して選択信号を発生する。これは列ゲート回路１２０Ｍがバイト／ワード単位でページバッファ回路１１０Ｍのページバッファを選択するようにする。そのように選択されたページバッファのデータはマルチプレクサ回路１５０を通じてデータラインＤＬｉにロードされる。この時に、マルチプレクサ１５１〜１５４を制御するための信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７は全部ロジックローレベルを有する。なぜなら、リペア動作が実行されなかったためである。言い換えれば、アドレス貯蔵回路１６０がプログラムされなかったので、図１２の信号発生回路２３１の出力信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７は全部ローになる。この時、スキャンフラッグ信号ＦＹ＿ＳＣＡＮが活性化される以前まで、スイッチ回路２３３は信号発生回路２３１の出力信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７をマルチプレクサ回路１５０に伝達する。内部アドレスＡＤＤ＿ｉｎｔが順次に増加することによって、ページバッファ回路１１０Ｍのページバッファが全部選択される。

正常な動作モードの場合、前の説明のように、カウンタ回路１３０はページバッファ回路１１０Ｍのすべてのページバッファが選択されるまでのみ動作する。しかし、テストフラッグ信号ＦＹ＿ＳＣＡＮが活性化される時、カウンタ回路１３０はページバッファ回路１１０Ｒのページバッファが選択されるまで続いて動作する。カウンタ回路１３０が続いて動作することによって、テストデコーダ回路１９０はカウンタ回路１３０からの内部アドレスＡＤＤ＿ｉｎｔをデコーディングして選択信号ＹＣＲ＿Ｌｍｎ、ＹＣＲ＿Ｍｘを出力する。この時、選択信号ＹＣＲ＿Ｌｍｎ、ＹＣＲ＿Ｍｘはスイッチ回路１８０を通じて列ゲート回路１２０Ｒに伝達される。内部アドレスの増加に従って列ゲート回路１２０ＲのパストランジスタＭ１５〜Ｍ３０が一つずつ順次にターンオンされるように、テストデコーダ回路１９０からの選択信号ＹＣＲ＿Ｌｍｎ、ＹＣＲ＿Ｍｘは順次に活性化される。これはページバッファ回路１１０Ｒのすべてのページバッファの初期化された(またはラッチされた)データが列ゲート回路１２０Ｒを通じてマルチプレクサ回路１５０に順次に伝達されることを意味する。

ページバッファ回路１２０Ｍ、１２０Ｒ内のすべてのページバッファのデータが出力されるテスト動作モードで、図１２を参照すると、スイッチ回路２３３は入出力制御回路２２０の出力信号として信号発生回路２３２の出力信号を選択する。前の説明のように、信号発生回路２３２の出力信号ＩＯＳＬＴ０〜ＩＯＳＬＴ７は予め設定された値(例えば、“１０００００００”)を有する。すなわち、ＩＯＳＬＴ０信号だけがハイレベルを有し、残りの信号ＩＯＳＬＴ１〜ＩＯＳＬＴ７は全部ローレベルを有する。このような条件によると、図１１に示したように、列ゲート回路１２０Ｒを通じて１ビット単位で順次に出力されるページバッファのデータはマルチプレクサ１５１を通じてデータラインＤＬ０に伝達される。リダンダントセルアレイ１００Ｒと係わるページバッファ回路１１０Ｒのデータが出力される時、残りのマルチプレクサを通じてデータラインＤＬ１〜ＤＬ７に伝達されるデータは外部で無効データとして処理される。

前の説明によると、ページバッファ回路１１０Ｍ、１１０Ｒのすべてのページバッファが初期化され、ページバッファ回路１１０Ｍ、１１０Ｒのページバッファの初期化された値が前の動作に従って外部に出力される。そのように出力されたデータ(ページバッファのデータパターン)を分析して欠陥があるページバッファが選別される。もし欠陥があるページバッファが存在すれば、欠陥があるページバッファを含むページバッファグループはリダンダントセルアレイ１１０Ｒと係わるページバッファ回路１１０Ｒの対応するページバッファグループに取り替えられる（Ｓ１２０）。さらに具体的に説明すると、次の通りである。

例えば、図３を参照すると、ページバッファグループＰＢＧ０が欠陥があるページバッファを含んだら、ページバッファグループＰＢＧ０に対応するヒューズＦ０が切断され、これは信号ラインセグメントｎＷＤ０が信号ラインＰＢ＿ｎＷＤから完全に除去されるようにする。すなわち、プログラム／消去検証動作のパス／フェイル結果は欠陥ページバッファグループＰＢＧ０によってこれ以上影響を受けない。その次に、欠陥ページバッファグループＰＢＧ０を指定するためのアドレスは図７に示したアドレス貯蔵ブロック１６０Ｂにプログラムされる。正常な動作モードで欠陥ページバッファグループを選択するためのアドレスが入力される場合に、欠陥ページバッファグループＰＢＧ０に代えてページバッファ回路１１０Ｒ内の対応するページバッファグループが図６及び図１０で説明したことと同一の方法で列ゲートユニット(例えば、図６のＹＧ１)を通じて選択されるであろう。

ページバッファ回路１１０Ｍ、１１０Ｒのリペア動作が完了すれば、メインセルアレイ１００Ｍに欠陥列が存在するか否かに従ってリペア動作が実行される。メインセルアレイ１００Ｍに欠陥列が存在するか否かを判別するため、プログラムされるデータがページバッファ回路１１０Ｍにロードされ、ロードされたデータに従ってプログラム動作が実行され（Ｓ１３０）、その次に、プログラムされたデータは、再び読み出し動作を通じて外部に出力される（Ｓ１４０）。ＮＡＮＤフラッシュメモリ装置のプログラム及び読み出し動作は前のレファレンスに詳細に載せられているので、それに対する説明は省略する。そのように出力されたデータを分析して、欠陥列が存在するか否かが判別される。もし欠陥列が存在すれば、欠陥列を指定するためのアドレスがアドレス貯蔵ブロック１６０Ａにプログラムされる（Ｓ１５０）。すなわち、欠陥列が対応するリダンダント列に取り替えられる。正常な動作モードで欠陥列を指定するアドレスが入力される時、リダンダント列を選択する動作は図８、図１１及び及び図１２で説明したことと同一に実行されるので、それに対する説明は省略する。

前の説明から分かるように、列ゲート回路１２０Ｍ、１２０Ｒとマルチプレクサ回路１５０はページバッファ回路１１０Ｍ、１１０Ｒからのデータを出力するデータ出力回路を構成する。カウンタ回路１３０、メイン列デコーダ回路１４０、アドレス貯蔵回路１６０、リダンダント列デコーダ回路１７０、スイッチ回路１８０、テストデコーダ回路１９０、及び入出力制御回路２２０は制御回路を構成する。制御回路は、ページバッファ回路１１０Ｍ、１１０Ｒのページバッファグループが欠陥ページバッファを含むか否かを判別するための動作モードで、ページバッファ回路１１０Ｍ、１１０Ｒのページバッファのデータが順次に外部に出力されるようにデータ出力回路を制御する。

以上、本発明による回路の構成及び動作を説明したが、これは例をあげて説明しただけに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。

本発明によるフラッシュメモリ装置を概略的に示すブロック図である。図１に示したページバッファ回路のページバッファのうちの一つを示す回路図である。図１に示したヒューズ回路及びページバッファ回路を示す図である。図１に示したパス／フェイルチェック回路を示す回路図である。図４に示したパス／フェイルチェック回路の動作を説明するためのタイミング図である。図１に示した列ゲート回路を示す回路図である。図１に示したアドレス貯蔵回路及びリダンダント列デコーダ回路を示すブロック図である。図７に示したアドレス貯蔵ブロックとリダンダント列デコーダを示す回路図である。図８に示したヒューズボックスのうちの一つを示す回路図である。図７に示したアドレス貯蔵ブロックとリダンダント列デコーダを示す回路図である。図１に示したマルチプレクサ回路を示すブロック図である。図１に示した入出力制御回路を示すブロック図である。図１２に示したヒューズボックスのうちの一つを示す回路図である。図１２に示したデコーダのうちの一つを示す回路図である。本発明によるフラッシュメモリ装置の救済動作を説明するための流れ図である。

符号の説明

１００Ｍメインセルアレイ
１００Ｒリダンダントセルアレイ
１１０Ｍ，１１０Ｒページバッファ回路
１２０Ｍ，１２０Ｒ列ゲート回路
１３０カウンタ回路
１４０メイン列デコーダ回路
１５０マルチプレクサ回路
１６０アドレス貯蔵回路
１７０リダンダント列デコーダ回路
１８０スイッチ回路
１９０テストデコーダ回路
２００ヒューズ回路
２１０パス／フェイルチェック回路
２２０入出力制御回路

Claims

複数本のメインビットラインと、
複数本のリダンダントビットラインと、
前記メインビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第１ページバッファで構成される複数個の第１ページバッファグループと、
前記リダンダントビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第２ページバッファで構成される複数個の第２ページバッファグループと、
前記第１及び第２ページバッファグループに各々対応し、各々が対応するページバッファグループのページバッファの出力端子に共通に連結された一端と信号ラインに連結された他端とを有する複数個のヒューズと、
前記信号ライン上の信号に応答してパス／フェイル信号を出力するパス／フェイルチェック回路とを含み、
内部アドレスに応答して前記第１ページバッファを所定の単位で選択し、欠陥メイン列のアドレス及び欠陥ページバッファを含むページバッファグループのアドレスと前記内部アドレスとが一致したとき、前記内部アドレスの一部に応答して前記第２ページバッファの一つを選択し、前記選択された第１ページバッファの出力のうちのいずれか一つの出力に代えて前記選択された第２ページバッファの出力を選択し、
さらにリペアスキームを含み、前記リペアスキームで欠陥ページバッファが救済され、その次に欠陥列が救済されることを特徴とするフラッシュメモリ装置。
前記第１及び第２ページバッファグループの各々のページバッファのうちの少なくとも一つに欠陥がある時、欠陥があるページバッファを含むページバッファグループに対応するヒューズは前記信号ラインから電気的に絶縁されるように切断されることを特徴とする請求項１に記載のフラッシュメモリ装置。
内部アドレスを発生するアドレス発生回路と、
前記内部アドレスに応答して前記第１ページバッファを所定の単位で選択する第１選択回路と、
欠陥メイン列のアドレス、そして欠陥ページバッファを含むページバッファグループのアドレスを貯蔵し、前記内部アドレスが貯蔵されたアドレスと一致するか否かに従ってリダンダントイネーブル信号を発生するアドレス貯蔵回路と、
前記リダンダントイネーブル信号のうちの一つが活性化される時、前記内部アドレスのうちの一部に応答して前記第２ページバッファのうちの一つを選択する第２選択回路と、
前記リダンダントイネーブル信号のうちの一つが活性化される時、前記選択された第１ページバッファの出力のうちのいずれか一つの出力に代えて前記選択された第２ページバッファの出力を選択する第３選択回路とをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
前記アドレス発生回路はスキャンフラッグ信号が活性化される時、前記第２ページバッファが全部順次に選択されるように前記内部アドレスを発生することを特徴とする請求項３に記載のフラッシュメモリ装置。
前記スキャンフラッグ信号が活性化される時、前記第２選択回路は前記リダンダントイネーブル信号に関係なしに、前記内部アドレスに応答して前記第２ページバッファを一つずつ順次に選択することを特徴とする請求項４に記載のフラッシュメモリ装置。
前記スキャンフラッグ信号が活性化される間、前記第３選択回路は前記第２選択回路によって順次に選択された第２ページバッファの出力を一つずつ出力することを特徴とする請求項５に記載のフラッシュメモリ装置。
前記第２選択回路は、
前記リダンダントイネーブル信号と前記内部アドレスの一部に応答して第１選択信号を発生するリダンダント列デコーダ回路と、
前記スキャンフラッグ信号が活性化される時、前記内部アドレスに応答して第２選択信号を発生するテストデコーダ回路と、
前記スキャンフラッグ信号に応答して前記第１選択信号、または前記第２選択信号を選択するスイッチ回路と、
前記スイッチ回路の出力信号に応答して前記第２ページバッファのうちの一つを選択する列ゲート回路とを含むことを特徴とする請求項３に記載のフラッシュメモリ装置。
前記スキャンフラッグ信号が非活性化される間、前記第２ページバッファは前記第１選択信号の活性化に従ってランダムに選択されることを特徴とする請求項７に記載のフラッシュメモリ装置。
前記スキャンフラッグ信号が活性化される間、前記第２ページバッファは前記第２選択信号の活性化に従って順次に選択されることを特徴とする請求項７に記載のフラッシュメモリ装置。
前記第３選択回路は、
前記リダンダントイネーブル信号に応答して第１入出力選択信号を発生する第１信号発生回路と、
前記スキャンフラッグ信号に応答して第２入出力選択信号を発生する第２信号発生回路と、
前記スキャンフラッグ信号に応答して前記第１入出力選択信号、または前記第２入出力選択信号を出力するスイッチ回路と、
前記第１選択回路によって選択された第１ページバッファの出力と前記第２選択回路によって選択された第２ページバッファの出力を受け入れ、前記スイッチ回路の出力信号に応答して動作するマルチプレクサ回路とを含み、
前記マルチプレクサ回路は前記スイッチ回路の出力信号のうちの一つが活性化される時だけ、前記第１ページバッファの出力のうちの一つに代えて前記第２ページバッファの出力を出力することを特徴とする請求項３に記載のフラッシュメモリ装置。
複数本のメインビットラインと、
複数本のリダンダントビットラインと、
前記メインビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第１ページバッファで構成される複数個の第１ページバッファグループと、
前記リダンダントビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第２ページバッファで構成される複数個の第２ページバッファグループと、
前記第１及び第２ページバッファグループに各々対応し、各々が対応するページバッファグループのページバッファの出力端子に共通に連結された一端と信号ラインに連結された他端とを有する複数個のヒューズと、
前記信号ライン上の信号に応答してパス／フェイル信号を出力するパス／フェイルチェック回路と、
前記第１及び第２ページバッファグループのデータを出力するデータ出力回路と、
前記第１及び第２ページバッファグループが欠陥ページバッファを含むか否かを判別するための動作モードで、前記第１及び第２ページバッファグループのページバッファのデータが順次に外部に出力されるように、前記データ出力回路を制御する制御回路とを含み、
内部アドレスに応答して前記第１ページバッファを所定の単位で選択し、欠陥メイン列のアドレス及び欠陥ページバッファを含むページバッファグループのアドレスと前記内部アドレスとが一致したとき、前記内部アドレスの一部に応答して前記第２ページバッファの一つを選択し、前記選択された第１ページバッファの出力のうちのいずれか一つの出力に代えて前記選択された第２ページバッファの出力を選択し、
さらにリペアスキームを含み、前記リペアスキームで欠陥ページバッファが救済され、その次に欠陥列が救済されることを特徴とするフラッシュメモリ装置。
前記第１及び第２ページバッファグループの各々のページバッファのうちの少なくとも一つに欠陥がある時、欠陥があるページバッファを含むページバッファグループに対応するヒューズは前記信号ラインから電気的に絶縁されるように切断されることを特徴とする請求項１１に記載のフラッシュメモリ装置。
複数本のメインビットラインと、
複数本のリダンダントビットラインと、
前記メインビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第１ページバッファで構成される複数個の第１ページバッファグループと、
前記リダンダントビットラインに各々連結され、各々は、パス／フェイルデータを出力する出力端子を各々が有する複数個の第２ページバッファで構成される複数個の第２ページバッファグループと、
前記第１及び第２ページバッファグループに各々対応し、各々が対応するページバッファグループのページバッファの出力端子に共通に連結された一端と信号ラインに連結された他端とを有する複数個のヒューズと、
前記信号ライン上の信号に応答してパス／フェイル信号を出力するパス／フェイルチェック回路と、
内部アドレスを発生するアドレス発生回路と、
前記内部アドレスに応答して前記第１ページバッファを所定の単位で選択する第１選択回路と、
欠陥メイン列のアドレス、及び欠陥ページバッファを含むページバッファグループのアドレスを貯蔵し、前記内部アドレスが貯蔵されたアドレスと一致するか否かに従ってリダンダントイネーブル信号を発生するアドレス貯蔵回路と、
前記リダンダントイネーブル信号のうちの一つが活性化される時、前記内部アドレスのうちの一部に応答して前記第２ページバッファのうちの一つを選択する第２選択回路と、
前記リダンダントイネーブル信号のうちの一つが活性化される時、前記選択された第１ページバッファの出力のうちのいずれか一つの出力に代えて前記選択された第２ページバッファの出力を選択する第３選択回路とを含み、
さらにリペアスキームを含み、前記リペアスキームで欠陥ページバッファが救済され、その次に欠陥列が救済されることを特徴とするフラッシュメモリ装置。
前記アドレス発生回路はスキャンフラッグ信号が活性化される時、前記第２ページバッファが全部順次に選択されるように前記内部アドレスを発生することを特徴とする請求項１３に記載のフラッシュメモリ装置。
前記スキャンフラッグ信号が活性化される時、前記第２選択回路は前記リダンダントイネーブル信号に関係なしに、前記内部アドレスに応答して前記第２ページバッファを一つずつ順次に選択することを特徴とする請求項１４に記載のフラッシュメモリ装置。
前記スキャンフラッグ信号が活性化される間、前記第３選択回路は前記第２選択回路によって順次に選択された第２ページバッファの出力を一つずつ出力することを特徴とする請求項１４に記載のフラッシュメモリ装置。
前記第２選択回路は、
前記リダンダントイネーブル信号と前記内部アドレスの一部に応答して第１選択信号を発生するリダンダント列デコーダ回路と、
前記スキャンフラッグ信号が活性化される時、前記内部アドレスに応答して第２選択信号を発生するテストデコーダ回路と、
前記スキャンフラッグ信号に応答して前記第１選択信号または前記第２選択信号を選択するスイッチ回路と、
前記スイッチ回路の出力信号に応答して前記第２ページバッファのうちの一つを選択する列ゲート回路とを含むことを特徴とする請求項１３に記載のフラッシュメモリ装置。
前記スキャンフラッグ信号が非活性化される間、前記第２ページバッファは前記第１選択信号の活性化によってランダムに選択されることを特徴とする請求項１７に記載のフラッシュメモリ装置。
前記スキャンフラッグ信号が活性化される間、前記第２ページバッファは前記第２選択信号の活性化に従って順次に選択されることを特徴とする請求項１７に記載のフラッシュメモリ装置。
前記第３選択回路は、
前記リダンダントイネーブル信号に応答して第１入出力選択信号を発生する第１信号発生回路と、
前記スキャンフラッグ信号に応答して第２入出力選択信号を発生する第２信号発生回路と、
前記スキャンフラッグ信号に応答して前記第１入出力選択信号、または前記第２入出力選択信号を出力するスイッチ回路と、
前記第１選択回路によって選択された第１ページバッファの出力と前記第２選択回路によって選択された第２ページバッファの出力を受け入れ、前記スイッチ回路の出力信号に応答して動作するマルチプレクサ回路とを含み、
前記マルチプレクサ回路は前記前記スイッチ回路の出力信号のうちの一つが活性化される時だけ、前記第１ページバッファの出力のうちの一つに代えて前記第２ページバッファの出力を出力することを特徴とする請求項１３に記載のフラッシュメモリ装置。
前記第１及び第２ページバッファグループの各々のページバッファのうちの少なくとも一つに欠陥がある時、欠陥があるページバッファを含むページバッファグループに対応するヒューズは前記信号ラインから電気的に絶縁されるように切断されることを特徴とする請求項１３に記載のフラッシュメモリ装置。