JP2000231799A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 テスト効率の高い半導体記憶装置を提供す
る。 【解決手段】 半導体メモリ１において、ＤＱバッファ
切換回路８は、信号Ｔ１〜Ｔ４に従って、ＤＱバッファ
９ａ〜９ｄのうちのいずれかのＤＱバッファをＩＯ縮退
モードテスト用のＤＱパッドＰ１に接続する。ＩＯ縮退
モードテスト時にすべてのＤＱバッファ９ａ〜９ｄの入
出力特性を行なうことができ、ファイナルテストの受入
不良をなくすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、複数のデータ入出力端子を予め定められた
１つのデータ入出力端子に縮退するテストモードを有す
る半導体記憶装置に関する。

【０００２】

【従来の技術】従来より、ＤＲＡＭのような半導体メモ
リでは、ワイヤボンディング切換により同一チップで各
種ビット構成（所定ビット数のデータを一度に読書きで
きる構成）の製品を作ることが可能な構成になってい
る。たとえばワイヤボンディング切換によって×１６／
×８／×４のビット構成に切換可能な半導体メモリ１０
０では、図１６に示すようなＤＱ（データ入出力）パッ
ドＰ１〜Ｐ４およびＤＱバッファ９ａ〜９ｄが４セット
設けられている。４つのＤＱバッファ９ａ〜９ｄから×
１６ビット構成の場合は４つのＤＱバッファ９ａ〜９ｄ
が選択され、×８ビット構成の場合は２つのＤＱバッフ
ァ９ａ，９ｃが選択され、×４ビット構成の場合は１つ
のＤＱバッファ９ａのみが選択される。

【０００３】このような半導体メモリ１００のウェハ状
態でのテストすなわちウェハテストでは、限られたテス
タのＩ／Ｏコンパレータを有効に活用して、いかに効率
よくテストを行なうかが大きな問題となっているが、近
年の半導体メモリ１００の多ピン化によってより一層の
工夫がなされている。その一例として、１回で同時にテ
ストする半導体メモリ１００の個数を増やす、すなわち
同測数を増やす目的で、ＩＯ縮退モードが用いられてい
る。ＩＯ縮退モードテストでは、４組のＤＱパッドＰ１
〜Ｐ４およびＤＱバッファ９ａ〜９ｄのうち１組のＤＱ
パッドＰ１およびＤＱバッファ９ａのみが使用される。

【０００４】すなわち、ＩＯ縮退モードテストでは、図
１７に示すように、テスタ１０１からＤＱパッドＰ１を
介して入力される同一データＤＩＴを同時に４つのメモ
リセルに書込む。読出動作では、図１８に示すように、
４つのメモリセルのデータＤＯ１〜ＤＯ４を同時に読出
しデータ比較回路２０で比較して、それらのデータＤＯ
１〜ＤＯ４がすべて同じなら４つのメモリセルが正常で
あることを示す「Ｈ」レベルの信号をＤＱパッドＰ１を
介してテスタ１０１に出力し、１つでも異なれば４つの
メモリセルのうち少なくとも１つが不良であることを示
す「Ｌ」レベルの信号をＤＱパッドＰ１を介してテスタ
１０１に出力する。

【０００５】

【発明が解決しようとする課題】従来の半導体メモリ１
００は以上のように構成されていたので、ウェハテスト
においてＩＯ縮退モードテストで使用しないＤＱパッド
Ｐ２〜Ｐ４はテスタ１０１のＩ／Ｏピンに接続されな
い。このため、これらのＤＱパッドＰ２〜Ｐ４に接続さ
れているＤＱバッファ９ｂ〜９ｄの入出力特性（入力保
護回路チェック、入出力リークチェック）をウェハテス
トでは実行することができなかった。

【０００６】その結果、ＤＱバッファ９ｂ〜９ｄの入出
力特性の不良はウェハテストでは検出不可能となり、ア
センブリ後のファイナルテストの受入れテストで不良と
なってしまい、テスト効率が悪かった。

【０００７】それゆえに、この発明の主たる目的は、テ
スト効率の高い半導体記憶装置を提供することである。

【０００８】

【課題を解決するための手段】請求項１に係る発明は、
複数のデータ入出力端子を予め定められた１つのデータ
入出力端子に縮退するテストモードを有する半導体記憶
装置であって、行列状に配列された複数のメモリセルを
含むメモリアレイと、それぞれが複数のデータ入出力端
子とメモリアレイとの間でデータの入出力を行なうため
の複数のデータ入出力バッファと、複数のデータ入出力
バッファのうちのいずれかのデータ入出力バッファを選
択する選択手段と、選択手段によって選択されたデータ
入出力バッファを予め定められたデータ入出力端子に接
続する切換手段とを備えたものである。

【０００９】請求項２に係る発明では、請求項１に係る
発明に、複数のデータ入出力バッファのうちの不良なデ
ータ入出力バッファと置換するためのスペアデータ入出
力バッファと、不良なデータ入出力バッファをスペアデ
ータ入出力バッファで置換するための第１の置換手段と
がさらに設けられる。

【００１０】請求項３に係る発明では、請求項１または
２に係る発明に、複数のデータ入出力バッファのうちの
不良なデータ入出力バッファを他の正常なデータ入出力
バッファで置換するための第２の置換手段がさらに設け
られる。

【００１１】請求項４に係る発明では、請求項１から３
のいずれかに係る発明に、各データ入出力バッファに対
応して設けられ、対応のデータ入出力バッファが正常か
否かをプログラムするためのプログラム手段がさらに設
けられる。

【００１２】請求項５に係る発明では、請求項１から４
のいずれかに係る発明に、制御信号およびアドレス信号
を含む外部信号を入力するための複数の入力バッファ
と、複数の入力バッファのうちの不良な入力バッファと
置換するためのスペア入力バッファと、不良な入力バッ
ファをスペア入力バッファで置換するための第３の置換
手段とがさらに設けられる。

【００１３】

【発明の実施の形態】この発明に係る半導体メモリ１で
は、図１に示すように、ＤＱパッドＰ１〜Ｐ４とＤＱバ
ッファ９ａ〜９ｄの間にＤＱバッファ切換回路８が設け
られる。ＤＱバッファ切換回路８は、ＤＱバッファ切換
信号Ｔ１〜Ｔ４に応答して、ＤＱバッファ９ａ〜９ｄの
うちのいずれか１つのＤＱバッファをＤＱパッドＰ１に
接続する。

【００１４】したがって、本発明によれば、ウェハテス
トで従来の同測数を維持したまま、すなわちテスタ１０
１のＩ／ＯピンをＤＱパッドＰ２〜Ｐ４には接続せずＤ
ＱパッドＰ１のみに接続して、すべてのＤＱバッファ９
ａ〜９ｄの入出力特性テストを行なうことができる。よ
って、ファイナルテストの受入れ不良をなくすことがで
き、ウェハテスト後のワイヤボンディングにより欠陥Ｄ
Ｑバッファを使用しない少ないビット構成（×８，×
４）のメモリとして製品化することもできる。さらに欠
陥ＤＱバッファをスペアＤＱバッファまたは他の正常な
ＤＱバッファで置換可能にすることにより、全体の歩留
りの向上も実現される。以下、図に従って本発明に係る
半導体メモリ１を詳細に説明する。

【００１５】［実施の形態１］図２は、この発明の実施
の形態１による半導体メモリ１の構成を示すブロック図
である。

【００１６】図２において、この半導体メモリ１は、半
導体基板上に形成されたＤＱパッドＰ１〜Ｐ４、入力パ
ッドＰ５〜Ｐｎ、入力バッファ群２，３、制御回路４、
モード切換信号発生回路５、ビット構成切換信号発生回
路６、ＤＱバッファ切換信号発生回路７、ＤＱバッファ
切換回路８、ＤＱバッファ群９、ライトデータバス１
０、ライトドライバ群１４、メモリ回路１５、プリアン
プ群１６、およびリードデータバス１７を備える。これ
らは、実際には共通部分を除いて４組設けられており、
×１６，×８，×４の３種類のビット構成が実現可能と
なっている。

【００１７】ウェハテスト後のアセンブリ工程では、図
３に示すように、ＤＱパッドＰ１〜Ｐ４は、それぞれボ
ンディングワイヤＷ１〜Ｗ４によってＤＱピン２２．１
〜２２．４に接続され、データ信号の入出力に用いられ
る。入力パッドＰ５，Ｐ６は、ビット構成に応じて接地
ピン２２．５に接続され、ビット構成の設定に用いられ
る。入力パッドＰ７は、ボンディングワイヤＷ７によっ
て接地ピン２２．５に接続される。入力パッドＰ８〜Ｐ
ｎは、ボンディングワイヤＷ８〜Ｗｎによって信号入力
ピン２２．６〜２２．ｍに接続され、外部制御信号／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥなどの入力に用いられる。

【００１８】入力バッファ群２は、入力パッドＰ７〜Ｐ
ｎと同数の入力バッファを含み、入力パッドＰ７〜Ｐｎ
に与えられた信号を制御回路４、モード切換信号発生回
路５およびＤＱバッファ切換信号発生回路７に伝達す
る。入力バッファ群３は、入力パッドＰ５，Ｐ６と同数
の入力バッファを含み、入力パッドＰ５，Ｐ６に与えら
れた信号をビット構成切換信号発生回路６に伝達する。

【００１９】制御回路４は、入力バッファ群２から与え
られた信号に従って種々の内部制御信号ＣＮＴを生成
し、半導体メモリ１全体を制御する。モード切換信号発
生回路５は、入力バッファ群２から与えられた信号に従
って、ノーマルモードとテストモードを切換えるための
モード切換信号ＴＭ，／ＴＭを生成する。ビット構成切
換信号発生回路６は、入力バッファ群３から与えられた
信号に従って、ビット構成を切換えるためのビット構成
切換信号φ１，φ２を生成する。ＤＱバッファ切換信号
発生回路７は、入力バッファ群２から与えられた信号に
従って、ＤＱバッファを切換えるためのＤＱバッファ切
換信号Ｔ１〜Ｔ４，／Ｔ１〜／Ｔ４を生成する。

【００２０】ＤＱバッファ切換回路８は、図４に示すよ
うに、４つのトランスファゲート８ａ〜８ｄを含み、Ｄ
Ｑバッファ群９は４つのＤＱバッファ９ａ〜９ｄを含
む。ＤＱパッドＰ１は、トランスファゲート８ａ〜８ｄ
を介してＤＱバッファ９ａ〜９ｄのデータ入出力ノード
Ｎ１ａ〜Ｎ１ｄに接続される。ＤＱバッファ切換信号Ｔ
１〜Ｔ４はそれぞれトランスファゲート８ａ〜８ｄのＮ
チャネルＭＯＳトランジスタ側のゲートに入力され、信
号／Ｔ１〜／Ｔ４がそれぞれトランスファゲート８ａ〜
８ｄのＰチャネルＭＯＳトランジスタ側のゲートに入力
される。ＤＱパッドＰ２〜Ｐ４は、それぞれＤＱバッフ
ァ９ｂ〜９ｄのデータ入出力ノードＮ１ｂ〜Ｎ１ｄに接
続される。

【００２１】ノーマルモード時は、信号Ｔ１〜Ｔ４のう
ちの信号Ｔ１のみが活性化レベルの「Ｈ」レベルとなっ
てトランスファゲート８ａ〜８ｄのうちのトランスファ
ゲート８ａのみが導通し、ＤＱパッドＰ１〜Ｐ４はそれ
ぞれＤＱバッファ９ａ〜９ｄに接続される。ＩＯ縮退モ
ードにおけるファンクションテスト時は、信号Ｔ１〜Ｔ
４のうちの信号Ｔ１のみが活性化レベルの「Ｈ」レベル
となってトランスファゲート８ａ〜８ｄのうちのトラン
スファゲート８ａのみが導通し、ＤＱパッドＰ１がＤＱ
バッファ９ａのデータ入出力ノードＮ１ａに接続され
る。ＩＯ縮退モードにおける入出力特性テスト時は、信
号Ｔ１〜Ｔ４のうちの所望の信号が活性化レベルの
「Ｈ」レベルにされて、ＤＱバッファ９ａ〜９ｄのうち
の所望のＤＱバッファがパッドＰ１に接続される。

【００２２】ＤＱバッファ９ａは、図５に示すように、
データ入出力ノードＮ１ａおよびデータ出力ノードＮ２
ａ間に直列接続された入力保護回路３０、入力初段回路
３５および入力後段回路４１と、データ入力ノードＮ３
ａおよびデータ入出力ノードＮ１ａ間に直列接続された
出力前段回路４２および出力最終段回路４３を含む。

【００２３】入力保護回路３０は、データ入出力ノード
Ｎ１ａおよび入力初段回路３５の入力ノードＮ３６間に
直列接続された抵抗素子３１，３２と、抵抗素子３１，
３２の入力初段回路３５側のノードと接地電位ＧＮＤの
ラインとの間に接続されたＮチャネルＭＯＳトランジス
タ３３，３４とを含む。ＮチャネルＭＯＳトランジスタ
３３，３４の各々のゲートは、接地電位ＧＮＤのライン
に接続される。入力保護回路３０は、外部から流入した
サージ電流を接地電位ＧＮＤのラインに流出させて、入
力初段回路３５などの内部回路を保護する。

【００２４】入力初段回路３５は、電源電位ＶＣＣのラ
インと接地電位ＧＮＤのラインとの間に直列接続された
ＰチャネルＭＯＳトランジスタ３６，３７およびＮチャ
ネルＭＯＳトランジスタ３８，３９と、ＮチャネルＭＯ
Ｓトランジスタ３９に並列接続されたＮチャネルＭＯＳ
トランジスタ４０とを含む。ＭＯＳトランジスタ３６，
４０のゲートは入力ノードＮ３６に接続され、ＭＯＳト
ランジスタ３７，３８のドレインは出力ノードＮ３７に
接続され、ＭＯＳトランジスタ３７，３９のゲートは信
号／ＷＥを受け、ＭＯＳトランジスタ３８のゲートは信
号／ＤＩＬを受ける。信号／ＤＩＬ，／ＷＥがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルになると、ＭＯＳトラ
ンジスタ３７，３８が導通しＭＯＳトランジスタ３９が
非導通となって入力初段回路３５が活性化される。この
ときＭＯＳトランジスタ３６，４０がインバータを構成
し、入力信号の反転信号を入力後段回路４１に与える。
入力初段回路３５および入力後段回路４１は、データ入
出力ノードＮ１ａに与えられたデータ信号をデータ出力
ノードＮ２ａに伝達する。

【００２５】出力最終段回路４３は、電源電位ＶＣＣの
ラインおよび出力ノードＮ４３間に接続されたＮチャネ
ルＭＯＳトランジスタ４４ａと、接地電位ＧＮＤのライ
ンおよび出力ノードＮ４３間に接続されたＮチャネルＭ
ＯＳトランジスタ４４ｂとを含む。出力ノードＮ４３
は、ＤＱバッファ９ａのデータ入出力ノードＮ１ａに接
続される。出力前段回路４２は、データ入力ノードＮ３
ａに現われるデータ信号に応答して信号φ４２ａ，φ４
２ｂを生成し、信号φ４２ａ，φ４２ｂをそれぞれＮチ
ャネルＭＯＳトランジスタ４４ａ，４４ｂのゲートに与
える。

【００２６】信号φ４２ａ，φ４２ｂはそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルとなると、ＮチャネルＭＯＳ
トランジスタ４４ａが導通しＮチャネルＭＯＳトランジ
スタ４４ｂが非導通となって出力ノードＮ４３が「Ｈ」
レベルとなる。信号φ４２ａ，φ４２ｂがそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルになると、Ｎチャネル
ＭＯＳトランジスタ４４ｂが導通しＮチャネルＭＯＳト
ランジスタ４４ａが非導通となって出力ノードＮ４３が
「Ｌ」レベルになる。信号φ４２ａ，φ４２ｂがともに
「Ｌ」レベルになると、ＮチャネルＭＯＳトランジスタ
４４ａ，４４ｂが非導通になって出力ノードＮ４３はハ
イインピーダンス状態になる。信号φ４２ａ，φ４２ｂ
がともに「Ｈ」レベルになることはない。ＤＱバッファ
９ｂ〜９ｄも、ＤＱバッファ９ａと同じ構成である。

【００２７】図４に戻って、ＤＱバッファ９ａ〜９ｄの
データ入力ノードＮ３ａ〜Ｎ３ｄはリードデータバス１
７に接続され、ＤＱバッファ９ａ〜９ｄのデータ出力ノ
ードＮ２ａ〜Ｎ２ｄはライトデータバス１０およびライ
トドライバ群１４を介してメモリ回路１５に接続され
る。ライトドライバ群１４は、４つのライトドライバ１
４ａ〜１４ｄを含み、ＤＱバッファ群９からライトデー
タバス１０を介して与えられたデータをメモリ回路１５
に書込む。

【００２８】ライトデータバス１０は、モード切換回路
１１，１３およびビット構成切換回路１２を含む。モー
ド切換回路１１はトランスファゲート１１ａ〜１１ｅを
含む。トランスファゲート１１ａ〜１１ｄは、それぞれ
ＤＱバッファ９ａ〜９ｄのデータ出力ノードＮ２ａ〜Ｎ
２ｄとビット構成切換回路１２との間に接続され、各々
のＰチャネルＭＯＳトランジスタ側のゲートはモード切
換信号ＴＭを受け、各々のＮチャネルＭＯＳトランジス
タ側のゲートはモード切換信号ＴＭの反転信号／ＴＭを
受ける。トランスファゲート１１ｅの一方導通電極はＤ
Ｑバッファ９ａのデータ出力ノードＮ２ａに接続され、
その他方導通電極はライトドライバ１４ａ〜１４ｂの入
力ノードに接続され、そのＰチャネルＭＯＳトランジス
タ側のゲートはモード切換信号ＴＭの反転信号／ＴＭを
受け、そのＮチャネルＭＯＳトランジスタ側のゲートは
モード切換信号ＴＭを受ける。

【００２９】ノーマルモード時は、信号ＴＭ，／ＴＭが
それぞれ「Ｌ」レベルおよび「Ｈ」レベルとなり、トラ
ンスファゲート１１ａ〜１１ｄが導通しトランスファゲ
ート１１ｅが非導通になってＤＱバッファ９ａ〜９ｄの
データ出力ノードＮ２ａ〜Ｎ２ｄとビット構成切換回路
１２とが接続される。ＩＯ縮退モード時は、信号ＴＭ，
／ＴＭがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにな
り、トランスファゲート１１ａ〜１１ｄが非導通とな
り、トランスファゲートゲート１１ｅが導通してＤＱバ
ッファ９ａのデータ出力ノードＮ２ａとライトドライバ
１４ａ〜１４ｄの入力ノードとが接続される。

【００３０】ビット構成切換回路１２は、それぞれビッ
ト構成切換信号φ１，φ２，φ２によって制御される３
つのセレクタ１２ａ〜１２ｃを含む。セレクタ１２ａ〜
１２ｃの各々は、２対の入力ノードおよび出力ノードを
含む。セレクタ１２ａの一方入力ノードはトランスファ
ゲート１１ａを介してＤＱバッファ９ａのデータ出力ノ
ードＮ２ａに接続され、その他方入力ノードはトランス
ファゲート１１ｃを介してＤＱバッファ９ｃのデータ出
力ノードＮ２ｃに接続される。セレクタ１２ｂの一方入
力ノードはセレクタ１２ａの一方出力ノードに接続さ
れ、他方入力ノードはトランスファゲート１１ｂを介し
てＤＱバッファ９ｂのデータ出力ノードＮ２ｂに接続さ
れる。

【００３１】セレクタ１２ｃの一方入力ノードはセレク
タ１２ａの他方出力ノードに接続され、その他方入力ノ
ードはトランスファゲート１１ｄを介してＤＱバッファ
９ｄのデータ出力ノードＮ２ｄに接続される。

【００３２】ビット構成切換信号φ１，φ２がともに
「Ｈ」レベルの場合は、セレクタ１２ａ〜１２ｃの各々
の２対の入力ノードおよび出力ノード間がそれぞれ導通
し、ＤＱバッファ９ａ〜９ｄのデータ出力ノードＮ２ａ
〜Ｎ２ｄがそれぞれライトドライバ１４ａ〜１４ｄに接
続され、半導体メモリ１は同時に１６ビットのデータの
入力が可能である×１６ビット構成となる。

【００３３】ビット構成切換信号φ１，φ２がそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルの場合は、セレクタ１
２ａの２対の入力ノードおよび出力ノード間が導通する
とともにセレクタ１２ｂ，１２ｃの各々の一方入力ノー
ドと２つの出力ノード間が導通し、ＤＱバッファ９ａ，
９ｃのデータ出力ノードＮ２ａ，Ｎ２ｃがそれぞれライ
トドライバ１４ａと１４ｂ，１４ｃと１４ｄに接続さ
れ、半導体メモリ１は同時に８ビットのデータの入力が
可能である×８ビット構成となる。

【００３４】ビット構成切換信号φ１，φ２がともに
「Ｌ」レベルの場合は、セレクタ１２ａ〜１２ｃの各々
の一方入力ノードと２つの出力ノード間が導通し、ＤＱ
バッファ９ａのデータ出力ノードＮ２ａがライトドライ
バ１４ａ〜１４ｄに接続され半導体メモリ１は同時に４
ビットのデータの入力が可能である×４ビット構成とな
る。

【００３５】モード切換回路１３は、トランスファゲー
ト１３ａ〜１３ｄを含む。トランスファゲート１３ａ〜
１３ｄは、それぞれセレクタ１２ｂ，１２ｃの４つの出
力ノードとライトドライバ１４ａ〜１４ｄの入力ノード
との間に接続され、各々のＰチャネルＭＯＳトランジス
タ側のゲートはモード切換信号ＴＭを受け、各々のＮチ
ャネルＭＯＳトランジスタ側のゲートはそれぞれモード
切換信号ＴＭの反転信号／ＴＭを受ける。

【００３６】ノーマルモード時は、信号ＴＭ，／ＴＭが
それぞれ「Ｌ」レベルおよび「Ｈ」レベルとなり、トラ
ンスファゲート１３ａ〜１３ｄが導通してセレクタ１２
ｂ，１２ｃとライトドライバ１４ａ〜１４ｄが接続され
る。

【００３７】ＩＯ縮退モード時は、信号ＴＭ，／ＴＭが
それぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、トラ
ンスファゲート１３ａ〜１３ｄが非導通となってセレク
タ１２ｂ，１２ｃとライトドライバ１４ａ〜１４ｄが切
り離される。

【００３８】メモリ回路１５は、図６に示すように、メ
モリアレイ４５、センスアンプ＋入出力制御回路４６、
行デコーダ４７および列デコーダ４８を含む。メモリア
レイ４５は、行列状に配列された複数のメモリセルＭＣ
と、各行に対応して設けられたワード線ＷＬと、各列に
対応して設けられたビット線対ＢＬ，／ＢＬとを含む。
メモリセルＭＣは、アクセス用のトランジスタと情報記
憶用のキャパシタを含む周知のものである。ビット線対
ＢＬ，／ＢＬは、予め４組ずつグループ化されている。

【００３９】センスアンプ＋入出力制御回路４６は、各
列に対応して設けられたセンスアンプＳＡおよび列選択
ゲートＣＳＧと、各グループに対応して設けられた列選
択線ＣＳＬと、４組のデータ入出力線対ＩＯ１〜ＩＯ４
とを含む。各グループの４組のビット線対ＢＬ，／ＢＬ
は、それぞれ対応のセンスアンプＳＡおよび列選択ゲー
トＣＳＧを介してデータ入出力線対ＩＯ１〜ＩＯ４に接
続される。センスアンプＳＡは、読出モード時に対応の
ビット線対ＢＬ，／ＢＬ間に現われた微小電位差を電源
電圧ＶＣＣに増幅する。各列選択ゲートＣＳＧは、２つ
のＮチャネルＭＯＳトランジスタを含む。各グループ列
選択ゲートＣＳＧのＮチャネルＭＯＳトランジスタのゲ
ートは、対応の列選択線ＣＳＬに接続される。４組のデ
ータ入出力線対ＩＯ１〜ＩＯ４は、ライトドライバ群１
４およびプリアンプ群１６に接続される。

【００４０】行デコーダ４７は、外部から与えられる行
アドレス信号ＲＡに従って、複数のワード線ＷＬのうち
のいずれかのワード線ＷＬを選択レベルの「Ｈ」にし
て、そのワード線ＷＬに接続されたメモリＭＣを活性化
させる。

【００４１】列デコーダ４８は、外部から与えられる列
アドレス信号ＣＡに従って、複数の列選択線ＣＳＬのう
ちのいずれかの列選択線ＣＳＬを選択レベルの「Ｈ」レ
ベルにして、その列選択線ＣＳＬに対応するグループの
ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ１〜Ｉ
Ｏ４とを結合させる。なお、アドレス信号ＲＡ，ＣＡ
は、アドレス信号用の複数の入力パッド（図示せず）を
介して外部から入力される。

【００４２】書込モード時においては、列デコーダ４８
が、列アドレス信号ＣＡに応じたグループの列選択線Ｃ
ＳＬを選択レベルの「Ｈ」レベルに立上げて列選択ゲー
トＣＳＧを導通させる。

【００４３】ライトドライバ１４ａ〜１４ｄは、ＤＱバ
ッファ９ａ〜９ｄからの書込データをデータ入出力線対
ＩＯ１〜ＩＯ４を介して選択されたグループのビット線
対ＢＬ，／ＢＬに与える。次いで、行デコーダ４７が、
行アドレス信号ＲＡに応じた行のワード線ＷＬを選択レ
ベルの「Ｈ」レベルに立上げ、その行のメモリセルＭＣ
を活性化させる。活性化されたメモリセルＭＣには、対
応のビット線対ＢＬ，／ＢＬのデータが電荷量の形態で
書込まれる。

【００４４】読出モード時においては、各ビット線対Ｂ
Ｌ，／ＢＬ間の電位がイコライズされた後、行デコーダ
４７は、行アドレス信号ＲＡに対応する行のワード線Ｗ
Ｌを選択レベルの「Ｈ」レベルに立上げる。ビット線Ｂ
Ｌ，／ＢＬの電位は、活性化されたメモリセルＭＣのデ
ータに応じて微小量だけ変化する。次いで、センスアン
プＳＡが活性化されて、ビット線ＢＬ，／ＢＬのうちの
電位の高い方のビット線が電源電位ＶＣＣまで引上げら
れ、他方のビット線が接地電位ＧＮＤまで引下げられ
る。

【００４５】次いで列デコーダ４８が、列アドレス信号
ＣＡに対応するグループの列選択線ＣＳＬを選択レベル
の「Ｈ」レベルに立上げて、そのグループの列選択ゲー
トＣＳＧを導通させる。選択されたグループのビット線
対ＢＬ，／ＢＬのデータが列選択ゲートＣＳＧおよびデ
ータ入出力線対ＩＯ１〜ＩＯ４を介してプリアンプ群１
６に与えられる。プリアンプ群１６は、図７に示すよう
に４つのプリアンプ１６ａ〜１６ｄを含み、メモリ回路
１５からの読出データを増幅してリードデータバス１７
を介してＤＱバッファ群９に与える。

【００４６】リードデータバス１７は、モード切換回路
１８，２１、ビット構成切換回路１９およびデータ比較
回路２０を含む。モード切換回路１８はトランスファゲ
ート１８ａ〜１８ｈを含む。トランスファゲート１８ａ
〜１８ｄは、それぞれプリアンプ１６ａ〜１６ｄの出力
ノードとビット構成切換回路１９との間に接続され、各
々のＰチャネルＭＯＳトランジスタ側のゲートはモード
切換信号ＴＭを受け、各々のＮチャネルＭＯＳトランジ
スタ側のゲートはモード切換信号ＴＭの反転信号／ＴＭ
を受ける。トランスファゲート１８ｅ〜１８ｈは、それ
ぞれプリアンプ１６ａ〜１６ｄの出力ノードとデータ比
較回路２０の４つの入力ノードとの間に接続され、各々
のＮチャネルＭＯＳトランジスタ側のゲートはモード切
換信号ＴＭを受け、各々のＰチャネルＭＯＳトランジス
タ側のゲートはモード切換信号ＴＭの反転信号／ＴＭを
受ける。

【００４７】ノーマルモード時は、信号ＴＭ，／ＴＭは
それぞれ「Ｌ」レベルおよび「Ｈ」レベルとなり、トラ
ンスファゲート１８ａ〜１８ｄが導通してプリアンプ１
６ａ〜１６ｄとビット構成切換回路１９とが接続され
る。

【００４８】ＩＯ縮退モード時は、信号ＴＭ，／ＴＭが
それぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、トラ
ンスファゲート１８ｅ〜１８ｈが導通してプリアンプ１
６ａ〜１６ｄとデータ比較回路２０とが接続される。

【００４９】ビット構成切換回路１９は、図４のビット
構成切換回路１２と同様の構成であり、４対の入力ノー
ドおよび出力ノードを含み、ビット構成切換信号φ１，
φ２によって制御される。

【００５０】ビット構成切換信号φ１，φ２がともに
「Ｈ」レベルの場合は、ビット構成切換回路１９の４対
の入力ノードおよび出力ノード間がそれぞれ導通し、プ
リアンプ１６ａ〜１６ｄがそれぞれＤＱバッファ９ａ〜
９ｄのデータ入力ノードＮ３ａ〜Ｎ３ｄに接続され、半
導体メモリ１は同時に１６ビットのデータの出力が可能
である×１６ビット構成となる。

【００５１】ビット構成切換信号φ１，φ２がそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルの場合は、ビット構成
切換回路１９の第１および第２の入力ノードが第１の出
力ノードに接続されるとともに、第３および第４の入力
ノードが第３の出力ノードに接続されてプリアンプ１６
ａと１６ｂ，１６ｃと１６ｄはそれぞれＤＱバッファ９
ａ，９ｃのデータ入力ノードＮ３ａ，Ｎ３ｃに接続さ
れ、半導体メモリ１は同時の８ビットのデータの出力が
可能である×８ビット構成となる。

【００５２】ビット構成切換信号φ１，φ２がともに
「Ｌ」レベルの場合は、第１〜第４の入力ノードが第１
の出力ノードに接続されてプリアンプ１６ａ〜１６ｄが
ともにＤＱバッファ９ａのデータ入力ノードＮ３ａに接
続され、半導体メモリ１は同時に４ビットのデータの出
力が可能である×４ビット構成となる。

【００５３】データ比較回路２０は、ＩＯ縮退モード時
に、プリアンプ１６ａ〜１６ｄから与えられた４つのデ
ータの論理が一致した場合は４つのメモリセルＭＣが正
常であることを示す「Ｈ」レベルの信号を出力し、一致
しない場合は４つのメモリセルＭＣのうちの少なくとも
１つが不良であることを示す「Ｌ」レベルの信号を出力
する。

【００５４】モード切換回路２１は、５つのトランスフ
ァゲート２１ａ〜２１ｅを含む。トランスファゲート２
１ａ〜２１ｄは、ビット構成切換回路１９とＤＱバッフ
ァ９ａ〜９ｄのデータ入力ノードＮ３ａ〜Ｎ３ｄとの間
に接続され、各々のＰチャネルＭＯＳトランジスタ側の
ゲートはモード切換信号ＴＭを受け、各々のＮチャネル
ＭＯＳトランジスタ側のゲートはモード切換信号ＴＭの
反転信号／ＴＭを受ける。トランスファゲート２１ｅ
は、データ比較回路２０の出力ノードとＤＱバッファ９
ａのデータ入力ノードＮ３ａとの間に接続され、そのＮ
チャネルＭＯＳトランジスタ側のゲートはモード切換信
号ＴＭを受け、そのＰチャネルＭＯＳトランジスタ側の
ゲートはモード切換信号ＴＭの反転信号／ＴＭを受け
る。

【００５５】ノーマルモード時は、信号ＴＭ，／ＴＭが
「Ｌ」レベルおよび「Ｈ」レベルとなり、トランスファ
ゲート２１ａ〜２１ｄが導通し、ビット構成切換回路１
９とＤＱバッファ９ａ〜９ｄのデータ入力ノードＮ３ａ
〜Ｎ３ｄとが接続される。

【００５６】ＩＯ縮退モード時は、信号ＴＭ，／ＴＭが
それぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、トラ
ンスファゲート２１ｅが導通してデータ比較回路２０の
出力ノードとＤＱバッファ９ａのデータ入力ノードＮ３
ａとが接続される。

【００５７】次に、図２〜図７で示した半導体メモリ１
の動作について説明する。まず、ノーマルモード時の動
作について説明する。ノーマルモード時では、モード切
換信号発生回路５で発生されるモード切換信号ＴＭが
「Ｌ」レベルになる。これにより、モード切換回路１
１，１３，１８，２１のトランスファゲート１１ａ〜１
１ｄ，１３ａ〜１３ｄ，１８ａ〜１８ｄ，２１ａ〜２１
ｄが導通し、トランスファゲート１１ｅ，１８ｅ〜１８
ｈ，２１ｅが非導通になる。したがって、メモリ回路１
５から読出されたデータは、プリアンプ１６ａ〜１６
ｄ、トランスファゲート１８ａ〜１８ｄ、ビット構成切
換回路１９およびトランスファゲート２１ａ〜２１ｄを
介してＤＱバッファ９ａ〜９ｄに与えられる。また、書
込データは、ＤＱバッファ９ａ〜９ｄからトランスファ
ゲート１１ａ〜１１ｄ、ビット構成切換回路１２、トラ
ンスファゲート１３ａ〜１３ｄおよびライトドライバ１
４ａ〜１４ｄを介してメモリ回路１５に与えられる。

【００５８】また、ビット構成切換信号発生回路６から
ビット構成切換回路１２，１９にビット構成切換信号φ
１，φ２が与えられ、×１６、×８または×４のビット
構成が選択される。すなわち、×１６ビット構成が選択
された場合は、メモリ回路１５の選択された４つのメモ
リセルＭＣ１〜ＭＣ４（ここで、メモリセルＭＣ１〜Ｍ
Ｃ４は、それぞれデータ入出力線対ＩＯ１〜ＩＯ４に対
応するメモリセルである）は、それぞれＤＱバッファ９
ａ〜９ｄに結合される。この場合は４グループの１６の
メモリセルの１６ビットのデータを同時に書込／読出で
きる。×８ビット構成が選択された場合は、ビット構成
切換回路１２，１９により、４つのメモリセルＭＣのう
ちの２つのメモリセルＭＣ１，ＭＣ２がともにＤＱバッ
ファ９ａに結合され、２つのメモリセルＭＣ３，ＭＣ４
がともにＤＱバッファ９ｃに結合される。この場合は８
ビットのデータを同時に書込／読出できる。×４ビット
構成が選択された場合は、４つのメモリセルＭＣ１〜Ｍ
Ｃ４がともにＤＱバッファ９ａに結合される。この場合
は、４ビットのデータを同時に書込／読出できる。

【００５９】また、ノーマルモード時は、ＤＱバッファ
切換信号発生回路７からＤＱバッファ切換回路８に与え
られるＤＱバッファ切換信号Ｔ１〜Ｔ４のうちの信号Ｔ
１のみが「Ｈ」レベルとなる。これにより、ＤＱバッフ
ァ切換回路８のトランスファゲート８ａが導通するとと
もにトランスファゲート８ｂ〜８ｄが非導通となり、Ｄ
Ｑバッファ切換回路８を有しない従来の半導体メモリと
同様に、ＤＱバッファ９ａ〜９ｄがそれぞれＤＱパッド
Ｐ１〜Ｐ４に接続される。

【００６０】すなわち、ノーマルモード時は、×１６ビ
ット構成では、ＤＱパッドＰ１〜Ｐ４を介して外部から
与えられた４ビットのデータはそれぞれＤＱバッファ９
ａ〜９ｄおよびライトドライバ１４ａ〜１４ｄによって
４つのメモリセルＭＣ１〜ＭＣ４に書込まれる。また、
４つのメモリセルＭＣ１〜ＭＣ４から読出された４ビッ
トのデータがそれぞれプリアンプ１６ａ〜１６ｄで増幅
され、ＤＱバッファ９ａ〜９ｄおよびＤＱパッドＰ１〜
Ｐ４を介して外部に出力される。

【００６１】×８ビット構成では、ＤＱパッドＰ１，Ｐ
３を介して外部から与えられた２ビットのデータはそれ
ぞれＤＱバッファ９ａ，９ｃを通り、ライトドライバ１
４ａ，１４ｃによりメモリセルＭＣ１，ＭＣ３に、また
はライトドライバ１４ｂ，１４ｄによりメモリセルＭＣ
２，ＭＣ４に書込まれる。メモリセルＭＣ１，ＭＣ３か
ら読出されたデータはそれぞれプリアンプ１６ａ，１６
ｃで、またはメモリセルＭＣ２，ＭＣ４から読出された
データがそれぞれプリアンプ１６ｂ，１６ｄで増幅さ
れ、ＤＱバッファ９ａ，９ｃおよびＤＱパッドＰ１，Ｐ
３を介して外部に出力される。

【００６２】×４ビット構成では、ＤＱパッドＰ１を介
して外部から与えられたデータはＤＱバッファ９ａを通
り、ライトドライバ１４ａ、１４ｂ、１４ｃまたは１４
ｄによりメモリセルＭＣ１、ＭＣ２、ＭＣ３またはＭＣ
４に書込まれる。メモリセルＭＣ１，ＭＣ２，ＭＣ３ま
たはＭＣ４から読出されたデータがプリアンプ１６ａ，
１６ｂ，１６ｃまたは１６ｄで増幅され、ＤＱバッファ
９ａおよびＤＱパッドＰ１を介して外部に出力される。

【００６３】次に、ＩＯ縮退モードでの書込／読出動作
について説明する。一般に同一チップでビット構成の異
なる多品種を内蔵している製品においては、テスト時間
の短縮化の観点から最もビット数の多いビット構成でウ
ェハテストを実施する。この際、同測数がテスタのＩ／
Ｏコンパレータ数の制約により制限されているため、Ｉ
Ｏ縮退モードを使用する。

【００６４】すなわち、アセンブリ前のウェハテストの
段階では、図２に示すように、図３のボンディングワイ
ヤＷ１〜Ｗｎ、ＤＱピン２２．１〜２２．４および入力
ピン２２．５〜２２．ｍがなく、ＤＱパッドＰ１〜Ｐ４
から直接データを入出力し、入力パッドＰ５〜Ｐｎから
直接制御信号等を入力する。ウェハテストでは、同測数
を増やす目的からＩＯ縮退モードを用いてテストするた
め、ＤＱパッドＰ１〜Ｐ４のうちのＤＱパッドＰ１のみ
をテスタのＩ／Ｏピンに接続して使用し、ＤＱパッドＰ
２〜Ｐ４はテスタに接続されず使用されない。

【００６５】ＩＯ縮退モード時では、モード切換信号発
生回路５で発生されるモード切換信号ＴＭが「Ｈ」レベ
ルになっている。これによりモード切換回路１１，１
３，１８，２１のトランスファゲート１１ｅ，１８ｅ〜
１８ｈ，２１ｅが導通しトランスファゲート１１ａ〜１
１ｄ，１３ａ〜１３ｄ，１８ａ〜１８ｄ，２１ａ〜２１
ｄが非導通となる。また、ＤＱバッファ切換信号発生回
路７で発生されるＤＱバッファ切換信号Ｔ１が「Ｈ」レ
ベルとなりＤＱバッファ切換信号Ｔ２〜Ｔ４が「Ｌ」レ
ベルになって、ＤＱバッファ切換回路８のトランスファ
ゲート８ａが導通しトランスファゲートゲート８ｂ〜８
ｄが非導通になる。

【００６６】したがって、ＩＯ縮退モードにおける書込
動作時は、ＤＱパッドＰ１を介してテスタ１０１から与
えられたデータがトランスファゲート８ａ、ＤＱバッフ
ァ９ａおよびトランスファゲート１１ｅを介して４つの
ライトドライバ１４ａ〜１４ｄに与えられ、ライトドラ
イバ１４ａ〜１４ｄによってメモリセルＭＣ１〜ＭＣ４
に同時に書込まれる。読出動作時は、メモリセルＭＣ１
〜ＭＣ４から同時に読出され、プリアンプ１６ａ〜１６
ｄによって増幅された４ビットのデータがトランスファ
ゲート１８ｅ〜１８ｈを介してデータ比較回路２０に与
えられる。データ比較回路２０は、４ビットのデータを
比較し、４ビットのデータがすべて同じなら「Ｈ」レベ
ルの信号を、１つでも異なれば「Ｌ」レベルの信号を、
トランスファゲート２１ｅ、ＤＱバッファ９ａ、トラン
スファゲート８ａおよびＤＱパッドＰ１を介してテスタ
１０１に出力する。

【００６７】次に、ＤＱバッファ入出力特性テスト（入
力保護回路チェック、入出力リークチェック）について
説明する。ＤＱバッファ入出力特性テストは、従来のウ
ェハテストではテスタ１０１のＩ／Ｏピンに接続される
ＤＱパッドＰ１に対応するＤＱバッファ９ａでしか行な
っていなかった。この実施の形態の半導体メモリ１で
は、すべてのＤＱバッファ９ａ〜９ｄの入出力特性テス
トを、ＤＱパッドＰ１のみがテスタ１０１のＩ／Ｏピン
に接続されている状態のウェハテストにおいて行なうこ
とができる。

【００６８】まず、入力保護回路チェックについて説明
する。ＤＱバッファ切換信号発生回路７で発生されるＤ
Ｑバッファ切換信号Ｔ１〜Ｔ４のうちのいずれか１つの
みを「Ｈ」レベルにして、ＤＱバッファ切換回路８のト
ランスファゲート８ａ〜８ｄのうちの１つだけを導通さ
せる。たとえばＤＱバッファ９ａの入出力特性テストを
するときには、ＤＱバッファ切換信号Ｔ１を「Ｈ」レベ
ルにするとともにＤＱバッファ切換信号Ｔ２〜Ｔ４を
「Ｌ」レベルにし、ＤＱバッファ切換回路８のトランス
ファゲート８ａのみを導通させる。これにより、ＤＱバ
ッファ９ａのみがＤＱパッドＰ１に接続される。

【００６９】図５において、ＤＱバッファ９ａの入力保
護回路３０はＤＱピン２２．１から流入したサージ電流
によって入力初段回路３５が破壊されるのを防止する役
目を果たしているが、テスタ１０１のＩ／ＯピンからＤ
ＱパッドＰ１に負電位を与え、そのときに流れる電流値
を測定することにより、ＤＱバッファ９ａの入力保護回
路３０のトランジスタ３３，３４や配線に異常があるか
否かを調べることができる。

【００７０】同様にＤＱバッファ９ｂ〜９ｄの入出力特
性テストを行なうときには、それぞれ１つのＤＱバッフ
ァ切換信号Ｔ２〜Ｔ４を「Ｈ」レベルにするとともにそ
の他のＤＱバッファ切換信号を「Ｌ」レベルにし、ＤＱ
バッファ切換回路８のトランスファゲート８ｂ〜８ｄの
みを導通させるとともに、他のトランスファゲートを非
導通にさせる。このように、それぞれの場合において、
１つのＤＱバッファ９ｂ〜９ｄがＤＱパッドＰ１に接続
される。テスタ１０１のＩ／ＯピンからＤＱパッドＰ１
に負電位を与え、そのときに流れる電流値を測定する
と、それぞれＤＱバッファ９ｂ〜９ｄの入力保護回路３
０に異常があるか否か調べることができる。

【００７１】次に、入力リークチェックについて説明す
る。入力リークチェックは図５の入力初段回路３５に異
常があるか否かを調べるテストである。ＤＱバッファ９
ａ〜９ｄそれぞれの入力リークチェックを行なうとき、
入力保護回路チェックを行なうときと同様にして、チェ
ック対象となる１つのＤＱバッファのみをＤＱパッドＰ
１に接続する。テスタ１０１のＩ／ＯピンからＤＱパッ
ドＰ１に「Ｈ」レベルを入力すると、ＤＱパッドＰ１に
接続されているＤＱバッファの入力初段回路３５のＰチ
ャネルＭＯＳトランジスタ３６が非導通となり、Ｎチャ
ネルＭＯＳトランジスタ４０が導通するが、このときに
流れる電流値を測定することにより、そのＤＱバッファ
の入力初段回路３５のＮチャネルＭＯＳトランジスタ４
０に異常があるか否かを調べることができる。また、テ
スタ１０１のＩ／ＯピンからＤＱパッドＰ１に「Ｌ」レ
ベルを入力すると、ＤＱパッドＰ１に接続されているＤ
Ｑバッファの入力初段回路３５のＮチャネルＭＯＳトラ
ンジスタ４０が非導通になりＰチャネルＭＯＳトランジ
スタ３６が導通するが、このときの電流値を測定するこ
とによりそのＤＱバッファの入力初段回路３５のＰチャ
ネルＭＯＳトランジスタ３６に異常があるか否かを調べ
ることができる。

【００７２】次に、出力リークチェックについて説明す
る。出力リークチェックは、図５の出力最終段回路４３
に異常があるか否かを調べるテストである。出力リーク
チェックを行なうときも入力保護回路チェック、入力リ
ークチェックを行なうときと同様に、チェック対象とな
るＤＱバッファだけをＤＱパッドＰ１に接続する。出力
最終段回路４３のＮチャネルＭＯＳトランジスタ４４
ａ，４４ｂをともに非導通にする条件において、テスタ
１０１のＩ／ＯピンからＤＱパッドＰ１に「Ｈ」レベル
を入力したときの電流値を測定し、ＤＱパッドＰ１に接
続されているＤＱバッファの出力最終段回路４３のＮチ
ャネルＭＯＳトランジスタ４４ｂに異常があるか否かを
調べる。また、テスタ１０１のＩ／ＯピンからＤＱパッ
ドＰ１に「Ｌ」レベルを入力したときの電流値を測定
し、ＤＱパッドＰ１に接続されているＤＱバッファの出
力最終段回路４３のＮチャネルＭＯＳトランジスタ４４
ａに異常があるか否かを調べる。

【００７３】この実施の形態では、ＤＱバッファ９ａ〜
９ｄを１つずつＤＱパッドＰ１に接続するためのＤＱバ
ッファ切換回路８を設けたので、ウェハテストにおいて
すべてのＤＱバッファ９ａ〜９ｄの入出力特性テストが
可能となった。したがって、ウェハテスト時にすべての
ＤＱバッファ９ａ〜９ｄの欠陥を検出できるのでファイ
ナルテストの受入不良がなくなる。また、ビット数の少
ない構成（×８，×４）で使用しないＤＱバッファに欠
陥があった場合、これをウェハテストの段階で発見でき
るので、その後のワイヤボンディングによりビット構成
を決める際に、その少ないビット構成の品種としてワイ
ヤボンディングし、製品化することができる。すなわ
ち、ＤＱバッファ９ｂ，９ｄのうちのいくつかに欠陥が
あったとき×８ビット構成または×４ビット構成として
製品化できる。また、ＤＱバッファ９ｂ〜９ｄのうちの
いくつかに欠陥があったときは×４ビット構成として製
品化できる。

【００７４】［実施の形態２］図８は、この発明の実施
の形態２による半導体メモリの構成を示すブロック図で
あって、図３と対比される図である。

【００７５】図８を参照して、この半導体メモリが図３
の半導体メモリと異なる点は、ＤＱバッファ群９がＤＱ
バッファ群５１で置換され、ノーマル／スペア切換回路
５０，５２およびノーマル／スペア切換信号発生回路５
３が新たに設けられている点である。

【００７６】図９に示すように、ノーマル／スペア切換
回路５０は切換回路５０ａ〜５０ｄを含み、ＤＱバッフ
ァ群５１はノーマルＤＱバッファ５１ａ〜５１ｄおよび
スペアＤＱバッファ５１ｅ〜５１ｈを含み、ノーマル／
スペア切換回路５２は切換回路５２ａ〜５２ｄを含む。

【００７７】ノーマルＤＱバッファ５１ａ〜５１ｄは、
それぞれＤＱパッドＰ１〜Ｐ４に対応して設けられ、図
５のＤＱバッファ９ａと同一構成である。スペアＤＱバ
ッファ５１ｅ〜５ｈは、それぞれＤＱパッドＰ１〜Ｐ４
に対応して設けられ、図５のＤＱバッファ９ａと同一構
成である。

【００７８】ノーマル／スペア切換回路５０の切換回路
５０ａは、図１０に示すように、トランスファゲート６
１，６２を含む。トランスファゲート６１の一方導通電
極はノーマルＤＱバッファ５１ａのデータ入出力ノード
Ｎ５１に接続され、その他方導通電極はＤＱバッファ切
換回路８のトランスファゲート８ａを介してＤＱパッド
Ｐ１に接続される。トランスファゲート６２の一方導通
電極はスペアＤＱバッファ５１ｅのデータ入出力ノード
Ｎ６１に接続され、その他方導通電極はＤＱバッファ切
換回路８のトランスファゲート８ａを介してＤＱパッド
Ｐ１に接続される。トランスファゲート６１のＰチャネ
ルＭＯＳトランジスタ側のゲートおよびトランスファゲ
ート６２のＮチャネルＭＯＳトランジスタ側のゲートは
スペアＤＱバッファイネーブル信号ＳＤ１を受け、トラ
ンスファゲート６１のＮチャネルＭＯＳトランジスタ側
のゲートおよびトランスファゲート６２のＰチャネルＭ
ＯＳトランジスタ側のゲートはスペアＤＱバッファイネ
ーブル信号ＳＤ１の反転信号／ＳＤ１を受ける。

【００７９】信号ＳＤ１が活性化レベルの「Ｈ」レベル
になるとトランスファゲート６２が導通してスペアＤＱ
バッファ５１ｅがＤＱバッファ切換回路８に接続され、
信号ＳＤ１が非活性レベルの「Ｌ」レベルになるとトラ
ンスファゲート６１が導通してノーマルＤＱバッファ５
１ａがＤＱバッファ切換回路８に接続される。

【００８０】切換回路５０ｂ〜５０ｄも切換回路５０ａ
と同様の構成である。すなわち切換回路５０ｂ〜５０ｄ
は、それぞれ、信号ＳＤ２〜ＳＤ４が活性化レベルの
「Ｈ」レベルになった場合はスペアＤＱバッファ５１ｆ
〜５１ｈのデータ入出力ノードとＤＱパッドＰ２〜Ｐ４
とを接続し、信号ＳＤ２〜ＳＤ４が非活性化レベルの
「Ｌ」レベルになった場合はノーマルＤＱバッファ５１
ｂ〜５１ｄのデータ入出力ノードとＤＱパッドＰ２〜Ｐ
４とを接続する。

【００８１】ノーマル／スペア切換回路５２の切換回路
５２ａは、図１０に示すように、トランスファゲート６
３〜６６を含む。トランスファゲート６３，６４は、そ
れぞれノーマルＤＱバッファ５１ａのデータ出力ノード
Ｎ５２およびスペアＤＱバッファ５１ｅのデータ出力ノ
ードＮ６２とライトデータバス１０のトランスファゲー
ト１１ａの一方導通電極との間に接続される。トランス
ファゲート６５，６６は、それぞれノーマルＤＱバッフ
ァ５１ａのデータ入力ノードＮ５３およびスペアＤＱバ
ッファ５１ｅのデータ入力ノードＮ６３とリードデータ
バス１７のトランスファゲート１１ａの一方導通電極と
の間に接続される。信号ＳＤ１は、トランスファゲート
６３，６５のＰチャネルＭＯＳトランジスタ側のゲート
およびトランスファゲート６４，６６のＮチャネルＭＯ
Ｓトランジスタ側のゲートに入力される。信号／ＳＤ１
は、トランスファゲート６３，６５のＮチャネルＭＯＳ
トランジスタ側のゲートおよびトランスファゲート６
４，６６のＰチャネルＭＯＳトランジスタ側のゲートに
入力される。

【００８２】信号ＳＤ１が活性化レベルの「Ｈ」レベル
になると、トランスファゲート６４，６６が導通してス
ペアＤＱバッファ５１ｅのデータ出力ノードＮ６２およ
びデータ入力ノードＮ６３がそれぞれライトデータバス
１０およびリードデータバス１７に接続される。信号Ｓ
Ｄ１が非活性化レベルの「Ｌ」レベルになると、トラン
スファゲート６３，６５が導通してノーマルＤＱバッフ
ァ５１ａのデータ出力ノードＮ５２およびデータ入力ノ
ードＮ５３がそれぞれライトデータバス１０およびリー
ドデータバス１７に接続される。

【００８３】切換回路５２ｂ〜５２ｄも切換回路５２ａ
と同様の構成である。すなわち切換回路５２ｂ〜５２ｄ
は、それぞれ、信号ＳＤ２〜ＳＤ４が活性化レベルの
「Ｈ」レベルになった場合はスペアＤＱバッファ５１ｆ
〜５１ｈとデータバス１０，１７を接続し、信号ＳＤ２
〜ＳＤ４が非活性化レベルの「Ｌ」レベルになった場合
はノーマルＤＱバッファ５１ｂ〜５１ｄとデータバス１
０，１７を接続する。

【００８４】ノーマル／スペア切換信号発生回路５３
は、図１１に示すように、ヒューズ回路５３ａ〜５３ｄ
を含む。ヒューズ回路５３ａ〜５３ｄは、ともに、図８
の入力バッファ群２′で生成されたテストスペアＤＱ信
号ＴＳＤＱおよびＤＱバッファテストプリチャージ信号
ＴＤＱＰを受ける。また、ヒューズ回路５３ａ〜５３ｄ
は、それぞれ、ＤＱバッファ切換信号Ｔ１〜Ｔ４を受
け、信号ＳＤ１，／ＳＤ１；…；ＳＤ４，／ＳＤ４を出
力する。

【００８５】ヒューズ回路５３ａは、図１２に示すよう
に、インバータ７１〜７４、ＰチャネルＭＯＳトランジ
スタ７５，７６、ＮチャネルＭＯＳトランジスタ７７、
ヒューズ７８およびＮＡＮＤゲート７９を含む。Ｐチャ
ネルＭＯＳトランジスタ７５、ヒューズ７８およびＮチ
ャネルＭＯＳトランジスタ７７は、電源電位ＶＣＣのラ
インと接地電位ＧＮＤのラインとの間に直列接続され
る。信号ＴＤＱＰは、インバータ７１を介してＰチャネ
ルＭＯＳトランジスタ７５のゲートに入力される。信号
Ｔ１は、ＮチャネルＭＯＳトランジスタ７７のゲートに
入力される。

【００８６】インバータ７２は、ＰチャネルＭＯＳトラ
ンジスタ７５のドレイン（ノードＮ７５）とＮＡＮＤゲ
ート７９の一方入力ノードＮ７９との間に接続される。
ＰチャネルＭＯＳトランジスタ７６は、電源電位ＶＣＣ
のラインとノードＮ７５との間に接続され、そのゲート
はインバータ７２の出力を受ける。インバータ７２とＰ
チャネルＭＯＳトランジスタ７６は、ラッチ回路８０を
構成する。信号ＴＳＤＱは、インバータ７３を介してＮ
ＡＮＤゲート７９の他方入力ノードに入力される。ＮＡ
ＮＤゲート７９の出力が信号ＳＤ１となる。信号ＳＤ１
はインバータ７４で反転されて信号／ＳＤ１となる。

【００８７】信号ＴＤＱＰが所定時間だけ「Ｈ」レベル
になるとＰチャネルＭＯＳトランジスタ７５が所定時間
だけ導通してノードＮ７５が「Ｈ」レベルにプリチャー
ジされ、ノードＮ７９が「Ｌ」レベルにラッチされる。
ヒューズ７８が切断されている場合は、ノードＮ７９は
常に「Ｌ」レベルになって信号ＳＤ１は「Ｈ」レベルと
なり、スペアＤＱバッファ５１ｅが選択される。

【００８８】ヒューズ７８が切断されていない場合にお
いて信号Ｔ１が「Ｈ」レベルになると、ＮチャネルＭＯ
Ｓトランジスタ７７が導通してノードＮ７５が「Ｌ」レ
ベルになり、ノードＮ７９は「Ｈ」レベルになる。信号
ＴＳＤＱが「Ｌ」レベルの場合は信号ＳＤ１が「Ｌ」レ
ベルになってノーマルＤＱバッファ５１ａが選択され、
信号ＴＳＤＱが「Ｈ」レベルの場合は信号ＳＤ１が
「Ｈ」レベルになってスペアＤＱバッファ５１ｅが選択
される。他のヒューズ回路５３ｂ〜５３ｄもヒューズ回
路５３ａと同様の構成である。なお、ヒューズ回路５３
ａ〜５３ｄのＮチャネルＭＯＳトランジスタ７７のドレ
インは、ノーマルモード時は図示しない回路によって接
地される。

【００８９】次に、図８〜図１２で示した半導体メモリ
の動作について説明する。まず、ウェハテストでのＤＱ
バッファ入出力特性テスト時の動作について説明し、次
に、このテスト後のＤＱバッファの切換について説明す
る。

【００９０】ウェハテストでＤＱバッファ５１ａ〜５１
ｈの入出力特性テストを行なうとき、まず実施の形態１
と同様に、ＤＱバッファ切換信号発生回路７で発生され
るＤＱバッファ切換信号Ｔ１〜Ｔ４のうちのいずれか１
つの信号のみを「Ｈ」レベルにしてＤＱバッファ切換回
路８のトランスファゲート８ａ〜８ｄのうちのいずれか
１つのトランスファゲートのみを導通させる。これによ
り、ＤＱバッファ群５１のうちの１組のノーマルＤＱバ
ッファおよびスペアＤＱバッファのみがＤＱパッドＰ１
に接続される。

【００９１】さらにこの実施の形態では、この１組のノ
ーマルＤＱバッファおよびスペアＤＱバッファのうちの
どちらをＤＱパッドＰ１に接続するかを選択する。その
ために、ノーマル／スペア切換信号発生回路５３で信号
ＳＤ１〜ＳＤ４，／ＳＤ１〜／ＳＤ４を生成し、ノーマ
ル／スペア切換回路５０，５２に入力する。

【００９２】これにより、１つのノーマルＤＱバッファ
またはスペアＤＱバッファがＤＱパッドＰ１に接続さ
れ、ＤＱパッドＰ１にテスタ１０１のＩ／Ｏピンから電
圧を与えて電流値を測定することにより、その１つのＤ
Ｑバッファの入出力特性テストが行なわれる。

【００９３】たとえばノーマルＤＱバッファ５１ａおよ
びスペアＤＱバッファ５１ｅの組を選択し、ノーマルＤ
Ｑバッファ５１ａまたはスペアＤＱバッファ５１ｅをＤ
ＱパッドＰ１に接続して入出力特性テストをする場合、
まず図１２のヒューズ回路５３ａにおいて信号ＴＤＱＰ
が所定時間だけ活性化レベルの「Ｈ」レベルになり、ノ
ードＮ７５が「Ｈ」レベルにプリチャージされる。ラッ
チ回路８０により、ノードＮ７５は「Ｈ」レベルにラッ
チされ、ノードＮ７９は「Ｌ」レベルにラッチされる。
次にＤＱバッファ切換信号発生回路７で発生されるＤＱ
バッファ切換信号Ｔ１が「Ｈ」レベルになってＮチャネ
ルＭＯＳトランジスタ７７が導通し、ノードＮ７５が
「Ｌ」レベルになりノード７９が「Ｈ」レベルになる。

【００９４】テストスペアＤＱ信号ＴＳＤＱが「Ｌ」レ
ベルの場合は、スペアＤＱイネーブル信号ＳＤ１は
「Ｌ」レベルとなり、図１０のトランスファゲート６
１，６３，６５が導通し、トランスファゲート６２，６
４，６６が非導通となってノーマルＤＱバッファ５１ａ
がＤＱパッドＰ１に接続され、ノーマルＤＱパッド５１
ａの入出力特性テストが行なわれる。テストスペアＤＱ
信号ＴＳＤＱが「Ｈ」レベルの場合は、スペアＤＱイネ
ーブル信号ＳＤ１は「Ｈ」レベルとなり、図１０のトラ
ンスファゲート６２，６４，６６が導通し、トランスフ
ァゲート６１，６３，６５が非導通となってスペアＤＱ
バッファ５１ｅがＤＱパッドＰ１に接続され、スペアＤ
Ｑバッファ５１ｅの入出力特性テストが行なわれる。

【００９５】他のノーマルＤＱバッファ５１ｂ〜５１ｄ
およびスペアＤＱバッファ５１ｆ〜５１ｈの入出力特性
テストを行なう場合も同様である。

【００９６】このウェハテストでのＤＱバッファ入出力
特性テストにより、たとえばノーマルＤＱバッファ５１
ａとスペアＤＱバッファ５１ｅの組において、ノーマル
ＤＱバッファ５１ａが正常であることがわかった場合は
ノーマルＤＱバッファ５１ａを使用し、ノーマルＤＱバ
ッファ５１ａに欠陥がありスペアＤＱバッファ５１ｅが
正常であることがわかった場合は、ノーマルＤＱバッフ
ァ５１ａをスペアＤＱバッファ５１ｅに置換する。

【００９７】すなわち、実使用時はテストスペアＤＱ信
号ＴＳＤＱが「Ｌ」レベルになるが、ノーマルＤＱバッ
ファ５１ａが正常な場合は、ノーマル／スペア切換信号
発生回路５３のヒューズ回路５３ａが上記ノーマルＤＱ
バッファ５１ａの入出力特性テストを行なうときと同様
の動作をすることにより、スペアＤＱイネーブル信号Ｓ
Ｄ１は「Ｌ」レベルとなり、図１０のトランスファゲー
ト６１，６３，６５が導通し、トランスファゲート６
２，６４，６６が非導通になってノーマルＤＱバッファ
５１ａが使用される。

【００９８】ノーマルＤＱバッファ５１ａに欠陥あり、
スペアＤＱバッファ５１ｅが正常な場合は、図１０のヒ
ューズ７８を切断する。これにより、ノードＮ７５が
「Ｈ」レベルにプリチャージされた後に信号Ｔ１が
「Ｈ」レベルになってもノードＮ７５が「Ｈ」レベルの
ままでありスペアＤＱイネーブル信号ＳＤ１は「Ｈ」レ
ベルとなり、図１０のトランスファゲート６２，６４，
６６が導通し、トランスファゲート６１，６３，６５が
非導通になってスペアＤＱバッファ５１ｅが使用され
る。なお、ノーマルＤＱバッファ５１ａとスペアＤＱバ
ッファ５１ｅの両方に欠陥がある場合には、この組のＤ
Ｑバッファ５１ａ，５１ｅは使用できない。

【００９９】他のノーマルＤＱバッファおよびスペアＤ
Ｑバッファの組についても同様に、ノーマルＤＱバッフ
ァ５１ｂ〜５１ｄが正常な場合はノーマルＤＱバッファ
５１ｂ〜５１ｄを使用する。ノーマルＤＱバッファ５１
ｂ〜５１ｄに欠陥がありかつスペアＤＱバッファ５１ｆ
〜５１ｈが正常な場合は、それぞれヒューズ回路５３ｂ
〜５３ｄのヒューズ７８を切断することにより、スペア
ＤＱバッファ５１ｆ〜５１ｈを使用する。ノーマルＤＱ
バッファ５１ｂ〜５１ｄとスペアＤＱバッファ５１ｆ〜
５１ｈの両方に欠陥がある場合には、そのノーマルＤＱ
バッファおよびスペアＤＱバッファの組は使用できな
い。

【０１００】この実施の形態では、ノーマルＤＱバッフ
ァ５１ａ〜５１ｄをスペアＤＱバッファ５１ｅ〜５１ｈ
に置換できるので、ノーマルＤＱバッファに欠陥かある
場合でも、それに対応するスペアＤＱバッファが正常な
らばすべてのビット構成（×１６，×８，×４）の製品
としてアセンブリできる。

【０１０１】また、１組のノーマルＤＱバッファおよび
スペアＤＱバッファの両方に欠陥がある場合でも、その
欠陥のある組がＤＱバッファ５１ｂと５１ｆ，５１ｄと
５１ｈならば×８ビット構成または×４ビット構成とし
てアセンブリでき、欠陥のある組がＤＱバッファ５１ｂ
と５１ｆ，５１ｃと５１ｇ，５１ｄと５１ｈならば×４
ビット構成としてアセンブリできる。ＤＱバッファ５１
ａと５１ｅが不良であれば半導体メモリは不良品となる
が、実施の形態１のようにノーマルＤＱバッファのみを
備えた場合にこれが不良である確率よりも、この実施の
形態のノーマルＤＱバッファおよびスペアＤＱバッファ
がともに不良となる確率の方が低いという効果もある。
したがって、この実施の形態では、実施の形態１よりも
半導体メモリの救済率が向上し、欠陥ＤＱバッファがあ
る場合にアセンブリ可能なビット構成の種類が多くなる
というメリットがある。

【０１０２】なお、この実施の形態では、ノーマルＤＱ
バッファ５１ａ〜５１ｄはそれぞれスペアＤＱバッファ
５１ｅ〜５１ｈのみと置換できることとしたが、さらに
切換回路を設けることにより、ノーマルＤＱバッファ５
１ａ〜５１ｄの各々をスペアＤＱバッファ５１ｅ〜５１
ｈおよび他の３つのノーマルＤＱバッファのうちのいず
れのＤＱバッファとも置換できるようにしてもよい。置
換の設定はヒューズまたはボンディングワイヤで行な
う。この場合は、不良なＤＱバッファを有する半導体メ
モリの救済率はさらに向上する。

【０１０３】以下、実施の形態２の種々の変更例につい
て説明する。図１３の半導体メモリ８１では、４つのノ
ーマルＤＱバッファ５１ａ〜５１ｄに共通に１つのスペ
アＤＱバッファ５１ｅが設けられる。ノーマル／スペア
切換回路８２，８３は、置換信号φ１１〜φ１４に応答
して、ノーマルＤＱバッファ５１ａ〜５１ｄをスペアＤ
Ｑバッファ５１ｅで置換する。たとえばノーマルＤＱバ
ッファ５１ａが不良な場合は、信号φ１１が活性化レベ
ルになってノーマルＤＱバッファ５１ａはスペアＤＱバ
ッファ５１ｅと置換される。これにより、不良なＤＱバ
ッファ５１ａを有する半導体メモリ８１は救済され、×
１６ビット構成、×８ビット構成または×４ビット構成
にアセンブリ可能となる。

【０１０４】また、図１４の半導体メモリ８４では、４
つのＤＱバッファ９ａ〜９ｄはＤＱバッファ切換回路８
５，８６によって互いに置換可能に設けられている。Ｄ
Ｑバッファ切換回路８５，８６は、置換信号φ２１〜φ
２６によって制御される。たとえばＤＱバッファ９ａが
不良な場合は、ＤＱバッファ９ａはＤＱバッファ９ｂと
置換され、半導体メモリ８４は×８ビット構成および×
４ビット構成としてアセンブリされる。また、ＤＱバッ
ファ９ａ〜９ｃが不良な場合、ＤＱバッファ９ａはＤＱ
バッファ９ｄと置換され、半導体メモリ８４は×４ビッ
ト構成としてアセンブリされる。

【０１０５】また、図１５の半導体メモリでは、各入力
パッドＰｎに対応してノーマル入力バッファ８７、スペ
ア入力バッファ８８および切換回路８９，９０が設けら
れる。ノーマル入力バッファ８７が不良な場合は、信号
φＳが活性化レベルにされ、ノーマル入力バッファ８７
は切換回路８９，９０によってスペア入力バッファ８８
と置換される。これにより、不良な入力バッファを有す
る半導体メモリの救済が可能となる。なお、この変更例
では、各入力バッファに対応してスペア入力バッファを
設けたが、図１３と同様に複数の入力バッファに共通に
１つのスペア入力バッファを設けてもよい。

【０１０６】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【０１０７】

【発明の効果】以上のように、請求項１に係る発明で
は、複数のデータ入出力バッファのうちのいずれかのデ
ータ入出力バッファを選択する選択手段と、選択された
データ入出力バッファを縮退テスト用のデータ入出力端
子に接続する切換手段とが設けられる。したがって、縮
退テスト時にすべてのデータ入出力バッファをテストで
きるので、ファイナルテストの受入不良がなくなり、テ
スト効率が改善される。

【０１０８】請求項２に係る発明では、請求項１に係る
発明に、複数のデータ入出力バッファのうち不良なデー
タ入出力バッファと置換するためのスペアデータ入出力
バッファと、その置換を行なう第１の置換手段とが設け
られる。この場合、不良なデータ入出力バッファを有す
る半導体記憶装置の救済が可能となる。

【０１０９】請求項３に係る発明では、請求項１または
２に係る発明に、複数のデータ入出力バッファのうちの
不良なデータ入出力バッファを他の正常なデータ入出力
バッファで置換するための第２の置換手段がさらに設け
られる。この場合は、不良なデータ入出力バッファを有
する半導体記憶装置の救済が可能となる。

【０１１０】請求項４に係る発明では、請求項１から３
のいずれかに係る発明に、各データ入出力バッファが正
常か否かをプログラムするためのプログラム手段がさら
に設けられる。この場合は、各データ入出力バッファが
正常か否かを容易に判別できる。

【０１１１】請求項５に係る発明では、請求項１から４
のいずれかに係る発明に、複数の入力バッファと、それ
らのうちの不良な入力バッファと置換するためのスペア
入力バッファと、その置換を実行する第３の置換手段と
がさらに設けられる。この場合は、不良な入力バッファ
を有する半導体記憶装置を救済できる。

【図面の簡単な説明】

【図１】 この発明に係る半導体メモリの原理的構成を
示すブロック図である。

【図２】 この発明の実施の形態１による半導体メモリ
の構成を示すブロック図である。

【図３】 図２に示した半導体メモリのアセンブリ後の
構成を示すブロック図である。

【図４】 図２に示した半導体メモリのデータ書込に関
連する部分の構成を示す回路ブロック図である。

【図５】 図４に示したＤＱバッファの構成を示す回路
ブロック図である。

【図６】 図４に示したメモリ回路の構成を示す回路ブ
ロック図である。

【図７】 図２に示した半導体メモリのデータ読出に関
連する部分の構成を示す回路ブロック図である。

【図８】 この発明の実施の形態２による半導体メモリ
の構成を示すブロック図である。

【図９】 図８に示した半導体メモリの要部を示す回路
ブロック図である。

【図１０】 図９に示した切換回路の構成を示す回路ブ
ロック図である。

【図１１】 図８に示したノーマル／スペア切換信号発
生回路の構成を示すブロック図である。

【図１２】 図１１に示したヒューズ回路の構成を示す
回路図である。

【図１３】 実施の形態２の変更例を示すブロック図で
ある。

【図１４】 実施の形態２の他の変更例を示すブロック
図である。

【図１５】 実施の形態２のさらに他の変更例を示すブ
ロック図である。

【図１６】 従来の半導体メモリの構成を示すブロック
図である。

【図１７】 図１６に示した半導体メモリのＩＯ縮退モ
ードにおける書込動作を説明するためのブロック図であ
る。

【図１８】 図１６に示した半導体メモリのＩＯ縮退モ
ードにおける読出動作を説明するためのブロック図であ
る。

【符号の説明】

１，８１，８４，１００ 半導体メモリ、２，３ 入力
バッファ群、４ 制御回路、５ モード切換信号発生回
路、６ ビット構成切換発生回路、７ ＤＱバッファ切
換信号発生回路、８，８５，８６ ＤＱバッファ切換回
路、８ａ〜８ｄ，１１ａ〜１１ｅ，１３ａ〜１３ｄ，１
８ａ〜１８ｈ，２１ａ〜２１ｅ，６１〜６６ 切換回
路、９，５１ ＤＱバッファ群、１０ ライトデータバ
ス、１１，１３，１８，２１ モード切換回路、１２，
１９ ビット構成切換回路、１２ａ〜１２ｄ セレク
タ、１４ ライトドライバ群、１４ａ〜１４ｄ ライト
ドライバ、１５ メモリ回路、１６ プリアンプ群、１
６ａ〜１６ｄ プリアンプ、２０ データ比較回路、Ｐ
１〜Ｐ４ ＤＱパッド、Ｐ５〜Ｐｎ 入力パッド、２
２．１〜２２．４ ＤＱピン、２２．５〜２２．ｍ 入
力ピン、３０ 入力保護回路、３１，３２ 抵抗素子、
３３，３４，３８〜４０，４４ａ，４４ｂ，７７Ｎチャ
ネルＭＯＳトランジスタ、３５ 入力初段回路、３６，
３７，７５，７６ＰチャネルＭＯＳトランジスタ、４１
入力後段回路、４２ 出力前段回路、４３ 出力最終
段回路、４５ メモリアレイ、４６ センスアンプ＋入
出力制御回路、４７ 行デコーダ、４８ 列デコーダ、
ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビ
ット線、ＳＡ センスアンプ、ＣＳＧ 列選択ゲート、
ＣＳＬ 列選択線、ＩＯ１〜ＩＯ４ データ入出力線
対、５０，５２，８２，８３ノーマル／スペア切換回
路、５０ａ〜５０ｄ，５２ａ〜５２ｄ，８９，９０切換
回路、５１ａ〜５１ｄ，８７ ノーマルＤＱバッファ、
５１ｅ〜５１ｈ，８８ スペアＤＱバッファ、５３ ノ
ーマル／スペア切換信号発生回路、５３ａ〜５３ｄ ヒ
ューズ回路、７１〜７４ インバータ、７８ ヒュー
ズ、７９ ＮＡＮＤゲート、１０１ テスタ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のデータ入出力端子を予め定められ
   た１つのデータ入出力端子に縮退するテストモードを有
   する半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
   イ、 それぞれが前記複数のデータ入出力端子と前記メモリア
   レイとの間でデータの入出力を行なうための複数のデー
   タ入出力バッファ、 前記複数のデータ入出力バッファのうちのいずれかのデ
   ータ入出力バッファを選択する選択手段、および前記選
   択手段によって選択されたデータ入出力バッファを前記
   予め定められたデータ入出力端子に接続する切換手段を
   備える、半導体記憶装置。
2. 【請求項２】 さらに、前記複数のデータ入出力バッフ
   ァのうちの不良なデータ入出力バッファと置換するため
   のスペアデータ入出力バッファ、および前記不良なデー
   タ入出力バッファを前記スペアデータ入出力バッファで
   置換するための第１の置換手段を備える、請求項１に記
   載の半導体記憶装置。
3. 【請求項３】 さらに、前記複数のデータ入出力バッフ
   ァのうちの不良なデータ入出力バッファを他の正常なデ
   ータ入出力バッファで置換するための第２の置換手段を
   備える、請求項１または請求項２に記載の半導体記憶装
   置。
4. 【請求項４】 さらに、各データ入出力バッファに対応
   して設けられ、対応のデータ入出力バッファが正常か否
   かをプログラムするためのプログラム手段を備える、請
   求項１から請求項３のいずれかに記載の半導体記憶装
   置。
5. 【請求項５】 さらに、制御信号およびアドレス信号を
   含む外部信号を入力するための複数の入力バッファ、 前記複数の入力バッファのうちの不良な入力バッファと
   置換するためのスペア入力バッファ、および前記不良な
   入力バッファを前記スペア入力バッファで置換するため
   の第３の置換手段を備える、請求項１から請求項４のい
   ずれかに記載の半導体記憶装置。