KR20030082540A - 집적된 전력증폭기를 구비한 ｃｍｏｓ 송수신기 - Google Patents

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KR20030082540A
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Abstract

본 발명은 통신신호를 증폭하기 위한 항복 회피 트랜지스터 구조를 제공한다. 상기 구조는 입력무선주파수신호를 수신하기 위한 제1게이트 및 접지에 접속된 소스를 갖는 제1의 NMOS 트랜지스터를 포함한다. 상기 제1게이트는 제1절연체 위쪽에 배치되고, 상기 제1의 NMOS 트랜지스터는 제1상호컨덕턴스 및 그것과 연관된 제1항복전압을 가진다. 또한, 상기 제1의 NMOS 트랜지스터, 기준 DC 전압에 접속된 게이트 및 증폭된 무선신호에 출력을 제공하는 드레인을 갖는 제2의 NMOS 트랜지스터도 포함되며, 부하는 상기 기준 DC 전압과 상기 제2의 NMOS 트랜지스터의 드레인 사이에 배치된다. 상기 제2게이트는 제2절연체 위쪽에 배치되고, 상기 제2의 NMOS 트랜지스터는 제2상호컨덕턴스 및 그것과 연관된 제2항복전압을 가지며, 상기 제2절연체는 상기 제1절연체보다 두꺼울 수 있다. 이는 제2상호컨덕턴스보다 큰 제1상호컨덕턴스 및 제1항복전압보다 큰 제2항복전압을 발생시킨다.

Description

집적된 전력증폭기를 구비한 ＣＭＯＳ 송수신기{CMOS TRANSCEIVER HAVING AN INTEGRATED POWER AMPLIFIER}
송수신기는 통신신호들을 각각 송신 및 수신할 수 있는 송신기 및 수신기를 포함하는 공지된 회로이다. 종래, 상기 송신기는 전송될 신호의 증폭의 최후 스테이지를 제공하는 전력증폭기("PA"로도 알려짐)를 포함한다.
종래의 대부분의 설계에 있어서, 전력증폭기는 송신기 및/또는 송수신기의 여타의 부품들에서 물리적으로 분리되는 구성요소로서 구현된다. 전력증폭기는 통상적으로 갈륨 비소(GaAs) 또는 실리콘 양극 접합 트랜지스터(SiBJT)로 만들어진 것이 사용되는데, 그 이유는 상기 트랜지스터들이 n-채널 트랜지스터이거나 p-채널 트랜지스터이건 간에, CMOS 회로내에 만들어지는 트랜지스터보다 본질적으로 보다 높은 항복전압을 가지기 때문이다. 이러한 설계는 소정의 증폭 특성을 갖는 전력증폭기를 가능하게 하는 반면 비용이 많이 든다. GaAs, SiBJT 또는 여타의 non-CMOS 전력증폭기는 CMOS 집적회로내의 트랜지스터보다 고가일 뿐만 아니라, 상기 non-CMOS 전력증폭기는 송신기 및/또는 송수신기의 구성요소와 동일한 집적회로칩상에 형성될 수 없다. 이러한 요인 모두가 형성되는 송수신기의 전반적인 비용을 높이는 결과를 초래한다.
전력증폭기를 포함하여, 대부분의 송신기 및 수신기 회로가 하나의 칩상에 있는 송수신기가 이롭다는 사실을 알고 있다. 예를 들어, 1999 IEEE 국제 고체회로 협의회에 제출된 T.Cho 등의A Single Chip CMOS Direct-Conversion Transceiver for 900 MHz Spread Spectrum Digital Cordless Phones제목의 논문에는, 집적된 전력증폭기를 포함하는 CMOS 송수신기 칩이 개시되어 있다. 이러한 전력증폭기는 3-스테이지 AB급 증폭기로서 구현된다. 이러한 전력증폭기는 여타의 많은 송수신기 구성요소와 동일한 집적회로칩상에 집적되지만, 상술된 전력증폭기는 여러 단점들을 가진다.
이러한 단점 가운데 하나는 상기 회로가 트랜지스터 항복전압을 월등히 초과하는 공급전압을 견디도록 설계되지 않는다는 점이다. 특히, 상호컨덕턴스가 높은 딥-서브마이크론 CMOS 회로에 사용되는 트랜지스터들은 공급전압보다 충분히 높은 접합 전압을 신뢰할만하게 견딜 수 없다. 하지만, 집적된 RF 전력증폭기는, RFout 노드에서의 전압이 0 내지 적어도 2*Vdd 사이에서 움직이고, 회로의 출력에서의 유도 부하에 의하여 진폭이 형성될 수 있을 때 가장 효과적이다. 상기 유도 부하는 통상적으로 전력증폭기의 출력 트랜지스터의 서플라이와 드레인 사이에 연결된 인덕터이다. 나아가, RFout 노드는 통상적으로 안테나에 직접 연결되기 때문에, 전력증폭기로 되돌아가 반사되는 송신전력의 가능성은 RFout 노드에서의 최대 전압을4*Vdd까지 근접하게 한다. 이러한 전압은 현 CMOS 디바이스의 항복전압의 한도를 매우 뛰어넘는 것으로, 예상치 못한 성능 저하 또는 디바이스 손상을 초래할 수 있다.
또 다른 단점으로, 상기 집적된 전력증폭기는 비선형 동작을 제공한다는 점이다. 또한, 실질적으로 기가헤르츠 범위의 보다 높은 주파수가 아닌, 900MHz의 범위내에서 동작하도록 되어 있다.
더 나아가, 집적된 전력증폭기는 실질적인 개수의 송신기 및 수신기 구성요소를 가지고 하나의 CMOS 칩상에 제조되는데, 이는 필요한 핀의 개수를 그에 맞게 증가시킨다. 하지만, 핀을 늘리는 것은 가용회로에 있어 반드시 필요한 사항이 아니다. 그 이유는, 본 발명의 발명자들이 발견한 바와 같이, 동작시에 전력증폭기에 의하여 발생되는 열에너지의 소산에 대비하는 반도체패키지가 필요하기 때문이다.
이에 따라, 하나의 CMOS 칩에 집적되는 전력증폭기는 여러 단점, 바람직하게는 상술된 단점들을 모두 극복할 수 있는 것이 바람직하다.
본 발명은 집적회로전력증폭기에 관한 것으로, 특히 해당 기가헤르츠 주파수대역내에서 실질적으로 선형 동작을 허용하는 소정의 상보성 금속 산화막 반도체(CMOS) 회로 구성요소와 집적되는 전력증폭기에 관한 것이다.
본 발명의 상기 및 기타 목적, 특징 및 장점들은 제한없는 본 발명의 예시적인 실시예에 의한 도면을 참조하여 아래에 상세히 설명하고, 본 발명의 같은 참조부호들은 여러 도면에서도 같은 부분들을 나타낸다.
도 1은 본 발명에 따른 항복 회피 트랜지스터 구조를 예시한 도면;
도 2는 본 발명에 따른 집적된 송수신기칩의 블록 다이어그램;
도 3은 본 발명에 따른 집적된 송수신기칩의 송신기의 전력증폭기부의 블록 다이어그램;
도 4는 본 발명에 따른 집적된 송수신기 칩의 송신기의 전력증폭기부의 회로도;
도 5a 내지 도 5c는 본 발명에 따른 집적된 송수신기 칩과 패키징 및 회로 구성요소 위치들의 다이어그램;
도 6a 및 도 6b는 본 발명에 따른 본드패드의 평면도 및 단면도; 및
도 7은 본 발명에 따른 집적된 송수신기 칩의 송신기의 전력증폭기부의 또 다른 실시예를 예시한 도면이다.
본 발명은 바람직한 실시예에서, 전자기 신호와 같은 통신신호, 통상적으로는 무선주파수신호를 증폭하기 위한 항복 회피(breakdown resistant) 트랜지스터 구조를 제공한다. 이러한 구조는 입력 무선주파수신호를 수신하기 위한 제1게이트 및 접지에 연결된 소스를 갖는 제1의 NMOS 트랜지스터를 포함한다. 상기 제1게이트는 제1절연체 위쪽에 배치되고, 상기 제1의 NMOS 트랜지스터는 제1상호컨덕턴스 및 그와 관련된 제1항복전압을 가진다. 또한, 제1의 NMOS 트랜지스터의 드레인에 연결된 소스, 기준 DC 전압에 연결된 게이트 및 증폭된 무선신호에 출력을 제공하는 드레인을 갖는 제2의 NMOS 트랜지스터도 포함되며, 부하는 기준 DC 전압과 제2의 NMOS 트랜지스터의 드레인 사이에 배치된다. 제2게이트는 제2절연체 위쪽에 배치되고, 상기 제2의 NMOS 트랜지스터는 제2상호컨덕턴스와 그와 관련된 제2항복전압을 가지며, 상기 제2절연체는 상기 제1절연체보다 두꺼워질 수 있다. 이것은 제2상호컨덕턴스보다 큰 제1상호컨덕턴스 및 제1항복전압보다 큰 제2항복전압을 발생시킨다.
본 발명은 또한 바람직한 실시예에서, 차동입력증폭스테이지, 제1레벨시프트, 차동드라이빙스테이지, 제2레벨시프트스테이지 및 차동출력스테이지를 포함하는 차분통신신호를 증폭하기 위한 집적회로칩장치를 제공한다.
나아가, 본 발명은 바람직한 실시예에서, 패키지의 일측 주변에만 단자를 포함하는 반도체패키지내에 패키징되는 집적회로칩을 포함하고, 상기 패키지의 일측상의 금속접지면을 포함한다. 주변영역내에, 그리고 반도체칩상의 그 위쪽에, 차동입력증폭스테이지 및 차동드라이버증폭스테이지가 배치된다. 상기 차동출력스테이지는 금속접지면 위쪽에 배치되어, 차동입력증폭스테이지, 차동드라이버증폭스테이지 및 차동출력스테이지에 의하여 발생된 열에너지에 대한 열발산판(heat sink)으로 작용한다.
따라서, 본 발명은 실질적으로 선형 동작을 제공하는 소정의 CMOS 송수신기 칩 구성요소와 집적되는 전력증폭기를 제공할 수 있는 이점이 있다.
본 발명은 기가헤르츠 범위내의 주파수에서 동작하는 소정의 CMOS 송수신기칩 구성요소와 집적되는 전력증폭기를 제공할 수 있는 이점이 있다.
본 발명은 또한 전력증폭기 트랜지스터의 효율을 증가시키기 위하여 레벨 시프팅을 제공하는 소정의 CMOS 송수신기 구성요소와 집적되는 전력증폭기를 제공할 수 있는 이점이 있다.
본 발명은 또한 게이트 캐패시턴스 및 노이즈의 영향을 줄이기 위하여 소정의 CMOS 송수신기 구성요소와 집적되는 전력증폭기의 레벨 시프팅이 유도 바이어스에 제공될 수 있는 이점이 있다.
본 발명은 또한 소정의 CMOS 송수신기 구성요소와 집적되는 전력증폭기에 항복-회피 연속(cascade) 구조를 제공할 수 있는 이점이 있다.
본 발명은 또한 동작시 전력증폭기에 의해 발생되는 열에너지의 소산을 위하여 소정의 CMOS 송수신기 구성요소와 집적되는 전력증폭기에 반도체패키지를 제공할 수 있는 이점이 있다.
도 1은 후술하는 바와 같이, 본 발명의 일 형태로서, 소정의 CMOS 회로 구성요소와 집적되는 전력증폭기의 최종 출력스테이지에 사용되는 항복 회피 트랜지스터 구조(10)를 예시한다. 이러한 출력스테이지의 기본 토폴로지는 2개의 NMOS 트랜지스터(12, 14)이다. 예시된 바와 같이, 전자기신호와 같은 통신신호, 통상적으로는 무선주파수신호(여기서는 무선주파수입력신호(Rfin)로서 기재됨)는 트랜지스터 (10)의 게이트에 입력되고, 트랜지스터(14)의 게이트는 전원공급전압(Vdd)에 접속된다. 트랜지스터(12)는 전력증폭에 필요한 상호컨덕턴스를 제공하고, 트랜지스터(14)는 RFout 노드상에 발생하는 높은 전압 스윙으로부터 트랜지스터(12)를 보호한다. 트랜지스터(14)는 단위전류게인을 가지도록 접속되기 때문에, 트랜지스터(12)의 상호컨덕턴스를 충분히 떨어뜨리지 않아, 그 항복전압을 초과하지 않고도 전압 진폭이 RFout에서 2*Vdd까지 견딜 수 있다. 또한, 트랜지스터(12)와 트랜지스터(14)간의 소스-드레인 접속부에 나타나는 전압은 RFout 전압의분할된 버전이고, 따라서 그러한 과도한 전압 스윙은 트랜지스터(12)의 접합에 나타나지 않는다.
또한, 증폭기의 성능은 트랜지스터(12)의 상호컨덕턴스에 의하여 주로 설정되므로, 트랜지스터(14)는 보다 두꺼운 게이트-산화물을 사용하여 항복-전압을 최적화하도록 선택될 수 있다. 특히, 소정의 집적회로 기술들은 상이한 트랜지스터가 상이한 게이트-산화물 두께를 가지게 한다. 어떤 프로세스에서는, 2개의 상이한 두께가 이용될 수 있다. 이러한 프로세스가 사용되는 경우, 트랜지스터(14)가 트랜지스터(12)보다 두꺼운 게이트 산화물 두께를 가지도록 만들어진다면, 트랜지스터(12)는 보다 높은 상호컨덕턴스를 위해 최적화되지만, 홀로 사용된다면 보다 낮은 항복전압을 발생시킬 것이다. 하지만, 보다 두꺼운 게이트-산화물을 갖는 트랜지스터(14)는 보다 높은 항복전압을 발생시키도록 최적화되기 때문에, 이것은 RFout 노드상에 발생하는 높은 전압 스윙으로부터 트랜지스터(12)를 보호한다. 또한, 이는 잠재적으로 전력증폭기로 하여금 보다 높은 공급전압을 가지고 사용되도록 함으로써, 전력증폭기 설계를 용이하게 하고, 잠재적으로 효율을 개선시킨다. 트랜지스터(14)의 줄어든 상호컨덕턴스는 전체 회로의 성능을 떨어뜨리지 않고, 보다 높은 항복 특성 및 보다 낮은 상호컨덕턴스 특성을 갖는 단일 트랜지스터를 사용하는 구조에 있어 이점이 있다.
상기 언급된 트랜지스터 구조(10)는, 후술되는 바와 같이, CMOS 집적회로 송수신기에 사용된다.
도 2는 본 발명에 따른 송수신기 집적회로(100)의 블록 다이어그램을 예시하며, 그 구성요소들은 상기 집적회로(100)에 대한 입력 및 출력으로서의 역할을 담당한다. 도 2에 도시된 바와 같이, 수신신호경로(52) 및 송신신호경로(54)가 있다. 송수신기 IC(100)내의 송신기블록(200)은, 집적된 전력증폭기를 포함하는 송신기블록(200)이므로 매우 상세히 기술되겠지만, 여타의 구성요소들은 적절한 문맥에 맞게 하이레벨로 기술될 것이다.
수신신호경로(52)를 따르면, 무선주파수신호, 바람직하게는 5GHz에 센터링되는 20 또는 40MHz 대역을 갖는 신호들이 안테나(60)에 입력된다. 수신모드에 있어서, 스위치(63)는 상기 수신신호경로(52)가 사용되도록 구성된다. 대역통과필터(62), 밸룬(balun; 64) 및 캐패시터(66)는, 송수신기 IC(100)내의 수신기(150)가 입력신호들을 다운변환(downconvert)할 수 있도록, 수신된 RF 입력신호를 성형 및 매칭시켜, 기저대역 직교(I, Q) 입력신호를 만들 수 있다. 이러한 I 및 Q 입력신호들은 저역필터(68)에 의하여 저역필터링되고, 아날로그 디지털 변환기(70)에 의하여 각각 디지털화된 후, 추가 프로세싱을 위하여 디지털신호프로세서(DSP; 72)로 입력된다.
송신신호경로(54)에 따르면, 상기 DSP(72)로부터의 출력디지털신호들은 디지털 아날로그 변환기(80)에 의하여 기저대역 직교 I 및 Q 출력신호로 변환된 다음, 저역필터(82)에 의하여 각각 저역필터링된 후, 송수신기 IC(100)내의 송신기(200)에 의하여 수신된다. 송신기(200)는 RF 출력신호를 얻기 위하여 수신된 기저대역 I 및 Q 출력신호를 업변환(upconvert) 및 증폭한다. 그 후, 상기 RF 출력신호들은, 송신신호경로(54)가 사용되도록 스위치(63)가 구성되는 경우, 캐피시터(84),밸룬(86) 및 대역통과필터(62)를 사용하여 안테나(60)의 특성에 맞게 성형 및 매칭된다.
또한, 도 2에는 집적된 송수신기(100) 안팎으로 여타의 실질적인 구성요소들이 있는데, 주파수합성기(160), 바람직한 실시예에서 32MHz에서 동작하는 외부 크리스털(162), 합성기용 외부 루프필터(164) 및 채널 선택용 저역필터(166)를 포함한다.
도 3은 송신기(200)의 전력증폭기부(205)의 보다 상세한 다이어그램을 제공한다. 입력 스테이지(210)는 그 입력으로서, 알려진 바와 같이, 트루(true) 및 보수 성분을 갖는 업변환된 완전 차분 RF 신호(Rfin+, Rfin-)를 수신한다. 업변환은 4GHz 및 1GHz 국부발진기신호를 가지고 직교 믹서를 사용하여 이루어질 수 있다.
도시된 바와 같이, 수신된 Rfin+ 및 Rfin- 업변환된 신호들은 입력스테이지(210)에 의하여 증폭되고, 제1레벨시프트스테이지(230)를 사용하여 레벨 시프트된 후, 드라이버스테이지(250)에 의하여 증폭된다. 그 후, 드라이버스테이지(250)의 출력은, 출력스테이지(290)로 입력되기 전에, 제2레벨시프트스테이지 (270)를 이용하여 다시 레벨 시프트된다. 출력스테이지(290)는 앞서 도 1을 참조하여 기술된 트랜지스터 구조로 이루어져 있으며, 아래에 추가로 살펴볼 것이다.
입력스테이지(210), 드라이버스테이지(250) 및 출력스테이지(290)는 각각 연속 구조로 조합된 공통-소스 및 공통-게이트 증폭기로 형성되며, 이하 명백해진다. 도 3에 도시된 바와 같이, 드라이버 및 출력스테이지(250, 290)는 그것에 게이트 바이어스 전압을 제공하기 위하여, 바이어스블록(310, 320)에 의하여 바이어싱된다.
또한, 전하펌프(330)는 입력스테이지(210) 및 드라이버스테이지(250)에 Vdd 기준전압(예:2.5볼트)보다 높은 기준전압(예:3.3볼트)을 제공하도록 사용되며, 이하 명백해진다. 이하 추가로 기술되는 입력스테이지(210)와 같은 소정의 증폭기스테이지에 있어서는, 고전압원이 정상보다 낮은 실제전압을 가지는 동시에, 저전압원이 정상보다 높은 실제전압을 가지는 것을 피하도록 주의를 해야 한다는 점에 유의한다. 따라서, 전하펌프는 보다 낮은 전압레벨을 가지고 직렬로 변화하는 보다 높은 전압레벨을 가지는 것이 바람직하다.
도 4는 도 3의 회로를 보다 상세히 예시한다. 도시된 바와 같이, 입력스테이지(210)는 전류원(215)에 접속되는 공통 소스를 갖는 NMOS 트랜지스터(212, 214)로 이루어져 있다. 또한 그 각각의 게이트에, 사전에 업변환된 Rfin+ 및 Rfin- 신호 가운데 하나를 각각 입력시킨다. NMOS 트랜지스터(216, 218) 각각은 트랜지스터(212, 214)의 드레인에 각각 접속된 그 소스를 가지며, 3.3 볼트와 같은 Vdd보다 높은 전하펌프전압인 입력게이트전압에 연결된다. 트랜지스터(216, 218)의 드레인은 제1레벨시프트스테이지(230)로의 출력을 형성한다. 3.3 볼트와 같은 Vdd보다 높은 공급전압 사이에 배치되면, 각 트랜지스터(216, 218)의 드레인은 각각 인덕터(220, 222)이고, 상기 인덕터는 통상적으로 0.5n 내지 5n 헨리의 범위내에 있다.
제1레벨시프트스테이지(230)는 블로킹캐패시터(232, 234) 및 션트인덕터 (236, 238)를 포함한다. 캐패시터(232, 234)의 크기는 집적회로(100)상의 가용면적에 의하여 제한되기 때문에, 캐패시터(232, 234)의 크기는 각각 통상적으로 0.1p 내지 10p 패럿 사이에 있고, 인덕터(236, 238)는 통상적으로 0.2n 내지 5n 헨리의 범위내에 있다. 그 결과, 블로킹캐패시터의 존재는 드라이버스테이지(250)의 게이트 바이어스를 VDD보다 낮은 전압으로 설정가능하게 하며, 이는 드라이버 트랜지스터의 능력을 향상시켜, 포화상태로 유지되면서, 드레인에서의 큰 전압 스윙을 견디도록 한다. 하지만, 캐패시터(232, 234) 크기의 블로킹캐패시터는 홀로, 상기 블로킹캐패시터(예:232)와 드라이버스테이지의 게이트에서 생성된 캐패시터(예:후술되는 트랜지스터(252)) 사이에 전압 분할기를 생성하여, 바람직하지 않은 신호 감쇠를 초래한다. 따라서, 션트인덕터(예:236)는 드라이버스테이지 트랜지스터(예:252)의 게이트와 병렬로 사용되어, 실질적으로 게이트 캐패시턴스를 공진시키므로, 블로킹캐패시터에 걸친 신호 전송을 개선시킬 수 있다. 드라이버스테이지로의 게이트 바이어스전압은 션트인덕터(236, 238)를 통해 바이어스블록(240)으로부터 인가된다.
드라이버스테이지(250)에서, NMOS 트랜지스터(252, 254)는 접지에 접속되는 공통 소스를 가진다. 그 각각의 게이트에는 제1입력스테이지(210)에서 증폭된, 사전에 업변환된 완전 차분출력신호가 각각 입력되고, 제1레벨시프트스테이지(230)에 의하여 레벨시프트된다. NMOS 트랜지스터(256, 258) 각각은 트랜지스터(252, 254)의 드레인에 접속된 그 소스를 각각 가지며, Vdd의 입력 게이트 전압에 연결된다. 트랜지스터(256, 258)의 드레인은 제2레벨시프트스테이지(270)에 대한 입력을 형성한다. Vdd보다 높은 전압원 사이에 배치되면, 각 트랜지스터(256, 258)의 드레인은각각 인덕터(260, 262)이고, 상기 인덕터는 통상적으로 0.5n 내지 5n 헨리의 범위내에 있다.
제2레벨시프트스테이지(270)는 블로킹캐패시터(272, 274) 및 션트인덕터 (276, 278)를 포함한다. 캐패시터(272, 274)의 크기는 각각 통상적으로 1~3 피코패럿 사이에 있고, 인덕터(236, 238)는 통상적으로 0.5~2 나노헨리의 범위내에 있다. 제2레벨시프트스테이지는 상기 제1레벨시프트스테이지와 동일한 기능성을 제공하므로, 출력스테이지(290)의 게이트 바이어스는 VDD보다 낮은 전압으로 설정되고, 또한 바람직하지 않은 신호를 최소화할 수 있어, 상술된 바와 같이, 블로킹캐패시터에 걸친 신호 전송을 개선시킬 수 있다. 출력스테이지로의 게이트 바이어스 전압은 션트인덕터(276, 278)를 통해 바이어스블록(320)으로부터 인가된다.
출력스테이지(290)는 각각의 I 및 Q 신호경로상의 상술된 항복 회피 트랜지스터 구조(10)를 사용한다. 따라서, 각각의 NMOS 트랜지스터(292, 294)는 높은 상호컨덕턴스 트랜지스터로서 최적화되는 반면, 트랜지스터(296, 298)는 상술된 바와 같이 보다 높은 항복전압을 만들도록 최적화된다. 도시된 바와 같이, 트랜지스터(296, 298)의 게이트는 DSP(71)에 의하여 제어되는 (paon) 제어신호상의 전력증폭기에 각각 접속된다.
상술된 3스테이지 완전-차분, 선형 A급 전력증폭기(205)는 통상적인 조건(50 C)하에 24dBm(250mW)의 출력전력을 생산할 수 있다. (P1dB로 정의된) 증폭기의 최대 선형 전력은 대략 22.5dBm(178mW)이다. 따라서, 전력증폭기(205)는, 특정 설계 및 상기 제공되는 사용을 위하여, 1dB 게인 압축 전력으로부터 백오프의 5dB로 적어도 17.5dBm(56.5mW)의 평균 전력을 전달할 수 있다.
통상적으로 RF 주파수인 해당 주파수 및 전력증폭기(205)의 동작에 있어서, 트랜지스터의 기하학구조는 적절하게 선택되어야 한다. 증폭기스테이지(210, 250, 270)를 준비하는 트랜지스터의 속도는 채널의 길이에 반비례하므로, 신호경로내의 모든 트랜지스터는 240nm와 같은 설계 규칙이 허용되는 최소 채널 길이로 설계되는 것이 바람직하다. 부가적으로, 큰 디바이스 폭은 바람직하지 않은 게이트 저항을 초래할 수 있고, 각 트랜지스터는 그 폭이 소정 측정치를 넘지 않도록 하는 크기이다. 최소 채널 길이가 240nm인 설계 규칙에 있어 유용한 최대값은 5um으로 결정되었다. 이에 따라, 소정의 출력전력에 필요한 큰 트랜지스터 크기를 달성하기 위해서는, 대략 5um의 폭과 240nm의 길이를 갖는 셀이 소요 크기로 트랜지스터를 형성하도록 반복된다. 바람직한 실시예에서, 예를 들어 입력스테이지(210)의 트랜지스터(212, 214)는 함께 병렬로 사용되는 48개의 디바이스를 포함하고(각 차동측상에 24개씩), 드라이버스테이지(250)의 트랜지스터(252, 254)는 함께 병렬로 사용되는 72개의 디바이스를 포함하고(각 차동측상에 36개씩), 출력스테이지(290)의 트랜지스터(292, 294)는 함께 병렬로 사용되는 220개의 디바이스를 포함하여(각 차동측상에 110개씩), 소정의 출력전력을 얻을 수 있다. 유사한 개수의 디바이스들은 각 출력스테이지의 기타 쌍의 트랜지스터(트랜지스터쌍 216~218; 256~258; 296~298)에 사용되는 것이 바람직하다.
동작시, 모든 증폭기스테이지(210, 250, 270)는 차동적이기 때문에, 접지본드를 통한 AC 전류는 이상적으로 0이다. 이는 접지본드와이어의 인덕턴스를 효과적으로 무효화하여, 각 증폭기스테이지가 통상적으로 고성능 GaAs RF 전력증폭기에서 발견되는 이면 접지-접점 또는 저인덕턴스 주문형 패키징없이도 알맞은 전력게인을 가지게 할 수 있다. 이러한 접근법은 통상적으로 단일 종단 신호로 안테나(60)를 구동하기 위하여 외부 밸룬(86)을 요구하며, 대략 0.5 ~ 1dB의 밸룬(86)을 통하여 상당한 삽입손실을 초래함으로써, 전력증폭기(205)로부터 보다 높은 전력 목표를 위한 요구사항이 생긴다. 그럼에도 불구하고, 집적된 전력증폭기의 장점들은 상술된 잠재적인 요건들에 따르는 잠재적인 단점들을 훨씬 뛰어넘는 것으로 측정되었다.
상기 논의에 있어서, A급 동작에 대한 기준은, 출력스테이지 트랜지스터들은 언제나 AC 스윙동안 내내 전류가 통하도록 각각의 증폭기스테이지(210, 250, 270)의 정지(quiescent) 전류가 충분히 높게 설정된다는 것을 의미한다. 이러한 모드에서 동작하는 전력증폭기의 이론상 최대 드레인 효율은 50%이다(부하에 전달되는 전체 1mW에 2mW의 DC 전력이 요구됨). A급 증폭기는 또한 출력신호진폭에 관계없이 일정한 DC 전력을 소산시켜, 신호 포락선이 최대레벨 아래에 있을 때, 훨씬 더 낮은 효율을 야기한다. 전력 소산의 명백한 단점에도 불구하고, 게인 및 선형성 성능을 최대화하기 위하여 A급 방법론이 사용된다. 동작에 있어 보다 높은 효율 모드는, DC 전류를 덜 소산시키면서, 집적된 증폭기 체인내에서 튜닝 및 디버깅하기에 보다 어려운 스테이지에 의하여 설정되는 시스템을 가진다.
또한, 전력증폭기(205)에 의하여 전달되는 출력전력은 동작범위내의 입력전압진폭의 선형함수인 것이 바람직하다. 정보는 전송된 신호의 진폭내에 포함되고,전력증폭기를 통한 진폭레벨의 일그러짐은 링크 품질을 떨어뜨린다. 신호 포락선이 변화하는 정도는 "첨두치 대 평균치 비"로 특징지어질 수 있고, 상기 첨두치 대 평균치 비는 보통 dB로 나타내는, 최대신호진폭 대 평균신호진폭의 비이다. 전력증폭기의 선형동작은 첨두치 대 평균치 비가 전력증폭기의 최대 선형 전력 능력으로부터 감산되어, 달성가능한 평균전력을 결정하는 것을 함축하고 있다. 바람직한 실시예에서, 전력증폭기의 최대선형전력은 22.5dBm이고, 예상되는 첨두치 대 평균치 비는 5dB이므로, 전송시에 이용가능한 평균 전력은 17.5dBm이다. 나아가, A급 동작으로 인하여, 전력증폭기는 항상 충분한 DC 전류를 끌어와 피크 전력으로 전송될 수 있으므로, 첨두치 대 평균치 신호가 증가되고, 전력증폭기의 동작 효율은 감소한다. 5dB의 첨두치 대 평균치 비에 따르면, A급 이상 증폭기의 최대 드레인 효율은 50%에서 16%로 낮아진다.
본 발명의 또 다른 형태는 드라이버스테이지(250) 및 출력스테이지(290)의 정지전류를 변화시키기 위하여, 각각의 바이어스블록(310, 320)내에 3비트 레지스터를 포함한 것이다. 상기 바이어스블록(310, 320)은, 게이트 바이어스전압 및 이에 따른 드라이버스테이지(250) 및 출력스테이지(290)의 정지전류를 변화시키기 위하여, 8개의 상이한 바이어스 가운데 하나가 사용되도록 하는 바이어스 구조를 각각 포함한다. 이러한 각각의 바이어스블록(310, 320)은, 3비트 레지스터의 상태에 따라, 별도의 분기들이 함께 스위칭되고 합산될 수 있는 전류미러를 사용하여 구현된다.
상기 집적된 전력증폭기 설계는 현재의 집적된 전력증폭기 설계에서 발견되지 않는 장점을 제공하지만, 더 나은 성능 향상을 위해서는 여타의 고려사항들이 고려될 수 있다. 일례로, 집적회로 송수신기의 열적 특성을 들 수 있다. 전력증폭기가 여타의 송수신기 구성요소와 집적되는 경우, 전력증폭기의 열적 영향은, 전력증폭기가 집적되지 않았을 때보다 훨씬 더 심각하게 여타의 회로 구성요소에 영향을 미친다. 또한, 본 발명에 따르면, 선형특성을 갖는 전력증폭기를 원하기 때문에, 전력증폭기에 의하여 발생된 열에너지를 소산시키는 것은 다양한 조건에 걸쳐 상기 선형특성들을 허용하는 것을 도울 수 있다.
전력증폭기부(205)를 포함하는, 수신기(150) 및 송신기(200)에 수신 및 송신된 다양한 신호들을 위해 외부 회로 구성요소로의 접속을 실행하는 핀 또는 단자들을 포함하는 집적된 송수신기(100)에서, 상기 핀 또는 단자의 소요 개수는 바람직한 실시예에서 50개를 넘을 정도로 많다. 이에 따라, 종래의 설계 철학이 사용되었다면, 집적회로 패키지의 전반적으로 하측을 따라 핀을 배치시키는 집적회로 패키징 기술을 사용할 것이다. 이러한 설계는 소요되는 핀 카운트를 제공하지만, 전력증폭기의 열에너지가 발생되어 열적 고려사항을 만족시키기가 어렵다는 것을 알 수 있었다.
이에 따라, 도 5a에 도시된 바와 같이, 본 발명은 패키지(400)의 주변을 따라 단자(410)들을 포함하는 무연 플라스틱 칩 캐리어 반도체패키지(400)를 사용한다. 또한, 도 5b에 도시된 바와 같이, 상기 패키지(400)는 패키지(400)의 하측을 따라 금속접지면(420)을 가진다. 도 5a에 도시된 바와 같이, 집적회로칩(100)내에서 전기접지에 대한 구성요소 접속부(101)는 전기적으로 상기 접지면에 접지된다.
도 5a는 수신기(150) 및 송신기(200)로 이루어진 구성요소들을 포함하는, 집적된 송수신기칩의 여러 구성요소들의 위치를 예시한다. 송신기(200)의 일부분인 전력증폭기(205)는, 전력증폭기(205)의 출력스테이지(290)의 출력이 에지로부터 대략 500um내에 있도록 집적회로의 에지에 위치되므로, 짧은 본드와이어(101)로 하여금 전력증폭기 접지부를 접지면에 접속시킬 뿐만 아니라, 가능한 짧게 단자(410)에 연결시키는 와이어(102)를 가진다. 접지면의 위치를 고려한 전력증폭기(205)의 레이아웃에 따르면, 전력증폭기로부터의 열에너지는 접지면에서 소산될 수 있다.
도 5c는 전력증폭기(205)의 여러 구성요소의 위치를 나타낸 평면도를 도시한다. 입력스테이지(210), 레벨시프트스테이지(230), 드라이브스테이지(250), 레벨시프트스테이지(270) 및 출력스테이지(290)는, 상기 출력스테이지(290) 특히 출력스테이지(290)의 출력들이 RF 본드패드(112) 및 표준 본드패드(110)에 가장 근접하도록 구성된다.
또한, 전력증폭기(205)의 출력스테이지(290)에서의 트랜지스터의 출력들은, 출력 트랜지스터와 직렬로 기생저항을 줄이기 위하여, 집적회로의 본드패드내에 집적된다. 도 6a 및 도 6b에 도시된 바와 같이, 표준 본드패드(110)와 관련된 기생캐패시턴스를 줄이기 위해서는, 금속1 및 금속2 층들이 RF 본드패드(112)에 사용되지 않는 반면, 금속1 및 금속2 층들이 표준 본드패드(110)에 사용된다. 즉, 단지 금속3, 금속4 및 금속5만이 본드패드(112)의 수동(passivation) 개구부 밑에 존재한다. 기생캐패시턴스와 관련된 저항손실을 더 줄이기 위하여, 본드패드(112)의 금속3 밑에 실리사이드된(silicided) p+ 확산 실드(120)가 사용된다.
또 다른 실시예에 있어서, 집적된 전력증폭기(205A)가 도 7에 도시되고, 여러 증폭기스테이지의 연속 구조가 유지되며, 특히 트랜지스터(10)를 사용하면, 도 1에 기술된 바와 같이 높은 항복전압을 갖는 트랜지스터(12)에 따라 높은 상호컨덕턴스를 가진다. 하지만, 상기 실시예에서는, 도 3 및 도 4에 상술된 레벨시프트스테이지가 생략되고, 하나의 게인 스테이지의 출력이 차기 게인 스테이지의 입력에 직접 연결된다. 도 7에 도시된 바와 같이, 제1게인스테이지(510)는 제2게인스테이지(530)에 직접 연결된다.
도 3의 게인스테이지(210)와 달리, 제1게인스테이지(510)는 Vdd(예:3.3볼트)를 초과하는 어떠한 전압보다는 오히려 Vdd 전압(예:2.5볼트)에 접속된다. 따라서, 상기 제1게인스테이지(510)는 전류원(580)에 접속되는 공통 소스를 갖는 NMOS 트랜지스터(512, 514)로 이루어진다. 또한, 그 각각의 게이트에는 사전에 업변환된 완전 차분신호들 가운데 하나가 각각 입력된다. NMOS 트랜지스터(516, 518) 각각은 트랜지스터(512, 514)의 드레인에 접속된 그 소스를 가지며, 3.3볼트와 같은 Vdd보다 높은 전하펌프전압인 입력게이트전압에 연결된다. 트랜지스터(516, 518)의 드레인은 제1레벨시프트스테이지(230)에 대한 출력을 형성한다. Vdd 전압원 사이에 배치되면, 각 트랜지스터(516, 518)의 드레인은 각각 인덕터(520, 522)이고, 상기 인덕터는 통상적으로 0.5n 내지 5n 헨리의 범위내에 있다.
제2게인스테이지(530)는 제1게인스테이지(510)에 직접 연결된다. 제2게인스테이지(530)는 전류원(590)에 접속되는 공통 소스를 갖는 NMOS 트랜지스터(532, 534)를 포함한다. 그 각각의 게이트에는 상기 제1게인스테이지(510)에서 증폭된 사전에 업변환된 완전 차분신호들 가운데 하나가 각각 입력된다. NMOS 트랜지스터(536, 538) 각각은 트랜지스터(532, 534)의 드레인에 각각 연결된 그 소스를 가지며, 3.3볼트와 같은 Vdd보다 높은 전하펌프전압인 입력게이트전압에 연결된다. 트랜지스터(536, 538)의 드레인은 제2게인스테이지(230)로부터 출력을 형성한다. 3.3볼트와 같은 Vdd보다 높은 전하펌프전압원 사이에 배치되면, 각 트랜지스터(536, 538)의 드레인은 각각 인덕터(540, 542)이고, 상기 인덕터는 통상적으로 0.5n 내지 5n 헨리의 범위내에 있다.
따라서, 도 7의 실시예에서는, 큰 면적을 요구하는 온-칩 레벨 시프트 캐패시터들이 필요하지 않기 때문에, 차지하는 면적을 줄일 수 있다. 하지만, 이는 205의 토폴로지보다 적은 양만을 스윙할 수 있는 출력전압의 희생으로 얻어진다. 이러한 설계에 있어서, 출력스윙은 신호 선형성을 희생하지 않고는 2.5V보다 낮아질 수 없다. 이는 입력게인스테이지(510)에서의 공급전압이 낮기 때문에, 트랜지스터(512, 514)와 같은 트랜지스터의 게이트전압이 510의 공급전압 가까이 제한되는데, 본 실시예에서는 입력신호의 DC성분이 대략 2.0 내지 2.5볼트 사이에 있기 때문이다. 205의 실시예에서는, 레벨-시프터를 사용함으로써 입력신호가 대략 0.8 내지 1.5V 사이의 보다 낮은 전압으로 되게 한다.
지금까지 본 발명은 특정 실시예를 참조하여 기술되었지만, 어느 정도의 수정, 다양한 변경 및 대체들이 가능하고, 소정의 경우에 본 발명의 특징들은 첨부된 청구항에 기술된 바와 같은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 여타의 특징들을 대응되게 사용하지 않고도 채택될 수 있음이 자명하다.

Claims (25)

  1. 연관된 부하를 가지는 출력에 대한 증폭된 무선주파수신호를 얻기 위한 기준 DC 전압을 갖는 회로에서 무선주파수신호를 증폭하기 위한 집적회로 트랜지스터 구조체에 있어서,
    입력무선주파수신호를 수신하는 제1게이트 및 접지에 접속된 소스를 갖는 제1의 NMOS 트랜지스터로서, 상기 제1게이트는 제1절연체 위쪽에 배치되고, 상기 제1의 NMOS 트랜지스터는 제1상호컨덕턴스 및 그것과 연관된 제1항복전압을 갖는 것을 특징으로 하는 상기 제1의 NMOS 트랜지스터; 및
    상기 제1의 NMOS 트랜지스터의 드레인, 기준 DC 전압에 연결된 게이트 및 증폭된 무선신호에 출력을 제공하는 드레인에 연결된 소스를 갖는 제2의 NMOS 트랜지스터로서, 부하는 상기 기준 DC 전압과 상기 제2의 NMOS 트랜지스터의 드레인 사이에 배치되며, 제2게이트는 제2절연체 위쪽에 배치되고, 상기 제2의 NMOS 트랜지스터는 제2상호컨덕턴스 및 그것과 연관된 제2항복전압을 가지는 것을 특징으로 하는 상기 제2의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  2. 제1항에 있어서,
    상기 제2절연체는 상기 제1절연체보다 두꺼워서, 상기 제1상호컨덕턴스가 상기 제2상호컨덕턴스보다 더 큰 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  3. 제2항에 있어서,
    상기 제2항복전압은 상기 제1항복전압보다 더 큰 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  4. 제1항에 있어서,
    상기 제2항복전압은 상기 제1항복전압보다 더 큰 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  5. 제1항에 있어서,
    상기 제2절연체는 실질적으로 상기 제1절연체와 동일한 두께인 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  6. 제1항에 있어서,
    상기 집적회로 트랜지스터 구조체는 금속접지면을 포함하는 반도체칩패키지내에 배치되고, 각각의 제1 및 제2의 NMOS 트랜지스터는 상기 접지면에 전기접속되는 부분을 가지는 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  7. 제6항에 있어서,
    상기 접지면으로의 전기접속부는 본드패드를 통한 전기접속부를 포함하는 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  8. 제6항에 있어서,
    상기 증폭된 무선신호용 출력은 집적회로의 에지의 500um내에 있는 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  9. 제8항에 있어서,
    상기 증폭된 무선신호용 출력은 무선신호 본드패드를 통하여 반도체칩패키지상의 단자에 접속되고, 상기 무선신호 본드패드는 그와 연관될 수 있는 복수의 모든 금속층보다 적게 포함되는 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  10. 제9항에 있어서,
    상기 무선신호 본드패드는 그 아래에 배치된 기판내에 확산층을 포함하는 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  11. 제9항에 있어서,
    상기 증폭된 무선신호용 출력은 5개의 층을 가질 수 있는 무선신호 본드패드상의 2개의 저부 전기층을 통하여 접속되지 않는 것을 특징으로 하는 집적회로 트랜지스터 구조체.
  12. 집적회로칩을 포함하는 차분무선주파수신호를 증폭시키는 장치에 있어서,
    상기 집적회로칩은,
    차분무선주파수신호를 수신하고, 증폭된 제1스테이지차분무선주파수신호를 발생시키는 연속된 제1의 MOS 트랜지스터를 포함하는 제1차동증폭스테이지;
    제1블로킹캐패시터 및 제1션트인덕터를 포함하고, 그를 통하여 증폭된 제1스테이지차분무선주파수신호를 전송할 수 있는 제1레벨시프트스테이지; 및
    상기 제1레벨시프트스테이지로부터 상기 증폭된 제1스테이지차분무선주파수신호를 수신하고, 증폭된 제2스테이지차분무선주파수신호를 발생시키는 연속된 제2의 MOS 트랜지스터를 포함하는 제2차동드라이빙스테이지를 포함하는 것을 특징으로 하는 장치.
  13. 제12항에 있어서,
    상기 제2차동드라이빙스테이지의 각각의 드라이빙스테이지는,
    입력무선주파수신호를 수신하기 위한 제1게이트 및 접지에 접속된 소스를 갖는 제1의 NMOS 트랜지스터로서, 상기 제1게이트는 제1절연체 위쪽에 배치되고, 상기 제1의 NMOS 트랜지스터는 제1상호컨덕턴스 및 그것과 연관된 제1항복전압을 가지는 것을 특징으로 하는 상기 제1의 NMOS 트랜지스터; 및
    상기 제1의 NMOS 트랜지스터의 드레인, 기준 DC 전압에 연결된 게이트 및 증폭된 무선신호에 출력을 제공하는 드레인에 연결된 소스를 갖는 제2의 NMOS 트랜지스터로서, 부하는 기준 DC 전압과 상기 제2의 NMOS 트랜지스터의 드레인 사이에 배치되며, 제2게이트는 제2절연체 위쪽에 배치되고, 상기 제2의 NMOS 트랜지스터는 제2상호컨덕턴스 및 그것과 연관된 제2항복전압을 가지는 것을 특징으로 하는 상기 제2의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 장치.
  14. 제13항에 있어서,
    상기 제2절연체는 상기 제1절연체보다 두꺼워서, 상기 제1상호컨덕턴스가 상기 제2상호컨덕턴스보다 더 큰 것을 특징으로 하는 장치.
  15. 제14항에 있어서,
    상기 제2항복전압은 상기 제1항복전압보다 더 큰 것을 특징으로 하는 장치.
  16. 제13항에 있어서,
    상기 제2항복전압은 상기 제1항복전압보다 더 큰 것을 특징으로 하는 장치.
  17. 제13항에 있어서,
    상기 제2절연체는 실질적으로 상기 제1절연체와 동일한 두께인 것을 특징으로 하는 장치.
  18. 제12항에 있어서,
    제2블로킹캐패시터 및 제2션트인덕터를 포함하고, 그를 통하여 증폭된 제2스테이지차분무선주파수신호를 전송할 수 있는 제2레벨시프트스테이지; 및
    상기 제2레벨시프트스테이지로부터 상기 증폭된 제2스테이지차분무선주파수신호를 수신하고, 증폭된 제3스테이지차분무선주파수신호를 발생시키는 연속된 제3의 MOS 트랜지스터를 포함하는 제3차동스테이지를 더욱 포함하는 것을 특징으로 하는 장치.
  19. 제12항에 있어서,
    상기 제3차동드라이빙스테이지의 각각의 드라이빙스테이지는,
    입력무선주파수신호를 수신하기 위한 제1게이트 및 접지에 접속된 소스를 갖는 제1의 NMOS 트랜지스터로서, 상기 제1게이트는 제1절연체 위쪽에 배치되고, 상기 제1의 NMOS 트랜지스터는 제1상호컨덕턴스 및 그것과 연관된 제1항복전압을 가지는 것을 특징으로 하는 상기 제1의 NMOS 트랜지스터; 및
    상기 제1의 NMOS 트랜지스터의 드레인, 기준 DC 전압에 연결된 게이트 및 증폭된 무선신호에 출력을 제공하는 드레인에 연결된 소스를 갖는 제2의 NMOS 트랜지스터로서, 부하는 기준 DC 전압과 상기 제2의 NMOS 트랜지스터의 드레인 사이에 배치되며, 제2게이트는 제2절연체 위쪽에 배치되고, 상기 제2의 NMOS 트랜지스터는 제2상호컨덕턴스 및 그것과 연관된 제2항복전압을 가지는 것을 특징으로 하는 상기 제2의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 장치.
  20. 제19항에 있어서,
    상기 제2절연체는 상기 제1절연체보다 두꺼워서, 상기 제1상호컨덕턴스가 상기 제2상호컨덕턴스보다 더 큰 것을 특징으로 하는 장치.
  21. 제20항에 있어서,
    상기 제2항복전압은 상기 제1항복전압보다 더 큰 것을 특징으로 하는 장치.
  22. 제19항에 있어서,
    상기 제2항복전압은 상기 제1항복전압보다 더 큰 것을 특징으로 하는 장치.
  23. 제19항에 있어서,
    상기 제2절연체는 실질적으로 상기 제1절연체와 동일한 두께인 것을 특징으로 하는 장치.
  24. 제13항에 따른 집적회로에 있어서,
    상기 집적회로칩은 반도체패키지내에 패키징되고, 상기 반도체패키지는 상기 패키지의 일측 주변부에만 단자를 포함하며, 상기 주변부내에서 상기 패키지의 일측상에 금속접지면을 포함하고, 차동입력증폭스테이지, 차동드라이버증폭스테이지 및 차동출력스테이지는 상기 금속접지면 위쪽에 배치되며, 이에 따라 상기 금속접지면은 상기 차동입력증폭스테이지, 차동드라이버증폭스테이지 및 차동출력스테이지에 의하여 발생된 열에너지를 위한 열발산판을 제공하는 것을 특징으로 하는 장치.
  25. 집적회로칩을 포함하는 차분무선주파수신호를 증폭하는 장치에 있어서,
    상기 집적회로칩은,
    상기 차분무선주파수신호를 수신하고, 증폭된 제1스테이지차분무선주파수신호를 발생시키는 연속된 제1의 MOS 트랜지스터를 포함하는 제1차동증폭스테이지로서, 소정의 제1공급전압이 공급되는 상기 제1차동증폭스테이지;
    상기 제1증폭스테이지로부터 상기 증폭된 제1스테이지차분무선주파수신호를 수신하고, 증폭된 제2스테이지차분무선주파수신호를 발생시키는 연속된 제2의 MOS 트랜지스터를 포함하는 제2차동증폭스테이지로서, 상기 제1공급전압보다 큰 소정의 제2공급전압이 공급되는 상기 제2차동증폭스테이지를 포함하는 것을 특징으로 하는 장치.
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