JPH10145148A - 負帰還回路 - Google Patents
負帰還回路Info
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- JPH10145148A JPH10145148A JP29901596A JP29901596A JPH10145148A JP H10145148 A JPH10145148 A JP H10145148A JP 29901596 A JP29901596 A JP 29901596A JP 29901596 A JP29901596 A JP 29901596A JP H10145148 A JPH10145148 A JP H10145148A
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- Japan
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- electrodes
- drain
- drain electrodes
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Abstract
(57)【要約】
【課題】 位相余裕を改善した降圧回路を提供する。
【解決手段】 各ソース電極Ｓ１〜Ｓ５と各ドレイン電
極Ｄ１〜Ｄ８との間は、ポリシリコンパターンＰＳで接
続され、それらの間にはゲート電極Ｇ１〜Ｇ９が形成さ
れる。また、ドレイン電極Ｄ１，Ｄ２の間にはコンデン
サＣ１が形成される。同様に、ドレイン電極Ｄ３，Ｄ４
の間、ドレイン電極Ｄ５，Ｄ６の間、ドレイン電極Ｄ
７，Ｄ８の間にコンデンサＣ２〜Ｃ４が各々形成され
る。このため、各コンデンサＣ１〜Ｃ４と各ゲートＧ１
〜Ｇ９の配線距離を短くすることができる。このため、
ミラー容量を構成するコンデンサＣ１〜Ｃ４とゲート電
極Ｇ１〜Ｇ９の配線距離を短くなる。これにより、信号
の遅延時間を減少させ、降圧回路の位相余裕を改善する
ことができる。
極Ｄ１〜Ｄ８との間は、ポリシリコンパターンＰＳで接
続され、それらの間にはゲート電極Ｇ１〜Ｇ９が形成さ
れる。また、ドレイン電極Ｄ１，Ｄ２の間にはコンデン
サＣ１が形成される。同様に、ドレイン電極Ｄ３，Ｄ４
の間、ドレイン電極Ｄ５，Ｄ６の間、ドレイン電極Ｄ
７，Ｄ８の間にコンデンサＣ２〜Ｃ４が各々形成され
る。このため、各コンデンサＣ１〜Ｃ４と各ゲートＧ１
〜Ｇ９の配線距離を短くすることができる。このため、
ミラー容量を構成するコンデンサＣ１〜Ｃ４とゲート電
極Ｇ１〜Ｇ９の配線距離を短くなる。これにより、信号
の遅延時間を減少させ、降圧回路の位相余裕を改善する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩに好適な負
帰還回路に関する。
帰還回路に関する。
【０００２】
【従来の技術】集積回路の高密度化・高速化に伴い、サ
ブミクロンプロセスが採用されつつある。サブミクロン
プロセスにあっては、より微細なパターンをウエハ上に
形成するため、酸化膜の耐圧が低くなる。このため、サ
ブミクロンプロセスを用いて作成されたＬＳＩの電源電
圧は通常３．３Ｖに制限される。一方、実際の製品にお
いては、５Ｖの電源電圧を用いているＬＳＩが多い。そ
こで、酸化膜厚をＩ／ｏ部では厚くし、内部回路ではサ
ブミクロンプロセスで用いられる厚さとするＬＳＩが開
発されている。
ブミクロンプロセスが採用されつつある。サブミクロン
プロセスにあっては、より微細なパターンをウエハ上に
形成するため、酸化膜の耐圧が低くなる。このため、サ
ブミクロンプロセスを用いて作成されたＬＳＩの電源電
圧は通常３．３Ｖに制限される。一方、実際の製品にお
いては、５Ｖの電源電圧を用いているＬＳＩが多い。そ
こで、酸化膜厚をＩ／ｏ部では厚くし、内部回路ではサ
ブミクロンプロセスで用いられる厚さとするＬＳＩが開
発されている。
【０００３】この場合には、Ｉ／ｏ部では５Ｖの電源電
圧が、内部回路では３．３Ｖの電源電圧が用いられる。
これでは、電源が２系統必要となるので降圧回路をＬＳ
Ｉの内部に設けて、外部からは５Ｖの電源電圧を給電す
るようにしている。
圧が、内部回路では３．３Ｖの電源電圧が用いられる。
これでは、電源が２系統必要となるので降圧回路をＬＳ
Ｉの内部に設けて、外部からは５Ｖの電源電圧を給電す
るようにしている。
【０００４】ここで、従来の降圧回路を図面を用いて説
明する。図３は、従来の降圧回路の回路図である。図に
おいて、オペアンプ１の出力端子は、ＰＭＯＳで構成さ
れるＦＥＴ２のゲートに接続される。このＦＥＴ２のソ
ースには５Ｖの電源電圧Ｖｃｃが給電され、また、その
ドレインは内部回路３と接続される。このため、ＦＥＴ
２は内部回路３に給電を行うドライバとして機能し、Ｆ
ＥＴ２のドレイン電圧ＶDLは内部回路３の電源電圧とし
て用いられる。
明する。図３は、従来の降圧回路の回路図である。図に
おいて、オペアンプ１の出力端子は、ＰＭＯＳで構成さ
れるＦＥＴ２のゲートに接続される。このＦＥＴ２のソ
ースには５Ｖの電源電圧Ｖｃｃが給電され、また、その
ドレインは内部回路３と接続される。このため、ＦＥＴ
２は内部回路３に給電を行うドライバとして機能し、Ｆ
ＥＴ２のドレイン電圧ＶDLは内部回路３の電源電圧とし
て用いられる。
【０００５】また、ＦＥＴ２のドレイン電圧ＶDLは抵抗
Ｒ１と抵抗Ｒ２で分圧されて、オペアンプ１の正入力端
子にフィードバックされる。一方、オペアンプ１の負入
力端子には、基準電圧Ｖrefが供給される。このため、
正入力端子の電圧が基準電圧Ｖrefを上回ればオペアン
プ１の出力電圧が上昇しＦＥＴ２がオフ状態なる。この
ため、ＦＥＴ２のドレイン電圧ＶDLが下降する。一方、
正入力端子の電圧が基準電圧Ｖrefを下回ればオペアン
プ１の出力電圧が下降しＦＥＴ２がオン状態なる。この
ため、ＦＥＴ２のドレイン電圧ＶDLが上昇する。このよ
うに、降圧回路はオペアンプ１とＦＥＴ２が直列結合し
た負帰還増幅器として構成されるため、ドレイン電圧Ｖ
DLは安定した電圧となる。なお、抵抗Ｒ１の値を８Ｋ
Ω、抵抗Ｒ２の値を２５ＫΩ、基準電圧Ｖrefを２．５
Ｖに設定すれば、ドレイン電圧ＶDLを３．３Ｖにでき
る。
Ｒ１と抵抗Ｒ２で分圧されて、オペアンプ１の正入力端
子にフィードバックされる。一方、オペアンプ１の負入
力端子には、基準電圧Ｖrefが供給される。このため、
正入力端子の電圧が基準電圧Ｖrefを上回ればオペアン
プ１の出力電圧が上昇しＦＥＴ２がオフ状態なる。この
ため、ＦＥＴ２のドレイン電圧ＶDLが下降する。一方、
正入力端子の電圧が基準電圧Ｖrefを下回ればオペアン
プ１の出力電圧が下降しＦＥＴ２がオン状態なる。この
ため、ＦＥＴ２のドレイン電圧ＶDLが上昇する。このよ
うに、降圧回路はオペアンプ１とＦＥＴ２が直列結合し
た負帰還増幅器として構成されるため、ドレイン電圧Ｖ
DLは安定した電圧となる。なお、抵抗Ｒ１の値を８Ｋ
Ω、抵抗Ｒ２の値を２５ＫΩ、基準電圧Ｖrefを２．５
Ｖに設定すれば、ドレイン電圧ＶDLを３．３Ｖにでき
る。
【０００６】ところで、負帰還増幅器では出力が入力に
フィードバックされるため、発振し易くなる。図４は上
述した降圧回路のボード線図である。この場合のゲイン
−周波数特性は、オペアンプ１の特性であるＧ０１とＦ
ＥＴ２の特性であるＧ０２の和Ｇ０１＋Ｇ０２として表
される。また、位相−周波数特性も同様に、θ０１とθ
０２の和θ０１＋θ０２として表すことができる。この
ボード線図から、位相余裕がほとんどなく、発振し易い
状態であることがことが判る。
フィードバックされるため、発振し易くなる。図４は上
述した降圧回路のボード線図である。この場合のゲイン
−周波数特性は、オペアンプ１の特性であるＧ０１とＦ
ＥＴ２の特性であるＧ０２の和Ｇ０１＋Ｇ０２として表
される。また、位相−周波数特性も同様に、θ０１とθ
０２の和θ０１＋θ０２として表すことができる。この
ボード線図から、位相余裕がほとんどなく、発振し易い
状態であることがことが判る。
【０００７】そこで、この系を安定させるために、位相
補償回路が用いられる。位相補償回路には各種の方式が
あるが、ＬＳＩではサイズ的に最も小さくなるミラー補
償がよく用いられる。図３に示したコンデンサＣがミラ
ー補償回路に相当する。この場合、コンデンサＣはＦＥ
Ｔ２のゲート−ドレイン間に接続され、ミラー容量を構
成する。これによって、電源電圧ＶDLの変動と同相の変
化をＦＥＴ２のゲートに加えることができる。この場合
には、電源電圧ＶDLが下がると同時にゲート電圧が下が
り、逆に、電源電圧ＶDLが上がるとゲート電圧が上が
る。したがって、ミラー容量を構成するコンデンサＣに
よって、フィードフォワードの補償が行われ、系の発振
が防止される。
補償回路が用いられる。位相補償回路には各種の方式が
あるが、ＬＳＩではサイズ的に最も小さくなるミラー補
償がよく用いられる。図３に示したコンデンサＣがミラ
ー補償回路に相当する。この場合、コンデンサＣはＦＥ
Ｔ２のゲート−ドレイン間に接続され、ミラー容量を構
成する。これによって、電源電圧ＶDLの変動と同相の変
化をＦＥＴ２のゲートに加えることができる。この場合
には、電源電圧ＶDLが下がると同時にゲート電圧が下が
り、逆に、電源電圧ＶDLが上がるとゲート電圧が上が
る。したがって、ミラー容量を構成するコンデンサＣに
よって、フィードフォワードの補償が行われ、系の発振
が防止される。
【０００８】ここで、内部回路３の負荷電流がＩBから
ＩLに変化したときのゲート電圧の変化をΔＶｉ、ドレ
イン電圧の変化をΔＶｏで表すと、式１，２が成り立
つ。
ＩLに変化したときのゲート電圧の変化をΔＶｉ、ドレ
イン電圧の変化をΔＶｏで表すと、式１，２が成り立
つ。
【数１】
【０００９】
【数２】
【００１０】また、式１，２より以下に示す式３が成り
立つ。
立つ。
【数３】 ここで、Ｃｃはミラー容量、ＣｇはＦＥＴのゲート容
量、ＷはＦＥＴのトータルＷ長、ＬはＦＥＴのトータル
Ｌ長である。この式３からミラー容量Ｃｃを大きくする
と、ΔＶｏは小さくなることが判る。
量、ＷはＦＥＴのトータルＷ長、ＬはＦＥＴのトータル
Ｌ長である。この式３からミラー容量Ｃｃを大きくする
と、ΔＶｏは小さくなることが判る。
【００１１】
【発明が解決しようとする課題】ところで、実際のＬＳ
Ｉにあっては、内部回路３の規模に応じて、ＦＥＴ２を
構成するドレイン電極、ソース電極、およびゲート電極
の数を増やして大きな電流を給電できるようにしてい
る。この場合、コンデンサＣとＦＥＴ２のレイアウトパ
ターンは、例えば、図５に示すものが用いらる。図にお
いて、コンデンサＣは、レイアウトパターンの右側に設
けられており、ポリシリコンで形成されるポリシリコン
パターンＰＳを介して各ゲート電極Ｇ１〜Ｇ９に接続さ
れている。また、コンデンサＣの他方の電極Ｃａ，Ｃｂ
は、金属を材料とするパターンＭ２の一部として設けら
れている。そして、コンデンサＣはパターンＭ２を介し
てドレイン電極Ｄ１〜Ｄ５と接続されている。一方、各
ソース電極Ｓ１〜Ｓ５は、金属を材料とするパターンＭ
１によって相互に接続されている。
Ｉにあっては、内部回路３の規模に応じて、ＦＥＴ２を
構成するドレイン電極、ソース電極、およびゲート電極
の数を増やして大きな電流を給電できるようにしてい
る。この場合、コンデンサＣとＦＥＴ２のレイアウトパ
ターンは、例えば、図５に示すものが用いらる。図にお
いて、コンデンサＣは、レイアウトパターンの右側に設
けられており、ポリシリコンで形成されるポリシリコン
パターンＰＳを介して各ゲート電極Ｇ１〜Ｇ９に接続さ
れている。また、コンデンサＣの他方の電極Ｃａ，Ｃｂ
は、金属を材料とするパターンＭ２の一部として設けら
れている。そして、コンデンサＣはパターンＭ２を介し
てドレイン電極Ｄ１〜Ｄ５と接続されている。一方、各
ソース電極Ｓ１〜Ｓ５は、金属を材料とするパターンＭ
１によって相互に接続されている。
【００１２】このようなレイアウトでは、コンデンサＣ
が右側部分に集中して設けられているので、コンデンサ
Ｃとゲート電極Ｇ１の間では配線距離が短いが、ゲート
電極Ｇ２，ゲート電極Ｇ３…Ｇ９の順に配線距離が次第
に長くなる。このため、ポリシリコンパターンＰＳの距
離に応じた抵抗がコンデンサＣと各ゲート電極Ｇ１〜Ｇ
９の間で生じる。この結果、例えば、ゲート電極Ｇ９に
あっては、ドレイン電圧ＶDLの変化が伝達されるまでに
時間遅れが生じ、ミラー補償の効果が理論値のように得
られず降圧回路の動作が不安定になるといった問題が生
じる。
が右側部分に集中して設けられているので、コンデンサ
Ｃとゲート電極Ｇ１の間では配線距離が短いが、ゲート
電極Ｇ２，ゲート電極Ｇ３…Ｇ９の順に配線距離が次第
に長くなる。このため、ポリシリコンパターンＰＳの距
離に応じた抵抗がコンデンサＣと各ゲート電極Ｇ１〜Ｇ
９の間で生じる。この結果、例えば、ゲート電極Ｇ９に
あっては、ドレイン電圧ＶDLの変化が伝達されるまでに
時間遅れが生じ、ミラー補償の効果が理論値のように得
られず降圧回路の動作が不安定になるといった問題が生
じる。
【００１３】本発明は、上述した事情に鑑みてなされた
ものであり、降圧回路の動作を安定させることを目的と
する。
ものであり、降圧回路の動作を安定させることを目的と
する。
【００１４】
【課題を解決するための手段】上記課題を解決するため
本発明は、集積回路の内部に形成される負帰還回路であ
って、フィードバックループを介して出力電圧が供給さ
れると、該出力電圧と基準電圧とを比較し、比較結果に
応じた制御電圧を出力する比較部と、前記制御電圧が供
給される複数のゲート電極と、前記各ゲート電極の両側
に各々隣接する複数のドレイン電極および複数のソース
電極とを有する電界効果トランジスタで構成される出力
部と、前記各ドレイン電極の間に隣接して形成され前記
各ドレイン電極と電気的に接続された複数のコンデンサ
と、前記各ソース電極を相互に接続し、電源供給を受け
る第１の配線と、前記各ドレイン電極を相互に接続し、
前記出力電圧を出力する第２の配線と、前記複数のコン
デンサと前記複数のゲート電極を相互に接続する第３の
配線とを備えることを特徴とする。
本発明は、集積回路の内部に形成される負帰還回路であ
って、フィードバックループを介して出力電圧が供給さ
れると、該出力電圧と基準電圧とを比較し、比較結果に
応じた制御電圧を出力する比較部と、前記制御電圧が供
給される複数のゲート電極と、前記各ゲート電極の両側
に各々隣接する複数のドレイン電極および複数のソース
電極とを有する電界効果トランジスタで構成される出力
部と、前記各ドレイン電極の間に隣接して形成され前記
各ドレイン電極と電気的に接続された複数のコンデンサ
と、前記各ソース電極を相互に接続し、電源供給を受け
る第１の配線と、前記各ドレイン電極を相互に接続し、
前記出力電圧を出力する第２の配線と、前記複数のコン
デンサと前記複数のゲート電極を相互に接続する第３の
配線とを備えることを特徴とする。
【００１５】
１．実施形態の構成 以下、図面を参照して本発明の一実施形態に係わる降圧
回路の構成を説明する。本実施形態に係わる降圧回路の
回路図は図３に示す従来の降圧回路と同様であり、レイ
アウトパターンが従来のものと相違する。
回路の構成を説明する。本実施形態に係わる降圧回路の
回路図は図３に示す従来の降圧回路と同様であり、レイ
アウトパターンが従来のものと相違する。
【００１６】図１は、本実施形態に係わる降圧回路に用
いられるコンデンサＣとＦＥＴ２のレイアウトパターン
を示したものである。図において、ソース電極Ｓ１〜Ｓ
５とドレイン電極Ｄ１〜Ｄ８は櫛状に配置される。例え
ば、ソース電極Ｓ２はドレイン電極Ｄ２とドレイン電極
Ｄ３に挟み込まれるように配置される。また、各ソース
電極Ｓ１〜Ｓ５は金属材料からなるパターンＭ１によっ
て相互に接続され、そこには、降圧回路の電源電圧Ｖｃ
ｃ（５Ｖ）が給電される。一方、各ドレイン電極Ｄ１〜
Ｄ８は、金属材料からなるパターンＭ２を介して接続さ
れ、パターンＭ２はドレイン電圧ＶDLを内部回路３（図
示せず）にその電源電圧として供給する。また、これら
のソース電極Ｓ１〜Ｓ５とドレイン電極Ｄ１〜Ｄ８は、
コンタクトホールＨを介して、Ｎ基板に形成されたＰ+
の拡散層と各々接続されている。なお、Ｐ+の拡散層は
イオン注入プロセスによって形成される。
いられるコンデンサＣとＦＥＴ２のレイアウトパターン
を示したものである。図において、ソース電極Ｓ１〜Ｓ
５とドレイン電極Ｄ１〜Ｄ８は櫛状に配置される。例え
ば、ソース電極Ｓ２はドレイン電極Ｄ２とドレイン電極
Ｄ３に挟み込まれるように配置される。また、各ソース
電極Ｓ１〜Ｓ５は金属材料からなるパターンＭ１によっ
て相互に接続され、そこには、降圧回路の電源電圧Ｖｃ
ｃ（５Ｖ）が給電される。一方、各ドレイン電極Ｄ１〜
Ｄ８は、金属材料からなるパターンＭ２を介して接続さ
れ、パターンＭ２はドレイン電圧ＶDLを内部回路３（図
示せず）にその電源電圧として供給する。また、これら
のソース電極Ｓ１〜Ｓ５とドレイン電極Ｄ１〜Ｄ８は、
コンタクトホールＨを介して、Ｎ基板に形成されたＰ+
の拡散層と各々接続されている。なお、Ｐ+の拡散層は
イオン注入プロセスによって形成される。
【００１７】また、各ソース電極Ｓ１〜Ｓ５と各ドレイ
ン電極Ｄ１〜Ｄ８との間は、ポリシリコンパターンＰＳ
で接続され、×印を付した部分にゲート電極Ｇ１〜Ｇ９
が形成される。なお、ゲート電極Ｇ１〜Ｇ９の下側には
Ｐ+の拡散層が設けられていない。また、ドレイン電極
Ｄ１，Ｄ２の間にはコンデンサＣ１が形成される。同様
に、ドレイン電極Ｄ３，Ｄ４の間、ドレイン電極Ｄ５，
Ｄ６の間、ドレイン電極Ｄ７，Ｄ８の間にコンデンサＣ
２〜Ｃ４が各々形成される。すなわち、一箇所に形成し
ていたコンデンサＣをコンデンサＣ１〜Ｃ４に分割して
配置している。これにより、各コンデンサＣ１〜Ｃ４と
各ゲートＧ１〜Ｇ９の配線距離を短くすることができ
る。
ン電極Ｄ１〜Ｄ８との間は、ポリシリコンパターンＰＳ
で接続され、×印を付した部分にゲート電極Ｇ１〜Ｇ９
が形成される。なお、ゲート電極Ｇ１〜Ｇ９の下側には
Ｐ+の拡散層が設けられていない。また、ドレイン電極
Ｄ１，Ｄ２の間にはコンデンサＣ１が形成される。同様
に、ドレイン電極Ｄ３，Ｄ４の間、ドレイン電極Ｄ５，
Ｄ６の間、ドレイン電極Ｄ７，Ｄ８の間にコンデンサＣ
２〜Ｃ４が各々形成される。すなわち、一箇所に形成し
ていたコンデンサＣをコンデンサＣ１〜Ｃ４に分割して
配置している。これにより、各コンデンサＣ１〜Ｃ４と
各ゲートＧ１〜Ｇ９の配線距離を短くすることができ
る。
【００１８】このため、コンデンサＣ１〜Ｃ４とＦＥＴ
２の等価回路は、図２に示すようになる。図２におい
て、ｒ１，…ｒ４はポリシリコンパターンＰＳによって
生じる抵抗であるが、上述したように配線距離は短くな
っているので、抵抗値は小さな値となる。
２の等価回路は、図２に示すようになる。図２におい
て、ｒ１，…ｒ４はポリシリコンパターンＰＳによって
生じる抵抗であるが、上述したように配線距離は短くな
っているので、抵抗値は小さな値となる。
【００１９】２．実施形態の動作 次に本実施形態の動作を図２を参照しつつ説明する。図
において、内部回路３の動作によってＶDLが下降し、オ
ペアンプ１の正入力端子の電圧が２．５Ｖを下回ると、
オペアンプ１の出力電圧が下降する。これによって、Ｆ
ＥＴはオン状態となりＶDLが上昇する。すなわち、ＦＥ
Ｔのドレイン電圧下降→オペアンプ１の比較動作→ＦＥ
Ｔのゲート電圧下降→ＦＥＴのドレイン電圧上昇といっ
たフィードバックループが構成される。また、ＦＥＴの
ドレイン電圧上昇すると、ＦＥＴのドレイン電圧上昇→
オペアンプ１の比較動作→ＦＥＴのゲート電圧上昇→Ｆ
ＥＴのドレイン電圧下降といったフィードバックループ
が構成される。この場合、信号がループを一巡するには
時間遅れが生じるが、この時間遅れはコンデンサＣ１〜
Ｃ４によって改善される。
において、内部回路３の動作によってＶDLが下降し、オ
ペアンプ１の正入力端子の電圧が２．５Ｖを下回ると、
オペアンプ１の出力電圧が下降する。これによって、Ｆ
ＥＴはオン状態となりＶDLが上昇する。すなわち、ＦＥ
Ｔのドレイン電圧下降→オペアンプ１の比較動作→ＦＥ
Ｔのゲート電圧下降→ＦＥＴのドレイン電圧上昇といっ
たフィードバックループが構成される。また、ＦＥＴの
ドレイン電圧上昇すると、ＦＥＴのドレイン電圧上昇→
オペアンプ１の比較動作→ＦＥＴのゲート電圧上昇→Ｆ
ＥＴのドレイン電圧下降といったフィードバックループ
が構成される。この場合、信号がループを一巡するには
時間遅れが生じるが、この時間遅れはコンデンサＣ１〜
Ｃ４によって改善される。
【００２０】また、この例にあっては、コンデンサＣを
一箇所に集中して作成した場合と比較して、コンデンサ
Ｃ１〜Ｃ４と直列に介挿される抵抗ｒ１，…ｒ４の値は
小さくなる。したがって、抵抗による時間遅れはほとん
ど無視でき、高域周波数領域においてミラー補償を十分
行うことができる。これにより、系全体の位相余裕を改
善することができ、安定したＶDLを生成することができ
る。
一箇所に集中して作成した場合と比較して、コンデンサ
Ｃ１〜Ｃ４と直列に介挿される抵抗ｒ１，…ｒ４の値は
小さくなる。したがって、抵抗による時間遅れはほとん
ど無視でき、高域周波数領域においてミラー補償を十分
行うことができる。これにより、系全体の位相余裕を改
善することができ、安定したＶDLを生成することができ
る。
【００２１】なお、上述した実施形態においては降圧回
路を一例として説明したが、本発明はこれに限定される
ものではなく、出力段にＦＥＴを用いる負帰還回路にお
いて、ミラー補償を行うものであればどのようなものに
適用しても良いことは勿論である。
路を一例として説明したが、本発明はこれに限定される
ものではなく、出力段にＦＥＴを用いる負帰還回路にお
いて、ミラー補償を行うものであればどのようなものに
適用しても良いことは勿論である。
【００２２】
【発明の効果】上述したように本発明の発明特定事項に
よれば、補償用のコンデンサを各ゲートに隣接するよう
に形成したので、配線による信号遅延をなくして負帰還
回路の位相余裕を改善することができる。
よれば、補償用のコンデンサを各ゲートに隣接するよう
に形成したので、配線による信号遅延をなくして負帰還
回路の位相余裕を改善することができる。
【図１】 本発明の一実施形態に係わる降圧回路のレイ
アウトパターンである。
アウトパターンである。
【図２】 同実施形態に係わる降圧回路の出力段の等価
回路を示す回路図である。
回路を示す回路図である。
【図３】 従来の降圧回路の回路図ある。
【図４】 従来の降圧回路の周波数特性を示すボード線
図である。
図である。
【図５】 従来の降圧回路のレイアウトパターンであ
る。
る。
ＶDL…出力電圧、Ｖref…基準電圧、１…オペアンプ
（比較部）、２…ＦＥＴ（出力部）、Ｇ１〜Ｇ９…ゲー
ト電極、Ｄ１〜Ｄ８…ドレイン電極、Ｓ１〜Ｓ５…ソー
ス電極、Ｃ１〜Ｃ４…コンデンサ、Ｍ１…パターン（第
１の配線）、Ｍ２…パターン（第２の配線）、ＰＳ…ポ
リシリコンパターン（第３の配線）。
（比較部）、２…ＦＥＴ（出力部）、Ｇ１〜Ｇ９…ゲー
ト電極、Ｄ１〜Ｄ８…ドレイン電極、Ｓ１〜Ｓ５…ソー
ス電極、Ｃ１〜Ｃ４…コンデンサ、Ｍ１…パターン（第
１の配線）、Ｍ２…パターン（第２の配線）、ＰＳ…ポ
リシリコンパターン（第３の配線）。
Claims (1)
- 【請求項１】 集積回路の内部に形成される負帰還回路
であって、 フィードバックループを介して出力電圧が供給される
と、該出力電圧と基準電圧とを比較し、比較結果に応じ
た制御電圧を出力する比較部と、 前記制御電圧が供給される複数のゲート電極と、前記各
ゲート電極の両側に各々隣接する複数のドレイン電極お
よび複数のソース電極とを有する電界効果トランジスタ
で構成される出力部と、 前記各ドレイン電極の間に隣接して形成され前記各ドレ
イン電極と電気的に接続された複数のコンデンサと、 前記各ソース電極を相互に接続し、電源供給を受ける第
１の配線と、 前記各ドレイン電極を相互に接続し、前記出力電圧を出
力する第２の配線と、 前記複数のコンデンサと前記複数のゲート電極を相互に
接続する第３の配線と、 を備えたことを特徴とする負帰還回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29901596A JPH10145148A (ja) | 1996-11-11 | 1996-11-11 | 負帰還回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29901596A JPH10145148A (ja) | 1996-11-11 | 1996-11-11 | 負帰還回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10145148A true JPH10145148A (ja) | 1998-05-29 |
Family
ID=17867131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29901596A Pending JPH10145148A (ja) | 1996-11-11 | 1996-11-11 | 負帰還回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10145148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509533A (ja) * | 2000-09-15 | 2004-03-25 | アセロス コミュニケーションズ インク． | 集積されたパワー増幅器を有するｃｍｏｓトランシーバ |
-
1996
- 1996-11-11 JP JP29901596A patent/JPH10145148A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509533A (ja) * | 2000-09-15 | 2004-03-25 | アセロス コミュニケーションズ インク． | 集積されたパワー増幅器を有するｃｍｏｓトランシーバ |
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