KR20030076386A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20030076386A
KR20030076386A KR10-2003-0017215A KR20030017215A KR20030076386A KR 20030076386 A KR20030076386 A KR 20030076386A KR 20030017215 A KR20030017215 A KR 20030017215A KR 20030076386 A KR20030076386 A KR 20030076386A
Authority
KR
South Korea
Prior art keywords
capacitor
capacitors
semiconductor device
memory cell
dummy
Prior art date
Application number
KR10-2003-0017215A
Other languages
English (en)
Inventor
사이또다께야스
우에노세이지
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030076386A publication Critical patent/KR20030076386A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 기판 위에 형성된 제1 절연막, 메모리 셀 영역의 제1 절연막 상에 수직 및 수평으로 형성된 실제 동작하는 커패시터, 메모리 셀 영역의 4개 코너에 선택적으로 형성된 더미 커패시터, 및 실제 동작하는 커패시터 및 더미 커패시터 상에 형성된 제2 절연막이 제공된다. 따라서, 메모리 셀 영역에 형성된 커패시터의 열화를 억제하는 더미 커패시터의 최적화가 달성될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀을 구비하는 반도체 장치에 관한 것이다.
FeRAM(Ferroelectric Random Access Memory)의 메모리 셀 영역에서, 복수의 강유전성 커패시터가 절연막 상에 수직 및 수평으로 형성된다. 현재 대량 생산되는 FeRAM의 강유전성 커패시터는 콘택트 부가 하부 전극의 상부 표면 상에 제공되는 평면형 구조를 가지고 있다.
도 1은 평면형 구조를 갖는 커패시터, 워드 라인, 비트 라인 등이 배열되는 메모리 셀 영역의 평면형 구조, 및 메모리 셀 영역과 회로간의 접속을 도시한 평면도이다. 이 경우에, 도 1에서 절연막은 도시하지 않았다.
도 1에서, 소자 분리 절연막(도시되지 않음)에 둘러싸인 복수의 액티브 영역(101)은 반도체 기판의 표면 상에 형성된다. 커패시터의 하부 전극을 구성하는 스트라이프형 플레이트 라인(102)은 액티브 영역(101) 및 소자 분리 절연막을 덮는 제1 층간 절연막(도시되지 않음) 상에 형성된다. 또한, 복수의 상부 전극(104)이 플레이트 라인(102) 위에 길이 방향으로 간격을 두고 형성된다. 또한, 강유전성 막(103)이 플레이트 라인(102)과 상부 전극(104)의 사이에 형성된다.
이러한 구조에서, 강유전성 커패시터는 상부 전극(104), 강유전성 막(103), 및 플레이트 라인(하부 전극, 102)으로 구성된다. 즉, 강유전성 커패시터는 상부 전극(104)만큼 많이 하나의 플레이트 라인(102) 상에 형성된다.
액티브 영역(101)은 인접하는 플레이트 라인(102)간의 영역 아래에 플레이트-라인 연장 방향으로 간격을 두고 복수 형성된다. 플레이트 라인(102)의 길이 방향으로 연장되는 2개의 워드 라인(105)은 플레이트 라인(102)간의 액티브 영역(101) 상에 간격을 두고 형성된다. 워드 라인(105)은 게이트 절연막을 통해 액티브 영역(101) 상에 형성되어, 소자 분리 절연막 상으로 연장된다. 워드 라인(105)은 액티브 영역(101) 상에서 MOS 트랜지스터의 게이트 전극으로서 기능한다. 또한, MOS 트랜지스터의 소스/드레인으로서 기능하는 불순물 확산 영역은 워드 라인(105)의 양측 상의 액티브 영역(101) 내에 형성된다.
따라서, 하나의 불순물 확산 영역을 공통으로 이용하는 2개의 MOS 트랜지스터가 2개의 플레이트 라인(102) 사이에 존재하는 각 액티브 영역(101) 내에 형성된다. MOS 트랜지스터 및 워드 라인(105)은 제1 층간 절연막으로 피복되고, 강유전성 커패시터는 제2 절연막(도시되지 않음)으로 피복된다.
제1 콘택트 홀(106)은 워드 라인(105)의 양측 상의 액티브 영역(101) 상의 제1 및 제2 층간 절연막 내에 형성되고, 제2 콘택트 홀(107)은 상부 전극(104) 상의 제2 절연막에 형성된다. 도전성 플러그는 제1 및 제2 콘택트 홀(106, 107)에 매립된다.
상부 전극(104)과 워드 라인(105)간의 액티브 영역(101) 내의 불순물 확산 영역은 제2 층간 절연막 상의 금속 배선(108) 및 제1 및 제2 콘택트 홀(106, 107) 내의 도전성 플러그를 통해 상부 전극(104)에 전기적으로 접속된다. 또한, 2개의 워드 라인(105) 사이에 배치된 액티브 영역(101)내의 불순물 확산 영역은 제1 콘택트 홀(106) 내의 도전성 플러그를 통해 제2 층간 절연막 상의 금속 패드(109)에 전기적으로 접속된다.
제3 층간 절연막(도시되지 않음)은 금속 배선(108) 및 금속 패드(109) 상에 형성된다. 제3 층간 절연막 상에 형성된 비트 라인(110)은 금속 패드(109)를 통해 액티브 영역(101)의 중앙에서 불순물 확산 영역에 전기적으로 접속된다. 비트 라인(110)은 플레이트 라인(102)과 직교하는 방향으로 연장되도록 간격을 두고 복수 개 형성된다.
제1 및 최종 비트 라인을 제외한 복수의 비트 라인(110)은 메모리 셀 영역내의 센스 증폭기 SA에 각각 접속된다. 또한, 제1 및 최종 플레이트 라인을 제외한 복수의 플레이트 라인(102)은 메모리 셀 영역내의 플레이트 라인 드라이버 PD에 각각 접속된다. 뿐만 아니라, 제1 및 최종 워드 라인을 제외한 워드 라인(105)은 메모리 셀 영역의 워드 라인 드라이버 WD에 각각 접속된다.
메모리 셀 영역에서, 2개의 최외곽 플레이트 라인(102) 및 2개의 외곽 비트 라인(110)은 고정된 전위, 예를 들면 접지 전압에 각각 접속된다.
따라서, 메모리 셀 영역내의 최외곽 주변 영역은 더미 커패시터 영역(120)이고, 더미 커패시터 영역(120)에 배치된 강유전성 커패시터는 실제로 동작되지 않는 더미 커패시터로서 이용된다. 또한, 더미 커패시터 영역(120)으로 둘러싸여진 강유전성 커패시터가 메모리 셀들이 된다.
이 경우에, 더미 커패시터가 DRAM의 메모리 셀 영역의 최외곽 주변을 따라 일정하게 형성되는 것이 이하의 특허 문서 1에 설명된다.
또한, 강유전성 커패시터의 상부 전극의 긴 측면이 하부 전극의 긴 측면에 수직으로 배열되고 상부 전극 상에 형성되는 콘택트 홀이 긴 측면 방향에 따라 이격된다면, 커패시터 특성의 변동이 줄어든다.
그러나, 종래 기술에서는 초기 상태에서 실제로 동작되는 커패시터의 특성을 개선하기 위해, 더미 커패시터의 형성이 필요하다.
(특허 문서 1) 특허출원공보 특개평 제11-345946호.
(특허 문서 2) 국제공보 제97/40531호 팜플렛.
그런데, 더미 커패시터의 최적 배열 및 구조가 분명하지 않으며, 따라서 커패시터의 열화(deterioration) 상태는 메모리 셀의 배열 및 구조에 따라 상이하다.
또한, FeRAM의 고집적화에 대한 요구에 응답하여 메모리 셀 면적이 감소됨에 따라 커패시터의 열화가 확실하게 나타난다. 그러나, 더미 커패시터의 배열을 최저로 감소시키는 법칙은 분명하지 않다.
본 발명의 목적은 메모리 셀 영역 내의 외곽 주변 근처에 배치된 커패시터의 내열화성(耐劣化性)을 개선할 수 있는 반도체 장치를 제공하는 것이다.
도 1은 종래 기술의 커패시터를 구비하는 반도체 장치를 도시한 평면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 메모리 셀을 도시한 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 메모리 셀 영역의 범위를 도시한 평면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 메모리 셀 영역의 대각 방향으로 정렬되는 복수의 강유전성 커패시터의 축적 전하량의 차이를 도시한 도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 메모리 셀 영역의 한쪽의 중앙을 통과하는 플레이트 라인 상에 정렬되는 복수의 강유전성 커패시터의 축적 전하량의 차이를 도시한 도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치에 채용되는 더미 커패시터의 배선 콘택트의 존재가 다른 커패시터의 축적 전하량에 미치는 영향을 도시한 도.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치에 채용되는 더미 커패시터를 도시한 단면도.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 메모리 셀 영역의 플레이트 라인에 따른 단면도.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 제1 평면도.
도 13은 본 발명의 제4 실시예에 따른 반도체 장치의 메모리 셀 영역 내의 플레이트 라인에 따른 단면도.
도 14는 본 발명의 제4 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 제2 평면도.
도 15는 본 발명의 제4 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 제3 평면도.
도 16은 본 발명의 제5 실시예에 따른 반도체 장치의 메모리 셀을 도시한 평면도.
도 17은 본 발명의 제5 실시예에 따른 반도체 장치의 메모리 셀을 도시한 단면도.
도 18은 본 발명의 제5 실시예에 따른 반도체 장치의 메모리 셀 영역 내의도전성 패턴 및 액티브 영역의 배열을 도시한 평면도.
도 19는 본 발명의 제5 실시예에 따른 반도체 장치의 메모리 셀 영역 내의 플레이트 라인에 따른 단면도.
도 20a ,도 20b, 도 21a 및 21b는 본 발명의 제6 실시예에 따른 반도체 장치를 제조하는 단계를 도시한 단면도.
도 22는 본 발명의 제6 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 23은 본 발명의 제7 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 24는 본 발명의 제8 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 25는 본 발명의 제9 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 26은 본 발명의 제10 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 27a, 도 27b, 도 28a 및 도 28b는 본 발명의 제11 실시예에 따른 반도체 장치를 제조하는 단계를 도시한 단면도.
도 29는 본 발명의 제11 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 30a 내지 도 30c는 본 발명의 제12 실시예에 따른 반도체 장치의 메모리셀의 등가 회로도.
도 31은 본 발명의 제12 실시예에 따른 반도체 장치에서 강유전성 커패시터의 특성도.
도 32a 및 도 32b는 본 발명의 제12 실시예에 따른 반도체 장치의 제1 예를 도시한 평면도 및 회로도.
도 33은 본 발명의 제12 실시예에 따른 반도체 장치의 제2 예를 도시한 평면도.
도 34는 본 발명의 제12 실시예에 따른 반도체 장치의 제3 예를 도시한 평면도.
도 35는 본 발명의 제12 실시예에 따른 반도체 장치에 형성된 부스트 회로의 회로도.
<도면의 주요 부분에 대한 간단한 설명>
1 : 반도체 기판
2 : 소자 분리 절연막
4 : 게이트 절연막
5 : 게이트 전극
6 : 측벽 절연막
7a, 7b, 7c : n형 불순물 확산 영역
8 : 커버막
9 : 제1 층간 절연막
10 : 강유전성 커패시터
11, 12 : 커패시터 보호 절연막
13 : 제2 층간 절연막
13a, 13b : 상부 전극 콘택트 홀
14a - 14c : 콘택트 홀
15a-15c : 도전성 플러그
16a-16c : 금속 패드
18 : 제3 층간 절연막
18a : 비트라인 콘택트 홀
19 : 제4 도전성 플러그
20 : 비트 라인
본 발명의 일 양태에 따르면, 반도체 장치 위에 형성된 제1 절연막; 메모리 셀 영역의 제1 절연막 상에 수직 및 수평으로 형성된 실제 동작하는 커패시터(actually operating capacitor); 메모리 셀 영역의 4개 코너에서 제1 절연막 상에 선택적으로 형성되는 더미 커패시터; 및 실제 동작하는 커패시터와 더미 커패시터 상에 형성된 제2 절연막을 포함하는 반도체 장치가 제공된다.
본 발명의 다른 양태에 따르면, 반도체 기판 위에 형성된 제1 절연막; 각각이 제1 상부 전극, 제1 유전체 막, 및 제1 하부 전극을 구비하고, 제1 절연막 상의 메모리 셀 영역에 형성된 제1 실제 동작하는 커패시터; 각각이 제1 상부 전극보다 더 넓은 제2 상부 전극, 제2 유전체 막, 및 제2 하부 전극을 구비하고, 제1 절연막 상의 상기 메모리 셀 영역의 4개 코너에 형성되는 제2 실제 동작하는 커패시터; 및 제1 실제 동작하는 커패시터 및 제2 실제 동작하는 커패시터를 덮기 위한 제2 절연막을 포함하는 반도체 장치가 제공된다.
본 발명의 다른 양태에 따르면, 반도체 기판 위에 형성된 제1 절연막; 제1 절연막 상의 메모리 셀 영역에 형성되고, 각각이 제1 상부 전극, 제1 유전체 막, 및 제1 하부 전극을 구비하는 제1 실제 동작하는 커패시터; 제1 절연막 상의 메모리 셀 영역의 4개 코너에 형성되고, 각각이 제2 상부 전극, 제2 유전체 막, 및 제2 하부 전극을 구비하는 제2 실제 동작하는 커패시터; 제1 실제 동작하는 커패시터 및 제2 실제 동작하는 커패시터를 덮기 위한 제2 절연막; 제1 트랜지스터를 통해 제1 실제 동작하는 커패시터의 제1 상부 전극에 전기적으로 접속되는 제1 비트 라인; 제2 트랜지스터를 통해 제2 실제 동작하는 커패시터의 제2 상부 전극에 전기적으로 접속되는 제2 비트 라인; 및 제2 비트 라인 각각에 접속되는 하나 또는 둘 이상의 용량 보충용 소자(capacitance supplementing element)를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 양태에 따르면, 반도체 기판 위에 형성된 제1 절연막; 메모리 셀 영역의 제1 절연막 상에 형성된 복수의 플레이트 라인; 플레이트 라인 각각에 접속된 복수의 커패시터; 및 플레이트 라인에서, 메모리 셀 영역의 4개 코너에 가장 근접하여 배열된 제1 플레이트 라인 각각에 접속되는 부스트 회로(boost circuit)를 포함하는 반도체 장치가 제공된다.
본 발명에 따르면, 더미 커패시터는 메모리 셀 영역의 4개 코너 및 그 인접지역에 선택적으로 형성된다.
메모리 셀 영역에 복수로 배열되는 실제 동작하는 커패시터는 메모리 셀 영역의 4개 코너부에서 열화되기 쉽다. 그러므로, 더미 커패시터가 내측의 실제 동작하는 커패시터를 보호하기 위해 4개 코너 또는 그 인접 부분에 선택적으로 형성된다면, 실제 동작하는 커패시터의 특성 열화가 방지될 수 있다.
또한, 커패시터의 상부 전극과 접촉되는 배선과 동일한 층 구조인 도전성 패턴이 더미 커패시터의 상부 전극에 접속되는 구조가 채용되므로, 실제 동작하는 커패시터 등을 제조하는데 채용되는 반응 기체의 분산은 메모리 셀 영역에서 용이하게 균일화될 수 있다. 그러므로, 실제 동작하는 커패시터의 특성 열화가 발생하기 어렵다.
뿐만 아니라, 메모리 셀 영역의 실제 동작하는 커패시터 상의 층간 절연막의 체적은 더미 커패시터를 메모리 셀 영역의 최외곽 주변 상에 배열하거나 이들을 메모리 셀 영역의 추가 외측 상에 배열하거나, 그들을 메모리 셀 영역을 둘러싸는 위치에 배열함으로써 감소될 수 있다. 그러므로, 층간 절연막을 형성하는데 채용되는 환원 기체의 실제 동작하는 커패시터에 대한 영향이 감소될 수 있다. 결과적으로, 실제 동작하는 커패시터를 구성하는 강유전성 막의 열화가 방지될 수 있다.
상기 다른 발명에 따르면, 메모리 셀 영역에 수직 및 수평으로 형성된 복수의 커패시터에서, 메모리 셀 영역의 4개 코너에 가장 근접하게 배치된 커패시터의 면적은 다른 커패시터의 면적보다 넓게 설정된다.
그러므로, 메모리 셀 영역의 4개 코너에 가장 근접하게 배치된 커패시터의 축적 용량이 국소적으로 저하하는 경우, 4개의 코너에 가장 근접하여 배치된 커패시터의 축적 전하량이 다른 커패시터보다 더 작게 감소되는 상황이 억제될 수 있다.
또한, 용량 보충용 소자가 메모리 셀 영역의 4개 코너에 가장 근접하여 배치된 커패시터에 접속된 비트 라인에 트랜지스터를 통해 형성된다. 그러므로, 4개 코너에 가장 근접하여 배치된 커패시터의 축적 용량이 국소적으로 저하하더라도, 커패시터에 저장된 데이터의 판독 에러가 유발되는 것이 억제될 수 있다.
뿐만 아니라, 부스터 회로는 메모리 셀 영역의 4개 코너에 가장 근접하여 배치된 커패시터에 접속된 플레이트 라인에 접속된다. 그러므로, 4개 코너에 가장 근접하여 배치된 커패시터의 축적 용량이 국소적으로 저하하더라도, 커패시터에 저장된 데이터의 판독 오류가 유발되는 것이 방지될 수 있다.
<실시예>
이하에, 본 발명의 실시예들이 도면을 참조하여 설명된다.
<제1 실시예>
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 메모리 셀 영역의 일부를 도시한 단면도이다. 도 3은 제1 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도이다. 이 경우에, 도 2는 도 3의 라인 I-I에 따른 단면도이다. 도 3에서, 소자 분리 절연막 위에 형성된 절연막은 도시되지 않았다.
도 2에서, 소자 분리 절연막(2)이 LOCOS(Local Oxidation of Silicon) 방법에 의해 p형 실리콘(반도체) 기판의 표면 상에 형성된다. 소자 분리 절연막(2)은 실리콘 기판(1)의 표면 층 상에서 수직 및 수평으로 배열되는 복수의 액티브 영역(1a, 트랜지스터 형성 영역)을 둘러싸는 영역에 형성된다. 이 경우에, STI(Shallow Trench Isolation)는 소자 분리 절연막(2)으로서 채용될 수 있다.
액티브 영역(1a)의 평면 형태는 거의 직사각형이고, 게이트 전극(5)은 게이트 절연막(4)을 통해 액티브 영역(1a) 상에 형성된다. 게이트 전극(5)은 액티브 영역(1a)의 길이 방향과 직교하는 방향으로 연장되는 워드 라인 WL의 일부를 구성한다. 또한, 2개의 게이트 전극(5)은 액티브 영역(1a) 상에 간격을 두고 거의 평행하게 형성된다. 측벽 절연막(6)은 게이트 전극(5)의 측면 상에 형성된다.
LDD 구조를 가지는 제1 내지 제3 n형 불순물 확산 영역(7a, 7b, 7c)은 2개의 게이트 전극(5)의 양측 상의 각 액티브 영역(1a)의 표면 층 상에 형성된다. 또한, 실리콘 층(도시되지 않음)은 게이트 전극(5) 및 측벽 절연막(6)으로 피복되지 않는 제1 내지 제3 n형 불순물 확산 영역(7a, 7b, 7c)의 표면 상에 형성된다.
액티브 영역(1a)의 중간에 위치한 제2 n형 불순물 확산 영역(7b)은 후술하는 비트 라인에 전기적으로 접속된다. 액티브 영역(1a)의 양측 상에 위치한 제1 및 제3 n형 불순물 확산 영역(7a, 7c)은 후술하는 커패시터에 전기적으로 접속된다.
각 액티브 영역(1a)에서, 제1 및 제2 n형 불순물 확산 영역(7a, 7b) 및 하나의 게이트 전극(5)은 제1 n-MOS 트랜지스터 T1을 구성하고, 또한 제2 및 제3 n형 불순물 확산 영역(7b, 7c) 및 다른 게이트 전극(5)은 제2 n-MOS 트랜지스터 T2를 구성한다.
절연 커버막(8)은 제1 및 제2 n-MOS 트랜지스터 T1, T2, 및 소자 분리 절연막(2) 상에 형성된다. 이러한 커버막(8)으로서, 실리콘 산화물 질화막(SiON)이 예를 들면 플라즈마 CVD 방법에 의해 형성된다. 그리고 나서, 제1 층간절연막(9)이 커버막(8) 상에 형성된다. 제1 층간 절연막(9)으로서, 실리콘 산화막(SiO2)이 예를 들면 TEOS 기체를 이용한 플라즈마 CVD 방법에 의해 형성된다.
제1 층간 절연막(9)의 상부 표면이 CMP(화학적 기계적 연마) 방법에 의해 평탄화된다. 강유전성 커패시터(10)는 길이 방향으로 액티브 영역(1a)의 앞 및 뒤에 소자 분리 절연막(2) 위에 제1 층간 절연막(9) 상에 형성된다. 강유전성 커패시터(10)는 하부 전극(10a), 강유전성 막(10b), 및 상부 전극(10c)으로 구성된다. 하부 전극(10a)은 플레이트 라인이라 지칭되고, 도 3에 도시된 바와 같이 워드 라인 WL에 거의 평행하게 연장하도록 형성된다. 또한, 강유전성 막(10b)은 스트라이프와 같은 하부 전극(10a) 상에 형성된다. 뿐만 아니라, 상부 전극(10c)은 플레이트 라인(10a)의 길이 방향으로 간격을 두고 강유전성 막(10b) 상에 복수로 형성된다.
또한, 각각이 실제 동작하는 셀의 강유전성 커패시터(10)와 동일한 구조를 가지는 더미 커패시터(10D)는 제1 층간 절연막(9) 상의 메모리 셀 영역의 4개 코너에 형성된다. 강유전성 커패시터(10) 및 더미 커패시터(10D)는 동시에 형성된다.
하부 전극(10a)은 예를 들면 10 내지 30nm 두께의 티타늄(Ti) 및 100 내지 300nm 두께의 백금(Pt)으로 구성되는 이층 구조를 가지고 있다. 또한, 강유전성 막(10b)은 100 내지 300nm 두께의 납 지리콘산염 티탄산염(PZT:Pb(Zr1-xTix)O3)으로 형성된다. 그러한 강유전성 막(10b)은 성장 후에 30 내지 120초 동안 650 내지 850℃의 온도에서 산소 분위기에서 RTA(Rapid Thermal Annealing)에 의해 결정화된다. 이 경우에, 강유전성 막(10b)으로서, PZT뿐만 아니라, PLCSZT, PLZT, 등과 같은 다른 PZT 재료, SrBi2Ta2O9(SBT, Y1), SrBi2(Ta, Nb)2O9(SBTN, YZ), 등과 같은 Bi 층 구조 화합물, 및 다른 금속 산화물 강유전성 물질이 채용될 수 있다. 또한, 상부 전극(10c)은 예를 들면 100 내지 300nm 두께의 이리듐 산화막(IrO2)으로 형성된다.
커패시터(10)의 상부 전극(10c) 및 강유전성 막(10b)은 분리 마스크 또는 동일한 마스크를 이용하여 패터닝되고, 제1 커패시터 보호 절연막(11)이 그 위에 형성된다. 또한, 하부 전극(10a)이 패터닝된 후, 제2 커패시터 보호 절연막(12)이 제1 커패시터 보호 절연막(11), 하부 전극(10a), 및 제1 층간 절연막(9) 상에 형성된다. 제1 및 제2 커패시터 보호 절연막(11, 12)은 각각 환원 방지 기능을 가지는 알루미나, PZT, 등과 같은 절연 재료로 형성된다.
또한, 제2 층간 절연막(13)은 제2 커패시터 보호 절연막(12) 상에 형성된다. 예를 들면, 제2 층간 절연막(13)으로서, 실리콘 산화막이 TEOS를 이용하여 CVD 방법에 의해 형성된다. 제2 층간 절연막(13)의 상부 표면은 CMP 방법에 의해 평탄화된다.
제1 내지 제3 콘택트 홀(14a 내지 14c)은 제1 및 제2 층간 절연막(9, 13), 제2 커패시터 보호 절연막(12), 및 각 제1 내지 제3 n형 불순물 확산 영역(7a 내지 7c) 상의 커버막(8) 내에 형성된다. 제1 내지 제3 도전성 플러그(15a 내지 15c)는 제1 내지 제3 콘택트 홀(14a 내지 14c)에 각각 형성된다. 또한, 상부 전극 콘택트홀(13a)은 커패시터(10)의 상부 전극(10c) 상의 제2 층간 절연막(13), 및 제1 및 제2 커패시터 보호 절연막(11, 12)에 형성된다. 또한, 상부 전극 콘택트 홀(13b)은 더미 커패시터(10D)의 상부 전극(10c) 상에 형성된다.
제1 내지 제3 도전성 플러그(15a 내지 15c)는 접착막(glue film) 및 텅스텐 막을 각각 가지고 있다. 텅스텐 막의 기저 층으로서 기능하는 접착막은 약 20nm 두께의 티타늄(Ti) 막 및 약 50nm 두께의 티타늄 질화막(TiN)으로 구성되는 이층 구조를 가지고 있다. 이 경우에, 제2 층간 절연막(13) 상의 텅스텐 막 및 접착막이 CMP 방법에 의해 제거된다.
제1 도전성 플러그(15a) 및 가장 가까운 커패시터(10)의 상부 전극(10c)을 접속시키는 제1 금속 배선(16a), 및 제3 도전성 플러그(15c) 및 가장 가까운 커패시터(10)의 상부 전극(10c)을 접속시키는 제2 금속 배선(16c)은 제2 층간 절연막(13) 상에 형성된다. 또한, 섬 모양(island-like)의 금속 패드(16b)는 제2 도전성 플러그(15b) 상에 형성된다.
제1 금속 배선(16a)은 제1 도전성 플러그(15a)의 상부 표면으로부터 상부 전극 콘택트 홀(13a)의 내부까지로 연장하는 영역에 형성된다. 제2 금속 배선(16c)은 제3 도전성 플러그(15c)의 상부 표면으로부터 다른 상부 전극 콘택트 홀(13a)의 내부까지 연장되는 영역에 형성된다.
또한, 상부 전극 콘택트 홀(13b)을 통해 상부 전극(10c)에 접속되는 분리된 제1 더미 금속 패드(16d)는 더미 커패시터(10D) 위의 제2 층간 절연막(13)에 형성된다. 또한, 분리된 제2 더미 금속 패드(16e)는 제1 도전성 플러그(15a) 또는 제3도전성 플러그(15c) 상에 형성되고, 더미 커패시터(10D)에 가장 근접하여 배치된다. 결과적으로, 더미 커패시터(10D)는 MOS 트랜지스터 T1, T2에 접속되지 않으므로, 그러한 더미 커패시터(10D)는 커패시터로서 전혀 동작하지 않는다.
제1 및 제2 금속 배선(16a, 16c), 금속 패드(16b), 및 제1 및 제2 더미 금속 패드(16d, 16e)는 예를 들면, 약 150nm 두께의 TiN 막, 약 5nm 두께의 Ti 막, 약 500nm 두께의 Al-Cu 막, 약 50nm 두께의 TiN 막, 약 20nm 두께의 Ti 막으로 구성되는 5층 구조를 가지는 금속 막을 패터닝함으로써 각각 형성된다.
제3 층간 절연막(18)은 제1 및 제2 금속 배선(16a, 16c), 금속 패드(16b), 제1 및 제2 더미 금속 패드(16d, 16e), 및 제2 층간 절연막(13) 상에 형성된다. 제3 층간 절연막(13)으로서, SiO2막이 예를 들면 TEOS를 이용하여 CVD 방법에 의해 형성된다. 제3 층간 절연막(13)의 상부 표면은 CMP 방법에 의해 편평하게 된다.
비트 라인 콘택트 홀(18a)은 제2 n형 불순물 확산 영역(7b)에 접속되는 금속 패드(16b) 상의 제3 층간 절연막(18)에 형성된다. TiN 접착막 및 텅스텐 막으로 구성되는 제4 도전성 플러그(19)는 비트 라인 콘택트 홀(18a)에 매립된다.
제4 도전성 플러그(19)의 상부 표면에 접속되고 워드 라인 WL을 직교하는 방향으로 연장되는 비트 라인(20)은, 제3 층간 절연막(18) 상에 형성된다. 따라서, 비트 라인(20)은 제4 도전성 플러그(19), 금속 패드(16b), 및 제2 도전성 플러그(15b)를 통해 제2 n형 불순물 확산 영역(7b)에 전기적으로 접속된다.
다음으로, 액티브 영역(1a), 커패시터(10), 더미 커패시터(10D), 워드 라인WL, 및 비트 라인(20)의 평면형 구조를 도 3을 참조하여 이하에 설명한다.
도 3에서, 복수의 스트라이프형 플레이트 라인(10a, 하부 전극)이 제1 층간 절연막(9) 상에서 간격을 두고 거의 평행하게 형성된다. 또한, 플레이트 라인(10a)은 워드 라인 WL의 연장 방향으로 정렬된 복수의 액티브 영역(1a)의 전후에 형성되고, 플레이트 라인 드라이버(22)에 전기적으로 접속되어 워드 라인 WL과 거의 평행하게 연장된다. 복수의 상부 전극(10c)은 플레이트 라인(10a)의 길이 방향으로 각 플레이트 라인(10a) 위에 형성된다. 또한, 스트라이프형 강유전성 막(10b)은 플레이트 라인(10a)과 상층 상부 전극(10c)의 사이에 형성된다.
하부 전극 콘택트 홀(13c)은 강유전성 막(10b)에서 돌출된, 플레이트 라인(10a)의 엔드 부분에서 제2 층간 절연막(13)에 형성된다. 그리고 나서, 제2 층간 절연막(13) 상에 형성된 하부 전극 유도 배선(도시되지 않음)이 콘택트 홀(13c)을 통해 플레이트 라인(10a)에 접속된다.
복수의 워드 라인 WL은 액티브 영역(1a) 및 소자 분리 절연막(2) 위를 통과하고, 워드 라인 드라이버(21)에 각각 전기적으로 접속된다.
또한, 제3 층간 절연막(18) 상의 비트 라인(20)은 워드 라인 WL과 직교하는 방향으로 연장된다. 이러한 비트 라인(20)은 제2 도전성 플러그(15b) 및 금속 패드(16b)를 통해 액티브 영역(1a) 중간의 제2 n형 불순물 확산 영역(7b)에 전기적으로 접속되고, 또한 센스 증폭기(23)에 전기적으로 접속된다.
제1 내지 제3 도전성 플러그(15a 내지 15c)가 각각 매립되는 제1 내지 제3 콘택트 홀(14a 내지 14c)은 액티브 영역(1a)에서 2개의 워드 라인 WL의 양측 상의n형 불순물 확산 영역(7a 내지 7c) 상에 형성된다. 또한, 상부 전극 콘택트 홀(13a)은 더미 셀의 커패시터(10)의 상부 전극(10c) 상에 형성되고, 상부 전극 콘택트 홀(13b)은 더미 커패시터(10D)의 상부 전극(10c) 상에 형성된다.
더미 커패시터(10D)로서, 복수의 커패시터가 수평 및 수직으로 정렬되는 정사각형 메모리 영역의 4개 코너에 존재하는 커패시터가 각각 적용된다. 콘택트 홀(13b)은 다른 커패시터(10)와 같이 더미 커패시터(10D)의 상부 전극(10c) 상에 형성된다. 그러나, 전기적으로 분리된 더미 금속 패드(16d)만이 콘택트 홀(13b)을 통해 더미 커패시터(10D)의 상부 전극(10c)에 접속된다. 결과적으로, 더미 커패시터(10D)는 MOS 트랜지스터 T1,T2로부터 이격되고, 정보를 저장하지 않는다. 정보를 저장하기 위한 커패시터(10)는 메모리 셀 영역의 4개 코너를 제외한 영역에 수평 및 수직으로(매트릭스 형태로) 배열된다.
더미 커패시터(10D)가 메모리 셀 영역의 4개 코너에 선택적으로 배열되고 실제 동작하는 커패시터는 다른 최외곽 주변부에 배열되는 이유를 이하에 설명한다.
우선, 상기 구조를 가지는 복수의 강유전성 커패시터가 그 평면 형태가 도 4에 도시된 바와 같이, 사각형인 메모리 셀 영역 A에 수직 및 수평으로 형성된 후, 커패시터의 축적 전하(스위칭 전하)량 QSW이 소정 위치에서 각각 측정된 경우에, 도 5 및 도 6에 도시된 결과들이 얻어진다.
도 5는 메모리 셀 영역 A의 한 코너로부터 대각 방향으로 정렬된 복수의 강유전성 커패시터(a1 내지 a5, cm)의 축적 전하량 QSW의 차이를 도시하고 있다. 또한, 도 6은 정사각형 메모리 셀 영역의 한측의 중앙을 통과하는 플레이트 라인 상에 정렬된 복수의 강유전성 커패시터(m1 내지 m5, cm)의 축적 전하량 QSW의 차이를 도시하고 있다.
도 5 및 도 6으로부터 명백한 바와 같이, 강유전성 커패시터가 동일한 구조를 가지고 있지만, 메모리 셀 영역 A의 4개의 코너에 제공된 강유전성 커패시터(a1)가 가장 현저하게 떨어진다. 그러므로, 4개의 코너에 제공되는 커패시터는 더미 커패시터로서 적용된다. 더미 커패시터(10D)가 형성되지 않으면, 4개의 코너 근처에 형성된 강유전성 커패시터(a2)의 열화가 두드러지게 된다. 그러므로, 더미 커패시터가 메모리 셀 영역 A의 4개의 코너에 각각 형성되는 것이 바람직하다.
그런데, 전기적으로 분리된 더미 금속 패드(16d)가 더미 커패시터(10D)의 상부 전극(10c)에 접속되는 이유를 이하에 설명한다.
배선(더미 금속 패드(16d)가 상부 전극 콘택트 홀(13b)을 통해 더미 커패시터(10D)의 상부 전극(10c)에 접속되는 경우 및 그러한 배선이 상부 전극(10c)에 접속되지 않는 경우가 서로 비교되는 경우, 도 7에 도시된 결과가 얻어졌다. 도 7에 따르면, 배선이 더미 커패시터의 상부 전극에 접속되면, 배선 주위의 강유전성 커패시터의 축적 전하량 QSW는 위치에 따라 거의 변경되지 않는다. 반대로, 배선이 더미 커패시터의 상부 전극에 접속되지 않으면, 강유전성 커패시터의 위치가 더미 커패시터에 근접하게 됨에 따라, 실제 동작하는 강유전성 커패시터(10)의 축적 전하량 QSW가 더 작게 된다.
이러한 이유는, 상부 전극 콘택트 홀(13b)이 더미 커패시터(10D) 상에 형성되지 않으면, 실제 동작하는 강유전성 커패시터(10) 상의 상부 전극 콘택트 홀(13a)을 형성하도록 채용되는 에칭 기체의 밀도가 더미 커패시터(10D) 부근에서 증가되어 실제 동작하는 강유전성 커패시터(10)가 열화되도록 유발시키는 것으로 사료된다.
상기 설명한 대로, 메모리 셀 영역의 4개 코너의 강유전성 커패시터가 더미 커패시터로서 이용되고 분리된 금속 패턴이 더미 커패시터에 접속된 경우, 정보 저장 강유전성 커패시터(10)의 열화가 방지될 수 있다. 결과적으로, 메모리 셀 어레이의 수율을 개선하고 실제 동작하는 커패시터의 보존 특성을 유지하면서도, 메모리 셀 어레이의 점유 면적이 FeRAM을 제조할 때 최적으로 감소될 수 있다.
<제2 실시예>
제1 실시예에서, 메모리 셀 영역에 수직 및 수평으로 규칙적으로 형성된 복수의 커패시터 중에서, 메모리 셀 영역의 최외곽 주변의 4개 코너의 커패시터는 더미 커패시터로서 적용되고, 최외곽 주변의 다른 부분의 커패시터는 실제 동작하는 커패시터로서 적용된다.
본 실시예에서, 더미 커패시터는 메모리 셀 영역의 최외곽 주변의 4개 코너로부터 돌출하도록 선택적으로 배열되고, 모든 커패시터는 최외곽 주변 및 내부 영역 상의 실제 동작하는 커패시터로서 이용된다.
도 8은 본 발명의 제2 실시예에 따른 FeRAM의 메모리 셀 영역을 도시한 평면도이다. 이 경우에, 도 8에서, 소자 분리 절연막 위에 형성된 절연막은 도시되지 않았다.
도 8에서, 복수의 플레이트 라인(10a) 중 제1 및 최종 플레이트 라인의 길이는 남아있는 플레이트 라인(10a)보다 더 길게 형성된다. 더미 커패시터(10B)는 남아있는 플레이트 라인(10a)의 단부로부터 연장된 영역에 형성된다.
도 8의 라인 Ⅱ-Ⅱ에 따른 더미 커패시터(10B)의 단면 구조가 도 9에 도시되어 있다. 또한, 실제 동작하는 셀로서 기능하는 커패시터(10), MOS 트랜지스터 T1, T2, 금속 배선(16a, 16c) 등의 단면 구조는 도 2의 우측에 도시된 구조와 유사하다.
도 8 및 도 9에서, 더미 커패시터(10B)의 상부 전극(10d)이 강유전성 막(10b)을 통해 제1 및 최종 플레이트 라인(10a)의 콘택트 영역 근처의 연장된 영역 상에 형성된다. 환언하면, 더미 커패시터(10B)는 플레이트 라인(하부 전극, 10a), 강유전성 막(10b), 및 상부 전극(10d)에 의해 구축된다.
제1 실시예와 같이, 다른 커패시터뿐만 아니라 더미 커패시터(10B)는 커패시터 보호 절연막(11, 12) 및 제2 층간 절연막(13)으로 피복된다. 또한, 제4 n형 불순물 확산 영역(7d)은 더미 커패시터(10B)의 전 또는 후의 실리콘 기판(1) 상에 형성된다.
또한, 콘택트 홀(14d)은 커버막(8), 제1 층간 절연막(9), 커패시터 보호 절연막(11, 12), 및 제4 n형 불순물 확산 영역(7d) 상의 제2 층간 절연막(13)에 형성된다. 제1 내지 제3 도전성 플러그(15a 내지 15c)와 동일한 구조를 가지는 제5 도전성 플러그(15d)는 콘택트 홀(14d)에 형성된다.
커패시터 콘택트 홀(13d)은 더미 커패시터(10B) 상의 커패시터 보호 절연막(12) 및 제2 층간 절연막(13)에 형성된다. 그리고 나서, 더미 금속 배선(16f)은 제5 도전성 플러그(15d)의 상부 표면으로부터 커패시터 콘택트 홀(13d)의 내부까지로 연장되는 영역에서 제2 층간 절연막(13) 상에 형성된다. 더미 금속 배선(16f)은 제1 및 제2 금속 배선(16a, 16c)으로 동시에 형성된다.
그라운드 배선(24)은 비트 라인(20)과 평행하게 제3 층간 절연막(18) 상에 형성된다. 그라운드 배선(24)은 제6 더미 도전성 플러그(25)를 통해 더미 금속 배선(16f)에 접속된다.
따라서, 더미 커패시터(10B)는 메모리 셀로서 동작하지 않는다.
상기 설명한 바와 같이, 본 실시예에서, 더미 커패시터(10B)는 실제 동작하는 커패시터(10)가 수직 및 수평으로 형성되는 메모리 셀 영역의 4개 코너의 외부 근처에 형성되고, 실제 동작하는 커패시터(10)는 최외곽 주변을 포함하는 메모리 셀 영역 내에 전부 형성된다. 그러므로, 4개의 더미 커패시터(10B)를 접속하는 라인으로 분할되는, 영역의 내측 상에 존재하는 실제 동작하는 커패시터(10)의 열화가 방지될 수 있다.
이 경우에, 제1 실시예와 같이, 워드 라인 WL은 워드 라인 드라이버에 접속되고, 플레이트 라인(10a)은 플레이트 라인 드라이버에 접속되며, 비트 라인은 센스 증폭기에 접속된다. 특별히 언급되지 않으면, 이들 접속은 이하의 실시예에 마찬가지로 적용된다.
<제3 실시예>
도 10은 본 발명의 제3 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도이다. 도 10에서, 소자 분리 절연막 위에 형성된 절연막은 도시되지 않았다.
도 10에서, 제2 실시예에서 설명된 바와 같이, 플레이트 라인(10a)의 제1 및 최종 플레이트 라인의 양쪽 단부 부분은 남아있는 플레이트 라인(10a)보다 길게 형성된다. 그리고 나서, 제1 및 최종 플레이트 라인(10a)의 연장된 영역에 형성된 제1 더미 커패시터(10B)는 제2 실시예와 동일한 구조를 가지고 있고, 금속 배선(16f)을 통해 제4 n형 불순물 확산 영역(7d)에 각각 전기적으로 접속된다.
또한, 플레이트 연장부(27)는 액티브 영역(1a)의 반대측 상의 제1 및 최종 플레이트 라인(10a)의 연장된 영역의 내부 및 근처에 형성된다. 그리고 나서, 2개의 제2 더미 커패시터(10C)는 플레이트 연장부(27)에 형성된다. 제2 더미 커패시터(10C)는 플레이트 라인(10a)의 플레이트 연장부(27)로 형성된 하부 전극, 플레이트 연장부(27) 상으로 연장되는 강유전성 막(10b), 및 강유전성 막(10b) 상에 형성된 상부 전극(10e)으로 구성된다.
상기 구조에 따르면, 복수의 커패시터(10)가 형성되는 메모리 셀 영역의 4개 코너는 외부 상의 3개 측면으로부터 제1 및 제2 더미 커패시터(10B, 10C)에 의해 각각 둘러싸여진다. 결과적으로, 메모리 셀 영역에 형성된, 복수의 실제 동작하는 커패시터(10)의 특성의 열화는 제1 및 제2 더미 커패시터(10B, 10C)에 의해 방지될수 있다.
그러나, 일부 경우에, 메모리 셀 영역내의 커패시터(10)의 축적 전하량 QSW의 열화는 메모리 셀 영역의 4개 코너들이 3개의 측면으로부터 더미 커패시터(10B, 10C)에 의해 각각 둘러싸여진 후에도 충분히 방지될 수 없다. 환언하면, 플레이트 라인(10a)의 일부는 메모리 셀 영역 A의 최외곽 주변에 노출되고, 촉매로서 작용한다. 그러므로, 메모리 셀 영역의 주변부 근처에 형성된 강유전성 커패시터는 환원 기체에 의해 중앙부에 형성된 것들보다 더 쉽게 열화된다.
이 경우에, 도 10의 라인 Ⅲ-Ⅲ에 따른 단면도인 도 11에 도시된 바와 같이, 복수의 플레이트 라인(10a)의 제1 및 최종 플레이트 라인에 형성된 복수의 커패시터는 전적으로 더미 커패시터(10E)로서 채용되고, 또한 복수의 비트 라인(20)의 제1 및 최종 비트 라인에 전기적으로 접속된 복수의 커패시터는 더미 커패시터로서 전적으로 채용될 수 있다. 그러한 경우에, 제1 및 최종 플레이트 라인(10a)은 플레이트 라인 드라이버(22)에 접속되지 않고, 콘택트 홀(13c)을 통해 그라운드 배선(16h)에 접속되며, 또한 제1 및 최종 비트 라인(20)은 센스 증폭기(23)에 접속되지 않고, 그라운드에 접속된다.
따라서, 더미 커패시터(10E)는 메모리 셀 영역의 최외곽 주변을 따라 프레임같이 정렬되고, 또한 더미 커패시터(10B, 10E)는 실제 동작하는 커패시터(10)가 특히 열화되기 쉬운 4개 코너 영역 근처에 이중으로 형성되어, 프레임형으로 정렬된 더미 커패시터(10E)의 4개 코너는 외부 상의 3개의 측면으로부터 각각 둘러싸여진다. 그러므로, 메모리 셀 영역의 실제 동작하는 커패시터(10)의 특성 열화가 더 확실하게 방지될 수 있다. 환언하면, 2개의 더미 커패시터가 4개의 코너 부분에 배열되고 하나의 더미 커패시터가 4개의 코너 부분을 제외한 최외곽 주변을 따라 정렬되도록 더미 커패시터 배열의 개수나 면적을 변경함으로써, 실제 동작하는 커패시터의 강유전성 막의 열화에 대한 저항성이 향상될 수 있는 구조가 채용된다. 결과적으로, 실제 동작하는 커패시터는 주위로부터 보호되어 열화가 억제될 수 있고, 더미 커패시터 영역의 면적 증가는 최저로 억제될 수 있다.
이 경우, 제2 실시예에서, 메모리 셀 영역의 4개의 코너에 더미 커패시터를 선택적으로 형성하고, 더미 커패시터에 의해 둘러싸여지는 영역의 내측 상의 최외곽 주변을 따라 더미 커패시터를 정렬하도록 채용될 수도 있다.
<제4 실시예>
도 12는 본 발명의 제4 실시예에 따른 반도체 장치의 메모리 셀 영역을 도시한 평면도이다. 도 12에서, 소자 분리 절연만 위에 형성되는 절연막은 도시되지 않았다.
도 12에 도시된 메모리 셀 영역은 실리콘 기판(1) 상에 간격을 두고 수평 및 수직으로 형성되는 복수의 액티브 영역(1a), 소자 분리 절연막(2) 및 액티브 영역(1a) 위로 통과하는 워드 라인 WL, 액티브 영역(1a)의 앞 또는 뒤에 제1 층간 절연막(9) 상 및 액티브 영역(1a) 위에 형성되는 플레이트 라인(하부 전극, 10a), 플레이트 라인(10a) 상에 간격을 두고 형성된 상부 전극(10c), 및 플레이트 라인(10a)과 상부 전극(10c)의 사이에 형성된 강유전성 막(10b)을 구비하고 있다.액티브 영역(1a) 및 그 주변의 단면 구조는 도 2의 우측에 도시된 것과 동일한 구조를 가지고 있다.
이 경우에, 제1 실시예에 도시된 구조와 달리, 모든 플레이트 라인(10a) 상에 형성된 복수의 상부 전극(10c)은 실제 동작하는 커패시터(10)를 구성한다.
도 12에서, L형 평면 형태를 가지는 더미 커패시터(26)는 메모리 셀 영역의 4개 코너를 둘러싸는 영역, 즉 외부 상의 3개의 측면으로부터 복수의 플레이트 라인(10a)의 제1 및 최종 플레이트 라인의 양쪽 단부에 형성된다. 더미 커패시터(26)는 L형 평면 형태를 가지는 하부 전극(26a), 강유전성 막(26b), 및 L형 평면 형태를 가지는 L형 상부 전극(26c)으로 구성된다.
더미 커패시터(26)의 하부 전극(26a)은 플레이트 라인(10a)과 동일한 층 구조를 가지고 있다. 강유전성 막(26b)은 플레이트 라인(10a) 상의 강유전성 막(10b)과 동일한 재료로 형성된다. 더미 상부 전극(26c)은 플레이트 라인(10a) 상의 상부 전극과 동일한 층 구조를 가지고 있다.
더미 커패시터(26)는 메모리 셀의 커패시터(10)와 같이 제2 층간 절연막(13)으로 피복된다. 그리고 나서, 제2 층간 절연막(13) 내에, 복수의 콘택트 홀(28)이 하부 전극(26c) 상에 형성되고, 더미 금속 패드(29)가 콘택트 홀(28)의 내부 및 그 주변부 상에 형성된다.
더미 커패시터(26)의 크기는 실제 동작하는 커패시터(10)보다 동일하거나 크게 형성될 수 있다. 이것에 따르면, 더미 커패시터(26)의 더미 상부 전극(26c) 상의 콘택트 홀(28)의 크기는 실제 동작하는 커패시터(10) 상의 콘택트 홀(13a)보다크거나 같게 형성된다.
상기 구조에 따르면, 복수의 실제 동작하는 커패시터(10)가 형성되는 메모리 셀 영역의 4개 코너가 외부 상의 3개 측면으로부터 복수의 더미 커패시터(26)에 의해 각각 둘러싸여진다. 그러므로, 제1 실시예에 도시된 바와 같이, 메모리 셀 영역에 형성된 복수의 메모리 셀의 커패시터(10)의 축적 전하량 QSW의 감소가 더미 커패시터(26)에 의해 방지될 수 있다.
그런데, 메모리 셀 영역의 4개 코너를 3개 측면으로부터 더미 커패시터(26)에 의해 국소적으로 둘러싸는 것만으로 실제 동작하는 커패시터(10)의 특성 열화의 방지를 충분히 행할 수 없는 경우가 종종 있다. 이것에 대한 대책으로서, 도 13의 단면도에 도시된 바와 같이, 복수의 플레이트 라인(10a)의 제1 및 최종 플레이트 라인 상에 형성된 복수의 커패시터가 더미 커패시터(10F)로서 전적으로 채용될 뿐만 아니라, 복수의 비트 라인(20)의 제1 및 최종 비트 라인에 전기적으로 접속된 복수의 커패시터도 더미 커패시터(10F)로서 전적으로 채용될 수 있다. 그러한 경우에, 제1 및 최종 플레이트 라인(10a)은 플레이트 라인 드라이버(22)에 접속되지 않고 콘택트 홀(13c)을 통해 그라운드 배선(16h)에 접속되고, 또한 제1 및 최종 비트 라인(20)은 센스 증폭기(23)에 접속되지 않고 그라운드에 접속된다. 이 경우에, 도 13은 도 12의 Ⅳ-Ⅳ 라인에 따른 단면도이다.
그러므로, 복수의 더미 커패시터(10F)는 메모리 셀 영역의 최외곽 측 상에 프레임 형태로 배열되고, 더미 커패시터(26)는 외부 상의 3개의 측면으로부터 프레임 형태로 정렬된 더미 커패시터(10F)를 둘러싸도록 형성된다. 그러므로, 더미 커패시터(10F, 26)는 메모리 셀 영역의 4개 코너에서 이중으로 배열된다. 결과적으로, 메모리 셀 커패시터(10)의 열화는 더 확고하게 방지될 수 있다.
도 12에 도시된 더미 커패시터(26)는 거의 정사각형 형태의 메모리 셀 영역의 4개 코너의 외측 상에 형성된다. 이 경우에, 도 14에 도시된 바와 같이, 복수의 더미 커패시터(31)가 메모리 셀 영역 주위에 프레임 형태로 정렬된다. 그렇지 않으면, 도 15에 도시된 바와 같이, 복수의 더미 커패시터(35)가 메모리 셀 영역이 빈 영역 위 및 메모리 셀 영역의 외측 상에 모두 분산될 수 있다.
도 14에 도시된 더미 커패시터(31)는 각각 프레임 형태로 형성되는 하부 전극(31a), 강유전성 막(31b) 및 상부 전극(31c)이 순차적으로 형성되는 구조를 가지고 있다. 그리고 나서, 복수의 콘택트 홀(33)이 상부 전극(31c) 상의, 더미 커패시터(31) 상에 형성되는 층간 절연막(13)에 형성된다. 더미 금속 패드(34)는 콘택트 홀(33) 및 그 주변부에 형성된다. 더미 커패시터(31)는 실제 동작하는 커패시터(10)보다 면적이 더 넓고, 또한 상부 전극(31c)의 크기는 실제 동작하는 커패시터(10)보다 크거나 같게 형성될 수 있다. 이것에 유사하게, 더미 커패시터(31)의 상부 전극(31c) 상의 콘택트 홀(33)의 크기는 실제 동작하는 커패시터(10) 상의 콘택트 홀(13a)보다 크거나 같게 형성될 수 있다.
이 경우에, 더미 커패시터(26, 31)는 실제 동작하는 커패시터(10)로부터 간격을 두고 연속적으로 형성된다. 그러나, 그러한 커패시터는 동작하지 않으므로, 더미 커패시터의 크기는 자유롭게 설정될 수 있다.
도 15에 도시된 더미 커패시터(35)는 다수의 하부 전극(35a), 다수의 강유전성 막(35b), 및 다수의 상부 전극(35c)으로 구성되고, 이들은 메모리 셀 영역의 주변부에 걸쳐 전부 분산되고 섬 모양으로 형성된다. 그리고 나서, 콘택트 홀(36)이 상부 전극(35c) 상의, 더미 커패시터(35)를 덮는 제2 층간 절연막(13)에 형성된다. 더미 금속 패드(37)는 콘택트 홀(36) 및 그 주변부에 형성된다.
도 14 및 도 15에서, 제1 및 최종 플레이트 라인(10a) 상에 형성된 커패시터뿐만 아니라 제1 및 최종 비트 라인(20)에 접속된 커패시터도 모두 더미 커패시터(10F)로서 채용될 수 있다. 이 경우에 제1 플레이트 라인(10a)을 따른 단면 형태는 도 13에 도시된 것과 유사하다.
도 12, 14 및 15에 도시된 더미 커패시터(26, 31, 35)가 주변 회로 영역에 형성되는 경우에, 도전성 플러그간의 단락 회로는 CMOS(도시되지 않음)에 접속된 도전성 플러그로 중첩되지 않는 영역에 그러한 더미 커패시터를 배열함으로써 방지되어야 한다. 또한, 더미 커패시터(26, 31, 35)가 주변 회로 영역에 형성되는 경우에, 그러한 더미 커패시터(26, 31, 35)는 제1 층 배선과 중첩하지 않는 영역에 배열되어야 한다. 따라서, 메모리 셀 영역과 주변 회로 영역간의 레벨 차이는 더미 커패시터에 의해 감소될 수 있고, 또한 커패시터 상의 층간 절연막의 체적도 감소될 수 있다. 그러므로, 막 형성 동안의 환원 분위기에서 커패시터의 강유전성 막의 열화가 억제될 수 있다.
그런데, 메모리 셀 영역의 최외곽 주변의 4개 코너 주위에 4개의 더미 커패시터, 및 4개의 코너를 제외한 최외곽 주변 상에 2개의 더미 커패시터를 배열함으로써, 더미 커패시터 면적을 감소시키는 것이 효율적이다. 이 경우에, 실제 동작하는 커패시터의 하부 전극 및 더미 커패시터의 하부 전극 및 강유전성 막은 공통으로 통합되어 형성된 후, 실제 동작하는 커패시터의 상부 전극 및 더미 커패시터의 상부 전극이 개별적으로 분리되고, 그리고 나서, 더미 배선이 더미 커패시터의 상부 전극 상에 접속되는 구조를 채용하는 것이 효율적이다. 환언하면, 특성 열화를 방지하기 위해, 실제 동작하는 커패시터를 더미 커패시터에 더 근접하여 배열하는 것이 효율적이다.
<제5 실시예>
상기 실시예에서, 평면형 커패시터를 가지는 FeRAM이 설명된다. 본 실시예에서는, 적층형 커패시터를 가지는 FeRAM이 이하에 설명된다.
도 16은 본 발명의 제5 실시예에 따른 반도체 장치의 메모리 셀 영역내의 하나의 액티브 영역과 그 주변을 도시한 평면도이다. 도 17은 본 발명의 제5 실시예에 따른 반도체 장치의 메모리 셀 영역의 일부를 도시한 단면도이다. 도 18은 본 발명의 제5 실시예에 따른 반도체 장치의 메모리 셀 영역에서 도전성 패턴 및 액티브 영역의 배열을 도시한 평면도이다. 이 경우에, 도 16에서, 소자 분리 절연막 위에 형성된 절연막은 도시되지 않았다.
도 17에 도시된 바와 같이, STI 구조를 가지는 소자 분리 절연막(52)은 n형 또는 p형 실리콘(반도체) 기판(51)의 액티브 영역(트랜지스터 형성 영역) 주위에 형성된다. 이 경우에, 소자 분리 절연막(52)은 LOCOS 방법에 의해 형성된다. p-웰(51a)이 트랜지스터 형성 영역 내에 형성되고, 실리콘 산화막이 게이트절연막(53)으로서 p-웰(51a)의 표면 상에 형성된다.
2개의 게이트 전극(54)은 하나의 p-웰(51a) 상에 평행하게 형성된다. 이들 게이트 전극(54)은 소자 분리 절연막(52) 위를 통과하는 워드 라인 WL의 일부를 구성한다.
소스/드레인으로서 기능하고 LDD 구조를 가지는 제1 내지 제3 n형 불순물 확산 영역(55a 내지 55c)은 게이트 전극(54)의 양측 상의 p-웰(51a)에 형성된다. 2개의 게이트 전극(54)간의 하나의 트랜지스터 형성 영역에 형성된 제2 n형 불순물 확산 영역은 비트 라인에 전기적으로 접속된다. 트랜지스터 형성 영역의 양측에 형성된 제1 및 제3 n형 불순물 확산 영역(55a, 55c)은 커패시터의 하부 전극에 각각 전기적으로 접속된다.
이 경우에, 절연 측벽 스페이서(spacer)(56)가 게이트 전극(54)의 측벽 상에 형성된다.
게이트 전극(54) 및 LDD 구조를 가지는 n형 불순물 확산 영역(55a 내지 55c)은 MOS 트랜지스터 T1, T2를 구성한다.
MOS 트랜지스터 T1, T2는 커버 절연막(58)으로 피복된다. 커버 절연막(58)으로서, 예를 들면 약 200nm 두께의 실리콘 산화물 질화막(SiON)이 플라즈마 CVD 방법에 의해 형성된다. 또한, 실리콘 산화막(SiO2)은 TEOS 기체를 이용한 플라즈마 CVD 방법에 의해 커버 절연막(58) 상의 제1 층간 절연막(59)으로서 형성된다. 뿐만 아니라, 제1 층간 절연막(59)의 상부 표면은 CMP 방법에 의해 평탄화된다.
제1 및 제2 콘택트 홀(59a, 59b)은 제1 및 제3 n형 불순물 확산 영역(55a, 55c) 상의 커버 절연막(58) 및 제1 층간 절연막(59)에 각각 형성된다. 제1 및 제2 도전성 플러그(60a, 60b)는 제1 및 제2 콘택트 홀(59a, 59b)의 내부 표면 상에 각각 형성된다. 제1 및 제2 도전성 플러그(60a, 60b)는 예를 들면 티타늄(Ti) 막, 티타늄 질화(TiN) 막, 및 텅스텐(W) 막이 순차적으로 형성되는 구조를 가지고 있다. Ti 막, TiN 막, 및 W 막은 CMP 방법에 의해 제1 층간 절연막(58)의 상부 표면으로부터 제거된다.
제1 도전성 플러그(60a) 및 제2 도전성 플러그(60b)에 각각 접속되는 적층형 커패시터(61)는 제1 층간 절연막(59) 상에 형성된다. 커패시터(61)는 제1 층간 절연막(59) 상에 순차적으로 형성되는 하부 전극(61a), 강유전성 막(61b), 및 상부 전극(61c)에 의해 구축된다.
하부 전극(61a)은 예를 들면 이리듐(Ir) 막, 이리듐 산화막(IrOx), 및 백금(Pt) 막으로 구성되는 다층 구조에 의해 구축된다. 또한, 강유전성 막(61b)은 제1 실시예와 같이, PZT 재료, Bi 층 구조 화합물 재료 등으로 형성된다. 더구나, 상부 전극(61c)은 IrOx막으로 형성된다.
이 경우에, 강유전성 막(61b)은 산소 분위기에서 어닐링함으로써 성장 직후에 결정화된다. 또한, 커패시터(61)를 형성하도록 에칭한 후에, 어닐링이 수행되어 손상을 입은 강유전성 막이 원래 상태로 복원되도록 한다.
커패시터(61)는 알루미나, PZT, 등으로 만들어진 절연 커패시터 보호 막(62)으로 피복된다. 또한, 그 표면이 CMP 방법에 의해 평탄화되는 제2 층간 절연막(63)은 커패시터 보호막(62) 상에 형성된다.
제3 콘택트 홀(63a)은 제2 층간 절연막(63) 및 제2 n형 불순물 확산 영역(55b) 상의 커패시터 보호막(62)에 형성된 후, 제3 도전성 플러그(64)가 제3 콘택트 홀(63a)내에 형성된다. 이러한 제3 도전성 플러그(64)는 Ti 막, TiN 막, 및 W 막으로 구성되는 3층 구조를 가지고 있다.
콘택트 홀(63b)은 제2 층간 절연막(63) 및 커패시터(61)의 상부 전극(61c) 상의 커패시터 보호막(62)에 형성된다. 그리고 나서, 상부 전극(61c)은 제2 층간 절연막(63) 상에 형성된 플레이트 배선(65a)에 콘택트 홀(63b)을 통해 접속된다. 플레이트 배선(65a)은 워드 라인(게이트 전극) WL과 동일한 방향으로 연장된다. 또한, 플레이트 배선(65a)과 동일한 층 구조를 가지는 도전성 패드는 제3 도전성 플러그(64) 상에 형성된다.
제3 층간 절연막(66)은 플레이트 배선(65a), 도전성 패드(65b), 및 제2 층간 절연막(63) 상에 형성된다. 이 경우에, 제2 및 제3 층간 절연막(63, 66)으로서, SiO2막이 예를 들면 TEOS를 이용하여 CVD 방법에 의해 형성된다.
제4 도전성 플러그(67)가 매립되는 제4 콘택트 홀(66a)은 도전성 패드(65b) 상의 제3 층간 절연막(66)에 형성된다. 제4 도전성 플러그(67)는 Ti 막 및 W 막으로 구성되는 이층 구조에 의해 구축된다. 제4 도전성 플러그(67)는 제3 층간 절연막(66) 상의, 플레이트 배선(65a)과 직교하는 방향으로 연장되는 비트 라인(68)에접속된다. 이 경우에, 플레이트 배선(65a) 및 비트 라인(68)은 예를 들면 60nm 두께의 Ti 막, 30nm 두께의 TiN 막, 400nm 두께의 Al-Cu 막, 5nm 두께의 Ti 막 및 70nm 두께의 TiN 막이 각각 순차적으로 형성되는 다층 금속 구조를 가지고 있다.
반도체 장치의 메모리 셀의 일부의 평면형 구조가 도 16에 도시되어 있고, 여기에서 MOS 트랜지스터 T1, T2및 커패시터(61)가 메모리 셀 영역에 간격을 두고 규칙적으로 복수 형성된다. 이 경우에, 도 16에서, 소자 분리 절연막(52) 위의 여러 가지 절연막이 도시되지 않았다.
메모리 셀 영역의 워드 라인 WL은 워드 라인 드라이버(21)에 전기적으로 각각 접속되고, 플레이트 배선(65a)은 플레이트 라인 드라이버(22)에 각각 전기적으로 접속되며, 비트 라인(68)은 센스 증폭기(23)에 각각 전기적으로 접속된다.
또한, 메모리 셀 영역 내에서 커패시터(61), 콘택트 홀(59a, 59b, 63a), 플레이트 배선(65a), 및 비트 라인(68)의 배열은 도 18에 도시된 바와 같이 주어진다. 그리고 나서, MOS 트랜지스터 T1, T2에 접속도지 않고 전기적으로 분리된 하나 또는 복수의 더미 커패시터(69)는 메모리 셀 영역의 4개 코너의 외측 상에 형성된다. 이 경우에, 도 18에서, 3개의 더미 커패시터(69)가 메모리 셀 영역의 4개의 코너의 외측 상에 각각 형성된다. 더미 커패시터(69)는 메모리 셀의 커패시터(61)와 동일한 구조를 가지고 있다. 더미 금속 패드(71)는 콘택트 홀(70)을 통해 더미 커패시터(69)의 상부에 접속된다. 더미 금속 패드(71)는 제2 층간 절연막(63) 상에 형성되고, 플레이트 배선(65a)과 동일한 층 구조를 가지고 있다.
도 18에서, 콘택트 홀(70a)을 통해 플레이트 배선(65a)에 접속된 더미 커패시터(69)가 또한 형성된다. n형 불순물 확산 영역(도시되지 않음)은 더미 커패시터(69) 하의 실리콘 기판(51)에 형성된다. 그리고, n형 불순물 확산 영역은 도전성 플러그(도시되지 않음)를 통해 하부 전극(도시되지 않음)과 전기적으로 접속된다. 더미 커패시터(69)는 MOS 트랜지스터 T1또는 T2에 접속되지 않는다. 따라서, 정보는 플레이트 배선(65a) 아래의 더미 커패시터(69)에 저장되지 않는다.
도 19의 단면 모양에 도시된 바와 같은 적층형 커패시터(61)를 가지는 메모리 셀 영역에서, 복수의 플레이트 배선(65a) 및 복수의 비트 라인(68)에서 제1 및 최종 플레이트 배선 및 비트 라인이 그라운드에 각각 접속된 경우, 최외곽 주변 상의 메모리 셀 영역에 배치된 커패시터는 더미 커패시터(61D)로서 채용될 수 있다.
따라서, 메모리 셀 영역에서 메모리 셀을 구성하는 적층형 커패시터(61)는 보호하는 더미 커패시터(61D, 69)에 의해 둘러싸여지므로, 축적 전하량의 감소가 제1 실시예와 같이 발생하기 어렵다. 특히, 메모리 셀 영역의 4개 코너 인근의 커패시터(61)의 특성이 개선될 수 있다.
이 경우에, 제1 내지 제4 실시예와 같이, 적층형 더미 커패시터(69)는 프레임, 또는 L자-형태로 배열되거나, 분리된 패턴으로서 전체적으로 분산되게 배열될 수도 있다.
상기 제1 내지 제5 실시예에서, 메모리 셀 영역에 형성된 복수의 커패시터 중에서 더미 커패시터는 메모리 셀 영역의 4개 코너에 각각 선택적으로 형성된다.또한, 메모리 셀 영역의 중앙에서 외측으로 볼 때, 더미 커패시터는 최외곽 주변이나 그 주변보다 메모리 셀 영역의 4개 코너 또는 그 주변에서 더 많게 또는 더 넓게 형성된다. 다르게는, 메모리 셀 영역의 최외곽 주변을 따라 형성된 더미 커패시터는 4개의 코너를 제외한 최외곽 주변에 형성된 것들보다 4개의 코너에서 더 많은 개수로, 더 넓은 면적으로 또는 더 높은 밀도로 배열된다. 다르게는, 메모리 셀 영역을 외부에서 둘러싸는 위치에 더미 커패시터가 제공된다. 상기 실시예에서, 고정 전위가 그라운드 전압 대신에 이용된다.
<제6 실시예>
상기 제1 내지 제5 실시예에서, 더미 커패시터는 메모리 셀 영역의 4개 코너의 내측 및 외측 중 적어도 하나에 형성되고, 그렇지 않으면, 더미 커패시터의 개수가 증가되거나 더미 커패시터의 면적이 더미 커패시터로부터 메모리 셀 영역의 외측으로 확장된다.그러므로, 실제 동작을 위한 커패시터의 특성이 안정화된다.
이에 비해, 제6 실시예 내지 제10 실시예에서, 더미 커패시터를 이용하지 않고 메모리 셀 영역에서 실제 동작을 위한 복수의 커패시터의 특성의 안정화가 이하에 설명된다.
도 20a, 20b, 21a 및 21b는 본 발명의 제6 실시예에 따른 반도체 장치를 제조하는 단계를 도시한 단면도이다. 도 22는 본 발명의 제6 실시예에 따른 반도체 장치의 메모리 셀 영역의 커패시터를 도시한 평면도이다. 도 20a, 20b, 21a 및 21b는 도 22의 라인 Ⅶ-Ⅶ에 따라 본 단면도이다. 이 경우에, 도 20a, 20b, 21a,21b 및 22에서, 제1 내지 제5 실시예와 동일한 부호는 동일한 구성요소를 지칭한다.
우선, 도 20a에 도시된 구조가 형성될 때까지 요구되는 단계들이 이하에 설명된다.
제1 실시예에서 설명된 바와 같이, 소자 분리 절연막(2)이 LOCOS 방법에 의해 실리콘 기판(1)의 표면층 상에 형성된다. 소자 분리 절연막(2)은 실리콘 기판(1)의 표면 상에 수직 및 수평으로 배열되는 복수의 액티브 영역(1a)을 둘러싸는 위치에 형성된다. 액티브 영역(1a)은 복수의 플레이트 라인 형성 영역 사이에 형성되고, 복수의 액티브 영역(1a)은 각 플레이트 라인 형성 영역을 따라 간격을 두고 배열된다.
그리고 나서, 게이트 절연막(4)은 실리콘 기판(1) 상의 액티브 영역(1a)의 표면을 산화함으로써 형성된다.
그리고 나서, 비정질 실리콘 또는 폴리실리콘 막이 소자 분리 절연막(2) 및 게이트 절연막(4) 상에 형성되고, 그리고 나서 텅스텐 실리사이드 막이 실리콘 막 상에 형성된다. 그리고 나서, 게이트 전극(5)이 실리콘 막 및 텅스텐 실리사이드 막을 패터닝함으로써 액티브 영역(1a) 위에 형성된다. 2개의 게이트 전극(5)이 액티브 영역(1a) 상에 거의 평행하게 간격을 두고서 형성된다. 게이트 전극(5)은 소자 분리 절연막(2) 위를 통과하는 워드 라인 WL의 일부를 구성한다.
그리고 나서, n형 불순물이 게이트 전극(5)의 양측 상의 액티브 영역(1a) 상에 이온 주입된다. 그리고 나서, n형 MOS 트랜지스터 T1, T2의 소스/드레인으로서 기능하는 제1 내지 제3 n형 불순물 확산 영역이 형성된다. 제1 내지 제3 n형 불순물 확산 영역(7a 내지 7c)은 워드 라인 WL과 교차하는 방향, 즉 길이 방향으로 정렬된다. 액티브 영역(1a)의 중간에 위치한 제2 n형 불순물 확산 영역(7b)은 비트 라인에 전기적으로 접속되고, 액티브 영역(1a)의 양측에 배치된 제3 n형 불순물 확산 영역(7a, 7c)은 후술하는 커패시터의 상부 전극에 전기적으로 접속된다.
그리고 나서, 절연막이 실리콘 기판(1), 소자 분리 절연막(2), 및 게이트 전극(5) 상에 형성된다. 그리고 나서, 측벽 절연막(6)이 절연막을 에칭 백함으로써 남겨진다.
그리고 나서, n형 불순물이 게이트 전극(5) 및 측벽 절연막(6)을 마스크로서 이용하면서 액티브 영역(1a)으로 다시 이온 주입된다. 그러므로, 제1 내지 제3 n형 불순물 확산 영역(7a 내지 7c)은 LDD 구조로서 형성된다.
따라서, 제1 및 제2 n형 불순물 확산 영역(7a, 7b) 및 하나의 게이트 전극(5)을 구비하는 제1 nMOS 트랜지스터 T1, 및 제2 및 제3 n형 불순물 확산 영역(7b, 7c) 및 다른 게이트 전극(5)을 구비하는 제2 nMOS 트랜지스터 T2가 형성된다.
그리고 나서, nMOS 트랜지스터 T1, T2를 덮기 위한 절연 커버막(8)이 CVD 방법에 의해 실리콘 기판(1) 상에 형성된다. 예를 들면, 실리콘 산화물 질화막(SiON)이 커버막(8)으로서 형성된다.
그리고 나서, 약 1.0㎛ 두께의 실리콘 산화막이 TEOS를 이용하여 CVD 방법에 의해 커버막(8) 상에 형성된다. 이러한 실리콘 산화막은 제1 층간 절연막(9)으로서 이용된다.
그리고 나서, 제1 층간 절연막(9)의 치밀화(densifying) 프로세스로서, 그러한 제1 층간 절연막(9)은 대기압 질소 분위기에서 30분 동안 약 700℃의 온도에서 어닐링된다. 그리고 나서, 제1 층간 절연막(9)의 상부 표면이 CMP 방법에 의해 평탄화된다.
그리고 나서, 10 내지 30nm 두께의 티타늄(Ti) 막 및 100 내지 300nm 두께의 백금(Pt) 막이 스퍼터 방법에 의해 제1 층간 절연막(9) 상의 제1 도전막(72)으로서 순차적으로 형성된다.
그리고 나서, 100 내지 300nm 두께의 PZT 막이 RF 스퍼터 방법에 의해 제1 도전막(72) 상의 강유전성 막(73)으로서 형성된다. 강유전성 막(73)을 형성하는 방법으로서, 상기의 것뿐만 아니라, MOD(Metal Organic Deposition) 방법, MOCVD(Metal Organic CVD) 방법, 솔-젤(sol-gel) 방법 등이 있다. 또한, 강유전성 막(73)의 재료로서, PZT뿐만 아니라, PZT 재료, Bi-층 구조 화합물, 또는 제1 실시예에 도시된 다른 금속 산화물 강유전성 물질이 채용될 수 있다.
그리고 나서, 강유전성 막(73)을 구성하는 PZT 막의 결정화 프로세스로서, RTA(Rapid Thermal Annealing)이 산소 분위기에서 30 내지 120초 동안 650 내지 850℃의 온도에서 실행된다.
그리고 나서, 100 내지 300nm 두께의 이리듐 산화막(IrO2)이 스퍼터 방법에 의해 강유전성 막(73) 상의 제2 도전막(74)으로서 형성된다.
그리고 나서, 도 20b에 도시된 바와 같이, 모두 제2 도전막(74)으로 형성되는 복수의 제1 상부 전극(74a) 및 복수의 제2 상부 전극(74b)이 제2 도전막(74)을 패터닝함으로써 각 플레이트 라인 형성 영역에 형성된다. 제2 상부 전극(74b)의 평면 형태의 면적은 제1 상부 전극(74a)의 평면 형태의 면적보다 더 넓다. 이 경우에, 제1 상부 전극(74a)은 1.7㎛ X 1.0㎛의 평면 형태를 가지고 있고, 제2 상부 전극(74b)은 2.1㎛ X 1.0㎛의 평면 형태를 가지고 있다.
제1 상부 전극(74a) 및 제2 상부 전극(74b) 중 하나는 소자 분리 절연막(2) 위의 각 액티브 영역(1a)의 전 후에 배열된다. 즉, 제1 n형 불순물 확산 영역(7a)이 제1 상부 전극(74a) 및 제2 상부 전극(74b) 중 하나의 다음에 배치되고, 제3 n형 불순물 확산 영역(7a)이 제2 상부 전극(74b) 및 제1 상부 전극(74a) 중 하나의 다음에 배치된다.
그리고 나서, 강유전성 막(73)은 패터닝에 의해 플레이트 라인 형성 영역에 남겨진다. 그리고 나서, 에칭에 의해 손상된 강유전성 막(73)의 막 품질을 회복하기 위해, 강유전성 막(73)은 산소 분위기에서 어닐링된다.
그리고 나서, 제1 도전막(72)으로 만들어지는 제1 플레이트 라인(72a) 및 제2 플레이트 라인(72b)은 제1 도전막(72)을 패터닝함으로써 형성된다. 제1 플레이트 라인(72a) 및 제2 플레이트 라인(72b)은 커패시터의 하부 전극으로서 각각 기능한다.
도 22에 도시된 바와 같이, 제1 플레이트 라인(72a) 및 제2 플레이트 라인(72b)은 각 액티브 영역(1a)의 전후에 배치된 소자 분리 절연막(2) 위에 스트라이프 형태로 형성되어, 워드 라인 WL과 동일한 방향으로 연장된다. 상기 실시예와 같이, 제1 플레이트 라인(72a) 및 제2 플레이트 라인(72b)은 주변 회로 영역에 제공된 플레이트 라인 드라이버에 접속된다. 또한, 워드 라인 WL은 주변 회로 영역에 제공된 워드 라인 드라이버에 접속된다.
제1 플레이트 라인(72a)은 제1 및 최종 플레이트 라인을 제외하고는 복수의 플레이트 라인으로부터의 플레이트 라인에 대응한다. 제1 플레이트 라인(72a)은 워드 라인 WL에 직교하는 방향의 폭이 양쪽 단부에서 국소적으로 연장되는 거의 H형 평면 형태를 가지고 있다. 양쪽 단부의 폭은 제2 상부 전극(74b)과 거의 동일한 약 2.1㎛이고, 단부보다 더 내측의 폭은 제1 상부 전극(74a)과 거의 동일한 약 1.7㎛이다. 또한, 제2 상부 전극(74b)은 강유전성 막(73)을 통해 제1 플레이트 라인(72a)의 양쪽 단부 상에 각각 형성된다. 복수의 제1 상부 전극(74a)은 제2 상부 전극(74b)의 사이에 배치된 제1 플레이트 라인(72a)의 영역 내의 강유전성 막(73) 상에 간격을 두고서 플레이트 라인의 연장 방향으로 정렬된다.
제2 플레이트 라인(72b)은 메모리 셀 영역에 간격을 두고 형성된 복수의 플레이트 라인으로부터 제1 및 최종 플레이트 라인에 대응한다. 워드 라인 WL에 직교하는 방향의 제2 플레이트 라인(72b)의 폭은 2.1㎛이고, 제2 플레이트 라인(72b)은 전체 길이에 걸쳐 거의 동일한 폭을 가지고 있다. 각각이 제2 플레이트라인(72b)으로서 거의 동일한 폭을 가지는 복수의 제2 상부 전극(74b)은 제2 플레이트 라인(72b) 상에 형성된 강유전성 막(73) 상에 간격을 두고서 플레이트 라인의 연장 방향으로 정렬된다.
이 경우에, 도 22에서, 4개의 제1 플레이트 라인(72a)이 간격을 두고 예시되어 있지만, 4개를 넘는 개수도 채용될 수 있다.
제1 커패시터 Q1은 상기 단계들에 따라 형성된 제1 상부 전극(74a), 기저 강유전성 막(73), 및 제1 플레이트 라인(72a)에 의해 구축된다. 또한, 제2 커패시터 Q2는 제2 상부 전극(74b), 기저 강유전성 막(73) 및 제1 또는 제2 플레이트 라인(72a, 72b)으로 구축된다.
이 경우에, 제1 도전막(72), 강유전성 막(73), 및 제2 도전막(74)의 패터닝은, 이들 막들을 다른 레지스트 패턴(도시되지 않음)으로 피복하면서, 예를 들면 유도 결합형 플라즈마 에칭 장비(inductively coupled plasma etching equipment)를 이용하여 실행된다. 이들 에칭에 이용되는 기체는 염소(Cl2) 및 아르곤(Ar)으로 구성되는 혼합 기체이다.
그리고 나서, 도 21a에 도시된 구조가 형성될 때까지 요구되는 단계들을 이하에 설명한다.
우선, 커패시터 Q1, Q2를 덮기 위한 커패시터 보호 절연막(12)이 제1 층간 절연막(9) 상에 형성되어, 50nm의 두께를 가진다. 커패시터 보호 절연막(12)으로서, 알루미나, PZT 등과 같은 산소 방지 기능을 가지는 재료로 만들어진 막이 형성된다.
그리고 나서, SiO2막이 커패시터 보호 절연막(12) 상의 제2 층간 절연막(13)으로서 형성된다. SiO2막은 소스 기체로서 TEOS를 이용하여 CVD 방법에 의해 형성된다. 그리고 나서, 제2 층간 절연막(13)의 상부 표면이 CMP 방법에 의해 평탄화된다. 그러한 평탄화는 제2 층간 절연막(13)이 커패시터 Q1, Q2상에서 약 300nm의 두께를 가지고 있는 조건 하에서 실행된다.
그리고 나서, 제1 내지 제3 콘택트 홀(14a 내지 14c)이 제1 내지 제3 n형 불순물 확산 영역(7a 내지 7c) 상에 형성된다. 그리고 나서, 20nm 두께의 티타늄(Ti) 막 및 50nm 두께의 티타늄 질화막(TiN)이 스터퍼 방법에 의해 제1 내지 제3 콘택트 홀(14a 내지 14c) 및 제2 층간 절연막(13)의 내부 상에 접착막으로서 순차 형성된다. 그리고 나서, 텅스텐(W) 막이 CVD 방법에 의해 접착막 상에 성장되어, 제1 내지 제3 콘택트 홀(14a 내지 14c)을 완전히 매립할 수 있는 두께를 가진다. 그리고 나서, 텅스텐 막 및 접착막이 CMP 방법에 의해 폴리싱(polishing)되어, 제2 층간 절연막(13)의 상부 표면으로부터 제거된다. 그러므로, 제1 내지 제3 콘택트 홀(14a 내지 14c)에 남겨진 텅스텐 막과 접착막이 제1 내지 제3 도전성 플러그(15a 내지 15c)로서 각각 이용된다.
그리고 나서, 제1 내지 제3 도전성 플러그(15a 내지 15c)를 피복하는 산화 방지막(도시되지 않음)이 제2 층간 절연막(13) 상에 형성된다. 그리고 나서, 제4 및 제5 콘택트 홀(13e, 13f)이 산화 방지막, 제2 층간 절연막(13), 및 커패시터 보호 절연막(12)을 패터닝함으로써 제1 및 제2 상부 전극(74a, 74b) 상에 각각 형성된다. 동시에, 제6 콘택트 홀(13g) 및 제7 콘택트 홀(13h)은 제1 및 제2 플레이트 라인(72a, 72b)이 한 단부 근처에 형성되고 상부 전극(74a, 74b)으로부터 외측으로 돌출된 콘택트 영역 상에 각각 형성된다.
그리고 나서, 제4 및 제5 콘택트 홀(13e, 13f)의 형성시 야기된 손상으로부터 커패시터 Q1, Q2의 막 품질을 개선하기 위해, 커패시터 Q1, Q2가 산소 분위기에서 어닐링된다. 이 경우에, 제2 커패시터 Q2의 평면 면적이 제1 커패시터 Q1의 평면 면적보다 더 넓으므로, 제5 콘택트 홀(13f)의 직경은 제4 콘택트 홀(13e)의 직경보다 크게 설정되어, 어닐링 효과를 향상시킨다. 그리고 나서, 산화 방지막이 에칭 백에 의해 제거된다.
그리고 나서, 도 21b에 도시된 구조가 형성될 때까지 요구되는 단계들이 이하에 설명된다.
우선, 금속 막, 예를 들면 TiN 막 및 Al-Cu 막을 가지는 구조의 금속막이 제4 내지 제7 콘택트 홀(13e 내지 13h) 내부 및 제2 층간 절연막(13) 상에 형성된다. 그리고 나서, 금속막이 패터닝된다. 그러므로, 제1 도전성 플러그(15a) 및 제1 또는 제2 상부 전극(74a, 74b)을 접속하기 위한 제1 배선(16a) 및 제3 도전성 플러그(15c) 및 제1 또는 제2 상부 전극(74a, 74b)을 접속하기 위한 제2 배선(16)이 형성되고, 또한 섬 모양의 도전성 패드(16b)가 제2 도전성 플러그(15b) 상에 형성된다.
그리고 나서, 제1 및 제2 배선(16a, 16c) 및 도전성 패드(16b)를 피복하기 위한 제3 층간 절연막(18)은 제2 층간 절연막(13) 상에 형성된다. 그리고 나서, 제6 콘택트 홀(18a)이 도전성 패드(16b) 상의 제3 층간 절연막(18)에 형성된다. 그리고 나서, 제4 도전성 플러그(19)가 제6 콘택트 홀(18a)에 형성된다. 그리고 나서, 제4 도전성 플러그(19) 상에 접속된 비트 라인(20)은 제3 층간 절연막(18) 상에 형성된다. 이 경우에, 비트 라인(20)은 주변 회로의 센스 증폭기에 접속된다.
상기 단계에 따라 형성된 복수의 커패시터 Q1, Q2에서, 각각이 넓은 면적을 가지는 복수의 제2 커패시터 Q2가 메모리 셀 영역의 최외곽 주변부에 배열되고, 복수의 제1 커패시터 Q1이 복수의 제2 커패시터 Q2에 의해 둘러싸이는 영역에 배열된다. 뿐만 아니라, 제2 커패시터 Q2를 구성하는 상부 전극(74b)의 평면 형태는 제1 커패시터 Q1을 구성하는 상부 전극(74a)의 평면 형태보다 더 넓게 형성된다.
그러므로, 열화가 발생하기 쉬운 위치에 배열된, 메모리 셀 영역의 제2 커패시터 Q2의 열화는 커패시터 형성 에칭 기체 등에 의해 유발된다 하더라도, 제2 커패시터 Q2의 축적 전하량 QSW는 다른 제1 커패시터 Q1보다 감소된다는 것을 미리 방지될 수 있다.
결과적으로, 도 4 및 도 5에 도시된 거의 정사각형의 메모리 셀 영역 A의 4개 코너에 형성된 제2 커패시터 Q2는 더미 커패시터로서가 아니라 실제 동작하는 커패시터로서 이용될 수 있다. 뿐만 아니라, 제2 커패시터 Q2의 축적 전하량의 감소가 방지되므로, 센스 증폭기에 의해 정보를 기록/판독할 때 생성되는 에러가 억제될 수 있다.
이 경우에, 상기 예에서, 제1 커패시터 Q1및 제2 커패시터 Q2가 동시에 형성된다. 그러나, 이들 커패시터들은 분리된 단계에 의해 형성된다. 또한, 상부 전극(74b)의 그러한 평면 형태가 제1 커패시터 Q1의 상부 전극(74a)보다 더 넓다면, 제2 커패시터 Q2의 상부 전극(74b)의 평면 형태가 다각형 형태로 모양지어질 수 있다.
<제7 실시예>
제6 실시예에서, 메모리 셀 영역의 최외곽 주변 상에 배치된, 제1 및 최종 플레이트 라인을 제외한 복수의 플레이트 라인이 거의 H형 또는 해머형 평면 형태로서 형성된다. 즉, 제1 상부 전극(74a)이 형성된, 제1 플레이트 라인(72a)의 부분의 폭이 좁아진다.
반대로, 도 23에 도시된 바와 같이, 제1 및 제2 상부 전극(74a, 74b) 모두가 형성되는 모든 제1 플레이트 라인(72c)의 폭은 제2 상부 전극(74b)의 폭에 거의 동일하게 설정될 수 있다. 제6 실시예와 같이, 제1 플레이트 라인(72c)은 도 20a에 도시된 제1 도전막(72)을 패터닝함으로써 형성된다.
이 경우에, 도 23에서, 도 22와 동일한 부호는 동일한 구성요소를 나타낸다.
따라서, 제1 플레이트 라인(72c)은 제1 플레이트 라인(72c) 위에 형성된 제1상부 전극(74a)보다 폭 방향으로의 면적의 마진이 더 넓다. 그러므로, 제1 도전막(72)의 패터닝의 어긋남으로 인해 제1 상부 전극(74a)의 면적이 감소될 가능성이 제거될 수 있다.
<제8 실시예>
제6 및 제7 실시예에서, 거의 정사각형인 메모리 셀 영역 A에 배열된 제1 및 제2 커패시터 Q1, Q2에서, 넓은 면적을 가지는 제2 커패시터 Q2가 메모리 셀 영역 A의 최외곽 주변을 따라 정렬된다.
이에 반해, 도 24에 도시된 바와 같이, 제2 커패시터 Q2는 메모리 셀 영역 A의 최외곽 주변을 따라 하나의 주위에 의해 형성된 후, 하나 또는 복수의 제3 커패시터 Q3이 메모리 셀 영역 A내에서 대각 방향으로 4개의 코너에 가장 근접한 위치에 부가될 수 있다. 제3 커패시터 Q3은 제1 및 제2 플레이트 라인(72c, 72b)의 하나, 강유전성 막(73), 및 상부 전극(74c)으로 구성된다. 제3 커패시터 Q3의 상부 전극(74c)은 제6 실시예에 도시된 제2 도전막(74)을 패터닝함으로써 형성되어, 제2 커패시터 Q2의 상부 전극(74b)보다 작거나 같지만 제1 커패시터 Q1의 상부 전극(74a)보다 넓은 면적을 가진다. 따라서, 제3 커패시터 Q3의 축적 전하량 QSW는 제1 커패시터 Q1보다 증가된다.
이것에 따르면, 도 4에 도시된 바와 같이, 메모리 셀 영역 A의 4개 코너에근접한 부분에 배열된 커패시터의 축적 전하량 QSW의 감소가 방지될 수 있고, 더미 커패시터를 구비하지 않고도 실제 동작하는 커패시터의 개수가 증가될 수 있다.
이 경우에, 도 24에서, 도 20a, 20b, 21a, 21b, 22 및 23에 도시된 것들과 동일한 부호는 동일한 구성요소를 나타낸다.
<제9 실시예>
제6 및 제7 실시예에서, 거의 정사각형인 메모리 셀 영역 A에 배열된 제1 및 제2 커패시터 Q1, Q2에서, 넓은 면적을 가지는 제2 커패시터 Q2가 메모리 셀 영역의 최외곽 주변을 따라 정렬된다.
이에 비해, 본 실시예에서, 도 25에 도시된 바와 같이, 넓은 면적을 가지는 제2 커패시터 Q2는 메모리 셀 영역 A의 4개 코너에 제2 상부 전극을 각각 하나씩 형성함으로써 최소 개수로 배열된다. 또한, 제1 및 최종 플레이트 라인으로서 기능하는 제2 플레이트 라인(72e)은 제2 커패시터 Q2를 구성하는 제2 상부 전극(74b)과 동일한 폭을 가지도록 형성된다. 또한, 제1 및 최종 플레이트 라인을 제외하고 플레이트 라인으로서 기능하는 제1 플레이트 라인(72d)은 제1 커패시터 Q1을 구성하는 제1 상부 전극(74a)과 동일한 폭을 가지도록 형성된다. 제1 및 제2 플레이트 라인(72d, 72e)은 제6 실시예에 도시된 제2 도전막(74)을 패터닝함으로써 형성된다.
그러므로, 도 4, 5 및 6의 실험 결과에 따라, 메모리 셀 영역 A에서 커패시터의 축적 전하량 QSW의 감소가 억제될 수 있다.
또한, 넓은 면적을 가지는 제2 커패시터 Q2의 개수가 최저로 감소되므로, 제1 플레이트 라인(72d)의 폭은 제1 및 최종 제2 플레이트 라인(72e)의 폭보다 더 좁게될 수 있다. 따라서, 메모리 셀 영역의 면적은 제6 내지 제8 실시예의 메모리 셀 영역보다 더 좁게 될 수 있다.
이 경우에, 도 25에서, 도 20a, 20b, 21a, 21b, 22, 및 23의 것들과 동일한 부호는 동일한 구성요소를 나타낸다.
<제10 실시예>
제6 내지 제9 실시예에서, 제2 커패시터 Q2는 메모리 셀 영역의 4개 코너 또는 주변을 따라 배열되고, 제1 커패시터 Q1이 다른 영역에 배열된다.
이에 비해, 본 실시예에서, 도 26에 도시된 바와 같이, 복수의 플레이트 라인에서 제1 및 최종 플레이트 라인을 제외한 플레이트 라인이고 그 사이에서 가장 넓은 인접 간격을 가지는 2개의 플레이트 라인(72f, 72g)이 형성되는 경우, 제2 상부 전극(74b)은 이들 플레이트 라인(72f, 72g) 상에 형성되는 커패시터 상부 전극으로서 형성될 수 있다. 환언하면, 큰 축적 용량을 가지는 제2 커패시터 Q2만이 이들 플레이트 라인(72f, 72g)의 영역에 형성될 수 있다.
도 26에서, n번째 플레이트 라인(72f)과 (n+1)번째 플레이트 라인(72g) 사이의 거리는 액티브 영역(1a)의 긴 측면보다 더 길게 설정된다. n번째 플레이트 라인(72f)과 (n+1)번째 플레이트 라인(72g) 사이의 영역은 비트 라인(20)이 서로 교차하는 트위스트 영역(80)이고, 액티브 영역(1a)은 트위스트 영역(80) 아래에 배열되지 않는다.
이러한 트위스트 영역(80)에서, 복수의 비트 라인(20a, 20b)이 한쪽 측을 향하여 교대로 굴곡된다. 굴곡된 비트 라인(20a)은 중첩된 커패시터 칼럼을 트위스트 영역(80) 전후의 다음 칼럼으로 변경하는 궤도(orbit)를 가지고 있다. 또한, 나머지 굴곡되지 않는 비트 라인(20b)은 트위스트 영역(80)에서 분리되어, 비트 라인(20a, 20b)간 단락 회로를 방지한다.
또한, 트위스트 영역(80)에서, 비트 라인(20a)의 굴곡부와 중첩하는 릴레이 배선(20c)은 도 21b에 도시된 제1 층간 절연막(9) 상에 형성된다. 이러한 릴레이 배선(20c)은 제1 도전막(72)을 패터닝함으로써 형성되고, 플레이트 라인(72f, 72g)으로부터 간격을 두고 배열된다. 그리고 나서, 릴레이 배선(20c)은 제2 및 제3 층간 절연막(9, 18)에 형성된 콘택트 홀(18b, 18c)을 통해 분리된 비트 라인(20b)에 접속된다. 분리된 비트 라인(20b)은 릴레이 배선(20c)을 통해 교차 방향의 트위스트 영역에 굴곡부를 가지는 비트 라인(20b)에 접속된다.
그 사이에 트위스트 영역(80)을 넣은 2개의 플레이트 라인(72f, 72g)은 제6 실시예에 도시된 제2 플레이트 라인(72b)과 동일한 형태를 가지고 있다. 또한, 복수의 제2 상부 전극(74b)은 유전체 막(72)을 통해 이들 플레이트 라인(72f, 72g) 상에 거리를 두고 형성된다. 그러므로, 제2 커패시터 Q2는 메모리 셀 영역의 4개코너보다 더 안쪽 상에 배치된 영역 내에서, 커패시터 밀도가 낮거나 반복 패턴 구조가 무질서한 영역에 형성된다.
상기 설명한 바와 같이, 플레이트 라인(72f, 72g)간의 간격이 넓은 영역은 패턴 밀도가 그 영역에서 낮으므로, 도 4에 도시된 메모리 셀 영역 A의 주변 영역과 동일한 상황에 배치된다.
그러므로, 실제 동작하는 커패시터의 축적 전하량은 그러한 플레이트 라인(72f, 72g) 상에서 넓은 면적을 가지는 제2 상부 전극(74b)을 배열함으로써 보충되고, 따라서 수율 감소가 방지될 수 있다.
이 경우에, 도 26에서, 도 20a, 20b, 21a, 21b, 22, 23, 24 및 25에 도시된 것들과 동일한 부호는 동일한 구성 요소를 나타낸다.
한편, 제6 내지 제10 실시예에서, 상부 전극의 다른 크기를 가지는 복수의 실제 동작하는 커패시터는 2개의 트랜지스터와 2개의 커패시터에 의해 1비트가 저장되는 2T/2C 시스템 및 하나의 트랜지스터 및 하나의 커패시터가 1비트를 저장하는 1T/1C 시스템 모두에 적용될 수 있지만, 회로 동작 시스템과는 무관하다.
<제11 실시예>
제6 내지 제10 실시예에서, 평면형 강유전성 커패시터를 가지는 메모리 셀이 설명된다. 본 실시예에서, 적층형 강유전성 커패시터를 가지는 메모리 셀이 이하에 설명된다.
도 27a, 27b, 28a 및 28b는 본 발명의 제11 실시예에 따른 반도체 장치를 제조하는 단계를 도시한 단면도이다. 도 29는 본 발명의 제11 실시예에 따른 반도체장치의 메모리 셀 영역의 커패시터를 도시한 평면도이다. 도 27a, 27b, 28a 및 28b는 도 29의 라인 Ⅷ-Ⅷ에 따른 단면도이다. 이 경우에, 도 27a, 27b, 28a, 28b 및 29에서, 제5 실시예와 동일한 부호는 동일한 구성요소를 지칭한다.
우선, 도 27a에 도시된 구조가 형성될 때까지 요구되는 단계들이 이하에 설명된다.
제5 실시예에서 설명된 바와 같이, 소자 분리 절연막(52)이 실리콘 기판(51)의 표면층 상에 형성된다. 소자 분리 절연막(52)은 실리콘 기판(51)의 표면 상에 수직 및 수평으로 배열되는 복수의 액티브 영역(51a)을 둘러싸는 영역에 형성된다. 복수의 액티브 영역(51a)은 도 16에 도시된 바와 같이, 그 긴 측을 동일한 방향으로 지향하도록 형성된다.
그리고 나서, 게이트 절연막(53)은 실리콘 기판(51) 상의 액티브 영역(51a)의 표면을 산화함으로써 형성된다.
그리고 나서, 비정질 실리콘 또는 폴리실리콘 막이 소자 분리 절연막(52) 및 게이트 절연막(53) 상에 형성되고, 그리고 나서 텅스텐 실리사이드 막이 실리콘 막 상에 형성된다. 그리고 나서, 게이트 전극(54)이 실리콘 막 및 텅스텐 실리사이드 막을 패터닝함으로써 액티브 영역(51a) 위에 형성된다. 2개의 게이트 전극(54)이 액티브 영역(51a) 상에 거의 평행하게 간격을 두고서 형성된다. 게이트 전극(54)은 소자 분리 절연막(52) 위를 통과하는 워드 라인 WL의 일부를 구성한다.
그리고 나서, n형 불순물이 게이트 전극(54)의 양측 상의 액티브 영역(51a)상에 이온 주입된다. 그러므로, n형 MOS 트랜지스터 T1, T2의 소스/드레인으로서 기능하는 제1 내지 제3 n형 불순물 확산 영역(55a, 55b, 55c)이 형성된다. 제1 내지 제3 n형 불순물 확산 영역(55a 내지 55c)은 워드 라인 WL과 교차하는 방향으로 정렬된다. 액티브 영역(51a)의 중간에 위치한 제2 n형 불순물 확산 영역(55b)은 비트 라인에 전기적으로 접속되고, 액티브 영역(51a)의 양측에 배치된 제3 n형 불순물 확산 영역(55a, 55c)은 후술하는 커패시터의 상부 전극에 전기적으로 접속된다.
그리고 나서, 절연막이 실리콘 기판(51), 소자 분리 절연막(52), 및 게이트 전극(54) 상에 형성된다. 그리고 나서, 측벽 절연막(56)이 절연막을 에칭 백함으로써 남겨진다.
그리고 나서, n형 불순물이 게이트 전극(54) 및 측벽 절연막(56)을 마스크로서 이용하면서 액티브 영역(51a)으로 다시 이온 주입된다. 그러므로, 제1 내지 제3 n형 불순물 확산 영역(55a 내지 55c)은 LDD 구조로서 형성된다.
따라서, 제1 및 제2 n형 불순물 확산 영역(55a, 55b) 및 하나의 게이트 전극(54)을 구비하는 제1 nMOS 트랜지스터 T1, 및 제2 및 제3 n형 불순물 확산 영역(55b, 55c) 및 다른 게이트 전극(54)을 구비하는 제2 nMOS 트랜지스터 T2가 형성된다.
그리고 나서, nMOS 트랜지스터 T1, T2를 덮기 위한 절연 커버막(58)이 CVD 방법에 의해 실리콘 기판(51) 상에 형성된다. 예를 들면, 실리콘 산화물질화막(SiON)이 커버막(58)으로서 형성된다.
그리고 나서, 약 1.0㎛ 두께의 실리콘 산화막이 TEOS를 이용하여 CVD 방법에 의해 커버막(58) 상에 형성된다. 이러한 실리콘 산화막은 제1 층간 절연막(59)으로서 이용된다.
그리고 나서, 제1 층간 절연막(59) 및 커버막(58)을 패터닝함으로써 제1 및 제2 콘택드 홀(59a, 59b)이 제1 및 제3 n형 불순물 확산 영역(55a, 55c) 상에 형성된다.
그리고 나서, 20nm 두께의 Ti 막 및 50nm 두께의 TiN 막이 스퍼터 방법에 의해 제1 및 제2 콘택트 홀(59a, 59b)의 내부 및 제1 층간 절연막(59) 상의 접착막으로서 순차 형성된다. 그리고 나서, W 막이 CVD 방법에 의해 접착막 상에 성장되어, 제1 및 제2 콘택트 홀(59a, 59b)을 완전히 매립하는 두께를 가진다. 그리고 나서, W막 및 접착막은 CMP 방법에 의해 폴리싱되어, 제1 층간 절연막(59)의 표면으로부터 제거된다. 그러므로, 제1 및 제2 콘택트 홀(59a, 59b)에 남겨진 텅스텐 막 및 접착막은 각각 제1 및 제2 도전성 플러그(60a, 60b)로서 이용된다.
그리고 나서, 10 내지 30nm 두께의 Ti 막 및 100 내지 300nm 두께의 Pt 막이 스퍼터 방법에 의해 제1 층간 절연막(59) 및 제1 및 제2 도전성 플러그(60a, 60b) 상의 제1 도전막(81)으로서 순차적으로 형성된다.
그리고 나서, 100 내지 300nm 두께의 PZT 막이 RF 스퍼터 방법에 의해 제1 도전막(81) 상의 강유전성 막(82)으로서 형성된다. 강유전성 막(82)을 형성하는 방법으로서, 상기의 것뿐만 아니라, MOD 방법, MOCVD 방법, 솔-젤(sol-gel) 방법등이 있다. 또한, 강유전성 막(82)의 재료로서, PZT뿐만 아니라, PZT 재료, Bi-층 구조 화합물, 또는 제5 실시예에 도시된 다른 금속 산화물 강유전성 물질이 채용될 수 있다.
그리고 나서, 강유전성 막(82)을 구성하는 PZT 막의 결정화 프로세스로서, RTA가 산소 분위기에서 30 내지 120초 동안 650 내지 850℃의 온도에서 실행된다.
그리고 나서, 100 내지 300nm 두께의 이리듐 산화막(IrO2)이 스퍼터 방법에 의해 강유전성 막(82) 상의 제2 도전막(83)으로서 형성된다.
그리고 나서, 제1 하드 마스크(84a) 및 제2 하드 마스크(84b)가 제1 및 제2 도전성 플러그(60a, 60b) 및 그 주변 영역 위에 제2 도전막(83) 상에 각각 형성된다. 제1 하드 마스크(84a) 및 제2 하드 마스크(84b)는 TiN 막과 SiO2막이 순차적으로 각각 형성되는 구조를 가지고 있다. 또한, 제2 하드 마스크(84b)는 메모리 셀 영역의 4개 코너에 배치된 제1 도전성 플러그(60a) 또는 제2 도전성 플러그(60b) 상에 형성되고, 제1 하드 마스크(84a)보다 더 넓은 기저 면적을 가지고 있다. 예를 들면, 제1 하드 마스크(84a)는 1.0㎛ X 1.0㎛의 평면형 크기를 가지고 있고, 제2 하드 마스크(84b)는 1.5㎛ X 1.5㎛의 평면형 크기를 가지고 있다.
그리고 나서, 제1 하드 마스크(84a) 및 제2 하드 마스크(84b)로 덮이지 않은 영역에 배치된 제2 도전성 막(83), 강유전성 막(83), 및 제1 도전성 막(81)이 에칭된다. 이들 막(81 내지 83)은 유도 결합형 플라즈마 에칭 장비를 이용하여 에칭된다. HBr 및 O2로 구성되는 혼합 기체가 제1 및 제2 도전막(81, 83)을 에칭하는데이용되고, 염소(Cl2) 및 아르곤(Ar)으로 구성되는 혼합 기체가 강유전성 막(82)을 에칭하는데 이용된다.
결과적으로, 도 27b에 도시된 바와 같이, 제1 하드 마스크(84a) 아래에 남겨진 제2 도전막(83)이 상부 전극(84a)으로서 작동하고, 강유전성 막(82)은 유전체 막(82a)으로서 작용하며, 제1 도전막(81)은 하부 전극(81a)으로서 기능한다. 그리고 나서, 제1 커패시터 Q01은 하부 전극(81a), 유전체 막(82a), 및 상부 전극(83a)으로 구성된다. 제2 하드 마스크(84b) 아래에 남겨진 제2 도전막(83)은 상부 전극(83b)으로서 기능하고, 강유전성 막(82)은 유전체 막(82b)으로서 기능하며, 제1 도전막(81)은 하부 전극(81b)으로서 기능한다. 그리고 나서, 제2 커패시터 Q02는 하부 전극(81b), 유전체 막(82b), 및 상부 전극(83b)으로 구성된다.
메모리 셀 영역 내의 제1 및 제2 커패시터 Q01, Q02, 및 액티브 영역(51a)간의 위치 관계는 도 29에 평면도로서 도시되어 있다.
그리고 나서, 에칭에 의해 손상된 강유전성 막(82)의 막 품질을 개선하기 위해, 제1 및 제2 커패시터 Q01, Q02가 산소 분위기에서 어닐링된다.
그리고 나서, 도 28a에 도시된 바와 같이, 예를 들면 알루미나 막이 제1 및 제2 커패시터 Q01및 Q02를 덮는 커패시터 보호 절연막(62)으로서 제1 층간 절연막(59) 상에 형성된다. 그리고 나서, SiO2로 만들어지는 제2 층간 절연막(63)이 제1 층간 절연막(59) 상에 형성된다. 제2 층간 절연막(63)의 표면이 CMP 방법에 의해 평탄화된다.
그리고 나서, 도 28b에 도시된 바와 같이, 제3 콘택트 홀(63a)은 제2 층간 절연막(63), 커패시터 보호 절연막(62), 제1 층간 절연막(59), 및 제2 n형 불순물 확산 영역(55b) 상의 커버막(58)을 에칭함으로써 형성된다. 그리고 나서, Ti 층, TiN 층, 및 W 층으로 만들어지는 제3 도전성 플러그(64)는 제3 콘택트 홀(63a)에 형성된다. 뿐만 아니라, 제3 도전성 플러그(64)를 산화 방지막(도시되지 않음)으로 덮고 있는 동안에, 홀(63b, 63c)이 제1 및 제2 커패시터의 상부 전극(83a, 83b) 상에 각각 형성된다.
그리고 나서, 홀(63b, 63c)의 형성시 손상된 제1 및 제2 커패시터 Q01, Q02의 막 품질을 개선하기 위해서, 제1 및 제2 커패시터 Q01, Q02가 산소 분위기에서 어닐링된다. 이 경우에, 제2 커패시터 Q02의 편평한 표면이 제1 커패시터 Q01의 편평 표면보다 더 넓으므로, 제2 커패시터 Q02상의 홀(63c)의 직경이 제1 커패시터 Q01상의 홀(63b)의 직경보다 더 크게 설정되어, 어닐링 효과를 향상시킨다.
그리고 나서, 산화 방지막이 제거된다. 그리고 나서, 홀(63b)을 통해 제1 커패시터 Q01의 상부 전극(83a)에 접속된 제1 배선(65a) 및 홀(63c)을 통해 제2 커패시터 Q02의 상부 전극(83b)에 접속된 제2 배선(65c)은 제2 층간 절연막(63) 상에 형성된다. 또한, 제3 도전성 플러그(64)에 접속된 도전성 패드(65b)는 제2 층간 절연막(63) 상에 형성된다.
그리고 나서, 배선(65a, 65c) 및 도전성 패드(65b)를 덮기 위한 제3 층간 절연막(66)은 CVD 방법에 의해 제2 층간 절연막(63) 상에 형성된다. 그리고 나서, 홀(66b)이 도전성 패드(65b) 상의 제3 층간 절연막(66)에 형성된 후, TiN 막 및 W 막으로 구성되는 제4 도전성 플러그(67)가 홀(66b)에 매립된다. 그리고 나서, 워드 라인 WL에 직각 방향으로 연장되고 제4 도전성 플러그(67)에 접속되는 스트라이프형 비트 라인(68)이 제3 층간 절연막(66) 상에 형성된다.
상기 단계에 따라 형성된 제2 커패시터 Q02는 메모리 셀 영역의 4개 코너에 배열되고, 4개 코너를 제외한 부분에 형성된 제1 커패시터 Q01보다 더 넓은 면적과 더 큰 축적 전하량을 가지고 있다.
결과적으로, 도 4 및 도 5에 도시된 바와 같이, 메모리 셀 영역 A의 4개 코너의 커패시터의 축적 전하량 QSW의 감소가 방지될 수 있어, 제1 및 제2 커패시터 Q01, Q02의 축적 전하량 QSW의 값들이 일정하게 될 수 있다. 그러므로, 메모리 셀 영역 A의 제1 및 제2 커패시터 Q01, Q02는 더미 커패시터로서가 아니라 센스 증폭기에 의해 구동되는 실제 동작하는 커패시터로서 적용될 수 있다.
이 경우에, 제2 커패시터 Q02의 배열이 메모리 셀 영역의 4개 코너로 한정되지는 않는다. 제6 내지 제9 실시예와 같이, 제2 커패시터 Q02는 메모리 셀 영역 A의 최외곽 주변을 따라 정렬되거나, 2개의 제2 커패시터 Q02이상이 메모리 셀 영역 A의 직각 방향으로 4개 코너에 근접하는 부분에 형성될 수 있거나, 제2 커패시터Q02는 커패시터 밀도가 낮은 영역에 형성될 수 있다.
상기 예들에서, 제1 커패시터 Q01및 제2 커패시터 Q02가 동시에 형성된다. 그러나, 이들 커패시터들은 분리된 단계에 의해 형성될 수 있다. 또한, 제2 커패시터 Q02의 상부 전극(83b)의 평면 형태는 그러한 평면 형태가 제1 커패시터 Q01의 상부 전극(83a)보다 더 넓은 경우에 다각형으로서 형성될 수도 있다.
<제12 실시예>
상기 실시예들에서, 실제 동작하는 커패시터의 축적 전하량의 감소는 더미 커패시터로서, 정사각형 메모리 셀 영역의 4개 코너에 가장 근접한 커패시터를 이용하거나, 다른 커패시터보다 4개 코너에 가장 근접한 커패시터의 면적을 증가시킴으로써, 억제된다.
본 실시예에서, 메모리 셀 영역내에 더미 커패시터를 제공하거나 커패시터의 일부의 면적을 증가시키지 않고, 메모리 셀 영역의 4개 코너 또는 최외곽 주변에 제공된 커패시터에 인가된 전압을 다른 커패시터에 인가된 전압보다 높게 상승시킴으로써, 더 작은 량의 전하량을 가지는 커패시터를 실제로 동작시키는 것이 이하에 설명된다.
우선, 메모리 셀을 구성하는 MOS 트랜지스터, 워드 라인, 및 플레이트 라인간의 전기적 접속 관계가 도 30a에 도시되어 있다.
도 30a에서, 가변 전압이 플레이트 라인 PL에 인가되어 정보를 기록하거나 판독한다. 또한, MOS 트랜지스터의 게이트 전극이 워드 라인 WL에 접속된다. 강유전성 커패시터 Cfer은 MOS 트랜지스터의 소스/드레인 중 하나 및 플레이트 라인 PL 사이에 접속된다. 또한, 비트 라인 BL은 MOS 트랜지스터의 소스/드레인 중 나머지에 접속된다. 비트 라인 BL은 비트 라인 용량 Cbit가 비트 라인 BL과 접지되거나 고정 전압으로 설정되는 부분 GND의 사이에 동일하게 접속되는 상태이다. 1 비트의 그러한 전기 회로는 도 30b 또는 30c에 도시된 등가 회로에 다시 기록된다.
다음으로, 비트 라인 용량 Cbit에 인가된 전압은 도 30c의 등가 회로를 이용하여 도출된다.
강유전성 커패시터의 전압-전하 특성은 도 31에 도시된 히스테리시스 루프를 가지고 있다. 데이터 "1"이 강유전성 커패시터 Cfer에 기록되는 것을 가정하자. 그러면, 도 30c에 도시된 바와 같이, 전압 Vcc가 플레이트 라인 PL에 인가되어 강유전성 커패시터 Cfer로부터 데이터를 판독한다면, 전압 Vfer이 강유전성 커패시터 Cfer에 인가되고, 전압 Vbit가 비트 라인 용량 Cbit에 인가된다. 즉, Vcc=Vfer+ Vbit. 이 경우에, Vcc, Vfer, 및 Vbit의 단위는 볼트이다.
Vcc가 플레이트 라인 PL에 인가된 경우, 강유전성 커패시터 Cfer에 축적 전하량의 변화량 ΔQ11이 수학식 1에 의해 주어진다. 이 경우에, 수학식 1에서, Q(Vfer)는 전압 Vfer이 인가되는 강유전성 커패시터 Cfer의 축적 전하량이다.
또한, 비트 라인 용량 Cbit의 전하량이 강유전성 커패시터 Cfer과 동일한 전하량을 가지고 있으므로, 이하의 수학식 2가 만족된다.
수학식 3에 이어서, 수학식 4는 수학식 1, 2에 기초하여 만족된다.
따라서, 강유전성 커패시터 Cfer에 인가된 전압 Vf11은 도 31에 도시된 히스테리시스 커브 및 직선 y간의 교차점으로서 도출될 수 있다.
또한, 비트 라인 BL의 전위 ΔVH11은 ΔVH11=Vcc-Vf11로서 주어지고, 그러한 전위는 이하의 수학식 (5) 및 (6)으로부터 도출될 수 있다.
상기 수학식들에 따르면, 비트 라인 BL의 전위 ΔVH11은 비트 라인 용량 Cbit의 크기에 좌우되어 변경된다. 그러므로, 강유전성 커패시터 Cfer에 인가된 전압이 비트 라인 용량 Cbit를 증가시켜 증가되면, 데이터를 판독할 때 강유전성 커패시터 Cfer의 외관상 축적 전하량이 증가될 수 있다.
따라서, 도 4에 도시된 메모리 셀 영역 A에서, 그 축적 전하량이 작은 커패시터에 저장된 데이터를 판독하기 위해, MOS 트랜지스터를 통해 4개 코너에 형성된 커패시터에 전기적으로 접속된 비트 라인의 용량은 다른 비트 라인보다 크게 설정되어야 한다.
그러므로, 도 32a에 도시된 바와 같이, MOS 트랜지스터(85)는 실리콘 기판(1) 상의 4개 코너 인근의 메모리 셀 영역 외측 상에 형성된다. 그리고 나서, 도 32b에 도시된 바와 같이, 메모리 셀 영역의 제1 및 최종 비트 라인(20)이 MOS 트랜지스터(85)의 게이트 전극(85g)에 접속된다. 비트 라인(20)은 메모리 셀 영역의 4개 코너에 배열된 MOS 트랜지스터 T1, T2를 통해 커패시터에 접속된다. 또한, MOS 트랜지스터(85)의 소스/드레인(85s, 85d)은 그라운드 전위 또는 고정 전위로 유지된다.
따라서, MOS 트랜지스터(85)는 커패시터 소자와 등가로 작동하고, 따라서 메모리 셀 영역을 통과하는 제1 및 최종 비트 라인(20)의 용량은 다른 비트 라인(20)의 용량보다 크게 증가될 수 있다. 이 경우에, 복수의 MOS 트랜지스터(85)가 비트라인(20)에 접속될 수 있다.
또한, 도 33에 도시된 바와 같이, 비트 라인 용량 Cbit를 변경시키기 위한 커패시터(86)는 4개의 코너 근처의 메모리 셀 영역의 외측 상에 형성된다. 커패시터(86)는 제1 층간 절연막(9) 상에 형성되어 도 2의 우측에 도시된 메모리 셀 커패시터와 동일한 구조를 가지고 있다. 또한, 비트 라인(20)은 제2 및 제3 층간 절연막(13, 18)에 형성된 홀(도시되지 않음)을 통해 용량 보충용 커패시터(86)의 상부 전극(86c)에 접속된다. 이 경우에, 용량 보충용 커패시터(86)의 하부 전극(86a)은 그라운드 전위 또는 고정 전위로 고정된다.
또한, 도 34에 도시된 바와 같이, 2개 이상의 용량 보충용 커패시터(86)가 메모리 셀 영역을 통과하는 복수의 비트 라인(20) 중에서 제1 및 최종 비트 라인(20)에 접속될 수 있다. 이 경우에, 용량 보충용 커패시터(86)는 제1 및 최종 비트 라인(20)보다 더 작은 개수로 다른 비트 라인(20)에 접속될 수 있다. 이 경우에, 비트 라인(20)에 접속되는 용량 보충용 커패시터(86)의 개수는 메모리 셀 영역의 중앙에 가까워질수록 점진적으로 감소될 수 있다. 결과적으로, 메모리 셀 영역의 커패시터의 데이터 판독 전압은 내부에서 외부로 단계적으로 증가될 수 있다.
여기에서, 용량 보충용 커패시터(86) 및 MOS 트랜지스터(85)가 모두 비트 라인(20)에 접속되어 비트 라인 용량 Cbit를 변경시킨다. 이것은, 커패시터(86) 및 MOS 트랜지스터(85)가 용량 보충용 소자로서 작동하기 때문이다.
도 32a, 도 33, 및 도 34에서, 소자 분리 절연막(2)보다 더 상측에 형성된절연막이 도시되지 않았고, 도 2 및 도 3과 동일한 부호는 동일한 구성요소를 나타내며, 메모리 셀 영역의 모든 커패시터는 실제 동작하는 강유전성 커패시터로서 이용된다.
그런데, 메모리 셀 영역의 4개 코너에 형성된 커패시터의 전압을 부스팅하기 위해서는, 이하의 전압 부스트 회로가 플레이트 라인 PL에 접속될 수 있다. 예를 들면, 전압 부스트 회로는 주변 회로 영역에 형성된 후, 그러한 전압 부스트 회로가 메모리 셀 영역에서 제1 및 최종 플레이트 라인(10a)에 각각 접속된다.
도 35에 도시된 전압 부스트 회로는 MOS 트랜지스터(87)와 하나의 커패시터(88) 또는 2개의 커패시터(88) 또는 그 이상을 구비한다. MOS 트랜지스터(87)의 게이트는 메모리 셀 영역에 형성된 제1 및 최종 워드 라인 WL에 각각 접속된다. 또한, 커패시터(88)의 한 전극은 MOS 트랜지스터(87)의 소스/드레인 중 하나에 접속된다. 복수의 커패시터(88)가 존재한다면, 이들 커패시터(88)는 평행하게 접속된다. 뿐만 아니라, 주변 회로로부터 연장된 플레이트 라인 부스트 신호 라인은 커패시터(88)의 다른 전극에 접속된다. MOS 트랜지스터(87)의 소스/드레인 양쪽 다 플레이트 라인 드라이버(22)로부터 연장된 신호 라인의 중간에 접속된다.
그리고 나서, 부스트 신호는 전압 Vcc가 제1 및 최종 플레이트 라인 PL(10a)에 인가되고 ON 전압이 제1 및 최종 워드 라인 WL에 인가되는 시점에 플레이트 라인 부스트 신호 라인을 통해 인가된다. 결과적으로, 플레이트 라인 PL 상의 전압은 부스트 신호의 전압 및 커패시터(88)의 개수에 응답하여 부스팅된다. 따라서,도 30에 도시된 강유전성 커패시터 Cfer에 인가된 전압 Vf11이 증가되어, 판독시 에러가 발생하게 어렵다.
이 경우에, 플레이트 라인 부스트 회로는 제1 및 최종 플레이트 라인을 제외한 메모리 셀 영역의 플레이트 라인(10a)에 접속될 수 있다. 이 경우에, 부스트 전압은 플레이트 라인(10a)에 접속된 플레이트 라인 부스트 회로의 커패시터의 개수를 메모리 셀 영역의 중앙에 가까워질수록 감소시킴으로써 단계적으로 감소될 수 있다.
상기 설명한 바와 같이, 본 발명에 따르면, 더미 커패시터는 메모리 셀 영역의 4개 코너에서 선택적으로 형성된다. 그러므로, 메모리 셀 영역에 배열되는 복수의 실제 동작하는 커패시터에서, 메모리 셀 영역의 4개 코너에서 열화되기 쉬운 실제 동작하는 커패시터의 열화가 방지될 수 있다.
또한, 도전성 패턴이 더미 커패시터의 상부 전극에 접속되는 구조가 채용될 수 있다. 그러므로, 실제 동작하는 커패시터 등을 형성하는데 채용되는 반응 기체의 분포가 메모리 셀 영역에서 용이하게 균일화될 수 있고, 실제 동작하는 커패시터의 특성 열화가 방지될 수 있다.
결과적으로, 강유전성 막을 가지는 실제 동작하는 커패시터의 열화가 억제될 수 있고, 수율 및 보유 성능을 높게 유지하면서도 셀 어레이의 점유 면적이 최소화될 수 있다.
상기 다른 발명에 따르면, 메모리 셀 영역에 수직 및 수평으로 형성된 복수의 커패시터에서, 메모리 셀 영역의 4개 코너에 가장 근접하게 배치된 커패시터의 면적은 다른 커패시터의 면적보다 넓게 설정된다.
그러므로, 메모리 셀 영역의 4개 코너에 가장 근접하게 배치된 커패시터의 축적 용량이 국소적으로 저하하는 경우, 4개의 코너에 가장 근접하여 배치된 커패시터의 축적 전하량이 다른 커패시터보다 더 작게 감소되는 상황이 억제될 수 있다.
또한, 용량 보충용 소자가 메모리 셀 영역의 4개 코너에 가장 근접하여 배치된 커패시터에 접속된 비트 라인에 트랜지스터를 통해 형성된다. 그러므로, 4개 코너에 가장 근접하여 배치된 커패시터의 축적 용량이 국소적으로 저하하더라도, 커패시터에 저장된 데이터의 판독 에러가 유발되는 것이 억제될 수 있다.
뿐만 아니라, 부스터 회로는 메모리 셀 영역의 4개 코너에 가장 근접하여 배치된 커패시터에 접속된 플레이트 라인에 접속된다. 그러므로, 4개 코너에 가장 근접하여 배치된 커패시터의 축적 용량이 국소적으로 저하하더라도, 커패시터에 저장된 데이터의 판독 오류가 유발되는 것이 방지될 수 있다.

Claims (38)

  1. 반도체 장치에 있어서,
    반도체 기판 위에 형성된 제1 절연막;
    메모리 셀 영역의 상기 제1 절연막 상에 수직 및 수평으로 형성된 실제 동작하는 커패시터들;
    상기 메모리 셀 영역의 4개 코너에서 상기 제1 절연막 상에 선택적으로 형성되는 더미 커패시터들; 및
    상기 실제 동작하는 커패시터들과 상기 더미 커패시터들 상에 형성된 제2 절연막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 더미 커패시터들은 상기 메모리 셀 영역의 4개 코너의 내측 및 외측 중 적어도 어느 하나 상에 형성되는 반도체 장치.
  3. 제1항에 있어서, 상기 실제 동작하는 커패시터들 중 일부 커패시터는 상기 메모리 셀 영역의 측면을 따라 상기 더미 커패시터들 사이의 영역에 형성되는 반도체 장치.
  4. 제1항에 있어서, 상기 더미 커패시터들은 외측의 3개 측면에서 상기 메모리셀 영역의 4개 코너를 둘러싸도록 형성되는 반도체 장치.
  5. 제1항에 있어서, 상기 더미 커패시터들은 상기 메모리 셀 영역의 최외곽 주변 상에 형성되고, 상기 메모리 셀 영역의 4개 코너에서 외측 방향으로 이중 이상으로 배열되는 반도체 장치.
  6. 제1항에 있어서, 상기 더미 커패시터들이 상기 메모리 셀 영역의 4개 코너에 더 가깝게 위치될수록, 상기 더미 커패시터들은 더 높은 밀도로, 더 많은 개수로 또는 더 넓은 면적으로 형성되는 반도체 장치.
  7. 제1항에 있어서, 상기 더미 커패시터들 및 상기 실제 동작하는 커패시터들은 양쪽 커패시터들 각각에서 동일한 재료로 만들어지는 하부 전극, 강유전성 막, 및 상부 전극을 포함하는 반도체 장치.
  8. 제1항에 있어서, 더미 커패시터의 상부 전극은 상기 제2 절연막에 형성된 홀을 통해 상기 제2 절연막 상의 도전성 패턴에 접속되는 반도체 장치.
  9. 제8항에 있어서, 상기 도전성 패턴은 전기적으로 분리된 패턴인 반도체 장치.
  10. 제8항에 있어서, 상기 도전성 패턴은 상기 복수의 더미 커패시터의 상부 전극들에 전기적으로 접속되는 반도체 장치.
  11. 제8항에 있어서, 상기 도전성 패턴은 상기 메모리 셀 영역을 통과하는 플레이트 라인 및 비트 라인 중 어느 라인인 반도체 장치.
  12. 제1항에 있어서, 상기 더미 커패시터의 상기 하부 전극은 실제 동작하는 커패시터의 하부 전극으로서도 사용되는 도전성 플레이트인 반도체 장치.
  13. 제1항에 있어서, 복수의 더미 커패시터는 하나의 하부 전극을 공통으로 사용하면서 형성된 반도체 장치.
  14. 제1항에 있어서, 상기 더미 커패시터는 상기 실제 동작하는 커패시터보다 더 넓게 형성되고, 상기 더미 커패시터의 상부 전극 상의 상기 제2 절연막에 형성된 제1 홀은 상기 실제 동작하는 커패시터의 상부 전극 상에 형성된 제2 홀보다 넓은 반도체 장치.
  15. 제1항에 있어서, 상기 더미 커패시터들은 상기 메모리 셀 영역 이외의 영역에 형성되는 반도체 장치.
  16. 제1항에 있어서, 상기 더미 커패시터의 하부 전극은 위측으로부터 전기적으로 연장되는 반도체 장치.
  17. 제1항에 있어서, 상기 더미 커패시터를 구성하는 하부 전극, 강유전성 막, 및 상부 전극의 각 측면은 연속되도록 형성되는 반도체 장치.
  18. 제1항에 있어서, 상기 더미 커패시터의 하부 전극의 기저 표면은 상기 제1 절연막에 형성된 도전성 플러그에 직접 접속되는 반도체 장치.
  19. 제1항에 있어서, 상기 더미 커패시터의 상기 상부 전극 및 상기 하부 전극 중 어느 하나는 상기 반도체 기판의 표면층 상에 형성되고 전기적으로 분리되는 불순물 확산 영역에 전기적으로 접속되는 반도체 장치.
  20. 제1항에 있어서, 상기 더미 커패시터는 상기 실제 동작하는 커패시터들과 그 형태가 상이한 반도체 장치.
  21. 반도체 장치에 있어서,
    반도체 기판 위에 형성된 제1 절연막;
    각각이 제1 상부 전극, 제1 유전체 막, 및 제1 하부 전극을 구비하고, 상기 제1 절연막 상의 메모리 셀 영역에 형성되는 제1 실제 동작하는 커패시터들;
    각각이 상기 제1 상부 전극보다 더 넓은 제2 상부 전극, 제2 유전체 막, 및 제2 하부 전극을 구비하고, 상기 제1 절연막 상의 상기 메모리 셀 영역의 4개 코너에 형성되는 제2 실제 동작하는 커패시터들; 및
    상기 제1 실제 동작하는 커패시터들 및 상기 제2 실제 동작하는 커패시터들을 덮는 제2 절연막
    을 포함하는 반도체 장치.
  22. 제21항에 있어서, 상기 제2 하부 전극들 중 적어도 하나는 다른 제2 하부 전극들 및 제1 플레이트 라인을 구성하는 상기 제1 하부 전극들 중 적어도 하나와 통합되어(integrally) 형성되는 반도체 장치.
  23. 제22항에 있어서, 상기 제1 상부 전극들의 아래에 배치된 부분들의 폭들은, 상기 제1 하부 전극들 및 상기 제2 하부 전극들이 인접하여 배치된 방향과 교차하는 직교 방향에서 상기 제1 플레이트 라인의 제2 상부 전극 아래에 배치된 부분들의 폭들과 동일하게 설정되는 반도체 장치.
  24. 제22항에 있어서, 상기 제2 상부 전극들의 아래에 배치된 부분들의 폭들은, 상기 제1 하부 전극들 및 상기 제2 하부 전극들이 인접하여 배치된 방향과 교차하는 직교 방향에서 상기 제1 플레이트 라인의 제1 상부 전극들 아래에 배치된 부분들의 폭들보다 넓게 설정되는 반도체 장치.
  25. 제21항에 있어서,
    상기 제2 하부 전극들을 통합하여 형성함으로써 구축되는 제2 플레이트 라인; 및
    상기 제1 하부 전극들을 통합하여 형성함으로써 구축되고 상기 제2 플레이트 라인보다 좁은 폭을 가지는 제3 플레이트 라인
    을 더 포함하는 반도체 장치.
  26. 제21항에 있어서,
    상기 제1 하부 전극들 바로 아래의 상기 제1 절연막에 형성된 제1 홀들;
    상기 제1 홀들에 형성되고 상기 제1 하부 전극들에 접속된 제1 도전성 플러그;
    상기 제2 하부 전극들 바로 아래의 상기 제1 절연막에 형성된 제2 홀들; 및
    상기 제2 홀들에 형성되고 상기 제2 하부 전극들에 접속된 제2 도전성 플러그
    를 포함하는 반도체 장치.
  27. 제21항에 있어서,
    상기 제1 상부 전극들 상의 상기 제2 절연막 상에 형성된 제1 홀들;
    상기 제1 홀들을 통해 상기 제1 실제 동작하는 커패시터들에 전기적으로 접속되는 제1 배선들;
    상기 제2 상부 전극들 상의 상기 제2 절연막에 형성되고 상기 제1 홀들보다 큰 직경을 가지는 제2 홀들; 및
    상기 제2 홀들을 통해 상기 제2 실제 동작하는 커패시터들에 전기적으로 접속되는 제2 배선들
    을 더 포함하는 반도체 장치.
  28. 제21항에 있어서, 상기 제2 실제 동작하는 커패시터들은 상기 제2 실제 동작하는 커패시터들의 4개 코너에서뿐만 아니라, 상기 메모리 셀 영역의 최외곽 주변을 따라서도 형성되는 반도체 장치.
  29. 제21항에 있어서, 상기 제2 실제 동작하는 커패시터들은 상기 메모리 셀 영역의 4개 코너에서부터 중앙 영역을 향해 복수 개 형성되는 반도체 장치.
  30. 제21항에 있어서,
    상기 제1 하부 전극들 및 상기 제2 하부 전극들은 상기 제1 도전막을 각각 패터닝함으로써 형성되는 구조를 가지며, 상기 제1 상부 전극들 및 상기 제2 상부 전극들은 상기 제2 도전막을 각각 패터닝함으로써 형성되는 구조를 갖는 반도체 장치.
  31. 제21항에 있어서, 상기 제2 실제 동작하는 커패시터들은 상기 메모리 셀 영역의 4개 코너보다 더 내측 상의, 그 커패시터 밀도가 낮은 영역에 형성되는 반도체 장치.
  32. 제21항에 있어서, 상기 제2 실제 동작하는 커패시터들은 상기 메모리 셀 영역의 4개 코너보다 내측 상의, 커패시터 반복 구조가 무너진 영역에 형성되는 반도체 장치.
  33. 반도체 장치에 있어서,
    반도체 기판 위에 형성된 제1 절연막;
    상기 제1 절연막 상의 메모리 셀 영역에 형성되고, 각각이 제1 상부 전극, 제1 유전체 막, 및 제1 하부 전극을 구비하는 제1 실제 동작하는 커패시터들;
    상기 제1 절연막 상의 상기 메모리 셀 영역의 4개 코너에 형성되고, 각각이 제2 상부 전극, 제2 유전체 막, 및 제2 하부 전극을 구비하는 제2 실제 동작하는 커패시터들;
    상기 제1 실제 동작하는 커패시터들 및 상기 제2 실제 동작하는 커패시터들을 덮는 제2 절연막;
    제1 트랜지스터들을 통해 상기 제1 실제 동작하는 커패시터들의 상기 제1 상부 전극들에 전기적으로 접속되는 제1 비트 라인들;
    제2 트랜지스터들을 통해 상기 제2 실제 동작하는 커패시터들의 상기 제2 상부 전극들에 전기적으로 접속되는 제2 비트 라인들; 및
    상기 제2 비트 라인들 각각에 접속되는 하나 또는 둘 이상의 용량 보충용 소자들
    을 포함하는 반도체 장치.
  34. 제33항에 있어서,
    상기 제2 실제 동작하는 커패시터들은 상기 메모리 셀 영역의 4개 코너 사이에도 형성되고,
    상기 각 제2 비트 라인들에 접속되는 상기 용량 보충용 소자들의 개수는 4개 코너로부터 점진적으로 이격되는 매 제2 비트 라인마다 단계적으로 감소되는 반도체 장치.
  35. 제33항에 있어서, 상기 용량 보충용 소자들은 상기 제1 또는 제2 실제 동작하는 커패시터들과 동일한 구조를 갖는 반도체 장치.
  36. 제33항에 있어서, 상기 용량 보충용 소자들은 MOS 트랜지스터인 반도체 장치.
  37. 반도체 장치에 있어서,
    반도체 기판 위에 형성된 제1 절연막;
    메모리 셀 영역의 상기 제1 절연막 상에 형성된 플레이트 라인들;
    상기 플레이트 라인들 각각에 접속된 커패시터들; 및
    플레이트 라인들에서, 상기 메모리 셀 영역의 4개 코너에 가장 근접하여 배열된 제1 플레이트 라인들 각각에 접속되는 부스트 회로
    를 포함하는 반도체 장치.
  38. 제37항에 있어서,
    상기 부스트 회로는 상기 플레이트 라인들에서, 상기 메모리 셀 영역의 4개 코너 사이에 형성된 제2 플레이트 라인들에 접속되고,
    상기 제1 및 제2 플레이트 라인들 각각에 접속된 상기 부스트 회로의 부스트 전압은 4개 코너에서 멀어질수록 작아지는 반도체 장치.
KR10-2003-0017215A 2002-03-20 2003-03-19 반도체 장치 KR20030076386A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002079415 2002-03-20
JPJP-P-2002-00079415 2002-03-20
JP2003067654A JP2004047943A (ja) 2002-03-20 2003-03-13 半導体装置
JPJP-P-2003-00067654 2003-03-13

Publications (1)

Publication Number Publication Date
KR20030076386A true KR20030076386A (ko) 2003-09-26

Family

ID=27791044

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0017215A KR20030076386A (ko) 2002-03-20 2003-03-19 반도체 장치

Country Status (6)

Country Link
US (1) US6841819B2 (ko)
EP (4) EP1724836A3 (ko)
JP (1) JP2004047943A (ko)
KR (1) KR20030076386A (ko)
CN (1) CN1283008C (ko)
TW (1) TW584856B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702026B1 (ko) * 2005-03-31 2007-03-30 후지쯔 가부시끼가이샤 비휘발성 반도체 기억 장치와 그 제조 방법
KR100781546B1 (ko) * 2006-07-18 2007-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4156827B2 (ja) * 2001-11-21 2008-09-24 松下電器産業株式会社 半導体装置、半導体装置用パターンの生成方法、半導体装置の製造方法、および半導体装置用パターン生成装置
US7291897B2 (en) * 2003-10-30 2007-11-06 Texas Instruments Incorporated One mask high density capacitor for integrated circuits
JP2005260082A (ja) * 2004-03-12 2005-09-22 Toshiba Corp 磁気ランダムアクセスメモリ
JP4308691B2 (ja) 2004-03-19 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体基板および半導体基板の製造方法
JP4787152B2 (ja) * 2004-04-28 2011-10-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2006001064A1 (ja) * 2004-06-29 2006-01-05 Fujitsu Limited 半導体装置及びその製造方法
JP2006128471A (ja) * 2004-10-29 2006-05-18 Toshiba Corp 半導体メモリ
JP4746357B2 (ja) 2005-06-09 2011-08-10 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100954548B1 (ko) * 2005-06-13 2010-04-23 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 장치
JP5258167B2 (ja) * 2006-03-27 2013-08-07 株式会社沖データ 半導体複合装置、ｌｅｄヘッド、及び画像形成装置
JP5168869B2 (ja) * 2006-09-29 2013-03-27 富士通株式会社 ＲｅＲＡＭ
JP2008198885A (ja) 2007-02-15 2008-08-28 Fujitsu Ltd 半導体装置およびその製造方法
US8225255B2 (en) * 2008-05-21 2012-07-17 International Business Machines Corporation Placement and optimization of process dummy cells
US9536822B2 (en) * 2008-10-13 2017-01-03 Texas Instruments Incorporated Drawn dummy FeCAP, via and metal structures
US8866260B2 (en) * 2009-02-27 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. MIM decoupling capacitors under a contact pad
JP5390337B2 (ja) * 2009-10-26 2014-01-15 株式会社東芝 半導体記憶装置
CN103378073B (zh) * 2012-04-12 2015-09-30 旺宏电子股份有限公司 半导体结构及其制造方法
JP5582166B2 (ja) * 2012-05-18 2014-09-03 富士通セミコンダクター株式会社 半導体装置
JP6142710B2 (ja) * 2013-07-24 2017-06-07 富士通セミコンダクター株式会社 半導体装置及びその設計方法
JP2016072502A (ja) * 2014-09-30 2016-05-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
KR102650424B1 (ko) * 2019-02-25 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
US11393547B2 (en) * 2019-11-26 2022-07-19 Piecemakers Technology, Inc. Anti-fuse one-time programmable memory cell and related array structure
JP2022148858A (ja) * 2021-03-24 2022-10-06 キオクシア株式会社 半導体記憶装置
CN115568206A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 存储单元及其制备方法、存储器及其制备方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728012B2 (ja) * 1988-12-23 1995-03-29 日本電気株式会社 半導体メモリ
JPH0590489A (ja) * 1991-09-30 1993-04-09 Fujitsu Ltd 半導体集積回路
JPH065803A (ja) * 1992-06-16 1994-01-14 Sony Corp 半導体メモリ
US5406510A (en) * 1993-07-15 1995-04-11 Symetrix Corporation Non-volatile memory
JPH0923009A (ja) 1995-05-01 1997-01-21 Ricoh Co Ltd 半導体装置の製造方法
JPH0945089A (ja) * 1995-05-25 1997-02-14 Sony Corp 強誘電体記憶装置
JP3616179B2 (ja) * 1995-11-09 2005-02-02 株式会社ルネサステクノロジ 半導体記憶装置
JPH09246492A (ja) * 1996-03-13 1997-09-19 Toshiba Corp 半導体記憶装置およびその製造方法
CN1142587C (zh) 1996-04-19 2004-03-17 松下电器产业株式会社 半导体器件
JP2875777B2 (ja) * 1996-05-31 1999-03-31 松下電子工業株式会社 半導体装置
US6028783A (en) * 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
JP3618532B2 (ja) * 1997-12-03 2005-02-09 株式会社ルネサステクノロジ 半導体記憶装置
US6320214B1 (en) * 1997-12-24 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a ferroelectric TFT and a dummy element
JPH11251554A (ja) * 1997-12-24 1999-09-17 Matsushita Electron Corp 半導体装置およびその製造方法
KR100301038B1 (ko) * 1998-03-02 2001-09-06 윤종용 씨오비(cob)를구비한반도체메모리장치및그제조방법
JPH11345946A (ja) * 1998-06-01 1999-12-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3249470B2 (ja) * 1998-06-05 2002-01-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP3965801B2 (ja) * 1998-10-05 2007-08-29 富士ゼロックス株式会社 面発光レーザアレイ装置
JP2000124421A (ja) * 1998-10-20 2000-04-28 Nec Corp 半導体記憶装置とその製造方法
JP3169920B2 (ja) * 1998-12-22 2001-05-28 日本電気アイシーマイコンシステム株式会社 半導体記憶装置、その装置製造方法
IT1308465B1 (it) * 1999-04-30 2001-12-17 St Microelectronics Srl Struttura di cella di memoriadi tipo impilato, in particolare cellaferroelettrica
KR100317241B1 (ko) * 1999-11-16 2001-12-24 윤종용 강유전체 커패시터 및 그 제조 방법
JP4034492B2 (ja) * 2000-03-10 2008-01-16 株式会社東芝 半導体記憶装置の製造方法
US6603161B2 (en) * 2000-03-10 2003-08-05 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and method for manufacturing the same
JP2001319472A (ja) * 2000-05-10 2001-11-16 Toshiba Corp 半導体記憶装置
JP2002110932A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702026B1 (ko) * 2005-03-31 2007-03-30 후지쯔 가부시끼가이샤 비휘발성 반도체 기억 장치와 그 제조 방법
KR100781546B1 (ko) * 2006-07-18 2007-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
EP1724829A3 (en) 2007-07-25
CN1283008C (zh) 2006-11-01
EP1722418A2 (en) 2006-11-15
US20030185068A1 (en) 2003-10-02
CN1445856A (zh) 2003-10-01
US6841819B2 (en) 2005-01-11
EP1347516A2 (en) 2003-09-24
EP1724836A2 (en) 2006-11-22
EP1347516A3 (en) 2005-07-13
EP1722418A3 (en) 2007-07-25
JP2004047943A (ja) 2004-02-12
EP1724829A2 (en) 2006-11-22
TW200306568A (en) 2003-11-16
TW584856B (en) 2004-04-21
EP1724836A3 (en) 2007-07-25

Similar Documents

Publication Publication Date Title
KR20030076386A (ko) 반도체 장치
US7595250B2 (en) Semiconductor device and method of manufacturing the same
JP3847645B2 (ja) 半導体装置及びその製造方法
JP4141861B2 (ja) 半導体装置及びその製造方法
US6836428B2 (en) Semiconductor memory device including Shadow RAM
US20100052021A1 (en) Semiconductor memory device
EP1509923B1 (en) Ferroelectric memory integrated circuit with improved reliability and density
JP3621087B1 (ja) 半導体装置及びその製造方法
US6800890B1 (en) Memory architecture with series grouped by cells
JP4973204B2 (ja) 半導体装置
US6720598B1 (en) Series memory architecture
US6825521B2 (en) Semiconductor device with capacitor
JP4636834B2 (ja) 半導体装置及びその製造方法
JP4509992B2 (ja) 半導体装置及びその製造方法
US20100012994A1 (en) Semiconductor storage device
JP2005033103A (ja) 半導体記憶装置およびその製造方法
KR20030057596A (ko) 강유전체 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application