KR20030038307A - 강유전체 커패시터 및 반도체 장치 - Google Patents

강유전체 커패시터 및 반도체 장치 Download PDF

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Abstract

본 발명은 강유전체 커패시터를 갖는 반도체 장치에 있어서, 강유전체 커패시터의 리텐션 특성을 향상시키고, 피로 특성과 임프린트 불량을 개선하는 것을 과제로 한다.
본 발명은 상하 전극 사이에 PZT막을 끼운 강유전체 커패시터에 있어서, PZT막으로서 (001) 배향을 갖는 정방 정계의 PZT 결정으로 이루어진 막을 사용하고, 상하 전극과의 계면에 능면체 정계에 속하는 PZT 결정으로 이루어진 층을 개재시킨다.

Description

강유전체 커패시터 및 반도체 장치{FERROELECTRIC CAPACITOR AND A SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 반도체 장치에 관한 것으로서, 특히, 강유전체 커패시터를 갖는 반도체 장치에 관한 것이다.
DRAM 또는 SRAM 등의 반도체 기억장치는 컴퓨터를 비롯한 정보처리 장치에 있어서 고속의 주요 기억장치로서 널리 사용되고 있으나, 이들은 휘발성 기억장치로서, 전원을 오프로 하면 기억된 정보는 소실된다. 이것에 대하여, 종래부터 프로그램 또는 데이터를 저장하는 대용량 보조 기억장치로서 비휘발성 자기 디스크 장치가 사용되고 있다.
그러나, 자기 디스크 장치는 대형이면서 기계적으로 취약하고, 소비전력도 크며, 정보를 기록 및 판독할 때의 액세스 속도가 느리다는 결점을 갖고 있다. 이것에 대하여, 최근에는 비휘발성 보조 기억장치로서, 부유 게이트 전극에 정보를 전하 형태로 축적하는 EEPROM 또는 플래시 메모리가 사용되는 경우가 많아지고 있다. 특히, 플래시 메모리는 DRAM과 동일한 셀 구성을 갖기 때문에 큰 집적 밀도로 형성하기 쉽고, 자기 디스크 장치에 필적하는 대용량 기억장치로서 기대되고 있다.
한편, EEPROM 또는 플래시 메모리에서는, 정보의 기록이 터널 절연막을 통한 부유 게이트 전극으로의 핫 일렉트론 주입에 의해 실행되기 때문에, 필연적으로 기록에 시간이 소요되며, 정보의 기록 및 소거를 반복하면 터널 절연막이 열화되는 문제가 발생했다. 터널 절연막이 열화되면 기록 또는 소거 동작이 불안정해지게 된다.
이것에 대하여, 정보를 강유전체막의 자발 분극 형태로 기억하는 강유전체 기억장치(이하, FeRAM이라고 기재)가 제안되어 있다. 이러한 FeRAM에서는 각각의 메모리 셀 트랜지스터가 DRAM의 경우와 동일하게 단일 MOSFET로 이루어지고, 메모리 셀 커패시터 중의 유전체막을 PZT(Pb(Zr, Ti)O3) 또는 PLZT((Pb, La) (Zr, Ti)O3), 더 나아가서는 SBT(SrBi2Ta2O3) 등의 강유전체로 치환한 구성을 갖고 있어, 높은 집적 밀도에서의 집적이 가능하다. 또한, FeRAM은 전계의 인가에 의해 강유전체 커패시터의 자발 분극을 제어하기 때문에, 기록을 핫 일렉트론의 주입에 의해 행하는 EEPROM 또는 플래시 메모리에 비하여 기록 속도가 1000배 또는 그 이상 빨라지며, 소비전력이 약 1/10로 저감되는 유리한 특징을 갖고 있다. 또한, 터널 산화막을 사용할 필요가 없기 때문에 수명도 길고, 플래시 메모리의 10만배의 개서(改書) 횟수를 확보할 수 있다고 생각된다.
도 1은 종래의 전형적인 FeRAM(10)의 구성을 나타낸다.
도 1을 참조하면, FeRAM(10)은 p형 Si 기판(11) 중에 형성되어 필드 산화막(12)에 의해 구획 형성된 활성 영역을 갖는 p형 웰(11A) 상에 형성되어 있고, 상기 활성 영역 중에는 게이트 산화막(도시 생략)을 통하여 메모리 셀 트랜지스터의 게이트 전극(13)이 FeRAM의 워드 라인에 대응하여 형성되어 있다. 또한, 상기 기판(11) 중에는 상기 게이트 전극(13)의 양측에 n+형 확산 영역(11B, 11C)이 각각 메모리 셀 트랜지스터의 소스 영역 및 드레인 영역으로서 형성되어 있다. 또한, 상기 p형 웰(11A) 중에는 상기 확산 영역(11B)과 확산 영역(11C) 사이에 채널 영역이 형성되어 있다.
상기 게이트 전극(13)은 상기 Si 기판(11)의 표면을 상기 활성 영역에서 덮는 CVD 산화막(14)에 의해 덮이고, 상기 CVD 산화막(14) 상에는 하부 전극(15)과, 상기 하부 전극(15) 상에 형성된 PZT막 등으로 이루어진 강유전체 커패시터 절연막(16)과, 상기 강유전체 커패시터 절연막(16) 상에 형성된 상부 전극(17)으로 이루어진 강유전체 커패시터(C)가 형성되어 있다.
상기 강유전체 커패시터(C)는 CVD 산화막 등으로 이루어진 절연막(18)에 의해 덮이고, 상기 상부 전극(17)은 상기 절연막(18)에 형성된 콘택트 홀에서 상기 상부 전극(17)과 콘택트하며, 상기 절연막(18, 14)에 형성된 콘택트 홀에서 확산 영역(11B)과 콘택트하는 로컬 배선 패턴(19A)에 의해 상기 확산 영역(11B)에 전기적으로 접속되어 있다.
또한, 상기 확산 영역(11C)에는, 상기 절연막(18, 14) 중에 형성된 콘택트 홀을 통하여 FeRAM(10)의 비트 라인을 형성하는 전극(19B)이 형성되어 있다. 또한, 이와 같이 하여 형성된 FeRAM(10)의 전체는 보호절연막(20)에 의해 보호되어있다.
종래부터, 강유전체 커패시터에서는 하부 전극(15)으로서 Ti/Pt 적층막이 사용되고 있으며, 상기 하부 전극(15) 상에 형성되는 강유전체 커패시터 절연막(16)으로서는 PZT막이 널리 사용되고 있다. 이러한 강유전체 커패시터에서는, 하부 전극(15)을 구성하는 Pt막이 주로 <111> 방향으로 배향한 Pt 다결정체로 구성되어 있기 때문에, 이러한 Ti/Pt 적층막 상에 형성된 강유전체 커패시터 절연막(16)도 배향 방향이 상기 하부 전극의 배향 방향에 지배되고, 그 결과, 주로 <111> 방향으로 배향하는 것, 즉, 소위 (111) 배향을 갖는 것이 알려져 있다(J. Appl. Phys. vol.70, No.1, 1991, pp.382-388).
도 2는 이러한 종래의 강유전체 커패시터(C)의 구성을 개략적으로 나타낸다.
도 2를 참조하면, 강유전체 커패시터 절연막(16)은 하부 전극(15)으로부터 상부 전극(17)으로 연장되는 기둥 형상의 PZT 결정으로 이루어진 미세 구조를 갖고, 각각의 기둥 형상 PZT 결정은 <111> 방향으로 배향하고 있다. 한편, PZT 결정은 정방 정계에 속하고, <001> 방향의 자발 분극을 가지나, 이와 같이 <111> 방향으로 배향한 기둥 형상 결정에서는, 분극 방향은 도 2 중에 화살표로 나타낸 바와 같이, 상하 전극(15, 17)을 연결하는 전계 방향에 대하여 경사지게 된다.
도 3은 이러한 강유전체 커패시터의 전기 특성을 나타낸다. 다만, 도 3에 있어서, 종축은 분극량을, 횡축은 인가 전압을 나타낸다. 도 3 중에서, ○은 <111> 방향으로 PZT 결정이 배향한 경우에서의 도 2에 나타낸 강유전체 커패시터의 전기 특성을 나타내고, ●은 <001> 방향으로 PZT 결정이 배향한 경우에서의 동일한구조의 강유전체 커패시터의 전기 특성을 나타낸다.
도 3을 참조하면, 강유전체 커패시터는, 모든 경우에서 강유전체 재료에 특유한 이력 특성을 명확하게 나타내고 있으나, 커패시터 절연막(16) 중의 PZT 결정이 인가 전계의 방향, 즉, <001> 방향으로 배향하고 있는 것이 <111> 방향, 즉, 인가 전계에 대하여 경사 방향으로 배향하고 있는 경우보다도 더 큰 잔류 분극, 따라서, 우수한 리텐션(retention) 특성을 나타낸다.
그래서, 이러한 강유전체 커패시터를 도 1의 FeRAM에 있어서 커패시터(C)로서 사용함으로써, 정보를 상기 커패시터(C)의 잔류 분극 형태로 보유하는 것이 가능하고, 상기 확산 영역(11B, 11C) 및 게이트 전극(13)으로 이루어진 트랜지스터를 통하여 이러한 강유전체 커패시터의 분극 상태를 상기 비트 라인(19B) 상에서 판독하는 것이 가능하다. 또한, 기록 또는 소거 시에는, 상기 비트 라인(19B)에 소정의 기록 전압을 인가하고, 상기 트랜지스터를 도통시킴으로써, 도 3의 분극 특성을 반전시키는데 충분한 전압을 상기 강유전체 커패시터(C)의 전극(15, 17) 사이에 인가한다.
그런데, 이러한 강유전체 커패시터에서는, 도 4에 나타낸 바와 같이 잔류 분극 Pr의 값, 즉, 리텐션 특성이 시간의 경과에 따라 감소하는 피로, 또는 리텐션 특성의 열화라고 불리는 현상이 생긴다. 또한, 반복적으로 "1" 또는 "0"을 기록한 경우에, 도 5에 나타낸 바와 같이, 도 3의 항(抗)전압 Vc가 시간과 함께 시프트하는 임프린트 불량이라고 불리는 현상이 생기는 것이 알려져 있다.
도 6은 <111> 방향으로 배향한 PZT 다결정체로 이루어진 강유전체 커패시터 절연막을 사용한 강유전체 커패시터의 리텐션 특성을 <001> 방향으로 배향한 PZT 다결정체로 이루어진 강유전체 커패시터 절연막을 사용한 강유전체 커패시터의 리텐션 특성과 비교하여 나타낸다.
도 6을 참조하면, <111> 방향으로 배향한 PZT 다결정체로 이루어진 강유전체 커패시터 절연막을 사용한 강유전체 커패시터에서는, 명료한 피로의 발생이 확인됨을 알 수 있다. 이것에 대하여, <001> 방향으로 배향한 PZT 다결정체로 이루어진 강유전체 커패시터 절연막을 사용한 강유전체 커패시터에서는, 피로가 거의 생기지 않는다. 이것은, <111> 방향으로 배향한 PZT 다결정체로 이루어진 강유전체 커패시터 절연막에서는, 도 2에 나타낸 바와 같이 인접하는 한쌍의 도메인 사이에서 분극 방향이 상이할 경우에, 예를 들어, 인접하는 도메인 사이에서 분극 방향이 직교할 경우에 도메인 벽에 왜곡이 축적되고, 이러한 왜곡에 기인하는 결함이 강유전체막의 리텐션 특성을 열화시키고 있는 상황을 반영하는 것이라고 생각된다. PZT 결정이 <001> 방향으로 배향한 강유전체 커패시터 절연막에서는, 인접하는 도메인 사이에서 분극 방향은 평행하게 되어, 이러한 도메인 벽으로의 왜곡 축적은 생기지 않는다.
도 7은 동일한 강유전체 커패시터에 대해서 구한 항전압 시프트량을 나타낸다.
도 7을 참조하면, 항전압 Vc의 시프트는, PZT막이 <001> 방향으로 배향하고 있는 경우에도, <111> 방향으로 배향하고 있는 경우와 동일하게 발생하고 있음을알 수 있다. 도 6에 나타낸 바와 같이 <OO1> 방향으로 배향한 PZT막에서는 분극량의 시간 경과 열화는 거의 발생하지 않는 사실로부터, <001> 방향으로 배향한 PZT막에서 생기고 있는 항전압 Vc의 시프트는 도 2의 도메인 벽에 따른 왜곡 또는 PZT막 자체의 열화에 기인하지 않음을 추측할 수 있다. 이러한 임프린트 특성의 열화는, PZT막(16)과 이것에 인접하는 상부 전극(17) 또는 하부 전극(15)과의 경계면 근방에 축적되는 전하에 기인하는 것으로 생각된다.
그래서, 본 발명은 상기 과제를 해결한 신규이며 유용한 강유전체 커패시터 및 반도체 장치를 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, 리텐션 특성 및 임프린트 특성이 우수한 강유전체 커패시터 및 반도체 장치를 제공함에 있다.
도 1은 종래의 FeRAM의 구성을 나타내는 도면.
도 2는 종래의 강유전체 커패시터의 구성을 나타내는 도면.
도 3은 종래의 강유전체 커패시터의 전기 특성을 나타내는 도면.
도 4는 강유전체 커패시터에 생기는 피로를 설명하는 도면.
도 5는 강유전체 커패시터에 생기는 임프린트(imprint) 불량을 설명하는 도면.
도 6은 종래의 강유전체 커패시터의 전기 특성을 나타내는 도면.
도 7은 종래의 강유전체 커패시터의 문제점을 설명하는 도면.
도 8은 PZT계 재료의 간략화한 상평형도를 나타내는 도면.
도 9는 본 발명의 원리를 설명하는 도면.
도 10은 본 발명의 제 1 실시예에 의한 강유전체 커패시터의 구성을 나타내는 도면.
도 11의 (a) 내지 (d)는 본 발명의 제 2 및 제 3 실시예에 의한 강유전체 커패시터의 제조 공정을 나타내는 도면.
도 12의 (a) 내지 (c)는 본 발명의 제 4 실시예에 의한 FeRAM의 제조 공정을설명하는 제 1 도.
도 13의 (d) 내지 (f)는 본 발명의 제 4 실시예에 의한 FeRAM의 제조 공정을 설명하는 제 2 도.
도 14의 (g) 내지 (i)는 본 발명의 제 4 실시예에 의한 FeRAM의 제조 공정을 설명하는 제 3 도.
도 15의 (j) 내지 (l)은 본 발명의 제 4 실시예에 의한 FeRAM의 제조 공정을 설명하는 제 4 도.
도 16의 (m) 내지 (o)는 본 발명의 제 4 실시예에 의한 FeRAM의 제조 공정을 설명하는 제 5 도.
도 17의 (p) 내지 (r)은 본 발명의 제 4 실시예에 의한 FeRAM의 제조 공정을 설명하는 제 6 도.
* 도면의 주요부분에 대한 부호의 설명
10 : FeRAM
11, 41 : 기판
11A, 41A, 41B : 웰
11B, 11C, 41a∼41d : 확산 영역
12, 42 : 소자 분리 영역
13, 44A, 44B : 게이트 전극
14, 46, 56 : 층간절연막
15 : 하부 전극
16 : 강유전체 커패시터 절연막
17 : 상부 전극
18 : 절연막
18A∼18C, 46A∼46D, 56A∼56D, 58A∼58C : 콘택트 홀
19A, 57A∼57C : 로컬 배선
19B : 비트 라인
20 : 보호절연막
43 : 게이트 전극
44C, 44D : 워드 라인
45, 48 : SiON막
47 : W층
47A∼47E : W 플러그
49 : SiO2막
50, 51 : 하부 전극층
52 : PZT막
52A : 커패시터 절연막
52B : 인캡층(encapping layer)
53 : 상부 전극층
53A : 상부 전극
54 : SiO2막
55 : SOG막
59A∼59C : 배선 패턴
본 발명은, 하부 전극과, 상기 하부 전극 상에 형성된 페로브스카이트(Perovskite)형 구조를 갖는 강유전체막과, 상기 강유전체막 상에 형성된 상부 전극으로 이루어지고, 상기 강유전체막은, 상기 하부 전극과 상부 전극 중의 적어도 한쪽 계면을 따라 형성되어 제 1 결정계에 속하는 제 1 강유전체막 부분과, 서로 다른 제 2 결정계에 속하는 제 2 강유전체막 부분으로 이루어진 것을 특징으로 하는 강유전체 커패시터에 의해, 또한, 이러한 강유전체 커패시터를 갖는 반도체 장치에 의해 상기 과제를 해결한다.
[작용]
PZT는 일반적으로 조성 파라미터 x를 사용하여 Pb(Zr1-x, Tix)O3로 표시되는 조성을 갖는 재료이며, PbZrO3단(端)성분과 PbTiO3단(端)성분 사이에서 고용체가 형성된다. 이 계에서는, 고용체 조성 여하에 의해, 몇 가지의 상이한 결정계에 속하는 상이 출현한다.
도 8은 PZT의 간략화한 상평형도를 나타낸다. 다만, 도 8 중에서 종축은 온도를, 횡축은 상기 조성 파라미터 x를 나타낸다.
도 8을 참조하면, x≒0.48로 표시되는 조성을 경계로 하여, Ti이 풍부한 측에서는 정방 정계에 속하는 상이, 또한, Zr이 풍부한 측에서는 능면체(菱面體) 정계에 속하는 상이 출현한다. 또한, PbZrO3단성분에 가까운 조성에 있어서는 사방정계에 속하는 상이 출현한다.
정방 정계에 속하는 상 및 능면체 정계에 속하는 상은 모두 강유전체 상이며, 각각 도 8에 화살표로 나타낸 자발 분극을 나타낸다. 이것에 대하여, 사방정계에 속하는 PbZrO3상은 강유전성을 나타내지 않는다.
본 발명의 발명자는 본 발명의 기초로 되는 연구에 있어서, 정방 정계의 PZT막뿐만 아니라, 능면체 정계에 속하는 PZT막을 커패시터 절연막으로서 사용한 강유전체 커패시터를 제작하고, 이것에 대해서 임프린트(imprint) 특성을 조사했다.
도 9는 상술한 도 7과 동일한 도면이며, 다양한 결정상의 PZT막을 커패시터 절연막(16)으로서 사용한 강유전체 커패시터에 있어서 임프린트 특성을 조사한 결과를 나타낸다. 도 9 중에서 상술한 도 7의 결과를 중복하여 나타낸다.
도 9를 참조하면, <100> 방향으로 배향한, 즉, (100) 배향한 능면체 정계에 속하는 PZT막을 상기 강유전체 커패시터 절연막(16)으로서 사용한 경우, 항전압 Vc의 시프트량은 매우 작아져, 1000시간의 데이터 보유에서도 전압 시프트량은 약 -0.1V 정도에 불과함을 알 수 있다.
능면체 정계의 PZT막에서는 잔류 분극값이 작기 때문에, 리텐션 특성도 정방 정계의 PZT막과 비교하면 뒤떨어지나, 이러한 임프린트 특성이 우수한 막을 상하의 전극 계면에 형성함으로써, 전극 계면 근방에 있어서, 특히, 전하의 축적에 기인한다고 생각되는 임프린트 특성의 열화를 억제할 수 있다고 생각된다.
[제 1 실시예]
도 10은 본 발명의 제 1 실시예에 의한 강유전체 커패시터(30)의 구성을 나타낸다.
도 10을 참조하면, 강유전체 커패시터(30)는 Si 기판(31) 상에 SiO2막(32)을 통하여 형성되어 있고, 상기 SiO2막(32) 상에 주로 <100> 방향으로 배향하여 형성된 전형적으로는 약 100㎚ 두께의 Pt막으로 이루어진 하부 전극(33)과, 상기 하부 전극(33) 상에 형성된 PZT막(34)과, 상기 PZT막(34) 상에 형성된 상부 전극(35)으로 구성되어 있다.
상기 PZT막(34)은, 상기 하부 전극(33)과의 계면에 약 20㎚의 두께로 형성된 능면체 정계에 속하는 PZT 결정으로 이루어진 PZT막 부분(34A)과, 상기 PZT막 부분(34A) 상에 약 180㎚의 두께로 형성된 정방 정계에 속하는 PZT 결정으로 이루어진 PZT막 부분(34B)과, 상기 PZT막 부분(34B) 상에 상기 상부 전극과의 계면을 따라 약 20㎚의 두께로 형성된 능면체 정계에 속하는 PZT 결정으로 이루어진 PZT막 부분(34C)으로 이루어지고, 상기 PZT막 부분(34A)은 조성 Pb1.05(Zr0.70Ti0.30)O3를 가지며, 상기 하부 전극(33)의 배향 방향에 대응하여 주로 <100> 방향으로 배향하고 있다.
또한, 상기 PZT막 부분(34A) 상에 형성된 PZT막 부분(34B)은 조성 Pb1.05(Zr0.45Ti0.55)O3를 가지며, 상기 PZT막 부분(34A)의 배향 방향에 대응하여 주로 <100> 방향으로 배향하고 있다. 또한, 상기 PZT막 부분(34B) 상에 형성된 PZT막 부분(34C)은 상기 PZT막 부분(34A)과 동일하게 <100> 방향으로 배향하고, 조성 Pb1.05(Zr0.70Ti0.30)O3를 갖고 있다.
이러한 구성의 강유전체 커패시터(30)에서는, PZT막(34)의 주요 부분은 <OO1> 방향으로 배향한 정방 정계의 PZT막 부분(34B)으로 이루어지고, 그 결과, 강유전체 커패시터(30)는 큰 잔류 분극과 우수한 리텐션 특성을 나타낸다. 한편, 이러한 강유전체 커패시터에서는, 하부 전극(33)과 상부 전극(35)과의 계면에 능면체 정계의 PZT막 부분(34A, 34C)이 개재되기 때문에, 전극 계면에 대한 전하의 축적에 의해 발생한다고 생각되는 항전압의 시프트가 억제될 것으로 생각된다.
또한, 상기 PZT막 부분(34A, 34C)은, 능면체 정계의 상에 한정되는 것이 아니라, 도 8의 상평형도에 나타낸 사방정계층을 사용하는 것도 가능하다.
또한, 상기 능면체 정계의 PZT막 부분(34A, 34C)은, 반드시 상기 전극(33,35) 양자의 계면에 형성할 필요는 없으며, 한쪽만으로도 효과를 얻을 수 있다.
또한, 상기 PZT막 부분(34A∼34C)은 모두 La을 포함하고, 조성이 (Pb, La)(Zr, Ti)O3로 표시되는 PLZT막일 수도 있다. 또한, 상기 PZT막 부분(34A∼34C)은 Sr 또는 Ca을 포함하는 것일 수도 있다.
앞서 도 8에서 설명한 상평형도로부터, 상기 능면체 정계의 PZT막 부분(34A, 34C)은 Pb(Zr1-x, Tix)O3로 표시한 경우의 조성 파라미터 x를 대략 0.48 미만으로 설정함으로써 실현할 수 있는 반면, 상기 정방 정계의 PZT막 부분(34B)은 상기 조성 파라미터 x를 대략 O.48 이상으로 설정함으로써 실현할 수 있다.
[제 2 실시예]
다음으로, 도 10의 강유전체 커패시터(30)의 제조 공정에 대해서 도 11의 (a) 내지 (d)를 참조하면서 본 발명의 제 2 실시예로서 설명한다.
도 11의 (a)를 참조하면, SiO2막(32)이 형성된 Si 기판(31) 상에는 Ar 분위기 중에서의 스퍼터링에 의해, 상기 하부 전극(33)을 구성하는 Pt막이 약 200㎚의 두께로 퇴적된다. 이 때, 스퍼터링 분위기 중에 O2를 약 20% 도입함으로써, 형성되는 Pt막을 통상의 <111> 방향으로 배향한 막이 아니라, <100> 방향으로 배향한 막으로 할 수 있다(예를 들어, 문헌 H. H. Kim, et al., J. Mater. Res. Soc. 14(1999), pp.634를 참조).
다음으로, 도 11의 (b)의 공정에 있어서, 도 11의 (a)의 구조 상에 Pb:Zr:Ti 비를 105:70:30으로 한 2중량%의 졸 겔 용액을 도포하고, 건조시킨 후, 산소 분위기 중에서 700℃로 60초간 급속 열처리를 행한다. 이것에 의해, 상기 Pt 하부 전극(33) 상에 <100> 방향으로 배향한 Pb1.05(Zr0.70Ti0.30)O3로 표시되는 조성을 갖고, 능면체 정계에 속하는 PZT 결정으로 이루어진 PZT막 부분(34A)이 약 20㎚의 두께로 형성된다.
다음으로, 도 11의 (c)의 공정에 있어서, 도 11의 (b)의 구조 상에 Pb:Zr:Ti 비를 105:45:55로 한 15중량%의 졸 겔 용액을 도포하고, 건조시킨 후, 산소 분위기 중에서 700℃로 60초간 급속 열처리를 행한다. 이것에 의해, 상기 PZT막 부분(34A) 상에 <001> 방향으로 배향한 Pb1.05(Zr0.45Ti0.55)O3로 표시되는 조성을 갖고, 정방 정계에 속하는 PZT 결정으로 이루어진 PZT막 부분(34B)이 약 180㎚의 두께로 형성된다.
또한, 도 11의 (d)의 공정에 있어서, 능면체 정계의 PZT막 부분(34C)을 상기 PZT막 부분(34A)과 동일하게 하여 형성하며, 상기 PZT막 부분(34A) 상에 Pt 상부 전극(35)을 통상의 스퍼터링에 의해 형성함으로써, 상술한 강유전체 커패시터(30)를 얻을 수 있다.
비교를 위해, 동일한 프로세스에 의해 <111> 방향으로 배향한 PZT막을 강유전체 커패시터 절연막으로 하는 강유전체 커패시터를 제조한 결과, 본 실시예에 의해 형성된 강유전체 커패시터(30)에서는 잔류 분극 Pr의 값이 비교 대조예의 1.5배까지 증대하고 있음이 확인되었다. 이것은, 커패시터 절연막(34) 중에서 PZT막(34B)이 <001> 방향으로 배향하고 있는 것에 의한 것이라고 생각된다.
또한, 데이터 보유 특성에 대해서, 150℃에서 160시간의 가속 시험을 행한 결과, 비교 대조예에서는 잔류 분극값 Pr이 약 25%나 감소한 것에 대하여, 본 실시예의 강유전체 커패시터(30)에서는 잔류 분극값 Pr의 감소는 5% 이하임이 확인되었다.
또한, 항전압의 시프트에 대해서 살펴보면, 본 실시예에 의한 강유전체 커패시터(30)에서는, 항전압 Vc의 시프트량은 O.1V 이하이며, 비교 대조예의 0.43V에 비하여 크게 개선되고 있음이 확인되었다.
이와 같이, 본 실시예에 의한 강유전체 커패시터(30)에서는 전기 특성이 종래의 <111> 방향으로 배향한 PZT막을 사용한 강유전체 커패시터에 비하여 크게 개선된다.
또한, 본 실시예에서는 PZT막을 <100> 방향으로 배향한 Pt 전극 상에 형성하고 있으나, 이것을 <111> 방향으로 배향한 통상의 (111) 배향을 갖는 Pt 전극 상에 형성하는 것도 가능하다.
또한, 본 실시예에 있어서 PZT막은 스퍼터링법에 의해 형성하는 것도 가능하다.
이 경우에는, 스퍼터링에 의해 형성된 Ti 조성 x가 0.48 미만(x＜0.48)인 비정질 PZT막을 산소 분위기 중의 급속 열처리에 의해 결정화시키고, 능면체 정계의 PZT막(34A)을 형성하며, 그 상에 스퍼터링에 의해 Ti 조성 x가 0.48 이상(0.48≤x)인 비정질 PZT막을 형성한 후, 이것을 산소 분위기 중의 급속 열처리에 의해 결정화시켜, 정방 정계의 PZT막(34B)을 형성한다. 또한, 그 상에 상기 PZT막(34A)과동일하게, 능면체 정계의 PZT막(34C)을 스퍼터링 및 급속 열처리에 의해 형성한다.
[제 3 실시예]
또한, 상기 PZT막(34A, 34B, 34C)은 모두 CVD법에 의해 형성하는 것이 가능하다.
이하, 상기 PZT막(34A, 34B, 34C)을 CVD법에 의해 형성하는 본 발명의 제 3 실시예에 의한 강유전체 커패시터의 제조 방법을 다시 도 11의 (a) 내지 (d)를 참조하면서 설명한다.
본 실시예에서는 도 11의 (a) 공정은 상술한 실시예와 동일하고, Si 기판(31)을 덮는 SiO2막(32) 상에 <100> 방향으로 배향한 Pt막이 하부 전극(33)으로서 형성된다.
다음으로, 도 11의 (b) 공정에 있어서 도 11의 (a)의 시료를 CVD 장치(도시 생략)의 처리 용기 내에 도입하고, 처리 용기의 내압을 130∼1300㎩의 범위로 설정하며, 피처리 기판의 온도를 500∼600℃의 범위로 설정한다.
이 상태에서 상기 처리 용기 중에 Pb, Zr 및 Ti 기상 원료로서 THF로 희석한 Pb(DPM)2와 Zr(DMHD)4와 Ti(iPrO)2(DPM)2를 1:0.56:0.46의 유량비로 Ar 또는 He으로 이루어진 캐리어 가스 및 O2가스 등의 산화 가스와 함께 도입하고, 상기 Pt막(33) 상에 능면체 정계의 PZT막 부분(33A)을 약 20㎚의 두께에 성장시킨다.
다음으로, 도 11의 (c) 공정에 있어서 상기 기상 원료의 유량비를 1:0.55:0.55로 변화시키고, 상기 PZT막 부분(33A) 상에 정방 정계의 PZT막부분(33B)을 약 180㎚의 두께로 성장시킨다.
다음으로, 도 11의 (d) 공정에 있어서 상기 기상 원료의 유량비를 도 11의 (b)의 경우와 동일하게 설정하고, 상기 PZT막 부분(33B) 상에 능면체 정계의 PZT막 부분(33C)을 약 20㎚의 두께로 성장시킨다.
또한, 상기 Pb의 기상 원료로서는, 상술한 Pb(DPM)2(Pb(C11H19O2)2) 이외에, Pb(C5H702)2, Pb(C11H19O2)2(C10H22O5)를 사용할 수 있다. 이와 동일하게 Zr의 기상 원료로서는, 상술한 Zr(DMHD)4이외에, Zr(DPM)4또는 Zr(tBuO)(DPM)3를 사용할 수 있다. 또한, Ti의 기상 원료로서는, 상술한 Ti(iPrO)2(DPM)2이외에, Ti(i-PrO)2(DMHD)2또는 Ti(t-AmylO)2(DMHD)2를 사용할 수 있다.
[제 4 실시예]
도 12의 (a) 내지 도 17의 (r)은 본 발명의 제 4 실시예에 의한 FeRAM의 제조 공정을 나타낸다.
도 12의 (a)를 참조하면, p형 또는 n형의 Si 기판(41) 상에는 p형 웰(41A) 및 n형 웰(41B)이 형성되며, 상기 Si 기판(41) 상에는 각각의 웰(41A, 41B) 중에서 각각의 활성 영역을 구획 형성하는 필드 산화막(42)이 형성되어 있다.
또한, 상기 p형 웰(41A) 및 n형 웰(41B)의 활성 영역 상에는 게이트 산화막(43)이 형성되고, 상기 p형 웰(41A)에서는 상기 게이트 산화막(43) 상에 p형 폴리실리콘 게이트 전극(44A)이, 또한, 상기 n형 웰(41B)에서는 상기 게이트 산화막(43) 상에 n형 폴리실리콘 게이트 전극(44B)이 형성된다. 또한, 도시한 예에서는 상기 필드 산화막(42) 상에 폴리실리콘 배선 패턴(44C, 44D)이, 상기 폴리실리콘 게이트 전극(44A) 또는 폴리실리콘 게이트 전극(44B)과 동일하게 연장되고 있다.
또한, 도 12의 (a)의 구조에서는, 상기 p형 웰(41A)의 활성 영역 중에는 상기 게이트 전극(44A) 및 그 양측의 측벽절연막을 자기 정합 마스크로 하여 n형의 불순물을 이온 주입함으로써, n형 확산 영역(41a, 41b)이 형성된다. 이와 동일하게, 상기 n형 웰(41B)의 활성 영역 중에는 상기 게이트 전극(44B) 및 그 양측의 측벽절연막을 자기 정합 마스크로 하여 p형의 불순물을 이온 주입함으로써, p형 확산 영역(41c, 41d)이 형성된다.
이상의 공정은 통상의 CMOS 공정과 다를 바 없다.
다음으로, 도 12의 (b) 공정에 있어서, 도 12의 (a)의 구조 상에 두께가 약 200㎚인 SiON막(45)을 CVD법에 의해 퇴적시키며, 그 상에 SiO2막(46)을 CVD법에 의해 약 1000㎚의 두께로 퇴적시킨다.
또한, 도 12의 (c) 공정에 있어서 상기 SiO2막(46)을 CMP법에 의해 상기 SiON막(45)을 스톱퍼로 하여 연마하고, 도 13의 (d) 공정에 있어서 이와 같이 하여 평탄화된 SiO2막(46) 중에 콘택트 홀(46A∼46D)을 각각 상기 확산 영역(41a, 41b, 41c, 41d)이 노출되도록 형성한다. 도시한 예에서는, 상기 SiO2막(46) 중에는 상기 배선 패턴(44C)을 노출시키는 콘택트 홀(46E)도 형성되어 있다.
다음으로, 도 13의 (e) 공정에 있어서 도 13의 (d)의 구조 상에 상기 콘택트 홀(46A∼46E)을 메우도록 W층(47)을 퇴적시키며, 도 13의 (f) 공정에서 상기 W층(47)을 상기 SiO2막(46)을 스톱퍼로 하여 CMP법에 의해 연마하고, 상기 콘택트 홀(46A∼46E)에 각각 대응하여 W 플러그(47A∼47E)를 형성한다.
다음으로, 도 14의 (g) 공정에 있어서, 도 13의 (f)의 구조 상에 SiON으로 이루어진 산화 방지막(48) 및 SiO2막(49)을 각각 100㎚ 및 130㎚의 두께로 형성하며, N2분위기 중에서 650℃로 30분간 열처리하고, 탈(脫)가스를 충분히 행한다.
또한, 도 14의 (h) 공정에 있어서, 도 14의 (g)의 구조를 스퍼터링 장치 중에 도입하고, 상기 SiO2막(49) 상에 두께가 20㎚인 Ti막(50) 및 두께가 175㎚인 Pt막(51)을 스퍼터링에 의해 퇴적시켜, 하부 전극층을 형성한다. 이 때, 상기 Pt막(51)의 스퍼터링은, 상술한 실시예와 같이 Ar 가스에 O2가스를 20% 첨가한 분위기 중에서 행하는 것이 바람직하다.
도 14의 (h) 공정에서는, 상기 Pt막(41)을 퇴적시킨 후, CVD 장치 중에서 PZT 또는 PLZT막(52)을 약 220㎚의 두께로 퇴적시킨다. 이 때, 본 실시예에서는 PZT막 또는 PLZT막(52)의 퇴적을, 먼저, Ti 조성 x가 0.48 미만(x＜0.48)인 능면체 정계에 속하는 PZT 또는 PLZT막을 약 20㎚의 두께로 퇴적시키고, 이어서 Ti 조성 x가 O.48 이상(O.48≤x)인 정방 정계에 속하는 PZT 또는 PLZT막을 약 180㎚의 두께로 퇴적시키며, Ti 조성 x가 0.48 미만인 능면체 정계에 속하는 PZT 또는 PLZT막을그 상에 약 20㎚의 두께로 더 퇴적시킴으로써 행한다. 이 때, 이들 PZT막 또는 PLZT막의 퇴적은 졸 겔법 또는 스퍼터링법에 의해서도 가능하다.
또한, 도 14의 (h) 공정에서는, 상기 급속 열처리 공정 후, 상기 기판(41)을 스퍼터링 장치로 되돌리고, 상기 강유전체 커패시터 절연막(52) 상에 Pt막 또는 IrO2막 또는 SrRuO3막을 약 200㎚의 두께로 퇴적시켜, 상부 전극층(53)을 형성한다.
다음으로, 도 14의 (i) 공정에 있어서, 상기 상부 전극층(53) 상에 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 하여 상기 상부 전극층(53)을 건식 에칭함으로써, 상기 상부 전극층(53)에 대응하여 상부 전극 패턴(53A)이 상기 강유전체 커패시터 절연막(52) 상에 형성된다. 또한, 도 14의 (i) 공정에서는, 상기 상부 전극 패턴(53A)을 형성한 후, O2분위기 중에서 650℃로 60분간 어닐링을 행하고, 상기 상부 전극층(53)의 스퍼터링 및 패터닝 시에 상기 강유전체 커패시터 절연막(52)의 손상을 소멸시킨다.
다음으로, 도 15의 (j) 공정에 있어서, 형성하고자 하는 강유전 커패시터의 커패시터 절연막 패턴에 대응한 레지스트 패턴을 상기 강유전체 커패시터 절연막(52) 상에 형성하고, 상기 레지스트 패턴을 마스크로 하여 상기 강유전체 커패시터 절연막(52)을 건식 에칭하여 커패시터 절연막 패턴(52A)을 형성하며, 상기 하부 전극층(51) 상에 상기 커패시터 절연막 패턴(52A)을 덮도록 상기 강유전체 커패시터층(52)과 동일한 재료로 이루어진 인캡층(52B)을 상기 강유전체 커패시터층(52)와 동일한 조건으로 스퍼터링함으로써 약 20㎚의 두께로 퇴적시키고, 다시 O2분위기 중에서 700℃로 60초간 급속 열처리를 행한다. 상기 인캡층(52B)은 상기 강유전체 커패시터 절연막(52A)을 환원 작용으로부터 보호한다.
다음으로, 도 15의 (k) 공정에 있어서, 상기 하부 전극층(51) 위, 즉, 상기 인캡층(52B) 상에 형성하고자 하는 하부 전극 패턴의 형상에 대응한 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 하여 상기 인캡층(52B) 및 그 아래의 하부 전극층(50, 51)을 건식 에칭에 의해 패터닝하여, 하부 전극(51A)을 형성한다. 또한, 도 11의 (k) 공정에서는, 상기 하부 전극 패턴(51A)의 패터닝 후, 레지스트 패턴을 제거하고, O2분위기 중에서 650℃로 60분간 열처리를 행함으로써, 상기 건식 에칭 시에 상기 강유전체 커패시터 절연막(52A) 중에 도입된 손상을 해소한다.
또한, 도 15의 (l) 공정에 있어서, 상기 도 15의 (k)의 구조 상에 SiO2막(54)을 CVD법에 의해 전형적으로는 200㎚의 두께로 퇴적시키며, SOG막(55)을 그 상에 퇴적시켜 단차를 완화한다. 상기 SiO2막(54) 및 SOG막(55)은 층간절연막(56)을 구성한다.
다음으로, 도 16의 (m) 공정에 있어서, 상기 층간절연막(56) 중에 상기 상부 전극 패턴(53A)을 노출시키는 콘택트 홀(56A) 및 상기 하부 전극 패턴(51A)을 노출시키는 콘택트 홀(56B)이 형성되며, 도 16의 (n) 공정에서 상기 층간절연막(56), 그 아래의 SiO2막(49) 및 SiON 산화 방지막(48)을 관통하여, 상기 W 플러그(47B,47D)를 노출시키는 콘택트 홀(56C, 56D)이 각각 형성된다. 도 16의 (m) 공정에서는, 상기 콘택트 홀(56A, 56B)의 건식 에칭 후, O2분위기 중에서 550℃로 60분간 열처리함으로써, 상기 강유전체막 패턴(52A, 52B)에 건식 에칭에 따라 도입된 결함을 해소한다.
또한, 도 16의 (o) 공정에 있어서, 상기 콘택트 홀(56A)과 상기 콘택트 홀(56C)을 전기적으로 접속하는 로컬 배선 패턴(57A)이 TiN막에 의해 형성되고, 동일한 로컬 배선 패턴(57B, 57C)이 상기 콘택트 홀(56B, 56D) 상에도 형성된다.
또한, 도 17의 (p) 공정에 있어서, 도 16의 (o)의 구조 상에 SiO2막(58)이 형성되고, 도 17의 (q) 공정에서 상기 SiO2막(58) 중에 상기 W 플러그(47A), 로컬 배선 패턴(57B), 및 W 플러그(47C)를 노출시키는 콘택트 홀(58A, 58B, 58C)이 형성된다.
또한, 도 17의 (r) 공정에 있어서, 상기 콘택트 홀(58A, 58B, 58C)에 각각 대응하여 전극(59A, 59B, 59C)이 형성된다.
이상의 공정에 있어서, 필요에 따라 상기 층간절연막 및 로컬 배선 패턴을 형성하는 공정을 반복함으로써, 다층 배선 구조를 형성할 수도 있다.
이상, 본 발명의 바람직한 실시예에 대해서 설명했으나, 본 발명은 이러한 특정 실시예에 한정되지 않고, 특허청구범상에 기재된 요지 내에서 다양한 변형 및 변경이 가능하다.
(부기 1) 하부 전극과, 상기 하부 전극 상에 형성된 페로브스카이트형 구조를 갖는 강유전체막과, 상기 강유전체막 상에 형성된 상부 전극으로 이루어지고, 상기 강유전체막은, 상기 하부 전극과 상부 전극 중의 적어도 한쪽 계면을 따라 형성되어 제 1 결정계에 속하는 제 1 강유전체막 부분과, 서로 다른 제 2 결정계에 속하는 제 2 강유전체막 부분으로 이루어진 것을 특징으로 하는 강유전체 커패시터.
(부기 2) 상기 제 1 결정계는 능면체 정계이고, 상기 제 2 결정계는 정방 정계인 것을 특징으로 하는 부기 1에 기재된 강유전체 커패시터.
(부기 3) 상기 제 1 강유전체막 부분은 각각 상기 하부 전극 및 상기 상부 전극을 따라 형성된 제 1 및 제 2 층을 형성하고, 상기 제 2 강유전체막 부분은 상기 제 1 및 제 2 층 사이에 형성되는 것을 특징으로 하는 부기 1 또는 2에 기재된 강유전체 커패시터.
(부기 4) 상기 제 1 및 제 2 강유전체막 부분은 모두 Pb, Zr, 및 Ti을 포함하는 것을 특징으로 하는 부기 1 내지 3 중의 어느 하나에 기재된 강유전체 커패시터.
(부기 5) 상기 제 1 및 제 2 강유전체막 부분은, 조성 파라미터 x를 사용하여 Pb(Zr1-x, Tix)O3로 표시되는 조성을 갖고, 상기 조성 파라미터 x는, 상기 제 1 강유전체막 부분에서는 0.48보다도 작으며(x＜0.48), 상기 제 2 강유전체막 부분에서는 0.48 이상(O.48≤x)인 것을 특징으로 하는 부기 1 내지 4 중의 어느 하나에 기재된 강유전체 커패시터.
(부기 6) 상기 제 2 강유전체막 부분은 <001> 방향으로 배향하고 있는 것을 특징으로 하는 부기 1 내지 5 중의 어느 하나에 기재된 강유전체 커패시터.
(부기 7) 상기 제 2 강유전체막 부분은 <111> 방향으로 배향하고 있는 것을 특징으로 하는 부기 1 내지 5 중의 어느 하나에 기재된 강유전체 커패시터.
(부기 8) 상기 하부 전극은 <100> 방향으로 배향하고 있는 것을 특징으로 하는 부기 1 내지 7 중의 어느 하나에 기재된 강유전체 커패시터.
(부기 9) 상기 하부 전극은 <111> 방향으로 배향하고 있는 것을 특징으로 하는 부기 1 내지 7 중의 어느 하나에 기재된 강유전체 커패시터.
(부기 10) 상기 제 1 결정계는 사방정계이고, 상기 제 2 결정계는 정방 정계인 것을 특징으로 하는 부기 1에 기재된 강유전체 커패시터.
(부기 11) 상기 제 1 및 제 2 강유전체막 부분은 CVD법에 의해 형성되는 것을 특징으로 하는 부기 1 내지 10 중의 어느 하나에 기재된 강유전체 커패시터.
(부기 12) 상기 제 1 및 제 2 강유전체막 부분은 졸 겔법에 의해 형성되는 것을 특징으로 하는 부기 1 내지 10 중의 어느 하나에 기재된 강유전체 커패시터.
(부기 13) 상기 제 1 및 제 2 강유전체막 부분은 스퍼터링법에 의해 형성되는 것을 특징으로 하는 부기 1 내지 10 중의 어느 하나에 기재된 강유전체 커패시터.
(부기 14) 기판과, 상기 기판 상에 형성된 트랜지스터와, 상기 기판 상에 상기 트랜지스터를 덮도록 형성된 층간절연막과, 상기 층간절연막 상에 형성된 강유전체 커패시터로 이루어진 반도체 장치로서, 상기 강유전체 커패시터는 부기 1 내지 11 중의 어느 하나에 기재된 것인 것을 특징으로 하는 반도체 장치.
본 발명에 의하면, 정방 정계에 속하고 <OO1> 방향으로 배향한 페로브스카이트형 강유전체막을 사용한 강유전체 커패시터에 있어서, 상하 전극과의 계면의 적어도 한쪽에 능면체 정계에 속하는 페로브스카이트형 강유전체층을 개재시킴으로써, 강유전체 커패시터의 리텐션 특성 및 피로 특성이 향상되며, 임프린트 불량을 억제하는 것이 가능해진다.

Claims (7)

  1. 하부 전극과,
    상기 하부 전극 상에 형성된 페로브스카이트형(Perovskite-type) 구조를 갖는 강유전체막과,
    상기 강유전체막 상에 형성된 상부 전극으로 이루어지고,
    상기 강유전체막은, 상기 하부 전극과 상부 전극 중의 적어도 한쪽 계면을 따라 형성되어 제 1 결정계에 속하는 제 1 강유전체막 부분과, 제 2의 상이한 결정계에 속하는 제 2 강유전체막 부분으로 이루어지는 것을 특징으로 하는 강유전체 커패시터.
  2. 제 1 항에 있어서,
    상기 제 1 결정계는 능면체(菱面體) 정계이고, 상기 제 2 결정계는 정방 정계인 것을 특징으로 하는 강유전체 커패시터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 강유전체막 부분은 각각 상기 하부 전극 및 상기 상부 전극을 따라 형성된 제 1 및 제 2 층을 형성하고, 상기 제 2 강유전체막 부분은 상기 제 1 및 제 2 층 사이에 형성되는 것을 특징으로 하는 강유전체 커패시터.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 제 1 및 제 2 강유전체막 부분은 모두 Pb, Zr, 및 Ti을 함유하는 것을 특징으로 하는 강유전체 커패시터.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 제 1 및 제 2 강유전체막 부분은, 조성 파라미터 x를 사용하여 Pb(Zr1-x, Tix)O3로 표시되는 조성을 갖고, 상기 조성 파라미터 x는, 상기 제 1 강유전체막 부분에서는 0.48보다 작으며(x＜0.48), 상기 제 2 강유전체막 부분에서는 0.48 이상(O.48≤x)인 것을 특징으로 하는 강유전체 커패시터.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 제 2 강유전체막 부분은 <001> 방향으로 배향하고 있는 것을 특징으로 하는 강유전체 커패시터.
  7. 기판과,
    상기 기판 상에 형성된 트랜지스터와,
    상기 기판 상에 상기 트랜지스터를 덮도록 형성된 층간절연막과,
    상기 층간절연막 상에 형성된 강유전체 커패시터로 이루어진 반도체 장치로서,
    상기 강유전체 커패시터는 청구항 1 내지 6 중의 어느 한 항에 기재된 것인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050094457A1 (en) * 1999-06-10 2005-05-05 Symetrix Corporation Ferroelectric memory and method of operating same
JP3971598B2 (ja) * 2001-11-01 2007-09-05 富士通株式会社 強誘電体キャパシタおよび半導体装置
WO2003100824A2 (en) 2002-05-28 2003-12-04 Kabushiki Kaisha Toshiba Ferroelectric capacitor and method of manufacturing the same
JP4040397B2 (ja) * 2002-08-29 2008-01-30 富士通株式会社 容量素子を有する装置とその製造方法
JP4315676B2 (ja) * 2002-12-26 2009-08-19 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置およびその製造方法
KR20040070564A (ko) * 2003-02-04 2004-08-11 삼성전자주식회사 강유전체 커패시터 및 그 제조방법
US7229662B2 (en) * 2003-12-16 2007-06-12 National University Of Singapore Heterolayered ferroelectric thin films and methods of forming same
US20050145908A1 (en) * 2003-12-30 2005-07-07 Moise Theodore S.Iv High polarization ferroelectric capacitors for integrated circuits
WO2005074032A1 (ja) * 2004-01-28 2005-08-11 Fujitsu Limited 半導体装置及びその製造方法
US20050161717A1 (en) * 2004-01-28 2005-07-28 Fujitsu Limited Semiconductor device and method of fabricating the same
WO2005106956A1 (ja) * 2004-04-28 2005-11-10 Fujitsu Limited 半導体装置及びその製造方法
US7528530B2 (en) * 2005-08-23 2009-05-05 Canon Kabushiki Kaisha Piezoelectric substance, piezoelectric substance element, liquid discharge head, liquid discharge device and method for producing piezoelectric substance
US7998362B2 (en) * 2005-08-23 2011-08-16 Canon Kabushiki Kaisha Piezoelectric substance, piezoelectric element, liquid discharge head using piezoelectric element, liquid discharge apparatus, and production method of piezoelectric element
JP2007088147A (ja) * 2005-09-21 2007-04-05 Toshiba Corp 半導体装置およびその製造方法
US7692310B2 (en) * 2006-03-27 2010-04-06 Intel Corporation Forming a hybrid device
JP2007266429A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 半導体装置及びその製造方法
JP5007528B2 (ja) * 2006-06-12 2012-08-22 セイコーエプソン株式会社 圧電素子の製造方法
JP5326256B2 (ja) * 2007-10-23 2013-10-30 富士通セミコンダクター株式会社 半導体装置の製造方法
US8471049B2 (en) * 2008-12-10 2013-06-25 Air Product And Chemicals, Inc. Precursors for depositing group 4 metal-containing films
JP2010258046A (ja) * 2009-04-21 2010-11-11 Ulvac Japan Ltd Ｐｚｔ薄膜の形成方法及び半導体装置の製造方法
US8389300B2 (en) * 2010-04-02 2013-03-05 Centre National De La Recherche Scientifique Controlling ferroelectricity in dielectric films by process induced uniaxial strain
JP5360023B2 (ja) * 2010-09-06 2013-12-04 富士通株式会社 半導体装置及びその製造方法
JP5655585B2 (ja) * 2011-01-20 2015-01-21 富士通セミコンダクター株式会社 半導体装置の製造方法
US20130093290A1 (en) * 2011-10-17 2013-04-18 U.S. Government As Represented By The Secretary Of The Army Stylo-Epitaxial Piezoelectric and Ferroelectric Devices and Method of Manufacturing
US8866367B2 (en) 2011-10-17 2014-10-21 The United States Of America As Represented By The Secretary Of The Army Thermally oxidized seed layers for the production of {001} textured electrodes and PZT devices and method of making
US9761785B2 (en) 2011-10-17 2017-09-12 The United States Of America As Represented By The Secretary Of The Army Stylo-epitaxial piezoelectric and ferroelectric devices and method of manufacturing
US10266936B2 (en) 2011-10-17 2019-04-23 The United States Of America As Represented By The Secretary Of The Army Process for making lead zirconate titanate (PZT) layers and/or platinum electrodes and products thereof
JP6141080B2 (ja) * 2012-04-19 2017-06-07 新科實業有限公司ＳＡＥ Ｍａｇｎｅｔｉｃｓ（Ｈ．Ｋ．）Ｌｔｄ． 薄膜圧電素子およびその製造方法、マイクロアクチュエータ、ヘッドジンバルアセンブリおよびそれを備えたディスク駆動装置
DE102012105036A1 (de) * 2012-06-12 2013-12-12 Pyreos Ltd. Verfahren zum Herstellen eines Mikrosystems
WO2019005174A1 (en) * 2017-06-30 2019-01-03 Intel Corporation APPARATUS FOR GENERATING HARMONIC AND HIGHER RF SECTIONS
KR20220106336A (ko) * 2021-01-22 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11690228B2 (en) * 2021-02-25 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Annealed seed layer to improve ferroelectric properties of memory layer

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2583882B2 (ja) 1987-03-26 1997-02-19 松下電器産業株式会社 配向性ペロブスカイト型化合物積層膜
JP2544836B2 (ja) 1990-11-06 1996-10-16 三菱電機株式会社 キャパシタ
US5850089A (en) * 1992-03-13 1998-12-15 American Research Corporation Of Virginia Modulated-structure of PZT/PT ferroelectric thin films for non-volatile random access memories
JPH0689986A (ja) 1992-07-24 1994-03-29 Mitsubishi Electric Corp 電子デバイスおよびその製造方法
US5572052A (en) * 1992-07-24 1996-11-05 Mitsubishi Denki Kabushiki Kaisha Electronic device using zirconate titanate and barium titanate ferroelectrics in insulating layer
US5387459A (en) * 1992-12-17 1995-02-07 Eastman Kodak Company Multilayer structure having an epitaxial metal electrode
US5650362A (en) * 1993-11-04 1997-07-22 Fuji Xerox Co. Oriented conductive film and process for preparing the same
JP3476932B2 (ja) * 1994-12-06 2003-12-10 シャープ株式会社 強誘電体薄膜及び強誘電体薄膜被覆基板並びに強誘電体薄膜の製造方法
JP3890634B2 (ja) * 1995-09-19 2007-03-07 セイコーエプソン株式会社 圧電体薄膜素子及びインクジェット式記録ヘッド
US5683614A (en) * 1996-08-16 1997-11-04 Sandia Corporation Sol-gel type synthesis of Bi2 (Sr,Ta2)O9 using an acetate based system
US5719417A (en) * 1996-11-27 1998-02-17 Advanced Technology Materials, Inc. Ferroelectric integrated circuit structure
JPH10214945A (ja) 1997-01-30 1998-08-11 Sharp Corp 強誘電体薄膜被覆基板、キャパシタ構造素子、及び強誘電体薄膜被覆基板の製造方法
US6080499A (en) * 1997-07-18 2000-06-27 Ramtron International Corporation Multi-layer approach for optimizing ferroelectric film performance
KR100275726B1 (ko) 1997-12-31 2000-12-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
JP3520403B2 (ja) * 1998-01-23 2004-04-19 セイコーエプソン株式会社 圧電体薄膜素子、アクチュエータ、インクジェット式記録ヘッド、及びインクジェット式記録装置
JP3594787B2 (ja) * 1998-02-03 2004-12-02 富士通株式会社 半導体装置及びその製造方法
JP4122564B2 (ja) * 1998-04-24 2008-07-23 セイコーエプソン株式会社 圧電体素子、インクジェット式記録ヘッドおよびそれらの製造方法
US6258459B1 (en) * 1998-04-28 2001-07-10 Tdk Corporation Multilayer thin film
US5900274A (en) * 1998-05-01 1999-05-04 Eastman Kodak Company Controlled composition and crystallographic changes in forming functionally gradient piezoelectric transducers
JPH11330411A (ja) * 1998-05-13 1999-11-30 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
US6541375B1 (en) * 1998-06-30 2003-04-01 Matsushita Electric Industrial Co., Ltd. DC sputtering process for making smooth electrodes and thin film ferroelectric capacitors having improved memory retention
JP3482883B2 (ja) * 1998-08-24 2004-01-06 株式会社村田製作所 強誘電体薄膜素子およびその製造方法
DE19842816C1 (de) * 1998-09-18 2000-02-03 Siemens Ag Verfahren zur Herstellung selbstpolarisierter ferroelektrischer Schichten, insbesondere PZT-Schichten, mit rhomboedrischer Kristallstruktur
US6376090B1 (en) * 1998-09-25 2002-04-23 Sharp Kabushiki Kaisha Method for manufacturing a substrate with an oxide ferroelectric thin film formed thereon and a substrate with an oxide ferroelectric thin film formed thereon
US20020153543A1 (en) * 1998-09-29 2002-10-24 Takeshi Kijima Method for manufacturing oxide ferroelectric thin film oxide ferroelectric thin film and oxide ferroelectric thin film element
JP4772188B2 (ja) * 1998-11-30 2011-09-14 アイメック 強誘電コンデンサの作成方法および基板上にｐｚｔ層を成長させる方法
US6385355B1 (en) * 1999-03-15 2002-05-07 Fuji Xerox Co., Ltd. Optical deflection element
JP2000286396A (ja) * 1999-03-31 2000-10-13 Yamaha Corp 強誘電体メモリ及び強誘電体メモリの製造方法
JP2000031399A (ja) 1999-06-09 2000-01-28 Seiko Epson Corp 誘電体素子及び半導体記憶装置
US6495878B1 (en) * 1999-08-02 2002-12-17 Symetrix Corporation Interlayer oxide containing thin films for high dielectric constant application
US6523943B1 (en) * 1999-11-01 2003-02-25 Kansai Research Institute, Inc. Piezoelectric element, process for producing the piezoelectric element, and head for ink-jet printer using the piezoelectric element
JP2001196652A (ja) 1999-11-01 2001-07-19 Kansai Research Institute 圧電体素子およびその製造方法ならびにそれを用いたインクジェット式プリンタヘッド
JP3401558B2 (ja) * 1999-12-14 2003-04-28 独立行政法人産業技術総合研究所 エピタキシャル複合構造体およびこのものを利用した素子
US6277254B1 (en) * 1999-12-16 2001-08-21 Honeywell International Inc. Ceramic compositions, physical vapor deposition targets and methods of forming ceramic compositions
US6576546B2 (en) * 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications
US6526833B1 (en) * 2000-03-13 2003-03-04 Massachusetts Institute Of Technology Rhombohedral-phase barium titanate as a piezoelectric transducer
US6627930B1 (en) * 2000-03-14 2003-09-30 Fujitsu Limited Ferroelectric thin film capacitors having multi-layered crystallographic textures
US6709776B2 (en) * 2000-04-27 2004-03-23 Tdk Corporation Multilayer thin film and its fabrication process as well as electron device
JP2002170938A (ja) * 2000-04-28 2002-06-14 Sharp Corp 半導体装置およびその製造方法
JP4257485B2 (ja) * 2000-06-21 2009-04-22 セイコーエプソン株式会社 セラミックス膜およびその製造方法ならびに半導体装置および圧電素子
US6507060B2 (en) * 2001-05-23 2003-01-14 Winbond Electronics Corp. Silicon-based PT/PZT/PT sandwich structure and method for manufacturing the same
JP3971598B2 (ja) * 2001-11-01 2007-09-05 富士通株式会社 強誘電体キャパシタおよび半導体装置

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