KR20020095061A - 반도체장치 및 그 제조방법 - Google Patents

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시라이유우지
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/85201—Compression bonding
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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Abstract

배선기판 상에 단자피치가 다른 복수 종류의 칩을 실장하는 멀티칩 모듈의 제조 코스트를 저감한다.
패키지 기판의 주면에 실장하는 2종류의 칩(2A, 2C)의 각각의 단자수에 대한 칩 면적의 비를 비교하여, 이 비가 작은 쪽의 칩(2C)은, 와이어 본딩방식으로 실장하며, 그 비가 큰쪽의 칩(2A)은 플립칩 방식으로 실장한다.

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체장치 및 그 제조기술에 관한 것으로, 특히, 배선기판 상에 단자피치가 다른 복수 종류의 반도체칩을 실장한 멀티칩 모듈(Multi-Chip Module ; MCM)에 적용하는 유용한 기술에 관한 것이다.
플래시 메모리나 DRAM(Dynamic Random Access Memory) 등의 메모리 LSI를 대용량화하는 대책의 하나로서, 이들의 메모리 LSI가 형성된 반도체칩(메모리칩)을 적층하여 단일 패키지로 밀봉한 메모리·모듈구조가 여러가지 제안되어 있다.
예컨대, 특개평 4-302164호 공보는, 하나의 패키지 내에 동일기능, 동일사이즈의 복수의 반도체칩을 절연층을 통해서 계단형상으로 적층하여, 각각의 반도체칩의 계단형상 부분에 노출한 본딩패드와 패키지의 인너리드를 와이어를 통해서 전기적으로 접속한 패키지구조를 개시하고 있다.
특개평 11-204720호 공보는, 절연성 기판 상에 열압착시트를 통해서 제1의 반도체칩을 탑재하며, 이 제1의 반도체칩 상에 열압착시트를 통해서, 외형치수가 제1의 반도체칩보다도 작은 제2의 반도체칩을 탑재하여, 제1 및 제2의 반도체칩의 본딩패드와 절연성기판 상의 배선층을 와이어를 통해서 전기적으로 접속하고, 제1 및 제2의 반도체칩과 와이어를 수지에 의해 밀봉한 패키지구조를 개시하고 있다.
또, 반도체칩의 주면에 땜납범프를 어레이 형상으로 배치하여, 본딩패드와 땜납범프를 Cu(동) 등으로 이루어지는 배선을 통해서 전기적으로 접속함으로써, 접속단자(땜납범프)의 피치를 본딩패드의 피치보다도 넓게 하는 웨이퍼 레벨 CSP(Chip Size Package), 혹은 웨이퍼 프로세스·패키지(WPP) 등으로 불리는 기술이 알려져 있다. 이 기술을 이용하면, 반도체칩의 단자피치를 실질적으로 넓게 할 수 있으므로, 배선의 라인 앤드 스페이스를 좁게 한 고가인 빌드업(build-up) 기판을 사용하지 않더라도, 배선의 피치가 넓은 값이 싼 수지기판을 사용하여 메모리·모듈을 제조할 수 있다. 또한 웨이퍼 레벨 CSP에 대해서는, 예컨대 주식회사 기술조사회발행(2000년 5월 28일 발행)의 「일렉트로닉 실장기술 : 2000 임시증간호」81 ~ 113페이지나, 특허국제공개 WO99/23696호 공보등에 기재가 있다.
본 발명자들은, 하나의 패키지 내에 복수개의 반도체칩(이하, 단순히 칩이라 한다)을 실장한 멀티칩 모듈을 개발하고 있다.
본 발명자들이 개발중인 멀티칩 모듈은 DRAM(Dynamic Random Access Memory)이나 플래시 메모리 등의 메모리 LSI가 형성된 칩과, 고속 마이크로 프로세서(MPU : 초소형연산처리장치)가 형성된 칩을 단일의 수지패키지 내에 밀봉함으로써, 복수개의 메모리칩을 수지밀봉한 종래의 메모리·모듈보다도 범용성이 높은 시스템을 실현하려고 하는 것이다.
또, 본 발명자들은, 이 멀티칩 모듈의 제조코스트를 저감하기 위해, 배선의 피치가 넓은 값이 싼 수지기판 상에 칩을 실장하는 것을 검토하고 있다. 그렇게 하기 위해서는, 전술한 웨이퍼 레벨 CSP기술을 이용하여 칩의 단자피치를 실질적으로 넓게 할 필요가 있다.
그런데, DRAM이나 플래시 메모리 등의 메모리 LSI가 형성된 칩과 같이, 단자수가 비교적 적은 칩의 경우는 문제가 없지만, 마이크로 프로세서가 형성된 칩과 같이, 단자수가 많은 칩의 경우는, 웨이퍼 레벨 CSP기술을 이용해도, 칩의 단자피치를 실질적으로 넓게 하기에는 한계가 있다.
예컨대, 현상의 배선기판 제조기술을 사용하여 값이 싼 수지기판에 형성할 수 있는 배선의 최소피치는 0.5㎜이다. 한편, 예컨대 칩사이즈가 4.66㎜×8.22㎜이며 단자수가 64핀, 단자피치가 0.08㎜인 DRAM에 웨이퍼 프로세스·패키지기술을 이용하여 0.5㎜피치의 땜납범프를 형성하는 경우는, 최대 128핀의 땜납범프를 형성할 수 있으므로 문제가 없다. 그러나, 예컨대 칩사이즈가 6.84㎜×6.84㎜이며 단자수가 256핀, 단자피치가 0.08㎜인 마이크로 프로세서에 0.5㎜피치의 땜납범프를 형성하려고 하면, 최대 169핀의 땜납범프 밖에 형성할 수 없으므로, 이 칩를 플립칩 방식으로 실장하려고 하면, 배선피치가 0.4㎜ 이하의 고가인 빌드업 기판이 필요하게 된다.
본 발명의 목적은, 배선기판 상에 단자피치가 다른 복수종류의 피치를 실장하는 멀티칩 모듈의 제조 코스트를 저감할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 명백하게 될 것이다.
도1은 본 발명의 일실시형태인 반도체장치의 평면도,
도2는 본 발명의 일실시형태인 반도체장치의 단면도,
도3은 본 발명의 일실시형태인 반도체장치의 평면도,
도4는 본 발명의 일실시형태인 반도체장치의 제조에 이용하는 멀티배선기판의 평면도,
도5는 본 발명의 일실시형태인 반도체장치의 제조에 이용하는 멀티배선기판의 평면도,
도6은 도5에 나타내는 멀티배선기판의 요부 확대 평면도,
도7은 도5에 나타내는 멀티배선기판의 요부 확대 단면도,
도8은 도5에 나타내는 멀티배선기판의 요부 확대 평면도,
도9는 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도10은 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 평면도,
도11은 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도12는 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 평면도,
도13은 본 발명의 일실시형태인 반도체장치의 제조에 이용하는 반도체칩의 평면도,
도14는 본 발명의 일실시형태인 반도체장치의 제조에 이용하는 반도체칩의 평면도,
도15는 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도16은 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도17은 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 평면도,
도18은 본 발명의 일실시형태인 반도체장치의 제조에 이용하는 반도체칩의 평면도,
도19는 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 반도체 웨이퍼의 사시도,
도20은 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 반도체 웨이퍼의 측면도,
도21은 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도22는 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 평면도,
도23은 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 평면도,
도24는 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도25는 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도26은 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도27은 본 발명의 다른 실시형태인 반도체장치의 제조에 이용하는 반도체칩의 평면도,
도28은 본 발명의 다른 실시형태인 반도체장치의 제조방법을 나타내는 반도체 웨이퍼의 요부 확대 단면도,
도29는 본 발명의 다른 실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도30은 본 발명의 다른 실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도31은 DRAM이 형성된 반도체칩의 단자배열을 나타내는 평면도,
도32는 마이크로 프로세서가 형성된 반도체칩의 단자배열을 나타내는 평면도,
도33은 본 발명의 일실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 평면도,
도34는 본 발명의 다른 실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 평면도,
도35는 본 발명의 다른 실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도36은 본 발명의 다른 실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도37은 본 발명의 다른 실시형태인 반도체장치의 제조방법을 나타내는 멀티배선기판의 요부 확대 단면도,
도38은 본 발명의 다른 실시형태인 반도체장치를 나타내는 평면도,
도39는 도38의 A-A'선에 따른 단면도,
도40은 도38의 B-B'선에 따른 단면도,
도41은 본 발명의 다른 실시형태인 반도체장치를 나타내는 평면도,
도42는 도41의 A-A'선에 따른 단면도,
도43은 도41의 B-B'선에 따른 단면도,
도44는 본 발명의 다른 실시형태인 반도체장치를 나타내는 평면도,
도45는 도44의 A-A'선에 따른 단면도,
도46은 본 발명의 다른 실시형태인 반도체장치를 나타내는 평면도,
도47은 도46의 A-A'선에 따른 단면도,
도48은 본 발명의 다른 실시형태인 반도체장치를 나타내는 평면도,
도49는 도48의 A-A'선에 따른 단면도,
도50은 도48의 B-B'선에 따른 단면도이다.
(부호의 설명)
1패키지 기판
2반도체 웨이퍼
2A,2B,2C반도체칩
3몰드수지(제2 밀봉수지)
4Au범프
5배선
6언더필 수지(제1 밀봉수지)
6a수지 테이프
7접착제
8Au와이어
9본딩패드
10전극패드
11땜납범프
12솔더레지스트
13본딩패드
14웨이퍼
15다이싱 테이프
20땜납범프
21Cu배선
21a전극패드
22표면보호막
23유기절연막
24스루홀
100멀티배선기판
101홈
102히트툴
200마더보드
L다이싱라인
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명의 멀티칩 모듈은 주면에 복수의 배선과 복수의 본딩패드가 형성된 배선기판과, 상기 배선기판의 주면의 제1영역에 실장되어, 복수의 범프전극을 통해서 상기 배선에 전기적으로 접속된 1개 또는 복수개의 제1 반도체칩과, 상기 배선기판의 주면의 제2영역, 또는 상기 제1 반도체칩 상에 적층되어, 복수의 와이어를 통해서 상기 본딩패드에 전기적으로 접속된 제2 반도체칩을 포함하여 구성되며, 상기 제2 반도체칩의 단자피치는 상기 제1 반도체칩의 단자피치보다도 좁은 것을 특징으로 하는 것이다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전체도에서, 동일의 부재에는 동일의 부호를 붙여, 그 반복의 설명은 생략한다.
(실시형태 1)
도1은, 본 실시형태의 반도체장치의 상면을 나타내는 평면도, 도2는, 이 반도체장치의 단면도, 도3은, 이 반도체장치의 하면을 나타내는 평면도이다.
본 실시형태의 반도체장치는, 패키지 기판(1)의 주면 상에 3개의 칩(2A, 2B, 2C)를 실장하여, 이들의 칩(2A, 2B, 2C)을 모듈수지(3)로 밀봉한 멀티칩 모듈(MCM)이다. 3개의 칩(2A ~ 2C) 중, 2개의 칩(2A, 2B)은 패키지 기판(1)의 주면 상에 나란히 배치되며, 그들의 주면에 형성된 복수개의 Au범프(4)를 통해서 패키지 기판(1)의 배선(5)과 전기적으로 접속되어 있다. 즉, 칩(2A, 2B)의 각각은 플립칩 방식에 의해 실장되어 있다.
칩(2A, 2B)의 주면(하면)과 패키지 기판(1)의 주면과의 간극에는, 언더필(under fill) 수지(밀봉수지)(6)가 충전되어 있다. 칩(2A)은, 예컨대 DRAM이 형성된 실리콘칩이며, 칩(2B)은, 예컨대 플래시 메모리가 형성된 실리콘칩이다.
칩(2C)은, 2개의 칩(2A, 2B)을 걸치도록 배치되어, 접착제(7)에 의해 칩(2A, 2B)의 상면에 접착되어 있다. 칩(2C)의 주면에 형성된 본딩패드(13)는 복수개의 Au와이어(8)에 의해 패키지 기판(1)의 본딩패드(9)와 전기적으로 접속되어 있다. 즉, 칩(2C)은, 와이어 본딩방식에 의해 실장되어 있다. 칩(2C)은, 예컨대 고속 마이크로 프로세서(MPU : 초소형연산처리장치)가 형성된 실리콘칩이다. 이 칩(2C)의 단자피치는 상기 2개의 칩(2A, 2B)의 단자피치보다도 좁다.
상기 3개의 칩(2A, 2B, 2C)을 실장하는 패키지 기판(1)은 유리섬유를 포함한 에폭시수지(유리·에폭시수지)와 같은 범용수지를 주체로 하여 구성된 다층배선기판이며, 그 주면(상면), 하면 및 내부에 4 ~ 6층 정도의 배선(5)이 형성되어 있다.
패키지 기판(1)의 하면에는, 상기 배선(5)과 전기적으로 접속된 복수의 전극패드(10)가 어레이 형상으로 배치되어 있으며, 각각의 전극패드(10)에는 멀티칩 모듈(MCM)의 외부 접속단자를 구성하는 땜납범프(11)가 접속되어 있다. 멀티칩 모듈(MCM)은, 이들의 땜납범프(11)를 통해서 전자기기의 배선기판 등에 실장된다. 패키지 기판(1)의 주면 및 하면에는, 배선(5)과 칩(2A, 2B)과의 접속부, 본딩패드(9), 전극패드(10) 등의 표면을 제외하고, 에폭시계 수지나 아크닐계 수지 등으로 이루어지는 솔더레지스트(12)가 코팅되어 있다.
상기 멀티칩 모듈(MCM)의 치수의 일예를 설명하면, 패키지 기판(1)의 외형치수는, 종×횡=13㎜×13㎜, 두께 0.3㎜이다. 패키지 기판(1)에 실장된 칩(2A, 2B, 2C)의 두께는, 각각 0.15㎜, 나란히 배치된 2개의 칩(2A, 2B)의 간극은, 20㎛ ~ 10㎛이다. 칩(2A, 2B, 2C)을 밀봉하는 몰드수지(3)의 두께는, 0.66㎜, 몰드수지(3)의 상면에서 땜납범프(11)의 하단까지의 거리, 즉 멀티칩 모듈(MCM)의 실장높이는, 1.468㎜이다.
또, 칩(2A)의 주면에 형성된 Au범프(4)의 피치는, 0.08㎜, 칩(2B)의 주면에 형성된 Au범프(4)의 피치는, 0.15㎜이다. 한편, 칩(2C)의 주면에 형성된본딩패드(13)의 피치는, 0.065㎜이다. 즉, 마이크로 프로세서가 형성된 칩(2C)의 단자피치는, DRAM이 형성된 칩(2A)의 단자피치 및 플래시 메모리가 형성된 칩(2B)의 단자피치보다도 좁다.
이와 같이, 본 실시형태의 멀티칩 모듈(MCM)은, 단자피치가 비교적 넓은 칩(2A, 2B)을 플립칩 방식으로 패키지 기판(1)에 실장하고, 단자피치가 가장 좁은 칩(2C)을 칩(2A, 2B) 상에 적층하여 와이어 본딩방식으로 실장한다.
이것에 의해, 배선(5)의 피치가 넓은 값이 싼 범용 수지기판에 칩(2A, 2B, 2C)을 실장할 수 있으므로, 멀티칩 모듈(MCM)의 제조 코스트를 저감할 수 있다.
또, 칩(2A, 2B) 상에 칩(2C)을 적층함으로써, 패키지 기판(1)의 실장면적을 작게 할 수 있으므로, 실장밀도가 높은 멀티칩 모듈(MCM)을 실현할 수 있다.
다음에, 상기와 같이 구성된 본 실시형태의 반도체장치의 제조방법을 도4 ~ 도26을 이용하여 공정순으로 설명한다.
도4 ~ 도8은, 멀티칩 모듈(MCM)의 제조에 사용하는 직사각형의 기판(이하, 멀티배선기판(100)이라고 한다)을 나타내고 있다. 도4는, 이 멀티배선기판(100)의 주면(칩 실장면)을 나타내는 전체 평면도, 도5는, 이면을 나타내는 전체 평면도이다. 또, 도6은, 멀티배선기판(100)의 일부를 나타내는 평면도와 측면도, 도7은, 멀티배선기판(100)의 일부를 나타내는 단면도, 도8은, 멀티배선기판(100)의 일부(패키지 기판 1개분의 영역)을 나타내는 확대 평면도이다.
멀티배선기판(100)은 상기 패키지 기판(1)의 모체가 되는 기판이다. 이 멀티배선기판(100)을 도4, 도5에 나타내는 다이싱라인(L)에 따라 격자형상으로 절단(다이싱), 개편화함으로써, 복수개의 패키지 기판(1)을 얻을 수 있다. 도면에 나타내는 멀티배선기판(100)의 경우에는, 그 장변방향이 6블럭의 패키지 기판 형성영역으로 구획되며, 단변방향이 3블럭의 패키지 기판 형성영역으로 구획되어 있으므로, 3×16=18개의 패키지 기판(1)을 얻을 수 있다.
상기 멀티배선기판(100)은 유리·에폭시수지와 같은 범용수지를 주체로 하여 구성된 다층배선기판이다. 멀티배선기판(100)의 주면에는, 배선(5) 및 본딩패드(9)가 형성되어 있으며, 이면에는 전극패드(10)가 형성되어 있다. 또, 멀티배선기판(100)의 내층에는 복수층의 배선(5)이 형성되어 있다. 패키지 기판(1)을 값이 싼 범용수지를 사용하여 제조함으로써, 멀티칩 모듈(MCM)의 제조원가를 저감할 수 있다.
멀티배선기판(100)의 주면의 배선(5) 및 본딩패드(9)와, 이면의 전극패드(10)는 멀티배선기판(100)의 양면에 붙인 Cu박을 에칭함으로써 형성한다. 멀티배선기판(100)의 주면의 배선(5) 중, 솔더레지스트(12)로 덮여져 있지 않은 영역, 즉 칩(2A, 2B)의 Au범프(4)가 접속되는 영역의 표면에는 Ni 및 Au의 도금이 시행되어 있다. 또, 본딩패드(9)의 표면 및 전극패드(10)의 표면에도, Ni 및 Au의 도금이 시행되어 있다. 이들의 도금은, 무전해 도금법으로 형성할 수 있지만, 무전해 도금법으로 형성한 도금층은 막두께가 얇고, 본딩패드(9) 상에 Au와이어(8)를 접속했을 때에 충분한 접착강도를 확보하기 어려우므로, 상기 Ni 및 Au의 도금은 무전해 도금법보다도 막두께를 두껍게 할 수 있는 전해 도금법으로 형성된다.
배선(5), 본딩패드(9) 및 전극패드(10)의 표면에 전해 도금법으로 Ni 및 Au의 도금을 시행하는 경우는, 배선(5), 본딩패드(9) 및 전극패드(10)가 멀티배선기판(100)의 전역에서 도통한 상태로 도금처리를 행하며, 이어서, 다이싱라인(L) 상의 배선(5)을 루터로 절단한 후, 각 패키지 기판 형성영역의 도통시험을 행한다. 그 때문에, 도6 및 도7에 나타낸 바와 같이, 멀티배선기판(100)의 주면의 다이싱 라인(L)에는, 이 영역의 배선(5)을 루터로 절단했을 때의 홈(101)이 남아있다.
도8에 나타내는 바와 같이, 패키지 기판 형성영역의 주변부에는 칩 실장영역을 둘러싸듯이 복수의 본딩패드(13)가 형성되어 있다. 본딩패드(13)는 패키지 기판 형성영역의 4변에 따라 2열로 배치되어 있다. 본딩패드(13)와 칩 실장영역과의 사이에는, 칩 실장영역을 둘러싸듯이 댐영역(16)이 설치되어 있다. 이 댐영역(16)은 솔더레지스트(12)가 형성되어 있지 않은 영역이며, 그 내측 및 외측의 솔더레지스트(12)가 형성된 영역보다도 표면의 높이가 낮게 되어 있기 때문에, 칩(2A, 2B)의 하부에 언더필 수지(6)를 충전할 때, 이 언더필 수지(6)가 패키지 기판 형성영역의 주변부, 즉 본딩패드(13)가 형성된 영역에 흐르는 것을 막는 기능을 가지고 있다.
상기 멀티배선기판(100)을 사용하여 멀티칩 모듈(MCM)을 제조하기 위해서는, 도9(패키지 기판 2개분의 영역을 나타내는 단면도) 및 도10(패키지 기판 1개분의 영역을 나타내는 확대 평면도)에 나타내는 바와 같이, 멀티배선기판(100)의 주면의 칩 실장영역에 수지 테이프(6a)를 붙인다. 수지 테이프(6a)는 예컨대 입자지름 3㎛ 정도의 실리카를 분산시킨 열경화형 에폭시계 수지로 이루어지는 것으로, 미리 2개의 칩(칩(2A, 2B))과 거의 같은 치수가 되도록 재단해 둔다. 수지 테이프(6a)는 수지중에 도전성의 미분말을 분산시킨 이방성 도전성수지(ACF) 등으로 구성할 수도있다.
또한, 대기중에 방치한 멀티배선기판(100)에는 대기중의 수분이 칩입하여 있기 때문에, 그대로 수지 테이프(6a)를 붙이면, 양자의 접착성이 저하할 염려가 있다. 따라서, 멀티배선기판(100)의 주면에 수지 테이프(6a)를 붙일 때에는, 그 직전에 멀티배선기판(100)을 베이크하여 수분을 제거해 두는 것이 바람직하다. 베이크 조건은 예컨대 125℃, 2시간 정도이다. 또, 상기 베이크 처리에 이어서 멀티배선기판(100)을 플라즈마 처리하여, 그 표면을 활성화함으로써 수지 테이프(6a)와 멀티배선기판(100)과의 접착성을 더욱 향상시킬 수 있다.
다음에, 도11 및 도12에 나타내는 바와 같이, 멀티배선기판(100)의 주면에 붙인 수지 테이프(6a) 상에 2개의 칩(2A, 2B)을 페이스 다운(face-down)방식으로 탑재한다. 이때, 칩(2A)과 칩(2B)의 간극은 20㎛ ~ 100㎛ 정도로 설정한다.
도13에 나타내는 바와 같이, DRAM이 형성된 칩(2A)의 주면에는, 미리 볼본딩법을 이용하여 Au범프(4)를 형성해 둔다. 또, 도14에 나타내는 바와 같이, 플래시 메모리가 형성된 칩(2B)의 주면에도, 같은 방법으로 Au범프(4)를 형성해 둔다. 이들의 Au범프(4)는 웨이퍼 프로세스의 최종공정에서 형성한다. 즉, 통상의 웨이퍼 프로세스가 완료한 후, 웨이퍼의 본딩패드 상에 볼본딩법을 이용하여 Au범프(4)를 형성하고, 그 후,웨이퍼을 다이싱함으로써, 개편화(個片化)된 칩(2A, 2B)을 얻는다.
통상, DRAM의 본딩패드는, 칩의 중앙에 일렬로 배치되지만, 플래시 메모리의 본딩패드는, 칩의 단변에 따라 2열로 배치된다. 그 때문에, DRAM의 본딩패드는 플래시 메모리의 본딩패드와 비해 패드의 피치가 좁게 되며, 본딩패드에 따라 패드의 지름도 작게 된다(예컨대 플래시 메모리의 단자피치가 150㎛인 경우, DRAM의 단자피치는 85㎛정도 이다). 따라서, DRAM의 본딩패드 상에 Au범프(4)를 형성할 때는, 지름이 가는(예컨대 직경 20㎛) Au선을 사용하며, 플래시 메모리의 본딩패드 상에 Au범프(4)를 형성할 때는, 지름이 굻은(예컨대 직경 30㎛) Au선을 사용하는 것이 통상이다.
그러나, 본 실시형태의 멀티칩 모듈(MCM)은 2개의 칩(2A, 2B) 상에 제3의 칩(2C)을 적층하므로, 칩의 두께 및 Au범프(4)의 지름을 2개의 칩(2A, 2B)에서 같게 함으로써, 양자의 실장높이를 일치시킬 필요가 있다. 따라서, 본 실시형태에서는, 플래시 메모리의 본딩패드 상에 Au범프(4)를 형성할 때에 사용하는 Au선은 DRAM의 본딩패드 상에 Au범프(4)를 형성할 때에 사용하는 Au선과 같은 지름(예컨대 직경 20㎛)의 것을 사용한다. 이 경우, 솔더레지스트(12)의 두께(예컨대 25㎛)를 고려하면, 가는 Au선을 사용하여 형성한 Au범프(4)는 본딩패드와의 접촉면적이 적게 된다. 그래서 본 실시형태에서는, Au범프(4)와 본딩패드와의 접촉면적을 확보하기 위해서, Au범프(4) 상에 Au범프(4)를 포개어 본딩하는 다단범프구조를 채용한다.
다음에, 도15에 나타내는 바와 같이, 2개의 칩(2A, 2B) 상에 저면이 평탄한 히트툴(heat tool)(102)을 누른다. 히트툴(102)의 가압압력은, 예컨대 15㎏/10㎟, 온도는 예컨대 235℃이다. 이것에 의해, 수지 테이프(6a)가 용융하여, 칩(2A, 2B)과 멀티배선기판(100)의 간극, 및 칩(2A)과 칩(2B)의 간극에 언더필 수지(6)가 충전됨과 동시에, 칩(2A, 2B)의 Au범프(4)와 멀티배선기판(100)의 배선(5)(도15에는 나타내지 않는다)이 전기적으로 접속된다.
이와 같이, 본 실시형태에선, 칩(2A, 2B)과 거의 같은 치수로 가공한 수지 테이프(6a)를 용융시킴으로써, 칩(2A, 2B)과 멀티배선기판(100)의 간극, 및 칩(2A)과 칩(2B)의 간극에 언더필 수지(6)를 충전한다. 이 방법에 의하면, 예컨대 칩(2A, 2B)의 주변에 디스펜서를 사용하여 액상의 언더필 수지를 공급하는 충전방법에 비할 경우, 언더필 수지(6)가 칩(2A, 2B)의 주변으로 삐져나오는 량을 적게 할 수 있으므로, 칩(2A, 2B)을 둘러싸듯이 배치된 멀티배선기판(100) 상의 본딩패드(9)가 어더필 수지(6)로 덮여지는 일은 없다.
다음에, 도16 및 도17에 나타내는 바와 같이, 2개의 칩(2A, 2B) 상에 칩(2C)을 탑재한다. 도18에 나타내는 바와 같이, 마이크로 프로세서가 형성된 칩(2C)의 주면에는 그 4변에 따라 본딩패드(13)가 형성되어 있다. 본딩패드(13)의 수는 칩(2A)이나 칩(2B)에 형성된 본딩패드의 수보다도 많다.
칩(2C)은, 멀티배선기판(100)과 칩(2C)을 접속하는 Au와이어(8)의 길이가 가능하면 균일하게 되도록, 각 패키지 기판 형성영역의 중앙에 배치한다. 또, 칩(2C)의 이면에는 미리 칩(2C)과 같은 치수로 재단된 테이프 형상의 접착제(7)를 붙여 둔다. 칩(2C)의 이면에 테이프 형상의 접착제(7)를 붙이는데는, 예컨대 도19 및 도20에 나타내는 바와 같이, 통상의 웨이퍼 프로세스가 완료한 웨이퍼(14)의 이면에 다이싱 테이프(15)를 붙일 때, 웨이퍼(14)와 다이싱 테이프(15)와의 사이에 테이프 형상의 접착제(7)를 사이에 넣어, 이 상태에서 웨이퍼(14)를 다이싱함으로써칩(2C)을 얻는다. 그후, 칩(2C)의 이면의 다이싱 테이프(15)를 제거하면, 칩(2C)의 이면에 칩(2C)과 같은 치수의 접착제(7)가 남는다, 접착제(7)는, 예컨대 폴리이미드 수지계의 접착제를 사용한다.
다음에, 멀티배선기판(100)을 가열로 내에서 180℃, 1시간정도 가열한다. 이 가열처리에 의해, 접착제(7)가 연화하여, 칩(2A, 2B) 상에 칩(2C)이 접착된다.
다음에, 도21 및 도22에 나타내는 바와 같이, 멀티배선기판(100)의 본딩패드(9)와 칩(2C)의 본딩패드(13)(도21, 22에는 나타내지 않는다)를 Au와이어(8)로 접속한다. Au와이어(8)의 접속은, 예컨대 초음파진동과 열압착을 병용한 와이어본더를 사용하여 행한다.
다음에, 도23 및 도24에 나타내는 바와 같이, 멀티배선기판(100)을 몰드금형(도시하지 않는다)에 장착하여, 멀티배선기판(100)의 주면 전체를 일괄하여 수지밀봉한다. 몰드수지(3)는, 예컨대 입자지름 70㎛ ~ 100㎛ 정도의 실리카를 분산시킨 열경화형 에폭시계 수지로 이루어진다.
다음에, 도25에 나타내는 바와 같이, 멀티배선기판(100)의 이면의 전극패드(10)(도25에는 나타내지 않는다)에 땜납범프(11)를 접속한다. 땜납범프(11)의 접속은, 예컨대 저융점의 Pb-Sn 공정함금으로 이루어지는 땜납볼을 전극패드(10)의 표면에 공급한 후, 땜납볼을 리플로우시킴으로써 행한다.
다음에, 도26에 나타내는 바와 같이, 멀티배선기판(100)을 상기 도4, 도5에 나타내는 다이싱라인(L)에 따라 절단, 개편화함으로써, 상기 도1 ~ 도3에 나타낸 본 실시형태의 멀티칩 모듈(MCM)이 완성한다.
(실시형태 2)
본 실시형태의 반도체장치의 제조방법을 도27 ~ 도37을 이용하여 공정순으로 설명한다.
상기 실시형태 1에서는, DRAM이 형성된 칩(2A)의 주면 및 플래시 메모리가 형성된 칩(2B)의 주면에 각각 Au범프(4)를 형성했지만, 본 실시형태에서는 Au범프(4) 대신에 땜납범프(20)를 사용한다. 또, DRAM이 형성된 칩(2A)과 플래시 메모리가 형성된 칩(2B)의 조합 대신에, DRAM이 형성된 칩(2A)을 2개 사용한다.
또, 본 실시형태에서는, 멀티배선기판(100)의 주면에 실장하는 2종류의 칩(2A, 2C)의 각각의 단자수에 대한 칩 면적의 비(이 비를 그리드 어레이 지수라고 칭한다)를 비교하여, 이 그리드 어레이 지수가 작은 쪽의 칩은 와이어 본딩방식으로 실장하고, 그리드 어레이 지수가 큰쪽의 칩은 플립칩 방식으로 실장한다. 즉, 제1 칩의 단자수, 제2 칩의 단자수를 각각 N1, N2로 하고, 제1 칩의 주면의 면적, 제2 칩의 주면의 면적을 각각 S1, S2로 한 경우에, SQRT(S1/N1)>SQRT(S2/N2)(SQRT는 평방근을 나타낸다)의 관계가 성립한 경우는, 제1 칩을 플립칩 방식으로 실장하며, 제2 칩을 와이어 본딩방식으로 실장한다. 여기서, 칩의 단자수란, 칩의 주면에 땜납범프를 어레이 형상으로 배치했을 때의 땜납범프 피치이다. 마찬가지로, 단자수 혹은 면적이 다른 3종류 이상의 칩을 실장하는 경우에는, 그들의 칩의 그리드 어레이 지수를 산출하여, 그리드 어레이 지수가 가장 작은 칩을 와이어 본딩방식으로 실장하며, 그 이외의 칩은 플립칩 방식으로 실장한다.
DRAM이 형성된 칩(2A)의 사이즈는, 일예로서 4.66㎜×8.22㎜, 칩(2A)의 중앙에 일렬로 배치된 단자(본딩패드)의 수는 64핀, 단자의 피치는 0.08㎜이다. 한편, 마이크로 프로세서가 형성된 칩(2C)의 사이즈는, 일예로서 6.84㎜×6.84㎜, 칩(2C)의 4변에 배치된 단자수는 256핀, 단자의 피치는 0.065㎜이다. 이 경우, 2종류의 칩(2A, 2C)의 그리드 어레이 지수를 계산하면, 마이크로 프로세서가 형성된 칩(2C)의 쪽이 작다. 따라서, 본 실시형태에서는, 칩(2C)을 와이어 본딩방식으로 실장하고, 칩(2A)을 플립칩 방식으로 실장한다.
도27은, DRAM이 형성된 칩(2A)의 주면에 땜납범프(20)를 형성한 상태를 나태는 평면도이다. 도시와 같이, 땜납범프(20)는 칩(2A)의 주면에 어레이 형상으로 배치되어 있다. 본딩패드(13)와 땜납범프(20)와는, Cu배선(21)을 통해서 전기적으로 접속되어 있다. Cu배선(21)은 본딩패드(13)의 피치를 땜납범프(20)의 피치로 변환하는 인터포셜(interposer)로서 기능하고, 이것에 의해 땜납범프(20)의 피치를 본딩패드(13)의 피치보다도 넓게 할 수 있다.
상기 Cu배선(21) 및 땜납범프(20)는 웨이퍼 레벨 CSP기술을 이용하여 웨이퍼 프로세스의 최종공정에서 형성된다. 즉, 도28에 나타내는 바와 같이, Cu배선(21)은 웨이퍼(14)의 표면보호막(22) 상에 폴리이미드 수지 등의 유기절연막(23)을 형성한 후, 이 유기절연막(23) 상에 전해 도금법 등을 이용하여 형성된다. Cu배선(21)과 본딩패드(13)는 본딩패드(13) 상의 유기절연막(23)에 형성한 스루홀(24)을 통해서 전기적으로 접속된다. 또, 땜납범프(20)는 Cu배선(21)의 일단인 전극패드(21a)의 표면에 스크린 인쇄법으로 땜납 페이스트를 인쇄하고, 다음에, 웨이퍼(14)를 가열하여 이 땜납 페이스트를 용융시킴으로써 형성된다. 땜납범프(20)는 예컨대 2중량%의 Sn을 포함하는 Pb-Sn합금(액상선온도 320℃ ~ 325℃) 등으로 구성된다.
다음에, 도29에 나타내는 바와 같이, 멀티배선기판(100)의 각각의 패키지 기판 형성영역에 2개의 칩(2A, 2A)을 페이스 다운방식으로 위치 결정한 후, 멀티배선기판(100)을 가열하여 땜납범프(20)를 리플로우함으로써, 칩(2A, 2A)의 땜납범프(20)와 멀티배선기판(100)의 배선(5)을 전기적으로 접속한다.
다음에, 도30에 나타내는 바와 같이, 2개의 칩(2A, 2A) 상에 칩(2C)을 탑재한다. 칩(2A, 2A)과, 칩(2C)과의 접착은 상기 실시형태 1과 마찬가지로, 칩(2C)의 이면에 붙인 접착제(7)를 사용한다.
도31은 칩(2A)의 단자배열을 나타내는 평면도, 도32는 칩(2C)의 단자배열을 나타내는 평면도이다. 도시와 같이, 칩(2A)의 DQ핀(데이터 출력핀)은 칩의 주면의 특정의 개소에 집중하여 배치되어 있으며, 칩(2C)의 DQ핀도 마찬가지이다. 그래서, 칩(2A, 2A) 상에 칩(2C)을 탑재할 때는, 칩(2A, 2A)과 칩(2C)의 공통하는 DQ핀이 가장 근접하는 위치에 칩(2A, 2A, 2C)를 배치하면 좋다. 이와 같이 하면, 도33에 나타내는 바와 같이, DQ핀끼리를 접속하는 Au와이어(8)의 길이를 거의 같게 할 수 있으므로, Au와이어(8)의 배선효율이 향상한다. 또한 DQ핀(0-15)의 상측의 패드(13)는 입출력용의 I/O핀이며, 하측의 패드(13)는 어드레스용 핀이다. 또, VDD핀은 전원 또는 GND핀이다. 도34는 DRAM이 형성된 4개의 칩(2A) 상에 마이크로 프로세서가 형성된 1개의 칩(2C)을 탑재할 때의 최적인 배치의 예를 나타내고 있다.
다음에, 도35에 나타내는 바와 같이, 칩(2A, 2A)의 주변부에 디스펜서 등을사용하여 액상의 언더필 수지(6)를 공급한 후, 언더필 수지(6)를 가열, 경화시킴으로써, 칩(2A, 2A)과 멀티배선기판(100)의 간극 및 칩(2A)과 칩(2A)의 간극에 언더필 수지(6)를 충전한다.
다음에, 도36에 나타내는 바와 같이, 멀티배선기판(100)을 몰드금형(도시하지 않는다)에 장착하여, 멀티배선기판(100)의 주면 전체를 일괄하여 수지밀봉한 후, 도37에 나타내는 바와 같이, 멀티배선기판(100)의 이면의 전극패드(10)에 땜납범프(11)를 접속한다. 도시는 생략하지만, 그후, 상기 실시형태 1과 동일한 방법으로 멀티배선기판(100)을 절단함으로써, 본 실시형태의 멀티칩 모듈(MCM)이 완성한다.
이상, 본 발명자에 의해 행해진 발명을 상기 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
상기 실시형태에서는, 와이어 본딩방식으로 실장하는 칩(2C)을 플립칩 방식으로 실장하는 칩(2A)(또는 2B) 상에 배치했지만, 패키지 기판(1)의 실장면적이 크게 되어도 상관없는 경우에는, 도38 ~ 도40 혹은 도41 ~ 도43에 나타내는 바와 같이, 와이어 본딩방식으로 실장하는 칩(2C)을 플립칩 방식으로 실장하는 칩(2A)(또는 2B)의 옆에 배치해도 좋다. 도38 ~ 도40에 나타내는 예는, 실시형태 1에서 이용한 칩(2A, 2B, 2C)을 조합시킨 예이며, 도41 ~ 도43에 나타내는 예는, 실시형태 2에서 이용한 칩(2A, 2C)을 조합시킨 예이다.
또, 도44 ~ 도50에 나타내는 바와 같이, 복수개의 칩을 패키지 기판에 실장하는 수단 대신에, 패키지 기판을 실장하는 마더보드(200)에 직접 실장해도 좋다. 도44, 도45에 나타내는 예는, 플립플롭 방식으로 실장하는 칩(2A)의 단자를 Au범프(4)로 구성한 예이다. 또, 도46, 도47에 나타내는 예는, 플립플롭 방식으로 실장하는 칩(2A)의 단자를 땜납범프(20)로 구성하여, 칩의 주면에 어레이 형상으로 배치한 예이다. 또, 도48 ~ 도50에 나타내는 예는, 와이어 본딩방식으로 실장하는 칩(2C)을 플립칩 방식으로 실장하는 칩(2A)의 옆에 배치한 예이다.
패키지 기판 상에는,콘덴서나 저항소자 등, 칩 이외의 소형전자부품을 실장할 수도 있다. 예컨대, 메모리칩의 외주에 따라 칩 콘덴서를 탑재함으로써, 메모리칩의 구동시에 생기는 노이즈를 저감하여 고속동작을 실현할 수 있다.
본 발명은, 칩을 실장하는 패키지 기판으로서 빌드업 기판의 사용을 배제하는 것이 아니다. 빌드업 기판을 사용하는 경우라도, 본 발명을 적용함으로써 배선피치가 보다 넓은 빌드업 기판을 사용할 수 있으므로, 배선피치가 좁은 고가인 빌드업 기판을 사용하는 경우에 비해 멀티칩 모듈의 제조 코스트를 저감할 수 있다.
본원에 의해 개시되는 발명중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
본 발명의 바람직한 일실시형태에 의하면, 복수개의 칩 상에 다른 칩을 적층하여 수지밀봉한 멀티칩 모듈의 제조 코스트를 저감할 수 있다.

Claims (19)

  1. 주면에 복수의 배선과 복수의 본딩패드가 형성된 배선기판과,
    상기 배선기판의 주면에 실장되어, 복수의 범프전극을 통해서 상기 배선에 전기적으로 접속된 제1 반도체칩과,
    상기 제1 반도체칩 상에 적층되어, 복수의 와이어를 통해서 본딩패드에 전기적으로 접속된 제2 반도체칩을 포함하며,
    상기 제2 반도체칩의 단자피치는 상기 제1 반도체칩의 단자피치보다도 좁은 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제1 반도체칩은 메모리소자가 형성된 칩이며, 상기 제2 반도체칩은 마이크로 프로세서 또는 ASIC이 형성된 칩인 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 제1 반도체칩은 DRAM 또는 플래시 메모리가 형성된 칩인 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 복수의 범프전극은 상기 제1 반도체칩의 주면에 어레이 형상으로 배치된 땜납범프인 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서,
    상기 배선기판의 주면에 형성된 배선의 최소피치는 0.5㎜이며, 상기 제1 반도체칩의 주면에 형성된 범프전극의 최소피치는 0.5㎜인 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 복수의 범프전극은 상기 제1 반도체칩의 본딩패드 상에 접속된 Au범프인 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 제2 반도체칩은 상기 제1 반도체칩 상에 적층되며, 상기 제1 반도체칩과 상기 제2 반도체칩과는 서로 공통 접속핀이 근접하도록 배치되어 있는 것을 특징으로 하는 반도체장치.
  8. 주면에 복수의 배선과 복수의 본딩패드가 형성된 배선기판과,
    상기 배선기판의 주면에 실장되어, 복수의 범프전극을 통해서 상기 배선에 전기적으로 접속된 제1 반도체칩과,
    상기 제1 반도체칩 상에 적층되어, 복수의 와이어를 통해서 상기 본딩패드에전기적으로 접속된 제2 반도체칩을 포함하며,
    상기 제2 반도체칩의 단자수에 대한 칩 면적의 비는 상기 제1 반도체칩의 단자수에 대한 칩 면적의 비보다도 작은 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 제1 반도체칩은 메모리소자가 형성된 칩이며, 상기 제2 반도체칩은 마이크로 프로세서 또는 ASIC이 형성된 칩인 것을 특징으로 하는 반도체장치.
  10. 제 8 항에 있어서,
    상기 제1 반도체칩은 DRAM 또는 플래시 메모리가 형성된 칩인 것을 특징으로 하는 반도체장치.
  11. 제 8 항에 있어서,
    상기 복수의 범프전극은 상기 제1 반도체칩의 주면에 어레이 형상으로 배치된 땜납범프인 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서,
    상기 배선기판의 주면에 형성된 배선의 최소피치는 0.5㎜이며, 상기 제2 반도체칩의 주면에 형성된 범프전극의 최소피치는 0.5㎜인 것을 특징으로 하는 반도체장치.
  13. 제 8 항에 있어서,
    상기 복수의 범프전극은 상기 제1 반도체칩의 본딩패드 상에 접속된 Au범프인 것을 특징으로 하는 반도체장치.
  14. 제 8 항에 있어서,
    상기 제2 반도체칩은 상기 제1 반도체칩 상에 적층되며, 상기 제1 반도체칩과 상기 제2 반도체칩과는 서로 공통 접속핀이 근접하도록 배치되어 있는 것을 특징으로 하는 반도체장치.
  15. (a) 주면에 복수의 배선과 복수의 본딩패드가 형성된 배선기판, 주면에 복수의 범프전극이 형성된 제1 반도체칩, 상기 제1 반도체칩의 단자피치보다도 좁은 단자피치를 가지는 제2 반도체칩을 각각 준비하는 공정,
    (b) 상기 배선기판의 주면에, 그 주면이 상기 배선기판의 주면과 대향하도록 상기 제1 반도체칩을 탑재하며, 상기 복수의 제1 범프전극을 통해서 상기 제1 반도체칩과 상기 배선기판의 배선을 전기적으로 접속하는 공정,
    (c) 상기 제1 반도체칩 상에, 그 이면이 상기 배선기판의 주면과 대향하도록 상기 제2 반도체칩을 탑재하며, 복수의 와이어를 통해서 상기 제2 반도체칩과 상기 배선기판의 상기 본딩패드를 전기적으로 접속하는 공정, 및
    (d) 상기 제1 , 제2 반도체칩을 밀봉수지로 밀봉하는 공정,
    을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  16. (a) 주면에 복수의 배선과 복수의 본딩패드가 형성된 배선기판, 주면에 복수의 범프전극이 형성된 제1 반도체칩, 상기 제1 반도체칩에 비해 단자수에 대한 칩면적의 비가 작은 제2 반도체칩을 각각 준비하는 공정,
    (b) 상기 배선기판의 주면의 제1 영역에, 그 주면이 상기 배선기판의 주면과 대향하도록 상기 제1 반도체칩을 탑재하며, 상기 복수의 제1 범프전극을 통해서 상기 제1 반도체칩과 상기 배선기판의 배선을 전기적으로 접속하는 공정,
    (c) 상기 제1 반도체칩의 상에, 그 이면이 상기 배선기판의 주면과 대향하도록 상기 제2 반도체칩을 탑재하며, 복수의 와이어를 통해서 상기 제2 반도체칩과 상기 배선기판의 상기 본딩패드를 전기적으로 접속하는 공정,
    을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 (c) 공정의 후, 제1 제2 반도체칩을 밀봉수지로 밀봉하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 16 항에 있어서,
    상기 복수의 범프전극은 상기 제1 반도체칩의 주면에 어레이 형상으로 배치된 땜납범프인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 그 주면에 복수의 배선과 복수의 본딩패드가 형성된 배선기판과,
    그 주면에 복수의 반도체 소자 및 복수의 단자를 가지며, 상기 주면이 상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면에 복수의 범프전극을 통해서 실장된 제1 반도체칩과,
    그 주면에 복수의 반도체 소자 및 복수의 단자를 가지고, 상기 주면과 대향하는 이면이 상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면에 실장되며, 또 상기 복수의 단자와 상기 배선기판의 복수의 전극패드가 복수의 와이어에 의해 전기적으로 접속된 제2 반도체칩을 포함하며,
    상기 제1 반도체칩의 단자수, 상기 제2 반도체칩의 단자수를 각각 N1, N2로 하고, 상기 제1 반도체칩의 주면의 면적, 상기 제2 반도체칩의 주면의 면적을 각각 S1, S2로 한 경우, SQRT(S1/N1)>SQRT(S2/N2)의 관계가 성립하는 것을 특징으로 하는 반도체장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821127B2 (en) 2004-04-08 2010-10-26 Samsung Electronics Co., Ltd. Semiconductor device package having buffered memory module and method thereof

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7042073B2 (en) 2001-06-07 2006-05-09 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
US6975025B2 (en) * 2001-12-03 2005-12-13 Intel Corporation Semiconductor chip package and method of manufacturing same
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
US6809416B1 (en) * 2002-05-28 2004-10-26 Intersil Corporation Package for integrated circuit with thermal vias and method thereof
JP3942495B2 (ja) * 2002-06-21 2007-07-11 株式会社ルネサステクノロジ 半導体装置
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
DE10251527B4 (de) * 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
TW569416B (en) * 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof
JP4068974B2 (ja) * 2003-01-22 2008-03-26 株式会社ルネサステクノロジ 半導体装置
CA2455024A1 (en) * 2003-01-30 2004-07-30 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
US7035113B2 (en) * 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
JP4241302B2 (ja) * 2003-09-30 2009-03-18 株式会社ルネサステクノロジ 半導体装置の製造方法
WO2005093817A1 (ja) * 2004-03-29 2005-10-06 Nec Corporation 半導体装置及びその製造方法
US7378725B2 (en) * 2004-03-31 2008-05-27 Intel Corporation Semiconducting device with stacked dice
JP4601365B2 (ja) * 2004-09-21 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置
US7332801B2 (en) * 2004-09-30 2008-02-19 Intel Corporation Electronic device
TWI249796B (en) * 2004-11-08 2006-02-21 Siliconware Precision Industries Co Ltd Semiconductor device having flip chip package
JP2006186321A (ja) * 2004-12-01 2006-07-13 Shinko Electric Ind Co Ltd 回路基板の製造方法及び電子部品実装構造体の製造方法
US20060157866A1 (en) * 2005-01-20 2006-07-20 Le Thoai T Signal redistribution using bridge layer for multichip module
JP4674850B2 (ja) 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4817892B2 (ja) * 2005-06-28 2011-11-16 富士通セミコンダクター株式会社 半導体装置
JP2007027287A (ja) * 2005-07-14 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法
US7342308B2 (en) * 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US7821122B2 (en) * 2005-12-22 2010-10-26 Atmel Corporation Method and system for increasing circuitry interconnection and component capacity in a multi-component package
US7592699B2 (en) * 2005-12-29 2009-09-22 Sandisk Corporation Hidden plating traces
US7806731B2 (en) * 2005-12-29 2010-10-05 Sandisk Corporation Rounded contact fingers on substrate/PCB for crack prevention
JP4588046B2 (ja) * 2007-05-31 2010-11-24 三洋電機株式会社 回路装置およびその製造方法
US8034702B2 (en) * 2007-08-16 2011-10-11 Micron Technology, Inc. Methods of forming through substrate interconnects
US8067825B2 (en) * 2007-09-28 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with multiple die
WO2009104303A1 (ja) * 2008-02-22 2009-08-27 凸版印刷株式会社 トランスポンダ及び冊子体
JP5078725B2 (ja) * 2008-04-22 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置
US7847415B2 (en) * 2008-07-18 2010-12-07 Qimonda Ag Method for manufacturing a multichip module assembly
KR101473267B1 (ko) * 2009-04-02 2014-12-16 가부시키가이샤 무라타 세이사쿠쇼 회로 기판
US9918023B2 (en) * 2010-04-23 2018-03-13 Flir Systems, Inc. Segmented focal plane array architecture
JP2012216644A (ja) * 2011-03-31 2012-11-08 Toshiba Corp 半導体装置及びその製造方法
JP2015082547A (ja) * 2013-10-22 2015-04-27 セイコーエプソン株式会社 回路モジュール及びその製造方法
TWI544584B (zh) * 2014-01-17 2016-08-01 Copper substrate with barrier structure and manufacturing method thereof
CN105097740B (zh) * 2015-08-18 2018-02-16 格科微电子（上海）有限公司 芯片焊线治具、芯片引线引出方法和芯片成品
US10622311B2 (en) 2017-08-10 2020-04-14 International Business Machines Corporation High-density interconnecting adhesive tape
US11114308B2 (en) 2018-09-25 2021-09-07 International Business Machines Corporation Controlling of height of high-density interconnection structure on substrate
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5737867A (en) * 1980-08-18 1982-03-02 Mitsubishi Electric Corp Semiconductor device
JPH04302164A (ja) 1991-03-29 1992-10-26 Fujitsu Ltd 半導体装置
JPH0547998A (ja) * 1991-08-21 1993-02-26 Sony Corp 高密度実装化半導体装置
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5926694A (en) * 1996-07-11 1999-07-20 Pfu Limited Semiconductor device and a manufacturing method thereof
JPH1126919A (ja) * 1997-06-30 1999-01-29 Fuji Photo Film Co Ltd プリント配線板
AU4726397A (en) 1997-10-30 1999-05-24 Hitachi Limited Semiconductor device and method for manufacturing the same
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
EP1050905B1 (en) * 1999-05-07 2017-06-21 Shinko Electric Industries Co. Ltd. Method of producing a semiconductor device with insulating layer
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
JP3581086B2 (ja) * 2000-09-07 2004-10-27 松下電器産業株式会社 半導体装置
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
US6753612B2 (en) * 2001-04-05 2004-06-22 International Business Machines Corporation Economical high density chip carrier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821127B2 (en) 2004-04-08 2010-10-26 Samsung Electronics Co., Ltd. Semiconductor device package having buffered memory module and method thereof

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Publication number Publication date
US6841881B2 (en) 2005-01-11
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KR100856609B1 (ko) 2008-09-03

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