KR20020077189A - 반도체 기억 장치 - Google Patents

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KR20020077189A
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Abstract

칩 면적의 축소를 도모하는 것을 과제로 한다.
메모리 셀부는,
제1 방향으로 연장된 제1 배선과 ;
상기 제1 배선의 상방에 배치되어, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과 ;
상기 제1 및 제2 배선간에 배치된 제3 배선과:
상기 제1 및 제2 배선간의 상기 제1 및 제2 배선의 교점에 배치되어, 상기 제2 및 제3 배선에 접속된 제1 자기 저항 효과 소자를 포함하고,
주변 회로부는,
제4 배선과 ;
상기 제4 배선의 상방에 배치된 제5 배선과 ;
상기 제4 및 제5 배선간에 배치되며, 상기 제4 및 제5 배선에 접속되어, 저항 소자, 퓨즈 소자 및 컨택트 중 어느 하나로서 사용되는 제2 자기 저항 효과 소자를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 터널 자기 저항(TMR : Tunneling Magneto Resistive) 소자를 기억 소자로서 이용한 자기 기억 장치(MRAM : Magnetic Random Access Memory)에 관한 것이다.
최근, 정보 기억 소자로서, 터널 자기 저항 효과(Tunneling Magneto Resistive : 이하, TMR)를 이용한 MRAM(Magnetic Random Access Memory) 메모리 셀이 제안되고 있다.
도 33은 종래 기술에 의한 반도체 기억 장치의 등가 회로도를 나타낸다.
도 34는 TMR 소자의 개략적인 단면도를 나타낸다.
도 33에 도시한 바와 같이, 비트선(26)과 워드선(27, 28)이 상호 직교하도록 배치되고, 이 중 비트선(26)과 기입 워드선(27)과의 교점에 TMR 소자(25)가 배치되어 있다. 이 TMR 소자(25)의 일단부는 비트선(26)에 접속되고, 타단부는 트랜지스터(14)에 접속되어 있다. 그리고, 이 트랜지스터(14)의 게이트 전극이 판독 워드선(28)으로 되어 있다.
이러한 TMR 소자(25)는 두개의 자성층과, 이들 자성층에 협지된 비자성층을 포함하는 3층 구조로 되어 있다. 즉, 도 34에 도시한 바와 같이, TMR 소자(25)는 하부 전극(17)에 접속하는 자화 고착층(41)과, 상부 전극(도시하지 않음)을 통해 비트선(26)에 접속하는 자기 기록층(43)과, 이들 자화 고착층(41)과 자기 기록층(43)에 협지된 얇은 터널 접합층(42)으로 구성된다.
여기서, 자화 고착층(41)은 반강자성층과 강자성층으로 구성되어 있고, 자화가 한 방향으로 고정되어 있기 때문에 핀층이라고 한다. 한편, 자기 기록층(43)은, 강자성층으로 구성되어 있고, 자화 방향이 자유롭게 변경되어 정보를 축적하기 때문에 메모리층이라고 한다. 이 자기 기록층(43)의 자화 방향은, 비트선(26)에 흐르는 전류와 기입 워드선(27)에 흐르는 전류로 형성되는 합성 자계에 의해 변화시킬 수 있다.
도 35, 도 36은 종래 기술에 의한 반도체 기억 장치의 단면도를 나타낸다. 도 35, 도 36에 나타내는 적층 구조의 반도체 기억 장치는 메모리 셀부와, 이 메모리 셀부 주위에 배치된 주변 회로부를 포함한다.
메모리 셀부에는, 예를 들면 P형의 반도체 기판(또는 웰 : 11) 내에는 STI (Shallow Trench Isolation) 구조의 소자 분리 영역(12)과 예를 들면 N형의 확산층(13a)이 선택적으로 형성된다. 반도체 기판(11) 상에는 MOSFET(14)가 선택적으로 형성된다. 반도체 기판(11) 상의 절연막(15) 내에는, 제1 내지 제5 배선(16a, 17a, 18a, 19a, 20a)이 형성된다. 그리고, 확산층(13a)과 제1 배선(16a)은 제1 컨택트(21a)로 접속되고, 제1 배선(16a)과 제2 배선(17a)은 제2 컨택트(22a)로 접속되며, 제2 배선(17a)과 제3 배선(18a)은 제3 컨택트(23a)로 접속되고, 제3 배선(18a)과 제4 배선(19a)은 제4 컨택트(24a)로 접속된다. 그리고, 제4 배선(19a)과 제5 배선(20a)은 TMR 소자(25)로 접속된다. 이 TMR 소자(25)는, 자화 고착층(자성층 : 41), 터널 접합층(비자성층 : 42), 자기 기록층(자성층 : 43)으로 구성된다.
그리고, TMR 소자(25)에 접속되는 제5 배선(20a)은 비트선(26)이 된다. 제4 배선(19a)에 접속되어 있지 않은 제3 배선(18a)은 기입 워드선(27)이 되고, 이 기입 워드선(27)은 비트선(26)과 직교하도록 배치된다. 이 비트선(26)과 기입 워드선(27)과의 교점에 배치된 TMR 소자(25)는 기억 소자로서 이용된다. 이 TMR 소자(25)에 전기적으로 접속된 MOSFET(14)는 스위칭 소자로서 기능하고, 이 MOSFET(14)의 게이트 전극은 판독 워드선(28)이 된다. 제2 배선(17a)에 접속되어 있지 않은 제1 배선(16a)은 접지선(29)이 된다.
이러한 메모리 셀에서의 정보의 기입·판독 동작에 대하여 간단히 설명한다.
우선, TMR 소자(25)에 "1", "0" 데이터를 기입하는 경우에는, 한쌍의 기입 워드선(27) 및 비트선(26)을 선택하고, 선택된 기입 워드선(27) 및 비트선(26) 양방에 전류를 흐르게 하여 전류 자계를 각각 발생시킨다. 이에 따라, 기입 워드선(27)과 비트선(26)과의 크로스 포인트부에 위치하고 있는 선택 셀에 인가되는 자계만이, TMR 소자(25)의 자화의 반전 임계치를 초과하여 정보가 기입된다.
이 때, 예를 들면 자화 고착층(41)과 자기 기록층(43)의 자화 방향이 평행한 경우, 터널 접합층(42)에 전류를 흐르게 함으로써 검출된 터널 저항은 가장 낮아지고, 이 상태에서 예를 들면 "1"을 기억시킬 수 있다. 한편, 자화 고착층(41)과 자기 기록층(43)의 자화 방향이 반평행한 경우, 터널 접합층(42)에 전류를 흐르게 함으로써 검출된 터널 저항은 가장 높아지며, 이 상태에서 예를 들면 "0"을 기억시킬 수 있다. 즉, MRAM에서는 이 터널 저항의 차를 "1", "0" 데이터로서 기억한다.
한편, TMR 소자(25)에 기입된 "1", "0" 데이터를 판독하는 경우에는, 판독 워드선(28)과 비트선(26)을 선택하면, 비트선(26)으로부터 TMR 소자(25)와 MOSFET(14)를 통해 접지선(19)으로 전류가 흘러, 다른 TMR 소자(25) 사이의 터널저항의 차이를 주변 회로가 정보로서 판독함으로써, "1", "0" 데이터의 판정이 행해진다.
이상과 같은 메모리 셀부를 갖는 종래의 반도체 기억 장치에서는, 메모리 셀부를 제어하기 위해 메모리 셀부의 주변에 주변 회로부가 설치된다. 이 주변 회로부에 대하여 이하에 설명한다.
도 35는, 주변 회로부에 저항 소자를 구비한 예이다. 도 35에 도시한 바와 같이, 확산층(32b)이 컨택트(21b)를 통해 배선(16b)에 접속된다. 여기서, 주변 회로부의 확산층(13b)은 저항 소자(30)로서 기능한다. 이 저항 소자(30)의 저항치는 확산층(32b)의 표면적을 확대함으로써 높아진다. 그러나, 이 경우, 확산층(32b)의 표면적의 확대에 의해 칩 면적이 커진다. 이 때문에, 칩의 미세화를 도모하는 것이 곤란하였다.
도 36은, 주변 회로부에 퓨즈 소자를 구비한 예이다. 도 36에 도시한 바와 같이, 확산층(13b)이 제1 컨택트(21b)를 통해 제1 배선(16b)에 접속되고, 이 제1 배선(16b)은 제2 컨택트(22b)를 통해 제2 배선(17b)에 접속된다. 이 제2 배선(17b)은 래치 회로(도시하지 않음)에 접속된다. 이들 주변 회로부의 배선 및 컨택트는 퓨즈 소자(50)로서 기능한다. 이와 같이, 종래의 퓨즈 소자(50)는 메모리 셀부와 다른 패턴으로 형성되어 있다. 이와 같이 종래에는 소자의 미세화에 따라, 칩 면적에 대한 퓨즈 소자(50)의 점유 면적을 축소시키는 것이 기대되었다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치를 나타내는 단면도.
도 2는 본 발명의 제1 실시예에서, TMR 소자를 직렬 접속하는 경우의 반도체 기억 장치를 나타내는 단면도.
도 3은 본 발명의 제1 실시예로서, TMR 소자를 병렬 접속하는 경우의 반도체 기억 장치를 나타내는 단면도.
도 4a, 도 4b는 본 발명의 각 실시예로서, 1중 터널 접합 구조의 TMR 소자를 나타내는 단면도.
도 5a, 5b는, 본 발명의 각 실시예로서, 2중 터널 접합 구조의 TMR 소자를 나타내는 단면도.
도 6은 종래 기술에 따른 반도체 기억 장치를 나타내는 평면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 기억 장치를 나타내는 평면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 기억 장치를 나타내는 단면도.
도 9는 종래 기술에 따른 반도체 기억 장치를 나타내는 평면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 기억 장치를 나타내는 단면도.
도 11은 본 발명의 제3 실시예에 따른 반도체 기억 장치를 나타내는 단면도.
도 12는 본 발명의 제4 실시예로서, 제1 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 13은 본 발명의 제4 실시예로서, 제2 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 14는 본 발명의 제4 실시예로서, 제3 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 15는 본 발명의 제5 실시예로서, 제1 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 16은 본 발명의 제5 실시예로서, 제2 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 17은 본 발명의 제5 실시예로서, 제3 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 18은 본 발명의 제6 실시예로서, 제1 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 19는 본 발명의 제6 실시예로서, 제2 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 20은 본 발명의 제6 실시예로서, 제3 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 21은 본 발명의 제7 실시예로서, 제1 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 22는 본 발명의 제7 실시예로서, 제2 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 23은 본 발명의 제7 실시예로서, 제3 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 24는 본 발명의 제8 실시예로서, 제1 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 25는 본 발명의 제8 실시예로서, 제2 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 26은 본 발명의 제8 실시예로서, 제3 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 27은 본 발명의 제9 실시예로서, 제1 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 28은 본 발명의 제9 실시예로서, 제2 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 29는 본 발명의 제9 실시예로서, 제3 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 30은 본 발명의 제9 실시예의 변형예에서, 제1 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 31은 본 발명의 제9 실시예의 변형예에서, 제2 실시예의 메모리 셀부를 변형한 반도체 기억 장치를 나타내는 단면도.
도 32는 본 발명의 제9 실시예의 변형예에서, 제3 실시예의 메모리 셀부를변형한 반도체 기억 장치를 나타내는 단면도.
도 33은 종래 기술에 의한 반도체 기억 장치를 나타내는 회로도.
도 34는 종래 기술에 의한 반도체 기억 장치를 나타내는 개략 단면도.
도 35는 종래 기술에 의한 저항 소자를 갖는 반도체 기억 장치를 나타내는 단면도.
도 36은 종래 기술에 의한 퓨즈 소자를 갖는 반도체 기억 장치를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
26 : 비트선
27 : 워드선
30 : 저항 소자
43 : 자기 기록층
103 : 반강자성층
104 : 기준 강자성층
106 : 접점층
107 : 비자성층
본 발명의 하나의 시점에 따른 반도체 기억 장치는,
메모리 셀부와, 이 메모리 셀부의 주변에 배치된 주변 회로부를 포함하며,
상기 메모리 셀부는,
제1 방향으로 연장된 제1 배선과,
상기 제1 배선의 상방에 배치되어, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
상기 제1 및 제2 배선간에 배치된 제3 배선과,
상기 제1 및 제2 배선간의 상기 제1 및 제2 배선의 교점에 배치되고, 상기 제2 및 제3 배선에 접속된 제1 자기 저항 효과 소자를 포함하며,
상기 주변 회로부는,
제4 배선과,
상기 제4 배선의 상방에 배치된 제5 배선과,
상기 제4 및 제5 배선간에 배치되고, 상기 제4 및 제5 배선에 접속되어, 저항 소자, 퓨즈 소자 및 컨택트 중 어느 하나로 사용되는 제2 자기 저항 효과 소자를 포함한다.
본 발명은, 예를 들면 터널 자기 저항(TMR : Tunneling Magneto Resistive ) 효과 소자를 기억 소자로서 이용한 자기 기억 장치(MRAM : Magnetic Random Access Memory)에 관한 것이다. 이 MRAM에서는, TMR 소자를 구비한 메모리 셀을 매트릭스 형상으로 복수개 배치한 메모리 셀 어레이를 형성하고, 이 메모리 셀 어레이 주변에 디코더 및 감지 회로 등의 주변 회로를 설치하여, 임의의 셀에 랜덤 액세스함으로써, 정보의 기입·판독 동작을 가능하게 한 것이다.
본 발명의 실시예를 이하에 도면을 참조하여 설명한다. 설명할 때, 전체 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시예]
제1 실시예는, 메모리 셀부에서는 TMR 소자를 기억 소자로서 이용하고, 주변 회로부에서는 TMR 소자를 저항 소자로서 이용한 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 도 2는 주변 회로부에서의 TMR 소자를 직렬 접속하는 경우의 반도체 기억 장치의 일부 단면도를 나타낸다. 도 3은 주변 회로부에서의 TMR 소자를 병렬 접속하는 경우의 반도체 기억 장치의 일부 단면도를 나타낸다.
도 1에 도시한 바와 같이, 예를 들면 P형의 반도체 기판(또는 웰 : 11) 내에는 STI(Shallow Trench Isolation) 구조의 소자 분리 영역(12)과 예를 들면 N형의 확산층(13a, 13b)이 선택적으로 형성된다. 반도체 기판(11) 상에는 MOSFET(14)가 선택적으로 형성된다. 반도체 기판(11) 상의 절연막(15) 내에는 제1 내지 제5 배선(16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b)이 형성된다. 그리고, 확산층(13a, 13b)과 제1 배선(16a, 16b)은 제1 컨택트(21a, 21b)로 접속되고, 제1 배선(16a, 16b)과 제2 배선(17a, 17b)은 제2 컨택트(22a, 22b)로 접속되고, 제2 배선(17a, 17b)과 제3 배선(18a, 18b)은 제3 컨택트(23a, 23b)로 접속되며, 제3 배선(18a, 18b)과 제4 배선(19a, 19b)은 제4 컨택트(24a, 24b)로 접속된다. 그리고, 제4 배선(19a, 19b)과 제5 배선(20a, 20b)은 TMR 소자(25a, 25b)로 접속된다. 이TMR 소자(25a, 25b)는 자화 고착층(자성층 : 41), 터널 접합층(비자성층 : 42), 자기 기록층(자성층 : 43)을 포함한다.
이러한 적층 구조의 반도체 기억 장치는 메모리 셀부와, 이 메모리 셀부를 제어하는 주변 회로부로 이루어진다.
메모리 셀부에서는, TMR 소자(25a)는 "1" 또는 "0" 데이터를 기억하는 기억 소자(31)로서 이용된다. 그리고, TMR 소자(25a)에 접속되는 제5 배선(20a)은 비트선(26)이 된다. 또한, 제4 배선(19a)에 접속되어 있지 않은 제3 배선(18a)은 기입 워드선(27)이 되고, 이 기입 워드선(27)은 비트선(26)과 예를 들면 직교하도록 배치된다. 이 TMR 소자(25a)에 전기적으로 접속된 MOSFET(14)는 데이터 판독용 스위칭 소자로서 기능하며, 이 MOSFET(14)의 게이트 전극은 판독 워드선(28)이 된다. 제2 배선(17a)에 접속되어 있지 않은 제1 배선(16a)은 접지선(29)이 된다.
주변 회로부에서는, 제4 배선(19b)과 제5 배선(20b)를 접속하는 TMR 소자(25b)는 저항 소자(30)로서 이용된다. 이 저항 소자(30)의 저항은, 예를 들면 다음과 같은 방법으로 조정하는 것이 가능하다.
도 2, 도 3에 도시한 바와 같이, 저항 소자(30)의 저항치를 변화시키는 경우에는 TMR 소자(25b)의 배열을 변경하면 된다. 즉, TMR 소자(25b)를 직렬 접속하는 경우(도 2), TMR 소자(25b)의 수를 변경함으로써, 저항 소자(30)는 임의의 높은 저항치를 얻을 수 있다. 또한, TMR 소자(25b)를 병렬 접속하는 경우(도 3), 가공 치수 변동에 따른 저항치의 변동을 평균화할 수 있어, 정밀도가 높은 저항 소자(30)를 실현할 수 있다.
또한, 저항 소자(30)의 저항은 TMR 소자(25b)의 일부를 구성하는 터널 접합층(42)의 막 두께에 의해 조정할 수도 있다.
또한, 저항 소자(30)의 저항은 TMR 소자(25b)의 자성층(41, 43)의 자화 방향을 평행하거나 반평행하게 함으로써, 조정할 수도 있다. 여기서, 평행이란, 자성층(41, 43)의 자화 방향이 동일한 방향을 향하고 있는 상태를 의미하며, 반평행이란 자성층(41, 43)의 자화 방향이 반대의 방향을 향하고 있는 상태를 의미한다.
이와 같이, 기억 소자(31) 또는 저항 소자(30)로서 이용되는 TMR 소자(25a, 25b)는 이하에 나타내는 1중 터널 접합 구조 또는 2중 터널 접합 구조로 되어 있으며, 어떤 구조라도 가능하다.
도 4a, 도 4b는 1중 터널 접합 구조의 TMR 소자의 단면도를 나타낸다. 이하, 1중 터널 접합 구조의 TMR 소자(25a, 25b)의 구조에 대하여 설명한다.
도 4a에 나타내는 TMR 소자(25a, 25b)는 템플릿층(101), 초기 강자성층(102),반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 상에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 상에 자유강자성층(105), 접점층(106)이 순서대로 적층된 자기 기록층(43)을 포함한다.
마찬가지로, 도 4b에 나타내는 TMR 소자(25a, 25b)는 템플릿층(101), 초기강자성층(102), 반강자성층(103), 강자성층(104'), 비자성층(107), 강자성층(104″)이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 상에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 상에 강자성층(105'), 비자성층(107),강자성층(105″), 접점층(106)이 순서대로 적층된 자기 기록층(43)을 포함한다.
또한, 이 도 4b에 나타내는 TMR 소자(25a, 25b)에서는 자화 고착층(41) 내의 강자성층(104'), 비자성층(107), 강자성층(104″)을 포함하는 3층 구조와, 자기 기록층(43) 내의 강자성층(105'), 비자성층(107), 강자성층(105″)을 포함하는 3층 구조를 도입함으로써, 도 4a에 나타내는 TMR 소자(25a, 25b)보다도 강자성 내부의 자극의 발생을 억제하여, 미세화에 적합한 셀 구조를 제공할 수 있다.
도 5a, 도 5b는 2중 터널 접합 구조의 TMR 소자의 단면도를 나타낸다. 이하, 2중 터널 접합 구조의 TMR 소자(25a, 25b) 구조에 대하여 설명한다.
도 5a에 나타내는 TMR 소자(25a, 25b)는 템플릿층(101), 초기 강자성층(102),반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 제1 자화 고착층(41a)과, 이 제1 자화 고착층(41a) 상에 형성된 제1 터널 접합층(42a)과, 이 제1 터널 접합층(42a) 상에 형성된 자기 기록층(43)과, 이 자기 기록층(43) 상에 형성된 제2 터널 접합층(42b)과, 이 제2 터널 접합층(42b) 상에 기준 강자성층(104), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(41b)을 포함한다.
도 5b에 나타내는 TMR 소자(25a, 25b)는 템플릿층(101), 초기 강자성층(102),반강자성층(103), 기준 강자성층(104)이 순서대로 적층되고 제1 자화 고착층(41a)과, 이 제1 자화 고착층(41a) 상에 형성된 제1 터널 접합층(42a)과, 이 제1 터널 접합층(42a) 상에 강자성층(43'), 비자성층(107), 강자성층(43″)의 3층 구조에 의해 순서대로 적층된 자기 기록층(43)과, 이 자기 기록층(43) 상에 형성된 제2 터널 접합층(42b)과, 이 제2 터널 접합층(42b) 상에 강자성층(104'), 비자성층(107), 강자성층(104″), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(41b)을 포함한다.
또한, 이 도 5b에 나타내는 TMR 소자(25a, 25b)에서는 자기 기록층(43)을 구성하는 강자성층(43'), 비자성층(107), 강자성층(43″)의 3층 구조와, 제2 자화 고착층(41b) 내의 강자성층(104'), 비자성층(107), 강자성층(104″)을 포함하는 3층 구조를 도입함으로써, 도 5a에 나타내는 TMR 소자(25a, 25b)보다도 강자성 내부의 자극의 발생을 억제하여, 미세화에 적합한 셀 구조를 제공할 수 있다.
이러한 2중 터널 접합 구조의 TMR 소자(25a, 25b)를 이용함으로써, 1중 터널 접합 구조의 TMR 소자(25a, 25b)를 이용한 경우와 비교하여, 동일한 외부 바이어스를 인가했을 때의 MR(Magneto Resistive)비("1" 상태, "0" 상태의 저항의 변화율)의 열화가 적고, 보다 높은 바이어스로 동작할 수 있다. 즉, 셀 내의 정보를 외부로 판독해 낼 때에 유리해진다.
이러한 1중 터널 접합 구조 또는 2중 터널 접합 구조의 TMR 소자(25a, 25b)는 이하의 재료를 이용하여 형성된다.
자화 고착층(41, 41a, 41b) 및 자기 기록층(43)의 재료로서는 예를 들면, Fe, Co, Ni 또는 이들 합금, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R ; 희토류, X ; Ca, Ba, Sr) 등의 산화물 외에 NiMnSb, PtMnSb 등의 호이슬러 합금 등을 이용하는 것이 바람직하다. 또한, 이들 자성체에는 강자성을 잃어버리지 않는 한,Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어도 상관없다.
자화 고착층(41, 41a, 41b)의 일부를 구성하는 반강자성층(103)의 재료로서는 Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3등을 이용하는 것이 바람직하다.
터널 접합층(42, 42a, 42b)의 재료로서는, Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2, AlLaO3등 여러가지 유전체를 사용할 수 있다. 이들 유전체에는, 산소, 질소, 불소 결손이 존재해도 된다.
이상과 같이, 메모리 셀부에서, TMR 소자(25a)를 기억 소자(31)로서 이용한 경우의 데이터의 기입 및 판독은 이하와 같이 행해진다.
TMR 소자(25a)에 데이터를 기입하는 경우에는, 비트선(26) 및 기입 워드선(27)을 선택하고, 이들 비트선(26) 및 기입 워드선(27)에 각각 전류를 흐르게 하여, 전류 자계를 발생시킨다. 이에 따라, 비트선(26) 및 기입 워드선(27) 각각에 발생한 전류 자계의 합성 자계가 TMR 소자(25a)에 인가되어, TMR 소자(25a)에 "1" 또는 "0"의 데이터가 기입된다.
TMR 소자(25a)에 기입된 데이터를 판독하는 경우에는 TMR 소자(25a)에 연결되는 MOSFET(14)를 ON으로 하고, TMR 소자(25a)에서 MOSFET(14)의 확산층(13a)에 전류를 흐르게 한다. 이에 의하여, TMR 소자(25a)의 저항치를 판독하여, "1" 또는 "0"의 데이터의 판단이 행해진다.
상기 제1 실시예에 따르면, 주변 회로부의 저항 소자(30)는 배선간에 배치된 TMR 소자(25b)로 형성된다. 즉, 메모리 셀부와 동일한 구조로, 주변 회로부의 저항 소자(30)가 형성된다. 따라서, 확산층에 의해 저항 소자를 형성하고 있는 종래에 비교하여, 저항 소자(30)의 전유 면적을 감소시킬 수 있기 때문에, 칩 면적의 축소가 가능해진다.
구체적으로는, 도 6에 도시한 바와 같이 확산층(32b)에 의해 저항 소자를 형성하고 있는 종래 기술에서는, 확산층(32b)의 시트 저항은 250Ω/시트이다. 이 때문에, 10㏀의 저항치의 저항 소자가 필요한 경우에는 40시트분의 면적이 필요해진다. 이것에 대하여, 제1 실시예에서는 저항 소자(30)의 저항치는 TMR 소자(25b)의 표면적의 증감으로 변화하는 것은 아니라, 예를 들면 터널 접합층(42)의 저항치 등에 의해 결정된다. 따라서, 도 7에 도시한 바와 같이, 10㏀의 저항치의 저항 소자(30)가 필요한 경우도, 터널 접합층(42)의 저항치를 10㏀로 하면, TMR 소자(25b)의 표면적을 증가시키지 않고 저항치의 조정이 가능하다.
또한, 주변 회로부의 복수의 TMR 소자(25b)를 직렬로 접속하면, 고저항의 저항 소자(30)를 실현할 수 있다. 한편, 주변 회로부의 복수의 TMR 소자(25b)를 병렬로 접속하면, 저항치의 변동을 억제할 수 있어, 정밀도가 높은 저항 소자(30)를 실현하는 것이 가능하다.
[제2 실시예]
제2 실시예는, 메모리 셀부에서는 TMR 소자를 기억 소자로서 이용하여, 주변 회로부에서는 TMR 소자를 퓨즈 소자로서 이용한 것이다.
도 8은, 본 발명의 제2 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 제2 실시예로서, 제1 실시예와 동일한 구조는 설명을 생략하고, 다른 구조에 대해서만 설명한다.
제2 실시예에 따른 적층 구조의 반도체 기억 장치는 제1 실시예와 마찬가지로, 메모리 셀부와, 이 메모리 셀부를 제어하는 주변 회로부를 포함한다.
주변 회로부에서는, 제4 배선(19b)과 제5 배선(20b)를 접속하는 TMR 소자(25b)는 퓨즈 소자(50)로서 이용한다. 퓨즈 소자(50)로서의 이용 방법은 TMR 소자(25b)에 소정치 이상의 대전류를 흘림으로써, TMR 소자(25b)를 브레이크 다운시킨다. 이에 의해서, TMR 소자(25b)의 저항은 저하하여, TMR 소자(25b)에 전류가 흐르기 쉬워진다. 이와 같이, 퓨즈 소자(50)는 주변 회로부의 리던던시 회로에서 전기 퓨즈로서 사용된다.
상기 제2 실시예에 따르면, 주변 회로부의 퓨즈 소자(50)는 배선간에 배치된 TMR 소자(25b)로 형성된다. 즉, 메모리 셀부와 동일한 구조로, 주변 회로부의 퓨즈 소자(50)를 형성할 수 있다. 따라서, 제2 실시예에서는 메모리 셀부와 다른 구조로 퓨즈 소자(50)를 형성하고 있는 종래에 비교하여, 퓨즈 소자(50)의 면적을 감소시킬 수 있으므로, 칩 면적을 축소시킬 수 있게 된다.
구체적으로는, 도 9에 도시한 바와 같이 제1 배선(16b)과 제2 배선(17b)을 컨택트(22b)로 접속하고, 제2 배선(17b)을 퓨즈 래치 회로에 접속한다. 따라서, 어느 정도의 배선 면적이 필요하였다. 이것에 대하여, 제2 실시예에서는 도 10에 도시한 바와 같이 제4 배선(19b)과 제5 배선(20b) 사이에 퓨즈 소자(50)를 배치시켜, 제5 배선(20b)를 제어 회로에 접속하면 된다. 따라서, 종래보다도 배선 면적을 축소시킬 수 있기 때문에, 칩 면적을 축소할 수 있다.
[제3 실시예]
제3 실시예는, 메모리 셀부에서는 TMR 소자를 기억 소자로서 이용하고, 주변 회로부에서는 TMR 소자를 컨택트로서 이용하여 캐패시터를 형성한 것이다.
도 11은 본 발명의 제3 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 제3 실시예에서, 제1 실시예와 동일한 구조는 설명을 생략하고, 다른 구조에 대해서만 설명한다.
제3 실시예에 따른 적층 구조의 반도체 기억 장치는 제1 실시예와 마찬가지로, 메모리 셀부와, 이 메모리 셀부를 제어하는 주변 회로부를 포함한다.
메모리 셀부에서는, 제4 배선(19a)과 기입 워드선(27) 사이의 거리 X를 짧게 함으로써, 기입 자계를 발생시킬 때의 전류를 저감시킬 수 있기 때문에, 동작 마진을 향상시킬 수 있다.
따라서, 주변 회로부의 일부가 메모리 셀부와 동일 구조로 형성된 경우, 메모리 셀부의 기입 워드선(27)과 대응하는 제3 배선(18b')과 제4 배선(19b) 사이의 거리 X도 매우 짧아진다. 이 때문에, 제3 배선(18b')과, 제4 배선(19b)과, 이들 제3, 제4 배선(18b', 19b) 사이의 절연막(15)으로 캐패시터(61)가 형성된다. 이 때, 제4 배선(19b)과 제5 배선(20b)를 접속하는 TMR 소자(25b)는 컨택트(60)로서 이용한다. 여기서, 제5 배선(20b)은 다른 회로(도시하지 않음)에 접속된다.
또한, TMR 소자(25b)의 저항은, 일반적으로 1㏀·㎛2정도이지만, 예를 들면 100Ω·㎛2나 10Ω·㎛2정도로 저하시킬 수 있다. 이 때문에, TMR 소자(25b)를 컨택트로서 충분히 활용할 수 있다.
상기 제3 실시예에 따르면, 주변 회로부의 컨택트(60)는 배선간에 배치된 TMR 소자(25b)로 형성된다. 즉, 메모리 셀부와 주변 회로부를 동일한 구조로 형성함으로써, 메모리 셀부와 주변 회로부를 다른 구조로 형성하는 경우와 비해 경제적인 배선 구조를 실현할 수 있다. 이 때문에, 칩 면적의 축소가 가능해진다.
또한, 메모리 셀부에서 제4 배선(19a)과 기입 워드선(27) 사이의 거리 X를 짧게 하고, 이 메모리 셀부와 주변 회로부를 동일한 구조로 형성함으로써, 주변 회로부에 캐패시터(61)를 형성할 수 있다.
또한, 제3 실시예에서는 컨택트(60) 및 제5 배선(20b)을 통해 캐패시터(61)를 다른 회로(도시하지 않음)에 접속하는 구조를 나타내었지만, 이것에 한정되지 않는다. 예를 들면, 메모리 셀부의 확산층(13a), 제1 내지 제3 배선(16a, 17a, 18a) 및 제1 내지 제4 컨택트(21a, 22a, 23a, 24a)를 주변 회로부에도 마찬가지로 형성하고, 제4 컨택트(24a)를 제4 배선(19b)에 접속한다. 이에 의하여, 캐패시터(61)를 확산층(13a)에 접속해도 된다. 또한, 이 경우, 캐패시터(61)는 컨택트(60) 및 제5 배선(20b)에 접속되지 않도록 형성한다.
[제4 실시예]
제4 실시예는 상기 제1 내지 제3 실시예에서의 메모리 셀부의 구조를 변형한것으로, 데이터 판독용 스위칭 소자로서 다이오드를 이용한 경우이다.
도 12 내지 도 14는, 본 발명의 제4 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 제4 실시예에서, 제1 내지 제3 실시예와 동일한 구조는 간략하게 설명한다.
메모리 셀부는 기억 소자(31)로서 이용되는 TMR 소자(25a)에, P형 확산층(71)과 N형 확산층(72)을 포함하는 다이오드(70)가 직렬로 접속되어 있다. 그리고, 이 다이오드(70)가 판독용 스위칭 소자로서 기능한다.
여기서, 스위칭 소자로서 다이오드(70)를 이용한 경우, TMR 소자(25a)에는 제1 실시예와 동일한 방법으로 데이터가 기입된다. 그리고, TMR 소자(25a)에 기입된 데이터의 판독은, 이 TMR 소자(25a)에 접속된 다이오드(70)에 전류가 흐르도록 바이어스 전압을 조정하고, TMR 소자(25a)의 저항치를 판독함으로써 실현된다.
주변 회로부는, 제1 내지 제3 실시예와 동일한 구조이다. 즉, 도 12에 도시한 바와 같이 제4 배선(19b)과 제5 배선(20b)을 접속하는 TMR 소자(25b)는 저항 소자(30)로서 이용된다. 또한, 도 13에 도시한 바와 같이 제4 배선(19b)과 제5 배선(20b)을 접속하는 TMR 소자(25b)는 퓨즈 소자(50)로서 이용된다. 또한, 도 14에 도시한 바와 같이 제3 배선(18b')과, 제4 배선(19b)과, 이들 제3, 제4 배선(18b', 19b) 사이의 절연막(15)에 의해 캐패시터(61)가 형성된다. 이 때, 제4 배선(19b)와 제5 배선(20b)을 접속하는 TMR 소자(25b)는 컨택트(60)로서 이용된다.
상기 제4 실시예에 따르면, 제1 내지 제3 실시예와 동일한 효과를 각각 얻을 수 있다.
또한, 제4 실시예에서는 판독용 스위칭 소자로서 다이오드(70)를 이용하기 때문에, 제1 내지 제3 실시예보다도 메모리 셀부의 전유 면적을 축소시킬 수 있다.
[제5 실시예]
제5 실시예는, 상기 제1 내지 제3 실시예에서의 메모리 셀부의 구조를 변형한 것으로서, 판독용 스위칭 소자를 이용하지 않고, 비트선 및 워드선의 교점에 TMR 소자가 배치뿐인 구조이다.
도 15 내지 도 17은, 본 발명의 제5 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 제5 실시예에서, 제1 내지 제3 실시예와 동일한 구조는 간략하게 설명한다.
메모리 셀부는, 비트선(26)과 워드선(27')과의 교점에 기억 소자(31)로서 이용되는 TMR 소자(25a)가 배치되고, 이 TMR 소자(25a)는 비트선(26) 및 워드선(27')에 각각 접속되어 있다. 여기서, 비트선(26) 및 워드선(27')은 판독 시에도 기입 시에도 사용된다. 그리고, 제5 실시예에서는 제1 실시예 등과 같은 판독용 스위칭 소자가 형성되어 있지 않다.
이러한 스위칭 소자를 이용하지 않은 경우, TMR 소자(25a)에는 제1 실시예와 동일한 방법으로 데이터가 기입된다. 그리고, TMR 소자(25a)에 기입된 데이터의 판독은, 이 TMR 소자(25a)에 접속된 비트선(26) 및 워드선(27')을 선택하여 TMR 소자(25a)에만 전류를 흐르게 하여, TMR 소자(25a)의 저항치를 판독함으로써 실현된다.
주변 회로부는, 제1 내지 제3 실시예와 동일한 구조이다. 즉, 도 15에 도시한 바와 같이, 제4 배선(19b)과 제5 배선(20b)을 접속하는 TMR 소자(25b)는 저항 소자(30)로서 이용된다. 또한, 도 16에 도시한 바와 같이, 제4 배선(19b)과 제5 배선(20b)을 접속하는 TMR 소자(25b)는 퓨즈 소자(50)로서 이용된다. 또한, 도 17에 도시한 바와 같이, 배선(18b')과, 배선(20b)과, 이들 배선(18b', 20b) 사이의 절연막(15)에 의하여 캐패시터(61)가 형성된다.
상기 제5 실시예에 따르면, 제1 내지 제3 실시예와 동일한 효과를 각각 얻을 수 있다.
또한, 제5 실시예에서는 판독용 스위칭 소자를 형성하지 않기 때문에, 제1 내지 제4 실시예보다도 메모리 셀부의 전유 면적을 더 축소시킬 수 있다.
[제6 실시예]
제6 실시예는, 상기 제1 내지 제3 실시예에서의 메모리 셀부의 구조를 변형한 것으로서, 복수의 TMR 소자의 양단을 배선으로 접속한, 소위 사다리형의 구조이다.
도 18 내지 도 20은, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 제6 실시예에서, 제1 내지 제3 실시예와 동일한 구조는 간략하게 설명한다.
메모리 셀부는, 기억 소자(31)로서 이용되는 복수의 TMR 소자(25a)가 동일계층에 병렬로 배치되어 있다. 그리고, 각 TMR 소자(25a)의 자화 고착층(41)은 하부 전극(19a)에 접속되고, 각 TMR 소자(25a)의 자기 기록층(43)은 비트선(26)에 접속되어 있다. 또한, 하부 전극(19a)과 이격하여 TMR 소자(25a)의 하방에, 기입 워드선(27)이 각각 배치되어 있다. 또한, 비트선(26)에는 예를 들면 기입용의 트랜지스터(도시하지 않음)가 접속되고, 하부 전극(19a)에는 예를 들면 판독용의 트랜지스터(도시하지 않음)가 접속되어 있다.
이러한 사다리형 구조의 경우, 병렬 접속된 복수의 TMR 소자(25a) 중 임의의 TMR 소자(25a)에는 제1 실시예와 동일한 방법으로 데이터가 기입된다. 그리고,임의의 TMR 소자(25a)에 기입된 데이터는 다음과 같은 방법으로 판독된다.
우선, 제1 사이클에서, 하부 전극(19a)에 접속된 판독용의 트랜지스터를 ON시켜, 병렬 접속된 복수의 TMR 소자(25a)에 제1 판독 전류를 흘린다. 그리고, 이 제1 판독 전류를 감지 회로(도시하지 않음)에 기억시킨다. 그 후, 판독용 트랜지스터를 OFF시켜 판독 전류를 OFF시킨다.
이어서, 제2 사이클에서, 워드선(27) 및 비트선(26)에, 기대치 "1" 또는 "0" 데이터가 기입되는 기입 전류를 흐르게 하여, 임의의 TMR 소자(25a)에 재차 데이터의 기입을 행한다. 그 후, 이 기입 전류를 OFF시킨다.
이어서, 제3 사이클에서, 판독용 트랜지스터를 ON시키고, 병렬 접속된 복수의 TMR 소자(25a)에 제2 판독 전류를 흘린다. 그리고, 이 제2 판독 전류를 감지 회로에 기억시킨다. 그 후, 제1 사이클에서 감지 회로에 기억시킨 제1 판독 전류와 제3 사이클에서 감지 회로에 기억시킨 제2 판독 전류가 비교된다. 여기서, 기입 시에 기대치 "1" 데이터의 기입 동작이 행해진 경우, 제1 및 제2 판독 전류가 변하지 않았다면 "1" 데이터가, 제1 및 제2 판독 전류가 변화했다면 "0" 데이터가, 임의의 TMR 소자(25a)에 기입되어 있던 것이 된다. 한편, 기입 시에 기대치 "0"데이터의 기입 동작이 행해진 경우, 제1 및 제2 판독 전류가 변하지 않았다면 "0" 데이터가, 제1 및 제2 판독 전류가 변화했다면 "1" 데이터가, 임의의 TMR 소자(25a)에 기입되어 있던 것이 된다. 이와 같이 함으로써, 임의의 TMR 소자(25a)에 기입되어 있던 데이터를 판독할 수 있게 된다.
그 후, 제4 사이클에서 임의의 TMR 소자(25a)에 이니셜(초기) 상태와 동일한 데이터가 다시 기입되도록, 워드선(27) 및 비트선(26)에 전류를 흐르게 하여, 판독 동작이 종료된다.
주변 회로부는, 제1 내지 제3 실시예와 동일한 구조이다. 즉, 도 18에 도시한 바와 같이 제4 배선(19b)과 제5 배선(20b)을 접속하는 TMR 소자(25b)는 저항 소자(30)로서 이용된다. 또한, 도 19에 도시한 바와 같이 제4 배선(19b)과 제5 배선(20b)을 접속하는 TMR 소자(25b)는 퓨즈 소자(50)로서 이용된다. 또한, 도 20에 도시한 바와 같이 제3 배선(18b')과, 제4 배선(19b)과, 이들 제3, 제4 배선(18b', 19b) 사이의 절연막(15)에 의해 캐패시터(61)가 형성된다. 이 때, 제4 배선(19b)과 제5 배선(20b)을 접속하는 TMR 소자(25b)는 컨택트(60)로서 이용된다.
상기 제6 실시예에 따르면, 제1 내지 제3 실시예와 동일한 효과를 각각 얻을 수 있다.
또한, 제6 실시예에서는, 하나의 TMR 소자(25a)마다 판독용 스위칭 소자를 형성하지 않기 때문에, 제1 내지 제4 실시예보다도 메모리 셀부의 전유 면적을 축소할 수 있다.
또한, 출력 전압을 대폭 저하시키지 않고, TMR 소자(25a)의 병렬 수를 늘릴수 있다. 이 때문에, 메모리 셀의 집적도를 높일 수 있고, 그 만큼 MR비가 낮은 TMR 소자(25a)를 이용하거나, MR비나 저항치의 변동이 큰 TMR 소자(25a)를 이용해도, 충분히 실용 레벨의 메모리 셀을 형성할 수 있다. 따라서, 메모리 셀을 고밀도로 배치한 MRAM을 실현할 수 있다.
또한, 제6 실시예에서의 판독 동작에 따르면, 제1 사이클에서 감지 회로에 기억시킨 제1 판독 전류와, 제3 사이클에서 감지 회로에 기억시킨 제2 판독 전류를 비교하며, 그 결과 두개의 전류치에 변화가 생기지 않은 경우에는 기대치와 같은 기입이 행해졌다고 판정되고, 두개의 전류치에 변화가 생긴 경우에는 기대치와 다른 기입이 행해졌다고 판정된다. 이와 같이, 제6 실시예에 따르면, "1", "0" 데이터를 판정하는 마진을 충분히 확보할 수 있게 된다.
[제7 실시예]
제7 실시예는 상기 제1 내지 제3 실시예에서의 메모리 셀부의 구조를 변형한 것으로서, TMR 소자가 적층 방향으로 적층된 제1 적층 구조이다. 그리고, 이 제1 적층 구조는 적층된 복수의 TMR 소자가 직렬로 접속되어 있고, 이 직렬 접속된 TMR 소자는 판독 비트선 및 판독용 스위칭 소자를 공통으로 이용하고 있다.
도 21 내지 도 23은, 본 발명의 제7 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 제7 실시예에서, 제1 내지 제3 실시예와 동일한 구조는 간략하게 설명한다.
메모리 셀부는, 제1 내지 제4 TMR 소자(25a-n)(n=1, 2, 3, 4)가 반도체 기판(11) 상에 적층 방향으로 적층되고, 이들 제1 내지 제4 TMR 소자(25a-n)가 직렬로 접속되어 있다. 또한, 제7 실시예에서는 4개의 TMR 소자(25a-n)를 적층시킨 경우를 예로 들었지만, TMR 소자(25a-n)의 수는 이것에 한정되지 않으며 몇개라도 상관없다. 이하에, 4개의 TMR 소자(25a-n)를 적층시킨 경우를 예로 들어, 구체적인 구조에 대하여 설명한다.
제1 내지 제4 TMR 소자(25a-n)는 기입 비트선(26-n)과 기입 워드선(27-n)과의 교점에 각각 배치되어 있다. 제1 내지 제4 TMR 소자(25a-n)의 일단부에는 하부 배선(18a-n)이 접속되고, 제1 내지 제4 TMR 소자(25a-n)의 타단부에는 상부 배선(19a-n)이 접속되어 있다.
그리고, 제1 TMR 소자(25a-1)의 상부 배선(19a-1)과 제2 TMR 소자(25a-2)의 하부 배선(18a-2)은 컨택트(81a-1, 23a-2) 및 배선(17a-2)을 통해 접속되어 있다. 제2 TMR 소자(25a-2)의 상부 배선(19a-2)과 제3 TMR 소자(25a-3)의 하부 배선(18a-3)은, 컨택트(81a-2, 23a-3) 및 배선(17a-3)을 통해 접속되어 있다. 제3 TMR 소자(25a-3)의 상부 배선(19a-3)과 제4 TMR 소자(25a-4)의 하부 배선(18a-4)은 컨택트(81a-3, 23a-4) 및 배선(17a-4)을 통해 접속되어 있다.
또한, 제1 TMR 소자(25a-1)의 하부 배선(18a-1)에는 컨택트(23a-1, 22a, 21a) 및 배선(17a-1, 16a)을 통해 판독용 스위칭 소자인 MOSFET(14)가 접속되어 있다. 제4 TMR 소자(25a-4)의 상부 배선(19a-4)에는 컨택트(81a-4)를 통해 판독 비트선(82a)가 접속되어 있다. 따라서, 직렬 접속된 제1 내지 제4 TMR 소자(25a-n)는 판독용 스위칭 소자 및 판독 워드선(82a)을 공통으로 이용하고 있다.
이러한 적층 구조의 경우, 직렬 접속된 제1 내지 제4 TMR 소자(25a-n) 중 임의의 TMR 소자에는 상기 제6 실시예와 동일한 방법으로 데이터의 기입 및 판독이 행해진다.
주변 회로부는 제1 내지 제3 실시예와 동일한 구조이다. 즉, 도 21에 도시한 바와 같이 제3 배선(18b-1)과 제4 배선(19b-1)을 접속하는 제1 TMR 소자(25b-1), 제7 배선(18b-2)과 제8 배선(19b-2)을 접속하는 제2 TMR 소자(25b-2), 제11 배선(18b-3)과 제12 배선(19b-3)을 접속하는 제3 TMR 소자(25b-3), 제15 배선(18b-4)과 제16 배선(19b-4)을 접속하는 제4 TMR 소자(25b-4)는 저항 소자(30)로서 이용된다. 또한, 도 22에 도시한 바와 같이 제15 배선(18b-4)과 제16 배선(19b-4)을 접속하는 TMR 소자(25b)는 퓨즈 소자(50)로서 이용된다. 또한, 도 23에 도시한 바와 같이 제14 배선(17b'-4)과, 제15 배선(18b-4)과, 이들 제14, 제15 배선(17b'-4, 18b-4) 사이의 절연막(15)에 의해 캐패시터(61)가 형성된다. 이 때, 제15 배선(18b-4)과 제16 배선(19b-4)을 접속하는 TMR 소자(25b)는 컨택트(60)로서 이용된다.
상기 제7 실시예에 따르면, 제1 내지 제3 실시예와 동일한 효과를 각각 얻을 수 있다.
또한, 제7 실시예에서는 하나의 TMR 소자마다 판독용 스위칭 소자를 형성하지 않기 때문에, 제1 내지 제4 실시예보다도 메모리 셀부의 전유 면적을 더 축소할 수 있다.
또한, 데이터의 판독용 스위칭 소자는 MOSFET(14)에 한정되지 않고, 예를 들면 다이오드를 이용해도 된다.
[제8 실시예]
제8 실시예는, 상기 제1 내지 제3 실시예에서의 메모리 셀부의 구조를 변형한 것으로, TMR 소자가 적층 방향으로 적층된 제2 적층 구조이다. 그리고, 이 제2 적층 구조는 적층된 복수의 TMR 소자가 병렬로 접속되어 있고, 이 병렬 접속된 TMR 소자는 판독 비트선 및 판독용 스위칭 소자를 공통으로 이용하고 있다.
도 24 내지 도 26은 본 발명의 제8 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 제8 실시예에서, 제1 내지 제3 실시예와 동일한 구조는 간략하게 설명한다.
메모리 셀부는, 제1 내지 제4 TMR 소자(25a-n)가 반도체 기판(11) 상에 적층 방향으로 적층되고, 이들 제1 내지 제4 TMR 소자(25a-n)가 병렬로 접속되어 있다. 또한, 제8 실시예에서는 4개의 TMR 소자(25a-n)를 적층시킨 경우를 예로 들고 있지만, TMR 소자(25a-n)의 수는 이것에 한정되지 않으며 몇개라도 상관없다. 이하에, 4개의 TMR 소자(25a-n)를 적층시킨 경우를 예로 들어, 구체적인 구조에 대하여 설명한다.
제1 내지 제4 TMR 소자(25a-n)는 기입 비트선(26-n)과 기입 워드선(27-n)과의 교점에 각각 배치되어 있다. 제1 내지 제4 TMR 소자(25a-n)의 일단부에는 하부 배선(18a-n)이 접속되고, 제1 내지 제4 TMR 소자(25a-n)의 타단부에는 상부 배선(19a-n)이 접속되어 있다.
그리고, 제1 TMR 소자(25a-1)의 하부 배선(18a-1)은 컨택트(81a-1, 23a-2) 및 배선(17a-2)을 통해 제2 TMR 소자(25a-2)의 하부 배선(18a-2)에 접속되어 있다.이 제2 TMR 소자(25a-2)의 하부 배선(18a-2)은 컨택트(81a-2, 23a-3) 및 배선(17a-3)을 통해 제3 TMR 소자(25a-3)의 하부 배선(18a-3)에 접속되어 있다. 이 제3 TMR 소자(25a-3)의 하부 배선(18a-3)은 컨택트(81a-3, 23a-4) 및 배선(17a-4)을 통해 제4 TMR 소자(25a-4)의 하부 배선(18a-4)에 접속되어 있다.
한편, 제1 TMR 소자(25a-1)의 상부 배선(19a-1)은 컨택트(83a-1)를 통해 제2 TMR 소자(25a-2)의 상부 배선(19a-2)에 접속되어 있다. 이 제2 TMR 소자(25a-2)의 상부 배선(19a-2)은 컨택트(83a-2)를 통해 제3 TMR 소자(25a-3)의 상부 배선(19a-3)에 접속되어 있다. 이 제3 TMR 소자(25a-3)의 상부 배선(19a-3)은 컨택트(83a-3)를 통해 제4 TMR 소자(25a-4)의 상부 배선(19a-4)에 접속되어 있다.
또한, 제1 TMR 소자(25a-1)의 하부 배선(18a-1)에는 컨택트(23a-1, 22a, 21a) 및 배선(17a-1, 16a)을 통해 판독용 스위칭 소자인 MOSFET(14)가 접속되어 있다. 제4 TMR 소자(25a-4)의 상부 배선(19a-4)에는 컨택트(81a-4)를 통해 판독 비트선(82a)이 접속되어 있다. 따라서, 병렬 접속된 제1 내지 제4 TMR 소자(25a-n)는 판독용 스위칭 소자 및 판독 워드선(82a)을 공통으로 이용하고 있다.
이러한 적층 구조의 경우, 병렬 접속된 제1 내지 제4 TMR 소자(25a-n) 중 임의의 TMR 소자에는 상기 제6 실시예와 동일한 방법으로, 데이터의 기입 및 판독이 행해진다.
주변 회로부는 제1 내지 제3 실시예와 동일한 구조이다. 즉, 도 21에 도시한 바와 같이 제3 배선(18b-1)과 제4 배선(19b-1)을 접속하는 제1 TMR 소자(25b-1), 제7 배선(18b-2)과 제8 배선(19b-2)을 접속하는 제2 TMR 소자(25b-2), 제11 배선(18b-3)과 제12 배선(19b-3)을 접속하는 제3 TMR 소자(25b-3), 제15 배선(18b-4)과 제16 배선(19b-4)을 접속하는 제4 TMR 소자(25b-4)는 저항 소자(30)로서 이용된다. 또한, 도 22에 도시한 바와 같이 제15 배선(18b-4)과 제16 배선(19b-4)을 접속하는 TMR 소자(25b)는 퓨즈 소자(50)로서 이용된다. 또한, 도 23에 도시한 바와 같이 제14 배선(17b'-4)과, 제15 배선(18b-4)과, 이들 제14, 제15 배선(17b'-4, 18b-4) 사이의 절연막(15)에 의해 캐패시터(61)가 형성된다. 이 때, 제15 배선(18b-4)과 제16 배선(19b-4)을 접속하는 TMR 소자(25b)는 컨택트(60)로서 이용된다.
상기 제8 실시예에 따르면, 제1 내지 제3 실시예와 동일한 효과를 각각 얻을 수 있다.
또한, 제8 실시예에서는, 하나의 TMR 소자마다 판독용 스위칭 소자를 형성하지 않기 때문에, 제1 내지 제4 실시예보다도 메모리 셀부의 전유 면적을 더 축소할 수 있다.
또한, 데이터의 판독용 스위칭 소자는 MOSFET(14)에 한정되지 않고, 예를 들면 다이오드를 이용해도 된다.
[제9 실시예]
제9 실시예는, 상기 제1 내지 제3 실시예에서의 메모리 셀부의 구조를 변형한 것으로, TMR 소자가 적층 방향으로 적층된 제3 적층 구조이다. 그리고, 이 제3 적층 구조에서는 적층된 복수의 TMR 소자의 하부 전극이 직렬로 접속되어 있고, 적층된 복수의 TMR 소자가 판독용 스위칭 소자를 공통으로 이용하고 있다.
도 27 내지 도 29는, 본 발명의 제9 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 제9 실시예에서, 제1 내지 제3 실시예와 동일한 구조는 간략하게 설명한다.
메모리 셀부는, 제1 내지 제4 TMR 소자(25a-n)가 반도체 기판(11) 상에 적층 방향으로 적층되어 있다. 또한, 제9 실시예에서는 4개의 TMR 소자(25a-n)를 적층시킨 경우를 예로 들고 있지만, TMR 소자(25a-n)의 수는 이것에 한정되지 않으며 몇개라도 상관없다. 이하에, 4개의 TMR 소자(25a-n)를 적층시킨 경우를 예로 들어, 구체적인 구조에 대하여 설명한다.
제1 내지 제4 TMR 소자(25a-n)는, 비트선(26-n)과 기입 워드선(27-n)과의 교점에 각각 배치되어 있다. 제1 내지 제4 TMR 소자(25a-n)의 일단부에는 하부 배선(18a-n)이 접속되어 있다. 그리고, 제1 내지 제4 TMR 소자(25a-n)의 하부 배선(18a-n)은 컨택트(22a-n, 21a, 81a-n) 및 배선(17a-n)을 통해 판독용 스위칭 소자인 MOSFET(14)에 접속되어 있다. 따라서, 적층된 제1 내지 제4 TMR 소자(25a-n)는 판독용 스위칭 소자를 공통으로 이용하고 있다.
이러한 적층 구조의 경우, 제1 내지 제4 TMR 소자(25a-n) 중 임의의 TMR 소자에는 상기 제1 실시예와 동일한 방법으로, 데이터의 기입 및 판독이 행해진다. 또한, 데이터의 판독시, 스위칭 소자인 MOSFET(14)는 적층된 제1 내지 제4 TMR 소자(25a-n)에서 공유하게 된다.
주변 회로부는, 제1 내지 제3 실시예와 동일한 구조이다. 즉, 도 27에 도시한 바와 같이 제12 배선(18b)과 제13 배선(20b-4)을 접속하는 TMR 소자(25b)는 저항 소자(30)로서 이용된다. 또한, 도 28에 도시한 바와 같이 제12 배선(18b)과 제13 배선(20b-4)을 접속하는 TMR 소자(25b)는 퓨즈 소자(50)로서 이용된다. 또한, 도 29에 도시한 바와 같이 제11 배선(17b'-4)과, 제12 배선(18b)과, 이들 제11 및 제12 배선(17b'-4, 18b) 사이의 절연막(15)에 의해 캐패시터(61)가 형성된다. 이 때, 제12 배선(18b)과 제13 배선(20b-4)을 접속하는 TMR 소자(25b)는 컨택트(60)로서 이용된다.
상기 제9 실시예에 따르면, 제1 내지 제3 실시예와 동일한 효과를 각각 얻을 수 있다.
또한, 제9 실시예에서는, 하나의 TMR 소자마다 판독용 스위칭 소자를 형성하지 않기 때문에, 제1 내지 제4 실시예보다도 메모리 셀부의 전유 면적을 더 축소할 수 있다.
또한, 도 27 내지 도 29에 나타내는 구조에서는 비트선(26-n)은 MOSFET(14)의 채널 길이와 동일한 방향으로 연장시키고, 기입 워드선(27-n)은 MOSFET(14)의 채널 길이와 거의 90도 변이된 방향으로 연장시켰다. 그러나, 제9 실시예에서, 비트선(26-n) 및 기입 워드선(27-n)의 연장 방향을 반대로 해도 무방하다. 즉, 도 30 내지 도 32에 도시한 바와 같이, 비트선(26-n)은 MOSFET(14)의 채널 길이와 거의 90도 변이된 방향으로 연장시키고, 기입 워드선(27-n)은 MOSFET(14)의 채널 길이와 동일한 방향으로 연장시켜도 된다.
또한, 데이터의 판독용 스위칭 소자는 MOSFET(14)에 한정되지 않고, 예를 들면 다이오드를 이용해도 된다.
예를 들면, 기억 소자(31)로서 TMR 소자대신에, 두개의 자성층과 이들 자성층에 협지된 도체층을 포함하는 GMR (Giant Magneto Resistive) 소자를 이용해도 된다. 또한, 판독용 스위칭 소자로서 이용한 MOSFET(14)대신에 예를 들면 바이폴라 트랜지스터 등을 이용해도 된다.
본 발명에 따르면, 메모리 셀부의 전유 면적을 축소할 수 있으므로 칩 면적의 축소가 가능해진다.
이상, 실시예들을 통하여 본 발명을 설명하였지만, 추가의 장점 및 변경이 가능하다는 것은 본 기술 분야에 숙련된 자에게는 자명한 것이다.
따라서, 본 발명은 모든 점에서 상술한 설명 및 실시예안으로 제한되지 않으며, 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야한다.

Claims (20)

  1. 메모리 셀부와, 상기 메모리 셀부의 주변에 배치된 주변 회로부를 포함하며,
    상기 메모리 셀부는,
    제1 방향으로 연장된 제1 배선과,
    상기 제1 배선의 상방에 배치되어, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선간에 배치된 제3 배선과,
    상기 제1 및 제2 배선간의 상기 제1 및 제2 배선의 교점에 배치되고, 상기 제2 및 제3 배선에 접속된 제1 자기 저항 효과 소자를 포함하며,
    상기 주변 회로부는,
    제4 배선과,
    상기 제4 배선의 상방에 배치된 제5 배선과,
    상기 제4 및 제5 배선간에 배치되고, 상기 제4 및 제5 배선에 접속되어, 저항 소자, 퓨즈 소자 및 컨택트 중 어느 하나로서 사용되는 제2 자기 저항 효과 소자를 포함하는 반도체 기억 장치.
  2. 메모리 셀부와, 상기 메모리 셀부의 주변에 배치된 주변 회로부를 포함하며,
    상기 메모리 셀부는
    제1 방향으로 연장된 제1 배선과,
    상기 제1 배선의 상방에 배치되어, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선간의 상기 제1 및 제2 배선의 교점에 배치되어, 상기 제1 및 제2 배선에 접속된 제1 자기 저항 효과 소자를 포함하며,
    상기 주변 회로부는,
    제4 배선과,
    상기 제4 배선의 상방에 배치된 제5 배선과,
    상기 제4 및 제5 배선간에 배치되고, 상기 제4 및 제5 배선에 접속되어, 저항 소자 또는 퓨즈 소자로서 사용되는 제2 자기 저항 효과 소자를 포함하는 반도체 기억 장치.
  3. 메모리 셀부와, 상기 메모리 셀부의 주변에 배치된 주변 회로부를 포함하며,
    상기 메모리 셀부는,
    제1 방향으로 연장된 제1 배선과,
    상기 제1 배선의 상방에 배치되어, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선간에 배치된 제3 배선과,
    상기 제2 및 제3 배선간의 상기 제1 및 제2 배선의 교점에 배치되고, 상기 제2 및 제3 배선에 접속됨으로써 상호 병렬로 접속된 복수의 제1 자기 저항 효과 소자를 포함하며,
    상기 주변 회로부는,
    제4 배선과,
    상기 제4 배선의 상방에 배치된 제5 배선과,
    상기 제4 및 제5 배선간에 배치되고, 상기 제4 및 제5 배선에 접속되어, 저항 소자, 퓨즈 소자 및 컨택트 중 어느 하나로서 사용되는 제2 자기 저항 효과 소자를 포함하는 반도체 기억 장치.
  4. 메모리 셀부와, 이 메모리 셀부의 주변에 배치된 주변 회로부를 포함하며,
    상기 메모리 셀부는,
    제1 방향으로 연장된 제1 배선과,
    상기 제1 배선의 상방에 배치되어, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선간의 상기 제1 및 제2 배선의 교점에 배치되고, 일단부와 타단부를 갖는 제1 자기 저항 효과 소자와,
    상기 제1 자기 저항 효과 소자의 상기 일단부에 접속된 제3 배선과,
    상기 제1 자기 저항 효과 소자의 상기 타단부에 접속된 제6 배선
    을 포함하는 블록이 반도체 기판 상에 적층되며, 상기 적층된 블록 내의 상기 제1 자기 저항 효과 소자는 상호 직렬로 또는 병렬로 접속되어 있고,
    상기 주변 회로부는,
    제4 배선과,
    상기 제4 배선의 상방에 배치된 제5 배선과,
    상기 제4 및 제5 배선간에 배치되며, 상기 제4 및 제5 배선에 접속되어, 저항 소자, 퓨즈 소자 및 컨택트 중 어느 하나로서 사용되는 제2 자기 저항 효과 소자를 포함하는 반도체 기억 장치.
  5. 메모리 셀부와, 상기 메모리 셀부의 주변에 배치된 주변 회로부를 포함하며,
    상기 메모리 셀부는,
    제1 방향으로 연장된 제1 배선과,
    상기 제1 배선의 상방에 배치되어, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선간에 배치된 제3 배선과,
    상기 제2 및 제3 배선간의 상기 제1 및 제2 배선의 교점에 배치되고, 상기 제2 및 제3 배선에 접속된 제1 자기 저항 효과 소자
    를 포함하는 블록이 반도체 기판 상에 적층되며, 상기 적층된 블록 내의 상기 제3 배선이 상호 접속되어 있고,
    상기 주변 회로부는,
    제4 배선과,
    상기 제4 배선의 상방에 배치된 제5 배선과,
    상기 제4 및 제5 배선간에 배치되며, 상기 제4 및 제5 배선에 접속되어, 저항 소자, 퓨즈 소자 및 컨택트 중 어느 하나로서 사용되는 제2 자기 저항 효과 소자를 포함하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 자기 저항 효과 소자에 접속된 트랜지스터 또는 다이오드를 더 포함하는 반도체 기억 장치.
  7. 제4항에 있어서,
    상기 직렬로 또는 병렬로 상호 접속된 제1 자기 저항 효과 소자의 일단부에 접속된 트랜지스터 또는 다이오드와,
    상기 직렬로 또는 병렬로 상호 접속된 제1 자기 저항 효과 소자의 타단부에 접속된 제7 배선을 더 포함하는 반도체 기억 장치.
  8. 제5항에 있어서,
    상호 접속된 제3 배선에 접속된 트랜지스터 또는 다이오드를 더 포함하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제2 자기 저항 효과 소자를 상기 저항 소자로서 사용하는 경우,
    상기 제2 자기 저항 효과 소자를 상기 제2 연장 방향으로 복수개 배치하고, 이들 복수개의 제2 자기 저항 효과 소자를 직렬로 또는 병렬로 접속함으로써, 상기저항 소자의 저항치를 변화시키는 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제2 자기 저항 효과 소자를 상기 저항 소자로서 사용하는 경우,
    상기 제2 자기 저항 효과 소자의 일부를 구성하는 비자성층의 막 두께를 변화시킴에 의해, 상기 저항 소자의 저항치를 변화시키는 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 제2 자기 저항 효과 소자를 상기 저항 소자로서 사용하는 경우,
    상기 제2 자기 저항 효과 소자의 일부를 구성하는 제1 및 제2 자성층의 자화 방향을 평행 또는 반평행하게 함으로써, 상기 저항 소자의 저항치를 변화시키는 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 제2 자기 저항 효과 소자를 상기 컨택트로서 사용하는 경우,
    상기 제4 배선과 이격하여 배치된 제8 배선과,
    상기 제8 배선과 상기 제4 배선 사이에 형성된 절연막을 더 포함하고,
    상기 절연막과, 상기 제4 배선과, 상기 제8 배선으로 캐패시터를 형성하는 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 제1 자기 저항 효과 소자와 상기 제2 자기 저항 효과 소자는 동일 계층에 형성되어 있는 반도체 기억 장치.
  14. 제1항에 있어서,
    상기 제2 배선과 상기 제5 배선은 동일 계층에 형성되고,
    상기 제3 배선과 상기 제4 배선은 동일 계층에 형성되어 있는 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자는 TMR 소자 또는 GMR 소자인 반도체 기억 장치.
  16. 제1항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자는 TMR 소자이며,
    상기 TMR 소자는, 1층의 터널 접합층을 포함하는 1중 터널 접합 구조, 또는 2층의 터널 접합층을 포함하는 2중 터널 접합 구조인 반도체 기억 장치.
  17. 제3항에 있어서,
    상기 제1 배선과 상기 제2 배선 또는 제3 배선의 한쪽에 전류를 흐르게 함으로써, 상기 복수의 제1 자기 저항 효과 소자 중 임의의 제1 자기 저항 효과 소자에 제1 또는 제2 상태가 기입되는 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 복수의 제1 자기 저항 효과 소자에 제1 전류를 흘려, 상기 제1 전류의 제1 전류치를 기억시키고,
    상기 임의의 제1 자기 저항 효과 소자에 상기 제1 또는 제2 상태가 다시 기입된 후, 상기 복수의 제1 자기 저항 효과 소자에 제2 전류를 흘려, 상기 제2 전류의 제2 전류치를 기억시키며,
    상기 제1 전류치와 상기 제2 전류치를 비교함으로써, 상기 임의의 제1 자기 저항 효과 소자에 기입시킨 상기 제1 또는 제2 상태를 판별하는 반도체 기억 장치.
  19. 제4항에 있어서,
    상기 제1 배선과 상기 제2 배선에 전류가 흐르게 함으로써, 상기 직렬로 또는 병렬로 상호 접속된 제1 자기 저항 효과 소자 중 임의의 제1 자기 저항 효과 소자에 제1 또는 제2 상태가 기입되는 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 직렬로 또는 병렬로 상호 접속된 제1 자기 저항 효과 소자에 제1 전류를 흘려, 상기 제1 전류의 제1 전류치를 기억시키고,
    상기 임의의 제1 자기 저항 효과 소자에 상기 제1 또는 제2 상태가 다시 기입된 후, 상기 직렬로 또는 병렬로 상호 접속된 제1 자기 저항 효과 소자에 제2 전류를 흘려, 이 제2 전류의 제2 전류치를 기억시키며,
    상기 제1 전류치와 상기 제2 전류치를 비교함으로써, 상기 임의의 제1 자기 저항 효과 소자에 기입시킨 상기 제1 또는 제2 상태를 판별되는 반도체 기억 장치.
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