TW535277B - Semiconductor memory device - Google Patents

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TW535277B
TW535277B TW091105587A TW91105587A TW535277B TW 535277 B TW535277 B TW 535277B TW 091105587 A TW091105587 A TW 091105587A TW 91105587 A TW91105587 A TW 91105587A TW 535277 B TW535277 B TW 535277B
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magnetoresistive effect
wirings
memory device
semiconductor memory
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TW091105587A
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Yoshiaki Asao
Kazumasa Sunouchi
Kentaro Nakajima
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Toshiba Corp
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Description

535277 A7 B7 五、發明説明（1 ) 發明之背景 先前技術 本發明係關於半導體記憶裝置，尤其關於以隧道磁阻效 應（T M R ; Tunneling Magneto Resistive )元件充當為記憶格 (memory cell)使用之磁記憶裝置（MRAM ; Magnetic Random Access Memory)。 近年來，資訊記憶元件曾推出有一種利用隧道磁阻效應 (T MR ; Tunneling Magneto Resistive，下稱為 TMR)之 MRAM (磁隨機存取記憶體；Magnetic Random Access Memory)記憶格。 圖3 3係顯示依据傳統技術的半導體記憶裝置之等效電 路圖。圖3 4係顯示T M R元件之概略剖面圖。 如圖3 3所示，位元線2 6與字線2 7、2 8係佈置成為互相 正交，TMR元件25係設在其中之位元線26與寫入字線27 之交叉點。該T M R元件2 5之一端部係連接於位元線2 6， 另一端部則連接於電晶體1 4。該電晶體1 4之閘極係充當 為讀出字線28之用。 如上述之TMR元件25，包括有兩層的磁性層，與為這 些磁性層所夾著的非磁性層之三層結構。亦即，如圖3 4 所示，TMR元件25係包括有供連接於下部電極17之磁化 固定層41、供介以上部電極（未圖示）而連接於位元線26 之磁記錄層43、以及由這些磁化固定層41與磁記錄層43 所夾著的薄的隧道接合層4 2。 其中，磁化固定層4 1係由反強磁性層及強磁性層構 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 535277
成，因其磁化係固定於一古 、 万向，所以稱此為扣針層（pin layer)。相對地，磁却 ^^ 況紅層43係由強磁性層構成，因其磁 化万向可自由加以改變 故、、 乂供緒存資訊，所以稱此為記憶 層。孩磁氣記錄層4 3之磁 κ αα兩、、t、、 <嗞化万向，可以由流通於位元線 2 ό的龟流與流通於寫 孝 使之改變。 寫子、、東幻的電流所形成合成磁場來 圖 圖3 6係顯717依据傳統技術的半導體記憶裝置之 剖面圖。圖35、圖36所+蟲& ★ % ^ ^， 口 6所不璺層架構的半導體記憶裝置， 係G括有：!己憶格部，盘令》今 、 又在该圮憶格邵的周邊之周邊電路 部0 裝 在記憶格部，則在例如Ρ型之半導體基板（或井）η内， 選擇性地形成有STI (淺溝渠隔離；shallow Trench solation )結構义疋件隔離區域〖2與例如n型之擴散層
1 3 & 在半導體基板1 1上，則選擇性地形成有MOSFET (金屬氧半導體场效電晶體）14。在半導體基板ϋ上之嗜 緣膜15内，則形成有第i至第5之侔線“a、m 18&、 19a、2〇a。並且，擴散層na與第ι佈線i6a係以第—接 點2U使之相連接，第！佈線16a與第2佈線17&係以第二 接點22a使之相連接，第2佈線17&與第3佈線18&係以第 f接點23a使之相連接，第3佈線Ua與第4佈線i9a係以 第四接點24a使之相連接。並且，第4佈線19&與第5佈線 2〇a係以TMR元件25使之相連接。該TMR元件25包括有 磁化固定層（磁性層）41、隧道接合層（非磁性層）42、磁 記綠層（磁性層）4 3。 -6 -
535277 A7 B7 五、發明説明（3 ) 其中供連接於TMR元件25之第5佈線20a係充當為位元 線26用。未連接於第4佈線19a之第3佈線18a係充當為寫 入字線27用，而該寫入字線27係佈置成為與位元線26成 正X。佈置於該位元線2 6與寫入字線2 7的交叉點之T M R 元件2 5係充當為記憶元件而使用。與該τ mr元件2 5連接 成電互連之MOSFET 14係充當為開關元件而起作用，該 MOSFET 14之閘極則可充當為字線2 8用。未連接於第2佈 線1 7 a之第1佈線i 6 a係充當為Gnd (接地）線2 9而使用。 茲就如上述的記憶格之資訊寫入讀出操作簡單說明如 下。 首先，欲在T M R元件2 5寫入’· 1 ””資料時，則選取 一對寫入字線2 7及位元線2 6，並使電流流通於該被選擇 的寫入字線27及位元線26之雙方，使各自產生電流磁 場。因此只有施加在位於寫入字線2 7及位元線2 6的交叉 點部之選擇格之磁場，會超過TMR元件25之磁化反轉閾 值而寫入資訊。 此時，例如磁化固定層4 1與磁記錄層4 3之磁化方向若 成為平行時，使電流流通於隧道接合層4 2所檢測出之隧 迢電阻即將變低，使得以此狀態下即可例如將，，丨，，記憶下 來。相對地，磁化固定層41與磁記錄層43之磁化方向若 成為反平行時，使電流流通於隧道接合層4 2所檢測出之 隧道電阻即將變得最高，使得以此狀態下即可例如將，，〇 ” 記憶下來。亦即，MRAM可將該隧道電阻之差作為”丨，，、 π 〇 ”資料而加以記憶。
535277 A7 ----B7_ 五、發明説明（4 ) 另方面，欲讀出記憶於T M R元件2 5之” 1 ”、，，〇 ”資料 時’一選取讀出字線2 8與位元線2 6，電流即由位元線2 6 經由TMR元件25與MOSFET 14而流通於Gnd線29，而由 周邊電路將互異的TMR元件25間之隧道電阻差異作為資 訊而讀出，即可作，，1 ”” ”資料之判定。
裝 具有如上述記憶格部之傳統半導體記憶裝置，係在其記 隐格部之周邊設有周邊電路部以便控制該記憶格部。關於 該周邊電路部說明如下。 圖3 5係在周邊電路部具有電阻元件之例子。如圖3 $所 不’擴散層3 2 b係介以接點2 1 b連接於佈線1 6 b。其中周 邊私路部之擴散層32b係充當為電阻元件3〇而起作用。該 電阻元件3 0之電阻值，只要擴大擴散層32b之表面積即 使之增加。惟因晶片面積也會跟著擴散層32b之表面積擴 大而變大，致難於實現晶片之微小化。 ’、、 圖36係在周邊電路部具有保險絲元件之例子。如圖 所不，擴散層1 3 b係介以第一接點2丨b連接於第i佈線 t 16b，孩第1佈線l6b則介以第二接點22b連接於第之佈線 17b。孩第2佈線17b則連接於鎖存電路（未圖示）。 :邊電路部之佈線及接點係充當為保險絲元件5〇而起： 用。如上述，以往之保險絲元件5〇係由與記憶格部互里 的圖案所形成。因而就如上述的傳統方式而言 二 趨勢，對於縮小相對於晶片面積的保險絲：件 5 〇占有面積之要求也相對增高。 午 -8 - 535277 A7 B7 五、發明説明（5 ) 發明概述 依照本發明一態樣之半導體記憶裝置，其特徵為具有記 憶格部，與設在該記憶格部之周邊的周邊電路部，且 上述記憶格部具有： 向第一方向延伸之第1佈線； 佈置於上述第1佈線之上方，且向與上述第一方向互異 的第二方向延伸之第2佈線； 佈置於上述第1佈線及第2佈線間之第3佈線；以及 第一磁阻效應元件，其係設在上述第1及第2佈線間之 上述第1及第2佈線的交叉點，且連接於上述第2及第3佈 線； 上述周邊電路部具有： 第4佈線； 佈置於上述第4佈線之上方的第5佈線；以及 第二磁阻效應元件，其係設在上述第4及第5佈線間， 且連接於上述第4及第5佈線，而充當為電阻元件、保險 絲元件及接點中之任一而使用者。 圖式之簡要說明 圖1係顯示關於本發明第一實施形態的半導體記憶裝置 之剖面圖。 圖2係關於本發明之第一實施形態，顯示將τ M R元件連 接成串聯的半導體記憶裝置之剖面圖。 圖3係關於本發明之第一實施形態，顯示將τ M R元件連 接成並聯的半導體記憶裝置之剖面圖。 -9- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 535277
圖4A、4B係關於本發明之各實施形態，顯示單層隧、曾 接合結構的T M R元件之剖面圖。 I 圖5Α、5Β係關於本發明之各實施形態，顯示雙層隧遒 接合結構的T M R元件之剖面圖。 ^ 圖6係顯不依照傳統技術的半導體記憶裝置之俯視圖。 圖7係顯示關係到本發明第一實施形態的半導體記憶裝 置之俯視圖。 " 圖8係顯7F關係到本發明第二實施形態的半導殪記憶裝 置之剖面圖。 圖9係顯示依照傳統技術的半導體記憶裝置之俯視圖。 圖1 〇係顯示關係到本發明第二實施形態的半導體記憶 裝置之剖面圖。 & 圖1 1係顯示關係到本發明第三實施形態的半導體記憶 裝置之剖面圖。 〜 圖1 2係關於本發明之第四實施形態，顯示將第一實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖13係關於本發明之第四實施形態，顯示將第二實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖14係關於本發明之第四實施形態，顯示將第三實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖15係關於本發明之第五實施形態，顯示將第一實施 形悲I記憶格部加以變形的半導體記憶裝置之剖面圖。 圖1 6係關於本發明之第五實施形態，顯示將第二實施 形態足記憶格部加以變形的半導體記憶裝置之剖面圖。 -10- i紙張尺度適用中g @家標準(CNS) Α4規格(21Gx^^Jy 535277 A7 B7 五、發明説明（7 ) 圖1 7係關於本發明之第五實施形態，顯示將第三實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖1 8係關於本發明之第六實施形態，顯示將第一實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖1 9係關於本發明之第六實施形態，顯示將第二實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖2 0係關於本發明之第六實施形態，顯示將第三實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖2 1係關於本發明之第七實施形態，顯示將第一實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖2 2係關於本發明之第七實施形態，顯示將第二實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖2 3係關於本發明之第七實施形態，顯示將第三實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖2 4係關於本發明之第八實施形態，顯示將第一實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖2 5係關於本發明之第八實施形態，顯示將第二實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖2 6係關於本發明之第八實施形態，顯示將第三實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖27係關於本發明之第九實施形態，顯示將第一實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖2 8係關於本發明之第九實施形態，顯示將第二實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 535277 A7 B7 五、發明説明（8 ) 圖29係關於本發明之第九實施形態，顯示將第三實施 形態之記憶格部加以變形的半導體記憶裝置之剖面圖。 圖3 0係關於本發明第九實施形態之變形例，顯示將第 一實施形態之記憶格部加以變形的半導體記憶裝置之剖面 圖。 圖3 1係關於本發明第九實施形態之變形例，顯示將第 二實施形態之記憶格部加以變形的半導體記憶裝置之剖面 圖。 圖3 2係關於本發明第九實施形態之變形例，顯示將第 三實施形態之記憶格部加以變形的半導體記憶裝置之剖面 圖。 圖3 3係顯示依照傳統技術的半導體記憶裝置之電路 圖。 圖3 4係顯示依照傳統技術的半導體記憶裝置之概略剖 面圖。 圖3 5係顯示具有依照傳統技術的電阻元件之半導體記 憶裝置剖面圖。 圖3 6係顯示具有依照傳統技術的保險絲元件之半導體 記憶裝置剖面圖。 發明之詳細說明 本發明係關於例如以隧道磁阻效應（T M R ; Tunneling Magneto Resistive )元件充當為記憶格而使用之磁記憶裝置 (MRAM ; Magnetic Random Access Memory)。該 MRAM 係 一種形成將複數個具有T M R元件之記憶格設置成矩陣狀 -12- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） A7
而成之記憶格陣列，並在該 及感測電路等周邊電路，陣叙料設置解碼器 ^^ 猎耆對於任意的記憶格作存取 操作’以實現資訊之窝入讀出操作者。 子取 、：在配合圖式下將本發明之實施形態說明如下。為說明 万’戶:有圖式中共同之部分則標註以通用元件符號。 [弟一實施形態] 第一實施形態係採取在記憶格部中則將tmrs件充當 為$己憶元件而使用，方岡；息+ J在周邊电路邵中則將T M R元件充當 為電阻元件而使用者。 、圖1係顯示關於本發明第—實施形態的半導體記憶裝置 之d面圖。圖2係顯不將周邊電路部之TMR元件連接成串 %的半導m记憶裝置之局部剖面圖。圖3係顯示將周邊電 路部之TMR元件連接成並聯的半導體記憶裝置之局部剖 面圖。 如圖1所π，例如在p型之半導體基板（或井）i i内，選 擇〖生地形成有S T I (淺溝渠隔離；shallow Trench Isolation) 結構之元件隔離區域1 2與例如N型之擴散層1 3 a、1 3 b。 在半導體基板1 1上，則選擇性地形成有Mqsfet (金屬氧 半導體場效電晶體）14。在半導體基板11上之絕緣膜15 内形成有第1至第5之佈線16a、16b、17a、17b、 18a、18b、19a、19b、20a、20b。並且使擴散層 13a、13b與第1佈線16a、16b以第一接點21a、21b使 之相連接，使第1佈線16a、16b與第2佈線17a、17b以 第一接點22a、22b使之相連接，使第2佈線17a、17b與 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 535277 A7 B7 五、發明説明（1〇 ) 第3佈線18a、18b以第三接點23a、23b使之相連接，使 第3佈線18a、18b與第4佈線19a、19b以第四接點 24a、24b使之相連接。並且使第4佈線19a、19b與第5 佈線20a、20b以TMR元件25a、25b使之相連接。該 TMR元件25a、25b包括有磁化固定層（磁性層）41、隧 迢接合層（非磁性層）4 2、以及磁記錄層（磁性層）4 3。 如上述的疊層結構之半導體記憶裝置，係包括有記憶格 部，與用以控制該記憶格部之周邊電路部。 在彡己i思格部’ T M R元件2 5 a係充當為用以記憶” 1，，、 〇資料之記憶元件3 1而使用。並且連接於τ μ R元件2 5 a 之第5佈線20a係充當為位元線26。另外未連接於第4佈 線19a之第3佈線18a係充當為寫入字線27，且使該寫入 字線2 7佈置成與位元線2 6成為例如正交。與該τ M r元件 2：)a連接成電互連之MOSFET 14係作為開關元件而起作 用’該MOSFET 14之閘極可充當為讀出字線28而使用。 未連接於第2佈線17a之第1佈線16a，則可充當為 G n d (接地）線2 9而使用。 在周邊電路部，用以連接第4佈線19b與第5佈線20b之 TMR元件25b，係充當為電阻元件3〇而使用。該電阻元 件3 0之電阻值，可以例如依下列方法調整之。 如圖2、圖3所示，欲改變電阻元件3 〇之電阻值時，則 將T M R元件2 5 b之排列予以改變即可。亦即，以串聯連 接TMR元件25b時（圖2)，若予以變更tmR元件25b之數 目’電阻元件3 0即可得任意的高電阻值。相對地，以並 -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱） 535277 五、發明説明（1 2 ) 聯連接TMR元件25b時（圖3)，可取得因加工尺寸偏差 所造成電阻值變化性之平均化值，以實現高精度的電阻元 件3 0 〇 此外’電阻元件30之電阻值也可藉由構成tmr元件 25b<—部分的隧道接合層42之膜厚來調整之。 再者，電阻元件30之電阻值也可以改變tmr元件2讪 磁化固定層41、43之磁化方向為平行或反平行來調整 〈。所謂的平行係指磁化固定層41、43之磁化方向朝向 相同方向之狀態，反平行係指磁化固定層41、43之磁化 方向朝向相反方向之狀態。 如上逑，可充當為記憶元件3 1或電阻元件3 〇而使用之 MR元件25a、25b ’係構成為以下所示之單層隧道接合 結構或雙層隧道接合結構，惟任一種結構均可採用。" 圖4 A、圖4 B係顯示單層隧道接合結構之T M R元件剖面 圖。以下說明單層隧道接合結構的TMR元件25a、25b之 結構。 圖4A所示TMR元件25a、2讪係包括有：將樣板 (template)層1〇1、初始強磁性層1〇2、反強磁性層1〇3、 及基準強磁性層104依序疊層而形成之磁化固定層41，形 成於菽磁化固定層41上之隧道接合層42，以及將自由強 磁性層1 0 5、接點層丨〇 6依序疊層於該隧道接合層4 2上而 成之磁記錄層4 3。 同樣地，圖4B所示丁 MR元件25a、25b係包括有：將 樣板層1 0 1、初始強磁性層丨〇 2、反強磁性層i 〇 3、強礙 1 ______ -15· 2 本紙張尺度適财@ S家標準(CNS) 4鐵格(21()><297公董) 535277 A7
五、發明説明 性層1〇4’、非磁性層107、及強磁性層1〇4"依序叠層而 形成之磁化固足層41，形成於該磁化固定層以上之隧道 接合層42，以及將強磁性層1〇5，、非磁性層1〇7、強磁 性層105” 、及接點層106依序疊層於該隧道接合層42上 而形成之磁記錄層43。
裝 另外，該圖4B所示之TMR元件25a、25b，由於引進 了磁化固足層4 1内之由強磁性層丨〇 4，、非磁性層〖〇 7、 以及強磁性層1〇4”所構成之三層結構，與磁記錄層。内 之由強磁性層105,、非磁性層1〇7、強磁性層1〇5，，所構 成炙三層結構，因此可提供比圖4A所示TMR元件25a、 25b更能抑制強磁性層内部的磁極之發生而適合於微小化 之格（cell)結構。 圖5A、圖5B係顯示雙層隧道接合結構之丁1^11元件剖面 圖。以下就雙層隧道接合結構的T M R元件2 5 a、2 5 b之結 構加以說明。 f 圖5A所示之TMR元件25a、25b係包括有：將樣板層 1 〇 1、初始強磁性層1 02、反強磁性層丨〇3、及基準強磁 性層104依序疊層而形成之第一磁化固定層4ia，形成於 該磁化固定層4 la上之第一隧道接合層42a，形成於該磁 記錄層4 3上 < 第二隧道接合層4 2 b、以及將基準強磁性層 1 0 4、反強磁性層1 〇 3、初始強磁性層丨〇 2、及接點層 106依序疊層於該第二隧道接合層42b上而形成之第二磁 化固定層4 1 b。 圖5B所示之TMR元件25a、25b係包括有：將樣板層 -16-
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10 1初始強磁性層1 0 2、反強磁性層i 〇 3、基準強磁性 ，104依序疊層而形成之第一磁化固定層41&，形成於該 第磁化固疋層41a上之第一隧道接合層42a，將強磁性 層4 3 ’、非磁性層丨〇 7、強磁性層4 3 "之三層結構依序疊 層於咸第隧道接合層42a上而形成之磁記錄層43，形成 於該磁記錄層43上之第二隧道接合層42b，以及將強磁性 層1 0 4 ’、非磁性層丨〇 7、強磁性層丨〇 4，，、反強磁性層
裝 10 3^、初始強磁性層102、及接點層1〇6依序疊成而形成 之第二磁化固定層41b。 另外，該圖5B所示之TMR元件25a、25b，由於引進 了構成磁記錄層43的強磁性層43,、非磁性層1〇7、強磁 性層43之二層結構，與第二磁化固定層4ib内之由強磁 性層1 0 4 ’、非磁性層丨〇 7、以及強磁性層丨〇 4，，構成之三 層結構，因此可提供比圖5A所示TMR元件25a、25b更 能抑制強磁性層内部的磁極之發生而適合於微小化之格結 構。 〜 f 採用如上述雙層隧道接合結構之TMR元件25a、25b 時’與採用單層隧道接合結構之TMR元件25a、25b之情 形相較，在施加相同外部偏壓下的M R (磁阻； Resistive)比（在” 1 ”狀態、” 〇 ”狀態下之電阻變化率）之退 化少，可使其在更鬲偏壓下操作。亦即，有利於將格内之 資訊讀出於外部。 此種單層隧道接合結構或雙層隧道接合結構之丁“尺元 件2 5 a、2 5 b，係使用下列材料形成之。 -17- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 535277 A7 ---------— B7_ 五、發明説明（14 ) 對於磁化固定層41、41a、41b及磁記錄層43之材料， 例如除了 Fe、Co、Ni或這些之合金、自旋極化率（spin polarizability)大的四氧化三鐵（magnetite)、Cr〇2、 RXMn03-y (其中R為稀土類，^為〜、Ba、Sr)等氧化物 外’則以使用NiMnSb、PtMnSb等惠斯勒（錳鋁銅）磁性合 金（Heusler，salloy)為宜。另外這些磁性體中，除非會導 致強磁性喪失外，也可含有一些Ag、Cu、Au、A1、
裝
Mg、Si、Bi、Ta、B、C、〇、n、Pd、Pt、Zr、Ir、 W、Mo、Nb等之非磁性元素。 對於構成部分磁化固定層41、41a、41b的反強磁性層 103 之材料，則以使用 Fe_Mn、pt_Mn、Pt-Cr-Mn、Ni_
Mn、k-Mn、N i Ο、Fe203 等材料為宜。 對於隧道接合層42、42a、42b之材料，可使用
Al2〇3、Si〇2、MgO、AIN、Bi2〇3、MgF2、CaF2、
SrTi〇2、AiLa〇3等各種電介質。這些電介質中若有氧、 氮、Ιι之不足現象存在也不妨。 t 如上述，在記憶格部，以τ M R元件2 5 a充當為記憶元件 31而使用時，其資料之寫入及讀出操作係依下列方式杂
施之。 K 欲將資料寫入於TMR元件25a時，則選取位元線26及 寫入字線27，使電流分別流通於這些位元線以及字線 27，以產生電流磁場。藉此即可使產生於位元線26及寫 入字線27各自的電流磁場之合成磁場施加於tmr元件 2 5 a而使” 1 ”或” 〇，，資料寫入於T M R元件2 5 &。 -18 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 535277 A7 B7 五、發明説明（15 欲讀取寫入於TMR元件25a之資料時，則使連接於 TMR元件25kM〇SFET 14變成為〇N (接通），以使電流 =丁乂尺兀件25&流通於％〇81^丁14之擴散層13&。藉此以 讀取TMR元件2 5 a之電阻值，以執行”丨”或”〇，，資料之判 斷。
裝 若依照上述第一實施形態，周邊電路部之電阻元件3 0 即可以設在佈線間之TMR元件25b形成之。也就是說， 可以與記憶格部相同結構下形成周邊電路部之電阻元件 3〇。因此與以擴散層形成電阻元件之習知方式相較，可 減少電阻元件3 0之專有面積，故可縮小晶片面積。
具體而T，如圖6所示，就以擴散層3 2 b形成電阻元件 <傳統技術而T，其擴散層32b之膜片電阻值為250 Ω/膜 片。因此需要電阻值為10kQ之電阻元件時，則需達4〇片 份之面積。與此相對，在第一實施形態之情況下其電阻元 件30之電阻值並非依賴於TMR元件25b的表面積之增減 而變化，而係取決於例如隧道接合層4 2之電阻值。因 此，如圖7所示，即使需要電阻值為1〇 k Ω的電阻元件3 〇 時，只要使隧道接合層42之電阻值構成為10 ，即可在 不必增加TMR元件25b之表面積下調整其電阻值。 而且’若將周邊電路部之複數個TMR元件25b連接成串 聯’便能實現高電阻值之電阻元件3 〇 ^相對地若將周邊 電路部之複數個T M R元件2 5 b連接成並聯，便能抑制電 阻值之變化性而實現高精度電阻元件3 〇。 -19-
535277 A7 ------ --B7 五、發明説明（16 ) [第二實施形態] 第一只施形怨，係在記憶格部中則將T M r元件充當為 Z隐兀件而使用，在周邊電路部中則將tmr元件充當為 0 F F (斷開）保險絲元件而使用者。 、圖8係顯示關於本發明第二實施形態的半導體記憶裝置 之剖面圖。在第二實施形態中對於與第一實施形態相同的 結構不加以說明，僅就不同結構加以說明。 第二實施形態的疊層結構之半導體記憶裝置仍與第一實 施形態之情形同樣地包括有記憶格部，與用來控制該記憶 格部之周邊電路部。
在周邊電路部，則將用以連接第4佈線19b與第5佈線 20biTMR兀件25 b，充當為保險絲元件5〇而使用。作 為保險絲元件50之利用方法，係將特定值以上之大電流 流通於T M R兀件2 5 b，以使其擊穿（break d〇wn )。T M R 兀件2 5 b足電阻即將因此而下降，使得電流容易流通於 T M R兀件2 5 b。如此，保險絲元件5 〇即可在周邊電路部 之几餘（redundancy )電路中充當為電保險絲而使用。 若依照上述第二實施形態，周邊電路部之保險絲元件 50即可以設在佈線間之TMR元件25b形成之。也就是 說，可在與記憶格部相同結構下形成周邊電路部之保險絲 元件5 0。因此’與在以與記憶格部互異結構下形成保險 絲元件5 0之習知方式相較，由於第二實施形態之方式可 減少保險絲元件5 0之面積，故可縮小晶片面積。 具體而言，如圖9所示，以接點2 2 b連接第1佈線丨6 b與 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公复) 535277
第2佈線1 7 b，並使第2佈線1 7 b連接於0 F F保險絲鎖存電 路。因而需要某一程度之佈線面積。與此相對，採用第二 實施形態時，如圖1 〇所示，只要在第4佈線丨9 b與第5佈 線2 0 b間設置保險絲元件5 〇，使第5佈線2 〇 b連接於控制 電路即可。因此由於較之傳統方式可縮小佈線面積，故可 縮小晶片面積。 [第三實施形態]
裝 第二實施形態，係在記憶格部中則將T M R元件充當為 記憶元件而使用，在周邊電路部中則將TMR元件充當為 接點而形成電容器者。 圖11係顯示關於本發明第三實施形態的半導體記憶裝 置I剔面W。在第三實施形態中對於與第—實施形態相同 的結構不加以說明，僅就不同結構加以說明。 第三1施形態的疊層結構之半導體記憶裝置，係與第一 實施形態同樣地包括有記憶格部，與用以控制該記憶格部 之周邊電路部。 € 在記憶格部，由於縮短第4佈線19a與寫入字線27間二 距離X即可減少產生寫入磁場所需之電流，因此能改善連 作界限（margin)。 因此’以與記憶格部相同的結構下形成周邊電路部之_ 部分時’對應於記憶格部之寫人字線27的第3佈線 第4怖線i9b間之距㈣也會變得非常短。因此可由第^ 線…，、第4佈線19b、以及位於這些第3、第… ⑽間之絕緣膜15，形成出電容器“。此時用厂 -21 -
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連接第4侔線19b與第5佈線2〇1)之丁職元件25b，即充當 為接點6〇而利用之。惟在此種情況下’第5佈線20b係i 接於其他電路（未圖示）。 再者，TMR元件wb之電阻值，通常為ικω·_2左 右，惟也可使之降至100 Ω · #mSiu〇 Ω · #m2左右。因 而T>MR元件25b可將之有效地充當為接點而活用。 若依照上述第三實施形態，周邊電路部之接點6 〇即可 以設在佈線間之TMR元件25b形成之。也就是說，使記 憶格部與周邊電路部以相同結構下形成時，較之以互異結 構下形成記憶格部與周邊電路部之方式，可實現無浪費的 佈線結構。因此可縮小晶片面積。 而且在記憶格部中由於縮短第4佈線丨9 a與窝入字線2 7 間之距離X，並以相同結構下形成該記憶格部與周邊電路 部，因此可在周邊電路部形成出電容器61。 另外，第三實施形態係針對於將電容器6 i介以接點6 〇 及第5佈線20b而連接於共他電路之結構加以說明，但並 非局限於此，例如，在周邊電路部也同樣地形成記憶格部 之擴散層13a、第1至第3佈線i6a、17a、18a及第1至第 4之接點21a、22a、23a、24a，並使第四接點24a連接 於第4佈線19b。藉此以使電容器61連接於擴散層13a， 亦屬可行。但此時，電容器6 i則需形成為不致於連接到 接點6 0及第5佈線2 0 b。 [第四實施形態] 第四貫施形恐，係將上述第一至第三實施形態之記憶格 -22 - 本紙張尺度適用中國國家標準(CNS) A4規格(2i〇x 297^爱) 535277
部結構加以變形，以二極體充當為資料讀出用之開關元件 而使用者。 圖12至圖14係關於本發明第四實施形態的半導體記憶 裝置之剖面圖。在第四實施形態中對於與第一至第三實施 形態相同之結構，則僅作簡略說明。 记憶格部，係在充當為記憶元件3 1而使用之τ M r元件 25a ’以串聯連接有包括p型擴散層7i與n型擴散層72之
裝 二極體70。該二極體70可充當為讀出用開關元件而起作 用。 如上述以二極體70充當為開關元件而使用時，資料係 以與第一實施形態相同之方法寫入於TMr元件25a。對 於寫入於TMR元件25a的資料之讀出，則調整偏壓，使 電流流通於連接在該T M R元件2 5 a的二極體7 0，而讀取 TMR元件25a之電阻值即可達成。 f 周邊電路部具有與第一至第三實施形態相同之結構。亦 即，如圖1 2所示，用以連接第4佈線1 9 b與第5佈線2 0 b 之TMR元件25b，係充當為電阻元件30而使用。另外， 如圖1 3所示，用以連接第4佈線1 9 b與第5佈線2 0 b之 T M R元件2 5 b，係充當為保險絲元件5 〇而利用。另外，. 如圖14所示’由第3佈線18b’、第4佈線19b、以及位於 這些第3、第4佈線1 8 b ·、1 9 b間之絕緣膜1 5，即可形成 出電容器6 1。此種情況下，用以連接第4佈線1 9 b與第5 佈線2 0 b之T M R元件2 5 b，即可使之充當為接點6 0而利 用。 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 535277 A7 -*_______B7 五、發明説明（2〇 ) 右依照上述罘四實施形態，則可分別獲得與第一至第三 實施形態相同之效果。 再者S第四實施形態中，由於其讀出用開關元件係使 用一極缸70 ’因此記憶格部之專有面積可使之比第一至 第三實施形態更加縮小。.
[第五實施形態] —第五實施形態係將上述第一至第三實施形態中之記憶格 部結構加以㈣’不使用讀出用開關元件而只是將TMR 元件，又置於位元線及字線的交叉點而形成之結構者。 、圖1 5至圖1 7係顯示關於本發明第五實施形態的半導體 ，憶裝置之剖面圖。在第五實施形態中對於與第_至第三 貫施形態相同之結構，則僅作簡略說明。 Λ隐秸部，係在位元線2 6與字線2 7，之交叉點設有充當 為允隱元件3 1而使用之T M R元件2 5 a，並使該τ μ R元件 -a刀別連接於位元線2 6及字線2 7 ’。位元線2 6及字線 2 7’係在進行讀出時或寫入時均需使用之。此外，在第五 κ施形怨中並未形成有如同第一實施形態之讀出用開關元 件。 如上述不使用開關元件時，資料係以與第一實施形態相 同之方法寫入於TMR元件25a。對於寫入於tmR元件 2 5 a的資料之讀出，則選取連接於該τ % r元件2 5 a之位元 線2 6及字線27,而只使電流流通於TMR元件25a，以讀取 TMR元件25a之電阻值即可達成。 周邊電路部，係具有與第一至第三實施形態相同之結 -24 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇><297公茇) 535277 A7 ___B7 五、發明説明（21 ) 構。亦即，如圖1 5所示，用以連接第4佈線1 9 b與第5佈 線2 0 b之T M R元件2 5 b，係充當為電阻元件3 〇而使用。 另外，如圖1 6所示，用以連接第4佈線1 9 b與第5佈線 2 0 b之T M R元件2 5 b，係充當為保險絲元件5 〇而利用。 另外，如圖17所示，由佈線18b，、佈線2〇1)、以及位於 這些佈線1 8 V、2 0 b間之絕緣膜1 5，即可形成出電容器 6 1° 若依照上述第五實施形態，則可分別獲得與第一至第三 實施形態相同之效果。 再者，在第五實施形態中，由於不加以形成讀出用開關 元件，因此記憶格部之專有面積可使之比第一至第四施形 態更加縮小。 [第六實施形態] 第六實施形態係將上述第一至第三實施形態中之記憶格 部結構加以變形而成，且係屬以佈線連接複數個T M r元 件之兩端而成之所謂的梯子型結構者。 圖18至圖20係顯示關於本發明第六實施形態的半導體 記憶裝置之剖面圖。在第六實施形態中對於與第一至第三 實施形態相同之結構，則僅作簡略說明。 1己憶格部’係將充當為記憶元件3 1而使用之複數個 TMR元件25a，並排設置於同一層上。並且各TMR元件 25a之磁化固定層41係以下部電極19a使之相連接，各 TMR元件25a之磁記錄層43則以位元線26使之相連接。 另外與下邵電極19a隔離而在tmR元件25a之下方，分別 _____25_ 本紙張尺度適用中國國家標準(CNS) ---- 535277 A7
佈置有寫入字線27。另在位元線26連接有例如窝入用電 晶體（未圖示）在下部電極19a連接有例如讀出用電晶體 (未圖示）。 採取像這樣的梯子型結構時，資料係以與第一實施形態 相同方法寫入於並排連接的複數個T M R元件2 5 a中之任 一 TMR元件25a。並且寫入於任_TMR元件之資 料，係以如下列方法讀取之。 八 首先，在第一循環中，使連接於下部電極19a之讀出用 電晶體成為ON，以使第一讀出電流流通於並排連接的複 數個TMR元件25 a。然後使該第一讀出電流記憶於感測
電路（未圖示）。之後，使讀出用電晶體成為〇FF以使讀出 電流成為0 F F。 V 接著，在第二猶環中，使供寫入期待值，，i，，或” 〇，，資料 用之寫入電流流通於字線2 7及位元線2 6，以對於任意的 TMR元件25a執行資科之再寫人。之後，使該窝入=流 OFF。 斤接著，在第三循環中，使讀出用電晶體成為〇n，以使 第二讀出電流流通於并排連接的複數個T M R元件2 5 a ^ 並使為第一謂出電流記憶於感測電路。之後，對於在第一 循環中所記憶於感測電路之第一讀出電流與在第三循環中 所記憶於感測電路之第二讀出電流，進行比較。此時，在 寫入時若執行了期待值”1”資料之寫入操作，則在第一及 第二謂出電流未有變動之情況下，即可將”丨"資料寫入於 任意的TMR元件25a，在第一及第二讀出電流有變化之 —-26- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 535277 A7 -— B7 五、發明説明（23 ) 情況下’即可將，，0 ”資料寫入於任意的T M R元件2 5 a。相 對地’在寫入時若執行了期待值” 〇，，資料之寫入操作，則 在第一及第二讀出電流未有變動之情況下，即可將” 0，，資 料寫入於任意的TMR元件25a，在第一及第二讀出電流 有變化之情況下，即可將，，丨”資料寫入於任意的Τ μ R元件 25a。依如上述方式，便能讀出寫入於任意的tmr元件 2 5 a之資料。 然後’在第四循環中，使電流流通於字線2 7及位元線 26，俾能對於任意的tmR元件25a再行寫入與初始 (initial)狀態相同之資料，以結束讀出操作。 周邊電路部具有與第一至第三實施形態相同之結構。亦 即，如圖1 8所示，用以連接第4佈線1 9 b與第5佈線2 0 b 之T M R元件2 5 b，係充當為電阻元件3 0而使用。另外， 如圖19所示，用以連接第4佈線19b與第5佈線20b之 T M R元件2 5 b，係充當為保險絲元件5 0而利用。另外， 如圖20所示，由第3佈線18b，、第4佈線19b、以及位於 這些第3、第4佈線1 8 b，、1 9 b間之絕緣膜1 5，即可形成 出電容器61。此種情況下，用以連接第4佈線19b與第5 佈線2 0 b之T M R元件2 5 b，即可使之充當為接點6 0而利 用。 若依照上述第六實施形態，則可分別獲得與第一至第三 實施形態相同之效果。 再者，在第六實施形態中，由於並末按每一個TMR元 件2 5 a形成讀出用開關元件，因此記憶格部之專有面積可 -27- 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐） 五、發明説明（24 ) 使之比第一至第四實施形態更加縮小。 並且可在不致於造成輸出電壓之大幅度下降下，增加 T M R元件2 5 a之並排列數。因此得以提高記憶格之積體 度，即使相對地使用低M R (磁阻）比之T M R元件2 5 a，或 是使用M R比或電阻值變化性大的T M R元件2 5 a，也能製 得可充分合乎實用級之記憶格。故可實現高密度配置記憶 格之MRAM。 另外，若依照第六實施形態之讀出操作，則將在第一循 環記憶於感測電路之第一讀出電流，與在第三循環記憶於 感測電路之第二讀出電流，加以比較，結果兩個電流值並 未有變化時，即判定為執行了依照期待值之寫入，反之， 兩個電流值若有變化，則判定為執行了與期待值不同之寫 入。因此若依照第六實施形態，便能充分確保判定’’ 1 ”、 ·’ 0 ”資料之界限。 [第七實施形態] 第七實施形態係將上述第一至第三實施形態中之記憶格 部結構加以變形，使T M R元件朝疊層方向疊層而構成之 第一疊層結構者。並且該第一疊層結構係將經予疊層的複 數個T M R元件連接成串聯，因此該經予串聯連接之T M R 元件係共同使用讀出用位元線及讀出用字線之開關元件。 圖2 1至圖2 3係顯示關於本發明第七實施形態的半導體 記憶裝置之剖面圖。在第七實施形態中對於與第一至第三 實施形態相同之結構，則僅作簡略說明。 記憶格部，係在半導體基板1 1上將第1至第4 T M R元件 ___-28-__ 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 535277
25a-n (n=l、2、3、4)朝疊層方向予以疊層，並使這些 第1至第4 TMR元件25a-n連接成串聯。在第七實施形態 中雖舉例說明將四個T M R元件25a_n予以疊層之情況，但 TMR元件25a-n之數目並非局限於此，可為任意數目。以 下則以四個T M R元件25a-n疊層之情況為例，說明其具體 結構。 ^ 第1至第4 TMR元件25a-n係分別設在寫入位元線26-n與 寫入字線2?-n之交叉點。在第1至第4 TMR元件25a-n之一 端部連接有下部佈線18a-n，在第1至第4 TMR元件25a-n 之另一端部則連接有上部伟線19a-n。 並且第1 TMR元件25a-l之上部佈線i9a-l與第2 T M R元 件25a-2之下部佈線18a-2，係介以接點8la-i、23a-2及佈 線17a-2而相連接。第2 T M R元件25a-2之上部佈線i9a-2 與第3 TMR元件25a-3之下部佈線18a-3，係介以接點81a- 2、23a-3及佈線17a-3而相連接。第3 TMR元件25a-3之上 部佈線19a-3與第4 TMR元件25a-4之下部佈線18a-4，係 介以接點81a-3、23a-4及饰線i7a-4而相連接。 另在第1 TMR元件25a-l之下部佈線i8a-l，則介以接點 23a-l、2 2 a、2 1 a及佈線17a-l、1 6 a連接有作為讀出用開 關元件之MOSFET 14。在第4TMR元件25a_4之下部佈線 19a-4，則介以接點81a-4連接有讀出位元線82 a。因此經 予串聯連接之第1至第4 TMR元件25 a-n係共同使用讀出 用開關元件及讀出字線8 2 a。 採用此種疊層結構時，對於經予_聯連接之第1至第4 • 29 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇父297公茇1 535277 A7 ____ B7 五、發明説明（26 ) T M R元件25a-n中之任意的TMR元件，則以與上述第六實 施形態相同方法執行資料之寫入及讀出。 周邊電路部，係具有與第一至第三實施形態相同之結 構。亦即，如圖2 1所示，用以連接第3佈線18b-l與第4佈 線19b-l之第1 TMR元件25b-l、用以連接第7佈線i8b_2與 第8佈線19b-2之第2 TMR元件25b-2、用以連接第i 1佈線 18b-3與第1 2佈線l9b-3之第3 TMR元件25b-3、用以連接 第1 5佈線18b-4與第1 6佈線19b_4之第4 TMR元件25b-4、 係充當為電阻元件3 0而使用。另外，如圖2 2所示，用以 連接第1 5佈線i8b-4與第1 6佈線19b-4之TMR元件25 b， 係充當為保險絲元件5 0而利用。另外，如圖2 3所示，由 第1 4佈線17b’-4、第1 5佈線18b-4、以及位於這些第14、 第1 5佈線17b、4 、18b-4間之絕緣膜1 5，即可形成出電容 器6 1。此時，用以連接第1 5佈線l8b-4與第1 6佈線19b-4 之T M R元件2 5 b，係充當為接點6 0而利用。 若依照上述第七實施形態，則可分別獲得與第一至第三 實施形態相同之效果。 再者’在第七實施形態中，由於未按每一個TMR元件 形成讀出用開關元件，因此記憶格部之專有面積可使之比 第一至第四施形態更加縮小。 另外，資料讀出用之開關元件並非限定為MOSFET 14， 也可使用例如二極體。 [第八實施形態] 第八實施形態係將上述第一至第三實施形態中之記憶格 -30 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 535277 A7 ______B7 I、發明説明（27 ) " " 部結構加以變形，使TMR元件朝疊層方向疊層而構成之 第二疊層結構者《並且該第二疊層結構係將經予疊層的複 數個T M R元件連接成並聯，因此該經予並聯之τ M R元件 係共同使用讀出用位元線及讀出用字線之開關元件。 圖2 4至圖2 6係顯示關於本發明第八實施形態的半導體 記憶裝置之剖面圖。在第八實施形態中對於與第一至第三 實施形®相同之結構，則僅作簡略說明。 記憶格部，係在半導體基板1 i上將第1至第4 T M R元件 2 5 a-n朝疊層方向予以疊層’並使這些第1至第4 tmr元 件25a-n連接成並聯。在第八實施形態中雖舉例說明將四 個T M R元件25a-n予以疊層之情況，但τ μ R元件25a-n之 數目並非局限於此，可為任意數目。以下則以將四個 T M R元件25a-n予以疊層之情況為例，說明其具體結構。 第1至第4 TMR元件25a-n係分別設在寫入位元線26-n與 寫入字線27-11之交又點。在第1至第4 TMR元件25 a-n之一 端部連接有下部佈線18a-n，在第1至第4TMR元件25a-n 之另一端部則連接有上部佈線19a-n。 並且第1TMR元件25a-l之下部佈線18a-l，係介以接點 81a-l、23a-2及佈線17a-2而連接於第2 TMR元件25a-2之 下部佈線18a-2。該第2 TMR元件25a-2之下部佈線18a-2 ，係介以接點81a-2、23a-3及佈線17a-3而連接於第3 TMR元件25a-3之下部佈線18a-3。該第3 TMR元件25a-3 之下部佈線18a-3，係介以接點81a-3、23a-4及佈線17a-4 而連接於第4丁1^111元件25&-4之下部佈線18&-4。 ____ -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
535277 A7 ____B7 五、發明説明（28 ) 相對地，第1 TMR元件25a-l之上部佈線i9a-i，係介以 接點83a-l、而連接於第2TMR元件25a-2之上部佈線19a-2。該弟2 TMR元件25a-2之上部佈線19a-2，係介以接點 83a-2而連接於第3 TMR元件25a-3之上部佈線i9a-3。該 第3 T M R元件25 a-3之上部佈線19a-3，係介以接點83 a-3 而連接於第4丁1^11元件25&-4之上部佈線19&-4。 另在第1 T M R元件25a-1之下部佈線18a-1，則介以接點 23 a-1、22a、21a及佈線17 a-1、16a連接有作為讀出用開 關元件之MOSFET 14。在第4TMR元件25a-4之上部佈線 19a-4，則介以接點81a-4連接有作為讀出位元線82a。因 此經予串聯連接之第1至第4 TMR元件25a-n係共同使用 讀出用開關元件及讀出字線8 2 a。 採用此種疊層結構時，對於經予並聯連接之第1至第4 T M R元件25a-n中之任意的TMR元件，則以與上述第六實 施形態相同方法執行資料之寫入及讀出。 周邊電路部，係具有與第一至第三實施形態相同之結 構。亦即，如圖2 1所示，用以連接第3佈線18b-1與第4佈 線19b-l之第1 TMR元件25b-l、用以連接第7佈線18b-2與 第8佈線l9b-2之第2 TMR元件25b-2、用以連接第1 1佈線 18b-3與第12佈線19b-3之第3 TMR元件25b-3、用以連接 第1 5佈線l8b-4與第1 6佈線19b-4之第4 TMR元件25b-4、 係充當為電阻元件3 0而使用。另外，如圖2 2所示，用以 連接第1 5佈線18b-4與第1 6佈線19b-4之TMR元件25b， 係充當為保險絲元件5 0而利用。另外，如圖2 3所示，由 -32 _ 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ297公釐) 535277
第1 4佈線17b，-4、與第丨5佈線18b-4、與位於這些第工*、 第15佈線17b’-4 、l8b-4間之絕緣膜15，即可形成出電容 器61。此時，用以連接第15佈線18b_4與第16佈線ΐ9^4 之TMR元件25b，係充當為接點6〇而利用。 右依照上述第八實施形態，則可分別獲得與第一至第三 實施形態相同之效果。 再^，在第八實施形態中，由於未按每一個Tmr元件 形成讀出用開關元件，因此記憶格部之專有面積可使之比 第一至第四施形態更加縮小。 另外’貝料謂出用之開關元件並非限定為M〇SFet 14， 也可使用例如二極體。 [第九實施形態] 第九實施形態係將上述第一至第三實施形態中之記憶格 部結構加以變形，使TMR元件朝疊層方向疊層而構成之 第二璺層結構者。並且該第三疊層結構係將經予疊層的複 數個TMR元件之下部電極連接成串聯，因此該經予疊層 之複數個T M R元件係共同使用讀出用之開關元件。 圖27至圖29係顯示關於本發明第九實施形態的半導體 圮憶裝置之剖面圖。在第九實施形態中對於與第一至第三 實施形態相同之結構，則僅作簡略說明。 1己憶格部，係在半導體基板1 1上朝疊層方向疊層有第1 至第4 TMR元件25a-n。在第九實施形態中雖舉例說明將 四個TMR元件25a-n予以疊層之情況，但TMR元件25a_n 之數目並非局限於此，可為任意數目。以下則以將四個 -33 - 本紙張尺度適用巾g S家標準(CNS) Μ規格(⑽χ挪公爱) 535277 A7 _____B7 五、發明説明（30 ) T M R兀件25a-n予以疊層之情況為例，說明其具體結構。 第1至第4 TMR元件25a-n係分別設在寫入位元線26-n與 寫入字線27-n之交叉點。在第1至第4 tmR元件25a-n之一 端部連接有下部佈線18a-n，第1至第4TMR元件25a-n之 下部佈線18a-n，係介以接點22a_n、2 1 a、81a-n及佈線 17a-n連接於作為讀出用開關元件之m〇sfet 14。因此經 予璺層之第1至第4 TMR元件25a-n，係共同使用讀出用 開關元件。 採用此種叠層結構時，對於第1至第4 TMR元件25a-n中 之任意的TMR元件，則以與上述第一實施形態相同方法 實施資料之寫入及讀出。另外在讀出資料時，充當為開關 元件之MOSFET 14將為經予疊層的第1至第4 τ M R元件 25a-n所通用。 周邊電路部，係具有與第一至第三實施形態相同之結 構。亦即，如圖2 7所示，用以連接第丨2佈線1 8 b與第1 3 佈線20b-4之TMR元件25b，係充當為電阻元件3〇而使 用。另外，如圖28所示，用以連接第12佈線i8b與第13 佈線20b-4之T M R元件2 5 b，係充當為保險絲元件5 〇而利 用。另外，如圖2 9所示，由第1 1佈線i 7 b，- 4、第1 2佈線 18b-4、以及位於這些第11、第12佈線17b，-4 、18b間 之絕緣膜1 5，即可形成出電容器6 1。此時，用以連接第 12佈線18b與第13佈線20b-4之TMR元件25b，係充當為 接點6 0而利用。 若依照上述第九實施形態，則可分別獲得與第一至第三 — _____^34- 本紙張尺度適用巾@ @家標準(CNS) A4規格(21G X 297公爱) 535277 A7 B7 五、發明説明（31 ) 實施形態相同之效果。 再者，在第九實施形態中，由於未按每一個TMR元件 形成讀出用開關元件，因此記憶格部之專有面積可使之比 第一至第四施形態更加縮小。 另外，就圖2 7至圖2 9所示結構而言，其位元線26-n係 使之向與MOSFET 14之通道長度方向同一方向延伸，寫入 字線27-n則使之向與MOSFET 14之通道長度方向大約錯開 90度的方向延伸。然在第九實施形態中，也可使位元線 26- n及寫入字線27-n之延伸方向與上述方向成為相反。亦 即，如圖3 0至圖3 2所示，位元線26-n則使之向與MOSFET 14之通道長度方向大約錯開9 0度的方向延伸，寫入字線 27- n則使之向與MOSFET 14之通道長度方向同一方向延 伸，亦屬可行。 另外，資料讀出用之開關元件並非限定為MOSFET 14， 也可使用例如二極體。 本發明之其他有利條件及變形，對於熟悉技藝之人士當 可容易達成，因而本發明在其廣泛的可供應用之局面中， 上述詳細說明及代表性實施例並非用以限制本發明，在不 脫離本發明之精神或附加的申請專利範圍所定義之獨創性 構想範圍内，當可作各種變形。 例如，記憶元件3 1也可使用由兩個磁性層與為這些磁 性層所夾持的導體層構成之G M R (巨磁阻；Giant Magneto Resistive )，以替代T M R元件。另也可使用例如雙極電晶 體等，以替代作為讀出用開關元件而使用之MOSFET 14。 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. ABCD 535277 x、申请專利祀圍 1. 一種半導體記憶裝置，其特徵為具有記憶格部，與設在 該記憶格部之周邊的周邊電路部，且 上述記憶格部具有： 向第一方向延伸之第1佈線； 佈置於上述第1佈線之上方，且向與上述第一方向互 異的第二方向延伸之第2佈線； 佈置於上述第1佈線及第2佈線間之第3饰線；以及 第一磁阻效應元件，其係設在上述第i及第2佈線間之 上述第1及第2佈線的交叉點，且連接於上述第2及第3 佈線； 上述周邊電路部具有： 第4佈線； 佈置於上述第4佈線之上方的第5佈線；以及 第二磁阻效應元件，其係設在上述第4及第5佈線間， 且連接於上述第4及第5佈線，而充當為電阻元件、保 險絲元件及接點中之任一而使用。 2· —種半導體記憶裝置，其特徵為具有記憶格部，與設在 該記憶格部之周邊的周邊電路部，且 上述記憶格部具有·· 向第一方向延伸之第1饰線； 佈置於上述第1佈線之上方，且向與上述第一方向互 異的第二方向延伸之第2佈線；以及 第一磁阻效應元件，其係設在上述第1及第2佈線間之 上述第1及第2佈線的交叉點，且連接於上述第2及第3 -36-
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    六、申請專利範圍 佈線； 上述周邊電路部具有： 第4佈線； 佈置於上述第4佈線之上方的第5佈線；以 第二磁阻效應元件，其係設在上述〃 且連接於上述第4及第5佈線，而充告弟5佈線間’ 險絲元件而使用。 、為電阻元件或保 二種半導體記憶裝置，其特徵為具有記憶格部，與設在 邊尤憶格部之周邊的周邊電路部，且 上述記憶格部具有： 向第一方向延伸之第1佈線； 钸置於上述第1佈線之上方，且向與上述第一方向互 異的第二方向延伸之第2佈線； 伟置於上述第1佈線及第2佈線間之第3佈線；以及 複數個第一磁阻效應元件，其係設在上述第2及第3佈 線間之上述第1及第2佈線的交叉點，且連接於上述第2 及第3佈線，藉此以使其互相並排連接，· 上述周邊電路部具有·· 第4佈線； 佈置於上述第4佈線之上方的第5佈線；以及 第二磁阻效應元件，其係設在上述第4及第5佈線間， 且連接於上述第4及第5佈線，而充當為電阻元件、保 險絲元件及接點中之任一而使用。 4. 一種半導體記憶裝置，其特徵為具有記憶格部，與設在 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535277 A8 B8 C8 _________ D8 六、申請專利範圍 該記憶格部之周邊的周邊電路部，且 上述記憶格部具有’： 向第一方向延伸之第1佈線； 佈置於上述第1佈線之上方，且向與上述第一方向互 異的第二方向延伸之第2佈線； 第一磁阻效應元件，其係設在上述第丨及第2佈線間之 上述第1及第2佈線的交叉點，且具有一端部與另一端 部； 連接於上述第一磁阻效應元件之上述一端部之第3佈 線；以及 連接於上述第一磁阻效應元件之上述另一端部之第6 佈線；並將 具有上述各項之塊體疊層於半導體基板上，且使該叠 層的塊體内之上述第一磁阻效應元件連接成互相串聯$ 並聯； 上述周邊電路部具有： 第4佈線； 佈置於上述第4佈線之上方的第5佈線；以及 第二磁阻效應元件，其係設在上述第4及第5佛線間， 且連接於上述第4及第5佈線，而充當為電阻元件、保 險絲元件及接點中之任一而使用。 5. —種半導體記憶裝置，其特徵為具有記憶格部，與設在 該記憶格部之周邊的周邊電路部，且 上述記憶格部係具有： -38- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 535277
    向第一方向延伸之第1佈線； 佈置於上述第1佈線之上方，且向與上述第一方向互 異的第二方向延伸之第2佈線； 佈置於上述第1及第2佈線間之第3佈線；以及 第一磁阻效應元件，其係設在上述第2及第3佈線間之 上述第1及第2佈線的交叉點，且連接於上述第2及第3 佈線；並將
    裝 具有上述各項之塊體疊層於半導體基板上，且使該疊 層的塊體内之上述第3佈線互相連接； 上述周邊電路部具有： 第4佈線；
    佈置於上述第4佈線之上方的第5佈線；以及 第二磁阻效應元件，其係設在上述第4及第5佈線間， 且連接於上述第4及第5佈線，而充當為電阻元件、保 險絲元件及接點中之任一而使用。 6·如申請專利範圍第1項之半導體記憶裝置，其中更具有 連接於上述第一磁阻效應元件之電晶體或二極體。 7·如申請專利範圍第4項之半導體記憶裝置，其中更具 有： 連接於上述互相連接成串聯或並聯的第一磁阻效應元 件之一端部的電晶體或二極體； 連接於上述互相連接成串聯或並聯的第一磁阻效應元 件之另一端部的第7佈線。 8.如申請專利範圍第5項之半導體記憶裝置，其中更具有 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 535277 A8 B8 C8 --~-----— 加_ 7、申請專利瓦Ϊ 1 連接於互相連接的第3佈線之電晶體或二極體。 9.如申请專利範圍第i項之半導體記憶裝置，其中若使上 述第二磁阻效應元件充當為上述電阻元件而使用時： 則將上述第二磁阻效應元件朝上述第二延伸方向設置 複數個，並使這些複數個第二磁阻效應元件連接成串聯 或並聯’藉此以使上述電阻元件之電阻值產生變化。 10·如申請專利範圍第i項之半導體記憶裝置，其中若使上 述第一磁阻效應元件充當為上述電阻元件而使用時·· 則予以改變構成上述第二磁阻效應元件之一部分的非 磁性層之膜厚，藉此以使上述電阻元件之電阻值產生變 化° u·如申請專利範圍第1項之半導體記憶裝置，其中若使上 述第二磁阻效應元件充當為上述電阻元件而使用時： 則使構成上述第二磁阻效應元件之一部分的第一及第 二磁性層之磁化方向成為平行或反平行，藉此以使上述 電阻元件之電阻值產生變化。 12.如申请專利範圍第1項之半導體記憶裝置，其中若將上 述第二磁阻效應元件充當為上述接點而使用時則更具 有： 與上述第4佈線間隔而佈置之第8佈線；以及 形成於上述第8佈線與上述第4佈線間之絕緣膜；且 以上述絕緣膜，與上述第4佈線，與上述第8佈線形成 電容器。 13·如申請專利範圍第1項之半導體記憶裝置，其中上述第 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535277 A8 B8 C8 _______^D8___ 申請專利範圍 ^ — 一磁阻效應元件與上述第二磁阻效應元件係形成於同一 層。 H·如申請專利範圍第丨項之半導體記憶裝置，其中 上述第2佈線與上述第5佈線係形成於同一層， 上述第3佈線與上述第4佈線係形成於同一層。 15. 如申請專利範圍第1項之半導體記憶裝置，其中之第一 及第二磁阻效應元件為T M R元件或G M R元件。 16. 如申請專利範圍第1項之半導體記憶裝置，其中 上述第一及第二磁阻效應元件為TMR元件或GMR元 件， 上述TMR元件為包含一層的隧道接合層之單層隧道接 合結構，或包含兩層的雙層隧道接合結構。 17. 如申請專利範圍第3項之半導體記憶裝置，其中使電流 流通於上述第1佈線與上述第2或第3佈線中之一，藉此 以使第一或第二狀態寫入於上述複數個第一磁阻效應元 件中任意的第一磁阻效應元件。 18·如申請專利範圍第1 7項之半導體記憶裝置，其中 使第一電流流通於上述複數個第一磁阻效應元件，並 否己憶該第一電流之第一電流值， 經使上述第一或第二狀態再寫入於上述任意的第一磁 阻效應元件後，使第二電流流通於上述複數個第一磁阻 效應元件，並記憶該第二電流之第一電流值，且 將上述第一電流值與上述第二電流值加以比較，以辨 別寫入於上述任意的第一磁阻效應元件之上述第一或第 -41 - 本紙張尺度適用中® S家標準(CNS) Α4規格(210 X 297公釐） 535277 A B c D 六、申請專利範圍 二狀態。 19. 如申請專利範圍第4項之半導體記憶裝置，其中使電流 流通於上述第1佈線與上述第2或第3佈線中之一，以使 第一或第二狀態寫入於上述複數個第一磁阻效應元件中 任意的第一磁阻效應元件。 20. 如申請專利範圍第1 9項之半導體記憶裝置，其中 使第一電流流通於上述互相連接成串聯或並聯的第一 磁阻效應元件，並記憶該第一電流之第一電流值， 經使上述第一或第二狀態再寫入於上述任意的第一磁 阻效應元件後，使第二電流流通於上述互相連接成串聯 或並聯的第一磁阻效應元件，並記憶該第二電流之第一 電流值，且 將上述第一電流值與上述第二電流值加以比較，以辨 別寫入於上述任意的第一磁阻效應元件之上述第一或第 二狀態。 -42- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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