TWI469322B - Semiconductor memory device and manufacturing method thereof - Google Patents
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Description
本發明係關於半導體記憶裝置及其製造方法。
先前，在MRAM等之半導體記憶裝置中，電路設計上必須採用電阻元件。
例如，通常之記憶單元陣列之主動區域或使用閘極配線之繞線電阻元件，其薄片電阻低、寄生電容大、或溫度特性不良。根據如此之理由，該電阻元件在電路設計上多為規格外。
因此，有必要新穎地開發具有期望之薄片電阻與溫度特性等之電阻元件。
藉此，開發時間將長期化，又，會導致因追加新穎製程而引起之步驟成本增大。
根據實施例之半導體記憶裝置具備於半導體基板上配置電阻值可根據磁化方向變化之複數個記憶用MTJ元件之記憶單元陣列區域。半導體記憶裝置具備於前述半導體基板上、沿著第1方向及垂直於前述第1方向之第2方向配置複數個電阻用MTJ元件之電阻元件區域。平行於前述半導體基板之上表面之前述電阻用MTJ元件之第1剖面的面積，大於平行於前述半導體基板之前述上表面之前述記憶用MTJ元件之第2剖面的面積。
以下，基於圖式說明各實施例。再者，在以下之實施例中，作為半導體記憶裝置，以具有電阻值根據磁化方向變化之MTJ元件之MRAM為例進行說明。又，在以下之實施例中，雖是就適用於垂直磁化型MTJ元件之情形進行說明，但同樣亦可適用於平面磁化型MTJ元件。
圖1係顯示實施例1之半導體記憶裝置100之構成之方塊圖。又，圖2係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性串聯連接的佈局之一例之俯视圖。又，圖3係顯示沿著圖2之A-A線之剖面之一例的剖面圖。又，圖4係顯示圖1所示之半導體記憶裝置100之記憶單元陣列區域100a之佈局的一例之俯视圖。再者，各圖中為了簡單化，省略了層間絕緣膜、CMOS基板電路、及上部配線等之圖式。
如圖1所示，半導體記憶裝置100具備記憶單元陣列區域100a、電阻元件區域100b、及邏輯電路區域100c。再者，在圖1中，各區域雖各自作為1個區域而表示，但亦有分成2個以上進行配置之情形。
於邏輯電路區域100c中配置有例如控制包含記憶用MTJ元件Mm之記憶單元之動作等之控制電路、與連接於該記憶單元之位元線或字元線連接之驅動器、感測放大器等之邏輯電路。
又，記憶單元陣列區域100a於半導體基板1上沿著第1方向X及垂直於該第1方向X之第2方向Y，矩陣狀地配置有電
阻值可根據磁化方向變化之複數個記憶用MTJ(Magnetic Tunnel Junction：磁性穿隧接面)元件Mm(圖4)。
再者，該等複數個記憶用MTJ元件Mm亦可沿著第1方向X及第2方向Y鋸齒狀地配置。
又，電阻元件區域100b於半導體基板1上，沿著第1方向X及第2方向Y矩陣狀地配置有電阻值可根據磁化方向變化之複數個電阻用MTJ元件Mr(Mr1a、Mr1b、Mr2a~Mr2c、Mr3a、Mr3b、Mr4)(圖2)。
再者，在圖2中，作為一例，雖圖示於第1方向X排列有5個電阻用MTJ元件Mr，且於第2方向Y排列有3個電阻用MTJ元件Mr之情形，但除此之外，亦可沿著第1方向X及第2方向Y配置有複數個電阻用MTJ元件Mr。
又，該等複數個電阻用MTJ元件Mr亦可沿著第1方向X及第2方向Y鋸齒狀地配置。
又，該等複數個電阻用MTJ元件Mr係以即使在通常使用之範圍內通電亦不會磁化反轉(即，電阻值不會變化)之方式，設定所施加之電壓之範圍。
又，以下，一般性顯示電阻元件區域100b之電阻用MTJ元件之情形，因應所需，有標記為電阻用MTJ元件Mr之情形。
此處，如圖3所示，各電阻用MTJ元件Mr具有第1強磁性層4、障壁層5、第2強磁性層6之至少3層構造，且形成於下部電極3上。該各電阻用MTJ元件Mr係藉由嵌入絕緣膜13而嵌入。再者，記憶用MTJ元件Mm之構成亦相同。
第1及第2強磁性層4、6中，磁化方向固定者為固定層，因外部磁場或自旋轉矩而磁化方向反轉者為自由層。
即，第1及第2強磁性層中有一層為固定層，另一層為自由層。如此，在實施形態中，雖就MTJ元件具有上述3層構造之情形進行說明，但並非限定於3層構造，在不脫離其意旨之範圍內可進行各種變形。
再者，該自由層係由例如鈷、鐵、鎳、硼、鉑、鈀、鋱、鉭、鎢、銥、釕等金屬、或該等之合金或其積層膜形成。
又，該障壁層係由例如氧化鋁、氧化鎂等之金屬氧化膜形成。
又，下部電極3係由例如鈦、鉭、鎢、銅等或該等之氮化膜等形成。
又，如圖2所示，複數個電阻用MTJ元件Mr中於第1方向X鄰接之2個之第1及第2電阻用MTJ元件Mr1a、Mr2a(Mr1b、Mr2b)，經由下部電極3電性串聯連接。
即，第1電阻用MTJ元件Mr1a(Mr1b)之第1強磁性層4、與第2電阻用MTJ元件Mr2a(Mr2b)之第1強磁性層4藉由下部電極3電性連接。
再者，第2電阻用MTJ元件Mr2a、與在第1方向X鄰接於該第2電阻用MTJ元件Mr2a之第1電阻用MTJ元件Mr1b藉由上部電極8電性連接。
即，第2電阻用MTJ元件Mr2a之第2強磁性層6、與第1電阻用MTJ元件Mr1b之第2強磁性層6藉由上部電極8電性連
接。
又，第2電阻用MTJ元件Mr2b、與在第2方向Y鄰接於該第2電阻用MTJ元件Mr2a之第3電阻用MTJ元件Mr3b藉由上部電極8電性連接。
即，第2電阻用MTJ元件Mr2b之第2強磁性層6、與第3電阻用MTJ元件Mr3b之第2強磁性層6藉由上部電極8電性連接。
又，如圖2、圖4所示，複數個電阻用MTJ元件Mr之第1剖面及複數個記憶用MTJ元件Mm之第2剖面具有大致矩形之形狀。尤其是，該第1剖面為大致長方形，該第2剖面為大致正方形。
且，該第1剖面之第1方向X之邊長dx長於該第2剖面之第1方向X之邊長du(例如，相當於最小加工尺寸F)。例如，邊長dx為邊長du之2倍。
即，平行於半導體基板1之上表面之電阻用MTJ元件Mr之該第1剖面之面積(dx×dy)，大於平行於半導體基板1之上表面之記憶用MTJ元件Mm之該第2剖面之面積(dx×dy)。
藉此，如後所述，可提高電阻用MTJ元件Mr之耐熱擾動性，從而使電阻用MTJ元件Mr不會磁化反轉。
又，如圖2、圖4所示，例如，第1電阻用MTJ元件Mr1a(Mr1b)與第2電阻用MTJ元件Mr2a(Mr2b)之間的第1距離d1，較複數個記憶用MTJ元件Mm中鄰接之2個記憶用MTJ元件Mm間之基準距離da更短。該第1距離d1例如與半導體記憶裝置100之製造過程中之最小加工尺寸F相同程
度，為基準距離da之二分之一左右。
又，第1距離d1較藉由上部電極8電性串聯連接之第2MTJ元件Mr2a與第1電阻用MTJ元件Mr1b之間的第2距離d2更短。第1距離d1為例如第2距離d2之二分之一左右。
又，第1距離d1較未電性連接之鄰接於第2方向Y之電阻用MTJ元件Mr2a、Mr3a間之第3距離d3更短。第1距離d1為例如第3距離d3之三分之二左右。
根據以上之佈局，在使用後述之IBE(Ion Beam Etching：離子束蝕刻)之蝕刻時，可選擇性地進行蝕刻，以使下部電極3殘留在鄰接於第1方向X之第1、第2電阻用MTJ元件Mr1a、Mr2a(Mr1b、Mr2b)間。
此處，說明具有如上所述之構成之電阻用MTJ元件Mr之物理特性。
一般而言，期望電路元件之規格為例如薄片電阻ρs>100 Ω/□、電阻元件之溫度特性<0.1%/K、製程偏差3σ<10%等，且電阻元件之全部之波動<20%。
如上所述，在本實施例中，電阻用MTJ元件Mr相較於記憶用MTJ元件Mm面積較大。電阻用MTJ元件Mr與記憶用MTJ元件Mm因MTJ膜之構成相同，故電阻值與面積成反比例降低。
且，使MTJ元件作為電阻元件發揮功能之情形，不期望其電阻值進行「0」/「1」反轉。因此，使電阻用MTJ元件Mr之該第1剖面之面積例如為記憶用MTJ元件Mm之2倍以上，藉此，可提高耐熱擾動性，可不使磁化反轉。
此處，圖5係顯示實施例1之半導體記憶裝置100之電阻用MTJ元件Mr之電流電壓特性的一例之圖。又，圖6係顯示實施例1之半導體記憶裝置100之電阻用MTJ元件Mr之溫度特性的一例之圖。
再者，圖5、圖6中之電阻用MTJ元件Mr，其剖面積(尺寸)為80 nm×120 nm，其電阻值為6.2 kΩ。又，在圖5、圖6中，電阻用MTJ元件Mr為「0」狀態(自由層與固定層之磁化方向平行之狀態)。
如圖5所示，電阻用MTJ元件具有較先前之電阻元件更良好之線性度。電阻用MTJ元件Mr於「0」狀態、即自由層與固定層之磁化方向平行者相較於「1」狀態、即磁化方向反平行狀態，電流之線性度較佳。因此，電阻用MTJ元件宜在「0」狀態下使用。
又，如圖6所示，電阻用MTJ元件Mr具有良好之溫度特性(0.9895 Ω/K)，電阻值相對於溫度升降之變動較少。該溫度特性相當於0.01%/K，為先前之電阻元件之十分之一左右，非常良好。
再者，雖未圖示，但電阻用MTJ元件Mr之「1」狀態之溫度特性相較於「0」狀態之溫度特性為10倍左右，且有電阻之溫度變化。
因此，更好的是，電阻用MTJ元件Mr在「0」狀態、即自由層與固定層之磁化方向平行之狀態下，作為電阻元件發揮功能。
接著，說明具有如上所述之構成之半導體記憶裝置100
之製造方法的一例。
圖7至圖10係顯示實施例1之半導體記憶裝置100之電阻元件區域100b之製造方法的各步驟之一例之剖面圖。
首先，與一般之半導體記憶體製程相同，於半導體基板1上形成源極/汲極區域、閘極區域、位元線接觸配線等(未圖示)，且使層間絕緣膜2成膜(圖7)。
其次，如圖7所示，於半導體基板1上介隔層間絕緣膜2，依序成膜作為下部電極3之第1導電體層3a、作為MTJ元件之第1強磁性層4、障壁層5、及第2強磁性層6、以及例如包含具有導電性之TiN或Ta等之金屬硬質遮罩層7、及包含SiO2
等之絕緣膜之硬質遮罩層9。
再者，於硬質遮罩層9上成膜抗蝕膜11，並藉由光微影步驟，於形成電阻用MTJ元件Mr之區域上進行圖案化(圖7)。
且，將經圖案化之抗蝕膜11作為遮罩，選擇性地蝕刻硬質遮罩層9、金屬硬質遮罩層7，藉此，形成用於加工MTJ膜之遮罩膜。
且，將於形成電阻用MTJ元件Mr之區域上選擇性地形成之該遮罩膜作為遮罩，利用例如RIE(Reactive Ion Etching：反應性離子蝕刻)法等，選擇性地蝕刻金屬硬質遮罩層。
接著，如圖8所示，將經蝕刻之金屬硬質遮罩層7作為遮罩，利用例如離子束e之入射角相對半導體基板1之上表面之垂線傾斜之IBE(Ion Beam Etching：離子束蝕刻)法，將
MTJ膜(第2強磁性層6、障壁層5、及第1強磁性層4)進行蝕刻，而形成電阻用MTJ元件Mr，且選擇性地蝕刻第1導電體層3a，而形成下部電極3。
此處，如上所述，複數個電阻用MTJ元件Mr中鄰接於第1方向X之第1及第2電阻用MTJ元件Mr1a(Mr1b)、Mr2a(Mr2b)間之第1距離d1，較在矩陣狀地配置於記憶單元陣列區域100a之複數個記憶用MTJ元件Mm中鄰接之2個記憶用MTJ元件Mm間之基準距離da更短。
因此，在利用該IBE法之蝕刻中，在金屬硬質遮罩層7間之距離較短之第1及第2電阻用MTJ元件Mr1a(Mr1b)、Mr2a(Mr2b)間，藉由鄰接之電阻用MTJ元件Mr1a(Mr1b)、Mr2a(Mr2b)遮斷離子束e。藉此，第1導電體層3a之蝕刻會在中途停止。
另一方面，如上所述，例如第2電阻用MTJ元件Mr2a與在第1方向X鄰接於該第2電阻用MTJ元件Mr2a之電阻用MTJ元件Mr1b之間的第2距離d2，與基準距離da為相同程度，且較第1距離d1更長。
因此，在隔以第2距離d2之間隔而鄰接之電阻用MTJ元件Mr2a、Mr1b間，將第1導電體層3a蝕刻至層間絕緣膜2露出為止。
即，在空間狹窄之第1及第2電阻用MTJ元件Mr1a(Mr1b)、Mr2a(Mr2b)間，第1導電體層3a並未被完全蝕刻，而殘存第1導電體層3a，另一方面，在其他區域中，將第1導電體層3a蝕刻至層間絕緣膜2露出為止。
如此，以使在第1及第2電阻用元件Mr1a(Mr1b)、Mr2a(Mr2b)間殘存第1導電體層3a的方式，利用IBE法選擇性地蝕刻第1導電體層3a。
再者，在記憶單元陣列區域100a中，如上所述，由於具有鄰接之2個記憶用MTJ元件Mm間之基準距離da，故在鄰接之記憶用MTJ元件Mm間，將第1導電體層蝕刻至層間絕緣膜2露出為止。
藉此，在下部電極3之形成中，無需追加曝光，而可在鄰接之第1及第2電阻用MTJ元件Mr1a、Mr2a間連接下部電極3。
再者，該等電阻元件區域100b之步驟與記憶單元陣列區域100a之記憶單元之形成同時實施，藉此，可抑制製造成本之增加。
接著，以包含例如SiN、AlOx等之保護膜12包覆經加工之電阻用MTJ元件Mr，其後，以例如包含SiO2
等之嵌入絕緣膜13嵌入。其後，例如利用CMP法，將位於金屬硬質遮罩層7上之SiN等之保護膜12作為擋板，使嵌入絕緣膜13之上部平坦化。
接著，如圖9所示，例如，利用IBE法或RIE法進行回蝕，藉此使金屬硬質遮罩層7之上部露出。
即，藉由上述步驟，於半導體基板1上，以嵌入經蝕刻之第1導電體層3a(下部電極3)、第1強磁性層4、障壁層5、及第2強磁性層6，且至少金屬硬質遮罩層7之上部露出的方式，形成嵌入絕緣膜13。
接著，如圖10所示，使例如TiN、Ta、W等成膜，其後，藉由光微影步驟島狀地形成圖案。藉此，形成與露出之金屬硬質遮罩層7之上部電性連接之上部電極8。
藉此，例如，如上述之圖2所示，在第1方向X鄰接之第2電阻用NTJ元件Mr2a與第1電阻用MTJ元件Mr1b藉由上部電極8電性連接，且在第2方向Y鄰接之第2電阻用MTJ元件Mr2b與第3電阻用MTJ元件Mr3b亦藉由上部電極8電性連接。
藉由以上之步驟，可於電阻元件區域100b形成使複數個電阻用MTJ元件Mr電性串聯連接而構成之具有任意高電阻值之電阻元件。
再者，如上所述，藉由將電阻用MTJ元件Mr電性串聯連接之構成，可使各電阻元件具有之電阻值平均化。即，亦可抑制由複數個電阻用MTJ元件構成之電阻元件間之電阻值之不均。
其後，將矽氧化膜等之層間絕緣膜14堆積，實施配線步驟等，從而完成半導體記憶裝置100之製造步驟。
如上所述，利用半導體記憶裝置100之上述製造方法，在電阻元件區域內，一方面可抑制製造成本之增加，並形成串聯電性連接之電阻用MTJ元件。
如上所述，根據本實施例1之半導體記憶裝置及其製造方法，可一面抑制製造成本之增加，一面使串聯連接之MTJ元件作為期望之特性之電阻體發揮功能。
在上述之實施例1中，已說明鄰接之電阻用MTJ元件藉由下部電極電性串聯連接之構成之一例。
但，若鄰接之電阻用MTJ元件電性串聯連接，則可形成電阻元件。
因此，在本實施例2中，說明鄰接之電阻用MTJ元件藉由位元線接觸配線而電性串聯連接之構成之一例。
圖11係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性串聯連接的佈局之其他例之俯視圖。又，圖12係顯示沿著圖11之A-A線之剖面之一例的剖面圖。再者，在圖11、12中，與圖2、圖3之符號相同之符號係顯示與實施例1相同之構成。
如圖11、圖12所示，例如第1及第2電阻用MTJ元件Mr1a、Mr2a(Mr1b、Mr2b)係經由電性連接於下部電極3之位元線接觸配線CB而電性串聯連接。
再者，鄰接之位元線接觸配線CB間藉由層間絕緣膜2絕緣。又，此處，位元線接觸配線CB電性連接於形成於半導體基板1上之主動區域AA。又，在半導體基板1中，鄰接之主動區域AA間形成有STI(Shallow Trench Isolation：淺槽隔離層)等，從而絕緣。
即，第1電阻用MTJ元件Mr1a(Mr1b)之第1強磁性層4、與第2電阻用MTJ元件Mr2a(Mr2b)之第1強磁性層4係藉由位元線接觸配線CB電性連接。
此處，在上述之實施例1中，對MTJ元件之加工條件有所制約。
但，如圖11、圖12所示，在MTJ之加工中，不論鄰接空間寬度，均將下部電極3完全蝕刻。
藉此，如上所述，在本實施例2中，第1電阻用MTJ元件Mr1a(Mr1b)與第2電阻用MTJ元件Mr2a(Mr2b)可取代下部電極3，藉由位元線接觸配線CB進行導通。
再者，該情形時，在位元線接觸配線CB之電阻值較高之情形下，電阻元件之電阻值之設計上，必須亦考慮該電阻值。
再者，半導體記憶裝置100之其他構成與實施例1相同。
如上所述，根據本實施例2之半導體記憶裝置，可一面抑制製造成本之增加，一面使串聯連接之MTJ元件作為期望之特性之電阻體發揮功能。
在本實施例3中，說明鄰接之電阻用MTJ元件藉由主動區域電性串聯連接之構成之一例。
圖13係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性串聯連接的佈局之又一其他例之俯視圖。又，圖14係顯示沿著圖13之A-A線之剖面之一例的剖面圖。再者，在圖13、14中，與圖2、圖3、圖11、圖12之符號相同之符號係顯示與實施例1、2相同之構成。
如圖13、圖14所示，例如，第1及第2電阻用MTJ元件Mr1a、Mr2a(Mr1b、Mr2b)經由形成於半導體基板1上之主動區域AA電性串聯連接。電阻用MTJ元件Mr與主動區域
AA之間係藉由下部電極3與位元線接觸配線CB而電性連接。
再者，與實施例2相同，鄰接之位元線接觸配線CB間藉由層間絕緣膜2得以絕緣。又，此處，位元線接觸配線CB電性連接於形成於半導體基板1上之主動區域AA。又，在半導體基板1中，鄰接之主動區域AA間形成有STI等，從而絕緣。
即，第1電阻用MTJ元件Mr1a(Mr1b)之第1強磁性層4、與第2電阻用MTJ元件Mr2a(Mr2b)之第1強磁性層4藉由位元線接觸配線CB電性連接。
此處，在上述之實施例1中，對MTJ元件之加工條件有所制約。
但，如圖11、圖12所示，在MTJ之加工中，不論鄰接空間寬度，均將下部電極3完全蝕刻。
藉此，如上所述，在本實施例2中，第1電阻用MTJ元件Mr1a(Mr1b)與第2電阻用MTJ元件Mr2a(Mr2b)可取代下部電極3，藉由主動區域AA進行導通。
再者，該情形時，在位元線接觸配線CB及主動區域AA之電阻值較高之情形下，電阻元件之電阻值之設計上必須亦考慮該等電阻值。
再者，半導體記憶裝置100之其他構成與實施例1、2相同。
如上所述，根據本實施例3之半導體記憶裝置，可一面抑制製造成本之增加，一面使串聯連接之MTJ元件作為期
望之特性之電阻體發揮功能。
在上述之實施例1至3中，已說明鄰接之電阻用MTJ元件電性串聯連接之構成之一例。
即，提供電路電阻與記憶用MTJ元件同程度或較高之任意電阻值者。
但，電路設計上亦存在供給與記憶用MTJ元件同程度或較低之電阻體之必要性。
因此，在本實施例4中，說明鄰接之電阻用MTJ元件電性串聯連接之構成之一例。
圖15係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之一例之俯視圖。又，圖16係顯示沿著圖15之B-B線之剖面之一例的剖面圖。再者，在圖15、16中，與圖2、圖3之符號相同之符號係顯示與實施例1相同之構成。再者，在圖15、圖16中，為了簡單，省略了層間絕緣膜、半導體基板等。
如圖15、圖16所示，例如，複數個電阻用MTJ元件中在前述第1方向X鄰接之第1及第2電阻用MTJ元件Mr1a、Mr2a，經由電性連接於下部電極3之位元線接觸配線CB電性連接，進而藉由上部電極8電性連接。
此處，第1電阻用MTJ元件Mr1a之第1強磁性層4、與第2電阻用MTJ元件Mr2a之第1強磁性層4藉由位元線接觸配線CB電性連接，第1電阻用MTJ元件Mr1a之第2強磁性層6、與第2電阻用MTJ元件Mr2a之第2強磁性層6藉由上部電極8
電性連接。
即，第1及第2電阻用MTJ元件Mr1a、Mr2a電性並聯連接於上部電極8、與位元線接觸配線CB之間。
再者，鄰接之位元線接觸配線CB間係藉由層間絕緣膜2得以絕緣。
再者，該情形時，在電阻元件之電阻值之設計中，位元線接觸配線CB之電阻值高之情形，有必要亦考慮該電阻值。
此處，圖17至圖19係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之其他例之俯視圖。
如圖17、圖18所示，與圖15之例相比較，可進一步電性並聯連接更多之電阻用MTJ元件Mr。藉此，可進一步更低地設計電阻元件之電阻值。
又，如圖19所示，上部電極8亦可應因所需進行分割，以較其更上層之配線並聯連接。藉由使用複數個電阻用MTJ元件Mr，可抑制製程偏差、例如由尺寸偏差而引起之電阻偏差等。
如上所述，藉由將複數個電阻用MTJ元件Mr電性並聯連接於上部電極8與位元線接觸配線CB之間而構成電阻元件，可較低地設計該電阻元件之電阻值。
再者，半導體記憶裝置100之其他構成與實施例1相同。
如上所述，根據本實施例4之半導體記憶裝置，可一面抑制製造成本之增加，一面使串聯連接之MTJ元件作為期
望之電阻體發揮功能。
在本實施例5中，說明鄰接之電阻用MTJ元件電性並聯連接之構成之其他例。
圖20係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之一例之俯視圖。又，圖21係顯示沿著圖20之B-B線之剖面之一例的剖面圖。再者，在圖20、21中，與圖2、圖3之符號相同之符號係顯示與實施例1相同之構成。
如圖20、圖21所示，例如複數個電阻用MTJ元件中在前述第1方向X鄰接之第1及第2電阻用MTJ元件Mr1a、Mr2a，經由電性連接於下部電極3之主動區域AA而電性連接，進而藉由上部電極8電性連接。
此處，第1電阻用MTJ元件Mr1a之第1強磁性層4、與第2電阻用MTJ元件Mr2a之第1強磁性層4藉由主動區域AA而電性連接，第1電阻用MTJ元件Mr1a之第2強磁性層6、與第2電阻用MTJ元件Mr2a之第2強磁性層6藉由上部電極8而電性連接。
即，第1及第2電阻用MTJ元件Mr1a、Mr2a電性並聯連接於上部電極8、與主動區域AA之間。
再者，鄰接之位元線接觸配線CB間係藉由層間絕緣膜2得以絕緣。又，此處，位元線接觸配線CB電性連接於形成於半導體基板1上之主動區域AA。又，在半導體基板1中，鄰接之主動區域AA間形成有STI等，從而絕緣。
再者，該情形時，在電阻元件之電阻值之設計中，位元線接觸配線CB及主動區域AA之電阻值較高之情形，有必要亦考慮該電阻值。
此處，圖22及圖23係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之其他例之俯視圖。
如圖22、圖23所示，與圖20之例相比較，可進一步電性並聯連接更多之電阻用MTJ元件Mr。藉此，可進一步更低地設計電阻元件之電阻值。
如上所述，藉由將複數個電阻用MTJ元件Mr電性並聯連接於上部電極8與主動區域AA之間而構成電阻元件，可較低地設計該電阻元件之電阻值。
如上所述，根據本實施例5之半導體記憶裝置，可一面抑制製造成本之增加，一面使串聯連接之MTJ元件作為期望之特性之電阻體發揮功能。
在本實施例6中，說明用以降低電阻用MTJ元件之電阻值之構成之一例。
圖24係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之佈局的一例之俯視圖。又，圖25係顯示沿著圖24之B-B線之剖面之一例的剖面圖。再者，在圖24、25中，與圖2、圖3之符號相同之符號係顯示與實施例1相同之構成。再者，在圖24、圖25中，為簡單化，省略了配線、接觸件、層間絕緣膜、及半導體基板等。
如圖24、圖25所示，電阻用MTJ元件Mr之第1剖面之第1方向X之邊長dx，設定為較該第2剖面之第1方向X之邊長du(例如，相當於最小加工尺寸F)更長。再者，亦可將該第1剖面之第2方向Y之邊長dy設定為較該第2剖面之第2方向Y之邊長du(例如，相當於最小加工尺寸F)更長。
藉此，可較低地設計該電阻元件之電阻值。
再者，半導體記憶裝置100之其他構成與實施例1相同。
如上所述，根據本實施例6之半導體記憶裝置，可一面抑制製造成本之增加，一面使串聯連接之MTJ元件作為期望之特性之電阻體發揮功能。
在本實施例7中，說明鄰接之電阻用MTJ元件電性並聯連接之構成之又一其他例。
圖26係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之又一其他例之俯視圖。又，圖27係顯示沿著圖26之B-B線之剖面之一例的剖面圖。再者，在圖26、27中，與圖2、圖3之符號相同之符號係顯示與實施例1相同之構成。再者，在圖26、圖27中，為簡單化，省略了層間絕緣膜、半導體基板等。
如圖26、圖27所示，例如複數個電阻用MTJ元件中在前述第1方向X鄰接之第1及第2電阻用MTJ元件Mr1a、Mr2a經由下部電極3電性連接，進而藉由上部電極8電性連接。
此處，第1電阻用MTJ元件Mr1a之第1強磁性層4、與第2
電阻用MTJ元件Mr2a之第1強磁性層4藉由下部電極3電性連接，第1電阻用MTJ元件Mr1a之第2強磁性層6、與第2電阻用MTJ元件Mr2a之第2強磁性層6藉由上部電極8電性連接。
即，第1及第2電阻用MTJ元件Mr1a、Mr2a電性並聯連接於上部電極8、與下部電極3之間。
再者，與實施例1相同，以利用IBE法不完全地蝕刻下部電極3之方式，例如，將鄰接之電阻用MTJ元件Mr間之第1及第2方向X、Y之距離d設定為較該第2剖面之第1方向X之邊長du(例如，相當於最小加工尺寸F)更短。
藉此，各電阻用MTJ元件Mr共通地電性連接於下部電極3。
此處，圖28係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之其他例之俯視圖。
如圖28所示，與圖26之例相比較，可進一步電性並聯連接更多之電阻用MTJ元件Mr。藉此，可進一步更低地設計電阻元件之電阻值。
如上所述，藉由將複數個電阻用MTJ元件Mr電性並聯連接於上部電極8與下部電極3之間而構成電阻元件，可較低地設計該電阻元件之電阻值。
再者，半導體記憶裝置100之其他構成與實施例1相同。
如上所述，根據本實施例7之半導體記憶裝置，可一面抑制製造成本之增加，一面使串聯連接之MTJ元件作為期
望之特性之電阻體發揮功能。
又，如以上之各實施例中所說明，電阻用MTJ元件Mr在電路設計上，可設計成非正規之圖案或任意之電阻值。
再者，實施形態為示例，發明之範圍並非限定於該等。
1‧‧‧半導體基板
2‧‧‧層間絕緣膜
3‧‧‧下部電極
3a‧‧‧第1導電體層
4‧‧‧第1強磁性層
5‧‧‧障壁層
6‧‧‧第2強磁性層
7‧‧‧金屬硬質遮罩層
8‧‧‧上部電極
9‧‧‧硬質遮罩層
11‧‧‧抗蝕膜
12‧‧‧保護膜
13‧‧‧絕緣膜
14‧‧‧層間絕緣膜
100‧‧‧半導體記憶裝置
100a‧‧‧記憶單元陣列區域
100b‧‧‧電阻元件區域
100c‧‧‧邏輯電路區域
AA‧‧‧主動區域
CB‧‧‧位元線接觸配線
d‧‧‧鄰接之電阻用MTJ元件Mr間之第1及第2方向X、Y之距離
d1‧‧‧第1距離
d2‧‧‧第2距離
d3‧‧‧第3距離
da‧‧‧基準距離
du‧‧‧邊長
dx‧‧‧邊長
dy‧‧‧邊長
e‧‧‧離子束
Mm‧‧‧記憶用MTJ元件
Mr‧‧‧電阻用MTJ元件
Mr1a‧‧‧電阻用MTJ元件
Mr1b‧‧‧電阻用MTJ元件
Mr2a‧‧‧電阻用MTJ元件
Mr2b‧‧‧電阻用MTJ元件
Mr2c‧‧‧電阻用MTJ元件
Mr3a‧‧‧電阻用MTJ元件
Mr3b‧‧‧電阻用MTJ元件
Mr4‧‧‧電阻用MTJ元件
STI‧‧‧淺槽隔離層
圖1係顯示實施例1之半導體記憶裝置100之構成之方塊圖。
圖2係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性串聯連接的佈局之一例之俯視圖。
圖3係顯示沿著圖2之A-A線之剖面之一例的剖面圖。
圖4係顯示圖1所示之半導體記憶裝置100之記憶單元陣列區域100a之佈局的一例之俯視圖。
圖5係顯示實施例1之半導體記憶裝置100之電阻用MTJ元件Mr之電流電壓特性的一例之圖。
圖6係顯示實施例1之半導體記憶裝置100之電阻用MTJ元件Mr之溫度特性的一例之圖。
圖7係顯示實施例1之半導體記憶裝置100之電阻元件區域100b之製造方法的步驟之一例之剖面圖。
圖8係顯示接續圖7之實施例1之半導體記憶裝置100之電阻元件區域100b的製造方法之步驟之一例之剖面圖。
圖9係顯示接續圖8之實施例1之半導體記憶裝置100之電阻元件區域100b的製造方法之步驟之一例之剖面圖。
圖10係顯示接續圖9之實施例1之半導體記憶裝置100之
電阻元件區域100b的製造方法之步驟之一例之剖面圖。
圖11係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性串聯連接的佈局之其他例之俯視圖。
圖12係顯示沿著圖11之A-A線之剖面之一例的剖面圖。
圖13係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性串聯連接的佈局之又一其他例之俯視圖。
圖14係顯示沿著圖13之A-A線之剖面之一例的剖面圖。
圖15係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之一例之俯視圖。
圖16係顯示沿著圖15之B-B線之剖面之一例的剖面圖。
圖17係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之其他例之俯視圖。
圖18係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之其他例之俯視圖。
圖19係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之其他例之俯視圖。
圖20係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之一例之俯
視圖。
圖21係顯示沿著圖20之B-B線之剖面之一例的剖面圖。
圖22係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之其他例之俯視圖。
圖23係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之其他例之俯視圖。
圖24係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之佈局的一例之俯視圖。
圖25係顯示沿著圖24之B-B線之剖面之一例的剖面圖。
圖26係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之又一其他例之俯視圖。
圖27係顯示沿著圖26之B-B顯示之剖面之一例的剖面圖。
圖28係顯示圖1所示之半導體記憶裝置100之電阻元件區域100b之電阻用MTJ元件電性並聯連接的佈局之其他例之俯視圖。
100‧‧‧半導體記憶裝置
100a‧‧‧記憶單元陣列區域
100b‧‧‧電阻元件區域
100c‧‧‧邏輯電路區域
Claims (16)
- 一種半導體記憶裝置，其特徵為包含：記憶單元陣列區域，其係於半導體基板上配置有電阻值可對應於藉由自旋轉矩(spin transfer torque)而反轉之磁化方向來變化之複數個記憶用MTJ元件；及電阻元件區域，其係於前述半導體基板上，沿著第1方向及垂直於前述第1方向之第2方向配置有電阻值可對應於藉由自旋轉矩而反轉之磁化方向來變化之複數個電阻用MTJ元件；且平行於前述半導體基板之上表面之前述電阻用MTJ元件之第1剖面之面積，大於平行於前述半導體基板之前述上表面之前述記憶用MTJ元件之第2剖面之面積。
- 如請求項1之半導體記憶裝置，其中前述複數個電阻用MTJ元件中，在前述第1方向鄰接之第1及第2電阻用MTJ元件電性串聯連接。
- 如請求項2之半導體記憶裝置，其中前述第1及第2電阻用MTJ元件經由下部電極、電性連接於前述下部電極之位元線接觸配線、或電性連接於前述位元線接觸配線且形成於半導體基板上之主動區域中之任一者電性串聯連接。
- 如請求項2之半導體記憶裝置，其中前述第2電阻用MTJ元件、與在前述第1或第2方向相鄰於前述第2電阻用MTJ元件之第3電阻用MTJ元件係藉由上部電極電性連接。
- 如請求項2之半導體記憶裝置，其中前述第1電阻用MTJ 元件與前述第2電阻用MTJ元件之間的第1距離，較前述複數個記憶用MTJ元件中相鄰之2個記憶用MTJ元件間之基準距離更短。
- 如請求項4之半導體記憶裝置，其中前述第1距離較前述第2電阻用MTJ元件與前述第3電阻用MTJ元件之間的第2距離更短。
- 如請求項1之半導體記憶裝置，其中前述複數個電阻用MTJ元件中，在前述第1方向相鄰之第1及第2電阻用MTJ元件電性並聯連接。
- 如請求項7之半導體記憶裝置，其中前述第1電阻用MTJ元件與前述第2電阻用MTJ元件經由形成於前述半導體基板上之主動區域、形成於前述主動區域上之位元線接觸配線、或連接於前述位元線接觸配線之下部電極中之任一者電性連接。
- 如請求項7之半導體記憶裝置，其中前述第1電阻用MTJ元件與前述第2電阻用MTJ元件係藉由上部電極電性連接。
- 如請求項2之半導體記憶裝置，其中前述複數個電阻用MTJ元件之上述第1剖面及前述複數個記憶用MTJ元件之前述第2剖面具有大致矩形之形狀；且前述第1剖面之前述第1方向之邊長長於前述第2剖面之邊長。
- 一種半導體記憶裝置之製造方法，其特徵為其係製造在電阻元件區域中、於半導體基板上形成沿著第1方向及 垂直於前述第1方向之第2方向配置之複數個電阻用MTJ元件之半導體記憶裝置者，且包含以下步驟：於前述半導體基板上，依序成膜作為下部電極之第1導電體層、作為MTJ元件之第1強磁性層、障壁層、及第2強磁性層、以及具有導電性之金屬硬質遮罩層；將於形成前述電阻用MTJ元件之區域上選擇性地形成之遮罩膜作為遮罩，選擇性地蝕刻前述金屬硬質遮罩層；將經蝕刻之前述金屬硬質遮罩層作為遮罩，利用離子束之入射角相對前述半導體基板之上表面之垂線傾斜之IBE法，將前述第2強磁性層、前述障壁層、及前述第1強磁性層進行蝕刻，而形成電阻用MTJ元件，且選擇性地蝕刻前述第1導電體層，而形成下部電極；於前述半導體基板上，以嵌入經蝕刻之前述第1導電體層、前述第1強磁性層、前述障壁層、及前述第2強磁性層，且至少前述金屬硬質遮罩層之上部露出的方式，形成嵌入絕緣膜；及形成與露出之前述金屬硬質遮罩層之上部電性連接之上部電極；且前述複數個電阻用MTJ元件中，於前述第1方向鄰接之第1及第2電阻用MTJ元件間之第1距離，較配置於記憶單元陣列區域之複數個記憶用MTJ元件中相鄰之2個電阻用MTJ元件間之基準距離更短。
- 如請求項11之半導體記憶裝置之製造方法，其係以在前 述第1及第2電阻用元件間殘存前述第1導電體層的方式，利用上述IBE法選擇性地蝕刻前述第1導電體層。
- 如請求項11之半導體記憶裝置之製造方法，其中前述第1距離較前述第2電阻用MTJ元件與在前述第1或第2方向鄰接於該第2電阻用MTJ元件之第3電阻用MTJ元件之間的第2距離更短。
- 如請求項12之半導體記憶裝置之製造方法，其中前述第1距離較前述第2電阻用MTJ元件與在前述第1或第2方向鄰接於該第2電阻用MTJ元件之第3電阻用MTJ元件之間的第2距離更短。
- 如請求項13之半導體記憶裝置之製造方法，其中前述第2電阻用MTJ元件與前述第3電阻用MTJ元件，藉由前述上部電極電性連接。
- 如請求項14之半導體記憶裝置之製造方法，其中前述第2電阻用MTJ元件與前述第3電阻用MTJ元件，藉由前述上部電極電性連接。
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