WO2012169241A1 - 半導体記憶装置およびその製造方法 - Google Patents

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semiconductor memory
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昌由 岩山
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株式会社 東芝
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    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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    • H10N50/10—Magnetoresistive devices

Definitions

  • the present invention relates to a semiconductor memory device and a manufacturing method thereof.
  • a semiconductor memory device such as an MRAM requires a resistance element in circuit design.
  • a routing resistance element using an active area or gate wiring of a normal memory cell array has low sheet resistance, large parasitic capacitance, or poor temperature characteristics. For these reasons, the resistance element often falls outside the standard in circuit design.
  • the semiconductor memory device includes a memory cell array region in which a plurality of memory MTJ elements whose resistance values can be changed according to the magnetization direction are arranged on a semiconductor substrate.
  • the semiconductor memory device includes a resistance element region in which a plurality of resistance MTJ elements are arranged on the semiconductor substrate along a first direction and a second direction perpendicular to the first direction.
  • the area of the first cross section of the resistance MTJ element parallel to the top surface of the semiconductor substrate is larger than the area of the second cross section of the memory MTJ element parallel to the top surface of the semiconductor substrate.
  • FIG. 1 is a block diagram illustrating the configuration of the semiconductor memory device 100 according to the first embodiment.
  • FIG. 2 is a plan view showing an example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in series.
  • FIG. 3 is a cross-sectional view showing an example of a cross section taken along line AA of FIG.
  • FIG. 4 is a plan view showing an example of the layout of the memory cell array region 100a of the semiconductor memory device 100 shown in FIG.
  • FIG. 5 is a diagram illustrating an example of current-voltage characteristics of the resistance MTJ element Mr of the semiconductor memory device 100 according to the first embodiment.
  • FIG. 1 is a block diagram illustrating the configuration of the semiconductor memory device 100 according to the first embodiment.
  • FIG. 2 is a plan view showing an example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in series.
  • FIG. 3 is a
  • FIG. 6 is a diagram illustrating an example of temperature characteristics of the resistance MTJ element Mr of the semiconductor memory device 100 according to the first embodiment.
  • FIG. 7 is a cross-sectional view illustrating an example of the process of the manufacturing method in the resistance element region 100b of the semiconductor memory device 100 according to the first embodiment.
  • FIG. 8 is a cross-sectional view illustrating an example of the process of the manufacturing method in the resistance element region 100b of the semiconductor memory device 100 according to the first embodiment, following FIG.
  • FIG. 9 is a cross-sectional view illustrating an example of the process of the manufacturing method in the resistance element region 100b of the semiconductor memory device 100 according to the first embodiment, following FIG. FIG.
  • FIG. 10 is a cross-sectional view illustrating an example of the process of the manufacturing method in the resistance element region 100b of the semiconductor memory device 100 according to the first embodiment, which is subsequent to FIG.
  • FIG. 11 is a plan view showing another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in series.
  • FIG. 12 is a cross-sectional view showing an example of a cross section taken along line AA of FIG.
  • FIG. 13 is a plan view showing still another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in series.
  • FIG. 14 is a cross-sectional view showing an example of a cross section taken along line AA of FIG. FIG.
  • FIG. 15 is a plan view showing an example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • 16 is a cross-sectional view showing an example of a cross section taken along line BB of FIG.
  • FIG. 17 is a plan view showing another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • FIG. 18 is a plan view showing another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • FIG. 18 is a plan view showing another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • FIG. 19 is a plan view showing another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • FIG. 20 is a plan view showing an example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • FIG. 21 is a cross-sectional view showing an example of a cross section taken along line BB in FIG.
  • FIG. 22 is a plan view showing another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • FIG. 23 is a plan view showing another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • 24 is a plan view showing an example of the layout of the resistive element region 100b of the semiconductor memory device 100 shown in FIG.
  • FIG. 25 is a cross-sectional view showing an example of a cross section taken along line BB in FIG.
  • FIG. 26 is a plan view showing still another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • 27 is a cross-sectional view showing an example of a cross section taken along line BB of FIG.
  • FIG. 28 is a plan view showing another example of a layout in which resistance MTJ elements in resistance element region 100b of semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • an MRAM having an MTJ element whose resistance value changes according to the magnetization direction will be described as an example of a semiconductor memory device.
  • the present invention is applied to a perpendicular magnetization type MTJ element.
  • the present invention can be similarly applied to a planar magnetization type MTJ element.
  • FIG. 1 is a block diagram illustrating the configuration of the semiconductor memory device 100 according to the first embodiment.
  • FIG. 2 is a plan view showing an example of a layout in which the resistance MTJ elements in the resistance element region 100b of the semiconductor memory device 100 shown in FIG. 1 are electrically connected in series.
  • FIG. 3 is a cross-sectional view showing an example of a cross section taken along line AA of FIG.
  • FIG. 4 is a plan view showing an example of the layout of the memory cell array region 100a of the semiconductor memory device 100 shown in FIG. In each figure, illustration of an interlayer insulating film, a CMOS substrate circuit, an upper wiring, etc. is omitted for simplicity.
  • the semiconductor memory device 100 includes a memory cell array region 100a, a resistance element region 100b, and a logic circuit region 100c.
  • each area is represented as one area, but may be divided into two or more areas.
  • a control circuit that controls the operation of a memory cell including the memory MTJ element Mm, a driver connected to the bit line or word line connected to the memory cell, a logic such as a sense amplifier, etc.
  • the circuit is arranged.
  • a plurality of storage MTJ (Magnetic Tunnel Junction) elements Mm whose resistance value can be changed according to the magnetization direction are arranged on the semiconductor substrate 1 in the first direction X and the first direction X. 4 are arranged in a matrix along a second direction Y perpendicular to (FIG. 4).
  • MTJ Magnetic Tunnel Junction
  • the plurality of storage MTJ elements Mm may be arranged in a staggered manner along the first direction X and the second direction Y.
  • the resistance element region 100b includes a plurality of resistance MTJ elements Mr (Mr1a, Mr1b, Mr2a to Mr2c, Mr3a, Mr3b, Mr4) whose resistance value can be changed according to the magnetization direction on the semiconductor substrate 1.
  • Mr resistance MTJ elements Mr (Mr1a, Mr1b, Mr2a to Mr2c, Mr3a, Mr3b, Mr4) whose resistance value can be changed according to the magnetization direction on the semiconductor substrate 1.
  • Mr resistance MTJ elements
  • FIG. 2 illustrates, as an example, a case where five resistance MTJ elements Mr are arranged in the first direction X and three resistance MTJ elements Mr are arranged in the second direction Y. However, a plurality of resistance MTJ elements Mr may be arranged along the first direction X and the second direction Y.
  • the plurality of resistance MTJ elements Mr may be arranged in a staggered manner along the first direction X and the second direction Y.
  • a range of applied voltages is set so that the plurality of resistance MTJ elements Mr are not reversed in magnetization (that is, the resistance value does not change) even when energized in a range in which they are normally used.
  • the resistance MTJ element in the resistance element region 100b when the resistance MTJ element in the resistance element region 100b is generally indicated, it may be expressed as a resistance MTJ element Mr as necessary.
  • each resistance MTJ element Mr has at least a three-layer structure of a first ferromagnetic layer 4, a barrier layer 5, and a second ferromagnetic layer 6. 3 is formed.
  • Each of the resistance MTJ elements Mr is buried with a buried insulating film 13.
  • the configuration of the storage MTJ element Mm is the same.
  • the one whose magnetization direction is fixed is the fixed layer, and the one whose magnetization direction is reversed by an external magnetic field or spin transfer torque is the free layer.
  • one of the first and second ferromagnetic layers is a fixed layer and the other is a free layer.
  • the embodiment describes the case where the MTJ element has the above-described three-layer structure.
  • the MTJ element is not limited to the three-layer structure, and various modifications can be made without departing from the spirit of the MTJ element. It is.
  • the free layer is formed of, for example, a metal such as cobalt, iron, nickel, boron, platinum, palladium, terbium, tantalum, tungsten, iridium, ruthenium, or an alloy thereof or a laminated film thereof.
  • a metal such as cobalt, iron, nickel, boron, platinum, palladium, terbium, tantalum, tungsten, iridium, ruthenium, or an alloy thereof or a laminated film thereof.
  • the barrier layer is formed of a metal oxide film such as alumina or magnesium oxide.
  • the lower electrode 3 is formed of, for example, titanium, tantalum, tungsten, copper, or a nitride film thereof.
  • two first and second resistance MTJ elements Mr1a and Mr2a (Mr1b and Mr2b) adjacent in the first direction X among the plurality of resistance MTJ elements Mr are composed of lower electrodes. 3 are electrically connected in series.
  • the first ferromagnetic layer 4 of the first resistance MTJ element Mr1a (Mr1b) and the first ferromagnetic layer 4 of the second resistance MTJ element Mr2a (Mr2b) are electrically connected by the lower electrode 3. Connected.
  • the second resistor MTJ element Mr2a and the first resistor MTJ element Mr1b adjacent to the second resistor MTJ element Mr2a in the first direction X are electrically connected by the upper electrode 8. ing.
  • the second ferromagnetic layer 6 of the second resistance MTJ element Mr 2 a and the second magnetic layer 6 of the first resistance MTJ element Mr 1 b are electrically connected by the upper electrode 8.
  • the second resistance MTJ element Mr2b and the third resistance MTJ element Mr3b adjacent to the second resistance MTJ element Mr2a in the second direction Y are electrically connected by the upper electrode 8. ing.
  • the second ferromagnetic layer 6 of the second resistance MTJ element Mr2b and the second ferromagnetic layer 6 of the third resistance MTJ element Mr3b are electrically connected by the upper electrode 8. .
  • the first cross section of the plurality of resistance MTJ elements Mr and the second cross section of the plurality of storage MTJ elements Mm have a substantially rectangular shape.
  • the first cross section is substantially rectangular and the second cross section is substantially square.
  • the length dx of the side in the first direction X of the first cross section is longer than the length du of the side in the first direction X of the second cross section (for example, corresponding to the minimum processing dimension F). ,long.
  • the side length dx is twice the side length du.
  • the area (dx ⁇ dy) of the first cross section of the resistance MTJ element Mr parallel to the upper surface of the semiconductor substrate 1 is equal to that of the second cross section of the memory MTJ element Mm parallel to the upper surface of the semiconductor substrate 1. It is larger than the area (dx ⁇ dy).
  • the resistance to thermal disturbance of the resistance MTJ element Mr can be increased, and the magnetization of the resistance MTJ element Mr can be prevented from being reversed.
  • the first distance d1 between the first resistance MTJ element Mr1a (Mr1b) and the second resistance MTJ element Mr2a (Mr2b) has a plurality of It is shorter than the reference distance da between two adjacent memory MTJ elements Mm among the memory MTJ elements Mm.
  • the first distance d1 is, for example, about the same as the minimum processing dimension F in the manufacturing process of the semiconductor memory device 100, and is about a half of the reference distance da.
  • the first distance d1 is shorter than the second distance d2 between the second MTJ element Mr2a and the first resistance MTJ element Mr1b electrically connected in series by the upper electrode 8.
  • the first distance d1 is, for example, about one half of the second distance d2.
  • the first distance d1 is shorter than the third distance d3 between the resistance MTJ elements Mr2a and Mr3a adjacent in the second direction Y that are not electrically connected.
  • the first distance d1 is, for example, about two thirds of the third distance d3.
  • the lower electrode 3 is interposed between the first and second resistance MTJ elements Mr1a, Mr2a (Mr1b, Mr2b) adjacent to each other in the first direction X during etching using IBE (Ion Beam Etching) described later. Can be selectively etched so as to remain.
  • IBE Ion Beam Etching
  • the specifications of the circuit element are, for example, sheet resistance ⁇ s> 100 ⁇ / ⁇ , temperature characteristics of the resistance element ⁇ 0.1% / K, process variation 3 ⁇ ⁇ 10%, and all fluctuations of the resistance element are ⁇ 20. % Is desirable.
  • the resistance MTJ element Mr has a larger area than the memory MTJ element Mm.
  • the resistance MTJ element Mr and the memory MTJ element Mm have the same MTJ film configuration, and therefore the resistance value decreases in inverse proportion to the area.
  • the resistance value be inverted by “0” / “1”. Therefore, by setting the area of the first cross section of the resistance MTJ element Mr to, for example, twice or more that of the memory MTJ element Mm, it is possible to increase thermal disturbance resistance and prevent magnetization reversal.
  • FIG. 5 is a diagram illustrating an example of a current-voltage characteristic of the resistance MTJ element Mr of the semiconductor memory device 100 according to the first embodiment.
  • FIG. 6 is a diagram illustrating an example of temperature characteristics of the resistance MTJ element Mr of the semiconductor memory device 100 according to the first embodiment.
  • the resistance MTJ element Mr in FIGS. 5 and 6 has a cross-sectional area (size) of 80 nm ⁇ 120 nm and a resistance value of 6.2 k ⁇ . 5 and 6, the resistance MTJ element Mr is in the “0” state (the magnetization directions of the free layer and the fixed layer are parallel).
  • the resistance MTJ element has better linearity than the conventional resistance element.
  • the linearity of the current is better in the “0” state, that is, when the magnetization directions of the free layer and the fixed layer are parallel compared to the “1” state, that is, the magnetization direction is antiparallel. . Therefore, it is desirable to use the resistance MTJ element in the “0” state.
  • the resistance MTJ element Mr has good temperature characteristics (0.9895 ⁇ / K), and the resistance value does not fluctuate as the temperature rises and falls.
  • This temperature characteristic corresponds to 0.01% / K, which is about one-tenth of a conventional resistance element, which is very good.
  • the temperature characteristic of the resistance MTJ element Mr in the “1” state has a temperature change of the resistance by about 10 times compared to the temperature characteristic in the “0” state.
  • the resistance MTJ element Mr function as a resistance element in the “0” state, that is, in a state where the magnetization directions of the free layer and the fixed layer are parallel.
  • FIG. 7 to 10 are cross-sectional views showing an example of each process of the manufacturing method in the resistance element region 100b of the semiconductor memory device 100 of the first embodiment.
  • a source / drain region, a gate region, a bit line contact wiring and the like are formed on a semiconductor substrate 1 and an interlayer insulating film 2 is formed ( FIG. 7).
  • the layer 5, the second ferromagnetic layer 6, the metal hard mask layer 7 made of, for example, conductive TiN or Ta, and the hard mask layer 9 made of an insulating film such as SiO 2 are formed in this order.
  • a resist film 11 is formed on the hard mask layer 9, and is patterned on a region where the resistance MTJ element Mr is formed by a lithography process (FIG. 7).
  • the hard mask layer 9 and the metal hard mask layer 7 are selectively etched to form a mask film for processing the MTJ film.
  • the metal hard mask layer is selectively etched by, for example, the RIE (Reactive Ion Etching) method using the mask film selectively formed on the region for forming the resistance MTJ element Mr as a mask.
  • RIE reactive Ion Etching
  • the etched metal hard mask layer 7 as a mask, for example, an IBE (Ion Beam Etching) method in which the incident angle of the ion beam e is inclined with respect to the normal to the upper surface of the semiconductor substrate 1.
  • the MTJ film (second ferromagnetic layer 6, barrier layer 5, first ferromagnetic layer 4) is etched to form a resistance MTJ element Mr and the first conductor layer 3a is selectively etched.
  • the lower electrode 3 is formed.
  • the first resistance MTJ elements Mr1a (Mr1b) and Mr2a (Mr2b) adjacent to each other in the first direction X The distance d1 is shorter than the reference distance da between two adjacent resistance MTJ elements Mm among the plurality of memory MTJ elements Mm arranged in a matrix in the memory cell array region 100a.
  • the adjacent resistance MTJ element Mr1a (Mr1b) between the first and second resistance MTJ elements Mr1a (Mr1b) and Mr2a (Mr2b) having a short distance between the metal hard mask layers 7 is used.
  • the ion beam e is shielded by Mr2a (Mr2b).
  • d2 is approximately the same as the reference distance da and is longer than the first distance d1.
  • the first conductor layer 3a is etched between the adjacent resistance MTJ elements Mr2a and Mr1b at the second distance d2 until the interlayer insulating film 2 is exposed.
  • the first conductor layer 3a is not completely etched between the first and second resistance MTJ elements Mr1a (Mr1b) and Mr2a (Mr2b) that become narrow spaces. On the other hand, in the other regions, the first conductor layer 3a is etched until the interlayer insulating film 2 is exposed.
  • the first conductor layer 3a is selectively formed by the IBE method so that the first conductor layer 3a remains between the first and second resistance elements Mr1a (Mr1b) and Mr2a (Mr2b). Etch into.
  • the first conductor is interposed between the adjacent storage MTJ elements Mm.
  • the layer is etched until the interlayer insulating film 2 is exposed.
  • these steps in the resistive element region 100b can be performed simultaneously with the formation of the memory cells in the memory cell array region 100a, thereby suppressing an increase in manufacturing cost.
  • the processed resistance MTJ element Mr is covered with a protective film 12 made of, for example, SiN, AlO x or the like, and then embedded with an embedded insulating film 13 made of, for example, SiO 2 or the like. Thereafter, the upper portion of the buried insulating film 13 is planarized by, for example, CMP using the protective film 12 such as SiN on the metal hard mask layer 7 as a stopper.
  • the upper portion of the metal hard mask layer 7 is exposed by etching back, for example, by the IBE method or the RIE method.
  • the first conductor layer 3 a lower electrode 3
  • the first ferromagnetic layer 4 the barrier layer 5, and the second ferromagnetic layer 6 that are etched on the semiconductor substrate 1 by the above-described process are formed.
  • a buried insulating film 13 is formed so as to be buried and at least an upper portion of the metal hard mask layer 7 is exposed.
  • TiN, Ta, W or the like is formed, and then a pattern is formed in an island shape by a lithography process. Thereby, the upper electrode 8 electrically connected to the upper part of the exposed metal hard mask layer 7 is formed.
  • the second resistance MTJ element Mr2a and the first resistance MTJ element Mr1b adjacent in the first direction X are electrically connected by the upper electrode 8.
  • the second resistance MTJ element Mr2b and the third resistance MTJ element Mr3b adjacent in the second direction Y are also electrically connected by the upper electrode 8.
  • a resistance element having an arbitrary high resistance value configured by connecting a plurality of resistance MTJ elements Mr electrically in series can be formed in the resistance element region 100b.
  • the resistance value of each resistance element is averaged by the configuration in which the resistance MTJ elements Mr are electrically connected in series. That is, it is possible to suppress variations in resistance values between resistance elements constituted by a plurality of resistance MTJ elements.
  • an interlayer insulating film 14 such as a silicon oxide film is deposited, a wiring process and the like are performed, and the manufacturing process of the semiconductor memory device 100 is completed.
  • the above-described manufacturing method of the semiconductor memory device 100 can form the MTJ elements for resistance electrically connected in series while suppressing an increase in manufacturing cost in the resistance element region.
  • the MTJ elements connected in series can function as a resistor having desired characteristics while suppressing an increase in manufacturing cost.
  • a resistance element can be formed.
  • FIG. 11 is a plan view showing another example of the layout in which the resistance MTJ elements in the resistance element region 100b of the semiconductor memory device 100 shown in FIG. 1 are electrically connected in series.
  • FIG. 12 is a cross-sectional view showing an example of a cross section taken along the line AA of FIG. 11 and 12, the same reference numerals as those in FIGS. 2 and 3 indicate the same configurations as those in the first embodiment.
  • the first and second resistance MTJ elements Mr1a and Mr2a are connected via the bit line contact wiring CB electrically connected to the lower electrode 3. Are electrically connected in series.
  • the adjacent bit line contact wirings CB are insulated by the interlayer insulating film 2.
  • the bit line contact wiring CB is electrically connected to the active area AA formed in the semiconductor substrate 1.
  • STI Shallow Trench Isolation
  • the first ferromagnetic layer 4 of the first resistance MTJ element Mr1a (Mr1b) and the first ferromagnetic layer 4 of the second resistance MTJ element Mr2a (Mr2b) are connected to the bit line contact wiring CB. Are electrically connected.
  • Example 1 there were restrictions on the processing conditions of the MTJ element.
  • the lower electrode 3 is completely etched regardless of the adjacent space width.
  • the first resistance MTJ element Mr1a (Mr1b) and the second resistance MTJ element Mr2a (Mr2b) are replaced by the bit line instead of the lower electrode 3. It becomes possible to conduct by the contact wiring CB.
  • the other configuration of the semiconductor memory device 100 is the same as that of the first embodiment.
  • the MTJ elements connected in series can function as a resistor having desired characteristics while suppressing an increase in manufacturing cost.
  • FIG. 13 is a plan view showing still another example of the layout in which the resistance MTJ elements in the resistance element region 100b of the semiconductor memory device 100 shown in FIG. 1 are electrically connected in series.
  • FIG. 14 is a cross-sectional view showing an example of a cross section taken along line AA of FIG. 13 and 14, the same reference numerals as those in FIGS. 2, 3, 11, and 12 indicate the same configurations as those in the first and second embodiments.
  • the first and second resistance MTJ elements Mr1a and Mr2a are electrically connected in series via the active area AA formed in the semiconductor substrate 1. It is connected to the.
  • the resistance MTJ element Mr and the active area AA are electrically connected via the lower electrode 3 and the bit line contact wiring CB.
  • adjacent bit line contact wirings CB are insulated by the interlayer insulating film 2.
  • the bit line contact wiring CB is electrically connected to the active area AA formed in the semiconductor substrate 1.
  • STI or the like is formed between adjacent active areas AA and insulated.
  • the first ferromagnetic layer 4 of the first resistance MTJ element Mr1a (Mr1b) and the first ferromagnetic layer 4 of the second resistance MTJ element Mr2a (Mr2b) are connected to the bit line contact wiring CB. Are electrically connected.
  • Example 1 there were restrictions on the processing conditions of the MTJ element.
  • the lower electrode 3 is completely etched regardless of the adjacent space width.
  • the first resistance MTJ element Mr1a (Mr1b) and the second resistance MTJ element Mr2a (Mr2b) are replaced with the active area instead of the lower electrode 3. It becomes possible to conduct by AA.
  • the other configuration of the semiconductor memory device 100 is the same as in the first and second embodiments.
  • the MTJ elements connected in series can function as a resistor having desired characteristics while suppressing an increase in manufacturing cost.
  • the circuit resistance provides an arbitrary resistance value that is the same as or higher than that of the memory MTJ element.
  • FIG. 15 is a plan view showing an example of a layout in which the resistance MTJ elements in the resistance element region 100b of the semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • FIG. 16 is a cross-sectional view showing an example of a cross section taken along line BB in FIG. 15 and 16, the same reference numerals as those in FIGS. 2 and 3 indicate the same configurations as those in the first embodiment.
  • an interlayer insulating film, a semiconductor substrate, and the like are omitted.
  • the first and second resistance MTJ elements Mr1a and Mr2a adjacent in the first direction X are electrically connected to the lower electrode 3.
  • the first ferromagnetic layer 4 of the first resistance MTJ element Mr1a and the first ferromagnetic layer 4 of the second resistance MTJ element Mr2a are electrically connected by the bit line contact wiring CB.
  • the second ferromagnetic layer 6 of the first resistance MTJ element Mr1a and the second ferromagnetic layer 6 of the second resistance MTJ element Mr2a are electrically connected by the upper electrode 8. .
  • first and second resistance MTJ elements Mr1a and Mr2a are electrically connected in parallel between the upper electrode 8 and the bit line contact wiring CB.
  • the adjacent bit line contact wirings CB are insulated by the interlayer insulating film 2.
  • FIGS. 17 to 19 are plan views showing other examples of the layout in which the resistance MTJ elements in the resistance element region 100b of the semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • resistance MTJ elements Mr may be electrically connected in parallel.
  • the resistance value of the resistance element can be further designed to be lower.
  • the upper electrode 9 may be divided as necessary and connected in parallel by a higher layer wiring.
  • a plurality of resistance MTJ elements Mr it is possible to suppress process variation, for example, resistance variation due to size variation.
  • a resistance value of the resistance element is obtained. Can be designed low.
  • the other configuration of the semiconductor memory device 100 is the same as that of the first embodiment.
  • the MTJ elements connected in series can function as a resistor having desired characteristics while suppressing an increase in manufacturing cost.
  • FIG. 20 is a plan view showing an example of a layout in which the resistance MTJ elements in the resistance element region 100b of the semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • FIG. 21 is a cross-sectional view showing an example of a cross section taken along line BB in FIG. 20 and 21, the same reference numerals as those in FIGS. 2 and 3 indicate the same configurations as those in the first embodiment.
  • the first and second resistance MTJ elements Mr1a and Mr2a adjacent in the first direction X are electrically connected to the lower electrode 3.
  • the first ferromagnetic layer 4 of the first resistance MTJ element Mr1a and the first ferromagnetic layer 4 of the second resistance MTJ element Mr2a are electrically connected by the active area AA
  • the second ferromagnetic layer 6 of the first resistance MTJ element Mr1a and the second ferromagnetic layer 6 of the second resistance MTJ element Mr2a are electrically connected by the upper electrode 8.
  • first and second resistance MTJ elements Mr1a and Mr2a are electrically connected in parallel between the upper electrode 8 and the active area AA.
  • the adjacent bit line contact wirings CB are insulated by the interlayer insulating film 2.
  • the bit line contact wiring CB is electrically connected to the active area AA formed in the semiconductor substrate 1.
  • STI or the like is formed between adjacent active areas AA and insulated.
  • FIGS. 22 and 23 are plan views showing other examples of the layout in which the resistance MTJ elements in the resistance element region 100b of the semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • resistance MTJ elements Mr may be electrically connected in parallel as compared with the example of FIG. Thereby, the resistance value of the resistance element can be further designed to be lower.
  • the resistance value of the resistance element is lowered. Can be designed.
  • the MTJ elements connected in series can function as a resistor having desired characteristics while suppressing an increase in manufacturing cost.
  • Example 6 an example of a configuration for reducing the resistance value of the resistance MTJ element will be described.
  • FIG. 24 is a plan view showing an example of the layout of the resistive element region 100b of the semiconductor memory device 100 shown in FIG.
  • FIG. 25 is a cross-sectional view showing an example of a cross section taken along line BB in FIG. 24 and 25, the same reference numerals as those in FIGS. 2 and 3 indicate the same configurations as those in the first embodiment.
  • wiring, contacts, an interlayer insulating film, a semiconductor substrate, and the like are omitted for simplicity.
  • the length dx of the side in the first direction X of the first cross section of the resistance MTJ element Mr is the length of the side in the first direction X of the second cross section. It is set longer than du (for example, corresponding to the minimum processing dimension F). Further, the length dy of the side in the second direction Y of the first cross section is made longer than the length du of the side in the second direction Y of the second cross section (for example, corresponding to the minimum processing dimension F). It may be set longer.
  • the resistance value of the resistance element can be designed low.
  • the other configuration of the semiconductor memory device 100 is the same as that of the first embodiment.
  • the MTJ elements connected in series can function as a resistor having desired characteristics while suppressing an increase in manufacturing cost.
  • FIG. 26 is a plan view showing still another example of a layout in which resistance MTJ elements in the resistance element region 100b of the semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • FIG. 27 is a cross-sectional view showing an example of a cross section taken along line BB of FIG. 26 and 27, the same reference numerals as those in FIGS. 2 and 3 indicate the same configurations as those in the first embodiment. 26 and 27, the interlayer insulating film, the semiconductor substrate, and the like are omitted for simplicity.
  • the first and second resistance MTJ elements Mr1a and Mr2a adjacent in the first direction X are connected via the lower electrode 3. They are electrically connected and further electrically connected by the upper electrode 8.
  • the first ferromagnetic layer 4 of the first resistance MTJ element Mr1a and the first ferromagnetic layer 4 of the second resistance MTJ element Mr2a are electrically connected by the lower electrode 3
  • the second ferromagnetic layer 6 of the first resistance MTJ element Mr1a and the second ferromagnetic layer 6 of the second resistance MTJ element Mr2a are electrically connected by the upper electrode 8.
  • first and second resistance MTJ elements Mr1a and Mr2a are electrically connected in parallel between the upper electrode 8 and the lower electrode 3.
  • the distance d between the first and second directions X and Y between the adjacent resistance MTJ elements Mr is The length is set to be shorter than the length du (for example, equivalent to the minimum processing dimension F) of the side in the first direction X of the second cross section.
  • each MTJ element Mr for resistance is electrically connected to the lower electrode 3 in common.
  • FIG. 28 is a plan view showing another example of the layout in which the resistance MTJ elements in the resistance element region 100b of the semiconductor memory device 100 shown in FIG. 1 are electrically connected in parallel.
  • resistance MTJ elements Mr may be electrically connected in parallel. Thereby, the resistance value of the resistance element can be further designed to be lower.
  • the other configuration of the semiconductor memory device 100 is the same as that of the first embodiment.
  • the MTJ elements connected in series can function as a resistor having desired characteristics while suppressing an increase in manufacturing cost.
  • the resistance MTJ element Mr can be designed to have an irregular pattern or an arbitrary resistance value in circuit design.

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Abstract

　半導体記憶装置は、磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ素子が、半導体基板上に配置されたメモリセルアレイ領域を備える。半導体記憶装置は、複数の抵抗用ＭＴＪ素子が、前記半導体基板上に第１の方向および前記第１の方向に垂直な第２の方向に沿って配置された抵抗素子領域を備える。前記半導体基板の上面に平行な前記抵抗用ＭＴＪ素子の第１の断面の面積は、前記半導体基板の前記上面に平行な前記記憶用ＭＴＪ素子の第２の断面の面積よりも、大きい。

Description

半導体記憶装置およびその製造方法
　半導体記憶装置およびその製造方法に関する。
　従来、ＭＲＡＭ等の半導体記憶装置では、回路設計において抵抗素子を必要とする。
　例えば、通常のメモリセルアレイのアクティブエリアやゲート配線を使用した引き回し抵抗素子は、シート抵抗が低く、寄生容量が大きく、または、温度特性が悪くなる。このような理由より、該抵抗素子は、回路設計上、規格外になることが多い。
　したがって、所望のシート抵抗や温度特性等を有した抵抗素子を新規に開発する必要がある。
　これにより、開発期間が長期化し、また、新規プロセス追加による工程コストが増大してしまう。
　実施例に従った半導体記憶装置は、磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ素子が、半導体基板上に配置されたメモリセルアレイ領域を備える。半導体記憶装置は、複数の抵抗用ＭＴＪ素子が、前記半導体基板上に第１の方向および前記第１の方向に垂直な第２の方向に沿って配置された抵抗素子領域を備える。前記半導体基板の上面に平行な前記抵抗用ＭＴＪ素子の第１の断面の面積は、前記半導体基板の前記上面に平行な前記記憶用ＭＴＪ素子の第２の断面の面積よりも、大きい。
図１は、実施例１に係る半導体記憶装置１００の構成を示すブロック図である。 図２は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトの一例を示す平面図である。 図３は、図２のＡ－Ａ線に沿った断面の一例を示す断面図である。 図４は、図１に示す半導体記憶装置１００のメモリセルアレイ領域１００ａのレイアウトの一例を示す平面図である。 図５は、実施例１に係る半導体記憶装置１００の抵抗用ＭＴＪ素子Ｍｒの電流電圧特性の一例を示す図である。 図６は、実施例１に係る半導体記憶装置１００の抵抗用ＭＴＪ素子Ｍｒの温度特性の一例を示す図である。 図７は、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の工程の一例を示す断面図である。 図８は、図７に続く、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の工程の一例を示す断面図である。 図９は、図８に続く、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の工程の一例を示す断面図である。 図１０は、図９に続く、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の工程の一例を示す断面図である。 図１１は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトの他の例を示す平面図である。 図１２は、図１１のＡ－Ａ線に沿った断面の一例を示す断面図である。 図１３は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトのさらに他の例を示す平面図である。 図１４は、図１３のＡ－Ａ線に沿った断面の一例を示す断面図である。 図１５は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。 図１６は、図１５のＢ－Ｂ線に沿った断面の一例を示す断面図である。 図１７は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。 図１８は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。 図１９は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。 図２０は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。 図２１は、図２０のＢ－Ｂ線に沿った断面の一例を示す断面図である。 図２２は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。 図２３は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。 図２４は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂのレイアウトの一例を示す平面図である。 図２５は、図２４のＢ－Ｂ線に沿った断面の一例を示す断面図である。 図２６は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトのさらに他の例を示す平面図である。 図２７は、図２６のＢ－Ｂ線に沿った断面の一例を示す断面図である。 図２８は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
　以下、各実施例について、図面に基づいて説明する。なお、以下の実施例では、半導体記憶装置として、磁化方向に応じて抵抗値が変化するＭＴＪ素子を有するＭＲＡＭを例に、説明する。また、以下の実施例では、垂直磁化型のＭＴＪ素子に適用した場合について説明するが、平面磁化型のＭＴＪ素子についても同様に適用可能である。
　図１は、実施例１に係る半導体記憶装置１００の構成を示すブロック図である。また、図２は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトの一例を示す平面図である。また、図３は、図２のＡ－Ａ線に沿った断面の一例を示す断面図である。また、図４は、図１に示す半導体記憶装置１００のメモリセルアレイ領域１００ａのレイアウトの一例を示す平面図である。なお、各図では、簡単のため、層間絶縁膜、ＣＭＯＳ基板回路、上部配線等の図示を省略している。
　図１に示すように、半導体記憶装置１００は、メモリセルアレイ領域１００ａと、抵抗素子領域１００ｂと、論理回路領域１００ｃと、を備える。なお、図１において、各領域は、各１つの領域として表されているが、２つ以上に分かれて配置されている場合もある。
　論理回路領域１００ｃには、例えば、記憶用ＭＴＪ素子Ｍｍを含むメモリセルの動作等を制御する制御回路、該メモリセルに接続されたビット線やワード線に接続されたドライバ、センスアンプ等の論理回路が配置されている。
　また、メモリセルアレイ領域１００ａは、磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ（Ｍａｇｅｎｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）素子Ｍｍが、半導体基板１上に第１の方向Ｘおよびこの第１の方向Ｘに垂直な第２の方向Ｙに沿ってマトリクス状に配置されている（図４）。
　なお、これらの複数の記憶用ＭＴＪ素子Ｍｍは、第１の方向Ｘおよび第２の方向Ｙに沿って千鳥状に配置されていてもよい。
　また、抵抗素子領域１００ｂは、磁化方向に応じて抵抗値が変化可能な複数の抵抗用ＭＴＪ素子Ｍｒ（Ｍｒ１ａ、Ｍｒ１ｂ、Ｍｒ２ａ～Ｍｒ２ｃ、Ｍｒ３ａ、Ｍｒ３ｂ、Ｍｒ４）が、半導体基板１上に第１の方向Ｘおよび第２の方向Ｙに沿ってマトリクス状に配置されている（図２）。
　なお、図２では、一例として、第１の方向Ｘに５個の抵抗用ＭＴＪ素子Ｍｒが配列され、第２の方向Ｙに３個の抵抗用ＭＴＪ素子Ｍｒが配列されている場合を図示しているが、その他、第１の方向Ｘおよび第２の方向Ｙに沿って複数の抵抗用ＭＴＪ素子Ｍｒが配置されていてもよい。
　また、これらの複数の抵抗用ＭＴＪ素子Ｍｒは、第１の方向Ｘおよび第２の方向Ｙに沿って千鳥状に配置されていてもよい。
　また、これらの複数の抵抗用ＭＴＪ素子Ｍｒは、通常使用される範囲で通電しても磁化反転しない（すなわち、抵抗値が変化しない）ように、印加される電圧の範囲が設定される。
　また、以下、抵抗素子領域１００ｂの抵抗用ＭＴＪ素子を一般的に示す場合は、必要に応じて、抵抗用ＭＴＪ素子Ｍｒと表記することがある。
　ここで、図３に示すように、各抵抗用ＭＴＪ素子Ｍｒは、第１の強磁性層４、バリア層５、第２の強磁性層６の少なくとも３層構造を有しており、下部電極３上に形成されている。この各抵抗用ＭＴＪ素子Ｍｒは、埋め込み絶縁膜１３により埋め込まれている。なお、記憶用ＭＴＪ素子Ｍｍの構成も同様である。
　第１および第２の強磁性層４、６のうち、磁化方向が固定されている方が固定層であり、外部磁場あるいはスピントランスファートルクによって磁化方向が反転する方が自由層である。
　すなわち、第１および第２強磁性層のうちどちらか一方は固定層で、他方は自由層である。このように、実施形態では、ＭＴＪ素子は上記３層構造を有する場合について説明しているが、３層構造に限定されるのではなく、その趣旨を逸脱しない範囲で種々に変形することが可能である。
　なお、該自由層は、例えば、コバルト、鉄、ニッケル、ホウ素、白金、パラジウム、テルビニウム、タンタル、タングステン、イリジウム、ルテニウム等の金属、あるいはこれらの合金やその積層膜で形成される。
　また、該バリア層は、例えば、アルミナ、酸化マグネシウム等の金属酸化膜で形成される。
　また、下部電極３は、例えば、チタン、タンタル、タングステン、銅等あるいはそれらの窒化膜等で形成される。
　また、図２に示すように、複数の抵抗用ＭＴＪ素子Ｍｒのうち第１の方向Ｘで隣接する２つの第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ（Ｍｒ１ｂ、Ｍｒ２ｂ）は、下部電極３を介して、電気的に直列に接続されている。
　すなわち、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）の第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）の第１の強磁性層４とが、下部電極３により電気的に接続されている。
　さらに、第２の抵抗用ＭＴＪ素子Ｍｒ２ａと、この第２の抵抗用ＭＴＪ素子Ｍｒ２ａに第１の方向Ｘで隣接する第１の抵抗用ＭＴＪ素子Ｍｒ１ｂとは、上部電極８により電気的に接続されている。
　すなわち、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第２の強磁性層６と、第１の抵抗用ＭＴＪ素子Ｍｒ１ｂの第２の磁性層６が、上部電極８により電気的に接続されている。
　また、第２の抵抗用ＭＴＪ素子Ｍｒ２ｂと、この第２の抵抗用ＭＴＪ素子Ｍｒ２ａに第２の方向Ｙで隣接する第３の抵抗用ＭＴＪ素子Ｍｒ３ｂとは、上部電極８により電気的に接続されている。
　すなわち、第２の抵抗用ＭＴＪ素子Ｍｒ２ｂの第２の強磁性層６と、第３の抵抗用ＭＴＪ素子Ｍｒ３ｂの第２の強磁性層６とが、上部電極８により電気的に接続されている。
　また、図２、図４に示すように、複数の抵抗用ＭＴＪ素子Ｍｒの第１の断面および複数の記憶用ＭＴＪ素子Ｍｍの第２の断面は、略矩形の形状を有する。特に、該第１の断面は、略長方形であり、該第２の断面は、略正方形である。
　そして、該第１の断面の第１の方向Ｘの辺の長さｄｘは、該第２の断面の第１の方向Ｘの辺の長さｄｕ（例えば、最小加工寸法Ｆに相当）よりも、長い。例えば、辺の長さｄｘは、辺の長さｄｕの２倍である。
　すなわち、半導体基板１の上面に平行な抵抗用ＭＴＪ素子Ｍｒの該第１の断面の面積（ｄｘ×ｄｙ）は、半導体基板１の上面に平行な記憶用ＭＴＪ素子Ｍｍの該第２の断面の面積（ｄｘ×ｄｙ）よりも、大きい。
　これにより、後述のように、抵抗用ＭＴＪ素子Ｍｒの熱擾乱耐性を高めて、抵抗用ＭＴＪ素子Ｍｒを磁化反転させないようにすることができる。
　また、図２、図４に示すように、例えば、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）と第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）との間の第１の距離ｄ１は、複数の記憶用ＭＴＪ素子Ｍｍのうち隣接する２つの記憶用ＭＴＪ素子Ｍｍ間の基準距離ｄａよりも、短い。この第１の距離ｄ１は、例えば、半導体記憶装置１００の製造プロセスの最小加工寸法Ｆと同程度であり、基準距離ｄａの２分の１程度である。
　また、第１の距離ｄ１は、上部電極８により電気的に直列に接続される第２のＭＴＪ素子Ｍｒ２ａと第１の抵抗用ＭＴＪ素子Ｍｒ１ｂとの間の第２の距離ｄ２よりも、短い。第１の距離ｄ１は、例えば、第２の距離ｄ２の２分の１程度である。
　また、第１の距離ｄ１は、電気的に接続されない第２の方向Ｙに隣接する抵抗用ＭＴＪ素子Ｍｒ２ａ、Ｍｒ３ａ間の第３の距離ｄ３よりも、短い。第１の距離ｄ１は、例えば、第３の距離ｄ３の３分の２程度である。
　以上のレイアウトにより、後述のＩＢＥ（Ｉｏｎ　Ｂｅａｍ　Ｅｔｃｈｉｎｇ）を用いたエッチング時に、第１の方向Ｘに隣接する第１、第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ（Ｍｒ１ｂ、Ｍｒ２ｂ）間に下部電極３が残存するように、選択的にエッチングすることができる。
　ここで、以上のような構成を有する抵抗用ＭＴＪ素子Ｍｒの物理的特性について説明する。
　一般的に、回路素子のスペックは、例えば、シート抵抗ρｓ＞１００Ω／□、抵抗素子の温度特性＜０．１％／K、プロセスバラツキ３σ＜１０％等で抵抗素子の全ての揺らぎは＜２０％であることが望ましい。
　既述のように、本実施例において、抵抗用ＭＴＪ素子Ｍｒは、記憶用ＭＴＪ素子Ｍｍと比較して、面積を大きくする。抵抗用ＭＴＪ素子Ｍｒと記憶用ＭＴＪ素子Ｍｍとは、ＭＴＪ膜の構成は同一であるので、面積に反比例して抵抗値は低減する。
　そして、ＭＴＪ素子を抵抗素子として機能させる場合、その抵抗値が“０”／“１”反転することは望ましくない。そこで、抵抗用ＭＴＪ素子Ｍｒの該第１の断面の面積を、例えば、記憶用ＭＴＪ素子Ｍｍの２倍以上にすることにより、熱擾乱耐性を高めて、磁化反転させないようにすることができる。
　ここで、図５は、実施例１に係る半導体記憶装置１００の抵抗用ＭＴＪ素子Ｍｒの電流電圧特性の一例を示す図である。また、図６は、実施例１に係る半導体記憶装置１００の抵抗用ＭＴＪ素子Ｍｒの温度特性の一例を示す図である。
　なお、図５、図６における抵抗用ＭＴＪ素子Ｍｒは、その断面積（サイズ）は８０ｎｍ×１２０ｎｍであり、その抵抗値は６．２ｋΩである。また、図５、図６において、抵抗用ＭＴＪ素子Ｍｒは“０”状態（自由層と固定層の磁化方向が平行の状態）である。
　図５に示すように、抵抗用ＭＴＪ素子は、従来の抵抗素子より良好な線形性を持っている。抵抗用ＭＴＪ素子Ｍｒは、“０”状態、すなわち自由層と固定層の磁化方向が平行である方が、“１”状態、すなわち磁化方向が反平行状態と比較し、電流の線形性がよい。このため、抵抗用ＭＴＪ素子は、“０”状態で使うことが望ましい。
　また、図６に示すように、抵抗用ＭＴＪ素子Ｍｒは、良好な温度特性（０．９８９５Ω／Ｋ）を持ち、温度昇降に対して抵抗値の変動が少ない。この温度特性は、０．０１％／Ｋに相当し、従来の抵抗素子の１０分の１程度であり、非常に良好である。
　なお、図示していないが、抵抗用ＭＴＪ素子Ｍｒの“１”状態の温度特性は、“０”状態の温度特性と比較し１０倍程度、抵抗の温度変化がある。
　このため、抵抗用ＭＴＪ素子Ｍｒは、“０”状態、すなわち自由層と固定層の磁化方向が平行の状態で抵抗素子として機能させるのがより好ましい。
　次に、以上のような構成を有する半導体記憶装置１００の製造方法の一例について説明する。
　図７ないし図１０は、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の各工程の一例を示す断面図である。
　先ず、一般的な半導体メモリプロセスと同様に、半導体基板１上に、ソース／ドレイン領域、ゲート領域、ビット線コンタクト配線等（図示せず）を形成するとともに、層間絶縁膜２を成膜する（図７）。
　次に、図７に示すように、半導体基板１上に、層間絶縁膜２を介して、下部電極３となる第１の導電体層３ａ、ＭＴＪ素子となる第１の強磁性層４、バリア層５、および第２の強磁性層６、そして、例えば、導電性を有するＴｉＮやＴａ等からなる金属ハードマスク層７、ＳｉＯ２等の絶縁膜からなるハードマスク層９の順に、成膜する。
　さらに、ハードマスク層９上にレジスト膜１１を成膜し、リソグラフィー工程により、抵抗用ＭＴＪ素子Ｍｒを形成する領域上にパターンニングする（図７）。
　そして、パターニングされたレジスト膜１１をマスクとして、ハードマスク層９、金属ハードマスク層７を選択的にエッチングすることにより、ＭＴＪ膜を加工するためのマスク膜を形成する。
　そして、抵抗用ＭＴＪ素子Ｍｒを形成する領域上に選択的に形成された該マスク膜をマスクとして、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法等により、金属ハードマスク層を選択的にエッチングする。
　次に、図８に示すように、エッチングされた金属ハードマスク層７をマスクとして、例えば、イオンビームｅの入射角が半導体基板１の上面の垂線に対して傾いたＩＢＥ（Ｉｏｎ　Ｂｅａｍ　Ｅｔｃｈｉｎｇ）法により、ＭＴＪ膜（第２の強磁性層６、バリア層５、第１の強磁性層４）をエッチングして抵抗用ＭＴＪ素子Ｍｒを形成し且つ第１の導電体層３ａを選択的にエッチングして下部電極３を形成する。
　ここで、既述のように、複数の抵抗用ＭＴＪ素子Ｍｒのうち第１の方向Ｘに隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）間の第１の距離ｄ１は、メモリセルアレイ領域１００ａにマトリクス状に配置された複数の記憶用ＭＴＪ素子Ｍｍのうち隣接する２つの抵抗用ＭＴＪ素子Ｍｍ間の基準距離ｄａよりも、短い。
　したがって、このＩＢＥ法によるエッチングにおいて、金属ハードマスク層７間の距離が短い第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）間で、隣接する抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）によりイオンビームｅが遮蔽される。これにより、第１の導電体層３ａのエッチングが途中でストップする。
　一方、既述のように、例えば、第２の抵抗用ＭＴＪ素子Ｍｒ２ａとこの第２の抵抗用ＭＴＪ素子Ｍｒ２ａに第１の方向Ｘで隣接する抵抗用ＭＴＪ素子Ｍｒ１ｂとの間の第２の距離ｄ２は、基準距離ｄａと同程度であり、第１の距離ｄ１よりも長い。
　したがって、第２の距離ｄ２の間隔で隣接する抵抗用ＭＴＪ素子Ｍｒ２ａ、Ｍｒ１ｂ間において、第１の導電体層３ａは、層間絶縁膜２が露出するまでエッチングされる。
　すなわち、狭スペースとなる第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）間において、第１の導電体層３ａは、完全にエッチングされずに第１の導電体層３ａが残存し、一方、その他の領域では、第１の導電体層３ａは、層間絶縁膜２が露出するまでエッチングされる。
　このように、第１および第２の抵抗用素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）間では第１の導電体層３ａが残存するように、ＩＢＥ法により第１の導電体層３ａを選択的にエッチングする。
　なお、メモリセルアレイ領域１００ａでは、既述のように、隣接する２つの抵抗用ＭＴＪ素子Ｍｍ間の基準距離ｄａを有しているので、隣接する記憶用ＭＴＪ素子Ｍｍ間において、第１の導電体層は層間絶縁膜２が露出するまでエッチングされる。
　これにより、下部電極３の形成において、露光を追加することなく、隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ間で下部電極２を繋げることが可能となる。
　なお、これらの抵抗素子領域１００ｂにおける工程は、メモリセルアレイ領域１００ａのメモリセルの形成と同時に実施することにより、製造コストの増加を抑制することができる。
　次に、加工された抵抗用ＭＴＪ素子Ｍｒを、例えば、ＳｉＮ、ＡｌＯｘ等からなる保護膜１２で被覆し、その後、例えば、ＳｉＯ２等からなる埋め込み絶縁膜１３で埋め込む。その後、例えば、ＣＭＰ法により金属ハードマスク層７上にあるＳｉＮ等の保護膜１２をストッパとして、埋め込み絶縁膜１３の上部が平坦化される。
　次に、図９に示すように、例えば、ＩＢＥ法又はＲＩＥ法により、エッチバックすることで、金属ハードマスク層７の上部を露出させる。
　すなわち、上記工程により、半導体基板１上に、エッチングされた、第１の導電体層３ａ（下部電極３）、第１の強磁性層４、バリア層５、および第２の強磁性層６を埋め込み且つ少なくとも金属ハードマスク層７の上部が露出するように、埋め込み絶縁膜１３を形成する。
　次に、図１０に示すように、例えば、ＴｉＮ、Ｔａ、Ｗ等を成膜し、その後、リソグラフィー工程によってアイランド状にパターン形成する。これにより、露出した金属ハードマスク層７の上部と電気的に接続される上部電極８を形成する。
　これにより、例えば、既述の図２に示すように、第１の方向Ｘで隣接する第２の抵抗用ＭＴＪ素子Ｍｒ２ａと第１の抵抗用ＭＴＪ素子Ｍｒ１ｂが上部電極８により電気的に接続され、第２の方向Ｙで隣接する第２の抵抗用ＭＴＪ素子Ｍｒ２ｂと第３の抵抗用ＭＴＪ素子Ｍｒ３ｂも上部電極８により電気的に接続される。
　以上の工程により、抵抗素子領域１００ｂに、複数の抵抗用ＭＴＪ素子Ｍｒが電気的に直列に接続して構成される任意の高い抵抗値を有する抵抗素子を、形成することができる。
　さらに、既述のように抵抗用ＭＴＪ素子Ｍｒを電気的に直列に接続する構成により、各抵抗素子の持つ抵抗値は平均化される。すなわち、複数の抵抗用ＭＴＪ素子により構成される抵抗素子間の抵抗値のバラツキを抑制することも可能となる。
　その後、シリコン酸化膜等の層間絶縁膜１４を堆積し、配線工程等が実施され、半導体記憶装置１００の製造工程が完了する。
　既述のように、半導体記憶装置１００の上記製造方法により、抵抗素子領域において、製造コストの増加を抑制しつつ、直列に電気的に接続された抵抗用ＭＴＪ素子を形成することができる。
　以上のように、本実施例１に係る半導体記憶装置およびその製造方法によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
　既述の実施例１では、隣接する抵抗用ＭＴＪ素子が下部電極により電気的に直列に接続された構成の一例について、説明した。
　しかし、隣接する抵抗用ＭＴＪ素子が電気的に直列に接続されれば、抵抗素子を形成することはできる。
　そこで、本実施例２においては、隣接する抵抗用ＭＴＪ素子がビット線コンタクト配線により電気的に直列に接続された構成の一例について、説明する。
　図１１は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトの他の例を示す平面図である。また、図１２は、図１１のＡ－Ａ線に沿った断面の一例を示す断面図である。なお、図１１、１２において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。
　図１１、図１２に示すように、例えば、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ（Ｍｒ１ｂ、Ｍｒ２ｂ）は、下部電極３に電気的に接続されたビット線コンタクト配線ＣＢを介して、電気的に直列に接続されている。
　なお、隣接するビット線コンタクト配線ＣＢ間は、層間絶縁膜２により絶縁されている。また、ここでは、ビット線コンタクト配線ＣＢは、半導体基板１に形成されたアクティブエリアＡＡに電気的に接続されている。また、半導体基板１において、隣接するアクティブエリアＡＡ間は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）等が形成されており、絶縁されている。
　すなわち、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）の第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）の第１の強磁性層４とが、ビット線コンタクト配線ＣＢにより電気的に接続されている。
　ここで、既述の実施例１では、ＭＴＪ素子の加工の条件に制約があった。
　しかし、図１１、図１２に示すようにＭＴＪの加工において、隣接スペース幅に依らず下部電極３を完全にエッチングする。
　これにより、既述のように、本実施例２では、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）と第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）とが、下部電極３に代えて、ビット線コンタクト配線ＣＢにより導通することが可能となる。
　なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線ＣＢの抵抗値が高い場合は、この抵抗値も考慮する必要がある。
　なお、半導体記憶装置１００のその他の構成は、実施例１と同様である。
　以上のように、本実施例２に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
　本実施例３においては、隣接する抵抗用ＭＴＪ素子がアクティブエリアにより電気的に直列に接続された構成の一例について、説明する。
　図１３は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトのさらに他の例を示す平面図である。また、図１４は、図１３のＡ－Ａ線に沿った断面の一例を示す断面図である。なお、図１３、１４において、図２、図３、図１１、図１２の符号と同じ符号は、実施例１、２と同様の構成を示す。
　図１３、図１４に示すように、例えば、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ（Ｍｒ１ｂ、Ｍｒ２ｂ）は、半導体基板１に形成されたアクティブエリアＡＡを介して、電気的に直列に接続されている。抵抗用ＭＴＪ素子ＭｒとアクティブエリアＡＡとの間は、下部電極３とビット線コンタクト配線ＣＢを介して、電気的に接続されている。
　なお、実施例２と同様に、隣接するビット線コンタクト配線ＣＢ間は、層間絶縁膜２により絶縁されている。また、ここでは、ビット線コンタクト配線ＣＢは、半導体基板１に形成されたアクティブエリアＡＡに電気的に接続されている。また、半導体基板１において、隣接するアクティブエリアＡＡ間は、ＳＴＩ等が形成されており、絶縁されている。
　すなわち、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）の第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）の第１の強磁性層４とが、ビット線コンタクト配線ＣＢにより電気的に接続されている。
　ここで、既述の実施例１では、ＭＴＪ素子の加工の条件に制約があった。
　しかし、図１１、図１２に示すようにＭＴＪの加工において、隣接スペース幅に依らず下部電極３を完全にエッチングする。
　これにより、既述のように、本実施例２では、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）と第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）とが、下部電極３に代えて、アクティブエリアＡＡにより導通することが可能となる。
　なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線ＣＢおよびアクティブエリアＡＡの抵抗値が高い場合は、これらの抵抗値も考慮する必要がある。
　なお、半導体記憶装置１００のその他の構成は、実施例１、２と同様である。
　以上のように、本実施例３に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
　既述の実施例１ないし３では、隣接する抵抗用ＭＴＪ素子が電気的に直列に接続された構成の一例について、説明した。
　すなわち、回路抵抗が記憶用ＭＴＪ素子と同程度か高い任意の抵抗値を提供するものである。
　しかし、記憶用ＭＴＪ素子と同程度か低い抵抗体を供給する必要性も回路設計上存在する。
　そこで、本実施例４においては、隣接する抵抗用ＭＴＪ素子が電気的に並列に接続された構成の一例について、説明する。
　図１５は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。また、図１６は、図１５のＢ－Ｂ線に沿った断面の一例を示す断面図である。なお、図１５、１６において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。なお、図１５、図１６において、簡単のため、層間絶縁膜、半導体基板等は、省略されている。
　図１５、図１６に示すように、例えば、複数の抵抗用ＭＴＪ素子のうち前記第１の方向Ｘで隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、下部電極３に電気的に接続されたビット線コンタクト配線ＣＢを介して、電気的に接続され、さらに、上部電極８により電気的に接続されている。
　ここでは、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第１の強磁性層４とが、ビット線コンタクト配線ＣＢにより電気的に接続され、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第２の強磁性層６と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第２の強磁性層６とが、上部電極８により電気的に接続されている。
　すなわち、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、上部電極８と、ビット線コンタクト配線ＣＢとの間に、電気的に並列に接続されている。
　なお、隣接するビット線コンタクト配線ＣＢ間は、層間絶縁膜２により絶縁されている。
　なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線ＣＢの抵抗値が高い場合は、この抵抗値も考慮する必要がある。
　ここで、図１７ないし図１９は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
　図１７、図１８に示すように、図１５の例と比較して、さらに多くの抵抗用ＭＴＪ素子Ｍｒを電気的に並列に接続してもよい。これにより、さらに、抵抗素子の抵抗値をより低く設計することができる。
　また、図１９に示すように、上部電極９は必要に応じて分割し、それより上層の配線で並列に接続してもよい。複数の抵抗用ＭＴＪ素子Ｍｒを用いることによりプロセスバラツキ、例えば、サイズバラツキによる抵抗バラツキ等を抑制することが可能となる。
　以上のように、複数の抵抗用ＭＴＪ素子Ｍｒを、上部電極８とビット線コンタクト配線ＣＢとの間に、電気的に並列に接続して抵抗素子を構成することにより、該抵抗素子の抵抗値を低く設計することができる。
　なお、半導体記憶装置１００のその他の構成は、実施例１と同様である。
　以上のように、本実施例４に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
　本実施例５においては、隣接する抵抗用ＭＴＪ素子が電気的に並列に接続された構成の他の例について、説明する。
　図２０は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。また、図２１は、図２０のＢ－Ｂ線に沿った断面の一例を示す断面図である。なお、図２０、２１において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。
　図２０、図２１に示すように、例えば、複数の抵抗用ＭＴＪ素子のうち前記第１の方向Ｘで隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、下部電極３に電気的に接続されたアクティブエリアＡＡを介して、電気的に接続され、さらに、上部電極８により電気的に接続されている。
　ここでは、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第１の強磁性層４とが、アクティブエリアＡＡにより電気的に接続され、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第２の強磁性層６と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第２の強磁性層６とが、上部電極８により電気的に接続されている。
　すなわち、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、上部電極８と、アクティブエリアＡＡとの間に、電気的に並列に接続されている。
　なお、隣接するビット線コンタクト配線ＣＢ間は、層間絶縁膜２により絶縁されている。また、ここでは、ビット線コンタクト配線ＣＢは、半導体基板１に形成されたアクティブエリアＡＡに電気的に接続されている。また、半導体基板１において、隣接するアクティブエリアＡＡ間は、ＳＴＩ等が形成されており、絶縁されている。
　なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線ＣＢおよびアクティブエリアＡＡの抵抗値が高い場合は、この抵抗値も考慮する必要がある。
　ここで、図２２および図２３は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
　図２２、図２３に示すように、図２０の例と比較して、さらに多くの抵抗用ＭＴＪ素子Ｍｒを電気的に並列に接続してもよい。これにより、さらに、抵抗素子の抵抗値をより低く設計することができる。
　以上のように、複数の抵抗用ＭＴＪ素子Ｍｒを、上部電極８とアクティブエリアＡＡとの間に、電気的に並列に接続して抵抗素子を構成することにより、該抵抗素子の抵抗値を低く設計することができる。
　以上のように、本実施例５に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
　本実施例６においては、抵抗用ＭＴＪ素子の抵抗値を低減するための構成の一例について、説明する。
　図２４は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂのレイアウトの一例を示す平面図である。また、図２５は、図２４のＢ－Ｂ線に沿った断面の一例を示す断面図である。なお、図２４、２５において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。なお、図２４、図２５において、簡単のため、配線、コンタクト、層間絶縁膜、半導体基板等は、省略されている。
　図２４、図２５に示すように、抵抗用ＭＴＪ素子Ｍｒの第１の断面の第１の方向Ｘの辺の長さｄｘは、該第２の断面の第１の方向Ｘの辺の長さｄｕ（例えば、最小加工寸法Ｆに相当）よりも、より長く設定する。さらに、該第１の断面の第２の方向Ｙの辺の長さｄｙを、該第２の断面の第２の方向Ｙの辺の長さｄｕ（例えば、最小加工寸法Ｆに相当）よりも、より長く設定するようにしてもよい。
　これにより、該抵抗素子の抵抗値を低く設計することができる。
　なお、半導体記憶装置１００のその他の構成は、実施例１と同様である。
　以上のように、本実施例６に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
　本実施例７においては、隣接する抵抗用ＭＴＪ素子が電気的に並列に接続された構成のさらに他の例について、説明する。
　図２６は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトのさらに他の例を示す平面図である。また、図２７は、図２６のＢ－Ｂ線に沿った断面の一例を示す断面図である。なお、図２６、２７において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。なお、図２６、図２７において、簡単のため、層間絶縁膜、半導体基板等は、省略されている。
　図２６、図２７に示すように、例えば、複数の抵抗用ＭＴＪ素子のうち前記第１の方向Ｘで隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、下部電極３を介して電気的に接続され、さらに、上部電極８により電気的に接続されている。
　ここでは、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第１の強磁性層４とが、下部電極３により電気的に接続され、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第２の強磁性層６と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第２の強磁性層６とが、上部電極８により電気的に接続されている。
　すなわち、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、上部電極８と、下部電極３との間に、電気的に並列に接続されている。
　なお、実施例１と同様に、ＩＢＥ法により下部電極３が完全にエッチングされないように、例えば、隣接する抵抗用ＭＴＪ素子Ｍｒ間の第１および第２の方向Ｘ、Ｙの距離ｄは、該第２の断面の第１の方向Ｘの辺の長さｄｕ（例えば、最小加工寸法Ｆに相当）よりも、より短く設定する。
　これにより、各抵抗用ＭＴＪ素子Ｍｒが下部電極３に共通に電気的に接続されることになる。
　ここで、図２８は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
　図２８に示すように、図２６の例と比較して、さらに多くの抵抗用ＭＴＪ素子Ｍｒを電気的に並列に接続してもよい。これにより、さらに、抵抗素子の抵抗値をより低く設計することができる。
　以上のように、複数の抵抗用ＭＴＪ素子Ｍｒを、上部電極８と下部電極３との間に、電気的に並列に接続して抵抗素子を構成することにより、該抵抗素子の抵抗値を低く設計することができる。
　なお、半導体記憶装置１００のその他の構成は、実施例１と同様である。
　以上のように、本実施例７に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
　また、以上の各実施例で説明したように、抵抗用ＭＴＪ素子Ｍｒは、回路設計上、変則的なパターンや任意の抵抗値に設計できる。
　なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

Claims (16)

  1. 　磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ素子が、半導体基板上に配置されたメモリセルアレイ領域と、
    　複数の抵抗用ＭＴＪ素子が、前記半導体基板上に第１の方向および前記第１の方向に垂直な第２の方向に沿って配置された抵抗素子領域と、を備え、
    　前記半導体基板の上面に平行な前記抵抗用ＭＴＪ素子の第１の断面の面積は、前記半導体基板の前記上面に平行な前記記憶用ＭＴＪ素子の第２の断面の面積よりも、大きい
    　ことを特徴とする半導体記憶装置。
  2. 　前記複数の抵抗用ＭＴＪ素子のうち前記第１の方向で隣接する第１および第２の抵抗用ＭＴＪ素子は、電気的に直列に接続されている
    　ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 　前記第１および第２の抵抗用ＭＴＪ素子は、下部電極、前記下部電極に電気的に接続されたビット線コンタクト配線、または、前記ビット線コンタクト配線に電気的に接続され半導体基板に形成されたアクティブエリア、の何れかを介して、電気的に直列に接続されている
    　ことを特徴とする請求項２に記載の半導体記憶装置。
  4. 　前記第２の抵抗用ＭＴＪ素子と、前記第２の抵抗用ＭＴＪ素子に前記第１または第２の方向で隣接する第３の抵抗用ＭＴＪ素子とは、上部電極により電気的に接続されている
    　ことを特徴とする請求項２に記載の半導体記憶装置。
  5. 　前記第１の抵抗用ＭＴＪ素子と前記第２の抵抗用ＭＴＪ素子との間の第１の距離は、複数の記憶用ＭＴＪ素子のうち隣接する２つの記憶用ＭＴＪ素子間の基準距離よりも、短い
    　ことを特徴とする請求項２に記載の半導体記憶装置。
  6. 　前記第１の距離は、前記第２のＭＴＪ素子と前記第３の抵抗用ＭＴＪ素子との間の第２の距離よりも短い
    　ことを特徴とする請求項４に記載の半導体記憶装置。
  7. 　前記複数の抵抗用ＭＴＪ素子のうち前記第１の方向で隣接する第１および第２の抵抗用ＭＴＪ素子は、電気的に並列に接続されている
    　ことを特徴とする請求項１に記載の半導体記憶装置。
  8. 　前記第１の抵抗用ＭＴＪ素子と前記第２の抵抗用ＭＴＪ素子とは、前記半導体基板に形成されたアクティブエリア、前記アクティブエリア上に形成されたビット線コンタクト配線、または、前記ビット線コンタクト配線に接続された下部電極の何れかを介して、電気的に接続されている
    　ことを特徴とする請求項７に記載の半導体記憶装置。
  9. 　前記第１の抵抗用ＭＴＪ素子と前記第２の抵抗用ＭＴＪ素子とは、上部電極により電気的に接続されている
    　ことを特徴とする請求項７に記載の半導体記憶装置。
  10. 　前記複数の抵抗用ＭＴＪ素子の前記第１の断面および前記複数の記憶用ＭＴＪ素子の前記第２の断面は、略矩形の形状を有し、
    　前記第１の断面の前記第１の方向の辺の長さは、前記第２の断面の辺の長さよりも長いことを特徴とする請求項２に記載の半導体記憶装置。
  11. 　抵抗素子領域において、半導体基板上に第１の方向および前記第１の方向に垂直な第２の方向に沿って配置された複数の抵抗用ＭＴＪ素子を形成する半導体記憶装置の製造方法であって、
    　前記半導体基板上に、下部電極となる第１の導電体層、ＭＴＪ素子となる第１の強磁性層、バリア層、および第２の強磁性層、導電性を有する金属ハードマスク層の順に成膜し、
    　前記抵抗用ＭＴＪ素子を形成する領域上に選択的に形成されたマスク膜をマスクとして、前記金属ハードマスク層を選択的にエッチングし、
    　エッチングされた前記金属ハードマスク層をマスクとして、イオンビームの入射角が前記半導体基板の上面の垂線に対して傾いたＩＢＥ法により、前記第２の強磁性層、前記バリア層、前記第１の強磁性層をエッチングして抵抗用ＭＴＪ素子を形成し且つ前記第１の導電体層を選択的にエッチングして下部電極を形成し、
    　前記半導体基板上に、エッチングされた前記第１の導電体層、前記第１の強磁性層、前記バリア層、および前記第２の強磁性層を埋め込み且つ少なくとも前記金属ハードマスク層の上部が露出するように、埋め込み絶縁膜を形成し、
    　露出した前記金属ハードマスク層の上部と電気的に接続される上部電極を形成すること、を備え、
    　前記複数の抵抗用ＭＴＪ素子のうち前記第１の方向Ｘに隣接する第１および第２の抵抗用ＭＴＪ素子間の第１の距離は、メモリセルアレイ領域に配置された複数の記憶用ＭＴＪ素子のうち隣接する２つの抵抗用ＭＴＪ素子間の基準距離よりも、短い
    　ことを特徴とする半導体記憶装置の製造方法。
  12. 　前記第１および第２の抵抗用素子間では前記第１の導電体層が残存するように、前記ＩＢＥ法により前記第１の導電体層を選択的にエッチングする
    　ことを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
  13. 　前記第２の抵抗用ＭＴＪ素子とこの第２の抵抗用ＭＴＪ素子に前記第１または第２の方向Ｙで隣接する第３の抵抗用ＭＴＪ素子との間の第２の距離よりも、短い
    　ことを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
  14. 　前記第２の抵抗用ＭＴＪ素子とこの第２の抵抗用ＭＴＪ素子に前記第１または第２の方向Ｙで隣接する第３の抵抗用ＭＴＪ素子との間の第２の距離よりも、短い
    　ことを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
  15. 　前記第２の抵抗用ＭＴＪ素子と前記第３の抵抗用ＭＴＪ素子とは、前記上部電極により電気的に接続される
    　ことを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
  16. 　前記第２の抵抗用ＭＴＪ素子と前記第３の抵抗用ＭＴＪ素子とは、前記上部電極により電気的に接続される
    　ことを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
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