KR20010004225A - 반도체소자의 평탄화방법 - Google Patents

반도체소자의 평탄화방법 Download PDF

Info

Publication number
KR20010004225A
KR20010004225A KR1019990024847A KR19990024847A KR20010004225A KR 20010004225 A KR20010004225 A KR 20010004225A KR 1019990024847 A KR1019990024847 A KR 1019990024847A KR 19990024847 A KR19990024847 A KR 19990024847A KR 20010004225 A KR20010004225 A KR 20010004225A
Authority
KR
South Korea
Prior art keywords
bpsg
layer
usg
film
planarization
Prior art date
Application number
KR1019990024847A
Other languages
English (en)
Other versions
KR100470165B1 (ko
Inventor
김진현
이인행
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR10-1999-0024847A priority Critical patent/KR100470165B1/ko
Priority to TW089112611A priority patent/TW459300B/zh
Priority to US09/607,521 priority patent/US6531362B1/en
Publication of KR20010004225A publication Critical patent/KR20010004225A/ko
Priority to US10/295,457 priority patent/US20030067025A1/en
Application granted granted Critical
Publication of KR100470165B1 publication Critical patent/KR100470165B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31625—Deposition of boron or phosphorus doped silicon oxide, e.g. BSG, PSG, BPSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체기판 소정영역의 셀지역에 형성된 커패시터 상부에 하부층이 그 상부층보다 식각율이 낮은 물질로 평탄화층을 형성하는 단계와, 상기 평탄화층을 일정두께 식각하여 상기 셀지역와 그 주변의 주변회로지역간의 단차를 완화시키는 단계, 및 상기 평탄화된 기판상에 금속배선을 형성하는 단계를 포함하는 반도체소자의 평탄화방법을 제공함으로써 반도체소자의 셀과 주변회로영역간의 단차 심화현상을 해결하기 위해 적용되는 CTR공정의 습식식각시 발생하는 커패시터전극과 금속배선간의 브릿지를 방지하여 수율향상 및 소자특성 개선의 효과를 얻을 수 있도록 한다.

Description

반도체소자의 평탄화방법{Planarization of semiconductor device}
본 발명은 반도체소자의 평탄화방법에 관한 것으로, 특히 반도체소자의 셀영역과 주변회로영역간의 평탄화공정에 관한 것이다.
반도체 기억소자의 고집적화로 소자내의 셀영역과 주변회로영역간의 단차가 커지면서 금속라인을 콘택홀내에 매립하는 문제가 대두되고 있다. 이러한 문제를 해결하기 위한 종래의 방법으로 셀지역의 커패시터 형성으로 생기는 셀지연과 주변회로지역간의 단차를 감소시키는 공정을 도 1a 및 1b를 참조하여 설명하면 다음과 같다.
먼저, 도 1a에 나타낸 바와 같이 커패시터(10)가 형성된 셀지역과 그 주변의 주변회로지역 상부에 BPSG(11)를 증착하고 리플로우하여 평탄화한 후, 감광막(12)을 주변회로지역상에만 선택적으로 형성한 다음, 셀지역 상부의 BPSG막만을 선택적으로 소정 두께(A)만큼 습식식각하여 셀과 주변회로영역간의 단차를 완화시킨다. 이 공정을 CTR(cell topology reduction)이라고 한다.
현재 CTR공정을 적용할 경우, 도 1b에 나타낸 바와 같이 웨이퍼내의 다이(die)의 끝단 부분에 있는 셀과 주변회로지역간의 단차 발생지역의 상대적으로 얇은 BPSG막이 습식식각으로 모두 없어지게 되어 커패시터전극(10)이 노출되면서 이후의 금속라인(15)과 커패시터 전극(10)간의 브릿지(B)를 유발하게 된다. 이는 반도체 기억소자의 수율저하의 결정적인 원인이 될 뿐만 아니라 브릿지가 발생한 라인을 대체할 수 있는 리던던시 워드라인(Redundancy word line)마저 브릿지를 일으키게 되면 소자 수율 및 성능에 치명적인 결과를 초래하게 된다. 실제로 이와 같은 문제점이 발생하고 있으며, 도 2의 사진은 이를 보여주고 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 커패시터 전극 형성후, 종래의 BPSG막보다 습식식각율이 낮은 TEOS나 USG(undoped silicate glass)막을 추가로 증착하거나 BPSG막 증착시 그 하부에 불순물을 없앤 USG막을 일정두께로 증착함으로써 반도체소자의 셀과 주변회로지역간의 단차를 완화시키는 반도체소자의 평탄화방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 평탄화방법은 반도체기판 소정영역의 셀지역에 형성된 커패시터 상부에 하부층이 그 상부층보다 식각율이 낮은 물질로 평탄화층을 형성하는 단계와, 상기 평탄화층을 일정두께 식각하여 상기 셀지역와 그 주변의 주변회로지역간의 단차를 완화시키는 단계, 및 상기 평탄화된 기판상에 금속배선을 형성하는 단계를 포함하여 이루어진다.
도 1a 및 1b는 종래 기술에 의한 반도체소자의 평탄화방법을 도시한 공정순서도,
도 2는 실제 공정에서 발생한 커패시터전극과 금속배선과의 브릿지를 보여주는 사진,
도 3은 본 발명의 일실시예에 의한 반도체소자의 평탄화방법을 도시한 단면도,
도 4는 본 발명의 다른 실시예에 의한 반도체소자의 평탄화방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
30,40.커패시터 전극 31.TEOS 또는 USG
32,42.BPSG막 33,43.금속배선
41.BPSG의 USG화된 부분
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3에 본 발명의 일실시예에 따른 반도체소자의 평탄화방법을 나타내었다. 도 3을 참조하면, 셀영역에 형성된 커패시터 상부에 BPSG보다 습식식각율이 낮은 물질로서, 예컨대 TEOS나 MTO(medium temperature oxide) 또는 USG(31)를 CVD와 같은 증착방법을 이용하여 증착한 후, 기판 전면에 평탄화층으로서 BPSG막(32)을 형성한 다음, 이를 일정두께 식각하고, 소정영역에 금속콘택을 형성하고 금속배선(33)을 형성한다.
도 4는 본 발명의 다른 실시예에 따른 반도체소자의 평탄화방법을 나타낸 것으로, BPSG막의 증착조건을 조절하는 방법에 관한 것이다. 즉, BPSG막은 장비에서 컨베이어식으로 벨트를 따라 반응가스가 유출되는 가스 인젝터(gas injector)를 지나면서 증착되는데, 이때 인젝터에서 B, P 반응가스의 유입을 차단하고 벨트의 속도를 조절하면, 상기 실시예에서와 같이 추가 증착공정을 진행하지 않고도 바로 하부층이 USG화(41)된 BPSG막(42)을 얻을 수 있으며, 벌크 BPSG막과 BPSG 하부층인 USG막은 식각선택비가 있으므로 CTR공정에서 나타나는 커패시터전극(40)과 금속배선(43)과의 브릿지를 방지할 수 있다.
상기 BPSG는 증착후 노(furnace)나 RTP(rapid thermal process)를 이용하여 약 600-1000℃로 열처리하여 리플로우한다. BPSG막의 두께는 3000-15000Å로 하며, B의 wt%는 2-6, P의 wt%는 2-6으로 하는 것이 바람직하다. 상기 BPSG막 하부의 USG화되는 층의 두께는 50-1500Å이 되도록 하고, BPSG의 증착온도는 350-600℃로 하는 것이 바람직하다.
상기 추가되는 TEOS 또는 USG막의 두께는 50-1500Å으로 하는 것이 바람직하다.
상기 BPSG막의 식각은 BOE에 의한 습식식각을 이용하며, NH4F/HF를 5-400으로 하여 실시하는 것이 바람직하다. 또한, 습식식각을 이용하지 않고 F기를 이용하여 건식식각으로 BPSG막을 식각하는 것도 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 반도체소자의 셀과 주변회로영역간의 단차 심화현상을 해결하기 위해 적용되는 CTR공정의 습식식각시 발생하는 커패시터전극과 금속배선간의 브릿지를 방지함으로써 수율향상 및 소자특성 개선의 효과를 얻을 수 있다. 또한, 본 발명은 새로운 장비나 별도의 장치의 준비없이 기존 장비를 이용하여 반도체소자의 평탄화공정을 수행할 수 있다.

Claims (13)

  1. 반도체기판 소정영역의 셀지역에 형성된 커패시터 상부에 하부층이 그 상부층보다 식각율이 낮은 물질로 평탄화층을 형성하는 단계와,
    상기 평탄화층을 일정두께 식각하여 상기 셀지역와 그 주변의 주변회로지역간의 단차를 완화시키는 단계, 및
    상기 평탄화된 기판상에 금속배선을 형성하는 단계를 포함하는 반도체소자의 평탄화방법.
  2. 제1항에 있어서,
    하부층이 그 상부층보다 식각율이 낮은 물질로 평탄화층을 형성하는 단계는 상기 커패시터 상부에 BPSG보다 식각율이 낮은 물질을 증착하고 이위에 BPSG를 증착하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자의 평탄화방법.
  3. 제2항에 있어서,
    상기 BPSG보다 식각율이 낮은 물질로 TEOS나 MTO 또는 USG를 사용하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  4. 제2항에 있어서,
    상기 BPSG는 증착후 노(furnace)나 RTP를 이용하여 약 600-1000℃로 열처리하여 리플로우하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  5. 제2항에 있어서,
    상기 BPSG막의 두께는 3000-15000Å로 하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  6. 제2항에 있어서,
    상기 BPSG막에 있어서 B의 wt%는 2-6, P의 wt%는 2-6으로 하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  7. 제2항에 있어서,
    상기 TEOS, MTO또는 USG막의 두께를 50-1500Å으로 하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  8. 제1항에 있어서,
    하부층이 그 상부층보다 식각율이 낮은 물질로 평탄화층을 형성하는 단계는 하부층이 USG화된 BPSG막을 증착하는 공정에 의해 수행되는 것을 특징으로 하는 반도체소자의 평탄화방법.
  9. 제8항에 있어서,
    상기 하부층이 USG화된 BPSG막을 증착하는 공정은 BPSG막의 증착조건을 조절하여 행하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  10. 제9항에 있어서,
    상기 BPSG막을 장비에서 컨베이어식으로 벨트를 따라 반응가스가 유출되는 가스 인젝터를 지나면서 증착되도록 하는바, 이때 인젝터에서 B, P 반응가스의 유입을 차단하고 벨트의 속도를 조절하여 하부층이 USG화된 BPSG막을 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  11. 제8항에 있어서,
    상기 BPSG막 하부의 USG화되는 층의 두께가 50-1500Å이 되도록 하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  12. 제8항에 있어서,
    상기 BPSG의 증착온도를 350-600℃로 하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  13. 제1항에 있어서,
    상기 평탄화층을 습식식각 또는 건식식각에 의해 식각하는 것을 특징으로 하는 반도체소자의 평탄화방법.
KR10-1999-0024847A 1999-06-28 1999-06-28 반도체소자 제조 방법 KR100470165B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-1999-0024847A KR100470165B1 (ko) 1999-06-28 1999-06-28 반도체소자 제조 방법
TW089112611A TW459300B (en) 1999-06-28 2000-06-27 Method for manufacturing a semiconductor device
US09/607,521 US6531362B1 (en) 1999-06-28 2000-06-28 Method for manufacturing a semiconductor device
US10/295,457 US20030067025A1 (en) 1999-06-28 2002-11-15 Method for manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0024847A KR100470165B1 (ko) 1999-06-28 1999-06-28 반도체소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20010004225A true KR20010004225A (ko) 2001-01-15
KR100470165B1 KR100470165B1 (ko) 2005-02-07

Family

ID=19596214

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0024847A KR100470165B1 (ko) 1999-06-28 1999-06-28 반도체소자 제조 방법

Country Status (3)

Country Link
US (2) US6531362B1 (ko)
KR (1) KR100470165B1 (ko)
TW (1) TW459300B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289796A (ja) * 2001-03-26 2002-10-04 Nec Corp 半導体装置の製造方法
KR100616187B1 (ko) * 2004-10-07 2006-08-25 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 절연막 형성 방법

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3020257B2 (ja) 1989-09-13 2000-03-15 沖電気工業株式会社 半導体記憶装置の製造方法
KR940001426B1 (ko) 1991-03-27 1994-02-23 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법
US5169491A (en) 1991-07-29 1992-12-08 Micron Technology, Inc. Method of etching SiO2 dielectric layers using chemical mechanical polishing techniques
JP2798532B2 (ja) 1991-09-12 1998-09-17 九州日本電気株式会社 半導体装置の製造方法
JPH0590493A (ja) 1991-09-30 1993-04-09 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2833338B2 (ja) 1992-04-28 1998-12-09 日本電気株式会社 半導体装置の製造方法
JP2827728B2 (ja) 1992-08-03 1998-11-25 日本電気株式会社 半導体記憶装置およびその製造方法
JPH06259541A (ja) * 1992-10-30 1994-09-16 Toshiba Corp 画像歪み補正方法およびそのシステム
JP2864982B2 (ja) * 1994-02-08 1999-03-08 日本電気株式会社 半導体装置の製造方法
JPH1093042A (ja) 1996-09-13 1998-04-10 Fujitsu Ltd 半導体装置及びその製造方法
US5552346A (en) 1995-04-27 1996-09-03 Taiwan Semiconductor Manufacturing Co. Planarization and etch back process for semiconductor layers
JPH09107082A (ja) * 1995-08-09 1997-04-22 Hitachi Ltd 半導体集積回路装置の製造方法
JP2980197B2 (ja) * 1995-09-14 1999-11-22 日本電気株式会社 半導体装置およびその製造方法
US5518948A (en) 1995-09-27 1996-05-21 Micron Technology, Inc. Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip
KR970052866A (ko) * 1995-12-29 1997-07-29 김주용 반도체소자의 층간절연막 평탄화방법
JPH09213903A (ja) 1996-01-31 1997-08-15 Sanyo Electric Co Ltd 半導体記憶装置の製造方法
JP2924771B2 (ja) 1996-02-26 1999-07-26 日本電気株式会社 蓄積容量部形成方法
KR100207462B1 (ko) 1996-02-26 1999-07-15 윤종용 반도체 장치의 커패시터 제조방법
JPH09237874A (ja) 1996-02-29 1997-09-09 Nkk Corp 半導体記憶装置およびその製造方法
JPH09270461A (ja) 1996-03-29 1997-10-14 Mitsubishi Electric Corp 半導体装置
KR970077650A (ko) * 1996-05-11 1997-12-12 김광호 반도체장치의 제조방법
KR100211540B1 (ko) 1996-05-22 1999-08-02 김영환 반도체소자의 층간절연막 형성방법
JP3563530B2 (ja) * 1996-05-31 2004-09-08 株式会社日立製作所 半導体集積回路装置
JPH10256500A (ja) 1997-03-10 1998-09-25 Sony Corp 半導体記憶装置の製造方法
US5780338A (en) 1997-04-11 1998-07-14 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits
US5736450A (en) 1997-06-18 1998-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a cylindrical capacitor
KR100269317B1 (ko) 1997-12-09 2000-12-01 윤종용 평탄화를위한반도체장치및그제조방법
JP4031852B2 (ja) 1997-10-17 2008-01-09 沖電気工業株式会社 半導体集積回路の製造方法
US5807777A (en) 1997-11-03 1998-09-15 Texas Instruments - Acer Incorporated Method of making a double stair-like capacitor for a high density DRAM cell
US6528888B2 (en) * 1997-11-14 2003-03-04 Texas Instruments Incorporated Integrated circuit and method
US6126847A (en) * 1997-11-24 2000-10-03 Micron Technology Inc. High selectivity etching process for oxides
KR100277080B1 (ko) 1997-12-29 2001-04-02 윤종용 다이나믹랜덤억세스메모리장치및그제조방법
KR100275726B1 (ko) 1997-12-31 2000-12-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
US5821141A (en) 1998-01-12 1998-10-13 Taiwan Semiconductor Manufacturing Company, Ltd Method for forming a cylindrical capacitor in DRAM having pin plug profile
JP3246442B2 (ja) 1998-05-27 2002-01-15 日本電気株式会社 半導体装置の製造方法
US6271123B1 (en) 1998-05-29 2001-08-07 Taiwan Semiconductor Manufacturing Company Chemical-mechanical polish method using an undoped silicon glass stop layer for polishing BPSG
US5972789A (en) 1998-06-01 1999-10-26 Vanguard International Semiconductor Corporation Method for fabricating reduced contacts using retardation layers

Also Published As

Publication number Publication date
US6531362B1 (en) 2003-03-11
US20030067025A1 (en) 2003-04-10
KR100470165B1 (ko) 2005-02-07
TW459300B (en) 2001-10-11

Similar Documents

Publication Publication Date Title
JP2000077625A5 (ko)
CN100449731C (zh) 双镶嵌结构的形成方法
KR100299386B1 (ko) 반도체 소자의 게이트 전극 형성방법
US6194320B1 (en) Method for preparing a semiconductor device
KR100470165B1 (ko) 반도체소자 제조 방법
JPH11121621A (ja) 自己整列コンタクトホール形成方法
KR100680416B1 (ko) 반도체 소자의 형성 방법
KR100315034B1 (ko) 반도체소자의제조방법
KR100289340B1 (ko) 트렌치격리제조방법
KR100412137B1 (ko) 반도체 소자의 게이트 스페이서 형성방법
KR100586538B1 (ko) 반도체장치의 미세 콘택홀 형성방법
US6221778B1 (en) Method of fabricating a semiconductor device
KR100835505B1 (ko) 반도체 소자의 제조 방법
KR970003515A (ko) 반도체 소자의 비아 콘택 형성방법
KR100205095B1 (ko) 반도체 소자의 비트라인 형성방법
KR100294647B1 (ko) 반도체소자 제조방법
KR100558039B1 (ko) 반도체 소자의 절연막 평탄화 방법
KR100353830B1 (ko) 반도체소자의 제조 방법
KR100439933B1 (ko) 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법
KR960016230B1 (ko) 단차비가 감소된 반도체 소자의 콘택홀 형성방법
KR20040059816A (ko) 반도체 소자의 제조방법
KR100335802B1 (ko) 반도체소자의소자분리막형성방법
KR20030067379A (ko) 반도체 소자의 층간 절연막 평탄화 방법
KR100485159B1 (ko) 반도체 소자의 접속홀 형성 방법
KR19990086608A (ko) 반도체 소자의 금속 배선층 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131231

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee