KR20000028631A - 반도체집적회로장치 및 그 제조방법 - Google Patents
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Abstract
강(고)유전체 캐패시터를 갖는 반도체집적회로장치 및 그 제조방법에 관한 것으로서, BST 등의 강유전체막에 적합한 루테늄 또는 산화루테늄 등의 미세한 에칭가공을 실현하기 위해, 반도체웨이퍼의 제1 주면상의 제1 막상에 직접 또는 1층 또는 2층 이상의 중간막을 거쳐서 주로 RuO2로 이루어지는 제2 막을 형성하는 공정, 제2 막상에 제3 막을 형성하는 공정, 제3 막을 패터닝하는 공정 및 염소를 첨가한 산소를 주요한 성분으로 하는 혼합가스분위기중이고 또한 가스의 체재시간이 100msec 이하인 감압조건하에서 혼합가스를 플라즈마 여기하는 것에 의해 패터닝된 제3 막의 존재하에서 제2 막을 에칭처리하는 공정을 포함하는 구성으로 하였다.
이것에 의해, BST 등의 강유전체막에 적합한 루테늄 또는 산화루테늄 등의 미세한 에칭가공을 실현할 수 있고, 테이퍼각 89도라는 매우 양호한 에칭이방성을 얻을 수 있으며, 1G비트 DRAM정도의 대규모인 집적회로를 실현할 수 있다는 효과가 얻어진다.
Description
본 발명은 강(고)유전체 캐패시터를 갖는 반도체집적회로장치 및 그 제조방법에 관한 것으로서, 특히 캐패시터의 하부전극을 구성하는 도전재료를 고애스펙트비 또는 고이방성으로 형성하는 프로세스에 적용해서 유효한 기술에 관한 것이다.
일본국 특허공개공보 평성10-98162호(유노가미 외)에는 Pt 등의 박막을 레지스트 마스크를 사용한 드라이에칭에 의해 패터닝할 때, 증기압이 낮은 반응생성물을 패턴의 측면에 잔류시키지 않고 또 높은 치수정밀도로 미세한 패턴을 형성하는 것을 목적으로, 적어도 하측 1/2의 측면이 대략 수직이고 정상부의 외주부에 순(positive)테이퍼 또는 둥근형상(rounding)을 갖는 소정의 패턴의 포토레지스트를 마스크로 해서 박막패턴의 측면에 그의 하단에 도달하는 순테이퍼가 형성되도록 드라이에칭에 의해 패터닝하는 기술이 기재되어 있다.
또, 일본국 특허공개공보 평성9-205183호(시바노)에는 루테늄막의 에칭 측면 또는 표면의 요철의 발생 및 잔류물을 저감하여 에칭의 테이퍼형상을 수직에 가깝게 해서 미세패턴을 형성하는 것을 목적으로, 염소와 산소를 포함하는 혼합가스 플라즈마에 의한 루테늄막의 에칭방법에 있어서, 에칭실내에서의 가스의 체재시간을 45msec 이하로 하도록 혼합가스의 전체 유량을 조정하는 기술이 기재되어 있다.
또, 일본국 특허공개공보 평성7-221197호(가지야나)에는 이산화루테늄막을 산소플라즈마를 사용해서 RIE(Reactive Ion Etching)할 때, 레지스트막을 마스크에 사용하는 것을 회피하는 것을 목적으로, 마스크로서 산소플라즈마내성막(SOG막, TiN막, TiSi막, 폴리실리콘막, 비정질Si막, 플라즈마SiN막, Al막, Cr막)을 사용하는 기술이 기재되어 있다.
또, 일본국 특허공개공보 평성8-153707호(도카시키)에는 백금이나 도전성 산화물의 미세패턴의 형성과정에서 그의 표면에 발생한 탄소나 할로겐원소 등의 오염을 제거하고 또한 전극표면상태를 전극재료형성시와 동등 또는 매우 가까운 상태로 하는 것을 목적으로, 루테늄 또는 루테늄산화물 등을 포함하는 전극을 선택적으로 드라이에칭한 후에 계속해서 산소, 오존, 수증기 또는 질소산화물가스를 사용하여 전극표면을 처리하는 기술이 기재되어 있다.
또, 일본국 특허공개공보 평성5-267226호(구미하시 외)에는 시간변조 에칭시의 제조능률(스루풋)의 향상을 목적으로, 배기수단에 실효배기속도가 1300ℓ/초이상으로 되는 배기펌프를 사용하여 처리가스의 진공처리실내 체재시간을 100msec 이하로 하는 기술이 기재되어 있다.
또, 일본국 특허공개공보 평성8-107105호(다츠미)에는 다결정실리콘 등 실리콘계 재료층의 패터닝에 있어서 잔류물의 발생을 방지하여 하지절연막과의 고선택비를 실현하는 것 등을 목적으로, 절연막상의 실리콘계 재료층을 고에칭레이트의 제1 에칭공정과 고선택비의 제2 에칭공정에서 패터닝하고, 이 제2 에칭공정에서의 에칭가스의 배기속도를 제1의 그것보다 크게, 구체적으로는 1000ℓ/초 이상으로 하는 기술이 기재되어 있다.
또, 일본국 특허공개공보 평성7-7001호(도미타 외)에는 가스분출구의 주벽에 부착하는 처리가스의 중합물(폴리머)의 발생을 억제하여 장시간의 안정된 연속사용이 가능한 플라즈마 에칭시스템 또는 장치의 제공을 목적으로, 샤워전극의 미세구멍을 통과하는 가스가 질량유량이 620㎏/㎡/시간 이상으로 되도록 가스공급수단을 제어하는 기술이 기재되어 있다.
또, 일본국 특허공개공보 평성5-267249호(구미하시 외)에는 이방성에칭과 오버에칭을 용이하게 실행하는 것을 목적으로, 진공처리실의 실효배기속도 및 처리가스의 유량의 적어도 한쪽을 시료의 에칭패턴측벽에 퇴적막이 생기는 조건에서 그것이 생기지 않는 조건으로 또는 그 반대의 순으로 변화시키는 기술이 기재되어 있다.
1G비트 이후의 대용량DRAM(Dynamic Random Access Memory)는 메모리셀의 미세화에 따른 축적전하량의 감소를 보충하는 대책으로서, 정보축적용 용량소자(캐패시터)의 용량절연막을 비유전율이 20정도이고 비퍼로브스카이트형(non-perovskite) 구조를 갖는 Ta2O5, 비유전율이 100이상이고 ABO3형 복합산화물 즉 퍼로브스카이트형 복합산화물인 BST((Ba, Sr) TiO3) 등의 고유전체 재료, 더 나아가서는 PZT(PbZrXTi1-XO3), PLT(PbLaXTi1-XO3), PLZT, PbTiO3, SrTiO3, BaTiO3이라는 퍼로브스카이트구조 등의 결정구조를 포함하는 강유전체로 구성하는 것이 검토되고 있다. 한편, 불휘발성 메모리의 분야에 있어서도 상기한 강유전체재료의 분극반전을 기억유지에 이용한 강유전체 메모리의 개발이 진전되고 있다.
캐패시터의 용량절연막을 상기와 같은 강유전체 재료로 구성하는 경우 또는 불휘발성 메모리의 분극반전용 막에 상기와 같은 강유전체재료를 사용하는 경우에는 상기 문헌에 기재되어 있는 바와 같이 강유전체 재료막을 사이에 두는 전극용의 도전막을 이들 재료에 대해서 친화성이 높은 예를 들면 백금족 원소(루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt))를 주구성재료로 하는 금속 또는 그들 산화물로 구성할 필요가 있다.
그러나, 그들 백금족 금속 또는 그의 산화물은 일반적으로 이방성 좋게 에칭하는 것이 곤란하고, 또 에칭 잔류물에 의한 단락불량의 발생이 염려된다. 예를 들면, Pt를 사용해서 캐패시터를 형성하는 경우의 문제점으로서 기판상에 퇴적된 Pt박막을 드라이에칭에 의해 가공할 때, 증기압이 낮은 반응생성물이 패턴의 측면에 다량으로 부착하고, 이것이 캐패시터끼리의 단락을 야기시키는 원인으로 된다. 이와 같은 패턴의 측면에 부착하는 반응생성물의 존재가 패턴의 이방성을 나쁘게 하는 원인으로도 된다.
즉, 본 발명자들의 검토에 의하면, 1G비트 DRAM의 캐패시터에 고유전체의 BST를 용량절연막에 사용한 경우, 하부전극의 사이즈로서 0.13㎛의 최소폭, 0.45㎛의 높이가 필요로 된다. 또, 하부전극 사이의 공간에는 0.13㎛의 간격이 요구된다. 이와 같은 미세한 패턴을 실용에 견딜만큼의 신뢰성과 함께 제조하기 위해서는 80도 이상 바람직하게는 85도 이상의 테이퍼각이 필요하다. 여기서, 테이퍼각은 하부전극의 측벽과 하지재료 표면이 이루는 각도를 의미한다.
도 42는 테이퍼각과 미세패턴형상의 관계를 모식적으로 도시한 단면도이다.도 42의 (a)에 도시한 바와 같이 테이퍼각이 90도인 것이 이상적이다. 패턴 바닥면의 폭을 0.13㎛, 패턴높이를 0.45㎛라고 가정하면, 테이퍼각이 80도인 경우(도 42의 (f))에는 패턴높이를 실현할 수 없고, 테이퍼각이 82도(도 42의 (e))로 되어야 비로서 패턴높이를 확보할 수 있다. 그러나, 이것으로는 패턴상면의 면적을 확보할 수 없고, 테이퍼각이 85도인 경우(도 42의 (d))에 패턴상면의 면적을 어느정도 확보할 수 있고, 테이퍼각이 87도인 경우(도 42의 (C))에 패턴상면의 면적을 충분히 확보할 수 있다. 테이퍼각이 89도인 경우(도 42의 (b))에는 거의 이상상태로 된다.
본 발명의 목적은 BST 등의 강유전체막에 적합한 루테늄 또는 산화루테늄 등의 미세한 에칭가공을 실현하는 것이다.
또, 본 발명의 목적은 그와 같은 루테늄 또는 산화루테늄 등의 에칭이방성을 향상시키고, 바람직하게는 87도 이상의 테이퍼각이 얻어지는 고이방성의 에칭을 실현하는 것이다.
또, 본 발명의 목적은 이들 고이방성의 에칭을 가능하게 하여 최소폭 0.13㎛, 높이 0.45㎛라는 미세한 루테늄 또는 산화루테늄 등으로 이루어지는 하부전극을 구성하고 BST 등의 강유전체막을 용량절연막에 적용하여 1G비트 DRAM정도의 대규모인 집적회로를 실현하는 것이다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
도 1은 본 발명의 반도체집적회로장치의 제조방법에 사용하는 에칭장치의 1예를 도시한 단면개념도,
도 2는 본 발명의 1실시예인 에칭방법의 조건, 단면도 및 특성을 도시한 실험표도,
도 3은 실시예 1의 실험결과를 도시한 그래프,
도 4는 이산화루테늄이 에칭되는 기구를 모식적으로 도시한 단면도,
도 5는 오버에칭량을 변화시킨 경우의 단면도 및 에칭특성을 도시한 실험표도,
도 6은 실시예 1의 실험결과를 도시한 그래프,
도 7은 이산화루테늄이 에칭되는 기구를 모식적으로 도시한 단면도,
도 8은 루테늄과 이산화루테늄의 에칭기구의 상이를 도시한 표도,
도 9는 실시예 2의 DRAM을 형성한 반도체칩의 전체평면도,
도 10은 실시예 2의 DRAM의 등가회로도,
도 11은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 12는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 13은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 14는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 15는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 16은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 17은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 18은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 19는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 20은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 21은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 22는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 23은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 24는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 25는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 26은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 27은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 28은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 29는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 30은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 31은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 32는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 33은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 평면도,
도 34는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 35는 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 36은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 37은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도,
도 38은 실시예 2의 DRAM의 다른 예를 도시한 단면도,
도 39는 실시예 2의 DRAM의 다른 예를 도시한 단면도,
도 40은 실시예 3의 DRAM의 제조방법의 1예를 도시한 단면도,
도 41은 실시예 3의 DRAM의 제조방법의 1예를 도시한 단면도,
도 42는 테이퍼각과 미세패턴형상의 관계를 모식적으로 도시한 단면도,
도 43은 플라즈마발광강도를 처리시간에 대해 도시한 그래프.
[부호의 설명]
1: 반도체기판, 1A: 반도체칩, 3: 애스펙트비, 5: 소자분리홈(홈), 6: 실리콘산화막, 7: 실리콘산화막, 10: n형 반도체영역, 11: p형 웰, 12: n형 웰, 13: 게이트산화막, 14: 게이트전극, 14A: 게이트전극, 14B:게이트전극, 14C: 게이트전극, 15: 실리콘질화막, 16: 포토레지스트막, 17: p-형 반도체영역, 18: n-형 반도체영역, 19: n형 반도체영역, 20: 실리콘질화막, 20a: 사이드월스페이서, 21: 포토레지스트막, 22: p+형 반도체영역, 23: n+형 반도체영역, 24: SOG막, 25: 실리콘산화막, 26: 실리콘산화막, 27: 포토레지스트막, 28: 콘택트홀 29: 콘택트홀 30: 플러그, 31: 실리콘산화막, 32: 포토레지스트막, 33: 포토레지스트막, 34: 콘택트홀, 36: 콘택트홀, 38: 제1층 배선, 40: 실리콘질화막, 41: 포토레지스트막, 42: TiSi2층, 43: 사이드월스페이서, 44: SOG막, 45: 실리콘산화막, 46: 실리콘산화막, 47: 포토레지스트막, 48: 스루홀, 49: 플러그, 50: 질화티탄막, 51: 루테늄막, 52: 이산화 루테늄막, 53: 실리콘산화막, 54: 레지스트막, 55: 하부전극, 56: BST막, 57: 포토레지스트막, 58: 용량절연막, 59: 상부전극, 60: 실리콘산화막, 61: SOG막, 62: 스루홀, 63: 스루홀, 64: 플러그, 65: 제2층 배선, 66: 질화티탄막, 101: 반응실, 102: 진공배관, 103: 시료대, 104: 석영통, 105: 유도결합코일, 106: 질화티탄막, 107: 루테늄막, 108: 이산화 루테늄막, 109: 실리콘산화막, BL: 비트선, C: 정보축적용 용량소자, CV: 제어밸브 MARY: 메모리어레이, MBP: 메카니컬 부스터 펌프, MFC1: 매스 플로 컨트롤러, MFC2: 매스 플로 컨트롤러, P: 압력 Q: 총유량, Qn: n채널형 MISFET, Qp: p채널형 MISFET, Qs: 메모리셀 선택용 MISFET, RF1: 고주파전원, RF2: 고주파전원, RV: 거친밸브 SA: 센스앰프, TMP: 터보분자펌프, WD: 워드드라이버, WL: 워드선, V: 용적, τ: 체재시간.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 항으로 나누어 설명하면 다음과 같다.
[1] 본 발명에 의한 반도체집적회로장치의 제조방법은 (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 직접 또는 1층 또는 2층 이상의 중간막을 거쳐서 주로 RuO2로 이루어지는 제2 막을 형성하는 공정, (b) 상기 제2 막상에 제3 막을 형성하는 공정, (c) 상기 제3 막을 패터닝하는 공정 및 (d) 염소를 첨가한 산소를 주요한 성분으로 하는 혼합가스분위기중이고 또한 가스의 체재시간이 100msec 이하인 감압조건하에서 상기 혼합가스를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 한다.
[2] 상기 [1]에 있어서, 상기 감압조건은 100mTorr∼0.1mTorr 사이에 있는 것을 특징으로 한다.
[3] 상기 [2]에 있어서, 상기 가스의 체재시간이 60msec 이하인 것을 특징으로 한다.
[4] 상기 [3]에 있어서, 상기 중간막은 Ru이고 상기 제2 막과 동시에 에칭되는 것을 특징으로 한다.
[5] 본 발명에 의한 반도체집적회로장치의 제조방법은 (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 실리콘산화막보다 에칭내성이 높은 중간막을 거쳐서 주로 Ru 또는 RuO2로 이루어지는 제2 막을 형성하는 공정, (b) 상기 제2 막상에 제3 막을 형성하는 공정, (c) 상기 제3 막을 패터닝하는 공정 및 (d) 염소를 첨가한 산소를 주요한 성분으로 하는 혼합가스분위기중이고 또한 가스의 체재시간이 100msec 이하인 감압조건하에서 상기 혼합가스를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 한다.
[6] 상기 [5]에 있어서, 상기 에칭은 상기 중간막이 노출될 때까지 실행하고, 또 50% 이상의 오버에칭을 실시하는 것을 특징으로 한다.
[7] 상기 [6]에 있어서, 상기 중간막은 에칭스토퍼로서 작용하는 것을 특징으로 한다.
[8] 상기 [7]에 있어서, 상기 중간막은 질화규소(silicon nitride), 고융점금속(refractory metal) 또는 그의 질화물 또는 고융점금속의 금속간 화합물인 것을 특징으로 한다.
[9] 상기 [8]에 있어서, 상기 중간막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 한다.
[10] 본 발명에 의한 반도체집적회로장치의 제조방법은 (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 실리콘산화막보다 에칭내성이 높은 중간막을 거쳐서 주로 Ru 또는 RuO2로 이루어지는 제2 막을 형성하는 공정, (b) 상기 제2 막상에 실리콘산화막보다 에칭내성이 높은 제3 막을 형성하는 공정, (c) 상기 제3 막을 패터닝하는 공정 및 (d) 염소를 첨가한 산소를 주요한 성분으로 하는 감압혼합가스분위기중에서 상기 혼합가스를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 한다.
[11] 상기 [10]에 있어서, 상기 중간막과 상기 제3 막은 실질적으로 동일종류의 재료로 이루어지는 것을 특징으로 한다.
[12] 상기 [11]에 있어서, 상기 에칭은 상기 중간막이 노출될 때까지 실행하고, 또 50% 이상의 오버에칭을 실시하는 것을 특징으로 한다.
[13] 상기 [12]에 있어서, 상기 중간막은 에칭스토퍼로서 작용하는 것을 특징으로 한다.
[14] 상기 [13]에 있어서, 상기 오버에칭공정후에 상기 중간막을 제거하는 공정에 있어서, 상기 패터닝된 제3 막도 제거하는 것을 특징으로 한다.
[15] 상기 [14]에 있어서, 상기 중간막은 질화규소, 고융점금속 또는 그의 질화물 또는 고융점금속의 금속간 화합물인 것을 특징으로 한다.
[16] 상기 [15]에 있어서, 상기 중간막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 한다.
[17] 본 발명에 의한 반도체집적회로장치의 제조방법은 (a) 반도체웨이퍼의 제1 주면상에 제1 막을 형성하는 공정, (b) 상기 제1 막상에 상기 제1 막과 비교하여 에칭시에 측벽부착하기 쉬운 백금족 원소 또는 그들을 포함하는 산화물로 이루어지는 제2 막을 형성하는 공정, (c) 상기 제2 막상에 제3 막을 형성하는 공정, (d) 상기 제3 막을 패터닝하는 공정, (e) 감압가스분위기중에서 상기 가스분위기를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제1 막이 노출될 때까지 상기 제2 막을 에칭처리하는 공정 및 (f) 상기 감압가스분위기 또는 다른 가스분위기중에 있어서 에칭처리된 상기 제2 막에 대해 50% 이상의 오버에칭을 실시하는 공정을 포함하는 것을 특징으로 한다.
[18] 상기 [17]에 있어서, 상기 제2 막은 Pt, Ru, RuO2, Ir 또는 IrO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막인 것을 특징으로 한다.
[19] 상기 [18]에 있어서, 상기 제1 막과 상기 제3 막은 실질적으로 동일종류의 재료로 이루어지는 것을 특징으로 한다.
[20] 상기 [19]에 있어서, 상기 제1 막은 에칭스토퍼로서 작용하는 것을 특징으로 한다.
[21] 상기 [20]에 있어서, 상기 오버에칭공정후에 상기 제1 막을 제거하는 공정에 있어서, 상기 패터닝된 제3 막도 제거하는 것을 특징으로 한다.
[22] 상기 [21]에 있어서, 상기 제1 막은 질화규소, 고융점금속 또는 그의 질화물 또는 고융점금속의 금속간 화합물인 것을 특징으로 한다.
[23] 상기 [22]에 있어서, 상기 제1 막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 한다.
[24] 상기 [23]에 있어서, 상기 오버에칭은 80% 이상인 것을 특징으로 한다.
[25] 본 발명에 의한 반도체집적회로장치의 제조방법은 (a) 반도체웨이퍼의 제1 주면상에 제1 막을 형성하는 공정, (b) 상기 제1 막상에 상기 제1 막과 비교하여 에칭레이트가 큰 측벽부착성의 부재로 이루어지는 제2 막을 형성하는 공정, (c) 상기 제2 막상에 제3 막을 형성하는 공정, (d) 상기 제3 막을 패터닝하는 공정, (e) 감압가스분위기중에서 상기 가스분위기를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제1 막이 노출될 때까지 상기 제2 막을 에칭처리하는 공정 및 (f) 상기 감압가스분위기 또는 다른 가스분위기중에 있어서 에칭처리된 상기 제2 막에 대해 50% 이상의 오버에칭을 실시하는 공정을 포함하는 것을 특징으로 한다.
[26] 상기 [25]에 있어서, 상기 제2 막은 Pt, Ru, RuO2, Ir 또는 IrO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막인 것을 특징으로 한다.
[27] 상기 [26]에 있어서, 상기 제1 막과 상기 제3 막은 실질적으로 동일종류의 재료로 이루어지는 것을 특징으로 한다.
[28] 상기 [27]에 있어서, 상기 제1 막은 에칭스토퍼로서 작용하는 것을 특징으로 한다.
[29] 상기 [28]에 있어서, 상기 오버에칭공정후에 상기 제1 막을 제거하는 공정에 있어서, 상기 패터닝된 제3 막도 제거하는 것을 특징으로 한다.
[30] 상기 [29]에 있어서, 상기 제1 막은 질화규소, 고융점금속 또는 그의 질화물 또는 고융점금속의 금속간 화합물인 것을 특징으로 한다.
[31] 상기 [30]에 있어서, 상기 제1 막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 한다.
[32] 상기 [31]에 있어서, 상기 오버에칭은 80% 이상인 것을 특징으로 한다.
[33] 본 발명에 의한 반도체집적회로장치의 제조방법은 (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어지는 제2 막을 형성하는 공정, (b) 상기 제2 막상에 제3 막을 형성하는 공정, (c) 상기 제3 막을 패터닝하는 공정 및 (d) 가스체재시간이 25msec 이하인 감압가스분위기중에서 상기 감압가스분위기를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 한다.
[34] 본 발명에 의한 반도체집적회로장치는 (a) 반도체본체 표면부, (b) 상기 반도체본체 표면부의 제1 막, (c) 상기 제1 막상에 마련된 테이퍼각이 80도 이상이고, 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에, 애스펙트비가 2이상인 여러개의 기둥형상 패턴을 갖는 것을 특징으로 한다.
[35] 상기 [34]에 있어서, 상기 각 기둥형상 패턴은 그의 하단의 폭과 동일정도 또는 그것보다 좁은 간격을 두고 배치되어 있는 것을 특징으로 한다.
[36] 상기 [35]에 있어서, 상기 각 기둥형상 패턴은 Pt, Ru, RuO2, Ir 또는 IrO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막으로 형성되어 있는 것을 특징으로 한다.
[37] 상기 [36]에 있어서, 상기 테이퍼각이 85도 이상인 것을 특징으로 한다.
[38] 상기 [37]에 있어서, 상기 각 기둥형상 패턴은 Ru 또는 RuO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막으로 형성되어 있는 것을 특징으로 한다.
[39] 상기 [38]에 있어서, 상기 각 기둥형상 패턴은 메모리장치의 기억용량을 구성하는 하부전극인 것을 특징으로 한다.
[40] 본 발명에 의한 반도체집적회로장치는 (a) 반도체본체 표면부, (b) 상기 반도체본체 표면부의 제1 막 및 (c) 상기 제1 막상에 마련되고 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에 애스펙트비가 2.5이상인 여러개의 기둥형상 패턴을 갖는 것을 특징으로 한다.
[41] 상기 [40]에 있어서, 상기 각 기둥형상 패턴은 그의 하단의 폭과 동일정도 또는 그것보다 좁은 간격을 두고 배치되어 있는 것을 특징으로 한다.
[42] 상기 [41]에 있어서, 상기 각 기둥형상 패턴은 Pt, Ru, RuO2, Ir 또는 IrO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막으로 형성되어 있는 것을 특징으로 한다.
[43] 상기 [42]에 있어서, 상기 애스펙트비가 3이상인 것을 특징으로 한다.
[44] 상기 [43]에 있어서, 상기 각 기둥형상 패턴은 Ru 또는 RuO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막으로 형성되어 있는 것을 특징으로 한다.
[45] 상기 [44]에 있어서, 상기 각 기둥형상 패턴은 메모리장치의 기억용량을 구성하는 하부전극인 것을 특징으로 한다.
[46] 본 발명에 의한 반도체집적회로장치는 (a) 반도체본체 표면부, (b) 상기 반도체본체 표면부의 제1 막 및 (c) 상기 제1 막상에 마련된 테이퍼각이 80도 이상이고, 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에, 애스펙트비가 2이상인 여러개의 패턴을 갖는 것을 특징으로 한다.
[47] 본 발명에 의한 반도체집적회로장치는 (a) 반도체본체 표면부, (b) 상기 반도체본체 표면부의 제1 막 및 (c) 상기 제1 막상에 마련되고 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에 애스펙트비가 2.5이상인 여러개의 패턴을 갖는 것을 특징으로 한다.
[48] 본 발명에 의한 반도체집적회로장치는 (a) 반도체본체 표면부, (b) 상기 반도체본체 표면부의 제1 막 및 (c) 상기 제1 막상에 마련된 제1의 방향에 있어서의 테이퍼각이 87도 이상이고, 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에, 상기 제1의 방향에 있어서의 애스펙트비가 3이상이고, 상기 제1의 방향에 있어서의 패턴폭이 0.15㎛ 이하인 여러개의 전극패턴을 갖는 것을 특징으로 한다.
또, 본원의 그 밖의 발명의 개요를 항으로 나누어 기재하여 이하에 나타낸다. 즉,
＜1＞ 본 발명에 의한 반도체집적회로장치의 제조방법은 (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 직접 또는 1층 또는 2층이상의 중간막을 거쳐서 주로 Ru 또는 RuO2로 이루어지는 제2 막을 형성하는 공정, (b) 제2 막상에 제3 막을 형성하는 공정, (c) 제3 막을 패터닝하는 공정 및 (d) 산소원소를 함유하는 분자가스 및 첨가가스를 포함하는 혼합가스의 100mTorr∼0.1mTorr의 감압분위기중이고 또한 가스의 체재시간이 100msec 이하인 조건하에서 혼합가스를 플라즈마 여기하는 것에 의해, 패터닝된 제3 막의 존재하에서 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 한다.
＜2＞ 상기 ＜1＞에 있어서, 상기 산소원소를 함유하는 분자가스는 산소(O2), 수증기(H2O), 일산화일질소(NO), 일산화이질소(N2O), 이산화일질소(NO2), 오존(O3), 일산화탄소(CO), 이산화탄소(CO2)에서 선택된 1개의 분자가스 또는 이들의 혼합가스인 것을 특징으로 한다.
＜3＞ 상기 ＜2＞에 있어서, 상기 첨가가스는 염소(Cl2), 질소(N2), 테트라플루오르화탄소(CF4)에서 선택된 1개의 분자가스 또는 이들의 혼합가스인 것을 특징으로 한다.
＜4＞ 상기 ＜3＞에 있어서, 상기 가스의 체재시간이 60msec 이하인 것을 특징으로 한다.
＜5＞ 상기 ＜4＞에 있어서, 상기 중간막은 Ru이고 제2 막과 동시에 에칭되는 것을 특징으로 한다.
＜6＞ 상기 ＜5＞에 있어서, 상기 중간막은 실리콘산화막보다 에칭내성이 높은 것을 특징으로 한다.
＜7＞ 상기 ＜6＞에 있어서, 상기 제3 막은 실리콘산화막보다 에칭내성이 높은 것을 특징으로 한다.
＜8＞ 상기 ＜7＞에 있어서, 상기 에칭내성이 높은 중간막 또는 제3 막은 실질적으로 동일한 재료로 이루어지는 것을 특징으로 한다.
＜9＞ 상기 ＜8＞에 있어서, 상기 에칭내성이 높은 중간막 또는 제3 막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 한다.
＜10＞ 상기 ＜9＞에 있어서, 상기 에칭은 중간막이 노출될 때까지 실행하고, 또 50%이상의 오버에칭을 실시하는 것을 특징으로 한다.
＜11＞ 본 발명에 의한 반도체집적회로장치의 제조방법은 (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 직접 또는 1층 또는 2층이상의 중간막을 거쳐서 주로 Ru 또는 RuO2로 이루어지는 제2 막을 형성하는 공정, (b) 제2 막상에 제3 막을 형성하는 공정, (c) 제3 막을 패터닝하는 공정 및 (d) 산소이온 또는 산소라디칼의 존재하이고 또한 가스의 체재시간이 100msec 이하인 조건하에 있어서의 패터닝된 제3 막의 존재하에서 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 한다.
＜12＞ 상기 ＜11＞에 있어서, 상기 산소이온 또는 산소라디칼은 산소원소를 함유하는 분자가스 및 첨가가스를 포함하는 혼합가스의 100mTorr∼0.1mTorr의 감압분위기중에 있어서의 혼합가스의 플라즈마 여기에 의해 발생시키는 것을 특징으로 한다.
＜13＞ 상기 ＜12＞에 있어서, 상기 산소원소를 함유하는 분자가스는 산소(O2), 수증기(H2O), 일산화일질소(NO), 일산화이질소(N2O), 이산화일질소(NO2), 오존(O3), 일산화탄소(CO), 이산화탄소(CO2)에서 선택된 1개의 분자가스 또는 이들의 혼합가스인 것을 특징으로 한다.
＜14＞ 상기 ＜13＞에 있어서, 상기 첨가가스는 염소(Cl2), 질소(N2), 테트라플루오르화탄소(CF4)에서 선택된 1개의 분자가스 또는 이들의 혼합가스인 것을 특징으로 한다.
＜15＞ 상기 ＜14＞에 있어서, 상기 가스의 체재시간이 60msec 이하인 것을 특징으로 한다.
＜16＞ 상기 ＜15＞에 있어서, 상기 중간막은 Ru이고 제2 막과 동시에 에칭되는 것을 특징으로 한다.
＜17＞ 상기 ＜16＞에 있어서, 상기 중간막은 실리콘산화막보다 에칭내성이 높은 것을 특징으로 한다.
＜18＞ 상기 ＜17＞에 있어서, 상기 제3 막은 실리콘산화막보다 에칭내성이 높은 것을 특징으로 한다.
＜19＞ 상기 ＜18＞에 있어서, 상기 에칭내성이 높은 중간막 또는 제3 막은 실질적으로 동일한 재료로 이루어지는 것을 특징으로 한다.
＜20＞ 상기 ＜19＞에 있어서, 상기 에칭내성이 높은 중간막 또는 제3 막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 한다.
＜21＞ 상기 ＜20＞에 있어서, 상기 에칭은 중간막이 노출될 때까지 실행하고, 또 50% 이상의 오버에칭을 실시하는 것을 특징으로 한다.
＜22＞ 본 발명에 의한 반도체집적회로장치의 제조방법은 (a) 반도체웨이퍼의 제1 주면상에 제1 막을 형성하는 공정, (b) 제1 막상에 제1 막과 비교하여 에칭시에 측벽부착하기 쉬운 백금족 원소 또는 그들을 포함하는 산화물 또는 제1 막과 비교하여 에칭레이트가 큰 측벽부착성의 부재로 이루어지는 제2 막을 형성하는 공정, (c) 제2 막상에 제3 막을 형성하는 공정, (d) 제3 막을 패터닝하는 공정, (e)산소이온 또는 산소 라디칼의 존재하이고 또한 가스의 체재시간이 100msec 이하인 조건하에 있어서의 패터닝된 제3 막의 존재하에서 제1 막이 노출될 때까지 제2 막을 에칭처리하는 공정 및 (f) 감압가스분위기 또는 다른 가스분위기중에 있어서 에칭처리된 제2 막에 대해 50% 이상의 오버에칭을 실시하는 공정을 포함하는 것을 특징으로 한다.
＜23＞ 상기 ＜22＞에 있어서, 상기 산소이온 또는 산소라디칼은 산소원소를 함유하는 분자가스 및 첨가가스를 포함하는 혼합가스의 100mTorr∼0.1mTorr의 감압분위기중에 있어서의 혼합가스의 플라즈마 여기에 의해 발생시키는 것을 특징으로 한다.
＜24＞ 상기 ＜23＞에 있어서, 상기 산소원소를 함유하는 분자가스는 산소(O2), 수증기(H2O), 일산화일질소(NO), 일산화이질소(N2O), 이산화이질소(NO2), 오존(O3), 일산화탄소(CO), 이산화탄소(CO2)에서 선택된 1개의 분자가스 또는 이들의 혼합가스인 것을 특징으로 한다.
＜25＞ 상기 ＜24＞에 있어서, 상기 첨가가스는 염소(Cl2), 질소(N2), 테트라플루오르화탄소(CF4)에서 선택된 1개의 분자가스 또는 이들의 혼합가스인 것을 특징으로 한다.
＜26＞ 상기 ＜25＞에 있어서, 상기 제2 막은 Pt, Ru, RuO2, Ir 또는 IrO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막인 것을 특징으로 한다.
＜27＞ 상기 ＜26＞에 있어서, 상기 제1 막과 제3 막은 실질적으로 동일종류의 재료로 이루어지는 것을 특징으로 한다.
＜28＞ 상기 ＜27＞에 있어서, 상기 제1 막은 에칭스토퍼로서 작용하는 것을 특징으로 한다.
＜29＞ 상기 ＜28＞에 있어서, 상기 오버에칭공정후에 제1 막과 제3 막의 막두께가 대략 동일하게 되어 있는 것을 특징으로 한다.
＜30＞ 상기 ＜29＞에 있어서, 상기 오버에칭공정후에 제1 막을 제거하는 공정에 있어서 패터닝된 제3 막도 제거하는 것을 특징으로 한다.
＜31＞ 상기 ＜30＞에 있어서, 상기 제1 막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 한다.
＜32＞ 상기 ＜31＞에 있어서, 상기 오버에칭은 80% 이상인 것을 특징으로 한다.
≪발명의 실시예≫
이하의 실시예에서는 특별히 필요할 때 이외에는 동일 또는 마찬가지인 부분의 설명을 원칙적으로 반복하지 않고, 또 이하의 실시예에서는 편의상 그럴 필요가 있을 때는 여러개의 단락(section) 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고 그것들은 서로 관계가 없는 것이 아니라 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충설명 등의 관계에 있다.
또, 본원에서 반도체집적회로장치라고 할 때는 실리콘웨이퍼상에 형성되는 것에 한정되지 않고, 특별히 그렇지 않은 것을 명시한 경우를 제외하고, 액정표시장치용의 TFT(Thin Film Transistor)등 다른 기판상에 형성되는 것 등도 포함하는 것으로 한다. 또, 본원에서 웨이퍼의 주면 또는 주면상이라고 하는 경우는 상황에 따라 기판의 주면 그 자체 또는 기판상에 단층 또는 다층의 박막이 형성된 표면을 의미한다.
또, 이하의 실시예에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정의 수에 한정되는 경우 등을 제외하고, 그 수에 한정되는 것은 아니고 특정의 수 이상이어도 이하이어도 좋다.
또, 이하의 실시예에 있어서, 그 구성요소(요소스텝 등을 포함한다)는 특별히 명시한 경우 및 원리적으로 명확하게 필수라고 고려되는 경우를 제외하고, 반드시 필수는 아닌 것은 물론이다.
마찬가지로, 이하의 실시예에 있어서 구성요소 등의 형상, 위치관계 등으로 언급할 때는 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 고려되는 경우 등을 제외하고, 실질적으로 그의 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치, 범위 등에 대해서도 마찬가지이다.
이하, 본 발명의 실시예를 도면에 따라서 상세하게 설명한다. 또한, 실시예를 설명하기 위한 전체도면에 있어서 동일기능을 갖는 것은 동일한 부호를 붙이고 그 반복 설명은 생략한다.
실시예 1
도 1은 본 발명의 반도체집적회로장치의 제조방법에 사용하는 에칭장치의 1예를 도시한 단면개념도이다.
본 실시예의 에칭장치는 그 내용적이 약 33.3ℓ의 반응실(101), 반응실(101)의 배기구에 접속된 진공배관(102), 진공배관(102)의 도중에 배치된 제어밸브CV, 진공배관(102)의 다른쪽에 접속된 터보분자펌프TMP, 터보분자펌프TMP의 배기구측에 마련된 거친밸브(roughing valve)RV을 거쳐서 접속된 메카니컬 부스터 펌프(용적형 거친 드라이펌프)MBP로 이루어지는 오일프리인 배기계를 갖는다. 반응실(101)은 감압상태로 유지할 수 있을 정도의 기계적 강도를 갖고 상기한 배기계에 의해 내부를 고진공상태로 할 수 있다. 또, 후에 설명하는 가스공급계로부터 공급되는 처리가스(에칭가스)를 배기계에 의해 배기할 때, 제어밸브CV에 의한 컨덕턴스의 조정에 의해 반응실(101) 내부의 압력을 원하는 값으로 조정할 수 있다.
또한, 반응실(101)의 진공화를 대기압에서 저진공도영역까지 실행하는 거친진공계를 마련해도 좋지만 도시는 생략하고 있다. 또, 거친배기계는 메카니컬 부스터 펌프MBP 대신에 터보형 드라이 펌프, 오일회전펌프 등을 사용해도 좋다.
또, 본 에칭장치는 매스 플로 컨트롤러MFC1을 거쳐서 염소가스(Cl2)가, 매스 플로 컨트롤러MFC2을 거쳐서 산소가스(O2)가 반응실(101)에 도입되는 가스공급계를 갖고 있다. 또한, 각 매스 플로 컨트롤러의 입출력측 또는 반응실(101)의 가스도입부의 직전 등에 적당한 밸브(스톱밸브)를 삽입할 수 있지만, 도시는 생략하고 있다. 또, 가스공급계에는 적당한 퍼지계를 마련할 수 있지만, 이것도 도시는 생략하고 있다. 또, 염소가스와 산소가스의 혼합부분에 매니폴드(manifold)를 마련하는 것도 가능하지만, 도시는 생략하고 있다. 또, 다른 가스계 예를 들면 실리콘산화막의 에칭용의 불소계 가스의 공급계, 레지스트어싱용의 가스계를 마련해도 좋다.
반응실(101) 내에는 시료대(103)이 설치되어 있다. 도시한 바와 같이, 반도체기판(반도체집적회로장치 제조용 웨이퍼)(1)은 시료대(103)상에 위쪽을 향해서 설치된다. 또한, 반도체집적회로장치 제조용 웨이퍼 또는 간단히 반도체웨이퍼 또는 반도체기판이라고 할 때에는 SOS(Silicon On Sapphire), SOI(Silicon On Insulator), 단결정실리콘기판, TFT 등의 절연기판을 포함하는 개념으로 사용한다.
반도체기판(1)은 예를 들면 6인치직경의 실리콘웨이퍼이고 예를 들면 정전척에 의해 유지된다. 도시한 바와 같이, 본 에칭장치는 반응실(101)에 1개의 웨이퍼가 도입되는 단일 웨이퍼 에칭장치이다. 또, 도시한 바와 같이, 가스공급노즐(110)에서 가스가 공급된다. 또, 시료대(103)은 반응실(101)에서 전기적으로 분리되고 바이어스용의 고주파전력RF2를 인가할 수 있도록 되어 있다. 이것에 의해 반도체기판(1)에 고주파바이어스를 인가하는 것이 가능하게 된다.
반응실(101)의 상부는 석영통(104)에서 진공봉지되고, 석영통(104)의 주위에는 유도결합코일(105)가 배치되어 있다. 유도결합코일(105)에는 예를 들면 13.56MHz의 고주파전원RF1이 접속되어 있다. 고주파전원RF1의 전력은 유도결합코일(105)를 거친 유도결합에 의해 석영통(104) 및 반응실(101)내로 플라즈마를 발생한다. 이와 같이 유도결합 플라즈마를 사용해서 저동작압력(고진공도영역)에 있어서 높은 밀도의 플라즈마를 발생한다. 단, 본 발명은 유도결합 플라즈마에 한정되는 것은 아니고 저압력에서의 플라즈마 발생기구이면 이것을 적용하는 것이 가능하다. 예를 들면, ECR(Electron Cycrotoron Resonans) 플라즈마, ICP(Inductively Coupled Plasma), 마그네트론 RIE 플라즈마, 헬리콘파 플라즈마 등을 사용해도 좋다.
본 실시예에 사용하는 에칭장치의 개요는 상기와 같지만, 본 실시예에 적용할 때의 특징적인 장치특성을 다음에 설명한다. 즉, 본 실시예의 에칭장치에서는 대유량의 에칭가스가 공급되고 이것이 고속으로 배기된다.
즉, 본 에칭장치에서는 산소와 염소의 각 가스의 토탈가스유량의 공급능력이 2000sccm이라는 대유량을 가능하게 하고, 한편 이러한 대유량의 가스를 공급해도 충분히 낮은 동작압력(예를 들면 15mTorr)을 얻기 위해서, 터보분자펌프TMP로서 최대배기능력이 2000ℓ/초인 것을 사용하고 있다. 또한, 터보분자펌프TMP의 최대배기능력(압축비)을 확보하기 위해서 그 배압을 충분히 낮게 할 수 있을 정도의 거친계의 배기능력(거친밸브RV 및 배관의 컨덕턴스를 포함시킨 메카니컬 부스터 펌프MBP의 배기속도)이 확보되어 있는 것은 물론이다.
이와 같이 배기속도가 2000ℓ/초인 터보분자펌프TMP를 사용해서 배기계를 구성한 것에 의해, 예를 들면 산소와 염소의 토탈가스유량이 약 800sccm일 때 실효배기속도로서 약 600ℓ/초가 얻어진다. 또, 배기계의 실효배기속도라는 것은 진공배관(102), 제어밸브CV의 컨덕턴스, 터보분자펌프TMP, 거친배기계(메카니컬 부스터 펌프MBP, 거친밸브RV 및 배관)를 포함시킨 배기계 전체의 배기속도를 의미한다.
다음에, 상기한 에칭장치를 사용해서 토탈막두께가 0.3㎛인 이산화루테늄(RuO2)과 루테늄(Ru)의 적층막을 에칭하는 방법에 대해서 설명한다. 이 에칭은 DRAM캐패시터의 하부전극에 상기 적층막을 적용하는 것을 염두해 두고 실행하는 것이다. 단, DRAM캐패시터의 하부전극 이외에 적용하는 경우를 배제하는 것은 아니고 다른 미세가공이 요구되는 이산화루테늄 등의 계에 있어서의 에칭방법으로서 적용할 수 있는 것은 물론이다.
우선, 6인치직경의 실리콘웨이퍼기판상에 질화티탄막(106)을 예를 들면 CVD 법에 의해 퇴적시키고, 그 후 루테늄막(107), 이산화루테늄막(108)을 예를 들면 스퍼터법에 의해 순차 퇴적시킨다. 루테늄막(107), 이산화루테늄막(108)의 총막두께는 0.3㎛이다. 또, 실리콘산화막(109)를 예를 들면 CVD법에 의해 퇴적시킨다. 그 후, 포토레지스트막을 도포하고 포토리도그래피에 의해 레지스트막을 패터닝하여 레지스트마스크를 형성한다. 패터닝된 레지스트마스크의 패턴폭은 약 1㎛이다.
다음에, 이 기판을 상기한 에칭장치내에 도입하여 시료대(103)상에 설치한다. 그 후, 반응실(101)내를 고진공 예를 들면 1×10-6Torr대로 진공화시키고, 도시하지 않은 가스계에서 불소계의 가스를 공급하여 플라즈마처리를 실시하고, 실리콘산화막(109)를 에칭한다. 그 후, 산소가스를 공급하여 플라즈마처리를 실시하고 레지스트마스크를 어싱하여 제거한다. 이렇게 해서 약 1㎛폭으로 패터닝된 실리콘산화막(109)를 얻는다.
다음에, 패터닝된 실리콘산화막(109)를 마스크로 해서 이산화루테늄막(108) 및 루테늄막(107)을 에칭한다. 반응실(101)내에 매스 플로 컨트롤러MFC1, 2를 조정하여 염소 및 산소를 소정의 유량으로 공급한다. 그리고, 제어밸브CV를 조정하여 소정의 압력으로 조정한다. 또, 유도결합코일(105) 및 기판에 고주파전원 RF1, 2에서 소정의 고주파전력을 인가하여 플라즈마를 생성시킨다. 이 플라즈마에 의해 생성된 주로 산소이온 또는 산소라디칼과 이산화루테늄막(108) 및 루테늄막(107)의 반응에 의해 에칭을 실행한다.
이산화루테늄막(108) 및 루테늄막(107)은 측벽부착성의 부재이고 백금족 등이기 때문에, 에칭과정에 있어서 반응생성물이 에칭측벽에 부착하고 에칭의 이방성을 저해하여 테이퍼형상을 나타낸다. 그러나, 본 실시예에서는 다음과 같이 테이퍼각을 크게 해서 에칭이방성을 개선할 수 있다. 또, 측벽부착성의 부재라는 것은 드라이에칭시에 생성물의 증기압이 낮기 때문에 측벽에 부착하는 경향이 강하여 미세한 에칭이 곤란하게 되는 것을 의미하고, 주로 백금족 원소 그들을 포함하는 산화물 또는 부산화물(백금족 등), 퍼로브스카이트 등의 ABO3형 천이 금속산화물 등을 의미한다. 여기서, 백금족 등이라는 것은 백금족원소 및 그들을 포함하는 산화물이라고 할 때는 백금족 원소 및 그들의 구성원소를 포함하는 산화물 및 그들의 구성원소의 여러개의 원소를 포함하거나 또는 다른 족과 백금족원소를 포함하는 복합산화물, 그들의 고용체 등을 포함하는 개념이다.
에칭의 조건, 에칭후의 단면형상 및 에칭특성을 도 2에 도시한다. 도 2는 본 실시예의 에칭방법의 조건, 단면도 및 특성을 도시한 실험표도이다.
본 에칭방법에 있어서의 기본조건은 도 2 좌측란의 조건 란에 표시되는 바와 같이 반응실(101)내의 처리압력이 15mTorr, RF1에서 유도결합코일(105)로 공급되는 고주파전력이 500W, RF2에서 기판(1)에 인가되는 고주파 바이어스전력이 200W, 오버에칭량이 20%이다.
여기서 본 명세서에 있어서의 오버에칭량의 개념을 도 43을 사용해서 설명한다. 도 43은 예를 들면 티탄을 포함하는 하지막(예를 들면 질화티탄막(TiN막))상의 이산화루테늄막과 루테늄막의 적층막(RuO2/Ru막)을 에칭한 경우의 플라즈마 발광강도를 처리시간에 대해서 나타낸 그래프이다. 플라즈마발광은 예를 들면 티탄의 발광피크인 파장이 406㎚인 광을 모니터할 수 있다. 시각t=0에서 에칭을 개시한다. RuO2/Ru막이 에칭되어 있는 도중(시각t=0∼T1)에서는 아직 TiN 막은 노출되고 있지 않으므로 406㎚광의 발광강도는 낮은 레벨로 유지된다. 시각t=T1에 도달하면, 에칭레이트가 상대적으로 빠른 웨이퍼센터의 부분에서 RuO2/Ru막의 에칭이 종료하고 하지의 TiN막이 노출되기 시작한다. 이 결과, 406㎚광의 발광강도가 상승하기 시작해서 시간의 경과 즉 하지의 TiN막의 노출면적의 증가에 따라 406㎚ 광의 발광강도가 상승한다. 시각t=T2에 도달하면, 에칭레이트가 상대적으로 느린 웨이퍼센터의 부분에서도 RuO2/Ru막의 에칭이 종료하여 하지 TiN막의 전면이 노출된다. 이 결과, 406㎚광의 발광강도는 높은 레벨로 거의 일정하게 유지된다. 이 시각t=T2를 저스트(just) 에칭시각으로 정의하고, t=0∼T2의 시간을 메인에칭시간으로 정의한다. 또, 에칭을 계속하여 시각t=T3에서 에칭을 종료한다. t=T2∼T3의 시간을 오버에칭시간으로 정의한다. 따라서, 오버에칭량은 (T3-T2)/(T2-0)×100(%)로 정의할 수 있다.
또, 처리압력이 15mTorr인 경우를 예시하고 있지만, 처리압력은 플라즈마가 안정하게 생성하는 압력이면 좋고, 100mTorr∼0.1mTorr의 범위, 더욱 바람직하게는 30mTorr∼1mTorr의 범위에서 선택할 수 있다.
한편, 본 에칭방법에 있어서의 변수조건은 도 2의 좌측란의 조건의 란에 기본조건과 함께 표시된 바와 같이 산소 및 염소의 총유량이다. 산소 및 염소의 유량비는 어떠한 경우라도 약 9대1이다. 즉, 총유량에 대해 염소가 약 10% 첨가된다. 이와 같이 염소가 약 10%첨가되는 것은 산소라디칼의 발생확률이 염소의 첨가와 함께 증가하고 약 10%로 피크에 도달하기 때문이다. 따라서, 산소라디칼의 발생을 촉진하는 첨가물이면 염소에 한정되지 않고, 그 밖의 첨가물 예를 들면 질소, 테트라플루오르화탄소 등이어도 좋다.
도 2의 상측란은 산소 90sccm 및 염소 10sccm(총유량100sccm)의 경우이고, 단면도를 중간란에, 에칭특성을 우측란에 도시한다. 에칭속도(에칭레이트)는 82 ㎚/분, 실리콘산화막(109)와의 선택비가 14.6, 에칭의 이방성을 나타내는 테이퍼각이 78도, 깍은면(facet)이 80㎚이다. 또한, 깍은면이라는 것은 에칭마스크인 실리콘산화막(109) 상부의 모서리부가 에칭되는 영역이고, 도 2 중에 도시한 바와 같이 에칭전에는 대략 직각으로 형성되어 있던 실리콘산화막(109)의 모서리부가 에칭에 의해 깍여 둥근형상 또는 모따기형상으로 모서리부가 에칭된 영역의 수직방향길이를 의미한다. 깍은면이 작을수록 에칭마스크로서 양호하게 기능하고 있는 것을 나타낸다.
도 2의 중간란은 산소 320sccm 및 염소 36sccm(총유량 356sccm)의 경우이다. 에칭속도는 107㎚/분으로 상승하고, 실리콘산화막(109)와의 선택비도 17로 상승한다 또, 이방성을 나타내는 테이퍼각은 80도로 증가하고, 깍은면이 63㎚로 저하한다. 즉, 모든 에칭특성이 총유량을 증가시키는 것에 의해 향상한다.
도 2의 하측란은 산소 715sccm 및 염소 80sccm(총유량 795sccm)의 경우이다. 에칭속도는 128㎚/분으로 더욱 상승하고, 실리콘산화막(109)와의 선택비도 20으로 더욱 상승한다. 이방성을 나타내는 테이퍼각은 84도로 증가하고, 깍은면이 60㎚로 저하한다. 즉, 모든 에칭특성이 총유량을 증가시키는 것에 의해 더욱 향상한다.
이들의 에칭특성을 도 3에 도시한다. 가스유량의 증가와 함께 이방성(테이퍼각)이 향상하고(도 3의 (a)), 대(對)실리콘산화막 선택비가 향상한다(도 3의 (b)). 또, 깍은면이 저감하고(도 3의 (c)), 에칭레이트가 증가한다(도 3의 (d)). 이와 같이 에칭가스(본 예의 경우 산소 및 염소)의 총유량을 증가시키는 것에 의해 상기한 모든 에칭특성이 향상하거나 또는 개선된다. 구체적으로는 상기 기본조건에 있어서, 가스유량을 산소 715sccm, 염소 80sccm, 총유량 약 800sccm으로 하는 것에 의해, 에칭의 이방성이 테이퍼각 84도로까지 개선된다.
이와 같은 에칭특성의 개선이 이루어지는 이유를 도 4를 사용해서 설명한다.도 4는 이산화루테늄이 에칭되는 기구를 모식적으로 도시한 단면도이다. 도 4의 (a)는 대유량이고 또한 고속으로 배기되고 있지 않은 경우를 도시한 것이고, 도 4의 (b)는 대유량이고 또한 고속으로 배기되고 있는 경우를 도시한 것이다. 플라즈마에서 비래(飛來)한 에칭 또는 스퍼터링작용을 하는 입자인 산소이온(O＋) 또는 산소라디칼(0＊)과 이산화루테늄의 화학적반응 또는 물리적작용에 의해 반응생성물(RuO4, RuOX)이 생성된다. 반응생성물중 안정기체로서 존재할 수 있는 입자(예를 들면 RuO4)는 가스로서 배기되지만, 안정기체로서 존재할 수 없는 미소한 고체입자(예를 들면 RuOX)는 에칭측벽에 부착하여 측벽부착물을 구성한다. 측벽에는 산소이온(O＋) 또는 산소라디칼(O＊)이 작용하여 바닥면과 마찬가지로 에칭작용을 실행하지만, 대유량이고 또한 고속으로 배기되고 있지 않은 경우(도 4의 (a))는 상기한 측벽부착작용과의 경합(퇴적과 에칭의 경합)에 의해 퇴적(deposition)쪽이 우세하게 되어 측벽에 테이퍼가 형성되게 된다. 한편, 대유량이고 또한 고속으로 배기되고 있는 경우(도 4의 (b))는 안정기체로서 존재할 수 있는 입자(예를 들면 RuO4)는 물론 안정기체로서 존재할 수 없는 미소한 고체입자(예를 들면 RuOX)도 배기되기 쉽게 되어 측벽부착될 확률이 감소한다. 이 결과, 측벽에 있어서의 퇴적과 에칭의 경합에 있어서 퇴적이 적어져 테이퍼각이 크게 형성되게 된다.
이와 같이 상기 기본조건하에서 산소 및 염소의 총유량을 약 800sccm으로 하는 것에 의해, 이산화루테늄 및 루테늄의 적층막의 에칭이방성을 테이퍼각 84도까지 개선할 수 있다.
또한, 이 조건하에 있어서의 에칭가스의 반응실(101)내의 체재시간은 다음과 같이 해서 계산에 의해 구할 수 있다. 즉, 체재시간을 τ(초), 압력을 P(Torr), 반응실(101)의 용적을 V(ℓ), 유량을 Q(sccm)으로 하면, τ=P·V/Q(배기계의 실효배기속도를 S로 하면, Q=P·S의 관계가 있고, 이것과 체재시간의 정의식 τ=V/S로 부터 이전식을 도출할 수 있다)에 의해, 1Torr·ℓ/s=79.05sccm의 환산정수를 사용해서,
τ=15(mTorr) × 33.3(ℓ)/800(sccm),
τ=49.3(msec)로 된다.
즉, 가스체재시간을 49.3(msec)로 하는 것에 의해, 상기 조건하에서 이산화루테늄 및 루테늄의 적층막의 에칭이방성을 테이퍼각 84도까지 개선할 수 있다.
또한, 여기서는 가스체재시간이 약 49msec인 경우를 예시하고 있지만, 가스체재시간은 100msec 이하이면 좋고, 바람직하게는 60msec 이하이면 좋다.
또, 상기 식에서 명확한 바와 같이 총유량Q 및 압력P를 고정시키면, 반응실 (101)의 용적V를 작게 하면 체재시간τ가 짧아진다. 그러나, 용적V를 너무 작게 하는 것은 에칭처리면적의 저하를 초래하여 바람직하지 않다. 본 실시예의 경우, 6인치직경 웨이퍼의 처리가 가능한 치수를 예시하고, 용적이 33.3ℓ인 경우를 예시하고 있다. 또한, 용적V는 다른 조건이 동일하면 10ℓ 이상이 바람직하지만(가능하면 15ℓ 이상), τ가 짧으면 용적은 작아도 좋다.
여기서 규격화용적의 개념을 도입한다. 여기서 규격화용적은 웨이퍼직경의 3승을 단위로 한 용적이고, 본 실시예의 경우 웨이퍼직경이 6인치(15.24cm)이므로 약 3.4ℓ가 규격화용적의 단위이다. 따라서, 본 실시예의 경우의 반응실용적33.3ℓ는 규격화용적이 약 9로 된다. 또한, 규격화용적은 다른 조건이 동일하면 3이상(가능하면 5이상)인 것이 바람직하다.
다음에, 오버에칭량을 변화시킨 경우의 실험결과를 설명한다. 도 5는 오버에칭량을 변화시킨 경우의 단면도 및 에칭특성을 도시한 실험표도이다.
본 에칭방법에 있어서의 기본조건은 반응실(101)내의 처리압력이 15mTorr, RF1에서 유도결합코일(105)로 공급되는 고주파전력이 500W, RF2에서 기판(1)에 인가되는 주파수 바이어스 전력이 200W, 산소 및 염소의 유량이 715sccm 및 80sccm이다. 즉, 앞의 실험결과에 있어서 이방성이 크게 개선된 총유량 약 800sccm의 조건을 채용하고 있다.
단, 이 기본조건에 있어서는 앞의 실험결과에서도 나타낸 바와 같이 오버에칭량이 20%인 경우에도 이방성(테이퍼각)이 84도로 개선되어 있으므로, 마스크로 되는 실리콘산화막(109)의 패턴폭 및 패턴공간을 0.13㎛로 매우 작게 하고, 또 이산화루테늄, 루테늄의 적층막의 총막두께를 0.45㎛로 하고 있다. 이것은 1G비트 DRAM의 캐패시터 하부전극으로의 적용을 고려하여 실제로 요구되는 가공치수에서의 실험을 시도한 것이다. 또한, 이산화루테늄, 루테늄의 적층막의 퇴적, 실리콘산화막의 퇴적 및 패터닝은 앞서 설명한 것과 마찬가지로 실행한다.
도 5의 상측란은 오버에칭량이 30%인 경우이고, 단면도를 중간란에, 에칭특성을 우측란에 도시한다. 에칭의 이방성을 나타내는 테이퍼각이 83도, 깍은면이 60㎚이다.
도 5의 중간란은 오버에칭량이 50%인 경우이고, 마찬가지로 단면도를 중간란에, 에칭특성을 우측란에 도시한다. 이방성을 나타내는 테이퍼각은 85도로 증가하고, 깍은면은 110㎚로 증가한다. 오버에칭량의 증가에 따라 깍은면은 악화되지만 이방성이 개선된다.
도 5의 하측란은 오버에칭량이 100%인 경우이고, 마찬가지로 단면도를 중간란에, 에칭특성을 우측란에 도시한다. 깍은면이 180㎚로 증가하지만 이방성을 나타내는 테이퍼각은 89도로까지 개선되어 거의 이상적인 상태로 된다.
이들 에칭특성을 도 6에 도시한다. 오버에칭량의 증가와 함께 이방성(테이퍼각)이 향상하고(도 6의 (a)), 깍은면이 증가한다(도 6의 (b)). 즉, 상기한 기본조건하에서 오버에칭량을 100%로 하는 것에 의해, 에칭이방성을 테이퍼각이 89도라는 거의 이상적인 상태로 할 수 있다.
또한, 오버에칭량이 100%라는 것은 오버에칭의 조건이 메인 에칭과 동일한 조건인 경우는 메인에칭과 동일시간만큼 부가적으로 에칭하는 것을 의미하고, 오버에칭의 조건이 변경되어 최초부터 그 조건하에서 메인에칭의 대칭막을 에칭했다고 하면 에칭속도가 예를 들면 1/2로 되는 경우에는 메인에칭의 2배의 시간만큼 부가적으로 에칭하는 것을 의미한다.
이와 같은 오버에칭량의 증가에 의해 이방성이 개선되는 이유를 도 7을 사용해서 설명한다. 도 7은 이산화루테늄이 에칭되는 기구를 모식적으로 도시한 단면도이다.
이산화루테늄 및 루테늄막의 에칭은 임의의 테이퍼각을 갖고 종료하고 있기 때문에, 오버에칭의 상황하에서는 하지재료인 질화티탄막이 노출하고 있다. 이 질화티탄막은 산소이온 또는 산소라디칼에 의해 에칭되는 일이 없기 때문에, 에칭바닥면으로부터의 반응생성물은 발생하지 않고 측벽으로의 반응생성물의 비래는 없다. 측벽부에 있어서는 산소이온 또는 산소라디칼에 의한 에칭과 측벽부에서 발생한 반응생성물의 재부착의 경합이 발생하고 있지만, 상기한 에칭상황하와 같이 바닥부로부터의 반응생성물의 비래가 없는 분만큼 반응생성물의 비래가 감소하여 에칭이 우세하게 된다. 이 때문에, 오버에칭시의 측벽부착물은 매우 적어지고 이것이 테이퍼각 상승의 원인으로 된다.
이와 같이 상기 조건하 즉 반응압력 15mTorr, 플라즈마 소오스 파워 500W, FR바이어스파워 200W, 산소 및 염소유량 715sccm 및 800sccm(총유량 약 800sccm)의 조건하에서 오버에칭량을 20%에서 100%로 증가시키는 것에 의해, 에칭이방성을 테이퍼각으로 나타내어 83도에서 89도로 향상시킬 수 있다.
이와 같이 이산화루테늄 및 루테늄적층막을 테이퍼각 89도로 에칭할 수 있는 것은 이산화루테늄 또는 루테늄 등의 백금족 원소계의 금속 또는 그의 산화물의 에칭이 언더컷(undercut)형상의 에칭이 원리적으로 곤란한 즉 반응생성물의 증기압이 낮고 측벽부착성이 높은 반응성생성물이 생기는 에칭계인 것을 고려하면 매우 현저한 효과이고, 1G비트 DRAM급의 미세가공의 가능성을 여는 매우 유용한 기술을 제공하는 것이다.
또, 이와 같은 에칭방법을 사용하는 것에 의해, 패턴폭 및 공간이 0.13㎛ (0.15㎛ 이하)라는 미세한 패턴형상에 있어서, 또 패턴높이가 0.45㎛(애스펙트비 약 3.5 즉 애스펙트비가 3이상인 고애스펙트영역)라는 에칭가공에 있어서는 매우 엄격한 상황하에서 테이퍼각이 89도라는 이상적인 기둥형상 패턴(내부가 채워진 것 이외에 실린더와 같은 것도 포함한다)의 형성을 실현할 수 있다. 이것은 또 에칭의 미가공 마진이 큰 것을 나타내고 있고, 리도그래피의 한계가 확대되고 또 미세한 마스크의 형성이 가능하게 된 경우에는 본 기술을 사용해서 충분히 미세한 가공(패턴폭 및 공간이 0.13㎛ 이하인 미세패턴의 가공)이 가능한 것을 의미한다.
도 42에 도시되어 있는 바와 같이, 일정이상의 애스펙트비(2 또는 2.5정도) 를 필요로 하지 않고, 추형상을 허용하는 상황에서는 테이퍼각은 80도정도이면 충분하고, 고애스펙트영역이 필수이고 또 표면에 일정한 면적을 필요로 하는 경우에는 85도 바람직하게는 87도 이상의 테이퍼각을 필요로 한다. 또, 특히 측벽의 수직성에 의미가 있는 영역에서는 87도이상 바람직하게는 89도이상의 테이퍼각을 필요로 한다.
또한, 본 발명자들의 검토에 의하면, 이산화루테늄과 루테늄에서는 에칭기구가 상이한 부분이 있다. 도 8은 루테늄과 이산화루테늄의 에칭기구의 상이를 도시한 표도이다. 에칭기구의 설명의 전제로서 루테늄 또는 이산화루테늄과 산소의 반응에 의해 발생할 가능성이 있는 생성물의 성질을 설명한다. 또한, 화학식에 연결해서 나타내는 (s)는 고체, (g)는 가스인 것을 나타낸다. 우선, RuO(g)는 불안정하고 Ru(s)+O로 분해한다. RuO2(g)는 불안정하고 RuO2(s)로 응집한다. RuO3(g) 및 RuO4(g)는 안정하다. 상기한 반응생성물로서 배기되는 것은 주로 RuO3(g) 및 RuO4(g)의 상태에서 배기된다고 고려된다. 한편, 측벽부착하는 반응생성물은 RuO(g) 및 RuO2(g)의 상태인 것으로 고려된다.
우선, 루테늄의 에칭기구를 설명한다. 루테늄의 결정은 육방구조이고 밀도가 낮다. 루테늄과 산소의 반응에 의해 2개의 과정이 고려된다. 제1의 과정은
Ru+O→RuO(g)→Ru(s)
의 반응이고, 불안정한 RuO(g)가 생성된 후에 Ru(s)로 되돌아가는 과정이다. 제2의 과정은
Ru+O→RuO2(g)→RuO2(s)
의 반응이고, 불안정한 RuO2(g)가 생성된 후 고체의 RuO2(s)가 에칭바닥면 또는 측벽에 형성되는 과정이다.
즉, 루테늄과 산소의 반응에 의해, 루테늄 또는 산화루테늄이 형성된다고 고려된다. 이와 같은 과정에서만 에칭되는 것은 아니고 또 다음 제3의 과정을 필요로 한다. 즉,
RuO2(s)+O→RuO3(g), RuO4(g)
의 반응이다. RuO3(g), RuO4(g)는 안정하게 기체로서 존재할 수 있기 때문에, 배기되고 제거되어 RuO2(s)가 에칭되게 된다.
한편, 산소이온에 의한 물리적 스퍼터도 발생하고 있다고 고려된다. 즉,
Ru+O＋→ Ru(s)
의 과정이다.
이들 과정의 총합이 루테늄의 에칭기구라고 고려된다. 이것을 요약하면, 루테늄의 에칭기구에 있어서, ① 케미컬에칭 및 스퍼터링에 의해서 고체의 Ru, RuO2가 발생하고, ② 에칭바닥면에 존재하는 RuO2는 또 산소와 반응하여 가스상태의 RuO3, RuO4를 발생하며, ③ 에칭측면에 비래한 Ru, RuO2는 부착물로 되어 이방성을 저해한다.
다음에, 이산화루테늄의 에칭기구를 설명한다. 이산화루테늄의 결정은 루틸(rutile)구조이고 밀도가 치밀하다. 이산화루테늄과 산소와의 반응에 의해, 상기한
RuO2(s)+O→RuO3(g), RuO4(g)
의 반응이 발생한다. 상기 루테늄의 경우와는 상이하고 고체인 Ru나 RuO2는 발생하지 않고, 안정하게 기체로서 존재할 수 있는 RuO3(g), RuO4(g)가 발생하고 이것이 배기된다. 즉, 이산화루테늄의 케미컬에칭기구는 루테늄과 같이 일단 RuO2를 생성한 후에 이것을 에칭하는 것은 아니고 직접 RuO2를 에칭하게 된다.
한편, 산소이온에 의한 물리적 스퍼터도 발생하고 있다고 고려된다. 즉,
RuO2+O＋→Ru(S), RuO2(S)
의 과정이다.
이들 과정의 총합이 루테늄의 에칭기구라고 고려된다. 이것을 요약하면, 루테늄의 에칭기구에 있어서, ① 케미컬에칭에 의해 가스의 RuO3, RuO4가 발생하고, ② 스퍼터링에 의해 고체인 Ru, RuO2가 발생하며, ③ 에칭측면에 비래한 Ru, RuO2는 부착물로 되어 이방성을 저해한다(단, 이 경우의 비래Ru, RuO2는 스퍼터링에 의한 것이고 그 양은 매우 적다고 고려된다).
상기 루테늄과 이산화루테늄의 에칭기구를 비교하면, 명확하게 이산화루테늄의 경우에는 기체로서 불안정한 Ru, RuO2가 케미컬에칭에 의해 발생하고 있지 않고 측벽부착물의 생성이 적다고 할 수 있다. 이것은 테이퍼각의 향상(에칭이방성의 향상)에 대해 유리한 요인으로 되는 것이다.
실시예 2
실시예 1에서 설명한 에칭방법을 DRAM의 제조에 적용한 경우의 예를 설명한다.
도 9는 본 실시예 2의 DRAM을 형성한 반도체칩의 전체평면도이다. 도시한 바와 같이 단결정실리콘으로 이루어지는 반도체칩(1A)의 주면에는 X방향(반도체칩(1A)의 긴변방향) 및 Y방향(반도체칩(1A)의 짧은변방향)을 따라 다수의 메모리어레이MARY가 매트릭스형상으로 배치되어 있다. X방향을 따라 서로 인접하는 메모리어레이MARY의 사이에는 센스앰프SA가 배치되어 있다. 반도체칩(1A)의 주면의 중앙부에는 워드드라이버WD, 데이타선 선택회로 등의 제어회로나 입출력회로, 본딩패드 등이 배치되어 있다.
도 10은 실시예 2의 DRAM의 등가회로도이다. 도시한 바와 같이 이 DRAM의 메모리어레이(MARY)는 매트릭스형상으로 배치된 여러개의 워드선WL(WL0, WL1, WLn…)과 여러개의 비트선BL 및 그들의 교점에 배치된 여러개의 메모리셀(MC)에 의해 구성되어 있다. 1비트의 정보를 기억하는 1개의 메모리셀은 1개의 정보축적용 용량소자C와 이것에 직렬로 접속된 1개의 메모리셀 선택용 MISFET Qs로 구성되어 있다. 메모리셀 선택용 MISFET Qs의 소스, 드레인의 한쪽은 정보축적용 용량소자C와 전기적으로 접속되고, 다른쪽은 비트선BL과 전기적으로 접속되어 있다. 워드선WL의 한쪽끝은 워드드라이버WD에 접속되고, 비트선BL의 한쪽끝은 센스앰프SA에 접속되어 있다.
다음에, 본 실시예의 DRAM의 제조방법을 도면을 사용해서 공정순으로 설명한다.
도 11∼도 37은 실시예 2의 DRAM의 제조공정의 1예를 공정순으로 도시한 단면도이다.
우선, 도 11에 도시한 바와 같이 소자분리영역 및 불순물이 도입된 웰영역을 형성한다.
p형이고 비저항이 10Ωcm정도인 단결정실리콘으로 이루어지는 반도체기판(1)을 준비하고, 예를 들면 850℃정도에서 웨트산화하여 형성한 막두께 10㎚정도의 얇은 실리콘산화막(도시하지 않음) 및 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 형성한 막두께 140㎚정도의 실리콘질화막(도시하지 않음)을 반도체기판(1) 상에 퇴적시킨다. 여기서는 단결정실리콘의 반도체기판(1)을 예시하지만, 표면에 단결정실리콘층을 갖는 SOI(Silicon On Insulator)기판 또는 표면에 다결정실리콘막을 갖는 유리, 세라믹 등의 유전체기판이어도 좋다.
다음에, 포토레지스트막(도시하지 않음)을 마스크로 해서 홈(5)가 형성되는 영역의 상기 실리콘질화막 및 실리콘산화막을 패터닝하고, 이 실리콘질화막을 마스크로 해서 반도체기판(1)을 드라이에칭하는 것에 의해, 소자분리영역의 반도체기판(1)에 깊이 300∼400㎚정도의 홈(5)를 형성한다.
다음에, 상기 포토레지스트막을 제거한 후 상기 에칭에 의해 홈(5)의 내벽에 발생한 손상층을 제거하기 위해서, 예를 들면 850∼900℃정도의 웨트산화에 의한 얇은(막두께 10㎚정도의) 실리콘산화막(6)을 홈(5)의 내벽에 형성하고, 예를 들면 오존(O3)와 테트라에톡시실란(TEOS)를 소오스가스로 사용한 플라즈마 CVD법에 의해 퇴적된 실리콘산화막(도시하지 않음)을 300∼400㎚정도의 막두께로 퇴적시킨다. 이 실리콘산화막은 1000℃정도에서 드라이산화에 의해 수축끼워맞춤(sintering))을 실행해도 좋다.
다음에, 이 실리콘산화막을 CMP법에 의해 연마하여 홈(5) 이외의 영역의 실리콘산화막을 제거하고, 홈(5)의 내부에 실리콘산화막(7)을 남겨서 소자분리영역을 형성한다. 또한, 이 CMP법에 의한 연마전에 홈(5)의 영역에 실리콘질화막을 형성하고 홈(5)영역의 실리콘산화막이 과잉으로 깊게 연마되는 디싱(dishing)을 방지할 수 있다.
다음에, 반도체기판(1)의 표면에 잔존하고 있는 실리콘산화막 및 실리콘질화막을 예를 들면 열인산을 사용한 웨트에칭에 의해 제거한 후, 메모리셀을 형성하는 영역(메모리어레이)의 반도체기판(1)에 n형 불순물 예를 들면 P(인)을 이온주입해서 n형 반도체영역(10)을 형성하고, 메모리어레이와 주변회로의 일부(n채널형 MISFET를 형성하는 영역)에 p형 불순물 예를 들면 B(붕소)를 이온주입해서 p형 웰(11)을 형성하고, 주변회로의 다른 일부(p채널형 MISFET를 형성하는 영역)에 n형 불순물 예를 들면 P(인)를 이온주입해서 n형 웰(12)를 형성한다. 또, 이 이온주입에 계속해서 MISFET의 임계값 전압을 조정하기 위한 불순물 예를 들면 BF2(플루오르화 붕소)를 p형 웰(11) 및 n형 웰(12)에 이온주입한다. n형 반도체영역(10)은 입출력회로 등에서 반도체기판(1)을 통해 메모리어레이의 p형 웰(11)에 노이즈가 침입하는 것을 방지하기 위해 형성된다.
다음에, 반도체기판(1)의 표면을 예를 들면 HF(플루오르화수소산)계의 세정액을 사용하여 세정한 후, 반도체기판(1)을 850℃정도에서 웨트산화하여 p형 웰(11) 및 n형 웰(12)의 각 표면에 막두께 7㎚정도의 청정한 게이트산화막(13)을 형성한다. 특별히 한정은 되지 않지만, 상기 게이트산화막(13)을 형성한 후 반도체기판(1)을 NO(산화질소)분위기중 또는 N2O(아산화질소)분위기중에서 열처리하는 것에 의해, 게이트산화막(13)과 반도체기판(1)의 계면에 질소를 편석시켜도 좋다(산질화처리). 게이트산화막(13)이 7㎚정도까지 얇게 되면, 반도체기판(1)과의 열팽창계수차에 기인해서 양자의 계면에 생기는 왜곡이 현재(顯在)화되어 핫캐리어의 발생을 유발한다. 반도체기판(1)과의 계면에 편석된 질소는 이 왜곡을 완화시키므로, 상기의 산질화처리는 매우 얇은 게이트산화막(13)의 신뢰성을 향상시킬 수 있다.
다음에, 도 12에 도시한 바와 같이 게이트산화막(13)의 상부에 게이트전극(14A), (14B), (14C)를 형성한다. 게이트전극(14A)는 메모리셀 선택용 MISFET의 일부를 구성하고, 활성영역 이외의 영역에서는 워드선WL로서 사용된다. 이 게이트전극(14A)(워드선WL)의 폭 즉 게이트길이는 메모리셀선택용 MISFET의 단채널효과를 억제하여 임계값전압을 일정값 이상으로 확보할 수 있는 허용범위내의 치수로 구성된다. 또, 인접하는 게이트전극(14A)(워드선WL)끼리의 간격은 포토리도그래피의 해상한계에 의해 결정되는 치수로 구성된다. 게이트전극(14B) 및 게이트전극(14C)는 주변회로의 n채널형 MISFET 및 p채널형 MISFET의 각 일부를 구성한다.
게이트전극(14A)(워드선WL) 및 게이트전극(14B), (14C)는 예를 들면 P(인) 등의 n형 불순물이 도프된 막두께 70㎚정도의 다결정실리콘막을 반도체기판(1)상에 CVD법에 의해 퇴적시키고, 다음에 그의 상부에 막두께 50㎚정도의 WN(질화텅스텐)막과 막두께 100㎚정도의 W막을 스퍼터링법에 의해 퇴적시키고, 또 그의 상부에 막두께 150㎚정도의 실리콘질화막(15)를 CVD법에 의해 퇴적시킨 후, 포토레지스트막(16)을 마스크로 해서 이들 막을 패터닝하는 것에 의해 형성한다. WN막은 고온열처리시에 W막과 다결정실리콘막이 반응해서 양자의 계면에 고저항의 실리사이드층이 형성되는 것을 방지하는 배리어층으로서 기능한다. 배리어층은 WN막 이외에 TiN(질화티탄)막 등을 사용할 수도 있다.
게이트전극(14A)(워드선WL)의 일부를 저저항의 금속(W)로 구성한 경우에는 그 시트저항을 2∼2.5Ω/□정도로까지 저감할 수 있으므로, 워드선지연을 저감할 수 있다. 또, 게이트전극(14)(워드선WL)를 Al배선 등으로 뒷바침하지 않아도 워드선지연을 저감할 수 있으므로, 메모리셀의 상부에 형성되는 배선층의 수를 1층 감소시킬 수 있다.
다음에, 포토레지스트막(16)을 제거한 후, 플루오르화수소산 등의 에칭액을 사용하여 반도체기판(1)의 표면에 남은 드라이에칭잔사나 포토레지스트잔사 등을 제거한다. 이 웨트에칭을 실행하면, 게이트전극(14A)(워드선WL) 및 게이트전극(14B), (14C)의 하부 이외의 영역의 게이트산화막(13)이 깍임과 동시에, 게이트측벽하부의 게이트산화막(13)도 등방적으로 에칭되어 언더컷이 발생하므로, 그 상태로는 게이트산화막(13)의 내압이 저하한다. 그래서, 반도체기판(1)을 900℃정도에서 웨트(습식)산화하는 것에 의해, 깍인 게이트산화막(13)의 막질을 개선한다.
다음에, 도 13에 도시한 바와 같이 n형 웰(12)에 p형 불순물 예를 들면 B(붕소)를 이온주입해서 게이트전극(14C)의 양측의 n형 웰(12)에 p-형 반도체영역(17)을 형성한다. 또, p형 웰(11)에 n형 불순물 예를 들면 P(인)을 이온주입해서 게이트전극(14B)의 양측의 p형 웰(11)에 n-형 반도체영역(18)을 형성하고, 게이트전극(14A)의 양측의 p형 웰(11)에 n형 반도체영역(19)를 형성한다. 이것에 의해, 메모리어레이에 메모리셀선택용 MISFET Qs가 형성된다.
다음에, 도 14에 도시한 바와 같이 반도체기판(1)상에 CVD법에 의해 막두께50∼100㎚정도의 실리콘질화막(20)을 퇴적시킨 후, 메모리어레이의 실리콘질화막(20)을 포토레지스트막(21)로 피복하고 주변회로의 실리콘질화막(20)을 이방성에칭하는 것에 의해, 게이트전극(14B), (14C)의 측벽에 사이드월스페이서(20a)를 형성한다. 이 에칭은 게이트산화막(13)이나 소자분리홈(5)에 매립된 실리콘산화막(7)의 깍임량을 최소로 하기 위해서 실리콘산화막에 대한 실리콘질화막(20)의 에칭레이트가 커지는 에칭가스를 사용하여 실행한다. 또, 게이트전극(14B), (14C)상의 실리콘질화막(15)의 깍임량을 최소로 하기 위해서 오버에칭량을 필요최소한으로 되도록 한다.
다음에, 포토레지스트막(21)을 제거한 후, 도 15에 도시한 바와 같이 주변회로영역의 n형 웰(12)에 p형 불순물 예를 들면 B(붕소)를 이온주입해서 p채널형 MISFET의 p+형 반도체영역(22)(소스, 드레인)를 형성하고, 주변회로영역의 p형 웰(11)에 n형 불순물 예를 들면 As(비소)를 이온주입해서 n채널형 MISFET의 n+형 반도체영역(23)(소스, 드레인)을 형성한다. 이것에 의해, 주변회로영역에 LDD((Lightly Doped Drain)구조를 구비한 p채널형 MISFET Qp 및 n채널형 MISFET Qn이 형성된다.
다음에, 도 16에 도시한 바와 같이 반도체기판(1)상에 막두께 300㎚정도의 SOG(Spin On Glass)막(24)를 스핀도포한 후, 반도체기판(1)을 800℃에서 1분정도 열처리하여 SOG막(24)를 수축끼워맞춤한다. 또, SOG막(24)의 상부에 막두께 600㎚정도의 실리콘산화막(25)를 퇴적시킨 후, 이 실리콘산화막(25)를 CMP법에 의해 연마하여 그의 표면을 평탄화한다. 또, 실리콘산화막(25)의 상부에 막두께 100㎚정도의 실리콘산화막(26)을 퇴적시킨다. 이 실리콘산화막(26)은 CMP법에 의해 연마되었을 때에 발생한 상기 실리콘산화막(25)의 표면의 미세한 손상을 보수하기 위해 퇴적시킨다. 실리콘산화막(25), (26)은 예를 들면 오존(O3)와 테트라에톡시실란(TEOS)를 소오스가스로 사용한 플라즈마CVD법에 의해 퇴적시킨다. 실리콘산화막(26) 대신에 PSG(Phospho Silicate Glass)막 등을 퇴적시켜도 좋다.
이와 같이 본 실시예에서는 게이트전극(14A)(워드선WL) 및 게이트전극(14B), (14C)의 상부에 리플로성이 높은 SOG막(24)를 도포하고, 또 그의 상부에 퇴적된 실리콘산화막(25)를 CMP법에 의해 평탄화한다. 이것에 의해, 게이트전극(14A)(워드선WL) 끼리의 미세한 간극의 갭필링(gap filling)성이 향상됨과 동시에 게이트전극(14A)(워드선WL) 및 게이트전극(14B), (14C)의 상부의 절연막의 평탄화를 실현할 수 있다.
다음에, 도 17에 도시한 바와 같이 포토레지스트막(27)을 마스크로 한 드라이에칭에 의해 메모리셀선택용 MISFET Qs의 n형 반도체영역(19)(소스, 드레인)의 상부의 실리콘산화막(26), (25) 및 SOG막(24)를 제거한다. 이 에칭은 실리콘질화막(20)에 대한 실리콘산화막(26), (25) 및 SOG막(24)의 에칭레이트가 커지는 조건에서 실행하고, n형 반도체영역(19)나 소자분리홈(5)의 상부를 피복하고 있는 실리콘질화막(20)이 완전하게는 제거되지 않도록 한다. 계속해서, 상기 포토레지스트막(27)을 마스크로 한 드라이에칭에 의해 메모리셀선택용 MISFET Qs의 n형 반도체영역(19)(소스, 드레인)의 상부의 실리콘질화막(20)과 게이트산화막(13)을 제거하는 것에 의해서, n형 반도체영역(19)(소스, 드레인)의 한쪽의 상부에 콘택트홀(28)을 형성하고, 다른쪽의 상부에 콘택트홀(29)를 형성한다. 이 에칭은 실리콘산화막(게이트산화막(13) 및 소자분리홈(5)내의 실리콘산화막(7))에 대한 실리콘질화막(15)의 에칭레이트가 커지는 조건에서 실행하고 n형 반도체영역(19)나 소자분리홈(5)가 깊게 깍이지 않도록 한다. 또, 이 에칭은 실리콘질화막(20)이 이방적으로 에칭되는 조건에서 실행하고 게이트전극(14A)(워드선WL)의 측벽에 실리콘질화막(20)이 남도록 한다. 이것에 의해, 포토리도그래피의 해상한계 이하의 미세한 직경를 갖는 콘택트홀(28), (29)가 게이트전극(14A)(워드선WL)에 대해 자기정합으로 형성된다. 콘택트홀(28), (29)를 게이트전극(14A)(워드선WL)에 대해 자기정합으로 형성하기 위해서는 미리 실리콘질화막(20)을 이방성에칭하여 게이트전극(14A) (워드선WL)의 측벽에 사이드월스페이서를 형성해 두어도 좋다.
다음에, 포토레지스트막(27)을 제거한 후, 플루오르화수소산+플루오르화 암모늄 혼합액 등의 에칭액을 사용하여 콘택트홀(28), (29)의 바닥부에 노출된 기판표면의 드라이에칭잔사나 포토레지스트잔사 등을 제거한다. 그 때, 콘택트홀(28), (29)의 측벽에 노출된 SOG막(24)도 에칭액에 노출되지만, SOG막(24)는 상술한 800℃정도의 수축끼워맞춤에 의해 플루오르화수소산계의 에칭액에 대한 에칭레이트가 저감되고 있으므로, 이 웨트에칭처리에 의해 콘택트홀(28), (29)의 측벽이 크게 언더컷되는 일은 없다. 이것에 의해, 다음 공정에서 콘택트홀(28), (29)의 내부에 매립되는 플러그끼리의 단락을 확실히 방지할 수 있다.
다음에, 도 18에 도시한 바와 같이 콘택트홀(28), (29)의 내부에 플러그(30)을 형성한다. 플러그(30)은 실리콘산화막(26)의 상부에 n형 불순물(예를 들면 P(인))을 도프한 다결정실리콘막을 CVD법에 의해 퇴적시킨 후 이 다결정실리콘막을 CMP법에 의해 연마하여 콘택트홀(28), (29)의 내부에 남기는 것에 의해 형성한다.
다음에, 도 19에 도시한 바와 같이 실리콘산화막(26)의 상부에 막두께 200㎚정도의 실리콘산화막(31)을 퇴적시킨후, 반도체기판(1)을 800℃정도에서 열처리한다. 실리콘산화막(31)은 예를 들면 오존(O3)과 테트라에톡시실란(TEOS)를 소오스가스로 사용한 플라즈마CVD법에 의해 퇴적시킨다. 이 열처리에 의해서, 플러그(30)을 구성하는 다결정실리콘막중의 n형 불순물이 콘택트홀(28), (29)의 바닥부에서 메모리셀선택용 MISFET Qs의 n형 반도체영역(19)(소스, 드레인)로 확산되고 n형 반도체영역(19)가 저저항화된다.
다음에, 도 20에 도시한 바와 같이 포토레지스트막(32)를 마스크로 한 드라이에칭에 의해 상기 콘택트홀(28)의 상부의 실리콘산화막(31)을 제거하여 플러그(30)의 표면을 노출시킨다. 다음에, 포토레지스트막(32)를 제거한 후, 도 21에 도시한 바와 같이 포토레지스트막(33)을 마스크로 한 드라이에칭에 의해 주변회로영역의 실리콘산화막(31), (26), (25), SOG막(24) 및 게이트산화막(13)을 제거하는 것에 의해, n채널형 MISFET Qn의 n+형 반도체영역(23)(소스, 드레인)의 상부에 콘택트홀(34), (35)를 형성하고, p채널형 MISFET Qp의 p+형 반도체영역(22)(소스, 드레인)의 상부에 콘택트홀(36), (37)을 형성한다.
다음에, 포토레지스트막(33)을 제거한 후, 도 22에 도시한 바와 같이 실리콘산화막(31)의 상부에 비트선BL 및 주변회로의 제1층배선(38), (39)를 형성한다. 비트선BL 및 제1층배선(38), (39)를 형성하기 위해서는 우선 실리콘산화막(31)의 상부에 막두께 50㎚정도의 Ti막을 스퍼터링법에 의해 퇴적시키고 반도체기판(1)을 800℃정도에서 열처리한다. 다음에, Ti막의 상부에 막두께 50㎚정도의 TiN막을 스퍼터링법에 의해 퇴적시키고, 또 그의 상부에 막두께 150㎚정도의 W막과 막두께 200㎚ 정도의 실리콘질화막(40)을 CVD법에 의해 퇴적시킨후 포토레지스트막(41)을 마스크로 해서 이들 막을 패터닝한다.
실리콘산화막(31)의 상부에 Ti막을 퇴적시킨후, 반도체기판(1)을 800℃정도에서 열처리하는 것에 의해, Ti막과 하지Si가 반응하고 n채널형 MISFET Qn의 n+형 반도체영역(23)(소스, 드레인)의 표면, p채널형 MISFET Qp의 p+형 반도체영역(22)(소스, 드레인)의 표면 및 플러그(30)의 표면에 저저항의 TiSi2(티탄실리사이드)층(42)가 형성된다. 이것에 의해, n+형 반도체영역(23), p+형 반도체영역(22) 및 플러그(30)에 접속되는 배선(비트선BL, 제1층배선(38), (39))의 콘택트저항을 저감할 수 있다. 또, 비트선BL을 W막/TiN막/Ti막으로 구성하는 것에 의해, 그 시트저항을 2Ω/□이하로까지 저감할 수 있으므로 정보의 리드속도 및 라이트속도를 향상시킬 수 있음과 동시에, 비트선BL과 주변회로의 제1층배선(38), (39)를 1개의 공정에서 동시에 형성할 수 있으므로 DRAM의 제조공정을 단축할 수 있다. 또, 주변회로의 제1층배선(38, 39)를 비트선BL과 동일층의 배선으로 구성한 경우에는 제1층배선을 메모리셀의 상층의 Al배선으로 구성하는 경우에 비해 주변회로의 MISFET(n채널형 MISFET Qn, p채널형 MISFET Qp)와 제1층배선을 접속하는 콘택트홀(34∼37) 의 애스펙트비가 저감되기 때문에, 제1층배선의 접속신뢰성이 향상한다.
비트선BL은 인접하는 비트선BL과의 사이에 형성되는 기생용량을 가능한한 저감해서 정보의 리드속도 및 라이트속도를 향상시키기 위해서 그의 간격이 그의 폭보다 길게 되도록 형성한다.
또, TiSi2층(42)는 열처리에 의한 열화가 발생할 가능성이 있지만, 그 열처리로서 후에 설명하는 정보축적용 용량소자의 용량절연막의 형성공정이 고려된다.그러나, 후에 설명하는 바와 같이, 본 실시예에 있어서는 용량절연막의 형성공정이 저온화되기 때문에, TiSi2층(42)가 열처리에 의해 열화하여 접속저항의 상승 등의 문제점을 발생시키는 일은 없다.
다음에, 포토레지스트막(41)을 제거한 후, 도 23에 도시한 바와 같이 비트선BL의 측벽과 제1층배선(38), (39)의 측벽에 사이드월스페이서(43)을 형성한다. 사이드월스페이서(43)은 비트선BL 및 제1층배선(38), (39)의 상부에 CVD법에 의해 실리콘질화막을 퇴적시킨후 이 실리콘질화막을 이방성에칭하여 형성한다.
다음에, 도 24에 도시한 바와 같이 비트선BL 및 제1층배선(38), (39)의 상부에 막두께 300㎚정도의 SOG막(44)를 스핀도포한다. 다음에, 반도체기판(1)을 800℃에서 1분정도 열처리하여 SOG막(44)를 수축끼워맞춤한다. SOG막(44)는 BPSG막에 비해 리플로성이 높고 미세한 배선 사이의 갭필링성이 우수하므로, 포토리도그래피의 해상한계정도까지 미세화된 비트선BL 끼리의 간극을 양호하게 매립할 수 있다. 또, SOG막(44)는 BPSG막에서 필요로 되는 고온, 장시간의 열처리를 실행하지 않아도 높은 리플로성이 얻어지므로, 비트선BL의 하층에 형성된 메모리셀선택용 MISFET Qs의 소스, 드레인이나 주변회로의 MISFET(n채널형 MISFET Qn, p채널형 MISFET Qp)의 소스, 드레인에 포함되는 불순물의 열확산을 억제하여 얕은 접합화를 도모할 수 있다. 또, 게이트전극(14A)(워드선WL) 및 게이트전극(14B), (14C)를 구성하는 금속(W막)의 열화를 억제할 수 있으므로, DRAM의 메모리셀 및 주변회로를 구성하는 MISFET의 고성능화를 실현할 수 있다. 또, 비트선BL 및 제1층배선(38), (39)를 구성하는 Ti막, TiN막, W막의 열화를 억제하여 배선저항의 저감을 도모할 수 있다.
다음에, SOG막(44)의 상부에 막두께 600㎚정도의 실리콘산화막(45)를 퇴적시킨후, 이 실리콘산화막(45)를 CMP법에 의해 연마하여 그의 표면을 평탄화한다. 실리콘산화막(45)는 예를 들면 오존(O3)와 테트라에톡시실란(TEOS)를 소오스가스로 사용한 플라즈마 CVD 법으로 퇴적시킨다.
이와 같이 본 실시예에서는 비트선BL 및 제1층배선(38), (39)의 상부에 성막직후에도 평탄성이 양호한 SOG막(44)를 도포하고, 또 그의 상부에 퇴적시킨 실리콘산화막(45)를 CMP법에 의해 평탄화한다. 이것에 의해, 비트선BL 끼리의 미세한 간극의 갭필링성이 향상됨과 동시에 비트선BL 및 제1층배선(38), (39)의 상부의 절연막의 평탄화를 실현할 수 있다. 또, 고온, 장시간의 열처리를 실행하지 않기 때문에, 메모리셀 및 주변회로를 구성하는 MISFET의 특성열화를 방지하여 고성능화를 실현할 수 있음과 동시에, 비트선BL 및 제1층배선(38), (39)의 저저항화를 도모할 수 있다.
다음에, 실리콘산화막(45)의 상부에 막두께 100㎚정도의 실리콘산화막(46)을 퇴적시킨다. 이 실리콘산화막(46)은 CMP법에 의해 연마되었을 때 발생한 상기 실리콘산화막(45)의 표면의 미세한 손상을 보수하기 위해서 퇴적시킨다. 실리콘산화막(46)은 예를 들면 오존(O3)와 테트라에톡시실란(TEOS)를 소오스가스로 사용한 플라즈마CVD법에 의해 퇴적시킨다.
다음에, 도 25에 도시한 바와 같이 포토레지스트막(47)을 마스크로 한 드라이에칭에 의해 콘택트홀(29)의 상부의 실리콘산화막(46), (45), SOG막(44) 및 실리콘산화막(31)을 제거하여 플러그(30)의 표면에 도달하는 스루홀(48)을 형성한다. 이 에칭은 실리콘산화막(46), (45), (31) 및 SOG막(44)에 대한 실리콘질화막의 에칭레이트가 작아지는 조건에서 실행하고, 스루홀(48)과 비트선BL의 정합어긋남이 발생한 경우에도 비트선BL의 상부의 실리콘질화막(40)이나 사이드월스페이서(43)이 깊게 깍이지 않도록 한다. 이것에 의해, 스루홀(48)이 비트선BL에 대해서 자기정합으로 형성된다.
다음에, 포토레지스트막(47)을 제거한 후, 플루오르화수소산+플루오르화암모늄혼합액 등의 에칭액을 사용해서 스루홀(48)의 바닥부에 노출된 플러그(30)의 표면의 드라이에칭잔사나 포토레지스트잔사 등을 제거한다. 그 때, 스루홀(48)의 측벽에 노출된 SOG막(44)도 에칭액에 노출되지만, SOG막(44)는 상기 800℃정도의 수축끼워맞춤에 의해 플루오르화수소산계의 에칭액에 대한 에칭레이트가 저감되어 있으므로, 이 웨트에칭처리에 의해 스루홀(48)의 측벽이 크게 언더컷되는 일은 없다. 이것에 의해, 다음 공정에서 스루홀(48)의 내부에 매립되는 플러그와 비트선BL의 단락을 확실히 방지할 수 있다. 또, 플러그와 비트선BL을 충분히 이간시킬 수 있기 때문에, 비트선BL의 기생용량의 증가를 억제할 수 있다.
다음에, 도 26에 도시한 바와 같이 스루홀(48)의 내부에 플러그(49)를 형성한다. 플러그(49)는 도전성부재이면 좋고, 특별히 재료는 한정되지 않는 예를 들면 다결정실리콘, 금속화합물 예를 들면 질화티탄막으로 이루어진다.
다음에, 도 27에 도시한 바와 같이 플러그(49) 및 실리콘산화막(46)의 상부에 질화티탄막(50), 루테늄막(51), 이산화루테늄막(52), 실리콘산화막(53)을 순차 퇴적시킨다. 루테늄막(51) 및 이산화루테늄막(52)의 전체막두께는 0.45㎛이다. 질화티탄막(50), 루테늄막(51), 이산화루테늄막(52), 실리콘산화막(53)은 예를 들면 CVD법에 의해 또는 스퍼터법에 의해 퇴적시킬 수 있다. 루테늄막(51) 및 이산화루테늄막(52)는 후에 가공되어 캐패시터의 하부전극으로 되는 것이고, 주로 이산화루테늄막(52)가 그 작용을 갖는다. 질화티탄막(50)은 실리콘산화막(46)과 루테늄막(51)의 접착층으로서 형성되지만, 후에 설명하는 바와 같이 루테늄막(51) 및 이산화루테늄막(52)의 에칭시의 에칭스토퍼로서 작용하는 것이다. 또, 루테늄막(51)은 질화티탄막(50)과 이산화루테늄막(52)의 접착층으로서의 기능을 갖는다. 실리콘산화막(53)은 후에 설명하는 바와 같이 루테늄막(51) 및 이산화루테늄막(52)의 에칭시의 에칭마스크로 된다.
또, 실리콘산화막(53)상에는 레지스트막(54)가 형성된다. 레지스트막(54)는 후에 하부전극으로 되는 루테늄막(51) 및 이산화루테늄막(52)의 패턴이 남는 영역에 형성된다. 레지스트막(54)는 후에 설명하는 루테늄막(51) 및 이산화루테늄막(52)의 패턴(하부전극패턴)이 0.13㎛×0.39㎛의 사이즈로 되도록, 또 패턴간격이 0.13㎛로 되도록 형성한다.
또한, 도 27 및 이하의 도면에 있어서, 레지스트막(54) 및 레지스트막(54)에 의해 형성되는 하부전극(루테늄막(51) 및 이산화루테늄막(52))의 단면은 패턴의 긴 변방향의 단면(도 33에 있어서의 A-A선 단면)을 나타내고 있다. 따라서, 레지스트막(54) 및 하부전극패턴의 라인부는 공간부에 대해 넓게 표시되어 있지만, 짧은 변방향의 단면(도 33에 있어서의 A-A선과 수직인 방향의 단면)에 있어서는 라인부 및 공간부의 폭이 0.13㎛로 동일한 라인과 공간패턴(라인앤드스페이스패턴)으로 형성된다. 또, 도면의 라인과 공간의 비율은 묘화의 편의상 실제의 비율과는 다른 비율로 묘화되어 있고, 하부전극(루테늄막(51) 및 이산화루테늄막(52))의 애스펙트비(공간폭에 대한 하부전극높이의 비)도 묘화의 편의상 실제의 비율과는 다른 비율로 묘화되어 있다.
다음에, 도 28에 도시한 바와 같이 레지스트막(54)를 마스크로 해서 실리콘산화막(53)을 에칭한다. 에칭장치는 실시예 1에서 설명한 장치를 사용할 수 있지만 이것에 한정되지 않고, 다른 에칭장치를 사용해도 좋다. 에칭방법도 실시예 1에서 설명한 에칭방법을 적용할 수 있지만, 특별히 한정되지 않는다. 일반적인 불소계 가스를 사용한 RIE에 의해 에칭하는 것이 가능하다. 또한, 이 실리콘산화막(53)의 에칭에 의해 레지스트막(54)에 깍은면이 형성된다.
다음에, 도 29도에 도시한 바와 같이 레지스트막(54)를 제거한다. 레지스트막(54)의 제거는 예를 들면 산소플라즈마를 사용한 어싱에 의해 실행할 수 있다.이 경우도 실시예 1의 에칭장치를 사용할 수 있지만 이것에 한정되지 않고 일반적인 어싱을 사용할 수 있다. 이것에 의해, 패터닝된 실리콘산화막(53)이 형성되고 다음 공정에 있어서의 루테늄막(51) 및 이산화루테늄막(52)의 에칭시의 에칭마스크로 사용할 수 있다. 본 실시예에서는 후에 설명하는 바와 같이 루테늄막(51) 및 이산화루테늄막(52)의 에칭가스로 산소계가스를 사용하기 때문에, 마스크로서 내산화성의 마스크가 필요하고 실리콘산화막(53)으로 이루어지는 마스크는 이 요구를 만족시킨다.
다음에, 도 30에 도시한 바와 같이 이산화루테늄막(52) 및 루테늄막(51)을 에칭한다. 이 에칭의 방법은 실시예 1에서 설명한 에칭방법과 마찬가지이다. 즉, 실시예 1에서 설명한 에칭장치를 사용하고, 처리압력 15mTorr, 플라즈마 소오스 파워 500W, RF바이어스파워 200W, 산소유량 715sccm 및 염소유량 80sccm(총유량 약800sccm, 가스체재시간 49.3msec), 오버에칭량 100%의 조건에서 실행하였다. 실시예 1에서 설명한 바와 같이 이 조건하에 있어서는 에칭의 이방성은 테이퍼각 89도가 달성된다. 즉, 대략 수직인 이상적형상으로 이산화루테늄막(52) 및 루테늄막(51)이 에칭된다. 또한, 이 때의 에칭속도는 112㎚/분이라는 양산에 사용할 수 있는 값이 얻어지고 있다. 또, 이 에칭에 의해 실리콘산화막(53)의 모서리부에 깍은면이 형성되지만, 실시예 1에서 설명한 바와 같이 에칭특성에 악영향은 미치지 않는다.
다음에, 도 31에 도시한 바와 같이 에칭가스를 불소계의 가스로 전환해서 질화티탄막(50)을 에칭한다. 또, 도 32에 도시한 바와 같이 불소계의 가스를 사용해서 실리콘산화막(53)을 제거한다. 이와 같이 하여 패터닝된 질화티탄막(50), 루테늄막(51) 및 이산화루테늄막(52)로 이루어지는 하부전극(55)가 형성된다. 형성된 하부전극(55)의 평면패턴의 일부를 도 33에 도시한다. 도시한 바와 같이 하부전극(55)는 0.13㎛×0.39㎛의 직사각형패턴이고, 패턴간격은 0.13㎛로 미세하다. 또한, 실제의 패턴형상은 정확히 직사각형이 아니라 모서리부가 어느 정도 둥그스름하게 되어 있거나 또는 타원형상으로 되어 있지만, 여기서는 간략화해서 나타내기 위해 직사각형형상으로 도시하고 있다. 또, 단면형상에 있어서는 상기한 바와 같이 테이퍼각은 약 89도이고, 정확하게는 90도는 아니다. 그러나, 간략화해서 나타내기 위해 단면에 있어서는 직각(90도)로 도시하고 있다. 또, 본 실시예에 있어서의 메모리셀영역에 대한 단면도는 도 33에 있어서의 A-A선 단면을 도시하고, 하부전극(55)의 긴변방향의 단면을 도시하고 있다. 또, 단지 테이퍼각, 애스펙트비, 패턴폭이라 하고 특별히 방향으로 언급하지 않을 때는 패턴폭이 좁은 단면의 방향에 대해서 언급하고 있는 것으로 한다. 즉, 특별히 방향으로 언급하지 않는 한 도 33에 있어서는 하부전극(55)의 짧은변방향과 평행한 방향에 대해서 언급하고 있는 것으로 한다.
다음에, 도 34에 도시한 바와 같이 용량절연막으로서 BST막(56)을 퇴적시킨다. BST막(56)은 CVD법에 의해 퇴적시킨 후 산소분위기에서 열처리를 실행하고 산소결함을 없애는 개질처리를 실행한다. 본 실시예의 경우, BST막(56)의 퇴적 또는 개질처리시에 BST막(56)과 하부전극(55)의 계면이 산화분위기에 노출되지만, 이산화루테늄을 사용하기 때문에 더욱 산화될 우려가 없다. 또한, BST막(56)은 CVD법에 의해 형성되기 때문에, 본 실시예와 같이 미세가공되어 애스펙트비가 높은 하부전극(55)상에도 균일하게 막형성을 실행할 수 있다.
또한, BST막(56) 대신에 다른 고유전체막 예를 들면 산화탄탈막, PZT, PLZT 등을 사용해도 좋다.
다음에, BST막(56)상에 이산화루테늄막을 퇴적시키고, 도 35에 도시한 바와 같이 상기 질화티탄막상에 포토레지스트막(57)을 형성하고, 이 포토레지스트막(57)을 마스크로 해서 상기 이산화루테늄막 및 BST막(56)을 에칭하여 용량절연막(58) 및 상부전극(59)를 형성한다. 이산화루테늄막의 퇴적에는 예를 들면 스퍼터법을 사용할 수 있다. 이와 같이 해서 루테늄 및 이산화루테늄으로 이루어지는 하부전극(55), BST막으로 이루어지는 용량절연막(58) 및 이산화루테늄으로 이루어지는 상부전극(59)로 구성되는 정보축적용 용량소자C를 형성한다. 이것에 의해, 메모리셀선택용 MISFET Qs와 이것에 직렬로 접속된 정보축적용 용량소자C로 구성되는 DRAM의 메모리셀이 완성된다.
또한, 상부전극(59)상에는 적당한 배리어금속을 형성해도 좋다. 또, 상부전극(59)를 구성하는 재료로서는 이산화루테늄막 대신에 질화티탄막, 루테늄막 또는 텅스텐막을 사용할 수 있다.
다음에, 포토레지스트막(57)을 제거한 후 도 36에 도시한 바와 같이 정보축적용 용량소자C의 상부에 막두께 40㎚정도의 실리콘산화막(60)을 퇴적시킨다. 실리콘산화막(60)은 예를 들면 오존(O3)와 테트라에톡시실란(TEOS)를 소오스가스로 사용한 플라즈마 CVD법에 의해 퇴적시킨다. 또, SOG막(61)을 도포하여 메모리셀이 형성된 영역을 평탄화함과 동시에 주변회로영역과의 단차를 완화시킨다. 본 실시예의 DRAM에서는 용량절연막(58)에 유전율이 높은 BST막을 사용하기 때문에, 하부전극(55)의 높이를 특별히 높게 형성할 필요는 없다. 이 때문에, SOG막(61)만으로 메모리셀영역과 주변회로영역의 단차를 완화시키는 것이 가능하다. 이 결과, 상기 단차를 해소하기 위한 복잡한 공정을 채용하지 않고 프로세스를 단순화할 수 있다.
다음에, 도 37에 도시한 바와 같이 포토레지스트막을 마스크로 한 드라이에칭에 의해 주변회로의 제1층배선(38)의 상부의 SOG막(61), 실리콘산화막(60), (53), 실리콘산화막(46), 실리콘산화막(45), SOG막(44) 및 실리콘질화막(40)을 제거하는 것에 의해 스루홀(62)를 형성한다. 또, 마찬가지로 상부전극(59)의 상부의 SOG막(61), 실리콘산화막(60)을 제거하는 것에 의해 스루홀(63)을 형성한다. 그 후, 스루홀(62), (63)의 내부에 플러그(64)를 형성하고, 계속해서 SOG막(61)의 상부에 제2층배선(65)를 형성한다. 플러그(64)는 SOG막(61)의 상부에 스퍼터링법에 의해 막두께 100㎚정도의 TiN막을 퇴적시키고, 또 그의 상부에 CVD법에 의해 막두께 500㎚정도의 W막을 퇴적시킨 후, 이들 막을 에치백하여 스루홀(62), (63)의 내부에 남기는 것에 의해 형성한다. 제2층배선(65)는 SOG막(61)의 상부에 스퍼터링법에 의해 막두께 50㎚정도의 TiN막, 막두께 500㎚정도의 Al(알루미늄)막, 막두께 50㎚정도의 Ti막을 퇴적시킨후, 포토레지스트막을 마스크로 한 드라이에칭에 의해 이들 막을 패터닝하여 형성한다.
그 후, 층간절연막을 거쳐서 제3층배선을 형성하고, 그의 상부에 실리콘산화막과 실리콘질화막으로 구성된 패시베이션막을 퇴적시키지만, 그 도시는 생략한다. 이상의 공정에 의해, 본 실시예의 DRAM이 대략 완성된다.
또, 제3층배선 및 그것에 접속하는 플러그는 제2층배선의 경우와 마찬가지로 형성할 수 있고, 층간절연막은 예를 들면 막두께 300㎚정도의 실리콘산화막, 막두께 400㎚정도의 SOG막 및 막두께 300㎚정도의 실리콘산화막으로 구성할 수 있다. 실리콘산화막은 예를 들면 오존(O3)와 테트라에톡시실란(TEOS)를 소오스가스로 사용한 플라즈마 CVD법에 의해 퇴적시킬 수 있다.
본 실시예에 의하면, 하부전극(55)의 재료로서 BST등 강유전성의 용량절연막에 친화성이 좋은 루테늄 및 이산화루테늄의 적층막을 사용하고, 이 루테늄 및 이산화루테늄의 적층막을 산소 및 염소의 혼합가스가 총유량 800sccm이라는 대유량이고 또한 100%의 오버에칭에 의해 에칭하기 때문에, 에칭의 이방성(테이퍼각)이 89도로 급준(急峻)한 가공형상을 실현할 수 있고, 패턴폭 및 공간이 0.13㎛라는 미세한 패턴을 패턴높이 0.45㎛라는 고애스펙트비로 형성할 수 있다. 이것에 의해, 1G비트 DRAM에 요구되는 하부전극(55)의 패턴을 가공할 수 있어 1G비트 DRAM을 제조하는 것이 가능하게 된다.
또한, 본 실시예에서는 하부전극(55)가 루테늄 및 이산화루테늄의 적층막인 경우를 설명했지만, 도 38에 도시한 바와 같이 하부전극(55)가 이산화루테늄막(52)만으로 구성되어도 좋고, 또 도 39에 도시한 바와 같이 하부전극(55)가 루테늄막(51)만으로 구성되어도 좋다.
실시예 3
도 40 및 도 41은 본 실시예의 반도체집적회로장치의 제조방법의 1예를 도시한 단면도이다.
본 실시예의 제조방법은 실시예 2에 있어서의 도 29까지의 경우와 마찬가지이다. 단, 본 실시예에서는 도 40에 도시한 바와 같이 실시예 2의 실리콘산화막(53) 대신에 질화티탄막(66)을 에칭마스크로서 형성한다. 질화티탄은 산소라디칼에 의해 거의 에칭되지 않기 때문에, 이와 같이 질화티탄막(66)을 에칭마스크로서 형성하는 것에 의해 질화티탄막(66)의 막두께를 저감하여 패터닝형상을 정밀하게 할 수 있다. 질화티탄막은 CVD법 또는 스퍼터법에 의해 퇴적시킬 수 있고, 실시예 2와 마찬가지로 패터닝할 수 있다.
다음에, 질화티탄막(66)을 마스크로 해서 이산화루테늄막(52), 루테늄막(51)을 에칭한다. 이 에칭은 실시예 2와 마찬가지로 실행한다.
질화티탄막(66)은 산소라디칼에 의해서는 거의 에칭되지 않지만, 이산화루테늄막(52), 루테늄막(51)의 에칭과정에 있어서 스퍼터링 또는 염소 등의 작용에 의해 약간 에칭된다. 이 때문에, 이산화루테늄막(52), 루테늄막(51)의 에칭후의 상태에 있어서의 질화티탄막(66)의 막두께가 질화티탄막(50)의 막두께와 동일하게 되도록 이전공정에 있어서의 질화티탄막(66)의 막두께를 선택할 수 있다. 예를 들면, 질화티탄막(50)의 막두께를 40㎚로 하고, 질화티탄막(66)의 막두께를 50㎚로 한다. 이산화루테늄막(52), 루테늄막(51)의 에칭공정에서 마스크인 질화티탄막(66)은 약 10㎚ 에칭되기 때문에, 에칭의 종료시에는 질화티탄막(66)의 막두께는 질화티탄막(50)의 막두께와 동일한 40㎚로 된다.
이것에 의해, 실시예 2의 도 31의 공정과 마찬가지로 질화티탄막(50)의 에칭을 실행하는 공정에 있어서, 동시에 질화티탄막(66)을 에칭해서 제거할 수 있고, 마스크제거공정(실시예 2에 있어서의 실리콘산화막(53)의 제거공정)을 생략할 수 있다. 이것에 의해 공정을 간략화할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다.
실시예 2, 3에서는 DRAM의 하부전극(55)로의 실시예 1의 에칭방법의 적용을 설명했지만, 그 밖의 디바이스 예를 들면 FeRAM 등의 제조공정에도 적용할 수 있다.
또, 상기 실시예에서는 루테늄, 이산화루테늄의 에칭의 경우를 설명했지만, 다른 백금족 원소 예를 들면 이리듐(Ir), 산화이리듐(IrO2) 등에 실리콘산화막의 하드마스크(무기마스크)를 사용해서 산소를 주체로 하는 플라즈마중에서 에칭을 실행할 수 있다.
또, 실시예 1, 2에서는 루테늄, 이산화루테늄의 에칭스토퍼막으로서 질화티탄막(106), (50)을 예시했지만, 질화규소, 고융점금속 또는 그의 질화물 또는 고융점금속의 금속간 화합물, 구체적으로는 Ti, SiN, W, WN, TiW, Ta 또는 TaN 등을 사용해도 좋다.
또, 실시예 3에서는 루테늄, 이산화루테늄의 에칭마스크로서 질화티탄막(66)을 예시했지만, 질화규소, 고융점금속 또는 그의 질화물 또는 고융점금속의 금속간 화합물, 구체적으로는 Ti, SiN, W, WN, TiW, Ta 또는 TaN 등을 사용해도 좋다.
본원에 의해 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
[1] BST 등의 강유전체막에 적합한 루테늄 또는 산화루테늄 등의 미세한 에칭가공을 실현할 수 있다.
[2] 루테늄 또는 산화루테늄 등의 에칭이방성을 향상시켜 테이퍼각 89도라는 매우 양호한 에칭이방성을 얻을 수 있다.
[3] 최소폭 0.13㎛, 높이 0.45㎛라는 미세한 루테늄 또는 산화루테늄 등으로 이루어지는 하부전극을 구성하고 BST 등의 강유전체막을 용량절연막에 적용하여 1G비트DRAM정도의 대규모인 집적회로를 실현할 수 있다.
[4] 퍼로브스카이트형의 고유전체 또는 강유전체를 용량절연막에 사용한 DRAM이나 불휘발성RAM 등에 있어서, 백금은 하부전극으로서 PZT와의 결정학적 정합성이 우수하고, 루테늄 또는 그의 산화물은 마찬가지로 BST와의 정합성이 우수하며, 이리듐은 상부전극에 사용한 경우의 수소투과저지능이 우수하여 이들 메모리장치의 소재로서 유용하다. 따라서, 본 발명의 에칭방법은 이들의 응용에 특히 적합하다.
Claims (48)
- (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 직접 또는 1층 또는 2층 이상의 중간막을 거쳐서 주로 RuO2로 이루어지는 제2 막을 형성하는 공정,(b) 상기 제2 막상에 제3 막을 형성하는 공정,(c) 상기 제3 막을 패터닝하는 공정 및(d) 염소를 첨가한 산소를 주요한 성분으로 하는 혼합가스분위기중이고 또한 가스의 체재시간이 100msec 이하인 감압조건하에서 상기 혼합가스를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제1항에 있어서,상기 감압조건은 100mTorr∼0.1mTorr의 사이에 있는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제2항에 있어서,상기 가스의 체재시간은 60msec 이하인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제3항에 있어서,상기 중간막은 Ru이고 상기 제2 막과 동시에 에칭되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 실리콘산화막보다 에칭내성이 높은 중간막을 거쳐서 주로 Ru 또는 RuO2로 이루어지는 제2 막을 형성하는 공정,(b) 상기 제2 막상에 제3 막을 형성하는 공정,(c) 상기 제3 막을 패터닝하는 공정 및(d) 염소를 첨가한 산소를 주요한 성분으로 하는 혼합가스분위기중이고 또한 가스의 체재시간이 100msec 이하인 감압조건하에서 상기 혼합가스를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제5항에 있어서,상기 에칭은 상기 중간막이 노출될 때까지 실행하고, 또 50% 이상의 오버에칭을 실시하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제6항에 있어서,상기 중간막은 에칭스토퍼로서 작용하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제7항에 있어서,상기 중간막은 질화규소, 고융점금속 또는 그의 질화물 또는 고융점금속의 금속간 화합물인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제8항에 있어서,상기 중간막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 실리콘산화막보다 에칭내성이 높은 중간막을 거쳐서 주로 Ru 또는 RuO2로 이루어지는 제2 막을 형성하는 공정,(b) 상기 제2 막상에 실리콘산화막보다 에칭내성이 높은 제3 막을 형성하는 공정,(c) 상기 제3 막을 패터닝하는 공정 및(d) 염소를 첨가한 산소를 주요한 성분으로 하는 감압혼합가스 분위기중에서 상기 혼합가스를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제10항에 있어서,상기 중간막과 상기 제3 막은 실질적으로 동일종류의 재료로 이루어지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제11항에 있어서,상기 에칭은 상기 중간막이 노출될 때까지 실행하고, 또 50% 이상의 오버에칭을 실시하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제12항에 있어서,상기 중간막은 에칭스토퍼로서 작용하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제13항에 있어서,상기 오버에칭공정후에 상기 중간막을 제거하는 공정에 있어서, 상기 패터닝된 제3 막도 제거하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제14항에 있어서,상기 중간막은 질화규소, 고융점금속 또는 그의 질화물 또는 고융점금속의 금속간 화합물인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제15항에 있어서,상기 중간막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- (a) 반도체웨이퍼의 제1 주면상에 제1 막을 형성하는 공정,(b) 상기 제1 막상에 상기 제1 막과 비교하여 에칭시에 측벽부착하기 쉬운 백금족 원소 또는 그들을 포함하는 산화물로 이루어지는 제2 막을 형성하는 공정,(c) 상기 제2 막상에 제3 막을 형성하는 공정,(d) 상기 제3 막을 패터닝하는 공정,(e) 감압가스분위기중에서 상기 가스분위기를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제1 막이 노출될 때까지 상기 제2 막을 에칭처리하는 공정 및(f) 상기 감압가스분위기 또는 다른 가스분위기중에 있어서 에칭처리된 상기 제2 막에 대해 50% 이상의 오버에칭을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제17항에 있어서,상기 제2 막은 Pt, Ru, RuO2, Ir 또는 IrO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제18항에 있어서,상기 제1 막과 상기 제3 막은 실질적으로 동일종류의 재료로 이루어지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제19항에 있어서,상기 제1 막은 에칭스토퍼로서 작용하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제20항에 있어서,상기 오버에칭공정후에 상기 제1 막을 제거하는 공정에 있어서, 상기 패터닝된 제3 막도 제거하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제21항에 있어서,상기 제1 막은 질화규소, 고융점금속 또는 그의 질화물 또는 고융점금속의 금속간 화합물인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제22항에 있어서,상기 제1 막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제23항에 있어서,상기 오버에칭은 80% 이상인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- (a) 반도체웨이퍼의 제1 주면상에 제1 막을 형성하는 공정,(b) 상기 제1 막상에 상기 제1 막과 비교하여 에칭레이트가 큰 측벽부착성의 부재로 이루어지는 제2 막을 형성하는 공정,(c) 상기 제2 막상에 제3 막을 형성하는 공정,(d) 상기 제3 막을 패터닝하는 공정,(e) 감압가스분위기중에서 상기 가스분위기를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제1 막이 노출될 때까지 상기 제2 막을 에칭처리하는 공정 및(f) 상기 감압가스분위기 또는 다른 가스분위기중에 있어서 에칭처리된 상기 제2 막에 대해 50% 이상의 오버에칭을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제25항에 있어서,상기 제2 막은 Pt, Ru, RuO2, Ir 또는 IrO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제26항에 있어서,상기 제1 막과 상기 제3 막은 실질적으로 동일종류의 재료로 이루어지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제27항에 있어서,상기 제1 막은 에칭스토퍼로서 작용하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제28항에 있어서,상기 오버에칭공정후에 상기 제1 막을 제거하는 공정에 있어서, 상기 패터닝된 제3 막도 제거하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제29항에 있어서,상기 제1 막은 질화규소, 고융점금속 또는 그의 질화물 또는 고융점금속의 금속간 화합물인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제30항에 있어서,상기 제1 막은 TiN, Ti, SiN, W, WN, TiW, Ta 또는 TaN인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제31항에 있어서,상기 오버에칭은 80% 이상인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- (a) 반도체웨이퍼의 제1 주면상의 제1 막상에 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어지는 제2 막을 형성하는 공정,(b) 상기 제2 막상에 제3 막을 형성하는 공정,(c) 상기 제3 막을 패터닝하는 공정 및(d) 가스체재시간이 25msec 이하인 감압가스분위기중에서 상기 감압가스분위기를 플라즈마 여기하는 것에 의해, 패터닝된 상기 제3 막의 존재하에서 상기 제2 막을 에칭처리하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- (a) 반도체본체 표면부,(b) 상기 반도체본체 표면부의 제1 막 및(c) 상기 제1 막상에 마련된 테이퍼각이 80도 이상이고, 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에, 애스펙트비가 2이상인 여러개의 기둥형상 패턴을 갖는 것을 특징으로 하는 반도체집적회로장치.
- 제34항에 있어서,상기 각 기둥형상 패턴은 그의 하단의 폭과 동일정도 또는 그것보다 좁은 간격을 두고 배치되어 있는 것을 특징으로 하는 반도체집적회로장치.
- 제35항에 있어서,상기 각 기둥형상 패턴은 Pt, Ru, RuO2, Ir 또는 IrO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막으로 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
- 제36항에 있어서,상기 테이퍼각이 85도 이상인 것을 특징으로 하는 반도체집적회로장치.
- 제37항에 있어서,상기 각 기둥형상 패턴은 Ru 또는 RuO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막으로 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
- 제38항에 있어서,상기 각 기둥형상 패턴은 메모리장치의 기억용량을 구성하는 하부전극인 것을 특징으로 하는 반도체집적회로장치.
- (a) 반도체본체 표면부,(b) 상기 반도체본체 표면부의 제1 막 및(c) 상기 제1 막상에 마련되고 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에 애스펙트비가 2.5이상인 여러개의 기둥형상 패턴을 갖는 것을 특징으로 하는 반도체집적회로장치.
- 제40항에 있어서,상기 각 기둥형상 패턴은 그의 하단의 폭과 동일정도 또는 그것보다 좁은 간격을 두고 배치되어 있는 것을 특징으로 하는 반도체집적회로장치.
- 제41항에 있어서,상기 각 기둥형상 패턴은 Pt, Ru, RuO2, Ir 또는 IrO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막으로 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
- 제42항에 있어서,상기 애스펙트비가 3이상인 것을 특징으로 하는 반도체집적회로장치.
- 제43항에 있어서,상기 각 기둥형상 패턴은 Ru 또는 RuO2막 또는 이들을 주요한 구성요소로서 포함하는 복합막으로 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
- 제44항에 있어서,상기 각 기둥형상 패턴은 메모리장치의 기억용량을 구성하는 하부전극인 것을 특징으로 하는 반도체집적회로장치.
- (a) 반도체본체 표면부,(b) 상기 반도체본체 표면부의 제1 막 및(c) 상기 제1 막상에 마련된 테이퍼각이 80도 이상이고, 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에, 애스펙트비가 2이상인 여러개의 패턴을 갖는 것을 특징으로 하는 반도체집적회로장치.
- (a) 반도체본체 표면부,(b) 상기 반도체본체 표면부의 제1 막 및(c) 상기 제1 막상에 마련되고 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에 애스펙트비가 2.5이상인 여러개의 패턴을 갖는 것을 특징으로 하는 반도체집적회로장치.
- (a) 반도체본체 표면부,(b) 상기 반도체본체 표면부의 제1 막 및(c) 상기 제1 막상에 마련된 제1의 방향에 있어서의 테이퍼각이 87도 이상이고, 주로 백금족 원소 또는 그들을 포함하는 산화물로 이루어짐과 동시에, 상기 제1의 방향에 있어서의 애스펙트비가 3이상이고, 상기 제1의 방향에 있어서의 패턴폭이 0.15㎛ 이하인 여러개의 전극패턴을 갖는 것을 특징으로 하는 반도체집적회로장치.
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| US20040217087A1 (en) | Boron trichloride-based plasma etch |
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