KR20000048060A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents
반도체 집적 회로 장치 및 그 제조 방법Info
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Abstract
루테늄등의 패턴을 하드 마스크에 의해, 패터닝할 때, 백금이나 BST등의 박막을 하드 마스크로 이용함으로써, 하드 마스크를 남긴 상태에서 디바이스를 형성할 수 있도록 한 집적 회로 장치의 제조 방법이다.
또한, 그 하드 마스크를 패터닝할 때등의 레지스트를 제거할 때에, 하부의 루테늄등이 손상을 받지 않도록, 백금등의 보호막을 개재시키도록 한 것이다.
Description
본 발명은 강(고) 유전체 캐패시터를 갖는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 특히 캐패시터의 하부 전극을 구성하는 도전 재료를 고애스펙트비로 또는 고이방성으로 형성하는 프로세스에 적용하여 유효한 기술에 관한 것이다.
특개평10-98162호 공보에는, Pt 등의 박막을 레지스트 마스크를 이용한 드라이 에칭으로 패터닝할 때, 증기압이 낮은 반응 생성물을 패턴의 측면에 잔류시키지 않고, 더욱 높은 치수 정밀도로 미세한 패턴을 형성하는 것을 목적으로 하여, 적어도 하측 절반의 측면이 거의 수직이고, 머리부의 외주부에 포어드테이퍼 또는 라운딩을 갖는 소정의 패턴의 포토 레지스트를 마스크로 하여, 박막 패턴의 측면에 그 하단에 달하는 포어드테이퍼가 형성되도록, 드라이 에칭에 의해 패터닝하는 기술이 기재되어 있다.
또한, 특개평8-153707호 공보에는, 백금이나 도전성 산화물의 미세 패턴의 형성 과정에서, 그 표면에 생긴 탄소나 할로겐 원소등의 오염을 제거하고, 또한 전극 표면 상태를 전극 재료 형성시와 동등 또는 매우 가까운 상태로 하는 것을 목적으로 하여, 루테늄 또는 루테늄 산화물등을 포함하는 전극을 선택적으로 드라이 에칭한 후에, 계속해서 산소, 오존, 수증기 또는 질소 산화물 가스를 이용하여 전극 표면을 처리하는 기술이 기재되어 있다.
또한, 특개평9-266200호 공보는, 강유전체나 백금의 미세 가공이 용이한 실현을 목적으로 하여, 이하의 제조 기술을 개시하고 있다. 즉, 반도체 기판 및 디바이스 절연막 상에 하층 백금막, 강유전체막 및 상층 백금막의 적층막을 형성하고, 또한 상기 적층막 두께의 10분의 1이하의 막 두께의 티탄막을 형성한다. 티탄막을 포토 레지스트막을 이용하여 패터닝한 후, 이 패터닝된 티탄막을 이용하여 상기 적층막 두께를 산소 농도 40%의 산소 및 염소의 혼합 가스로 에칭한다. 그 후 티탄막을 염소 가스로 에칭하여 제거한다.
1Gbit 이후의 대용량 DRAM(Dynamic Random Access Memory)는, 메모리 셀의 미세화에 따른 축적 전하량의 감소를 보충하는 대책으로서, 정보 축적 용량 소자(캐패시터)의 용량 절연막을 비유전률이 20정도로서 비페로브스카이트형 구조를 갖는 Ta2O5, 비유전률이 100이상으로 ABO3형 복산화물 즉 페로브스카이트형 복산화물인 BST((Ba, Sr)TiO3) 등의 고유전체 재료, 또한 PZT(PbZrXTi1-XO3), PLT(PbLaXTi1-XO3), PLZT, PbTiO3, SrTiO3, BaTiO3이라고 한 페로브스카이트 구조등의 결정 구조를 포함하는 강유전체로 구성하는 것이 검토되고 있다. 한편, 불휘발성 메모리의 분야에서도, 상기된 강유전체 재료의 분극 반전을 기억 유지에 이용한 강유전체 메모리의 개발이 진행되고 있다.
캐패시터의 용량 절연막을 상기된 바와 같은 강유전체 재료로 구성하는 경우, 또는 불휘발성 메모리의 분극 반전용막에 상기된 바와 같은 강유전체 재료를 이용하는 경우에는, 상기 문헌에 기재되어 있듯이, 강유전체 재료막을 사이에 끼우는 전극용의 도전막을 이들 재료에 대해 친화성이 높은, 예를 들면 백금족 원소(루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt))을 주구성 재료로 하는 금속, 또는 이들 산화물로 구성할 필요가 있다.
그런데, 이들 백금족 금속 또는 그 산화물은, 일반적으로 이방성좋게 에칭하는 것이 곤란하고, 또한 에칭 잔여에 의한 단락 불량의 발생이 우려된다. 예를 들면 Pt를 사용하여 캐패시터를 형성하는 경우의 문제점으로서, 기판 상에 퇴적한 Pt 박막을 드라이 에칭으로 가공할 때에, 증기압이 낮은 반응 생성물이 패턴의 측면에 다량으로 부착하고, 이것이 캐패시터끼리의 단락을 야기하는 원인이 된다. 이러한 패턴의 측면에 부착하는 반응 생성물의 존재가 패턴의 이방성을 나쁘게 하는 원인이 되기도 한다.
즉, 본 발명자등의 검토에 따르면, 1G 비트 DRAM의 캐패시터에 고유전체의 BST를 용량 절연막에 이용한 경우, 하부 전극의 사이즈로서 0.13㎛의 최소폭, 0.45㎛의 높이가 필요해진다. 또한, 하부 전극사이의 스페이스에는 0.13㎛의 간격이 요구된다. 이러한 미세한 패턴을 실용에 견딜 수 있을 만큼의 신뢰성과 함께 제조하는데에는 80도이상, 바람직하게는 85도이상의 테이퍼각이 필요하다. 여기서, 테이퍼각은, 하부 전극의 측벽과 기초 재료 표면이 이루는 각도를 말한다.
도 34는, 테이퍼각과 미세 패턴 형상과의 관계를 모식적으로 나타낸 단면도이다. 도 34(a)에 도시된 바와 같이 테이퍼각이 90도인 것이 이상이다. 패턴 저면의 폭을 0.13㎛, 패턴 높이를 0.45㎛이라고 가정하면, 테이퍼각이 80도인 경우(도 34(f))에서는 패턴 높이를 실현할 수 없고, 테이퍼각이 82도(도 34(e))가 되어 처음으로 패턴 높이를 확보할 수 있다. 그러나 이것으로는 패턴 상면의 면적을 확보할 수 없고, 테이퍼각이 85도인 경우(도 34(d))에 패턴 상면의 면적을 어느 정도 확보할 수 있고, 테이퍼각이 87도인 경우(도 34(c))에 패턴 상면의 면적을 충분히 확보할 수 있다. 테이퍼각이 89도인 경우(도 34(b))에는, 거의 이상 상태가 된다.
한편, 본 발명자등은, 질화티탄막등을 마스크로서 루테늄등의 백금족 금속 또는 이들 산화물을 염소를 포함하는 산소플라즈마에서 에칭하는 기술에 대해 검토하고, 에칭 가스의 대유량화 및 오버 에칭을 꾀하여 테이퍼각이 89도의 거의 이상적인 에칭 단면 형상을 실현하는 아직 공지에 되지 않은 기술을 개발하였다.
그런데, 에칭 직후에는 거의 이상적인 에칭 단면 형상이라도, 마스크인 질화티탄막등을 제거하는 처리 후에, 그 마스크 제거 처리에 따라 에칭 형상이 완만해지는 즉 테이퍼각의 둔화 또는 패턴의 조밀화가 발생한다는 문제가 있다. 또한, 마스크 제거 처리에 따라 하부 전극인 백금족 금속 또는 그 산화물의 표면이 조면화하고, 용량 절연막의 접착성이 저하한다는 문제가 있다. 또한, 마스크의 질화티탄막의 제거할 때의 에칭 처리에 따라, 주상 하부 전극의 바닥부에 인접하는 기초 절연막의 깎임이 생긴다. 이러한 깎임의 발생은, 용량 절연막의 단차 피복성의 곤란성을 높히고, 고신뢰성의 용량 절연막을 형성하는 관점에서는 바람직하지 못하다.
본 발명의 목적은, BST 등의 강유전체막에 알맞은 루테늄 또는 산화루테늄등의 미세한 에칭 가공을 실현하는 것에 있다.
또한, 본 발명의 목적은, 질화티탄막등의 하드 마스크의 제거 공정에 따르는 패턴이 조밀해지고, 패턴 상면의 거칠기의 발생, 기초 절연막의 깎임을 방지하고, 고신뢰의 용량 절연막의 형성 공정을 제공하는 것에 있다.
또한 본 발명의 목적은, 축적 용량 형성 공정을 간략화하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 항으로 나누어 설명하면, 다음과 같다.
1. 이하의 구성을 갖는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 제1 재료를 주요한 구성 요소로 하는 복수의 주상 하부 전극:
(c) 상기 복수의 주상 하부 전극 각각의 상단부에 설치된 제2 재료를 주요한 구성 요소로 하는 피막:
(d) 상기 복수의 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체로 이루어지는 유전체막;
(e) 상기 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극;을 지니고,
상기 제2 재료는, 산소를 포함하는 플라즈마 분위기, 산소 래디컬을 포함하는 분위기, 또는 오존을 포함하는 분위기에서의 상기 제1 재료의 에칭 속도에 비교하여 작은 에칭 속도를 갖는 것이다.
2. 제1항에 기재된 반도체 집적 회로 장치로서, 상기 제1 재료는, 루테늄, 이리듐 또는 이들 산화물로부터 선택된 어느 한 재료이고, 상기 제2 재료는, 백금, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료이다.
0 1
3. 제2항에 기재된 반도체 집적 회로 장치로서, 상기 제1 재료는 루테늄이고, 상기 제2 재료는 백금이다.
4. 제3항에 기재된 반도체 집적 회로 장치로서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 2이상의 애스펙트비를 갖는다.
5. 이하의 구성을 갖는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 복수의 주상 하부 전극; (c) 상기 복수의 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체로 이루어지는 유전체막 ;
(d) 상기 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극;을 지니고,
상기 상부 전극 중 적어도 그 표면부를 구성하는 재료가, 산소를 포함하는 플라즈마 분위기, 산소 래디컬을 포함하는 분위기, 또는 오존을 포함하는 분위기에서의 루테늄의 에칭 속도에 비교하여 작은 에칭 속도를 갖는다.
6. 제5항에 기재된 반도체 집적 회로 장치로서, 상기 상부 전극은, 백금, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료로 이루어진다.
7. 제5항에 기재된 반도체 집적 회로 장치로서, 상기 상부 전극은, 루테늄으로 이루어지는 하층부와, 질화티탄, 실리콘 산화물, 산화탄탈, 이산화루테늄, 백금, 산화티탄, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료로 이루어지는 상층부를 포함한다.
8. 제7항에 기재된 반도체 집적 회로 장치로서, 상기 상부 전극은, 루테늄으로 이루어지는 하층부와, 질화티탄, 실리콘 산화물, 산화탄탈로부터 선택된 어느 한 재료로 이루어지는 상층부를 포함한다.
9. 이하의 구성을 갖는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 제1 재료를 주요한 구성 요소로 하는 복수의 주상 하부 전극;
(c) 상기 복수의 주상 하부 전극 각각의 상단부에 설치된 제2 재료를 주요한 구성 요소로 하는 피막:
(d) 상기 복수의 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체로 이루어지는 유전체막;
(e) 상기 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하고, 적어도 그 표면이 제3 재료로 구성된 단일 또는 복수의 상부 전극;을 지니고, 상기 제2 및 제3 재료는, 산소를 포함하는 플라즈마 분위기, 산소 래디컬을 포함하는 분위기, 또는 오존을 포함하는 분위기에서의 상기 제1 재료의 에칭 속도에 비교하여 작은 에칭 속도를 갖는다.
10. 제9항에 기재된 반도체 집적 회로 장치로서, 상기 제1 재료는, 루테늄, 이리듐 또는 이들 산화물로부터 선택된 어느 한 재료이고, 상기 제2 재료는, 백금, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료이고, 상기 제3 재료는, 질화티탄, 실리콘 산화물, 산화탄탈, 이산화루테늄, 백금, 산화티탄, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료이다.
11. 제10항에 기재된 반도체 집적 회로 장치로서, 상기 제1 재료는 루테늄이고, 상기 제2 재료는 백금이고, 상기 제3 재료는 질화티탄, 실리콘 산화물, 산화탄탈로부터 선택된 어느 한 재료이다.
12. 제11항에 기재된 반도체 집적 회로 장치로서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 2이상의 애스펙트비를 갖는다.
13. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 도전성의 제1 피막을 형성하는 공정;
(b) 상기 제1 피막 상에, 상기 제1 피막보다도 포토 레지스트막의 제거 공정에서의 애싱 분위기에서의 에칭 속도가 작은 제2 피막을 형성하는 공정;
(c) 상기 제2 피막 상에 무기질의 제3 피막을 형성하는 공정:
(d) 상기 제3 피막 상에 포토 레지스트막 패턴을 형성하는 공정;
(e) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제3 피막에 대해 드라이 에칭을 실시하고, 상기 제2 피막 상에 상기 제3 피막의 무기막 패턴을 형성하는 공정;
(f) 상기 포토 레지스트막 패턴을 애싱에 의해 제거하는 공정:
(g) 상기 무기막 패턴이 있는 상태에서, 상기 제1 및 제2 피막에 대해 드라이 에칭을 실시하여 상기 제1 및 제2 피막을 패터닝하는 공정;
(h) 패터닝된 상기 제1 및 제2 피막 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 유전체막을 형성하는 공정.
14. 제13항에 기재된 반도체 집적 회로 장치의 제조 방법으로서, 상기 제1 피막은 루테늄으로 이루어지고, 상기 제2 피막은 백금, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료로 이루어진다.
15. 제14항에 기재된 반도체 집적 회로 장치의 제조 방법으로서, 또한,
(i) 상기 용량 절연막 상에, 단층 또는 적층으로 구성되고, 적어도 그 표면을 구성하는 재료가, 상기 제1 피막보다도 포토 레지스트막의 제거 공정에서의 애싱 분위기에서의 에칭 속도가 작은 재료로 구성된 도전성의 제4 피막을 형성하는 공정;
(j) 상기 제4 피막상에 포토 레지스트막 패턴을 형성하는 공정;
(k) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제4 피막에 대해 드라이 에칭을 실시하고, 상기 제4 피막을 패터닝하는 공정;
(l) 상기 포토 레지스트막 패턴을 애싱에 의해 제거하는 공정;
을 포함한다.
16. 제15항에 기재된 반도체 집적 회로 장치의 제조 방법으로서, 상기 제4 피막은, 루테늄으로 이루어지는 하층과, 질화티탄, 실리콘 산화막 또는 산화탄탈로 이루어지는 상층과의 2층으로 형성된다.
17. 제14항에 기재된 반도체 집적 회로 장치의 제조 방법으로서, 또한
(i) 상기 용량 절연막 상에, 단층 또는 적층으로 구성되고, 적어도 그 표면을 구성하는 재료가, 상기 제1 피막보다도 포토 레지스트막의 제거 공정에서의 애싱 분위기에서의 에칭 속도가 작은 재료로 구성된 도전성의 제4 피막을 형성하는 공정;
(j) 상기 제4 피막 상에 무기막의 제5 피막을 형성하는 공정;
(k) 상기 제5 피막 상에 포토 레지스트막 패턴을 형성하는 공정;
(l) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제5 피막에 대해 드라이 에칭을 실시하고, 상기 제5 피막의 무기막 패턴을 형성하는 공정;
(m) 상기 포토 레지스트막 패턴을 애싱에 의해 제거하는 공정;
(n) 상기 무기막 패턴이 있는 상태에서, 상기 제4 피막에 대해 드라이 에칭을 실시하여 상기 제4 피막을 패터닝하는 공정;
을 포함한다.
18. 제17항에 기재된 반도체 집적 회로 장치의 제조 방법으로서, 상기 제4 피막은, 루테늄으로 이루어지는 하층과, 질화티탄으로 이루어지는 상층과의 2층으로 형성되고, 상기 제5 피막은, 실리콘 산화막으로 구성된다.
19. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 도전성의 제1 피막을 형성하는 공정:
(b) 상기 제1 피막 상에 무기질의 제3 피막을 형성하는 공정:
(c) 상기 제3 피막 상에 포토 레지스트막 패턴을 형성하는 공정:
(d) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제3 피막에 대해 드라이 에칭을 실시하는 공정;
(e) 상기 포토 레지스트막 패턴을 애싱에 의해 제거하는 공정:
(f) 상기 제3 피막이 있는 상태에서, 상기 제1 피막에 대해 드라이 에칭을 실시하여 상기 제1 피막을 패터닝하는 공정;
(g) 패터닝된 상기 제1 피막 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 유전체막을 형성하는 공정;을 지니고,
상기 (d) 공정에서의 드라이 에칭은, 상기 제3 피막의 저면에 달할 때까지 행해지지 않고, 상기 제3 피막에 요철을 형성하는 것이고, 상기 드라이 에칭 후에는 상기 제3 피막의 오목부에서도 상기 제3 피막이 잔존하고 있다.
20. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 도전성의 제1 피막을 형성하는 공정;
(b) 상기 제1 피막 상에 무기질의 제3 피막을 형성하는 공정;
(c) 상기 제3 피막 상에 포토 레지스트막 패턴을 형성하는 공정;
(d) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제3 피막에 대해 드라이 에칭을 실시하고, 상기 제1 피막 상에 상기 제3 피막의 무기막 패턴을 형성하는 공정;
(e) 상기 포토 레지스트막 패턴을 제거하는 공정;
(f) 상기 무기막 패턴이 있는 상태에서, 상기 제1 피막에 대해 드라이 에칭을 실시하여 상기 제1 피막을 패터닝하는 공정:
(g) 패터닝된 상기 제1 피막 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 유전체막을 형성하는 공정;을 지니고,
상기 (e) 공정에서의 상기 포토 레지스트막 패턴의 제거는, 피링크법 또는 웨트 엣칭법에 따라 행해진다.
또한, 본원의 다른 발명의 개요를 항으로 나누어 기재하고, 이하에 도시한다. 즉,
1. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 제1 도전막을 형성하는 공정;
(b) 상기 제1 도전막 상에 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막 패턴을 형성하는 공정;
(c) 상기 제1 유전체막 패턴이 있는 상태에서, 상기 제1 도전막에 대해 드라이 에칭을 실시하여 상기 제1 도전막을 패터닝하는 공정;
(d) 패터닝된 상기 제1 도전막 및 상기 제1 유전체막 패턴 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제2 유전체막을 형성하는 공정;
(e) 상기 제2 유전체막 상에 상기 메모리 셀의 정보 축적 용량 소자의 상부 전극을 구성하는 제2 도전막을 형성하는 공정.
2. 상기 제1항에서, 상기 (c)공정에서는 포토레지스트 패턴을 사용하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
3. 상기 제2항에서, 상기 제1 유전체막과 상기 제2 유전체막은 실질적으로 동일 분자 구조를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
4. 상기 제3항에서, 상기 제1 도전막은 백금족 원소 또는 그 산화물로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
5. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 백금족 또는 그 산화물로 이루어지는 제1 도전막을 형성하는 공정;
(b) 상기 제1 도전막 상에 제1 무기막 패턴을 형성하는 공정;
(c) 상기 제1 무기막 패턴이 있는 상태에서, 상기 제1 도전막에 대해 드라이 에칭을 실시하여 상기 제1 도전막을 패터닝하는 공정
(d) 패터닝된 상기 제1 도전막 및 상기 제1 무기막 패턴 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 제2 유전체 막을 형성하는 공정;
(e) 상기 제2 유전체막 상에 상기 메모리 셀의 정보 축적 용량 소자의 상부 전극을 구성하는 제2 도전막을 형성하는 공정.
6. 상기 제5항에서, 상기 (c) 공정에서는 포토레지스트 패턴을 사용하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
7. 상기 제6항에서, 상기 제1 무기막 패턴은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
8. 상기 제6항에서, 상기 제1 무기막 패턴은 금속과 질소를 포함하는 화합물로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
9. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 루테늄, 이리듐 또는 이들의 산화물로 이루어지는 제1 도전막을 형성하는 공정;
(b) 상기 제1 도전막 상에 제1 백금막 패턴을 형성하는 공정;
(c) 상기 제1 백금막 패턴이 있는 상태에서, 상기 제1 도전막에 대해 드라이 에칭을 실시하여 상기 제1 도전막을 패터닝하는 공정
(d) 패터닝된 상기 제1 도전막 및 상기 제1 백금막 패턴 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막을 형성하는 공정:
(e) 상기 제1 유전체막 상에 상기 메모리 셀의 정보 축적 용량 소자의 상부 전극을 구성하는 제2 도전막을 형성하는 공정.
10. 상기 제9항에서, 상기 (c) 공정에서는 포토레지스트 패턴을 사용하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
11. 상기 제10항에서, 상기 제1 도전막은, 루테늄 또는 그 산화물로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
12. 상기 항 10에서, 상기 제1 도전막은, 이리듐 또는 그 산화물로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
13. 이하의 구성을 갖는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 복수의 주상 하부 전극: (c) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막;
(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극: 을 지니고, 상기 복수의 주상 하부 전극의 각각은, 그 상면의 면적이 그 저면의 면적의 25% 이하가 되도록, 그 측면이 테이퍼를 갖고 있다.
14. 상기 제13항에서, 상기 복수의 주상 하부 전극 중 적어도 일부는, 그 폭이 좁은 방향의 단면이 거의 삼각형의 형상을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
15. 상기 제14항에서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 2이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
16. 상기 제14항에서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 3이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
17. 이하의 구성을 갖는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 복수의 주상 하부 전극; (c) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막;
(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극;을 지니고, 상기 복수의 주상 하부 전극 각각의 상면에 대응하는 부분의 대응하는 메모리 셀의 정보 축적 용량 소자에 대한 용량의 기여는 3%이하이다.
18. 상기 제17항에서, 상기 복수의 주상 하부 전극 중 적어도 일부는 그 폭이 좁은 방향의 단면이 거의 삼각형의 형상을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
19. 상기 제18항에서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 2이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
20. 상기 제18항에서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 3이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
21. 이하의 구성을 갖는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 복수의 주상 하부 전극: (c) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막;
(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극;을 지니고, 상기 복수의 주상 하부 전극의 각각은 그 최대의 용적을 차지하는 하부 전극주요부이고 그 상면을 덮도록 배치된 재질이 다른 하부 전극 상단부를 포함하고, 이 하부 전극상 단부의 머리부 양단부에는 상기 하부 전극 주요부의 머리부 양단부의 단면 형상과 비교하여 큰 모따기 형상을 갖고 있다.
22. 상기 제21항에서, 상기 복수의 주상 하부 전극 각각의 하부 전극 상단부는 사다리꼴 형상의 단면을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
23. 상기 제21항에서, 상기 복수의 주상 하부 전극 각각의 하부 전극 상단부는 삼각형상의 단면을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
24. 상기 제21항에서, 상기 복수의 주상 하부 전극 각각의 하부 전극 상단부는 머리부 측면이 두께 방향으로 반이상 절취된 직사각형의 단면을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
25. 상기 제21항에서, 상기 복수의 주상 하부 전극 각각의 하부 전극 상단부는 머리부 측면이 두께 방향으로 반이상에 걸쳐 라운딩을 띤 단면 형상을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
26. 이하의 구성을 갖는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 루테늄 또는 그 산화물을 주요한 구성 요소로 하는 복수의 주상 하부 전극;
(c) 상기 복수의 주상 하부 전극 각각의 상단부에 설치된 백금으로 이루어지는 도전막;
(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막;
(e) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극.
27. 상기 제26항에서, 상기 복수의 주상 하부 전극 각각의 두께는 그 위에 형성된 상기 도전막보다도 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
28. 상기 제27항에서, 상기 복수의 주상 하부 전극 각각의 두께는 그 위에 형성된 상기 도전막보다도 2배이상 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
29. 이하의 구성을 갖는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 다이내믹 RAM의 메모리 셀의 정보 축적 용량 소자를 구성하는 이리듐 또는 그 산화물을 주요한 구성 요소로 하는 복수의 주상 하부 전극;
(c) 상기 복수의 주상 하부 전극 각각의 상단부에 설치된 백금으로 이루어지는 도전막 ;
(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막:
(e) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극.
30. 상기 제29항에서, 상기 복수의 주상 하부 전극 각각의 두께는 그 위에 형성된 상기 도전막보다도 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
31. 상기 제30항에서, 상기 복수의 주상 하부 전극 각각의 두께는 그 위에 형성된 상기 도전막보다도 2배이상 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
32. 이하의 구성을 갖는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 설치된 제1 막 패턴;
(c) 상기 제1 막 패턴 상에 설치된 백금족 원소 또는 그 산화물로 이루어지는 제2 막 패턴;
(d) 상기 제2 막 패턴을 드라이 에칭에 의해 패터닝할 때에, 그 측면에 부착한 측벽 부착막:
(e) 상기 측벽 부착막 및 상기 제2 막 패턴을 덮도록, 상기 제1 막 패턴상에 직접 또는 간접적으로 형성된 절연막.
33. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 집적 회로 웨이퍼의 주면 상에 제1 막을 형성하는 공정:
(b) 상기 제1 막 상에 무기부재로 이루어지는 제2 막을 형성하는 공정;
(c) 상기 제2 막 상에 포토 레지스트막을 형성하는 공정;
(d) 상기 포토 레지스트막을 패터닝하는 공정;
(e) 패터닝된 상기 포토레지스트막이 있는 상태에서, 상기 제2 막에 대해 드라이 에칭 처리를 실시하여 상기 제2 막을 패터닝함과 함께, 그 패터닝의 측면에 측벽 부착막을 형성하는 공정:
(f) 패터닝되고, 측벽 부착막을 갖는 상기 제2 막이 있는 상태에서, 상기 제1 막에 대해 드라이 에칭 처리를 실시하여 상기 제1 막을 패터닝하는 공정.
또한, 본원의 그 밖의 발명의 개요를 항으로 나누어 기재하고, 이하에 도시한다. 즉,
1.(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 백금족 또는 그 산화물로 이루어지는 제1 도전막을 형성하는 공정; (b) 상기 제1 도전막 상에 제1 무기막 패턴을 형성하는 공정;
(c) 상기 제1 무기막 패턴이 있는 상태에서, 상기 제1 도전막에 대해 드라이 에칭을 실시하여 상기 제1 도전막을 패터닝하는 공정
(d) 패터닝된 상기 제1 도전막 및 상기 제1 무기막 패턴 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 제2 유전체막을 형성하는 공정;
(e) 상기 제2 유전체막 상에 상기 메모리 셀의 정보 축적 용량 소자의 상부 전극을 구성하는 제2 도전막을 형성하는 공정;
을 지니고, 상기 제1 무기막 패턴은 실리콘 질화막, 백금막, 루테늄막, BST막, PZT막, 또는 이들과 실리콘 산화막과의 적층막의 어느 하나로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
2.(a) 제1 주면을 갖는 집적 회로 기체:
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 복수의 주상 하부 전극; (c) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막;
(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극:
을 지니고, 상기 복수의 주상 하부 전극의 각각은, 그 상면과 상기 제1 유전체막사이에 제2 유전체막이 형성되고, 상기 제1 유전체막이 접하는 상기 주상 하부 전극의 제1 면적 S1과, 상기 제2 유전체막이 접하는 상기 주상 하부 전극의 제2 면적 S2는, S1/(S1+S2)>85%의 관계를 갖는 반도체 집적 회로 장치.
3. 상기 제2항에서, 상기 제1 유전체막의 유전율은 상기 제2 유전체막의 유전율이상인 것을 특징으로 하는 반도체 집적 회로 장치.
4.(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 백금족 또는 그 산화물로 이루어지는 제1 도전막을 형성하는 공정; (b) 상기 제1 도전막 상에 제1 도전막보다도 막 두께가 엷은 제2 도전막을 형성하는 공정;
(c) 상기 제2 도전막상에 제1 무기막 패턴을 형성하는 공정;
(d) 상기 제1 무기막 패턴이 있는 상태에서, 상기 제1 및 제2 도전막에 대해 드라이 에칭을 실시하여 상기 제1 및 제2 도전막을 패터닝하는 공정:
(e) 패터닝된 상기 제1 및 제2 도전막 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 제2 유전체막을 형성하는 공정; (f) 상기 제2 유전체막 상에 상기 메모리 셀의 정보 축적 용량 소자의 상부 전극을 구성하는 제2 도전막을 형성하는 공정;
을 지니고, 상기 (d)공정의 완료시 또는 오버 에칭의 기간중에 상기 제1 무기막 패턴이 에칭되고, 소실하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
5. 상기 제4항에서, 상기 제1 도전막의 막 두께는, 상기 제2 도전막의 막 두께의 10배이상인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
6. 상기 제5항에서, 상기 제1 도전막은 루테늄, 이리듐 또는 이들 산화물로 이루어지고, 상기 제2 도전막은 백금으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
7. 상기 제6항에서, 상기 제1 무기막 패턴은, 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
8.(a) 제1 주면을 갖는 집적 회로 기체;
(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 루테늄, 이리듐 또는 이들 산화물을 주요한 구성 요소로 하는 복수의 주상 하부 전극;
(c) 상기 복수의 주상 하부 전극 각각의 상단부에 설치된 백금으로 이루어지는 도전막 ;
(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막;
(e) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극;
을 지니고, 상기 복수의 주상 하부 전극 각각의 두께는 그 위에 형성된 상기 도전막보다도 10배이상 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
9.(a) 집적 회로 웨이퍼의 주면상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 백금족 또는 그 산화물로 이루어지는 제1 도전막을 형성하는 공정; (b) 상기 제1 도전막상에 제1 도전막보다도 막 두께가 엷은 제2 도전막을 형성하는 공정;
(c) 상기 제2 도전막 상에 유전체막을 형성하는 공정;
(d) 상기 유전체막 상에 상기 메모리 셀의 정보 축적 용량 소자의 상부 전극을 구성하는 백금족 또는 그 산화물로 이루어지는 제3 도전막을 형성하는 공정;
(e) 상기 제3 도전막 상에 제3 도전막보다도 막 두께가 엷은 제4 도전막을 형성하는 공정:
(f) 상기 제4 도전막을 패터닝하고, 상기 제4 도전막의 패턴이 존재하는 상태에서 상기 제3 도전막의 도전막을 패터닝하는 공정;
(g) 상기 제2 도전막을 패터닝하고, 상기 제2 도전막의 패턴이 존재하는 상태에서 상기 제1 도전막의 도전막을 패터닝하는 공정;
을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
10. 상기 제9항에서, 상기 제1 및 제3 도전막은 루테늄, 이리듐 또는 이들 산화물이고, 상기 제2 및 제4 도전막은 백금인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
11. 상기 제10항에서, 상기 제2 및 제4 도전막은 잔존하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
도 1은 본 발명의 일실시예인 DRAM을 형성한 반도체 칩의 전체 평면도.
도 2는 실시예 1의 DRAM의 등가 회로도.
도 3은 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 4는 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 5는 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 6은 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 7은 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 8은 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 9는 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 10a는 하부 전극 패턴의 평면도이고, 10b는 하부 전극의 사시도.
도 11a ∼11h는 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 12i∼12k는 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 13은 루테늄막의 에칭에 사용하는 에칭 장치의 일례를 도시한 단면 개념도.
도 14는 오버 에칭의 개념을 설명하는 그래프.
도 15는 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 16a ∼ 16f는 본 발명의 실시예 2의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 17a∼17f는 본 발명의 실시예 3의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 18a∼18g는 본 발명의 실시예 4의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 19a∼19g는 본 발명의 실시예 5의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 20a∼20f는 본 발명의 실시예 6의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 21a∼21f는 본 발명의 실시예 7의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 22a∼22f는 본 발명의 실시예 8의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 23a∼23e는 본 발명의 실시예 9의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 24a∼24f는 본 발명의 실시예 10의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 25a∼25f는 본 발명의 실시예 11의 FeRAM의 제조 공정의 일례를 그 정보 축적 용량 소자의 부분에 대해 공정순으로 나타낸 단면도.
도 26g∼26j는 본 발명의 실시예 11의 FeRAM의 제조 공정의 일례를 그 정보 축적 용량 소자의 부분에 대해 공정순으로 나타낸 단면도.
도 27a∼27h는 본 발명의 실시예 12의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 28i∼28k는 본 발명의 실시예 12의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 29a∼29d는 본 발명의 실시예 13의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 30a∼30d는 본 발명의 실시예 14의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 31a∼31d는 본 발명의 실시예 15의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 32a∼32d는 본 발명의 실시예 16의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 33a, 33b는 본 발명의 실시예 17의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도.
도 34a∼34f는 테이퍼각과 미세 패턴 형상과의 관계를 모식적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1A : 반도체 칩
SA : 센스 앰프
MARY : 메모리 어레이
이하의 실시예에서는 특별히 필요할 때 외에는 동일 또는 동일한 부분의 설명을 원칙으로 반복하지 않는다.
또한, 이하의 실시예에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시예로 분할하여 설명하겠지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관한 것이 아니라, 한쪽은 다른 일부 또는 전부의 변형예, 상세, 보충 설명등의 관계에 있다.
또한, 본원에서 반도체 집적 회로 장치일 때에는, 실리콘 웨이퍼 상에 만들어지는 것뿐만 아니라, 특별히 그렇지 않은 취지가 명시된 경우를 제외하고, TFT 액정등의 다른 기판 상에 만들어지는 것 등도 포함하게 한다. 또한, 본원에서 웨이퍼의 주면 또는 주면상이라는 경우에는, 상황에 따라 기판의 주면 그 자체 또는 기판 상에 단층 또는 다층의 박막이 형성된 상면을 말한다.
또한, 이하의 실시예에서, 요소의 수등(갯수, 수치, 량, 범위등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 수에 한정되는 것이 아니라, 특정한 수이상이라도 이하라도 좋다.
또한, 이하의 실시예에서, 그 구성 요소(요소 스텝등을 포함함)는, 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되어지는 경우를 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시예에서, 구성 요소등의 형상, 위치 관계등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되어지는 경우 등을 제외하고, 실질적으로 그 형상등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치, 범위등에 대해서도 동일하다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전도면에서 동일 기능을 갖는 것은 동일 부호를 붙여, 그 반복의 설명은 생략한다.
(실시예 1)
도 1은, 실시예 1의 DRAM을 형성한 반도체 칩의 전체 평면도이다. 도시된 바와 같이, 단결정 실리콘으로 이루어지는 반도체 칩(1A)의 주면에는, X 방향(반도체 칩(1A)의 긴변 방향) 및 Y 방향(반도체 칩(1A)의 짧은 변 방향)을 따라 다수의 메모리 어레이 MARY가 매트릭스형으로 배치되어 있다. X 방향을 따라 상호 인접하는 메모리 어레이 MARY사이에는 센스 앰프 SA가 배치되어 있다. 반도체 칩(1A)의 주면의 중앙부에는, 워드 드라이버 WD, 데이타선 선택 회로등의 제어 회로나, 입출력 회로, 본딩 패드등이 배치되어 있다.
도 2는, 실시예 2의 DRAM의 등가 회로도이다. 도시된 바와 같이, 이 DRAM의 메모리 어레이(MARY)는, 매트릭스형으로 배치된 복수의 워드선 WL(WL0, WL1, WLn ···)로 복수의 비트선 BL 및 이들의 교점에 배치된 복수의 메모리 셀(MC)에 의해 구성되어 있다. 1비트의 정보를 기억하는 하나의 메모리 셀은, 하나의 정보 축적 용량 소자 C와 이것에 직렬로 접속된 하나의 메모리 셀 선택용 MISFETQs로 구성되어 있다. 메모리 셀 선택용 MISFETQs의 소스, 드레인의 한쪽은, 정보 축적 용량 소자 C와 전기적으로 접속되고, 다른 비트선 BL과 전기적으로 접속되어 있다. 워드선 WL의 일단은, 워드 드라이버 WD에 접속되고, 비트선 BL의 일단은, 센스 앰프 SA에 접속되어 있다.
이어서, 본 실시예의 DRAM의 제조 방법을 도면을 이용하여 공정순으로 설명한다. 도 3∼도 12 및 도 15는, 실시예 1의 DRAM의 제조 공정의 일례를 공정순으로 나타낸 단면도이다.
우선, 도 3에 도시된 바와 같이, 소자 분리 영역 및 불순물이 도입된 웰 영역을 형성한다.
p 형에서 비저항이 10Ω㎝ 정도의 단결정 실리콘으로 이루어지는 집적 회로 기체(1)(집적 회로 웨이퍼)를 준비하고, 예를 들면 850℃ 정도로 웨트 산화하여 형성한 막 두께 10㎚ 정도의 엷은 실리콘 산화막(도시하지 않음) 및 예를 들면 CVD(Chemical Vapor Deposition) 법으로 형성한 막 두께 140㎚ 정도의 실리콘 질화막(도시하지 않음)을 집적 회로 기체(1) 상에 퇴적한다. 또, 본원에서 집적 회로 웨이퍼라고 할 때는, 반도체 집적 회로 장치 제조용의 웨이퍼 또는 반도체 웨이퍼로서, SOS, SOI, 단결정 실리콘 기판, TFT 등의 절연 기판을 포함한다. 또한, 물론이지만, 미가공의 웨이퍼뿐만 아니라, 웨이퍼 공정 도중의 절연막이나 도전막이 형성된 것도 포함된다. 또한, 본원에서 집적 회로 기체라고 할 때에는, 말할 필요도 없지만, 미가공의 웨이퍼나 다이싱 공정이 완료한 반도체 단결정 부재뿐만 아니라, 웨퍼 공정 도중의 것도 포함된다. 일반적으로 반도체 칩은 펠릿을 가리키고, 경우에 따라 반도체 집적 회로 장치용 웨이퍼 또는 반도체 웨이퍼로서, SOS, SOI, 단결정 실리콘 기판, TFT 등의 절연 기판을 포함한다.
이어서, 포토 레지스트막(도시하지 않음)을 마스크로 하여, 홈(5)이 형성되는 영역의 상기 실리콘 질화막 및 실리콘 산화막을 패터닝하고, 이 실리콘 질화막을 마스크로서 집적 회로 기체(1)를 드라이 에칭하여 소자 분리 영역의 집적 회로 기체(1)에 깊이300∼400㎚ 정도의 홈(5)을 형성한다.
이어서, 상기 포토 레지스트막을 제거한 후, 상기된 에칭에 의해 홈(5)의 내벽에 생긴 손상층을 제거하기 위해, 예를 들면 850∼900℃ 정도의 웨트 산화에 의한 엷은(막 두께 10㎚ 정도의) 실리콘 산화막(6)을 홈(5)의 내벽에 형성하고, 예를 들면 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD 법으로 퇴적된 실리콘 산화막(도시하지 않음)을 300∼400㎚ 정도의 막 두께로 퇴적한다. 이 실리콘 산화막은, 1000℃ 정도로 드라이산화에 의해 신터링(소결)을 행해도 좋다.
이어서, 이 실리콘 산화막을 CMP 법에 따라 연마하여 홈(5) 외의 영역의 실리콘 산화막을 제거하고, 홈(5)의 내부에 실리콘 산화막(7)을 남겨 소자 분리 영역을 형성한다. 또, 이 CMP 법에 따른 연마 전에, 홈(5)의 영역에 실리콘 질화막을 형성하여, 홈(5) 영역의 실리콘 산화막이 지나치게 깊게 연마되는 디싱을 방지할 수 있다.
이어서, 집적 회로 기체(1)의 표면에 잔존하고 있는 실리콘 산화막 및 실리콘 질화막을 예를 들면 열 인산을 이용한 웨트 에칭으로 제거한 후, 메모리 셀을 형성하는 영역(메모리 어레이)의 집적 회로 기체(1)에 n 형 불순물, 예를 들면 P(인)를 이온 주입하여 n 형 반도체 영역(10)을 형성하고, 메모리 어레이와 주변 회로의 일부(n 채널형 MISFET를 형성하는 영역)에 p 형 불순물, 예를 들면 B(붕소)를 이온 주입하여 p 형 웰(11)을 형성하고, 주변 회로의 다른 일부(p 채널형 MISFET를 형성하는 영역)에 n 형 불순물, 예를 들면 P(인)를 이온 주입하여 n 형 웰(12)을 형성한다. 또한, 이 이온 주입에 계속해서, MISFET의 임계치 전압을 조정하기 위한 불순물, 예를 들면 BF2(불화붕소)를 p 형 웰(11) 및 n 형 웰(12)에 이온 주입한다. n 형 반도체 영역(10)은, 입출력 회로등으로부터 집적 회로 기체(1)를 통해 메모리 어레이의 p 형 웰(11)에 노이즈가 침입하는 것을 방지하기 위해 형성된다.
이어서, 집적 회로 기체(1)의 표면을 예를 들면 HF(불산) 계의 세정액을 사용하여 세정한 후, 집적 회로 기체(1)를 850℃ 정도로 웨트 산화하여 p 형 웰(11) 및 n 형 웰(12)의 각 표면에 막 두께 7㎚ 정도의 청정한 게이트 산화막(13)을 형성한다. 특별히 한정되지 않지만, 상기 게이트 산화막(13)을 형성한 후, 집적 회로 기체(1)를 NO(산화질소) 분위기 중 또는 N2O(아산화질소) 분위기 속에서 열처리함으로써, 게이트 산화막(13)과 집적 회로 기체(1)와의 계면에 질소를 편석시켜도 된다(산질화 처리).
이어서, 도 4에 도시된 바와 같이, 게이트 산화막(13) 상부에 게이트 전극(14A, 14B, 14C)을 형성한다. 게이트 전극(14A)은, 메모리 셀 선택용 MISFET의 일부를 구성하고, 활성 영역이외의 영역에서는 워드선 WL로서 사용된다. 이 게이트 전극(14A)(워드선 WL)의 폭, 즉 게이트 길이는, 메모리 셀 선택용 MISFET의 단채널 효과를 억제하여, 임계치 전압을 일정치이상으로 확보할 수 있는 허용 범위 내의 치수로 구성되고, 인접하는 게이트 전극(14A)(워드선 WL)끼리의 간격은, 포토리소그래피의 해상 한계에서 결정되는 치수로 구성할 수 있다. 게이트 전극(14B) 및 게이트 전극(14C)은, 주변 회로의 n 채널형 MISFET 및 p 채널형 MISFET의 각 일부를 구성한다.
게이트 전극(14A)(워드선 WL) 및 게이트 전극(14B, 14C)은, 예를 들면 P(인) 등의 n 형 불순물이 도핑된 막 두께 70㎚ 정도의 다결정 실리콘막을 집적 회로 기체(1) 상에 CVD 법으로 퇴적하고, 계속해서 그 상부에 막 두께 50㎚ 정도의 WN(텅스텐 나이트라이드)막과 막 두께 100㎚ 정도의 W 막을 스퍼터링법으로 퇴적하고, 또한그 상부에 막 두께 150㎚ 정도의 실리콘 질화막(15)을 CVD 법으로 퇴적한 후, 포토 레지스트막(16)을 마스크로 하여 이들 막을 패터닝함으로써 형성한다. WN 막은, 고온 열처리시에 W 막과 다결정 실리콘막이 반응하여 양자의 계면에 고저항의 실리사이드층이 형성되는 것을 방지하는 배리어층으로서 기능한다. 배리어층은, WN 막 외에, TiN(티탄 나이트라이드) 막등을 사용할 수도 있다.
이어서, 포토 레지스트막(16)을 제거한 후, 도 5에 도시된 바와 같이 n 형 웰(12)에 p형 불순물, 예를 들면 B(붕소)를 이온 주입하여 게이트 전극(14C)의 양측의 n 형 웰(12)에 p-형 반도체 영역(17)을 형성한다. 또한, p형 웰(11)에 n 형 불순물, 예를 들면 P(인)를 이온 주입하여 게이트 전극(14B)의 양측의 p 형 웰(11)에 n-형 반도체 영역(18)을 형성하고, 게이트 전극(14A) 양측의 p 형 웰(11)에 n 형 반도체 영역(19)을 형성한다. 이에 따라, 메모리 어레이에 메모리 셀 선택용 MISFETQs가 형성된다.
이어서, 집적 회로 기체(1) 상에 CVD 법으로 막 두께 50∼100㎚ 정도의 실리콘 질화막(20)을 퇴적시킨 후, 메모리 어레이의 실리콘 질화막(20)을 포토레지스트막(21)으로 덮고, 주변 회로의 실리콘 질화막(20)을 이방성 에칭함으로써, 게이트 전극(14B, 14C)의 측벽에 측벽 스페이서(20a)를 형성한다. 이 에칭은, 게이트 산화막(13)이나 소자 분리 홈(5)에 매립된 실리콘 산화막(7)이 깎임량을 최소로 하기 위해, 실리콘 산화막에 대한 실리콘 질화막(20)의 에칭율이 커지는 에칭 가스를 사용하여 행한다. 또한, 게이트 전극(14B, 14C) 상의 실리콘 질화막(15)이 깎임량을 최소로 하기 위해, 오버 에칭량을 필요 최소한으로 머물도록 한다.
이어서, 포토 레지스트막(21)을 제거한 후, 주변 회로 영역의 n 형 웰(12)에 p 형 불순물, 예를 들면 B(붕소)를 이온 주입하여 p 채널형 MISFET의 p+형 반도체 영역(22)(소스, 드레인)을 형성하고, 주변 회로 영역의 p 형 웰(11)에 n 형 불순물, 예를 들면 As(비소)를 이온 주입하여 n 채널형 MISFET의 n+형 반도체 영역(23)(소스, 드레인)을 형성한다.
이에 따라, 주변 회로 영역에 LDD(Lightly Doped Drain) 구조를 구비한 p 채널형 MISFETQp 및 n 채널형 MISFETQn이 형성된다.
이어서, 도 6에 도시된 바와 같이, 집적 회로 기체(1) 상에 막 두께 300㎚ 정도의 SOG(Spin On Glass)막(24)을 스핀 도포한 후, 집적 회로 기체(1)를 800℃, 1분정도열처리하여 SOG 막(24)을 신터링(소결)한다. 또한, SOG 막(24)의 상부에 막 두께600㎚ 정도의 실리콘 산화막(25)을 퇴적시킨 후, 이 실리콘 산화막(25)을 CMP 법으로 연마하여 그 표면을 평탄화한다. 또한, 실리콘 산화막(25)의 상부에 막 두께 100㎚ 정도의 실리콘 산화막(26)을 퇴적시킨다. 이 실리콘 산화막(26)은, CMP 법으로 연마됐을 때에 생긴 상기 실리콘 산화막(25)의 표면의 미세한 흡집을 보수하기 위해 퇴적한다. 실리콘 산화막(25, 26)은, 예를 들면 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD 법으로 퇴적한다. 실리콘 산화막(26)을 대신하여 PSG(Phospho Silicate Glass)막등을 퇴적해도 좋다.
이어서, 포토 레지스트막을 마스크로 한 드라이 에칭으로 메모리 셀 선택용 MISFETQs의 n형 반도체 영역(19)(소스, 드레인)의 상부의 실리콘 산화막(26, 25) 및 SOG 막(24)을 제거한다. 이 에칭은, 실리콘 질화막(20)에 대한 실리콘 산화막(26, 25) 및 SOG 막(24)의 에칭율이 커지는 조건으로 행하고, n 형 반도체 영역(19)이나 소자 분리 홈(5)의 상부를 덮고 있는 실리콘 질화막(20)이 완전하게는 제거되지 않도록 한다. 계속해서, 상기 포토 레지스트막을 마스크로 한 드라이 에칭으로 메모리 셀 선택용 MISFETQs의 n 형 반도체 영역(19)(소스, 드레인)의 상부의 실리콘 질화막(20)과 게이트 산화막(13)을 제거함으로써, n 형 반도체 영역(19)(소스, 드레인)의 한쪽 상부에 컨택트 홀(28)을 형성하고, 다른 상부에 컨택트 홀(29)을 형성한다. 이 에칭은, 실리콘 산화막(게이트 산화막(13) 및 소자 분리 홈(5) 내의 실리콘 산화막(7))에 대한 실리콘 질화막(15)의 에칭율이 커지는 조건으로 행하고, n 형 반도체 영역(19)이나 소자 분리 홈(5)가 깊게 깎이지 않도록 한다. 또한, 이 에칭은, 실리콘 질화막(20)이 이방적으로 에칭되는 조건으로 행하고, 게이트 전극(14A)(워드선 WL)의 측벽에 실리콘 질화막(20)이 남도록 한다. 이에 따라, 포토리소그래피의 해상 한계이하의 미세한 직경을 갖는 컨택트 홀(28, 29)이 게이트 전극(14A)(워드선 WL)에 대해 자기 정합으로 형성된다. 컨택트 홀(28, 29)을 게이트 전극(14A)(워드선 WL)에 대해 자기 정합으로 형성하기 위해서는, 미리 실리콘 질화막(20)을 이방성 에칭하여 게이트 전극(14A)(워드선 WL)의 측벽에 측벽 스페이서를 형성하여 두어도 된다.
이어서, 포토레지스트막을 제거하고, 불산+불화 암모늄 혼액등의 에칭액을 사용하여, 컨택트 홀(28, 29)의 바닥부에 노출한 기판 표면의 드라이 에칭 잔사나 포토 레지스트 잔사등을 제거한 후, 컨택트 홀(28, 29)의 내부에 플러그(30)를 형성한다. 플러그(30)는, 실리콘 산화막(26) 상부에 n 형 불순물(예를 들면 P(인))을 도핑한 다결정 실리콘막을 CVD법으로 퇴적한 후, 이 다결정 실리콘막을 CMP 법으로 연마하여 컨택트 홀(28, 29) 내부에 남김에 따라 형성한다.
이어서, 도 7에 도시된 바와 같이, 실리콘 산화막(26)의 상부에 막 두께 200㎚ 정도의 실리콘 산화막(31)을 퇴적시킨 후, 집적 회로 기체(1)를 800℃ 정도로 열처리한다. 실리콘 산화막(31)은, 예를 들면 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD 법으로 퇴적한다. 이 열처리에 따라, 플러그(30)를 구성하는 다결정 실리콘막중의 n 형 불순물이 컨택트 홀(28, 29)의 바닥부로부터 메모리 셀 선택용 MISFETQs의 n 형 반도체 영역(19)(소스, 드레인)으로 확산하고, n 형 반도체 영역(19)이 저저항화된다.
이어서, 포토 레지스트막을 마스크로 한 드라이 에칭으로 상기 컨택트 홀(28)의 상부의 실리콘 산화막(31)을 제거하여 플러그(30)의 표면을 노출시킨다. 그 후, 새로운 포토 레지스트막을 마스크로 한 드라이 에칭으로 주변 회로 영역의 실리콘 산화막(31, 26, 25, SOG 막(24) 및 게이트 산화막(13)을 제거하여 n 채널형 MISFETQn의 n+형 반도체 영역(23)(소스, 드레인)의 상부에 컨택트 홀(34, 35)을 형성하고, p 채널형 MISFETQp의 p+형 반도체 영역(22)(소스, 드레인)의 상부에 컨택트 홀(36, 37)을 형성한다.
이어서, 포토 레지스트막을 제거한 후, 실리콘 산화막(31)의 상부에 비트선 BL 및 주변 회로의 제1층 배선(38, 39)을 형성한다. 비트선 BL 및 제1층 배선(38, 39)을 형성하기 위해서는, 우선 실리콘 산화막(31)의 상부에 막 두께 50㎚ 정도의 Ti 막을 스퍼터링법으로 퇴적하고, 집적 회로 기체(1)을 800℃ 정도로 열처리한다. 계속해서, Ti 막의 상부에 막 두께 50㎚ 정도의 TiN 막을 스퍼터링법으로 퇴적하고, 또한 그 상부에 막 두께 150㎚ 정도의 W 막과 막 두께 200㎚ 정도의 실리콘 질화막(40)을 CVD 법으로 퇴적한 후, 포토 레지스트막을 마스크 이들 막을 패터닝한다.
실리콘 산화막(31)의 상부에 Ti 막을 퇴적시킨 후, 집적 회로 기체(1)를 800℃ 정도로 열처리하여 Ti 막과 기초 Si가 반응하고, n 채널형 MISFETQn의 n+형 반도체 영역(23)(소스, 드레인)의 표면과 p 채널형 MISFETQp의 p+형 반도체 영역(22)(소스, 드레인)의 표면과 플러그(30)의 표면에 저저항의 TiSi2(티탄실리사이드)층(42)이 형성된다. 이에 따라, n+형 반도체 영역(23), p+형 반도체 영역(22) 및 플러그(30)에 접속되는 배선(비트선 BL, 제1층 배선 : 38, 39)의 컨택트 저항을 저감할 수 있다. 또한, 비트선 BL을 W 막/TiN 막/Ti 막으로 구성하여 그 시트 저항을 2Ω/□이하로까지 저감할 수 있으므로, 정보의 판독 속도 및 기록 속도를 향상시킬 수 있음과 함께, 비트선 BL과 주변 회로의 제1층 배선(38, 39)을 하나의 공정에서 동시에 형성할 수 있으므로, DRAM의 제조 공정을 단축할 수 있다. 또한, 주변 회로의 제1층 배선(38, 39)을 비트선 BL과 동층의 배선으로 구성한 경우에는, 제1층 배선을 메모리 셀의 상층의 Al 배선으로 구성하는 경우에 비교하여 주변 회로의 MISFET(n 채널형 MlSFETQn, p 채널형 MISFETQp)와 제1 층 배선을 접속하는 컨택트 홀(34∼37)의 애스펙트비가 저감되기 때문에, 제1 층 배선의 접속 신뢰성이 향상한다.
비트선 BL은, 인접하는 비트선 BL사이에 형성되는 기생 용량을 될 수 있는 한 저감시켜 정보의 판독 속도 및 기록 속도를 향상시키기 위해, 그 간격이 그 폭보다도 길어지도록 형성한다.
이어서, 포토 레지스트막을 제거한 후, 비트선 BL의 측벽과 제1층 배선(38, 39)의 측벽과 측벽 스페이서(43)를 형성한다. 측벽 스페이서(43)는, 비트선 BL 및 제1층 배선(38, 39)의 상부에 CVD 법으로 실리콘 질화막을 퇴적시킨 후, 이 실리콘 질화막을 이방성 에칭하여 형성한다.
이어서, 도 8에 도시된 바와 같이, 비트선 BL 및 제1 층 배선(38, 39)의 상부에 막 두께 300㎚ 정도의 SOG 막(44)을 스핀 도포한다. 계속해서, 집적 회로 기체(1)를 800℃, 1분 정도 열처리하여 SOG 막(44)을 신터링(소결)한다.
SOG 막(44)은, BPSG 막에 비교하여 리플로우성이 높고, 미세한 배선사이의 갭필(gap fill)성에 우수하므로, 포토리소그래피의 해상 한계 정도까지 미세화된 비트선 BL 끼리의 간극을 양호하게 매립할 수 있다.
이어서, SOG 막(44)의 상부에 막 두께 600㎚ 정도의 실리콘 산화막(45)을 퇴적시킨 후, 이 실리콘 산화막(45)을 CMP 법으로 연마하여 그 표면을 평탄화한다. 실리콘 산화막(45)은, 예를 들면 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD 법으로 퇴적한다.
이와 같이, 본 실시예에서는, 비트선 BL 및 제1층 배선(38, 39)의 상부에 성막 직후에서도 평탄성이 양호한 SOG 막(44)을 도포하고, 또한 그 상부에 퇴적한 실리콘 산화막(45)을 CMP 법으로 평탄화한다. 이에 따라, 비트선 BL 끼리의 미세한 간극의 갭-필성이 향상함과 동시에, 비트선 BL 및 제1층 배선(38, 39)의 상부의 절연막의 평탄화를 실현된다.
이어서, 실리콘 산화막(45)의 상부에 막 두께 100㎚ 정도의 실리콘 산화막(46)을 퇴적시킨다. 이 실리콘 산화막(46)은, CMP 법으로 연마됐을 때에 생긴 상기 실리콘 산화막(45)의 표면의 미세한 흠집을 보수하기 위해 퇴적시킨다. 실리콘 산화막(46)은, 예를 들면 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD 법으로 퇴적한다.
이어서, 실리콘 산화막(46)의 상부에 막 두께 50㎚ 정도의 질화티탄막(47)을 퇴적시킨다. 질화티탄막(47)은, CVD 법 또는 스퍼터법에 따라 퇴적시킬 수 있다. 질화티탄막(47)은, 나중에 설명하는 루테늄막의 에칭시의 스토퍼막으로서 기능한다.
이어서, 포토 레지스트막을 마스크로 한 드라이 에칭으로 컨택트 홀(29)의 상부의 질화티탄막(47)을 제거하고, 또한 실리콘 산화막(46, 45), SOG 막(44) 및 실리콘 산화막(31)을 제거하여 플러그(30)의 표면에 달하는 관통 홀(48)을 형성한다. 이 실리콘 산화막물계의 피막 에칭은, 실리콘 산화막(46, 45, 31) 및 SOG 막(44)에 대한 실리콘 질화막의 에칭율이 작아지는 조건으로 행하고, 관통 홀(48)과 비트선 BL의 편차가 생긴 경우라도, 비트선 BL의 상부의 실리콘 질화막(40)이나 측벽 스페이서(43)가 깊게 깎이지 않도록 한다. 이에 따라, 관통 홀(48)이 비트선 BL에 대해 자기 정합으로 형성된다.
이어서, 포토 레지스트막을 제거한 후, 불산+불화 암모늄 혼액등의 에칭액을 사용하여, 관통 홀(48)의 바닥부에 노출한 플러그(30) 표면의 드라이 에칭 잔사나 포토 레지스트 잔사 등을 제거한다. 그 때, 관통 홀(48)의 측벽에 노출한 SOG 막(44)도 에칭액에 노출되지만, SOG 막(44)은, 상기 800℃ 정도의 신터링에 의해 불산계의 에칭액에 대한 에칭율이 저감되어 있으므로, 이 웨트 에칭 처리에 따라 관통 홀(48)의 측벽이 커서 언더컷트되는 일은 없다.
이어서, 관통 홀(48)의 내부에 플러그(49)를 형성한다. 플러그(49)는, 도전성 부재이면 되고, 특히 재료는 한정되지 않는다. 예를 들면 다결정 실리콘, 금속화합물 예를 들면 질화티탄막으로 이루어진다. 플러그(49)는, 예를 들면 집적 회로 기체(1)의 전면에의 관통 홀(48)을 매립하는 다결정 실리콘막의 퇴적 후, 이 다결정 실리콘막을 에치백함으로써 형성할 수 있다.
또한, 플러그(49)의 상부에 배리어 메탈(50)을 형성한다. 배리어 메탈(50)은, 나중에 설명하는 정보 축적 용량 소자의 하부 전극과 플러그(49) 사이에 형성되게 이루어지고, 정보 축적 용량 소자의 용량 절연막의 열처리등, 고온 열공정시의 하부 전극과 플러그(49)와의 반응을 억제하는 작용을 갖는다. 배리어 메탈(50)로서 예를 들면, 티탄, 알루미늄 및 실리콘의 합금을 이용할 수 있다. 배리어 메탈(50)은, 예를 들면 상기 합금을 집적 회로 기체(1)의 전면에 퇴적한 후, 관통 홀(48)외의 상기 합금을 에치백함으로써 형성할 수 있다. 또한, 에치백을 대신하여 CMP 법에 따른 연마를 이용할 수 있다.
이어서, 도 9에 도시된 바와 같이, 루테늄 금속으로 이루어지는 주상 하부 전극(51), BST로 이루어지는 용량 절연막(53) 및 루테늄 금속으로 이루어지는 상부 전극(54)을 갖는 정보 축적 용량 소자 C를 형성한다. 이와 같이 하부 전극(51)으로서 BST와 친화성이 높은 루테늄 금속을 이용하여 고유전체 또는 강유전체인 BST 막을 용량 절연막(53)에 이용할 수 있다. 또한, 상부 전극(54)도 루테늄 금속으로 하여 고유전율의 BST 막을 절연막으로 한 MIM(Metal Insulater Metal) 캐패시터를 친화성좋게 구성할 수 있다. 이에 따라 1Gbit 이상의 DRAM의 실현을 꾀할 수 있다. 또, 본원에서 고유전체는, BST 등과 같이 비유전률이 50이상의 것을 나타낸다. 일반적으로 ABO3형 페로브스카이트 또는 그 유사 구조의 것이 많다. 또한, 본원에서 강유전체는, PZT 등과 같이 비유전률이 적어도 100이상의 것을 나타낸다. 일반적으로 ABO3형 페로브스카이트 또는 그 유사 구조(복합 구조 또는 층구조를 포함함)의 것이 많다.
주상 하부 전극(51)의 상면에는, 나중에 설명하는 루테늄막의 에칭시의 하드 마스크의 일부인 실리콘 산화막(52)이 잔존하고 있다. 이러한 실리콘 산화막(52)을 잔존시킴에 따른 프로세스상의 메리트는 후술하겠다. 한편, 실리콘 산화막(52)을 잔존시킴으로써, 하부 전극(51)과 용량 절연막(53) 사이에 유전율이 작은 실리콘 산화막(52)이 개재하게 되고, 하부 전극(51)의 상면이 실질상 캐패시터로서 작용하는 경우의 실효성이 저하하게 된다. 그러나, 하부 전극(51)은, 도 10(a)의 평면도에 나타낸 바와 같이, 비트선 방향(x 방향)으로 긴변을 갖는 직사각형의 평면 패턴으로 형성되고, 도 10(b)의 사시도에 도시된 바와 같이, 가늘고 긴 기둥형상으로 형성된다. 본 실시예의 경우의 하부 전극(51)의 치수를 예시하면, 하부 전극(51)의 평면 패턴의 긴변 방향으로 0.39㎛, 짧은 변 방향으로 0.13㎛, 패턴 간격이 0.13㎛이고, 주상 하부 전극(51)의 높이가 0.45㎛이다. 이러한 수치를 전제로 하면, 캐패시터로서 기능해야되는 하부 전극(51)의 표면적은, 상면부(51a)의 면적(0.13㎛ × 039㎛ = 0.0507㎛2) + 측면부(51b)의 면적(0.13㎛×0.45㎛×2+0.39㎛×0.45㎛×2=0.468㎛2)이고, 만약 하부 전극(51)의 상면부(51a)가 캐패시터로서 기여하지 않는다고 해도, 하부 전극(51)의 측면부(51b)의 면적(0.468㎛2)이 전표면적(0.5187㎛2)의 약 90%를 점유하기 때문에, 전체적으로 용량치의 저하는 10% 정도로 멈춘다. 즉, 정보 축적 용량 소자 C의 현저한 축적 성능의 저하는 발생하지 않는다. 이러한 용량치의 저하는 허용할 수 있는 범위 내의 것으로, 나중에 설명하는 프로세스 상의 메리트가 제조 공정의 간략화, 신뢰성의 향상등에 기여하게 되어, 종합적으로는 본 발명을 적용하는 것이 기술적 효과가 크다고 말할 수 있다.
또, 하부 전극(51)의 상면부(51a)가 캐패시터로서 기여하는 비율은 3%이하라고 생각할 수 있다.
또, 도 10(a)의 평면 패턴에서는, 직사각형으로서 표화하고 있지만, 실제의 하부 전극(51)의 형상은, 도시된 바와 같은 직사각형으로 형성되는 것은 아니고, 각 능부가 라운딩을 띤 형상 또는 테이퍼를 갖는 형상으로 형성된다. 즉, 도 10(a)의 평면 패턴은 포토리소그래피 마스크의 패턴이고, 노광광의 회절 현상등에 의해 패턴 형상은 정확히 재현되지 않고, 실제로는 타원 또는 타원에 가까운 형상으로 형성되는 것은 물론이다.
이하, 정보 축적 용량 소자 C의 형성 공정을 도 11 및 도 12를 따라 설명한다. 도 11 및 도 12는 실시예 1의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 또, 주상 하부 전극(51)은, 상기된 바와 같이 장방 기둥형의 형상을 갖지만, 도 9에 도시된 정보 축적 용량 소자 C의 단면도는, 도 10(a)에서의 A-A선 단면을 나타내고 있다. 한편, 도 11 및 도 12에서는, 도 10(a)에서의 B-B선 단면에 대해 설명한다. 본 발명이 적용되는 미세 가공의 영역에서는, 도 10(a)에 도시된 B-B선 단면의 방향으로 하부 전극(51)이 패턴 폭 0.13㎛, 패턴 간격 0.13㎛, 패턴 높이가 0.45㎛으로 형성되게 된다. 이러한 고애스펙트비의 하부 전극의 형성은, 하부 전극(51)이 이방성 에칭의 곤란한 루테늄등 백금족으로 형성되는 것을 고려하면 기술적 곤란성이 매우 높아진다. 본 발명은, 이러한 기술적 곤란성이 높은 에칭을 실현하고, 정밀히 형성된 가공 형상을 손상시키지 않고 정보 축적 용량 소자 C를 간편히 신뢰성좋게 형성하는 점에 의의가 있고, 본 발명의 특징을 명료하게 설명하기 위해 에칭 곤란한 방향인 B-B 선 단면에 대해 설명한다. 또한, 도 11 및 도 12에서는, 정보 축적 용량 소자 C의 부분만을 나타낸다.
상기된 도 8의 공정 후, 도 11(a)에 도시된 바와 같이, 질화티탄막(47) 상에 루테늄막(55) 및 실리콘 산화막(56)을 형성하고, 실리콘 산화막(56) 상에 패터닝된 포토 레지스트막(57)을 형성한다.
루테늄막(55)은, 예를 들면 스퍼터법 또는 CVD 법에 따라 형성할 수 있고, 막 두께는 0.45㎛로 한다. 루테늄막(55)은, 나중에 하부 전극(51)이 되는 것으로, 그 막 두께는 하부 전극(51)의 높이가 된다. 루테늄막(55)의 막 두께를 조정함으로써 하부 전극(51)의 높이를 조정할 수 있다. 또, 루테늄막(55)을 대신하여, 이산화루테늄막을 이용할 수 있다.
실리콘 산화막(56)은, 루테늄막(55)을 에칭할 때의 하드 마스크로서 기능하는 것으로, 그 조성 및 막 두께는, 나중의 에칭 공정에서 감소하는 것을 고려하여 결정한다. 여기서는, 실리콘 산화막(56)으로서, TEOS(테트라메톡시실란) 가스를 원료 가스에 포함하는 플라즈마 CVD 법에 따라 형성된 실리콘 산화막(이하 PTEOS 막이라고 함.)을 이용한 경우를 예시한다. PTEOS 막의 경우, 나중의 에칭 공정에 따라 막 두께가 감소시키는 것을 고려하여, 그 막 두께는 0.3㎛로 한다.
포토 레지스트막(57)은, 실리콘 산화막(56)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 패터닝는, 도 10(a)의 하부 전극(51)의 평면 패턴과 동일한 패턴을 이용한다. 즉, 도 11(a)의 단면도에서는, 0.13㎛의 라인앤드 스페이스에서 형성된다. 패턴은, 플러그(49)(배리어 메탈(50)) 상에 형성하고, 나중에 하부 전극(51)이 플러그(49)(배리어 메탈(50))에 접속되도록 형성한다. 포토레지스트막(57)의 막 두께는 예를 들면 0.3㎛로 한다. 포토 레지스트막(57)은, 해상도의 향상을 고려하여 EB(Electron Beam) 레지스트를 이용하는 것도 가능하다.
이어서, 도 11(b)에 도시된 바와 같이, 포토 레지스트막(57)을 마스크로서 실리콘 산화막(56)을 패터닝하고, 하드 마스크가 되는 실리콘 산화막(52)을 형성한다. 실리콘 산화막(56)은 이방성좋게 에칭할 수 있기 때문에, 실리콘 산화막(52)은, 재현성좋게 포토 레지스트막(57)의 패턴을 재현한다. 따라서, 실리콘 산화막(52)은 그 바닥부에서 0.13㎛의 라인앤드스페이스가 확보된다. 실리콘 산화막(56)의 에칭은, 예를 들면 협전극 반응성 이온 에칭을 이용할 수 있다. 에칭 조건은, 예를 들면 반응 압력을 50mTorr, 투입 전력을 상하 전극에 각각 1㎾, 에칭 가스를 4탄화8불소(C4F8), 아르곤 및 산소(O2)를 각각 12sccm, 400sccm 및 5sccm, 기판 온도를 0℃로 할 수 있다. 이러한 에칭 조건에서는, PTEOS 막의 에칭율은 약 300㎚/min이고 포토레지스트막(57)에 대한 선택비는 약 3이다. 이 때문에, 실리콘 산화막(56)의 에칭 완료시에는 약 100㎚의 막 두께의 포토레지스트막(57)이 실리콘 산화막(52)의 상부에 잔존한다.
이어서, 도 11(c)에 도시된 바와 같이, 포토 레지스트막(57)을 제거한다. 포토레지스트막(57)의 제거에는 예를 들면 산소 플라즈마를 이용한 애싱에 의해 행할 수 있다. 이에 따라, 패터닝된 실리콘 산화막(52)이 형성되고, 다음 공정에서의 루테늄막(55)의 에칭시의 에칭 마스크에 이용할 수 있다. 나중에 설명한 바와 같이, 루테늄막(55)의 에칭 가스에 산소계 가스를 이용하기 때문에, 마스크로서 내산화성의 마스크가 필요하고, 실리콘 산화막(52)으로 이루어지는 마스크는 이 요구를 만족한다.
이어서, 도 11(d)에 도시된 바와 같이, 실리콘 산화막(52)을 마스크로서 루테늄막(55)을 에칭함으로써 하부 전극(51)을 형성한다. 이 루테늄막(55)의 에칭은, 이하의 에칭 방법을 이용하여 에칭할 수 있다.
도 13은, 루테늄막(55)의 에칭에 사용하는 에칭 장치의 일례를 나타낸 단면 개념도이다. 이 에칭 장치는, 그 중 용적이 약 33.3리터의 반응실(101)과, 반응실(101)의 배기구에 접속된 진공 배관(102)과, 진공 배관(102) 도중에 배치된 컨트롤 밸브 CV와, 진공 배관(102)의 다른 쪽에 접속된 터보 분자 펌프 TMP와, 터보 분자 펌프 TMP의 배기구측에 설치된 러핑 밸브 RV를 통해 접속된 메카니컬 부스터 펌프(용적형 러핑용 드라이펌프)MBP로 이루어지는 무연료 배기계를 갖는다. 반응실(101)은, 감압 상태로 유지할 수 있는 만큼의 기계적 강도를 지니고, 상기된 배기계에 의해 내부를 고진공 상태로 할 수 있다. 또한, 나중에 설명하는 가스 공급계로부터의 공급되는 처리 가스(에칭 가스)를 배기계에 의해 배기할 때 컨트롤 밸브 CV에 의한 콘덕턴스의 조정에 따라 반응실(101) 내부의 압력을 원하는 값으로 조정할 수 있다.
또, 반응실(101)의 탈기를 대기압으로부터 저진공도 영역까지 행하는 러핑 진공계를 설치해도 되지만, 도시는 생략하고 있다. 또한, 러핑 배기계는 메카니컬 부스터 펌프 MBP를 대신하여 터보형 드라이펌프, 기름 회전 펌프등을 이용해도 좋다.
또한, 본 에칭 장치는, 매스플로우 컨트롤러 MFC1을 통해 염소 가스(Cl2)가, 매스플로우 컨트롤러 MFC2를 통해 산소 가스(O2)가, 반응실(101)에 도입되는 가스 공급계를 갖고 있다. 또, 각 매스플로우 컨트롤러의 입출력측 또는 반응실(101)의 가스 도입부 직전등에 적당한 밸브(스톱 밸브)를 삽입할 수 있지만, 도시는 생략하고 있다. 또한, 가스 공급계에는 적당한 퍼지계를 설치할 수 있지만, 이것도 도시는 생략하고 있다. 또한, 염소 가스와 산소 가스와의 혼합 부분에 매니폴드를 설치할 수도 있지만 도시는 생략하고 있다. 또한, 다른 가스계, 예를 들면 실리콘 산화막의 에칭용의 불소계 가스의 공급계, 레지스트 애싱용의 가스계를 설치해도 좋다.
반응실(101) 내에는, 시료대(103)가 설치되어 있다. 도시된 바와 같이, 반도체 기판(반도체 집적 회로 장치 제조용 웨이퍼 : 1)은 시료대(103) 상에 페이스업으로 설치된다. 집적 회로 기체(1)는, 예를 들면 6인치 직경의 실리콘 웨이퍼이고, 예를 들면 정전 처크(chuck)에 의해 유지된다. 도시된 바와 같이, 본 에칭 장치는, 반응실(101)에 1매의 웨이퍼가 도입되는 단일 웨이퍼 에칭 장치이다.
또한, 도시된 바와 같이, 가스 공급 노즐(110)로부터 가스가 공급된다. 또한, 시료대(103)는, 반응실(101)로부터 전기적으로 아이솔레이션되고, 바이어스용의 고주파 전력 RF2를 인가할 수 있도록 되어 있다. 이에 따라 집적 회로 기체(1)에 고주파 바이어스를 인가하는 것이 가능해진다.
반응실(101)의 상부는 석영 실린더(104)으로 진공 밀봉되고, 석영 실린더(104)의 주위에는 유도 결합 코일(105)이 배치되어 있다. 유도 결합 코일(105)에는, 예를 들면 13.56㎒의 고주파 전원 RF1이 접속되어 있다. 고주파 전원 RF1의 전력은, 유도 결합 코일(105)을 통한 유도 결합에 의해 석영 실린더(104) 및 반응실(101) 내에 플라즈마를 발생시킨다. 이와 같이 유도 결합 플라즈마를 이용하여 저동작 압력(고진공도 영역)에서 높은 밀도의 플라즈마를 발생시킨다. 단, 본 장치는, 유도 결합 플라즈마에 한정되는 것이 아니라, 저압력에서의 플라즈마 발생 기구이면 이것을 적용하는 것이 가능하다. 예를 들면, ECR(Electron Cycrotoron Resonans) 플라즈마, ICP(Inductively Coupled Plasma), 마그네트론 RIE 플라즈마, 헬리콘파 플라즈마등을 이용해도 좋다.
본 에칭 장치의 개요는 상기된 바와 같지만, 루테늄막(55)을 이방성 좋게 에칭할 때에 특징적인 장치 특성을 이어서 설명한다. 즉, 루테늄막(55)을 이방성좋게 에칭하기 위해서는 대유량의 에칭 가스가 공급되고, 이것이 고속으로 배기된다. 또한, 통상 행해지는 보다 큰 오버 에칭이 행해진다. 오버 에칭의 개념에 대해서는 후술하겠다.
본 에칭 장치에서는, 산소와 염소의 각 가스의 토탈 가스 유량의 공급 능력이 2000sccm이라는 대유량을 가능하게 하고, 한편, 이러한 대유량의 가스를 공급해도 충분히 낮은 동작 압력(예를 들면 15mTorr)을 얻기 위해, 터보 분자 펌프 TMP로서 최대 배기 능력이 2000리터/초의 것을 이용하고 있다. 또, 터보 분자 펌프 TMP의 최대 배기 능력(압축비)을 확보하기 위해 그 배압을 충분히 낮게 할 수 있을 만큼의 러핑계의 배기 능력(러핑 밸브 RV 및 배관의 콘덕턴스를 포함시킨 메카니컬 부스터 펌프 MBP의 배기 속도)가 확보되는 것은 물론이다.
이와 같이, 배기 속도가 2000리터/초의 터보 분자 펌프 TMP를 이용하여 배기계를 구성하여 예를 들면 산소와 염소와의 토탈 가스 유량이 약 800sccm일 때에, 실효 배기 속도로서 약600리터/초를 얻을 수 있다. 또, 배기계의 실효 배기 속도는, 진공 배관(102), 컨트롤 밸브 CV의 콘덕턴스, 터보 분자 펌프 TMP, 러핑 배기계(메카니털 부스터 펌프 MBP, 러핑 밸브 RV 및 배관)를 포함시킨 배기계 전체의 배기 속도를 말한다.
이어서, 상기된 에칭 장치를 이용하여, 루테늄막(55)을 에칭 방법에 대해 설명한다.
반응실(101) 내에 매스플로우 컨트롤러 MFC1, 2를 조정하여 염소 및 산소를 각각80sccm 및 720sccm의 유량으로 공급한다. 그리고, 컨트롤 밸브 CV를 조정하여 15mTorr의 압력으로 조정한다. 또한, 유도 결합 코일(105) 및 기판에 고주파 전원 RF1, 2로부터 각각 500W 및 200W의 고주파 전력을 인가하여 플라즈마를 생성시킨다. 이 플라즈마로 생성한 주로 산소 이온 또는 산소 래디컬과 루테늄막(55)과의 반응에 따라 에칭을 행한다.
또한, 이러한 조건에서 100%의 오버 에칭을 행한다. 여기서 본 명세서에서의 오버 에칭의 개념을 도 14를 이용하여 설명한다. 도 14는, 예를 들면 티탄을 포함하는 기초막(예를 들면 질화티탄막(TiN 막)) 위의 루테늄막을 에칭한 경우의 플라즈마 발광 강도를 처리 시간에 대해 플로트한 그래프이다. 플라즈마 발광은, 예를 들면 티탄의 발광 피크인 파장이 406㎚의 빛을 모니터할 수 있다. 시각 t=0에서 에칭을 개시한다. Ru 막이 에칭되는 도중(시각 t=0∼Ti)에서는 아직 TiN 막은 노출하지 않으므로 406㎚ 광의 발광 강도는 낮은 레벨로 유지된다. 시각 t=T1에 달하면, 에칭율이 상대적으로 빠른 웨이퍼 센터의 부분에서 RuO2/Ru 막의 에칭이 종료하고, 기초의 TiN 막이 노출하기 시작한다. 이 결과, 406㎚ 광의 발광 강도가 상승하기 시작하여, 시간의 경과 즉 기초의 TiN 막의 노출 면적의 증가에 따라, 406㎚ 광의 발광 강도가 상승한다. 시각 t=T2에 달하면, 에칭율이 상대적으로 느린 웨이퍼 센터의 부분이라도 Ru 막의 에칭이 종료하고, 기초 TiN 막의 전면이 노출한다. 이 결과, 406㎚ 광의 발광 강도는 높은 레벨에서 거의 일정하게 유지된다. 이 시각 t=T2를 저스트 에칭 시각이라고 정의하고, t=0∼T2의 시간을 메인 에칭 시간이라고 정의한다. 또한 에칭을 계속하여, 시각 t=T3에서 에칭을 종료한다. t=T2∼T3의 시간을 오버 에칭 시간이라고 정의한다. 따라서, 오버 에칭은,(T3-T2)/(T2-0)×100(%)라고 정의할 수 있다. 또, 처리 압력이 15mTorr의 경우를 예시하고 있지만, 처리 압력은 플라즈마가 안정적으로 생성하는 압력이면 되고, 100mTorr로부터 0.1mTorr의 범위, 더욱 바람직하게는 30mTorr로부터 1mTorr의 범위에서 선택할 수 있다.
루테늄막(55)은, 측벽 부착성의 부재이고, 백금족등이기 때문에, 에칭 과정에서 반응 생성물이 에칭 측벽에 부착하고, 에칭의 이방성을 저해하여 테이퍼 형상을 나타낸다. 그러나, 상기된 바와 같은 조건에서 에칭을 행함에 따라 루테늄막(55)을 에칭한 하부 전극(51)의 단면 형상은 거의 수직(테이퍼각이 89도)으로 형성할 수 있다. 또, 측벽 부착성의 부재는, 드라이 에칭시에 생성물의 증기압이 낮기 때문에 측벽에 부착하는 경향이 강하고, 미세한 에칭이 곤란하게 되는 것을 말하고, 주로 백금족 원소 그들을 포함하는 산화물 또는 부산화물(백금족등), 페로브스카이트등의 ABO3형 천이 금속 산화물등을 말한다. 여기서, 백금족 원소 또는 그 산화물일 때에는, 백금족 원소 및 이들을 포함하는 산화물, 백금 원소 및 이들의 구성 원소를 포함하는 산화물 및 이들의 구성 원소의 복수의 원소를 포함하는 또는 다른 족과 백금족 원소를 포함하는 복산화물, 이들의 고체 용융체등을 포함하는 개념이다.
이와 같이 에칭 특성이 개선되는 것은, 제1로 에칭 가스가 대유량으로 공급되기 때문에, 생성된 반응 생성물(주로 RuO4, RuOX)이 고속으로 배기되기 때문이다. 백금족 원소의 에칭에서는, 증기압이 낮은 반응 생성물(특히 RuOx)이 형성되기 때문에, 측벽 부착하기 쉽고, 이 부착물이 에칭 형상을 저해하지만, 고속 배기되면 측벽 부착하는 확률이 저하하고, 에칭 형상이 개선된다. 또, 오버 에칭이 20% 정도라도, 고속 배기할 뿐으로 에칭 형상의 테이퍼각은 84도 정도로 개선된다.
또한, 에칭 특성이 개선되는 것은, 제2로 오버 에칭을 100% 행하기 때문이다. 즉, 루테늄막(55)의 에칭은 어느 한 테이퍼각을 갖고 종료하기 때문에, 오버 에칭의 상황하에서는, 기초 재료인 질화티탄막(47)이 노출되어 있다. 이 질화티탄막은 산소 이온 또는 산소 래디컬에 의해 에칭되는 일이 없기 때문에, 에칭 저면으로부터의 반응 생성물은 발생하지 않고, 측벽에의 반응 생성물의 비래는 없다. 측벽부에서는 산소 이온 또는 산소 래디컬에 의한 에칭과 측벽부에서 발생한 반응 생성물의 재부착과의 경합이 생기지만, 상기된 에칭 상황하와 마찬가지로 바닥부로부터의 반응 생성물의 비래가 없는만큼 반응 생성물의 비래가 감소하고, 에칭이 능가하게 된다. 이 때문에, 오버 에칭시의 측벽 부착물은 매우 적어지고, 이것이 테이퍼각 상승의 원인이 된다.
이와 같이, 상기 조건하, 즉 반응 압력 15mTorr, 플라즈마 소스 파워 500W, RF 바이어스 파워 200W, 산소 및 염소유용 720sccm 및 80sccm(총유량 약800sccm)의 조건하에서, 오버 에칭량을 100%로 하여 에칭 이방성을 테이퍼각으로 나타내어 89도로 향상시킬 수 있다.
이와 같이 루테늄막(55)을 테이퍼각 89도로 에칭할 수 있는 것은, 루테늄등의 백금족 원소계의 금속 또는 그 산화물의 수직 형상의 에칭이 원리적으로 곤란하다, 즉, 반응 생성물의 증기압이 낮고, 측벽 부착성이 높은 반응성 생성물이 생기는 에칭계인 것을 고려하면, 매우 현저한 효과이고, 1G 비트 DRAM 급의 미세 가공을 가능하게 한다.
또한, 이러한 에칭 방법을 이용하여 패턴 폭 및 스페이스가 0.13㎛이라는 미세한 패턴 형상에서, 또한 패턴 높이가 0.45㎛(애스펙트비 약3.5, 즉 애스펙트비 2 또는 3이상의 고애스펙트 영역)이라는 에칭 가공에서는 매우 엄격한 상황하에서, 테이퍼각이 89도라는 이상적인 주상 패턴(내부가 가득찬 것외에, 실린더 모양의 것도 포함함)의 형성을 실현할 수 있다. 또, 본원에서 주상 패턴일 때에는, 원주나 정각기둥에 한하지 않고, 뿔형이나 종횡의 길이가 다른 것 등을 포함한다.
이것은, 또한 에칭의 미세 가공 마진이 큰 것을 나타내고 있고, 리소그래피의 한계가 신장하여, 더욱 미세한 마스크의 형성이 가능해진 경우에는, 본 기술을 이용하여 충분히 미세한 가공(패턴 폭 및 스페이스가 0.13㎛ 이하의 미세 패턴의 가공)이 가능한 것을 의미한다.
또, 상기된 에칭 조건에서는, 루테늄막(55)에 대한 실리콘 산화막(52)(PTEOS 막)의 에칭 선택비는 약 10이다. 따라서, 0.45㎛의 루테늄막(55)의 에칭에서 하드 마스크인 실리콘 산화막(52)은 45㎚ 정도 그 막 두께가 감소하게 되지만, 큰 오버 에칭(100%)을 실시하기 때문에, 실리콘 산화막(52)의 파셋트가 커지고, 에칭 후의 실리콘 산화막(52)은 도 11(d)에 도시된 바와 같은 뿔형이 된다. 그 높이는 도시된 바와 같이 약 100㎚이다.
또한, 이 루테늄막(55)의 에칭에서는 포토 레지스트막을 마스크로서는 이용하지 않고, 실리콘 산화막을 하드 마스크에 이용한다. 이것은, 포토레지스트막보다도 실리콘 산화막이 루테늄과의 에칭 선택비를 크게 할 수 있음과 동시에, 포토 레지스트막으로부터의 유기물의 이탈에 의한 측벽 부착의 생성을 방지하여 에칭 형상을 개선할 수 있다고 하는 효과를 갖는다.
이어서, 도 11(e)에 도시된 바와 같이, 실리콘 산화막(52)을 마스크로서 루테늄막(55)의 기초인 질화티탄막(47)을 에칭한다. 질화티탄막(47)의 에칭은, 예를 들면 ECR(Electron Cycrotron Resonance) 플라즈마를 이용하여 행할 수 있다. 에칭 조건은, 예를 들면 처리 압력을 8mTorr, μ파 전력을 300W, 주파수 800㎑의 RF 바이어스 전력을 70W, 에칭 가스를 3염화 붕소(BC13) 및 염소(C12)를 각각 30sccm 및 70sccm, 기판 온도를 50℃로 할 수 있다. 질화티탄막(47)의 에칭 처리에 따라 실리콘 산화막(52)(마스크)도 일부 깎이고, 그 막 두께가 도시된 바와 같이 감소한다. 또, 실리콘 산화막(52)의 능부는 상기된 바와 같은 공정에서 깎이기 때문에 라운딩을 띤다. 이러한 라운딩을 갖고 있기 때문에, 다음 공정의 BST 막(58)의 퇴적이 피복성 좋게 행할 수 있다는 메리트가 있다.
이어서, 도 11(f)에 도시된 바와 같이, 실리콘 산화막(52)을 제거하지 않고 BST 막(58)을 퇴적시킨다. BST 막(58)은 CVD 법에 따라 퇴적할 수 있고, 그 막 두께는 20㎚로 한다. BST 막(58)은 CVD 법에 따라 형성되기 때문에, 본 실시예와 같이 미세 가공되고, 애스펙트비가 높은 하부 전극(51) 상에도 균일하게 막형성을 행할 수 있다. 또, BST 막(58)을 대신하여 다른 고유 전체막, 예를 들면 산화탄탈막, PZT, PLZT 등을 이용해도 좋다.
이와 같이 실리콘 산화막(52)을 제거하지 않고 BST 막(58)을 퇴적하기 때문에, 실리콘 산화막(52)의 제거 처리에 따르는 하부 전극(51)의 형상의 변화, 일반적으로 하부 전극(51) 패턴의 조밀화, 하부 전극(51)의 능부의 둥글어지기 등의 미세 가공에서 바람직하지 못한 형상 변화를 방지할 수 있다. 가능한 한 미세하게 가공한 후에 생기는 패턴의 형상 변화는, 미세하게 가공하기 때문에 그 영향이 크고, 모처럼 미세하게 가공할 수 있어도 그 후에 형상이 변화해서는 미세 가공을 행한 의의가 반감하여 바람직하지 못하다. 그래서, 본 발명에서는 가공 형상을 저해하는 실리콘 산화막(52)의 제거 처리를 생략하고, 가장 정밀하게 가공된 하부 전극(51)의 상태를 유지하는 것이다.
또한, 실리콘 산화막(52)을 제거하지 않음에 따라, 실리콘 산화막(52)의 제거 처리 공정에서 발생하는 하부 전극(51) 표면의 거칠기을 방지할 수 있다. 실리콘 산화막(52)을 제거하면, 실리콘 산화막(52)의 에칭 처리에 따라, 하부 전극(51)의 표면에 거칠기이 발생한다. 이러한 거칠어짐(조면화)은, BST 막(58)의 접착성을 저하하고, 정보 축적 용량 소자 C의 신뢰성을 저하시키는 요인이 되고, 현저한 경우에는 BST 막(58)의 박리를 생기게 하여 DRAM의 수율을 저하시킬 우려도 있다. 그래서, 본 발명에서는 이러한 거칠기의 발생을 미연에 방지하기 위해 실리콘 산화막(52)을 잔존시키는 것이다.
또한, 실리콘 산화막(52)의 제거 공정을 생략하여 실리콘 산화막(52)의 제거 공정 자체가 없어지고, DRAM의 제조 공정이 간략화될 뿐만아니라, 에칭 처리(실리콘 산화막(52)의 제거 공정) 후의 세정 공정등 제거 공정에 수반하는 처리 공정도 생략하여 DRAM 제조 공정을 간략화할 수 있다.
하부 전극(51)의 상부에 실리콘 산화막(52)을 잔존시킴으로써 상기된 바와 같은 공정상 또는 DRAM의 성능 상의 메리트가 있다. 한편, 상기된 대로 실리콘 산화막(52)을 잔존시킴에 따른 단점은 존재하지만, 본 실시예와 같은 치수로 미세 가공되는 하부 전극(51)에 적용되는 한, 그 단점은 그다지 지배적이지 않는 것은 상기된 바와 같다.
이어서, 도 11(g)에 도시된 바와 같이, BST 막(58)을 산소 분위기에서 열처리(아닐)를 행한다. 열처리 온도는 약 700℃이다. 이 열처리에 따라 BST 막(58)의 산소 결함을 없앨 수 있다. 700℃라는 온도 조건은, 산소 분위기에서의 열처리에 따라 하부 전극(51) 및 그 상면의 잔류물이 팽창등 체적 변화를 하지 않는다고 하는 요건으로부터 선택된다. 실리콘 산화막(52)은 700℃의 산소 분위기 열처리로 체적 팽창하지 않고, 상기 요건을 만족시킨다.
이어서, 도 11(h)에 도시된 바와 같이, BST 막(58) 상에 루테늄막(59)을 퇴적시키고, 도 12(i)에 도시된 바와 같이 루테늄막(59) 상에 포토레지스트막(60)을 형성한다. 포토 레지스트막(60)은 DRAM의 메모리 셀 영역을 덮도록 형성한다. 이어서, 도 12(j)에 도시된 바와 같이 포토 레지스트막(60)을 마스크로서 루테늄막(59) 및 BST 막(58)을 에칭하고, 용량 절연막(53) 및 상부 전극(54)을 형성한다. 그 후, 포토레지스트막(60)을 에싱등에 의해 제거하고, 루테늄으로 이루어지는 하부 전극(51), BST로 이루어지는 용량 절연막(53) 및 루테늄으로 이루어지는 상부 전극(54)을 갖는 정보 축적 용량 소자 C를 완성시킨다(도 12(k)). 이에 따라, 메모리 셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보 축적 용량 소자 C로 구성되는 DRAM의 메모리 셀이 완성한다.
루테늄막(59)의 퇴적에는 예를 들면 스퍼터법 또는 CVD 법을 이용할 수 있다. 또한, 루테늄막(59) 및 BST 막(58)의 에칭에는, 상기된 도 13에 도시된 에칭 장치를 이용할 수 있다. 에칭 조건은, 예를 들면 반응 압력 2mTorr, 플라즈마 소스 파워 300W, RF 바이어스 파워 600W, 4불화 탄소(CF4) 및 아르곤(Ar)을 각각 10sccm 및 40sccm이고, 오버 에칭량을 10%로 할 수 있다. 이러한 조건에서는, 에칭 형상은 이방성을 발휘하지 않고, 테이퍼각은 약 60도가 되지만, 여기서는 미세 가공을 요구되는 것은 아니므로 문제점은 없다.
또, 상부 전극(54) 상에는, 적당한 배리어 메탈을 형성해도 좋다. 또한, 상부 전극(54)을 구성하는 재료로는, 이산화루테늄막을 대신하여, 질화티탄막, 루테늄막, 또는 텅스텐막을 이용할 수 있다.
이어서, 도 15에 도시된 바와 같이, 정보 축적 용량 소자 C의 상부에 SOG로 이루어지는 실리콘 산화막(61)을 형성한다. 실리콘 산화막(61)에 SOG 막을 이용한 경우에는 메모리 셀의 형성된 영역을 평탄화함과 동시에, 주변 회로 영역과의 단차를 완화할 수 있다. 또, 정보 축적 용량 소자 C의 상부와 실리콘 산화막(61) 사이에 막 두께 40㎚ 정도의 예를 들면 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD 법으로 퇴적된 실리콘 산화막을 형성해도 좋다.
이어서, 포토 레지스트막을 마스크로 한 드라이 에칭으로 주변 회로의 제1층 배선(38) 상부의 실리콘 산화막(61, 46, 45), SOG 막(44) 및 실리콘 질화막(40)을 제거함으로써, 관통 홀(62)을 형성한다. 또한, 마찬가지로 상부 전극(54) 상부의 실리콘 산화막(61)을 제거함으로써, 관통 홀(63)을 형성한다. 그 후, 관통 홀(62, 63)의 내부에 플러그(64)를 형성하고, 계속해서 실리콘 산화막(61)의 상부에 제2층 배선(65)을 형성한다. 플러그(64)는, 실리콘 산화막(61) 상부에 스퍼터링법으로 막 두께 100㎚ 정도의 TiN 막을 퇴적하고, 또한 그 상부에 CVD 법으로 막 두께 500㎚ 정도의 W 막을 퇴적시킨 후, 이들 막을 에치백하여 관통 홀(62, 63)의 내부에 남김에 따라 형성한다. 제2층 배선(65)은, 실리콘 산화막(61)의 상부에 스퍼터링법으로 막 두께 50㎚ 정도의 TiN막, 막 두께 500㎚ 정도의 Al(알루미늄) 막, 막 두께 50㎚ 정도의 Ti 막을 퇴적시킨 후, 포토 레지스트막을 마스크로 한 드라이 에칭으로 이들 막을 패터닝하여 형성한다.
그 후, 층간 절연막을 통해 제3층 배선을 형성하고, 그 상부에 실리콘 산화막과 실리콘 질화막으로 구성된 패시베이션막을 퇴적하지만, 그 도시는 생략한다. 이상의 공정에 따라, 본 실시예의 DRAM이 대략 완성된다.
또, 제3층 배선 및 그것에 접속하는 플러그는 제2층 배선의 경우와 같이 형성할 수 있고, 층간 절연막은, 예를 들면 막 두께 300㎚ 정도의 실리콘 산화막, 막 두께 400㎚ 정도의 SOG 막 및 막 두께 300㎚ 정도의 실리콘 산화막으로 구성할 수 있다. 실리콘 산화막은, 예를 들면 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD 법으로 퇴적할 수 있다.
본 실시예에 따르면, 하부 전극(51)의 재료로서 BST와 같은 강유전성의 용량 절연막(53)에 친화성이 좋은 루테늄을 이용하여, 이 하부 전극(51)의 에칭시에 하드 마스크인 실리콘 산화막(52)을 잔존시키고, 실리콘 산화막(52)을 잔존시킨 상태에서 용량 절연막(53)을 형성한다. 이에 따라, 실리콘 산화막(52)의 제거 공정을 생략하여 공정을 간략화할 수 있고, 또한 제거 공정에서 발생할 하부 전극(51) 상면이 거칠어지고, 또는 기초의 거칠기을 막고, 용량 절연막(53)을 신뢰성좋게 형성할 수 있다. 또한, 실리콘 산화막(52)의 제거 공정에서 생길 하부 전극(51)의 패턴의 둔화 또는 조밀함을 방지하여, 미세하게 가공 형성된 하부 전극(51)의 형상을 유지할 수 있다.
또, 본 실시예에서는, 하부 전극(51)이 루테늄막의 경우를 설명했지만, 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수도 있게 된다.
또한, 본 실시예에서는, 루테늄막(55)의 에칭 스토퍼로서 질화티탄막(47)을 이용했지만, 질화티탄막(47)을 대신하여 실리콘 질화막을 이용할 수 있다. 즉, 실리콘 질화막도 질화티탄막(47)과 마찬가지로 산소 래디컬을 주체로 하는 에칭 작용에 대해 큰 에칭 선택비를 갖기 때문에, 본 실시예의 에칭 스토퍼에 이용할 수 있다. 이 경우, 실리콘 질화막은 부도체이기 때문에, 루테늄막(55)의 에칭 후 즉 하부 전극(51)의 형성 후에 에칭하여 제거할 필요가 없고, 상기 도 11(e)의 공정은 필요없게 된다. 이 경우에는, 도 11(d) 의 공정 후의 BST 막(58)을 형성하면 된다. 따라서, 공정을 간략화할 수 있다. 단, 하부 전극(51) 상에는 비교적 두꺼운 실리콘 산화막(52)이 잔존한다. 그러나, 이러한 실리콘 산화막(52)이 정보 축적 용량 소자 C의 성능을 저해하는 것이 아닌 것은 상기된 바와 같다.
(실시예 2)
본 실시예 2의 DRAM은, 실시예 1의 DRAM과 정보 축적 용량 소자 C의 구성 및 제조 방법에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 1과 마찬가지다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 16은, 실시예 2의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 16은, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 나타내고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 1의 도 8의 공정 후, 도 16(a)에 도시된 바와 같이, 질화티탄막(47) 상에 루테늄막(55) 및 백금막(66)을 형성하고, 백금막(66) 상에 패터닝된 포토 레지스트막(67)을 형성한다.
루테늄막(55)에 대해서는, 실시예 1과 마찬가지기 때문에 상세한 설명은 생략한다. 백금막(66)은, 루테늄막(55)을 에칭할 때의 하드 마스크로서 기능하고, 또한 하부 전극의 일부로서 기능하는 것이다. 그 막 두께는 나중의 에칭 공정에서 감소하는 것을 고려하여 0.1㎛로 한다.
포토 레지스트막(67)은, 백금막(66)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 포토 레지스트막(67)의 패터닝는, 실시예 1의 경우와 상이하고, 백금막(66)의 에칭시의 측벽 부착물에 의한 저면적의 증가를 고려하여 미리 그 폭을 작게 형성한다. 즉, 도시된 바와 같이 패턴 폭을 0.1㎛로서 형성한다. 또한, 패턴 간격은 190㎚로 한다. 포토 레지스트막(67)의 막 두께는, 백금막(66)의 에칭시의 감소분을 고려하여 300㎚로 한다. 포토 레지스트막(67)에 EB(Electron Beam) 레지스트를 이용할 수 있는 것은 실시예 1과 같다. 또, 포토 레지스트막(67)은, 그 상부(능부)가 라운딩을 띤 형상, 또는 모따기 형상, 즉 라운드 레지스트로 형성된다. 이와 같이 포토레지스트막(67)을 라운드 레지스트로 형성함으로써 백금의 에칭시의 측벽 부착물을 저감시켜 이방성좋게 백금을 에칭할 수 있다.
이어서, 도 16(b)에 도시된 바와 같이, 포토 레지스트막(67)을 마스크로서 백금막(66)을 패터닝하고, 백금으로 이루어지는 하드 마스크(68)를 형성한다. 백금막(66)의 에칭에는, 예를 들면 마그네트론 반응성 이온 에칭을 이용할 수 있다. 에칭 조건은, 예를 들면 반응 압력을 5mTorr, RF 전력을 2㎾, 에칭 가스를 아르곤 15sccm, 기판 온도를 30℃로 할 수 있다. 즉 스퍼터링으로 백금막을 에칭한다. 이러한 에칭 조건에서는, 백금의 에칭율은 약 150㎚/min 이고 포토레지스트막(67)에 대한 선택비는 약 1이다. 이 때문에, 백금막(66)의 에칭 완료시에는 약 200㎚의 막 두께의 포토 레지스트막(67)이 하드 마스크(68)의 상부에 잔존한다. 또한, 포토 레지스트막(67) 및 하드 마스크(68)의 측벽에는 측벽 부착물(69)이 형성된다. 측벽 부착물(69)은, 백금 에칭시에 생성하는 반응 생성물의 증기압이 낮으므로, 재부착에 의해 형성되는 것으로, 용이하게 형성할 수 있다. 본 실시예에서는, 이 측벽 부착물(69)을 다음 공정의 루테늄막(55)의 에칭 마스크에 적극적으로 이용하는 것이다. 측벽 부착물(69)이 형성됨에 따라, 하드 마스크(68)와 함께 마스크로서 작용하는 영역이 확대되고, 그 영역의 저면부에서 루테늄막(55)의 패터닝 치수로서 의도하는 0.13㎛이 되도록 한다. 이에 따라 0.13㎛ 폭의 하부 전극 패턴이 형성된다.
이어서, 도 16(c)에 도시된 바와 같이, 포토 레지스트막(67)을 제거한다. 포토레지스트막(67)의 제거는 실시예 1과 같다.
이어서, 도 16(d)에 도시된 바와 같이, 하드 마스크(68) 및 측벽 부착물(69)을 마스크로서 루테늄막(55)을 에칭함으로써 하부 전극(51)을 형성한다. 루테늄막(55)의 에칭은, 실시예 1과 같이 행한다. 따라서, 루테늄막(55)은, 이방성좋게 테이퍼각 89도로 거의 수직으로 형성된다. 또, 루테늄막(55)의 에칭할 때, 하드 마스크(68)의 능부 및 측벽 부착물(69)의 돌출부가 에칭되어 라운딩을 띤다.
이어서, 도 16(e)에 도시된 바와 같이, 하드 마스크(68) 및 측벽 부착물(69)을 마스크로서 루테늄막(55)의 기초인 질화티탄막(47)을 에칭한다. 질화티탄막(47)의 에칭은, 실시예 1과 같다. 질화티탄막(47)의 에칭 처리에 따라 하드 마스크(68) 및 측벽 부착물(69)도 일부 깎임되고, 그 막 두께가 나타낸 바와 같이 감소한다. 또, 하드 마스크(68) 및 측벽 부착물(69)의 능부는 상기된 바와 같은 공정에서 깎임되기 때문에더욱 라운딩을 띤다. 이러한 라운딩을 갖기 때문에, 다음 공정의 BST 막(58)의 퇴적이 피복성좋게 행할 수 있다는 메리트가 있다.
이어서, 도 16(f)에 도시된 바와 같이, 하드 마스크(68) 및 측벽 부착물(69)을 제거하지 않고 BST막(58)을 퇴적시킨다. BST막(58)은 실시예 1과 같이 형성할 수 있다. 이와 같이 하드 마스크(68) 및 측벽 부착물(69)을 제거하지 않고 BST 막(58)을 퇴적시키는 메리트는, 실시예 1에서 설명한 메리트와 같다. 그 후의 공정은 실시예 1과 같기 때문에 설명을 생략한다. 또, 하부 전극(51)의 표면에 잔존하는 하드 마스크(68)는 백금으로 구성되기 때문에, 내열성에 우수하고, BST막(58)의 산화분위기에서의 열처리에 따라서도 체적 증가가 발생하지 않을 뿐만 아니라 변질도 일어나지 않는다.
본 실시예에 따르면, 실시예 1에서 설명한 효과에 더해, 하부 전극(51) 상부에 잔존시킨 하드 마스크(68)가 도전체인 백금으로 이루어지기 때문에, 하드 마스크(68)도 하부 전극(51)의 일부로서 기능시킬 수 있고, 하드 마스크(68)의 상부에 상당하는 면적분만큼 하부 전극 면적을 증가시킬 수 있다. 이에 따라, 정보 축적 용량 소자 C의 축적 용량을 증가시켜 DRAM의 성능 향상을 꾀할 수 있다. 또, 측벽 부착물(69)은 일반적으로 도전체가 아니라, 측벽 부착물(69)이 BST 막(58)과 접하는 부분은 캐패시터로서 기능하는 것은 기대할 수 없지만, 이러한 경우라도, 실시예 1에서 설명한 바와 같이, 그 불이익의 영향은 그다지 크지 않다.
또, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것, 질화티탄막(47)을 실리콘 질화막으로 대신할 수 있는 것은 실시예 1과 같다.
(실시예 3)
본 실시예 3의 DRAM은, 실시예 1의 DRAM과 정보 축적 용량 소자 C의 구성 및 제조 방법에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 1과 같다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 17은, 실시예 3의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 17은, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B선 단면을 나타내고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 1의 도 8의 공정 후, 도 17(a)에 도시된 바와 같이, 질화티탄막(47) 상에 루테늄막(55) 및 백금막(66)을 형성하고, 백금막(66) 상에 패터닝된 포토레지스트막(70)을 형성한다.
루테늄막(55)에 대해서는, 실시예 1과 마찬가지기 때문에 상세한 설명은 생략한다. 백금막(66)은, 루테늄막(55)을 에칭할 때의 하드 마스크로서 기능하고, 또한 하부 전극의 일부로서 기능하는 것이다. 그 막 두께는 나중의 에칭 공정에서 감소하는 것을 고려하여 0.1㎛로 한다.
포토 레지스트막(70)은, 백금막(66)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 포토 레지스트막(70)의 패터닝는, 실시예 1의 경우와 상이하고, 백금막(66)의 에칭시의 테이퍼부의 형성에 의한 저면적의 증가를 고려하여 미리 그 폭을 작게 형성한다. 즉, 도시된 바와 같이 패턴 폭을 0.08㎛로서 형성한다. 또한, 패턴 간격은 260㎚로 한다. 포토 레지스트막(70)의 막 두께는, 백금막(66)의 에칭시의 감소분을 고려하여 300㎚로 한다. 포토 레지스트막(70)에 EB(Electron Beam) 레지스트를 이용할 수 있는 것은 실시예 1과 같다. 또, 포토 레지스트막(70)은, 실시예 2와 마찬가지로 그 상부(稜部)가 라운딩을 띤 형상, 또는 모따기 형상, 즉 라운드 레지스트로 형성된다.
이어서, 도 17(b)에 도시된 바와 같이, 포토 레지스트막(70)을 마스크로서 백금막(66)을 패터닝하고, 백금으로 이루어지는 하드 마스크(68)를 형성한다. 백금막(66)의 에칭에는, 실시예 2와 같이 마그네트론 반응성 에칭을 이용할 수 있지만, 에칭의 조건이 상이하다. 즉 에칭 조건은, 예를 들면 반응 압력을 1mTorr, RF 전력을 2㎾, 에칭 가스를 염소(C12) 15sccm, 기판 온도를 30℃로 한다. 즉 실시예 2에서는 스퍼터링으로 백금막을 에칭했지만, 실시예 3에서는 염소 래디컬에 의한 화학적인 작용에 따라 백금막(66)을 에칭한다. 이러한 에칭 조건에서는, 백금의 에칭율은 약 150㎚/min이고 포토레지스트막(70)에 대한 선택비는 약 0.5가 된다. 즉, 포토 레지스트막(70)은 대량으로 깎이고, 에칭 종료시에는 패터닝된 백금막(66)(하드 마스크(68))에 약간 잔존하는 정도까지 그 막 두께가 감소한다. 그러나, 패터닝된 하드 마스크(68)의 측벽에는, 측벽 부착물이 형성되지 않는다. 이것은 염소 래디컬에 의해 측벽 부착물이 깎였기 때문이다. 단, 백금막(66)의 이방성은 나빠져, 테이퍼각이 약 75도가 된다. 이 때문에 하드 마스크(68)의 바닥부가 당초의 포토 레지스트막(70)의 패턴 폭보다 두껍고, 에칭 종료시에 하드 마스크(68) 바닥부의 폭이 0.13㎛이 된다. 이에 따라 0.13㎛ 폭의 하부 전극 패턴이 형성된다.
이어서, 도 17(c)에 도시된 바와 같이, 포토 레지스트막(70)을 제거한다. 포토레지스트막(70)의 제거는 실시예 1과 같다.
이어서, 도 17(d)에 도시된 바와 같이, 하드 마스크(68)를 마스크로서 루테늄막(55)을 에칭함으로써 하부 전극(51)을 형성한다. 루테늄막(55)의 에칭은, 실시예 1과 마찬가지로 행한다. 따라서, 루테늄막(55)은, 이방성좋게 테이퍼각 89도로 거의 수직으로 형성된다. 또, 루테늄막(55)의 에칭시에, 하드 마스크(68)도 일부 에칭되어 그 막 두께가 70㎚까지 감소한다.
이어서, 도 17(e)에 도시된 바와 같이, 하드 마스크(68)를 마스크로서 루테늄막(55)의 기초인 질화티탄막(47)을 에칭한다. 질화티탄막(47)의 에칭은, 실시예 1과 마찬가지다. 질화티탄막(47)의 에칭 처리에 따라 하드 마스크(68)도 일부 깎이고, 그 막 두께가 도시된 바와 같이 감소한다. 또, 하드 마스크(68)의 능부는 상기된 바와 같은 공정에서 깎이기 때문에 더욱 라운딩을 띤다. 이러한 라운딩을 갖고 있기 때문에, 다음 공정의 BST 막(58)의 퇴적이 피복성 좋게 행할 수 있다고 하는 메리트가 있다.
이어서, 도 17(f)에 도시된 바와 같이, 하드 마스크(68)를 제거하지 않고 BST 막(58)을 퇴적시킨다. BST 막(58)은 실시예 1과 같이 형성할 수 있다. 이와 같이 하드 마스크(68)를 제거하지 않고 BST 막(58)을 퇴적시키는 메리트는, 실시예 1에서 설명한 메리트와 마찬가지다. 그 후의 공정은 실시예 1과 마찬가지기 때문에 설명을 생략한다. 또, 하부 전극(51)의 표면에 잔존하는 하드 마스크(68)는 백금으로 구성되기 때문에, 내열성에 우수하고, BST 막(58)의 산화분위기에서의 열처리에 따라서도 체적 증가가 발생하지 않을 뿐만 아니라 변질도 일어나지 않는 것은 실시예 2와 마찬가지다.
본 실시예에 따르면, 실시예 1에서 설명한 효과에 더해, 하부 전극(51) 상부에 잔존시킨 하드 마스크(68)가 도전체인 백금으로 이루어지기 때문에 하드 마스크(68)도 하부 전극(51)의 일부로서 기능하고, 또한 하드 마스크(68)의 측면에 측벽 부착물이 형성되지 않기 때문에, BST 막(58)과 접하는 하드 마스크(68)의 전 영역을 캐패시터로서 기능시킬 수 있다. 즉, 하드 마스크(68)의 상면뿐만 아니라, 하드 마스크(68)의 측면도 캐패시터로서 기능시킬 수 있다. 이에 따라, 하부 전극(51) 및 하드 마스크(68) 표면의 전표면적이 캐패시터에 기여하고, 정보 축적 용량 소자 C의 축적 용량을 실시예 2에 비교하여 또한 증가하여 DRAM의 성능 향상을 꾀할 수 있다. 즉, 실시예 1에서 설명한 바와 같은 하드 마스크(68)를 잔존시킴에 따른 효과를 얻을 수 있음에도 불구하고, 하드 마스크(68)를 잔존시킴에 따른 불이익이 존재하지 않는다.
또, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것, 질화티탄막(47)을 실리콘 질화막으로 대신할 수 있는 것은 실시예 1과 같다.
(실시예 4)
본 실시예 4의 DRAM은, 실시예 1의 DRAM과 정보 축적 용량 소자 C의 구성 및 제조 방법에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 1과 마찬가지다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 18은, 실시예 4의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 18은, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 나타내고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 1의 도 8의 공정 후, 도 18(a)에 도시된 바와 같이, 질화티탄막(47) 상에 루테늄막(55), 백금막(66) 및 실리콘 산화막(71)을 형성하고, 실리콘 산화막(71) 상에 패터닝된 포토 레지스트막(70)을 형성한다.
루테늄막(55), 백금막(66)에 대해서는, 실시예 3과 마찬가지기 때문에 상세한 설명은 생략한다. 또한, 실리콘 산화막(71)은, 실시예 1의 실리콘 산화막(56)과 마찬가지다. 백금막(66)은 루테늄막(55)을 에칭할 때의 하드 마스크로서 기능하고, 또한 하부 전극의 일부로서 기능하는 것이다. 그 막 두께는 나중의 에칭 공정에서 감소하는 것을 고려하여 0.1㎛로 한다. 또한, 실리콘 산화막(56)은 백금막(66)을 에칭할 때의 하드 마스크로서 기능하는 것으로, 그 막 두께는 나중의 에칭 공정에서 감소하는 것을 고려하여 0.3㎛로 한다.
포토레지스트막(70)은, 실리콘 산화막(71)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 포토레지스트막(70)의 패터닝은, 실시예 3의 경우와 마찬가지로, 백금막(66)의 에칭시의 테이퍼부의 형성에 따른 저면적의 증가를 고려하여 미리 그 폭을 작게 형성한다. 그러나, 본 실시예에서는 백금막(66)의 에칭을 실시예 3보다도 이방성좋게 형성하기 때문에, 패턴 폭을 약간 크게 하여 0.1㎛로서 형성한다. 또한, 패턴 간격은 190㎚로 한다. 포토레지스트막(70)의 막 두께는, 실리콘 산화막(71)의 에칭시의 감소분을 고려하여 300㎚로 한다. 포토레지스트막(70)에 EB(Electron Beam) 레지스트를 이용할 수 있는 것은 실시예 1∼3과 같다.
이어서, 도 18(b)에 도시된 바와 같이, 포토 레지스트막(70)을 마스크로서 실리콘 산화막(71)을 에칭하고, 백금막(66)을 패터닝하기 위한 하드 마스크(72)를 형성한다. 실리콘 산화막은 이방성좋게 형성되기 때문에, 포토레지스트막(70)의 패턴을 충실히 재현하고, 하드 마스크(72)의 바닥부에서도 패턴 폭 100㎚, 패턴 간격 190㎚으로 형성된다.
이어서, 도 18(c)에 도시된 바와 같이, 포토 레지스트막(70)을 제거한다. 포토레지스트막(70)의 제거는 실시예 1과 같다.
이어서, 도 18(d)에 도시된 바와 같이, 실리콘 산화막으로 이루어지는 하드 마스크(72)를 마스크로서 백금막(66)을 패터닝하고, 백금으로 이루어지는 하드 마스크(68)를 형성한다. 백금막(66)의 에칭에는, 실시예 2, 3과 마찬가지로 마그네트론 반응성 이온 에칭을 이용할 수 있지만, 에칭의 조건이 상이하다. 즉 에칭 조건은, 예를 들면 반응 압력을 5mTorr, RF 전력을 1.2㎾, 에칭 가스를 산소(O2) 및 염소(C12)를 각각 80sccm 및 20sccm, 오버 에칭을 100%, 기판 온도를 160℃로 한다. 즉 실시예 2에서는 스퍼터링으로 백금막을 에칭하고, 실시예 3에서는 염소 래디컬에 의한 화학적 에칭을 행했지만, 실시예 4에서는 산소 래디컬에 의한 화학적인 작용에 따라 백금막(66)을 기판 온도 160℃라는 고온 상태에서 에칭한다. 이러한 에칭 조건에서는, 백금의 에칭율은 약 150㎚/min으로 실리콘 산화막으로 이루어지는 하드 마스크(72)에 대한 선택비는 약 1이 된다. 이러한 조건에서는, 하드 마스크(68)의 측벽에는 측벽 부착물이 형성되지 않고, 또한 백금 에칭의 이방성은 실시예 3보다도 개선되어 하드 마스크(68)의 테이퍼각은 약 85도가 된다. 이 때문에, 하드 마스크(68)의 바닥부가 당초의 하드 마스크(72)의 패턴 폭보다 굵고, 에칭 종료시에 하드 마스크(68) 바닥부의 폭이 0.13㎛이 된다. 이에 따라 0.13㎛ 폭의 라인앤드 스페이스 패턴이 형성된다. 이와 같이 백금막(66)의 에칭 특성이 개선되기 때문에, 에칭 공정의 마진이 증가하고, 또한 보다 고집적으로 대응이 가능한 미세 가공을 행할 수 있다.
이어서, 도 18(e)에 도시된 바와 같이, 하드 마스크(68)를 마스크로서 루테늄막(55)을 에칭함으로써 하부 전극(51)을 형성한다. 또, 이 단계에서 하드 마스크(72)도 일부가 깎이고, 그 막 두께가 감소한다. 루테늄막(55)의 에칭은, 실시예 1과 같이 행한다. 따라서, 루테늄막(55)은, 이방성좋게 테이퍼각 89도로 거의 수직으로 형성된다.
이어서, 도 18(f)에 도시된 바와 같이, 하드 마스크(68)를 마스크로서 루테늄막(55)의 기초인 질화티탄막(47)을 에칭한다. 이 단계에서 하드 마스크(72)가 깎이고, 거의 소멸한다. 질화티탄막(47)의 에칭은, 실시예 1과 동일하다. 질화티탄막(47)의 에칭 처리에 따라 하드 마스크(68)도 일부 깎이고, 그 막 두께가 도시된 바와 같이 감소한다.
이어서, 도 18(g)에 도시된 바와 같이, 하드 마스크(68)를 제거하지 않고 BST 막(58)을 퇴적시킨다. BST 막(58)은 실시예 1과 같이 형성할 수 있다. 이와 같이 하드 마스크(68)를 제거하지 않고 BST 막(58)을 퇴적시키는 메리트는, 실시예 1에서 설명한 메리트와 동일하다. 그 후의 공정은 실시예 1과 마찬가지기 때문에 설명을 생략한다. 또, 하부 전극(51)의 표면에 잔존하는 하드 마스크(68)는 백금으로 구성되기 때문에, 내열성에 우수하고, BST 막(58)의 산화분위기에서의 열처리에 따라서도 도 체적 증가가 발생하지 않을 뿐만 아니라 변질도 일어나지 않은 것은 실시예 2와 동일하다.
본 실시예에 따르면, 실시예 1에서 설명한 효과에 더해, 하부 전극(51) 상부에 잔존시킨 하드 마스크(68)가 도전체인 백금으로 이루어지기 때문에 하드 마스크(68)도 하부 전극(51)의 일부로서 기능하고, 또한 하드 마스크(68)의 측면에 측벽 부착물이 형성되지 않기 때문에, BST 막(58)과 접하는 하드 마스크(68)의 전 영역을 캐패시터로서 기능시킬 수 있다. 즉, 하드 마스크(68)의 상면뿐만 아니라, 하드 마스크(68)의 측면도 캐패시터로서 기능시킬 수 있다. 이에 따라, 하부 전극(51) 및 하드 마스크(68) 표면의 전표면적이 캐패시터에 기여하고, 정보 축적 용량 소자 C의 축적 용량을 실시예 2에 비교하여 더욱 증가하여 DRAM의 성능 향상을 꾀할 수 있다. 또한, 본 실시예에서는 최초의 패터닝를 행하는 포토 레지스트막(70)을 실시예 3보다도 폭 넓게 형성할 수 있기 때문에, 포토리소그래피 마진을 증가할 수 있다. 반대로 말하면, 본 실시예 형태가 미세 가공성에 우수하다.
또, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것, 질화티탄막(47)을 실리콘 질화막으로 대신할 수 있는 것은 실시예 1과 동일하다.
(실시예 5)
본 실시예 5의 DRAM은, 실시예 1의 DRAM과 정보 축적 용량 소자 C의 구성 및 제조 방법에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 1과 동일하다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 19는, 실시예 5의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 19는, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 나타내고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 1의 도 8의 공정 후에, 도 19(a)에 도시된 바와 같이, 질화티탄막(47) 상에 루테늄막(55) 및 BST 막(73)을 형성하고, BST 막(73) 상에 패터닝된 포토 레지스트막(70)을 형성한다.
루테늄막(55)에 대해서는, 실시예 1과 동일하기 때문에 상세한 설명은 생략한다. BST 막(73)은, 루테늄막(55)을 에칭할 때의 하드 마스크로서 기능하고, 또한 용량 절연막의 일부로서 기능하는 것이다. 그 막 두께는 나중의 에칭 공정에서 감소하는 것을 고려하여 0.1㎛로 한다.
포토 레지스트막(70)은, BST 막(73)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 포토 레지스트막(70)의 패터닝는, 실시예 2의 경우와 마찬가지로, BST 막(73)의 에칭시의 테이퍼부의 형성에 따른 저면적의 증가를 고려하여 미리 그 폭을 작게 형성한다. 즉, 도시된 바와 같이 패턴 폭을 0.1㎛로 하여 형성한다. 또한, 패턴 간격은 190㎚로 한다. 포토 레지스트막(70)의 막 두께는, BST 막(73)의 에칭시의 감소분을 고려하여 300㎚로 한다. 포토레지스트막(70)에 E B(Electron Beam) 레지스트를 이용할 수 있는 것은 실시예 1과 동일하다. 또, 포토 레지스트막(70)은, 실시예 2와 마찬가지로 그 상부(능부)가 라운딩을 띤 형상, 또는 모따기 형상, 즉 라운드 레지스트로 형성된다.
이어서, 도 19(b)에 도시된 바와 같이 포토 레지스트막(70)을 마스크로서 BST 막(73)을 패터닝하고, BST로 이루어지는 하드 마스크(74)를 형성한다. BST 막(73)의 에칭에는, 실시예 3과 같이 행한다. 즉 에칭 조건은, 예를 들면 반응 압력을 1mTorr, RF 전력을 2㎾, 에칭 가스를 염소(Cl2) 15sccm, 기판 온도를 30℃로 한다. 이러한 에칭 조건에서는, BST 막(73)의 에칭율은 약 150㎚/min 이고 포토레지스트막(70)에 대한 선택비는 약 1이 된다. 에칭 종료시에는 패터닝된 BST 막(73)(하드 마스크(74))의 테이퍼각은 70도로부터 80도가 되고, 하드 마스크(74)의 바닥부가 당초의 포토 레지스트막(70)의 패턴 폭보다 굵고, 에칭 종료시에 하드 마스크(74) 바닥부의 폭이 0.13㎛이 된다. 이에 따라 0.13㎛ 폭의 라인앤드 스페이스 패턴이 형성된다.
이어서, 도 19(c)에 도시된 바와 같이, 포토 레지스트막(70)을 제거한다. 포토레지스트막(70)의 제거는 실시예 1과 동일하다.
이어서, 도 19(d)에 도시된 바와 같이, 하드 마스크(74)를 마스크로서 루테늄막(55)을 에칭함으로써 하부 전극(51)을 형성한다. 루테늄막(55)의 에칭은, 실시예 1과 같이 행한다. 따라서, 루테늄막(55)은, 이방성좋게 테이퍼각 89도로 거의 수직으로 형성된다. 또, 루테늄막(55)의 에칭시에, 하드 마스크(74)도 일부 에칭된다.
이어서, 도 19(e)에 도시된 바와 같이, 하드 마스크(74)를 마스크로서 질화티탄막(47)을 에칭한다. 질화티탄막(47)의 에칭은, 실시예 1과 동일하다. 질화티탄막(47)의 에칭 처리에 따라 하드 마스크(74)도 일부 깎여, 그 막 두께가 감소한다.
이어서, 도 19(f)에 도시된 바와 같이, 하드 마스크(74)를 제거하지 않고 BST 막(58)을 퇴적시킨다. BST 막(58)은 실시예 1과 같이 형성할 수 있다. 이와 같이 하드 마스크(74)를 제거하지 않고 BST 막(58)을 퇴적시키는 메리트는, 실시예 1에서 설명한 메리트와 동일하다.
이어서, 도 19(g)에 도시된 바와 같이, BST 막(58)에 산소분위기에서 열처리를 실시한다. 이 때 BST로 이루어지는 하드 마스크(74)를 BST 막(58)이 일체화한다. 그 후의 공정은 실시예 1과 동일하기 때문에 설명을 생략한다.
본 실시예에 따르면, 실시예 1에서 설명한 효과에 더해, 하부 전극(51) 상부에 잔존시킨 하드 마스크(74)가 BST로 이루어지기 때문에, 하드 마스크(74)와 BST 막(58)이 일체화하여 형성된다. 이 때문에, 하부 전극(51) 상부의 BST 막(58)의 접착성이 매우 양호해진다. 이에 따라 정보 축적 용량 소자 C를 신뢰성좋게 형성할 수 있다. 또한, BST는 강유전 재료이기 때문에, 하부 전극(51) 상부에서의 캐패시터 용량치에의 기여가 실시예 1과 비교하여 얼마쯤 커진다. 이 때문에 정보 축적 용량 소자 C의 축적 용량을 크게 할 수 있다.
또, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것, 질화티탄막(47)을 실리콘 질화막으로 대신할 수 있는 것은 실시예 1과 동일하다.
(실시예 6)
본 실시예 6의 DRAM은, 실시예 1의 DRAM과 정보 축적 용량 소자 C의 구성 및 제조 방법에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 1과 동일하다. 단, 본 실시예에서는, 실시예 1의 질화티탄막(47)을 대신하여, 산화티탄막(75)을 이용한다. 산화티탄막(75)은 CVD 법 또는 스퍼터법에 따라 형성할 수 있고, 막 두께는 30㎚로 한다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 20은, 실시예 6의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 20은, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 나타내고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 1의 도 8의 공정 후(단 질화티탄막(47)을 대신하여 산화티탄막(75)을 형성하고 있음.), 도 20(a)에 도시된 바와 같이, 산화티탄막(75) 상에 루테늄막(55) 및 산화티탄막(76)을 형성하고, 산화티탄막(76) 상에 패터닝된 포토 레지스트막(70)을 형성한다.
루테늄막(55)에 대해서는, 실시예 1과 동일하다. 산화티탄막(76)은, 루테늄막(55)을 에칭할 때의 하드 마스크로서 기능하는 것이다. 산화티탄막(76)의 막 두께는 30㎚으로 한다.
포토 레지스트막(70)은, 산화티탄막(76)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 포토 레지스트막(70)의 패터닝는, 실시예 1과 같다.
이어서, 도 20(b)에 도시된 바와 같이, 포토 레지스트막(70)을 마스크로서 산화티탄막(76)을 패터닝하고, 하드 마스크(77)를 형성한다. 산화티탄막(76)의 에칭은, 실시예 3과 같이 행할 수 있다. 또한, 산화티탄막(76)은 30㎚로 엷으므로, 에칭 이방성은 문제가 되지 않고, 포토레지스트막(70)과 거의 동일 치수로 하드 마스크(77)가 패터닝된다. 이에 따라 0.13㎛ 폭의 라인앤드 스페이스 패턴이 형성된다.
이어서, 도 20(c)에 도시된 바와 같이, 포토 레지스트막(70)을 제거한다. 포토레지스트막(70)의 제거는 실시예 1과 동일하다.
이어서, 도 20(d)에 도시된 바와 같이, 하드 마스크(77)를 마스크로서 루테늄막(55)을 에칭함으로써 하부 전극(51)을 형성한다. 루테늄막(55)의 에칭은, 실시예 1과 같이 행한다.
이어서, 도 20(e)에 도시된 바와 같이, 하드 마스크(77)(산화티탄막) 및 산화티탄막(75)을 에칭한다.
이어서, 도 20(f)에 도시된 바와 같이, BST 막(58)을 퇴적시킨다. BST 막(58)은 실시예 1과 같이 형성할 수 있다. 이와 같이 하드 마스크(77)로서 산화티탄을 이용하여 상기 실시예 1∼5와 같이 하부 전극(51)을 형성할 수 있다. 또, 산화티탄막을 대신하여 산화탄탈을 이용할 수도 있다.
(실시예 7)
본 실시예 7의 DRAM은, 실시예 1의 DRAM과 정보 축적 용량 소자 C의 구성 및 제조 방법에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 1과 동일하다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 21은, 실시예 7의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 21은, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 나타내고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 1의 도 8의 공정 후(단, 실시예 1의 질화티탄막(47)을 대신하여 실리콘 질화막(78)을 형성함.), 도 21(a)에 도시된 바와 같이, 실리콘 질화막(78) 상에 루테늄막(55), 백금막(79) 및 실리콘 산화막(71)을 형성하고, 실리콘 산화막(71) 상에 패터닝된 포토 레지스트막(70)을 형성한다.
루테늄막(55)에 대해서는, 실시예 3과 동일하기 때문에 상세한 설명은 생략한다. 백금막(79)은, 루테늄막(55)을 에칭할 때의 일종의 블로킹막이고, 하부 전극(51)의 표면을 보호하는 기능을 갖는다. 또한, 백금막(79)은 하부 전극(51)의 일부로서 기능한다. 백금막(79)의 막 두께는 30㎚이다.
실리콘 산화막(71)은, 실시예 1의 실리콘 산화막(56)과 동일하다. 실리콘 산화막(56)은 백금막(79) 및 루테늄막(55)을 에칭할 때의 하드 마스크로서 기능하는 것으로, 그 막 두께는 나중의 에칭 공정에서 감소하는 것을 고려하여 0.3㎛로 한다.
포토 레지스트막(70)은, 실리콘 산화막(71)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 포토 레지스트막(70)의 패터닝는, 실시예 1의 경우와 동일하다.
이어서, 도 21(b)에 도시된 바와 같이, 포토 레지스트막(70)을 마스크로서 실리콘 산화막(71)을 에칭하고, 실리콘 산화막으로 이루어지는 하드 마스크(72)를 형성한다. 실리콘 산화막은 이방성좋게 형성되기 때문에, 포토 레지스트막(70)의 패턴을 충실하게 재현하고, 하드 마스크(72)의 바닥부에서도 패턴 폭 130㎚, 패턴 간격 130㎚로 형성된다.
이어서, 도 21(c)에 도시된 바와 같이, 포토 레지스트막(70)을 제거한다. 포토레지스트막(70)의 제거는 실시예 1과 동일하다.
이어서, 도 21(d)에 도시된 바와 같이, 실리콘 산화막으로 이루어지는 하드 마스크(72)를 마스크로서 백금막(79) 및 루테늄막(55)을 에칭한다. 루테늄막(55)의 에칭은, 실시예 1과 같이 행한다. 따라서, 루테늄막(55)은, 이방성좋게 테이퍼각 89도로 거의 수직으로 형성된다. 이에 따라 하부 전극(51)을 형성한다. 또, 하부 전극(51)의 상면에는 백금막(79)이 형성되어 있고, 백금막은 이 에칭 공정에서 거의 깎이지 않기 때문에 루테늄막의 측벽 깎임을 방지할 수 있다. 또한, 하드 마스크(72)는 크게 깎이고, 하부 전극(51)의 상부에 약간 잔존할 정도로 그 막 두께가 감소한다.
이어서, 도 21(e)에 도시된 바와 같이, 하드 마스크(72)를 제거한다. 이 하드 마스크(72)의 제거 공정에서는 백금막(79)은 거의 깎이지 않는다. 또, 기초는 실리콘 질화막(78)으로 구성되기 때문에, 기초가 지나치게 에칭되는 일도 없다.
이어서, 도 21(f)에 도시된 바와 같이, 백금막(79)을 제거하지 않고 BST막(58)을 퇴적시킨다. BST 막(58)은 실시예 1과 마찬가지로 형성할 수 있다. 이와 같이 백금막(79)을 제거하지 않고 BST 막(58)을 퇴적시키는 메리트는, 실시예 1에서 설명한 메리트와 동일하다. 그 후의 공정은 실시예 1과 마찬가지기 때문에 설명을 생략한다.
또, 하부 전극(51)의 표면에 잔존하는 것은 백금막(79)이기 때문에, 내열성에 우수하고, BST 막(58)의 산화분위기에서의 열처리에 따라서도 체적 증가가 발생하지 않을 뿐만 아니라 변질도 일어나지 않는다. 또한, 백금막(79)은 하부 전극(51)의 일부로서 기능하고, BST 막(58)과 접하는 하부 전극(51)의 전표면을 캐패시터로서 기능시킬 수 있다. 이에 따라, 하부 전극(51)의 전표면적이 캐패시터에 기여하고, 정보 축적 용량 소자 C의 축적 용량을 증가시켜 DRAM의 성능 향상을 꾀할 수 있다.
또, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것은 실시예 1과 동일하다.
(실시예 8)
본 실시예 8의 DRAM은, 실시예 1의 DRAM과 정보 축적 용량 소자 C의 구성 및 제조 방법에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 1과 동일하다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 22는, 실시예 8의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 22는, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 도시하고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 1의 도 8의 공정 후, 도 22(a)에 도시된 바와 같이, 질화티탄막(47) 상에 루테늄막(55) 및 실리콘 질화막(80)을 형성하고, 실리콘 질화막(80) 상에 패터닝된 포토레지스트막(70)을 형성한다.
루테늄막(55)에 대해서는, 실시예 1과 마찬가지기 때문에 상세한 설명은 생략한다. 실리콘 질화막(80)은, 루테늄막(55)을 에칭할 때의 하드 마스크로서 기능하고, 그 막 두께는 루테늄막(55)의 에칭시의 막 두께 감소분을 고려하여 60㎚로 한다.
포토 레지스트막(70)은, 실리콘 질화막(80)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 포토레지스트막(70)의 패터닝는, 실시예 1의 경우와 동일하다.
이어서, 도 22(b)에 도시된 바와 같이, 포토 레지스트막(70)을 마스크로서 실리콘 질화막(80)을 에칭하고, 실리콘 질화막으로 이루어지는 하드 마스크(81)을 형성한다. 실리콘 질화막은 이방성좋게 형성되기 때문에, 포토 레지스트막(70)의 패턴을 충실히 재현하고, 하드 마스크(81)의 바닥부에서도 패턴 폭 130㎚, 패턴 간격 130㎚으로 형성된다.
이어서, 도 22(c)에 도시된 바와 같이, 포토 레지스트막(70)을 제거한다. 포토레지스트막(70)의 제거는 실시예 1과 동일하다.
이어서, 도 22(d)에 도시된 바와 같이 실리콘 산화막으로 이루어지는 하드 마스크(81)를 마스크로서 루테늄막(55)을 에칭한다. 루테늄막(55)의 에칭은, 실시예 1과 같이 행한다. 따라서, 루테늄막(55)은, 이방성좋게 테이퍼각 89도로 거의 수직으로 형성된다. 이에 따라 하부 전극(51)을 형성한다.
또, 이 에칭 공정에서 하드 마스크(81)는 얼마쯤 에칭되어, 그 막 두께는 40㎚로 감소한다.
이어서, 도 22(e)에 도시된 바와 같이, 질화티탄막(47)을 제거한다. 이 질화티탄막의 제거 공정에서는, 하드 마스크(81)이 더욱 깎이고, 그 능부가 라운딩을 띠게 된다. 이 결과, 다음 공정의 BST 막(58)의 피복성을 향상하고, 정보 축적 용량 소자 C의 신뢰성을 향상시킬 수 있다.
이어서, 도 22(f)에 도시된 바와 같이 하드 마스크(81)를 제거하지 않고 BST 막(58)을 퇴적시킨다. BST 막(58)은 실시예 1과 같이 형성할 수 있다. 이와 같이 하드 마스크(81)를 제거하지 않고 BST 막(58)을 퇴적시키는 메리트는, 실시예 1에서 설명한 메리트와 동일하다. 또한, 본 실시예에서는 하드 마스크(81)로서, 실리콘 산화막보다도 유전율이 높은 실리콘 질화막을 이용하고 있기 때문에, 실시예 1의 경우와 비교하여 하부 전극(51) 상부의 캐패시터 용량치에 기여하는 비율이 커진다. 그 후의 공정은 실시예 1과 마찬가지기 때문에 설명을 생략한다.
또, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것은 실시예 1과 동일하다.
(실시예 9)
본 실시예 9의 DRAM은, 실시예 1의 DRAM과 정보 축적 용량 소자 C의 구성 및 제조 방법에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 1과 동일하다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 23은, 실시예 9의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 23은, 도 11 및 도 12와 같이, 도 10(a)에서의 B-B 선 단면을 도시하고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 1의 도 8의 공정 후(단, 실시예 1의 질화티탄막(47)을 대신하여 실리콘 질화막(78)을 형성함.), 도 23(a)에 도시된 바와 같이, 실리콘 질화막(78) 상에 루테늄막(55) 및 실리콘 산화막(82)을 형성하고, 실리콘 산화막(82) 상에 패터닝된 포토레지스트막(70)을 형성한다.
루테늄막(55)에 대해서는, 실시예 1과 마찬가지기 때문에 상세한 설명은 생략한다. 실리콘 산화막(82)은, 루테늄막(55)을 에칭할 때의 하드 마스크로서 기능하고, 그 막 두께는 루테늄막(55)의 에칭이 완료한 시점에서 마침 소실하도록 막 두께를 선택한다. 예를 들면 150㎚로 한다.
포토 레지스트막(70)은, 실리콘 산화막(82)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 포토 레지스트막(70)의 패터닝는, 실리콘 산화막(82)의 막 두께도 고려한 후, 루테늄막(55)의 에칭이 완료했던 시점에서 마침 실리콘 산화막(82)이 소실하도록 선택한다. 실리콘 산화막(82)의 막 두께가 150㎚의 경우, 예를 들면 패턴 폭을 80㎚, 패턴 간격을 180㎚로 한다.
이어서, 도 23(b)에 도시된 바와 같이, 포토 레지스트막(70)을 마스크로서 실리콘 산화막(82)을 에칭하고, 실리콘 질화막으로 이루어지는 하드 마스크(83)를 형성한다. 실리콘 산화막은 이방성좋게 형성되기 때문에, 포토 레지스트막(70)의 패턴을 충실히 재현하고, 하드 마스크(83)의 바닥부에서도 패턴 폭 80㎚, 패턴 간격 180㎚이 유지된다.
이어서, 도 23(c)에 도시된 바와 같이, 포토 레지스트막(70)을 제거한다. 포토레지스트막(70)의 제거는 실시예 1과 동일하다.
이어서, 도 23(d)에 도시된 바와 같이, 실리콘 산화막으로 이루어지는 하드 마스크(83)를 마스크로서 루테늄막(55)을 에칭한다. 루테늄막(55)의 에칭은, 실시예 1의 에칭 조건을 약간 변경하고, 루테늄막(55)의 에칭 형상이 약간 테이퍼 형상을 갖는 조건을 선택한다. 예를 들면 실시예 1에서는 오버 에칭을 100% 행하지만, 이것을 30%로 한다. 그 밖의 조건은 실시예 1의 경우와 동일하다고 한다. 이러한 조건에서는 루테늄막(55)은 테이퍼각 89도로 에칭되지 않고, 85도정도로 에칭된다. 또한, 상기된 바와 같이 루테늄막(55)의 에칭 종료 시점에서 하드 마스크(83)가 소실하도록 그 막 두께 및 패턴 폭을 선택하고 있다. 이 결과, 에칭이 종료한 시점에서, 하부 전극(51)의 단면 형상은, 도시된 바와 같이 삼각형이 된다. 이와 같이 본 실시예에서는 하부 전극(51)의 형성 완료 시점에서 하드 마스크(83)가 소실하고, 이것을 에칭하여 제거할 필요가 없다. 이 결과, 공정을 간략하고, 또한 하부 전극(51)의 가공 형상을 악화시키지 않고, 더욱 기초를 거칠어지게 하는 일도 없다.
이어서, 도 23(e)에 도시된 바와 같이, BST 막(58)을 퇴적시킨다. BST 막(58)은 실시예 1과 같이 형성할 수 있다.
이와 같이 본 실시예에서는 하드 마스크(83)를 제거할 필요가 없기 때문에, 실시예 1에서 설명한 것과 동일한 효과를 얻을 수 있고 또한, 본 실시예에서는 하부 전극(51)과 BST 막(58) 사이에, 용량치를 저하시키는 물질이 형성되지 않고, 하부 전극(51)의 전표면적을 유효하게 사용할 수 있다.
또, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것은 실시예 1과 동일하다. 또한, 실리콘 질화막(78)을 질화티탄막으로 대신할 수 있다. 이 경우, 도 23(d) 공정 후에, 질화티탄막을 에칭할 필요가 있다. 에칭 공정의 증가를 고려하면 실리콘 질화막(78)을이용하는 편이 바람직하다.
(실시예 10)
본 실시예 10의 DRAM은, 실시예 1의 DRAM과 정보 축적 용량 소자 C의 구성 및 제조 방법에서 상이하고, 또한 그 밖의 구성은 각 부재의 치수의 점에서 상이하다. 즉, 실시예 1에서는, 하부 전극(51)이 도 10(a)에서의 B-B 선 방향으로 260㎛ 피치로 형성되지만, 본 실시예에서는 160㎛ 피치로 형성된다. 즉, 본 실시예의 DRAM은 4∼16Gbit의 집적도를 갖는 디바이스에 적용되는 것이다. 따라서, 정보 축적 용량 소자 C 이외의 부분의 치수는, 상기 160㎛ 피치의 적합하도록 형성된다.
도 24는, 실시예 10의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 24는, 도 11 및 도 12와 같이, 도 10(a)에서의 B-B 선 단면을 도시하고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 1의 도 8의 공정 후(단 각 부재는 상기된 치수에 적합하도록 형성된다. 또한, 질화티탄막(47)을 대신하여 산화티탄막(75)을 형성하고 있음.), 도 24(a)에 도시된 바와 같이 실리콘 질화막(75) 상에 이리듐막(84), 루테늄막(85) 및 실리콘 산화막(86)을 형성하고, 실리콘 산화막(86) 상에 패터닝된 포토 레지스트막(70)을 형성한다.
이리듐막(84)은, 예를 들면 CVD 법 또는 스퍼터법에 따라 형성되고, 하부 전극(51)의 일부가 되는 것이다. 그 막 두께는 예를 들면 300㎚로 한다. 루테늄막(85)은, 이리듐막(84)의 에칭시의 하드 마스크의 일부로서 이용되는 것으로, 100㎚의 막 두께로 형성된다. 실리콘 산화막(86)은, 실시예 1의 실리콘 산화막(56)과 마찬가지고, 루테늄막(85)을 에칭할 때의 하드 마스크로서 기능한다. 그 막 두께는 나중의 에칭 공정에서 감소하는 것을 고려하여 100㎚로 한다.
포토 레지스트막(70)은, 실리콘 산화막(86)을 패터닝할 때의 마스크에 이용되고, 통상의 포토리소그래피 공정에 따라 형성한다. 포토 레지스트막(70)의 패터닝은, 실시예 1의 경우와 마찬가지로 형성한다. 단, 패턴 치수는 실시예 1보다도 작고, 패턴 폭을 80㎚, 패턴 간격을 80㎚로 한다. 포토 레지스트막(70)의 막 두께는, 실리콘 산화막(86)의 에칭시의 감소분을 고려하여 300㎚로 한다. 포토 레지스트막(70)에 EB(Electron Beam) 레지스트를 이용할 수 있는 것은 실시예 1과 마찬가지다.
이어서, 도 24(b)에 도시된 바와 같이, 포토 레지스트막(70)을 마스크로서 실리콘 산화막(86)을 에칭하고, 루테늄막(85)을 패터닝하기 위한 하드 마스크(87)를 형성한다. 실리콘 산화막은 이방성좋게 형성되기 때문에, 포토레지스트막(70)의 패턴을 충실히 재현하고, 하드 마스크(87)의 바닥부에서도 패턴 폭 80㎚, 패턴 간격 80㎚로 형성된다.
이어서, 도 24(c)에 도시된 바와 같이, 포토 레지스트막(70)을 제거한다. 포토레지스트막(70)의 제거는 실시예 1과 동일하다.
이어서, 도 24(d)에 도시된 바와 같이, 실리콘 산화막으로 이루어지는 하드 마스크(87)를 마스크로서 루테늄막(85)을 패터닝하고, 루테늄으로 이루어지는 하드 마스크(88)를 형성한다. 루테늄막(85)의 에칭에는, 실시예 1의 도 11(d) 공정에서 설명한 루테늄의 고이방성 에칭을 이용한다. 이러한 에칭 조건에서는, 루테늄막(85)의 에칭율은 약 112㎚/min이고 실리콘 산화막으로 이루어지는 하드 마스크(87)에 대한 선택비는 약 10으로 크다. 이러한 조건에서는, 하드 마스크(88)의 테이퍼각은 89도로 거의 수직으로 형성되고, 하드 마스크(87)의 패턴을 충실히 재현한 하드 마스크(88)의 패턴이 형성된다. 또, 이 단계에서 하드 마스크(87)도 일부가 깎이고, 그 막 두께가 감소한다.
이어서, 도 24(e)에 도시된 바와 같이, 하드 마스크(87, 88)를 마스크로서 이리듐막(84)을 에칭함으로써 하부 전극(51)을 형성한다. 또, 이 단계에서 하드 마스크(87)가 더욱 깎이고, 그 막 두께가 더욱 감소한다. 이리듐막(84)의 에칭은, 전공정의 루테늄막(85)의 에칭과 같이 행한다. 따라서, 이리듐막(84)은, 이방성좋게 테이퍼각 89도로 거의 수직으로 형성된다.
이어서, 도 24(f)에 도시된 바와 같이, 하드 마스크(87, 88)를 제거하지 않고 PZT 막(89)을 퇴적시킨다. PZT 막(89)은 예를 들면 스퍼터법 또는 CVD 법에 따라 형성할 수 있다. 이와 같이 하드 마스크(87, 88)를 제거하지 않고 PZT 막(89)을 퇴적시키는 메리트는, 실시예 1에서 설명한 메리트와 동일하다. 또, 하부 전극(51)의 표면 부분에 형성된 하드 마스크(88)는 루테늄으로 구성되기 때문에, 내열성에 우수하고, PZT 막(89)과의 친화성도 높다. 또한, 하드 마스크(88)의 측면 부분은 캐패시터 용량치에 기여할 수 있다. 단, 하드 마스크(87)는 실리콘 산화막으로 구성되기 때문에, 그 부분은 캐패시터 용량치에 기여하지 않는다. 이와 같이 캐패시터 용량치에 기여하지 않은 부분이 있어도, 용량치 전체의 저하율은 허용할 수 있는 범위인 것은 실시예 1과 동일하다.
그 후의 공정은 실시예 1과 거의 동일하기 때문에 설명을 생략한다. 단, PZT 막(89)의 아닐은 약 500℃에서 행하고, 상부 전극에서는 이리듐막을 이용한다.
본 실시예에 따르면, 실시예 1에서 설명한 효과에 더해, 더욱 고집적의 정보 축적 용량 소자 C를 형성할 수 있다. 이에 따라 4∼16Gbit 클래스의 DRAM을 제조할 수 있다.
또, 하부 전극(51)을 산화이리듐, 또는 이리듐과 산화이리듐과의 적층막으로 할 수 있다. 또한, 상기 도 24(e)의 공정 후, 실리콘 질화막(75)을 에칭함과 함께 하드 마스크(87)를 제거할 수도 있다. 이 경우, 하드 마스크(87)가 존재하지 않게 되고, 하드 마스크(88)의 상면부도 캐패시터의 용량치에 기여할 수 있다. 이에 따라 축적 용량의 증가를 꾀할 수 있다.
(실시예 11)
도 25 및 도 26은, 실시예 11의 FeRAM의 제조 공정의 일례를 그 정보 축적 용량 소자 C의 부분에 대해 공정순으로 나타낸 단면도이다. 본 실시예의 FeRAM은, 선택 MISFET 및 주변 회로의 부분은 실시예 1과 동일하다. 이하, 정보 축적 용량 소자 C의 부분에 대해서만 설명한다.
실시예 1의 도 8의 공정 후, 도 25(a)에 도시된 바와 같이, 막 두께 20㎚의 티탄막(90), 막 두께 150㎚의 이리듐막(91), 막 두께 20㎚의 백금막(92), 막 두께 250㎚의 PZT 막(93), 막 두께 150㎚의 이리듐막(94), 및 막 두께 20㎚의 백금막(95)을 차례로 퇴적한다. 또한, 백금막(95) 상에 실시예 2에서 설명한 바와 동일한 라운드 레지스트막(96)을 형성한다. 라운드 레지스트막(96)은, 플러그(49) 상에 형성한다.
이어서, 도 25(b)에 도시된 바와 같이, 라운드 레지스트막(96)을 마스크 백금막(95)을 에칭한다. 이 백금막(95)의 에칭은, 예를 들면 마그네트론 반응성 이온 에칭법을 이용할 수 있다. 에칭 조건은, 예를 들면 반응 압력을 5mTorr, RF전력을 1.2㎾, 에칭 가스를 염소(C12) 및 아르곤을 각각 20sccm 및 10sccm, 기판 온도를 30℃로 할 수 있다. 이러한 조건의 경우, 테이퍼각이 70도정도의 이방성을 발현한다. 이 에칭에서는, 라운드 레지스트막(96)이 형성되기 때문에, 에칭된 백금막(95)의 측벽에 부착물은 발생하지 않는다.
이어서, 도 25(c)에 도시된 바와 같이, 라운드 레지스트막(96)을 애싱등으로 제거하고, 에칭된 백금막(95)을 마스크로 하여 이리듐막(94)을 에칭한다(도 25(d)). 이 이리듐막(94)의 에칭도 상기 백금막(95)의 에칭과 같이 행한다. 에칭된 이리듐막(94)의 테이퍼각은 거의 70도가 되어, 측벽 부착물은 발생하지 않는다.
이어서, 이리듐막(94)의 에칭시의 하드 마스크로서 이용한 백금막(95)을 제거하지 않고, 에칭된 이리듐막(94)을 덮도록 레지스트막(97)을 형성한다(도 25(e)). 그 후, 레지스트막(97)을 마스크 PZT 막(93)을 에칭한다(도 25(f)). PZT 막(93)의 에칭은, 백금막(95)의 에칭과 같이 행한다. 에칭된 PZT막(93)의 테이퍼각은 거의 70도가 되어, 측벽 부착물은 발생하지 않는다.
이어서, 레지스트막(97)을 제거하고(도 26(g)), 에칭된 PZT막(93)을 덮도록 레지스트막(98)을 형성한다. 그 후, 레지스트막(98)을 마스크로 하여 백금막(92)을 에칭한다(도 26(h)). 또한, 레지스트막(98) 및 에칭된 백금막(92)을 마스크로 하여, 이리듐막(91), 티탄막(90)을 에칭한다(도 26(i)). 마지막으로 레지스트막(98)을 애싱등으로 제거한다(도 26(j)).
이러한 방식으로, 패터닝된 백금막(95) 및 이리듐막(94)으로 이루어지는 상부 전극과, 패터닝된 PZT 막(93)으로 이루어지는 유전체막과, 패터닝된 백금막(92) 및 이리듐막(91)으로 이루어지는 하부 전극으로 이루어지는 캐패시터가 형성된다.
본 실시예에 따르면, 백금막(95, 92)을 이용하여 이리듐막(94, 91)을 에칭할 수 있고, 정밀도좋게 FeRAM의 캐패시터를 형성할 수 있다.
또, 백금을 대신하여 루테늄을 이용할 수 있다. 이 경우의 에칭은, 실시예 1에서 설명한 루테늄막의 에칭 방법을 이용할 수 있다. 또한, PZT를 대신하여 BST를 이용할 수도 있다.
(실시예 12)
본 실시예 12의 DRAM은, 실시예 7의 DRAM과 정보 축적 용량 소자 C에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 7과 동일하다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 27 및 도 28은, 실시예 12의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 27 및 도 28은, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 나타내고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 7과 마찬가지로, 도 27(a)에 도시된 바와 같이, 실리콘 질화막(78) 상에 루테늄막(55), 백금막(79) 및 실리콘 산화막(71)을 형성하고, 실리콘 산화막(71) 상에 패터닝된 포토 레지스트막(70)을 형성한다.
실리콘 질화막(78), 루테늄막(55), 실리콘 산화막(71) 및 포토레지스트막(70)에 대해서는, 실시예 7과 동일하다. 백금막(79)은, 실시예 7과 마찬가지로, 하부 전극(51)의 일부로서 기능하고, 하부 전극(51)의 표면을 보호하는 기능을 갖는다. 또한, 백금막(79)은, 포토 레지스트막(70)을 애싱할 때의 보호막으로서의 기능을 더욱 갖는다. 애싱시의 보호막적 기능에 대해서는 후술하겠다. 백금막(79)의 막 두께는 20㎚이다.
이어서, 도 27(b)에 도시된 바와 같이, 포토 레지스트막(70)을 마스크로서 실리콘 산화막(71)을 에칭하고, 실리콘 산화막으로 이루어지는 하드 마스크(72)를 형성한다. 실리콘 산화막은 실시예 7과 마찬가지로, 이방성좋게 가공되기 때문에, 포토 레지스트막(70)의 패턴을 충실히 재현하고, 하드 마스크(72)의 바닥부에서도 패턴 폭 130㎚, 패턴 간격 130㎚으로 형성된다.
이어서, 도 27(c)에 도시된 바와 같이, 포토 레지스트막(70)을 제거한다. 포토레지스트막(70)의 제거는 애싱에 의해 행해진다. 애싱은, 산소를 원료 가스에 포함하는 단일 웨이퍼형 플라즈마 앗샤, 배럴형 앗샤, 또는 오존 가스에 의한 오존 앗샤등을 예시할 수 있다. 즉, 산소 래디컬, 오존등의 활성 산소, 강산성 가스등의 분위기에 폭로함으로써 애싱을 실현할 수 있다.
본 실시예에서는, 루테늄막(55) 상에 백금막(79)이 형성되기 때문에, 이 애싱시에 루테늄막(55)이 침식되지 않고, 루테늄막(55)의 침식 또는 소실을 방지할 수 있다. 즉, 애싱 분위기에서는 활성인 산소 래디컬 또는 오존이 다량으로 존재하기 때문에, 하부 전극(51)이 되는 루테늄막(55)을 침식할 가능성이 있다. 즉, 루테늄은 활성인 산소 또는 오존에 의해 침식(에칭)되기 때문에, 만약 루테늄막(55)이 노출하는 경우에는 하드 마스크(72)가 존재하지 않은 영역의 루테늄막(55)이 침식을 받는 경우가 생긴다. 하드 마스크(72)의 존재하지 않은 영역은 다음 공정에서 에칭되어 제거되는 영역이기는 하지만, 애싱에 의한 침식은 등방성이기 때문에, 하드 마스크(72)의 하부 영역에 들어가, 하부 전극(51)의 가공 정밀도를 저하시키는 경우가 있다. 또한, 현저한 경우에는 루테늄막(55)이 소실할 우려도 있다.
그러나, 본 실시예에서는, 루테늄막(55) 상에 백금막(79)이 형성되어 있다. 백금막(79)은, 루테늄막(55)과는 상이하고, 활성인 산소 또는 오존으로 침식되는 일이 없다. 이 결과, 애싱 공정에서 루테늄막(55)이 활성인 산소 또는 오존에 폭로되는 일은 없고, 루테늄막(55)이 침식되는 일은 없다. 따라서, 다음 공정의 하부 전극(51)의 가공 정밀도를 향상시킬 수 있고, 또한 루테늄막(55)의 소실을 방지하여 하부 전극(51)의 가공을 실현할 수 있다.
이어서, 도 27(d)에 도시된 바와 같이, 실시예 7에서 설명한 바와 같이, 실리콘 산화막으로 이루어지는 하드 마스크(72)를 마스크로서 백금막(79) 및 루테늄막(55)을 에칭한다. 루테늄막(55)은, 상기된 대로 침식되지 않고 존재하기 때문에, 또한 이방성좋게 테이퍼각 89도에서 거의 수직으로 형성되기 때문에, 그 가공 정밀도를 높힐 수 있다.
여기서, 백금막(79)과 루테늄막(55)은 한번의 에칭 공정에 따라 연속하여 에칭 가공되지만, 백금(79)의 에칭에 의해 불휘발성의 백금 반응 생성물이 생길 가능성이 있다. 그러나, 백금막(79)은 그 막 두께가 20㎚으로 얇기 때문에 불휘발성의 백금 반응 생성물의 발생량은 적다. 이 때문에, 백금막(79)의 가공에 계속해서 행해지는 루테늄막(55)의 에칭 가공에서는, 이 백금 반응 생성물의 존재는 특별히 문제가 되지 않고, 루테늄막(55) 가공의 이방성에의 영향은 매우 작다. 이 결과, 루테늄막(55)은 테이퍼각 89도로 거의 수직으로 형성되게 된다.
또, 백금막(79)은 상기 애싱 공정에서도, 또한, 본 에칭 공정의 루테늄 에칭에서도 거의 깎을 수 없기 때문에, 루테늄막의 측벽 깎임을 방지할 수 있는 것은 실시예 7과 동일하다. 또한, 하드 마스크(72)는 크게 깎이고, 하부 전극(51)의 상부에 약간 잔존할 정도로 그 막 두께가 감소하는 것도 실시예 7과 동일하다.
이어서, 실시예 7과 같이, 하드 마스크(72)를 제거한다(도 27(e)). 이 하드 마스크(72)의 제거 공정에서는 백금막(79)은 거의 깎이지 않은 점, 및 기초가 실리콘 질화막(78)으로 구성되기 때문에 지나치게 기초가 에칭되는 일이 없는 점은 실시예 7과 동일하다.
또, 하드 마스크(72)는 제거할 필요는 없고, 하드 마스크(72)가 존재한 상태에서 다음 공정의 BST 막(58)을 퇴적해도 좋다. 이 경우에는 하부 전극(51)의 상면부는 캐패시터로서 작용하지 않지만, 상면부의 면적(기여율)이 충분히 작기 때문에 문제가 되지 않은 것은 실시예 1과 동일하다.
이어서, 도 27(f)에 도시된 바와 같이 백금막(79)을 제거하지 않고 BST 막(58)을 퇴적시킨다. BST 막(58)은 실시예 1과 같이 형성할 수 있다. 이와 같이 백금막(79)을 제거하지 않고 BST 막(58)을 퇴적시키는 메리트는, 실시예 1에서 설명한 메리트와 동일하다.
이어서, 도 27(g)에 도시된 바와 같이, BST 막(58)을 산소 분위기에서 열처리(아닐) 을 행한다. 열처리 조건등은 실시예 1과 동일하다.
이어서, 도 27(h)에 도시된 바와 같이, BST 막(58) 상에 백금막(120)을 퇴적시킨다. 백금막(120)은, 스퍼터법 또는 CVD 법에 따라 퇴적할 수 있다. 백금막(120)은, 백금막(79)과 같이, 포토 레지스트막(60)을 애싱할 때에 침식되지 않는다고 하는 특성을 갖는다. 이 점은 후술하겠다.
이어서, 도 28(i)에 도시된 바와 같이 백금막(120) 상에 포토 레지스트막(60)을 형성한다. 포토 레지스트막(60)은 DRAM의 메모리 셀 영역을 덮도록 형성한다.
이어서, 도 28(j)에 도시된 바와 같이 이 포토 레지스트막(60)을 마스크로서 백금막(120) 및 BST 막(58)을 에칭하고, 용량 절연막(53) 및 상부 전극(54)을 형성한다. 백금막(120)의 에칭은, 상기 루테늄과 같이 이방성좋게 에칭되지 않지만, 상부 전극(54)은 일반적으로 메모리 셀 영역의 전면에 일체로서 형성되기 때문에, 에칭 단부가 다소 테이퍼형으로 형성되어도 미세 가공성에 큰 영향은 없다. 백금막(120)의 에칭은, 약 60도의 테이퍼각으로 형성된다.
이어서, 도 28(k)에 도시된 바와 같이, 포토 레지스트막(60)을 애싱에 의해 제거한다. 이 애싱은, 상기 포토 레지스트막(70)의 애싱의 경우와 동일하다. 본 실시예에서는, 상부 전극(54)이 되는 재료로서 백금막(120)을 이용하기 때문에, 하부 전극(51)의 백금막(79)의 경우와 마찬가지로 애싱에 의한 침식을 방지할 수 있다. 이에 따라, 백금막(120)이 침식 또는 소실하지 않고, 상부 전극(54)을 가공하여, 실현할 수 있다.
이러한 방식으로, 루테늄 및 백금으로 이루어지는 하부 전극(51), BST로 이루어지는 용량 절연막(53) 및 백금으로 이루어지는 상부 전극(54)을 갖는 정보 축적 용량 소자 C를 완성한다(도 28(k)). 이에 따라, 메모리 셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보 축적 용량 소자 C로 구성되는 DRAM의 메모리 셀이 완성한다.
백금막(120)의 퇴적에는 예를 들면 스퍼터법 또는 CVD 법을 이용할 수 있다. 또한, 백금막(120) 및 BST 막(58)의 에칭에는, 실시예 1의 도 13에 도시된 에칭 장치를 이용할 수 있다. 에칭 조건은, 예를 들면 반응 압력 2mTorr, 플라즈마 소스 파워 300W, RF 바이어스 파워 600W, 4불화 탄소(CF4) 및 아르곤(Ar)을 각각 10sccm 및 40sccm에서, 오버 에칭량을 10%로 할 수 있다. 이러한 조건에서는, 에칭 형상은 이방성을 발휘하지 않고, 테이퍼각은 약 60도가 되지만, 여기서는 미세 가공을 요구되는 것은 아니므로 문제점은 없다. 또, 이 조건에서의 백금의 에칭율은 100㎚/min, BST의 에칭율은 100㎚/min이다.
그 후의 공정은 실시예 1과 마찬가지기 때문에 설명을 생략한다.
또, 하부 전극(51)의 표면에 잔존하는 것은 백금막(79)이기 때문에, 내열성에 우수하고, BST 막(58)의 산화분위기에서의 열처리에 따라서도 체적 증가가 발생하지 않을 뿐만 아니라 변질도 생기지 않는다. 또한 본 발명자등의 지견에 따르면, 백금은 BST와의 결정적 상성이 좋다. 이 때문에, BST의 특성이 향상하고, 하부 전극(51)의 상면에서의 캐패시터 특성 및 BST의 접착성을 향상시킬 수 있다. 또한, 백금막(79)은 하부 전극(51)의 일부로서 기능하고, BST 막(58)과 접하는 하부 전극(51)의 전표면을 캐패시터로서 기능시킬 수 있다. 이에 따라, 하부 전극(51)의 전표면적이 캐패시터에 기여하고, 정보 축적 용량 소자 C의 축적 용량을 증가시켜 DRAM의 성능 향상을 꾀할 수 있다. 이들 점은, 실시예 7과 동일하다. 또한, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것은 실시예 1과 동일하다.
또한, 하부 전극(51)의 백금(79)을 대신하여, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물, 이리듐 또는 이산화이리듐을 이용할 수 있다. 이들 재료는, 백금과 마찬가지로 애싱에 의해 에칭되는 일이 없고, 또는 루테늄보다도 에칭 속도가 작기 때문에, 백금막(79)과 같이 루테늄막(55)의 침식 또는 소실을 방지할 수 있다. 또, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물을 이용하는 경우에는, 백금과 같이 종래 프로세스로 이용되지 않은 신규 물질을 이용하는 것은 아니고, 프로세스상 그 성질 또는 제법이 숙지된 재료를 이용하게 된다. 이 때문에, 종래 공정상에서 얻을 수 있는 지견을 살릴 수 있다는 메리트가 있다.
(실시예 13)
본 실시예 13의 DRAM은, 실시예 12의 DRAM과 정보 축적 용량 소자 C의 상부 전극에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 12와 동일하다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 29는, 실시예 13의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 29는, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 도시하고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 12에서의 도 27(g)까지의 공정과 마찬가지로, 하부 전극(51) 상에 BST 막(58)을 형성한다.
이어서, 도 29(a)에 도시된 바와 같이, BST 막(58)상에 루테늄막(121) 및 질화티탄막(122)을 퇴적시킨다. 루테늄막(121) 및 질화티탄막(122)은, 스퍼터법 또는 CVD 법에 따라 퇴적할 수 있다.
이와 같이 본 실시예에서는, 루테늄막(121) 상에 질화티탄막(122)을 형성하기 때문에, 실시예 12의 하부 전극(51)에서의 백금막(79)과 마찬가지로, 포토 레지스트막(60)의 애싱시의 루테늄막(121)의 침식 또는 소실을 방지할 수 있다. 즉, 질화티탄막(122)은, 포토 레지스트막(60)의 애싱시의 루테늄막(121)의 침식에 대한 블로킹막으로서 작용한다.
즉, 도 29(b)에 도시된 바와 같이 질화티탄막(122) 상에 DRAM의 메모리 셀 영역을 덮도록 포토 레지스트막(60)을 형성하고, 도 29(c)에 도시된 바와 같이 포토 레지스트막(60)을 마스크로서 질화티탄막(122), 루테늄막(121) 및 BST 막(58)을 에칭한다. 이에 따라, BST 막(58)으로 이루어지는 용량 절연막(53)과, 질화티탄막(122) 및 루테늄막(121)으로 이루어지는 상부 전극(54)을 형성한다. 또한, 도 29(d)에 도시된 바와 같이, 포토 레지스트막(60)을 애싱에 의해 제거한다. 이 애싱은, 실시예 12의 포토 레지스트막(70)의 애싱의 경우와 동일하다.
본 실시예에서는, 상부 전극(54)이 되는 재료로서 루테늄막(121) 및 질화티탄막(122)을 이용하고, 또한 질화티탄막(122)을 루테늄막(121) 상에 형성하기 때문에, 실시예 12의 백금막(79)의 경우와 마찬가지로 애싱에 의한 침식을 방지할 수 있다. 즉, 질화티탄막(122)은, 애싱의 분위기인 활성인 산소 래디컬 또는 오존에 의해 에칭되지 않기 때문에, 질화티탄막(122)의 기초인 루테늄막(121)을 보호할 수 있다. 이에 따라루테늄막(121)의 침식 또는 소실을 방지하고, 상부 전극(54)을 가공하여 실현할 수 있다.
또, 질화티탄막(122) 및 루테늄막(121)의 에칭 단면에는 루테늄이 노출하고, 이 부분의 침식이 발생하지만, 상부 전극(54)은 일반적으로 메모리 셀 영역의 전면에 일체로서 형성되기 때문에, 에칭 단부에 다소의 침식이 생겨도 미세 가공성에 큰 영향은 없다.
이러한 방식으로, 루테늄 및 백금으로 이루어지는 하부 전극(51), BST로 이루어지는 용량 절연막(53) 및 루테늄과 질화티탄으로 이루어지는 상부 전극(54)을 갖는 정보 축적 용량 소자 C를 완성한다(도 29(d)). 이에 따라, 메모리 셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보 축적 용량 소자 C로 구성되는 DRAM의 메모리 셀이 완성한다.
질화티탄막(122), 루테늄막(121) 및 BST막(58)의 에칭에는, 실시예 1의 도 13에 도시된 에칭 장치를 이용할 수 있다. 에칭 조건은, 예를 들면 반응 압력 2mTorr, 플라즈마 소스 파워 300W, RF 바이어스 파워 600W, 4불화 탄소(CF4) 및 아르곤(Ar)을 각각 10sccm 및 40sccm이고, 오버 에칭량을 10%로 할 수 있다. 이러한 조건에서는, 에칭 형상은 이방성을 발휘하지 않고, 테이퍼각은 약 60도가 되지만, 여기서는 미세 가공을 요구되는 것은 아니므로 문제점은 없다. 또, 이 조건에서의 루테늄의 에칭율은 150㎚/mln, BST의 에칭율은 100㎚/min, 질화티탄의 에칭율은 120㎚/min이다.
그 후의 공정은 실시예 1과 마찬가지기 때문에 설명을 생략한다.
또, 하부 전극(51)의 표면에 백금막(79)을 잔존시키는 효과는, 실시예 12와 동일하다. 또한, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것은 실시예 1과 동일하다.
또한, 하부 전극(51)의 백금(79)을 대신하여, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물, 이리듐 또는 이산화이리듐을 이용할 수 있는 것도 실시예 12와 동일하다.
또한, 본 실시예에서는, 정보 축적 용량 소자 C의 형성 후, 실시예 1과 마찬가지로 SOG로 이루어지는 실리콘 산화막(61)을 형성하고, 또한 플러그(64)를 형성할 수 있지만, 상부 전극(54)의 상층(표면층)에는 질화티탄이 형성되어 있다. 이와 같이 질화티탄이 형성되기 때문에, 상부 전극(54)과 플러그(64)와의 컨택트 저항을 저감시킬 수 있다.
(실시예 14)
본 실시예 14의 DRAM은, 실시예 13의 DRAM과 정보 축적 용량 소자 C의 상부 전극에서 상이할 뿐으로, 다른 구성 및 제조 방법은 실시예 13과 동일하다. 따라서, 정보 축적 용량 소자 C의 제조 방법에 대해 설명하고, 그 밖의 설명은 생략한다.
도 30은, 실시예 13의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 30은, 도 11 및 도 12와 같이, 도 10(a)에서의 B-B 선 단면을 나타내고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
실시예 13과 같이 실시예 12의 도 27(g)에 도시된 바와 같이 하부 전극(51) 상에 BST 막(58)을 형성한다.
이어서, 도 30(a)에 도시된 바와 같이, BST 막(58) 상에 루테늄막(121) 및 실리콘 산화막(123)을 퇴적시킨다. 루테늄막(121)은 스퍼터법 또는 CVD 법에 따라 퇴적할 수 있다. 실리콘 산화막(123)은 예를 들면 TEOS를 원료 가스에 이용한 CVD 법에 따라 형성할 수 있다. 실리콘 산화막(123)의 막 두께는 30㎚로 한다.
이와 같이 본 실시예에서는, 루테늄막(121) 상에 실리콘 산화막(123)을 형성하기 때문에, 실시예 13의 질화티탄막(122)과 같이, 포토레지스트막(60)의 애싱시의 루테늄막(121)의 침식 또는 소실에 대한 블로킹막으로서 작용시킬 수 있다.
즉, 도 30(b)에 도시된 바와 같이 실리콘 산화막(123) 상에 DRAM의 메모리 셀 영역을 덮도록 포토 레지스트막(60)을 형성하고, 도 30(c)에 도시된 바와 같이 이 포토 레지스트막(60)을 마스크로서 실리콘 산화막(123), 루테늄막(121) 및 BST막(58)을 에칭한다. 이에 따라, BST 막(58)으로 이루어지는 용량 절연막(53)과, 실리콘 산화막(123) 및 루테늄막(121)으로 이루어지는 상부 전극(54)을 형성한다. 또한, 도 30(d)에 도시된 바와 같이, 포토 레지스트막(60)을 애싱에 의해 제거한다. 이 애싱은, 실시예 12의 포토 레지스트막(70)의 애싱의 경우와 동일하다.
본 실시예에서는, 상부 전극(54)이 되는 재료로서 루테늄막(121) 및 실리콘 산화막(123)을 이용하고, 또한 실리콘 산화막(123)을 루테늄막(121) 상에 형성하기 때문에, 실시예 13의 질화티탄막(122)과 같이 애싱에 의한 침식을 방지할 수 있다. 실리콘 산화막(123)은, 애싱의 분위기인 활성의 산소 래디컬 또는 오존에 의해 에칭되지 않기 때문에, 실리콘 산화막(123)의 기초인 루테늄막(121)을 보호할 수 있다.
또, 실리콘 산화막(123) 및 루테늄막(121)의 에칭 단면에는 루테늄이 노출되지만, 실시예 13과 같이 큰 문제는 생기지 않는다.
이러한 방식으로, 루테늄 및 백금으로 이루어지는 하부 전극(51), BST로 이루어지는 용량 절연막(53) 및 루테늄과 실리콘 산화막으로 이루어지는 상부 전극(54)을 갖는 정보 축적 용량 소자 C를 완성한다(도 30(d)). 이에 따라, 메모리 셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보 축적 용량 소자 C로 구성되는 DRAM의 메모리 셀이 완성한다. 또, 절연막인 실리콘 산화막(123)은 전극으로는 작용하지 않지만, 상부 전극(54)을 구성하는 루테늄과 일체로 형성되기 때문에, 본 명세서에서는, 실리콘 산화막(123)을 상부 전극(54)에 포함시켜 생각한다. 또한, 실리콘 산화막(123)을 대신하여, 다른 절연막 예를 들면 실리콘 질화막을 이용할 수도 있다.
실리콘 산화막123, 루테늄막(121) 및 BST 막(58)의 에칭에는, 실시예 13과 같이 실시예 1의 도 13에 도시된 에칭 장치를 이용할 수 있고, 에칭 조건도 실시예 13과 동일하다. 이 조건에서의 루테늄의 에칭율은 150㎚/min, BST의 에칭율은 100㎚/min, 실리콘 산화막의 에칭율은 300㎚/min이다.
그 후의 공정은 실시예 1과 마찬가지기 때문에 설명을 생략한다.
또, 하부 전극(51)의 표면에 백금막(79)을 잔존시키는 효과는, 실시예 12와 동일하다. 또한, 하부 전극(51)을 이산화루테늄, 또는 루테늄과 이산화루테늄과의 적층막으로 할 수 있는 것은 실시예 1과 동일하다.
또한, 하부 전극(51)의 백금(79)을 대신하여, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물, 이리듐 또는 이산화이리듐을 이용할 수 있는 것도 실시예 12와 동일하다.
또한, 본 실시예에서는, 정보 축적 용량 소자 C의 형성 후, 실시예 1와 같이 SOG로 이루어지는 실리콘 산화막(61)을 형성하지만, 실리콘 산화막(123)은 SOG로 이루어지는 실리콘 산화막(61)과 함께 층간 절연막의 일부가 된다. 또, 상부 전극 표면에 요철이 형성되는 경우에는, 상부 전극과 SOG 사이에 매립한 실리콘 산화막(TEOS 산화막)이 형성되지만, 실리콘 산화막(123)을 이 실리콘 산화막의 일부로서 기능시킬 수도 있다.
(실시예 15)
도 31은, 실시예 15의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 31에서는, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 도시하고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
본 실시예의 제조 방법은, 실시예 12의 도 27(g) 까지의 공정에 대해서는 동일하다.
도 27(g)과 같이 하부 전극(51) 상에 BST 막(58)을 형성한 후, 도 31(a)에 도시된 바와 같이, 루테늄막(121), 질화티탄막(122) 및 실리콘 산화막(123)을 차례로 형성한다. 루테늄막(121), 질화티탄막(122) 및 실리콘 산화막(123)의 형성은 각각 실시예 13, 14에서 설명한 바와 같이 행할 수 있다.
이어서, 도 31(b)에 도시된 바와 같이 실리콘 산화막(123) 상에 DRAM의 메모리 셀 영역을 덮도록 포토 레지스트막(60)을 형성하고, 도 31(c)에 도시된 바와 같이 포토 레지스트막(60)을 마스크로서 실리콘 산화막(123)을 에칭하고, 포토 레지스트막(60)을 애싱하여 제거한다.
이와 같이 본 실시예에서는, 루테늄막(121) 상에 질화티탄막(122)을 남긴 상태에서 포토 레지스트막(60)의 애싱을 행하기 때문에, 루테늄막(121)이 애싱에 의해 침식되는 일이 없다.
이어서, 도 31(d)에 도시된 바와 같이, 상기 에칭에 의해 패터닝된 실리콘 산화막(123)을 마스크로서 질화티탄막(122), 루테늄막(121) 및 BST 막(58)을 드라이 에칭에 의해 이방성 에치한다. 이에 따라, BST 막(58)으로 이루어지는 용량 절연막(53)과, 실리콘 산화막(123), 질화실리콘막(122) 및 루테늄막(121)으로 이루어지는 상부 전극(54)을 형성한다.
이와 같이, 질화티탄막(122), 루테늄막(121) 및 BST 막(58)의 에칭에서는 드라이 에칭을 이용하고, 그 후 애싱 분위기에 폭로되는 일이 없으므로, 루테늄막(121)의 에칭단부에서도 침식 또는 소실의 발생을 방지할 수 있다. 이에 따라, 가공 정밀도를 향상시켜 미세 가공에 기여할 수 있다. 그 밖의 효과는 실시예 13, 14와 동일하다.
(실시예 16)
도 32는, 실시예 16의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 32에서는, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 나타내고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
본 실시예의 제조 방법은, 실시예 1의 도 8까지의 공정에 대해서는 동일하다.
실시예 1의 도 8의 공정 후, 도 32(a)에 도시된 바와 같이, 질화티탄막(47) 상에 루테늄막(55) 및 실리콘 산화막(56)을 형성하고, 실리콘 산화막(56) 상에 패터닝된 포토 레지스트막(57)을 형성한다.
루테늄막(55), 실리콘 산화막(56), 포토 레지스트막(57)에 대해서는, 실시예 1과 동일하다.
이어서, 도 32(b)에 도시된 바와 같이, 포토 레지스트막(57)을 마스크로서 실리콘 산화막(56)을 에칭한다. 이 에칭에서는, 실리콘 산화막(56)의 저면에 달할 때까지 에칭하지 않고, 바닥부에 엷은 실리콘 산화막이 남도록 에칭을 스톱한다. 즉, 실리콘 산화막(56)을 완전하게는 패터닝하지 않고, 요철을 갖는 단면 형상이 되도록 형성한다. 실리콘 산화막(52)의 에칭 방법은, 실시예 1과 동일하다.
이어서, 도 32(c)에 도시된 바와 같이, 포토 레지스트막(57)을 제거한다. 포토레지스트막(57)의 제거에는 실시예 12∼15와 같이 애싱법을 이용한다. 이 애싱시에, 실리콘 산화막(52)이 완전히 패터닝되지 않기 때문에, 즉 루테늄막(55)의 표면이 노출되지 않기 때문에, 루테늄막(55)이 애싱 분위기에 폭로되는 일이 없다. 이에 따라, 루테늄막(55)의 침식 또는 소실을 방지할 수 있다.
이어서, 도 32(d)에 도시된 바와 같이 요철을 갖는 실리콘 산화막(52)의 존재 하부 전극으로 에칭을 실시한다. 실리콘 산화막(52)의 엷은 부분이 먼저 소실하기 때문에, 실리콘 산화막(52)의 엷은 부분이 소실한 후에는, 이 실리콘 산화막이 마스크로서 기능하고, 루테늄막(55)을 에칭할 수 있다. 이에 따라 하부 전극(51)을 형성한다. 이 루테늄막(55)의 에칭은, 실시예 1과 같이 행할 수 있다.
이와 같이 본 실시예에서는, 루테늄막(55)의 침식 또는 소실을 방지하기 때문에, 실시예 1과 마찬가지로, 하부 전극(51)을 정밀도 좋게 가공할 수 있다.
또한, 실리콘 산화막(52)을 대신하여, 다른 절연막 예를 들면 실리콘 질화막등을 이용할 수 있다.
(실시예 17)
도 33은, 실시예 17의 DRAM의 정보 축적 용량 소자의 제조 공정의 일례를 공정순으로 나타낸 단면도이다. 도 33에서는, 도 11 및 도 12와 마찬가지로, 도 10(a)에서의 B-B 선 단면을 도시하고, 또한 DRAM의 정보 축적 용량 소자 C의 영역만을 나타내고 있다.
본 실시예의 제조 방법은, 실시예 12의 도 27(c)까지의 공정에 대해서는 동일하다. 실시예 12에서 설명한 바와 같이 하드 마스크(72) 상의 포토레지스트막(70)을 제거한다. 이 때 루테늄막(55) 상에 백금막(79)이 형성되기 때문에, 루테늄막(55)의 침식 또는 소실을 막을 수 있는 것은 실시예 12와 동일하다.
이어서, 본 실시예에서는, 실시예 12와 같이 백금막(79)과 루테늄막(55)을 동일 공정에서 에칭 가공하지 않고, 도 33(a)에 도시된 바와 같이 백금막(79)을 하드 마스크(72)의 존재하에서 에칭하여 패터닝한다. 이 에칭에는, 예를 들면 실시예 1의 도 13에 도시된 에칭 장치를 이용할 수 있고, 에칭 조건으로는 예를 들면 반응 압력 2mTorr, 플라즈마 소스 파워 300W, RF 바이어스 파워 600W, 4불화 탄소(CF4) 및 아르곤(Ar)을 각각 10sccm 및 40sccm이고, 약 10초동안의 에칭 시간으로 할 수 있다.
이어서, 실시예 12의 도 27(d)에서의 에칭과 마찬가지로, 루테늄막(55)을 에칭 가공한다(도 33(b)). 그 후의 공정은 실시예 12와 동일하다.
본 실시예에서는, 백금막(79)과 루테늄막(55)을 1스텝에서 가공하지 않고, 2스텝에서의 가공 방법을 채용하기 때문에, 에칭 가공의 가공 정밀도를 향상시킬 수 있다. 즉, 제1 스텝에서의 백금막(79)의 에칭시는, 상기된 바와 같은 조건 즉 불휘발성의 백금 반응 생성물이 발생하기 어려운 조건에서 에칭 가공하여 백금 반응 생성물의 발생을 억제하고, 이어서 제2 스텝으로 루테늄막(55)의 가공을 우수한 이방성을 얻을 수 있는 조건(실시예 1의 루테늄막(55)의 에칭 조건)으로 행한다. 이에 따라, 루테늄막(55)의 가공시에는 백금 반응 생성물은 존재하지 않고, 루테늄막(55)의 가공 정밀도가 향상된다. 또, 백금막(79)의 상기된 조건(불휘발성의 백금 반응 생성물이 발생하기 어려운 조건)에서의 가공에 의해, 백금막(79)은 테이퍼각의 작은 이방성이 좋지 않은 단면 형상으로 가공되지만, 백금막(79)의 막 두께가 20㎚으로 얇기 때문에, 루테늄막(55)의 가공 정밀도에의 영향은 작아, 특별히 문제는 되지 않는다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 말할 것도 없다.
예를 들면, 실시예 2에서는, 루테늄막(55)의 에칭시의 하드 마스크에 백금을 이용하고 있지만, 하부 전극(51)을 이리듐, 산화이리듐, 또는 이리듐과 산화이리듐과의 적층막으로 할 수 있다. 이 경우 하부 전극(51)이 되는 이리듐등 도전막의 막 두께를 300㎚, 포토레지스트막(67)의 치수를, 패턴 폭 60㎚, 패턴 간격 100㎚로 할 수 있다. 또한, 용량 절연막으로서 PZT 막을 이용하여, 상부 전극으로서 리듐, 산화이리듐, 또는 이리듐과 산화이리듐과의 적층막을 적용할 수 있다. 이러한 구성에서 실시예 2의 제조 방법을 적용하면, 실시예 10과 같이 4∼16Gbit 클래스의 DRAM을 제조할 수 있다.
또한, PZT 막을 이리듐, 산화이리듐, 또는 이리듐과 산화 리듐과의 적층막의 에칭 마스크(하드 마스크)에 적용할 수 있게 된다. 실시예 5의 루테늄막(55)을 이리듐, 산화이리듐, 또는 이리듐과 산화이리듐과의 적층막으로 대체하고, BST 막(73)을 PZT 막으로 대체하고, 포토 레지스트막(70)의 치수를, 패턴 폭 60㎚, 패턴 간격 100㎚으로 하고, 실시예 5의 가공 방법을 적용하여 이리듐등으로 이루어지는 하부 전극을 형성할 수 있다. 이러한 구성에서도 실시예 10과 같이 4∼16Gbit 클래스의 DRAM을 제조할 수 있다. 또, 이 경우 용량 절연막으로서 PZT 막을 이용하여, 상부 전극으로서 리듐, 산화이리듐, 또는 이리듐과 산화이리듐과의 적층막을 적용하는 것은 상기된 바와 같이 동일하다.
실시예 12∼16에서는, 포토 레지스트막을 애싱에 의해 제거하는 방법을 설명했지만, 포토 레지스트막의 제거는, 피링법 또는 웨트 에칭법에 따라 행할 수도 있다. 이러한 방법에 따른 경우는, 애싱 분위기에 노출되는 것은 아니므로, 포토 레지스트막의 제거 공정시에, 루테늄막의 일부 또는 전부가 노출해도 상관없다.
본원에 따라 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면, 이하와 같다.
(1) BST 등의 강유전체막에 알맞은 루테늄 또는 산화루테늄등의 미세한 에칭 가공을 실현할 수 있다.
(2) 질화티탄막등의 하드 마스크의 제거 공정에 따르는 패턴이 조밀해지고, 패턴 상면의 거칠기의 발생, 기초 절연막의 깎임을 방지하고, 고신뢰의 용량 절연막을 형성할 수 있다.
(3) 축적 용량 형성 공정을 간략화할 수 있다.
(4) 포토 레지스트막의 애싱시에 루테늄이 침식 또는 소실을 받는 것, 소실하는 것을 방지할 수 있다.
Claims (53)
- 반도체 집적 회로 장치의 제조 방법에 있어서,(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 제1 도전막을 형성하는 공정;(b) 상기 제1 도전막 상에 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막 패턴을 형성하는 공정;(c) 상기 제1 유전체막 패턴이 있는 상태에서, 상기 제1 도전막에 대해 드라이 에칭을 실시하여 상기 제1 도전막을 패터닝하는 공정:(d) 패터닝된 상기 제1 도전막 및 상기 제1 유전체막 패턴 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제2 유전체막을 형성하는 공정; 및(e) 상기 제2 유전체막 상에 상기 메모리 셀의 정보 축적 용량 소자의 상부 전극을 구성하는 제2 도전막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제1항에 있어서, 상기 (c) 공정에서는 포토레지스트 패턴을 사용하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제2항에 있어서, 상기 제1 유전체막과 상기 제2 유전체막은 실질적으로 동일한 분자 구조를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제3항에 있어서, 상기 제1 도전막은 백금족 원소 또는 그 산화물로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 집적 회로 장치의 제조 방법에 있어서,(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 백금족 또는 그 산화물로 이루어지는 제1 도전막을 형성하는 공정;(b) 상기 제1 도전막 상에 제1 무기막 패턴을 형성하는 공정;(c) 상기 제1 무기막 패턴이 있는 상태에서, 상기 제1 도전막에 대해 드라이 에칭을 실시하여 상기 제1 도전막을 패터닝하는 공정 ;(d) 패터닝된 상기 제1 도전막 및 상기 제1 무기막 패턴 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 제2 유전체막을 형성하는 공정; 및(e) 상기 제2 유전체막 상에 상기 메모리 셀의 정보 축적 용량 소자의 상부 전극을 구성하는 제2 도전막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제5항에 있어서, 상기 (c) 공정에서는 포토레지스트 패턴을 사용하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제6항에 있어서, 상기 제1 무기막 패턴은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제6항에 있어서, 상기 제1 무기막 패턴은 금속과 질소를 포함하는 화합물로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 집적 회로 장치의 제조 방법에 있어서,(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 루테늄, 이리듐 또는 이들의 산화물로 이루어지는 제1 도전막을 형성하는 공정;(b) 상기 제1 도전막 상에 제1 백금막 패턴을 형성하는 공정;(c) 상기 제1 백금막 패턴이 있는 상태에서, 상기 제1 도전막에 대해 드라이 에칭을 실시하여 상기 제1 도전막을 패터닝하는 공정;(d) 패터닝된 상기 제1 도전막 및 상기 제1 백금막 패턴 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막을 형성하는 공정; 및(e) 상기 제1 유전체막 상에 상기 메모리 셀의 정보 축적 용량 소자의 상부 전극을 구성하는 제2 도전막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제9항에 있어서, 상기 (c) 공정에서는 포토레지스트 패턴을 사용하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제10항에 있어서, 상기 제1 도전막은, 루테늄 또는 그 산화물로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제10항에 있어서, 상기 제1 도전막은, 이리듐 또는 그 산화물로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 집적 회로 장치에 있어서,(a) 제1 주면을 갖는 집적 회로 기체(基體);(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 복수의 주상(柱狀) 하부 전극;(c) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막;(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극;을 포함하고,상기 복수의 주상 하부 전극의 각각은 그 상면의 면적이 그 저면의 면적의 25% 이하가 되도록 그 측면이 테이퍼(taper)를 갖는것을 특징으로 하는 반도체 집적 회로 장치.
- 제13항에 있어서, 상기 복수의 주상 하부 전극 중 적어도 일부는 그 폭이 좁은 방향의 단면이 거의 삼각형 형상을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제14항에 있어서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 2이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제14항에 있어서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 3이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치에 있어서,(a) 제1 주면을 갖는 집적 회로 기체;(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 복수의 주상 하부 전극;(c) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막;(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극;을 포함하고,상기 복수의 주상 하부 전극 각각의 상면에 대응하는 부분이 대응하는 메모리 셀의 정보 축적 용량 소자에 대한 용량의 기여는 3% 이하인것을 특징으로 하는 반도체 집적 회로 장치.
- 제17항에 있어서, 상기 복수의 주상 하부 전극 중 적어도 일부는 그 폭이 좁은 방향의 단면이 거의 삼각형의 형상을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제18항에 있어서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 2이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제18항에 있어서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 3이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치에 있어서,(a) 제1 주면을 갖는 집적 회로 기체;(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 복수의 주상 하부 전극;(c) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막;(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극;을 포함하고,상기 복수의 주상 하부 전극의 각각은 그 최대의 용적을 차지하는 하부 전극 주요부와 그 상면을 덮도록 배치된 재질이 다른 하부 전극 상단부를 포함하고, 이 하부 전극 상단부의 머리부 양단부에는 상기 하부 전극 주요부의 머리부 양단부의 단면 형상과 비교하여 큰 모따기 형상을 갖는것을 특징으로 하는 반도체 집적 회로 장치.
- 제21항에 있어서, 상기 복수의 주상 하부 전극 각각의 하부 전극 상단부는 사다리꼴 형상의 단면을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제21항에 있어서, 상기 복수의 주상 하부 전극 각각의 하부 전극 상단부는 삼각형의 단면을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제21항에 있어서, 상기 복수의 주상 하부 전극 각각의 하부 전극 상단부는 머리부 측면이 두께 방향으로 절반이상 절취된 직사각형의 단면을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제21항에 있어서, 상기 복수의 주상 하부 전극 각각의 하부 전극 상단부는 머리부 측면이 두께 방향으로 절반이상에 걸쳐 라운딩을 띠게 한 단면 형상을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치에 있어서,(a) 제1 주면을 갖는 집적 회로 기체;(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 루테늄 또는 그 산화물을 주요한 구성 요소로 하는 복수의 주상 하부 전극;(c) 상기 복수의 주상 하부 전극 각각의 상단부에 설치된 백금으로 이루어지는 도전막 ;(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막; 및(e) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제26항에 있어서, 상기 복수의 주상 하부 전극 각각의 두께는 그 위에 형성된 상기 도전막보다도 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
- 제27항에 있어서, 상기 복수의 주상 하부 전극 각각의 두께는 그 위에 형성된 상기 도전막보다도 2배이상 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치에 있어서,(a) 제1 주면을 갖는 집적 회로 기체;(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 다이내믹 RAM의 메모리 셀의 정보 축적 용량 소자를 구성하는 이리듐 또는 그 산화물을 주요한 구성 요소로 하는 복수의 주상 하부 전극 ;(c) 상기 복수의 주상 하부 전극 각각의 상단부에 설치된 백금으로 이루어지는 도전막;(d) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체막으로 이루어지는 제1 유전체막; 및(e) 상기 주상 하부 전극 각각의 측면 및 상면에 설치된 상기 제1 유전체막상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제29항에 있어서, 상기 복수의 주상 하부 전극 각각의 두께는 그 위에 형성된 상기 도전막보다도 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
- 제30항에 있어서, 상기 복수의 주상 하부 전극 각각의 두께는 그 위에 형성된 상기 도전막보다도 2배이상 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치에 있어서,(a) 제1 주면을 갖는 집적 회로 기체;(b) 상기 제1 주면 상에 설치된 제1 막 패턴;(c) 상기 제1 막 패턴 상에 설치된 백금족 원소 또는 그 산화물로 이루어지는 제2 막 패턴;(d) 상기 제2 막 패턴을 드라이 에칭에 의해 패터닝할 때에, 그 측면에 부착한 측벽 부착막; 및(e) 상기 측벽 부착막 및 상기 제2 막 패턴을 덮도록, 상기 제1 막 패턴 상에 직접 또는 간접적으로 형성된 절연막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치의 제조 방법에 있어서,(a) 집적 회로 웨이퍼의 주면 상에 제1 막을 형성하는 공정;(b) 상기 제1 막 상에 무기 부재로 이루어지는 제2 막을 형성하는 공정;(c) 상기 제2 막 상에 포토레지스트막을 형성하는 공정;(d) 상기 포토레지스트막을 패터닝하는 공정;(e) 패터닝된 상기 포토레지스트막이 있는 상태에서, 상기 제2 막에 대해 드라이 에칭 처리를 실시하여 상기 제2 막을 패터닝하고, 그 패터닝의 측면에 측벽 부착막을 형성하는 공정; 및(f) 패터닝되고, 상기 측벽 부착막을 갖는 상기 제2 막이 있는 상태에서, 상기 제1 막에 대해 드라이 에칭 처리를 실시하여 상기 제1 막을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 집적 회로 장치에 있어서,(a) 제1 주면을 갖는 집적 회로 기체;(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 제1 재료를 주요한 구성 요소로 하는 복수의 주상 하부 전극;(c) 상기 복수의 주상 하부 전극 각각의 상단부에 설치된 제2 재료를 주요한 구성 요소로 하는 피막;(d) 상기 복수의 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체로 이루어지는 유전체막; 및(e) 상기 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극을 포함하고,상기 제2 재료는 산소를 포함하는 플라즈마 분위기, 산소 래디컬을 포함하는 분위기, 또는 오존을 포함하는 분위기에서의 상기 제1 재료의 에칭 속도에 비교하여 작은 에칭 속도를 갖는것을 특징으로 하는 반도체 집적 회로 장치.
- 제34항에 있어서, 상기 제1 재료는 루테늄, 이리듐 또는 이들의 산화물로부터 선택된 어느 한 재료이고, 상기 제2 재료는 백금, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료인 것을 특징으로 하는 반도체 집적 회로 장치.
- 제35항에 있어서, 상기 제1 재료는 루테늄이고, 상기 제2 재료는 백금인 것을 특징으로 하는 반도체 집적 회로 장치.
- 제36항에 있어서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 2이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치에 있어서,(a) 제1 주면을 갖는 집적 회로 기체;(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 복수의 주상 하부 전극;(c) 상기 복수의 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체로 이루어지는 유전체막; 및(d) 상기 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하는 단일 또는 복수의 상부 전극을 포함하고,상기 상부 전극 중 적어도 그 표면부를 구성하는 재료는 산소를 포함하는 플라즈마 분위기, 산소 래디컬을 포함하는 분위기, 또는 오존을 포함하는 분위기에서의 루테늄의 에칭 속도에 비교하여 작은 에칭 속도를 갖는것을 특징으로 하는 반도체 집적 회로 장치.
- 제38항에 있어서, 상기 상부 전극은 백금, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제38항에 있어서, 상기 상부 전극은 루테늄으로 이루어지는 하층부와, 질화티탄, 실리콘 산화물, 산화탄탈, 이산화루테늄, 백금, 산화티탄, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료로 이루어지는 상층부를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제40항에 있어서, 상기 상부 전극은 루테늄으로 이루어지는 하층부와, 질화티탄, 실리콘 산화물, 산화탄탈로부터 선택된 어느 한 재료로 이루어지는 상층부를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치에 있어서,(a) 제1 주면을 갖는 집적 회로 기체;(b) 상기 제1 주면 상에 그 폭과 같은 정도 또는 그 이하의 간격으로 배치되고, 각각 메모리 셀의 정보 축적 용량 소자를 구성하는 제1 재료를 주요한 구성 요소로 하는 복수의 주상 하부 전극;(c) 상기 복수의 주상 하부 전극 각각의 상단부에 설치된 제2 재료를 주요한 구성 요소로 하는 피막;(d) 상기 복수의 주상 하부 전극 각각의 측면 및 상면에 설치된 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 고유전체 또는 강유전체로 이루어지는 유전체막; 및(e) 상기 유전체막 상에 설치된 메모리 셀의 정보 축적 용량 소자를 구성하고, 적어도 그 표면이 제3 재료로 구성된 단일 또는 복수의 상부 전극을 포함하고,상기 제2 및 제3 재료는 산소를 포함하는 플라즈마 분위기, 산소 래디컬을 포함하는 분위기, 또는 오존을 포함하는 분위기에 있어서의 상기 제1 재료의 에칭 속도에 비교하여 작은 에칭 속도를 갖는것을 특징으로 하는 반도체 집적 회로 장치.
- 제42항에 있어서, 상기 제1 재료는 루테늄, 이리듐 또는 이들의 산화물로부터 선택된 어느 한 재료이고, 상기 제2 재료는 백금, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료이며, 상기 제3 재료는 질화티탄, 실리콘 산화물, 산화탄탈, 이산화루테늄, 백금, 산화티탄, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료인 것을 특징으로 하는 반도체 집적 회로 장치.
- 제43항에 있어서, 상기 제1 재료는 루테늄이고, 상기 제2 재료는 백금이며, 상기 제3 재료는 질화티탄, 실리콘 산화물, 산화탄탈로부터 선택된 어느 한 재료인 것을 특징으로 하는 반도체 집적 회로 장치.
- 제44항에 있어서, 상기 복수의 주상 하부 전극의 각각은 그 폭이 좁은 방향의 단면 형상이 2이상의 애스펙트비를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치의 제조 방법에 있어서,(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 도전성의 제1 피막을 형성하는 공정;(b) 상기 제1 피막 상에, 상기 제1 피막보다도 포토 레지스트막의 제거 공정에서의 애싱 분위기에서의 에칭 속도가 작은 제2 피막을 형성하는 공정;(c) 상기 제2 피막 상에 무기질의 제3 피막을 형성하는 공정;(d) 상기 제3 피막 상에 포토 레지스트막 패턴을 형성하는 공정;(e) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제3 피막에 대해 드라이 에칭을 실시하고, 상기 제2 피막 상에 상기 제3 피막의 무기막 패턴을 형성하는 공정;(f) 상기 포토 레지스트막 패턴을 애싱에 의해 제거하는 공정;(g) 상기 무기막 패턴이 있는 상태에서, 상기 제1 및 제2 피막에 대해 드라이 에칭을 실시하여 상기 제1 및 제2 피막을 패터닝하는 공정; 및(h) 패터닝된 상기 제1 및 제2 피막 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 유전체막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제46항에 있어서, 상기 제1 피막은 루테늄으로 이루어지고, 상기 제2 피막은 백금, 이산화루테늄, 산화탄탈, 산화티탄, BST, 실리콘 산화물, 이리듐 또는 이산화이리듐으로부터 선택된 어느 한 재료로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제47항에 있어서,(i) 상기 용량 절연막 상에, 단층 또는 적층으로 구성되고, 적어도 그 표면을 구성하는 재료가 상기 제1 피막보다도 포토 레지스트막의 제거 공정에서의 애싱 분위기에서의 에칭 속도가 작은 재료로 구성된 도전성의 제4 피막을 형성하는 공정;(j) 상기 제4 피막 상에 포토 레지스트막 패턴을 형성하는 공정;(k) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제4 피막에 대해 드라이 에칭을 실시하고, 상기 제4 피막을 패터닝하는 공정; 및(l) 상기 포토 레지스트막 패턴을 애싱에 의해 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제48항에 있어서, 상기 제4 피막은 루테늄으로 이루어지는 하층과, 질화티탄, 실리콘 산화막 또는 산화탄탈로 이루어지는 상층의 2층으로 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제47항에 있어서,(i) 상기 용량 절연막 상에, 단층 또는 적층으로 구성되고, 적어도 그 표면을 구성하는 재료가 상기 제1 피막보다도 포토 레지스트막의 제거 공정에 있어서의 애싱 분위기에서의 에칭 속도가 작은 재료로 구성된 도전성의 제4 피막을 형성하는 공정;(j) 상기 제4 피막 상에 무기막의 제5 피막을 형성하는 공정;(k) 상기 제5 피막 상에 포토 레지스트막 패턴을 형성하는 공정;(l) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제5 피막에 대해 드라이 에칭을 실시하고, 상기 제5 피막의 무기막 패턴을 형성하는 공정;(m) 상기 포토 레지스트막 패턴을 애싱에 의해 제거하는 공정; 및(n) 상기 무기막 패턴이 있는 상태에서, 상기 제4 피막에 대하여 드라이 에칭을 실시하여 상기 제4 피막을 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제50항에 있어서, 상기 제4 피막은 루테늄으로 이루어지는 하층과, 질화티탄으로 이루어지는 상층의 2층으로 형성되고, 상기 제5 피막은 실리콘 산화막으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 집적 회로 장치의 제조 방법에 있어서,(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 도전성의 제1 피막을 형성하는 공정;(b) 상기 제1 피막 상에 무기질의 제3 피막을 형성하는 공정;(c) 상기 제3 피막 상에 포토 레지스트막 패턴을 형성하는 공정;(d) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제3 피막에 대해 드라이 에칭을 실시하는 공정;(e) 상기 포토 레지스트막 패턴을 애싱에 의해 제거하는 공정;(f) 상기 제3 피막이 있는 상태에서, 상기 제1 피막에 대해 드라이 에칭을 실시하여 상기 제1 피막을 패터닝하는 공정; 및(g) 패터닝된 상기 제1 피막 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 유전체막을 형성하는 공정을 포함하고,상기 (d) 공정에 있어서의 드라이 에칭은 상기 제3 피막의 저면에 달할 때까지 행해지지 않고, 상기 제3 피막에 요철을 형성하는 것으로, 상기 드라이 에칭 후에는 상기 제3 피막의 오목부에서도 상기 제3 피막이 잔존하는것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 집적 회로 장치의 제조 방법에 있어서,(a) 집적 회로 웨이퍼의 주면 상에 메모리 셀의 정보 축적 용량 소자의 하부 전극을 구성하는 도전성의 제1 피막을 형성하는 공정;(b) 상기 제1 피막 상에 무기질의 제3 피막을 형성하는 공정;(c) 상기 제3 피막 상에 포토 레지스트막 패턴을 형성하는 공정;(d) 상기 포토 레지스트막 패턴이 있는 상태에서 상기 제3 피막에 대해 드라이 에칭을 실시하고, 상기 제1 피막 상에 상기 제3 피막의 무기막 패턴을 형성하는 공정;(e) 상기 포토 레지스트막 패턴을 제거하는 공정;(f) 상기 무기막 패턴이 있는 상태에서, 상기 제1 피막에 대해 드라이 에칭을 실시하여 상기 제1 피막을 패터닝하는 공정; 및(g) 패터닝된 상기 제1 피막 표면에 상기 메모리 셀의 정보 축적 용량 소자의 용량 절연막을 구성하는 유전체막을 형성하는 공정을 포함하고,상기 (e) 공정에서의 상기 포토 레지스트막 패턴의 제거는 필링(peeling)법 또는 웨트 에칭(wet etching)법에 의해 행해지는것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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