KR19990083212A - 판정 궤환 이퀄라이저의 궤환 루프 제어부를 갖는 신호처리기 - Google Patents

Abstract

자기 디스크에 저장된 데이타를 나타내는 아날로그 판독 신호를 처리하는데 쓰여지는 신호 처리기는 그의 회로 영역이나 버퍼 메모리 공간을 늘이지 않고 보다 빠른 판독 작용을 허용한다. 상기 신호 처리기는 저장 매체로부터 판독된 데이타를 재생하는데 있어서 판독 신호에 더해지는 판정 신호를 선택적으로 제공하는 판정 궤환 이퀄라이저를 포함하고 있다. 상기 신호 처리기는 또한 에러 정정을 수행한다. 에러 정정을 행함에 있어서 에러 정정 과정의 부하(load)가 검출되고 그의 처리 속도가 상기의 검출된 부하에 따라 변경된다.

Description

판정 궤환 이퀄라이저의 궤환 루프 제어부를 갖는 신호처리기{SIGNAL PROCESSOR HAVING FEEDBACK LOOP CONTROL FOR DECISION FEEDBACK EQAULIZER}

본 발명은 판독(read) 신호를 처리하는 신호 처리기에 관한 것으로서, 좀 더 구체적으로는 판정 궤환 이퀄라이저에 있어서 궤환 루프 제어를 개선한 것인데, 상기 판정 궤환 이퀄라이저는 하드 디스크 장치와 고속 데이타 통신 장치의 판독 채널 및 판독 데이타의 오류를 정정하는 회로에 사용되고 있다.

하드 디스크 장치의 판독 채널 IC는 판독 헤드에 의해 하드 디스크로부터 읽혀진 아날로그 신호를 수신한다. 판독 채널 IC 내의 파형 이퀄라이저는 아날로그 신호를 디지탈 신호로 변환시킨다. 상기 판독 채널 IC는 상기 디지탈 신호를 해독하고, 그 해독된 신호를 병렬 신호로 변환시킨다.

파형 이퀄라이저의 종류로는 PRML(Partial Response and Maximum-Likely decoding) 유형의 파형 이퀄라이저와 판정 궤환 이퀄라이저(DFE) 두가지가 있다. PRML 유형의 파형 이퀄라이저는 고 정밀 디지틸 필터와 이퀄라이저 필터를 필요로 하는데, 이는 처리속도를 증가시키고 회로를 축소시키는 과정에서 드러난다. DFE는 다소 간단한 회로 구조를 가지며, 그러한 간단한 회로 구조를 갖는다는 사실이 기록된 데이타의 판독 속도를 향상시키고 이퀄라이저의 크기를 줄이는데 있어서 DFE를 매력적이게 한다.

도 1은 첫 번째에 해당하는 종래의 판정 궤환 이퀄라이저(DFE)(11)의 개략적인 블럭도이다. 상기 DFE(11)는 전치필터(feed-forward filter)(12), 가산기(13), 판정 부(14), 쉬프트 레지스터(15)와 궤환 필터(16)를 가지고 있다. 전치필터(12)는 가산기(13)에 필터링된 아날로그 신호를 공급한다. 상기 가산기(13)는 필터링된 아날로그 신호와 궤환 필터(16)의 출력 신호를 더하여 그 합산된 출력을 판정 부(14)로 보낸다. 상기 판정 부(14)는 가산기(13)의 출력 전압을 미리 정해진 기준 전압과 비교하여 “1”또는 “0”의 비교 신호 S1을 쉬프트 레지스터(15)로 보낸다. 즉, 판정 부(14)는 가산기(13)의 출력 신호를 디지탈 신호로 변환시킨다.

상기 쉬프트 레지스터(15)는 궤환 필터(16)의 탭 수에 상당하는(예를 들어 8) 양의 레지스터(15a)를 포함한다. 각 레지스터(15a)는 클록 신호(CLK)와 동기화되어 판정 부(14)로부터의 판정 신호(S1)를 차례대로 저장한다. 따라서 샘플링된 그 이전 데이타는 쉬프트 레지스터(15)에 저장되어진다.

상기 궤환 필터(16)는 바람직하게는 FIR(유한 임펄스 응답)필터로서 탭 수에 상당하는 곱셈기(17), 가산기(18) 및 디지탈-아날로그 변환기(DAC)(19)를 포함한다. 상기 곱셈기(17)는 쉬프트 레지스터(15)로부터 8비트 데이타를 수신하고, 상기 8비트 데이타에 미리 정해진 필터 계수 ω7 내지 ω0를 사용하여 곱셈 기능을 수행한다. 상기 가산기(18)는 곱셈기(17)로부터의 수행결과를 더하게된다. 상기 DAC(19)는 가산기(18)로부터 합산된 결과를 아날로그 신호로 변환시키고 그 아날로그 신호를 가산기(13)에 공급한다. 이러한 방식으로 상기 궤환 필터(16)는 쉬프트 레지스터(16)에 저장된 데이타를 사용하여 궤환 응답〔가산기(13)에 공급된 신호의 아날로그 량(궤환 량)〕을 측정한다. 가산기(13), 판정부(14), 쉬프트 레지스터(15)와 궤환 필터(16)에 의해 형성되는 궤환 루프는 디지탈 신호에 포함된 코드(부호)간의 간섭을 제거시킨다. 그러한 다음의 코드간 간섭이 없는 디지탈 신호(재생된 신호)는 쉬프트 레지스터(15) 중 한 레지스터(15a)의 출력이 된다. 상기 DFE(11)내의 곱셈기(17)와 가산기(18)가 궤환 응답을 계산하는데 필요한 시간은 판독 동작의 속도를 제한시킨다. 달리 말하자면 DFE(11)의 속도는 곱셈기(17)와 가산기(18)의 속도에 의해 제한을 받게된다는 것이다.

도 2는 두 번째에 해당하는 종래의 판정 궤환 이퀄라이저(DFE)(21)의 개략적인 블럭도이다. 도 2에서는 도 1에서 DFE(11)의 구성 요소에 부여된 참고 번호가 그에 대응하는 구성요소에 동일하게 사용된다. 상기 DFE(21)는 전치필터(12), 가산기(13), 판정 부(14), 쉬프트 레지스터(15)와 궤환 필터(22)로 구성되어 있다. 궤환 필터(22)는 어드레스 디코더(23)와 메모리(RAM)(24)와 DAC(25)를 포함하고 있다. RAM(24)을 사용하는 DFE(21)를 RAM-DFE 라고 한다.

상기 RAM(24)은 궤환 응답 데이타를 저장하기 위한 복수 개의 영역(24a)을 가지고 있는데, 여기서의 궤환 응답 데이타는 쉬프트 레지스터(15)로부터의 8비트 형 데이타 출력을 사용함으로써 만들어진 것이다. 상기 궤환 응답 데이타는 미리 정해진 필터 계수 ω7 내지 ω0를 사용하여 8비트 형 데이타에 연산을 수행함으로써 얻어진다.

상기 디코더(23)는 쉬프트 레지스터(15)로부터 8비트 형의 데이타를 수신하고, 그 수신된 형태의 데이타에 대응하는 궤환 응답 데이타가 저장되어질 영역(24a)을 선택하기 위해서 RAM(24)에 어드레스 신호를 공급한다. 궤환 응답 데이타는 어드레스 신호에 따라 선택된 영역(24a)으로부터 읽혀져서 DAC(25)에 공급된다. 상기 DAC(25)는 궤환 응답 데이타를 아날로그 신호로 변환시켜서 그 아날로그 신호를 가산기(13)로 전송한다.

상기 궤환 필터(22)의 동작에 필요한 시간은 디코더(23)의 디코딩 시간 더하기 궤환 응답 데이타를 읽는 시간이다. 그 시간은 도 1에서 궤환 필터(16)의 동작 시간보다 짧은 것이다. 따라서 DFE(21)를 사용함으로써 향상된 판독 속도를 가지게 된다.

자기적 변동 지점에서 하드 디스크 장치가 읽은 판독 신호의 레벨은 기록 매체 또는 판독 헤드에 따라 떨어질 수 있다. 게다가 판정에 필요한 레벨을 갖는 판독 신호를 잡음 때문에 얻지 못할 수도 있다. 그와 같은 경우에 판정 부(14)는 쉬프트 레지스터(15)에 저장될 잘못된 데이타를 만들면서 판정 에러를 일으키게 된다. 상기 잘못된 데이타는 가산기(13)에 공급되는 결과, 궤환 루프로부터의 이탈이 일어나게 된다. 이때 DFE(21)는 연속적으로 한 상태(“0”또는 “1”)의 재생된 신호를 출력시킨다. 즉 상기 궤환 루프는 일시적으로 고정된 상태로 유지되고 상당한 시간 후에야 비로소 통상의 상태가 될 것이다. 상기 DFE(21)가 잘못 생성된 신호를 출력시키는 동안 하드 디스크 장치는 자기 디스크의 동일한 장소에 판독 동작을 반복하게 된다. 이것은 데이타의 판독 시간을 연장시킨다.

판독 신호의 주파수가 자기 디스크 상의 판독 데이타의 위치에 따라서 변화할 때, 그 주파수에 따라서 RAM 내에 저장된 궤환 응답 데이타를 빠르게 변화시킬 필요가 있다. 그러나 모든 궤환 응답 데이타를 재기록하는 것은 시간이 걸린다. 그 재기록의 시간은 판독 동작을 가속시키는 것과 대립하게 된다.

더욱 명확하게는, 하드 디스크 장치가 자기 디스크상에 동심원식으로 형성된 트랙과 기록 표면의 방사상 세그먼트인 섹터에 따라서 데이타를 다루게 된다. 각 섹터에는 동일한 양이 데이타가 기록되어 진다. 따라서 섹터가 자기 디스크듸 중심에 더 가깝게 위치할수록 기록 밀도는 더욱 커지게 된다. 그러한 자기 디스크가 일정한 속도로 회전할 때, 자기 디스크로부터 읽혀진 신호의 부호화 율(단위 시간당 비트 수)은 판독 섹터가 자기 디스크의 중심에 가까이 접근할수록 증가하게 된다. 따라서 판독 신호의 주파수는 판독 섹터의 위치에 따라 변화하게 된다.

도 3은 종래의 신호 처리기(213)의 개략적인 블럭도이다. MR(Magneto Resistive) 헤드와 같은 헤드 부분(212)은 자기 디스크(211)에 기록된 데이타를 읽고, 그 판독 데이타의 상태(1 또는 0)에 따른 전압 파형(자기 디스크로부터 재생성된 파형)을 갖는 판독 신호 RD를 신호 처리기(213)로 전송한다. 가변 이득 증폭기(VGA)(214)는 판독 신호 RD를 증폭시켜서 미리 정해진 크기를 갖는 그 결과 신호를 판정 궤환 이퀄라이저(DFE)(215)로 전송시킨다.

도 4에서 보는 바와 같이 상기 DFE(215)는 전치필터(216), 가산기(217), 판정 부(218), 쉬프트 레지스터(219)와 궤환 필터(220)을 포함하고 있다. 타이밍 클록 재생성 PLL 회로(221) 내의 A/D 컨버터(ADC)(222)는 가산기(217)의 출력 신호를 수신하여 그 신호를 디지탈 신호로 변환 시킨다. 타이밍 복구 PLL 회로(TR-PLL)(223)는 ADC(222)로부터 디지탈 신호를 수신하고 판독 신호 RD와 동기된 클록 신호 CLK를 생성하기 위해서 위상 비교를 수행하게 된다. 상기 ADC(222)는 TR-PLL(223)에 의해 생성된 클록 신호 CLK 와 일치하도록 판독 신호로부터 디지탈 신호를 만들어낸다. DFE(215) 내의 쉬프트 레지스터(219)는 클록 신호 CLK(판독 신호 RD의 비트 전송율)에 따라 판정 부(218)의 출력 신호를 뽑아내고 기록된 데이타에 대응되는 판정 신호를 일시적으로 저장한다.

도 3으로 돌아와서, 직렬-병렬 컨버터(S/P 컨버터)(224)는 DFE(215)로부터 재생된 디지탈 신호를 수신하여 그 신호를 병렬 신호로 변환시킨다. 디코더(225)는 미리 정해진 알고리즘에 따라 병렬 신호를 해독하고 그 해독된 데이타를 디스크램블러(descrambler)(226)에 공급한다. 상기 디스크램블러(226)는 재생된 데이타를 만들면서 해독된 데이타 비트를 재정렬시킨다. 상기 재생된 데이타는 인터페이스 회로(227)를 거쳐 하드 디스크 제어기(HDC)(231)로 보내어진다.

동기 바이트(SB) 검출기(228)는 S/P 변환기로부터 병렬 데이타를 수신하고 그 병렬 데이타에 포함된 동기 바이트(SB)를 검파한다. SB 검출기(228)는 레지스터(228a)에 저장된 데이타를 재생된 데이타와 비교하고 양자의 데이타가 동일할 때 동기 바이트 신호 SB2를 HDC(231)에 공급한다. 신호 처리기(213)에 의해 판독 동작이 시작되고나서 HDC(231)는 동기 바이트 검출 신호 SB2에 따라서 동기 바이트 다음에 오는 재생 데이타를 기록된 데이타로 취급한다.

도 5는 자기 디스크(기록 매체)(211)의 기록 포맷을 나타낸다. 자기 디스크(211)의 각 섹터(235)는 프리앰블(PR) 영역(235a), 동기 바이트(SB) 영역(235b)과 데이타 영역(235c)을 포함한다.

프리앰블 코드(PR 코드)는 PR 영역(235a)에 기록된다. 상기 PR 코드는 VGA(214)의 증폭 인자를 정하고 TR-PLL(223) 내의 판독 신호 RD와 동기된 클록 신호 CLK를 생성하는데 사용되어지는 제어 데이타이다. 예를 들어 PR 코드는 비트 데이타 “111000”이다. PR 코드의 판독 신호 RD는 사인파형을 갖는다. SB 영역(235b) 내에 동기 바이트(SB) 코드가 기록되고, 이 동기 바이트 코드는 주로 데이타 영역(235c)의 시작을 찾아내는데 사용된다.

자기 디스크(211)로부터 정보를 읽어내는 속도가 증가함으로 인하여 재생된 신호 내에 비트 에러가 발생하는 빈도가 증가할 때, 그 비트 에러는 SB 데이타에서 발생할 것이다. 이러한 경우 레지스터(228a)에 저장된 데이타는 SB 데이타와 일치하지 않고, 그 결과 SB 검출기(228)는 검출 신호를 출력시키지 않는다. 판독 동작을 시작하고나서 정해진 시간동안 HDC(231)가 검출 신호를 받지 않을 때, HDC(231)는 동기 바이트의 검출이 행해지지 않았다고 판정하고 마이크로프로세서(MPU)에 판독 실패를 나타내는 신호를 보낸다. 이 신호에 답하여 MPU는 판독 동작을 다시 시작하게 된다. 따라서 MPU는 동기 바이트가 발견될 때까지 판독 동작을 반복해서 다시 시작할 필요가 있다. 이것은 MPU에 부하를 증가시키고 MPU로의 데이타 전송 시간을 증가시킨다. 즉 자기 디스크(211)로부터 정보를 읽어내는 시간이 증가하는 것이다.

자기 디스크의 기록 밀도를 증가시키는 것은 프리앰블 데이타를 읽는데 드는 시간을 짧게 만든다. 판독 신호 RD의 위상이 클록 신호 CLK와 상당히 다를 때, TR-PLL(223)은 판독 신호 RD와 동기된 클록 신호 CLK를 생성하는데 충분한 시간을 갖지 않는다. 이것은 DFE(215)의 궤환 루프 동작을 불안정하게 만든다. 즉, 클록 신호 CLK가 판독 신호 RD와 동기되지 않을 때 쉬프트 레지스터(219)는 잘못된 데이타를 뽑아내게 된다. 그러한 잘못된 데이타는 결국 DFE(215)의 판정 오류 또는 궤환 루프의 이탈을 일으킨다.

에러 정정 과정은 데이타 판독 속도에 영향을 미친다. 종래의 에러 정정 장치는 데이타 저장 제어 장치에 의해 생성된 디지탈 신호에 에러 정정 코드(ECC)를 사용하여 에러를 정정하고, 에러가 정정된 데이타는 외부 인터페이스를 거쳐 외부 장치에 공급된다. 광 디스크와 같은 기록 매체로부터 읽혀진 데이타에 많은 에러가 있을 때에는 에러 정정 부분의 처리 시간이 길어지게 된다. 결국 에러 정정 이전의 데이타가 정정되지 않은채 남겨지게 된다. 반면에 판독 데이타 내의 에러 양이 작을 때에는 에러 정정 부분의 처리 시간이 짧아지게 된다. 결국, 에러가 정정된 데이타는 외부 장치로 보내질 준비를 하게된다.

따라서 데이타 저장 제어 장치는 제1과 제2 영역을 가지는 버퍼 메모리를 갖는다. 에러 정정 전의 데이타는 일시적으로 제1 데이타 영역에 기록되어진다. 에러 정정 장치는 제1 데이타 영역으로부터 데이타를 읽어들이고, 그 데이타에 에러 정정기능을 실행하여 에러가 정정된 데이타를 제2 데이타 영역에 저장한다. 외부의 인터페이스가 제2 데이타 영역으로부터 에러가 정정된 데이타를 읽어들이고 그 데이타를 외부 장치에 공급한다. 버퍼 메모리중 제1 데이타 영역의 용량은 에러 정정 전의 데이타에 에러 량이 최대라는 가정하에 판단된다(가장 긴 에러 정정 시간). 제2 데이타 영역의 용량은 에러가 최소라는 가정하에서 판단된다(가장 짧은 에러 정정 시간). 이러한 방법으로 메모리 용량을 정하는 것은 버퍼 메모리의 영역을 증가시킬 뿐만 아니라 여분이 생기게된다. 따라서 버퍼 메모리의 영역을 줄일 필요가 있다. 그러나 버퍼 메모리의 영역을 축소시킴에 따라 오버 플로우의 발생율이 증가하게 된다. 제1과 제2 데이타 영역에 오버 플로우가 발생하면 그곳에 저장된 데이타 위에 새로운 데이타가 겹쳐져서 쓰여지게 된다. 이것은 데이타가 기록매체로부터 다시 읽혀질 것을 요구한다. 이러한 경우 판독 시간을 더 길게 만들면서 기록 매체의 동작 시스템을 제어할 필요가 있다.

따라서 상기의 데이타 판독 속도를 향상시키는 신호 처리기를 제공하는 것이 본발명의 제1의 목적이다.

향상된 데이타 판독 속도와 축소된 버퍼 메모리 크기를 갖는 에러 정정 장치를 제공하는 것이 본발명의 제2의 목적이다.

도 1은 제1의 종래 판정 궤환 이퀄라이저(DFE)의 개략적인 블럭도.

도 2는 제2의 종래 DFE의 개략적인 블럭도.

도 3은 종래의 신호 처리기.

도 4는 도 3에 나타난 신호 처리기 중 DFE와 PLL의 개략적인 블럭도.

도 5는 기록 매체 상 섹터의 종래 기록 포맷을 도시한 도면.

도 6은 하드 디스크 장치의 개략적인 블럭도.

도 7은 도 6에 나타난 하드 디스크 장치 중 신호 처리기의 개략적인 블럭도.

도 8은 도 7의 신호 처리기 내에 있는 것으로서, 본 발명의 제1 실시예에 따른 DFE의 개략적인 블럭도.

도 9은 도 8에 나타난 DFE 궤환 루프의 이탈을 설명하는 신호 파형도.

도 10은 도 8에 나타난 DFE의 상태 천이를 나타내는 제1 도면.

도 11은 도 8에 나타난 DFE의 동작을 설명하는 제1 도면.

도 12는 도 8에 나타난 DFE의 상태 천이를 나타내는 제2 도면.

도 13은 도 8에 나타난 DFE의 동작을 설명하는 제2 도면.

도 14는 도 8에 나타난 DFE의 상태 천이를 나타내는 제3 도면.

도 15는 도 8에 나타난 DFE의 동작을 설명하는 제3 신호 파형도.

도 16은 본 발명의 제2 실시예에 따른 DFE의 개략적인 블럭도.

도 17은 본 발명의 제3 실시예에 따른 DFE의 개략적인 블럭도.

도 18은 도 17에 나타난 DFE 중 상태 머신의 상태 천이도.

도 19는 도 17에 나타난 DFE 중 디코더의 회로도.

도 20은 도 17에 나타난 DFE 중 에러 검출기의 입력/출력 데이타를 기술하는 제1 도면.

도 21은 도 17에 나타난 DFE 중 에러 검출기의 입력/출력 데이타를 기술하는 제2 도면.

도 22는 도 17에 나타난 DFE 중 에러 검출기의 입력/출력 데이타를 기술하는 제3 도면.

도 23은 도 17에 나타난 DFE 중 에러 검출기의 입력/출력 데이타를 기술하는 제4 도면.

도 24는 도 17에 나타난 DFE의 동작을 설명하는 제1 신호 파형도.

도 25는 도 17에 나타난 DFE의 동작을 설명하는 제2 신호 파형도.

도 26은 본 발명의 제4 실시예에 따른 신호 처리기의 개략적인 블럭도.

도 27은 판독 신호의 데이타 포맷을 나타내는 도면.

도 28은 본 발명의 제5 실시예에 따른 신호 처리기의 개략적인 블럭도.

도 29는 본 발명의 제6 실시예에 따른 신호 처리기의 개략적인 블럭도.

도 30은 본 발명의 제6 실시예에 있어서, 네 번째 중 첫 번째 변형에 따른 신호 처리기를 나타내는 개략적인 블럭도.

도 31은 본 발명의 여섯 번째 실시예에 있어서, 네 번째 중 두 번째 변형에 따른 신호 처리기를 타나태는 개략적인 블럭도.

도 32는 본 발명의 일곱 번째 실시예에 따른 신호 처리기의 개략적인 블럭도.

도 33a는 도 32의 신호 처리기에 있어서, 제로 위상 재개 회로의 개략적인 블럭도.

도 33b는 도 33a의 제로 위상 재개 회로 중 위상차 검출기의 개략적인 블럭도.

도 33c는 도 33a의 제로 위상 재개 회로 중 패턴 판별기의 개략적인 블럭도.

도 33d는 도 33a의 제로 위상 재개 회로 중 기울기 계산기의 개략적인 블럭도.

도 34는 도 33a의 제로 위상 재개 회로 중 VCO에 의해 생성된 클록 신호의 신호 파형도.

도 35는 도 33a에 나타난 제로 위상 재개 회로의 동작을 설명하는 신호 파형도.

도 36은 도 32에 나타난 신호 처리기의 TR-PLL과 상기 제로 위상 재개 회로의 제어 타이밍을 설명하는 제1 신호 파형도.

도 37은 도 32에 나타난 신호 처리기의 TR-PLL과 상기 제로 위상 재개 회로의 제어 타이밍을 설명하는 제2 신호 파형도.

도 38은 본 발명의 제8 실시예에 따른 신호 처리기의 개략적인 블럭도.

도 39a는 도 38에 나타난 신호 처리기의 동작 회로와 디코더의 개략적인 블럭도.

도 39b는 도 39a에 나타난 동작 회로 중 제어 회로의 개략적인 블럭도.

도 39c는 상기 디코더의 개략적인 블럭도.

도 40은 도 39a의 동작 회로에 의해 발생된 상관 함수 값과 상기 클록 신호의 위상 편차 간의 관계를 설명하는 특성도.

도 41은 도 39a의 작동 회로 중 가산기의 동작을 설명하는 도면.

도 42는 프리앰블 신호와 시스템 클록 신호 간 위상 차이와 비교 레벨 사이의 관계를 설명하는 그래프.

도 43는 도 39a에 나타난 동작 회로 중 비교기의 동작을 설명하는 도면.

도 44는 도 38의 신호 처리기 중 제로 위상 재개 회로의 동작을 설명하는 신호 파형도.

도 45는 도 38의 신호 처리기 중 DFE와 ADC의 개략적인 블럭도.

도 46은 도 45의 ADC에 공급되는 시스템 클록 신호와 주파수 분주된 클록 신호를 나타내는 신호 파형도.

도 47은 도 45에 나타난 ADC의 동작을 도시한 신호 파형도.

도 48은 도 45에 나타난 ADC의 주 ADC와 종속 ADC의 작동 범위를 설명하는 도면.

도 49는 본 발명의 제9 실시예에 따른 DFE의 개략적인 블럭도.

도 50은 도 49에 나타난 DFE의 동작을 기술하는 신호 파형도.

도 51은 본 발명의 제10 실시예에 따른 DFE의 개략적인 블럭도.

도 52는 도 51에 나타난 DFE의 동작을 기술하는 신호 파형도.

도 53은 본 발명의 제11 실시예에 따른 신호 처리기의 개략적인 블럭도.

도 54a와 도 54b는 도 53의 신호 처리기 중 타이밍 제어기의 동작을 보여주는 신호 파형도.

도 55는 본 발명의 제12 실시예에 따른 신호 처리기의 개략적인 블럭도.

도 56a와 도 56b는 도 55의 신호 처리기 중 타이밍 제어기의 동작을 보여주는 신호 파형도.

도 57은 본 발명의 제13 실시예에 따른 DFE의 개략적인 블럭도.

도 58은 본 발명의 제14 실시예에 따른 신호 처리기의 개략적인 블럭도.

도 59는 도 58의 신호 처리기 중 DFE, TR-PLL과 SB 검출기의 개략적인 블럭도.

도 60은 도 58의 신호 처리기 중 사용된 동기 바이트의 패턴을 도시한 도면.

도 61은 도 58에 나타난 신호 처리기의 동작을 설명하는 신호 파형도.

도 62는 본 발명의 제14 실시예에 대한 변형에 있어서, DFE와 SB 검출기의 개략적인 블럭도.

도 63은 본 발명의 제15 실시예에 따른 광 디스크 제어 장치의 개략적인 블럭도.

도 64는 도 63의 광 디스크 제어 장치 중 광 디스크 제어기의 개략적인 블럭도.

도 65는 도 64의 광 디스크 제어기 중 에러 정정 회로 부의 개략적인 블럭도.

도 66은 도 64의 광 디스크 제어기 중 정정 성능 제어기의 개략적인 블럭도.

도 67은 도 64의 디스크 제어기 중 메모리 버퍼의 메모리 영역을 나타내는 도면.

도 68은 광 디스크 데이타 1 섹터의 데이타 레이아웃을 나타내는 도면.

도 69도 본 발명의 제15 실시예에 대한 변형에 있어서, 정정 성능 제어기의 개략적인 블럭도.

<도면에 대한 부호의 간단한 설명 >

12 : 전치 필터(Prefilter)

13 : 가산기(Adder)

14 : 판정 부(Decision unit)

24 : 램(RAM)

25 : 디지탈/아날로그 변환기(DAC)

48 : 판정 궤환 이퀄라이저(DFE)

61 : 레지스터

66 : 어드레스 변환부

67 : 이탈 감시 회로

68 : 선택기

65 : 궤환(FB) 필터

본 발명의 제1 특징은 판정 궤환 이퀄라이저를 제어하는 방법을 제공하는 것이다. 우선, 입력 신호와 궤환 신호를 사용하여 동작 신호가 발생되고, 그 동작 신호는 정해진 기준에 따라 해석되어져서 판정 신호를 발생시킨다. 상기 판정 신호는 쉬프트 레지스터에 저장된다. 상기 궤환 신호는 판정 신호를 사용하여 발생되어 진다. 그리고나서는 상기 판정 신호를 포함해서 쉬프트 레지스터의 내용이 검사된다.

본 발명의 제2 특징은 판정 궤환 이퀄라이저를 제어하는 방법을 제공하는 것이다. 우선, 동작 신호가 입력 신호와 궤환 신호를 이용하여 만들어지고, 그 동작 신호는 정해진 기준에 따라 해석되어져서 판정 신호를 발생시킨다. 상기 판정 신호는 쉬프트 레지스터에 저장되고 상기 궤환 신호는 상기 판정 신호를 사용해서 만들어진다. 이어서, 궤환 신호의 초기치가 입력 신호를 사용해서 계산되어지고, 상기 쉬프트 레지스터는 그 초기치를 사용해서 프리셋 된다.

본 발명의 제3 특징은 판정 궤환 이퀄라이저를 제공하는 것인데, 그 판정 궤환 이퀄라이저는 입력 신호를 수신하고 그 입력 신호를 필터링해서 필터링된 입력 신호를 발생시키는 전치필터를 포함하고 있다. 가산기는 궤환 신호와 상기 필터링된 입력 신호를 수신하여 그 필터링된 입력 신호와 상기 궤환 신호를 더함으로써 합산된 신호를 발생시킨다. 판정 부는 상기 합산된 신호를 수신하고 그 합산된 신호를 정해진 기준에 따라 해석해서 판정 신호를 발생시킨다. 쉬프트 레지스터는 상기 판정 신호를 저장한다. 궤환 신호 발생기는 상기 판정 신호를 사용해서 궤환 신호를 만들어 낸다. 감시 회로는 상기 판정 신호를 포함해서 상기 쉬프트 레지스터의 내용을 검사한다.

본 발명의 제4 특징은 신호 처리기를 제공하는데, 그 신호 처리기는 기록 매체로부터 읽혀진 판독 신호의 파형을 등화 시키고, 파형이 등화된 판독 신호를 발생시키는 판정 궤환 이퀄라이저를 포함하고 있다. 전치필터는 상기 판독 신호를 필터링하고 필터링된 판독 신호를 발생시킨다. 가산기는 궤환 신호와 상기 필터링된 판독 신호를 더하여 합산된 신호를 만들어 낸다. 판정 부는 상기 합산된 신호를 수신하고 그 수신된 신호를 정해진 기준에 따라 해석해서 판정 신호를 발생시킨다. 쉬프트 레지스터는 상기 판정 신호를 기준 클록 신호에 따라서 샘플링하고, 그 샘플링된 데이타를 저장한다. 상기 파형이 등화된 판독 신호는 상기 쉬프트 레지스터로부터 출력된다. 궤환 필터는 쉬프트 레지스터에 저장된 샘플링 데이타를 수신하고, 그 샘플링 데이타를 이용하여 궤환 신호를 만들어 낸다. 전환 스위치는 필터링된 판독 신호와 합산된 신호를 수신하고, 상기 필터링된 판독 신호와 합산된 신호 중 어느 하나를 선택하게 된다. A/D 변환기는 필터링된 판독 신호와 합산된 신호 중에서 선택된 신호를 기준 클록 신호에 따라서 디지탈 신호로 변환시킨다. 디지탈 동작 회로는 A/D 변환기로부터 디지탈 신호를 수신하고, 그 디지탈 신호를 이용하여 초기 샘플링 데이타를 발생시키며 그 초기 샘플링 데이타를 쉬프트 레지스터에 미리 저장시킨다.

본 발명의 제5 특징은 판정 궤환 이퀄라이저를 제공하는데, 그 판정 궤환 이퀄라이저는 입력 신호를 필터링하고 그 필터링된 입력 신호를 발생시키는 전치필터를 포함하고 있다. 가산기는 궤환 신호와 필터링된 입력 신호를 더하여 합산된 신호를 발생시킨다. 판정 부는 상기 합산된 신호를 정해진 기준에 따라 해석해서 판정 신호를 만들어 낸다. 쉬프트 레지스터는 상기 판정 신호를 기준 클록 신호에 따라 샘플링하고, 그 샘플링 데이타를 저장한다. 궤환 필터는 쉬프트 레지스터에 저장된 샘플링 데이타를 수신하고, 그 샘플링 데이타를 이용하여 궤환 신호를 만들어 낸다. 이상 검출기는 입력 신호 내의 이상을 검출하고 그 이상 검출 신호를 궤환 필터에 공급한다. 상기 이상 검출 신호에 응하여 궤환 필터는 궤환 신호의 발생을 정지시킨다.

본 발명의 제6 특징은 신호 처리기를 제공하는데, 그 신호 처리기는 프리앰블 신호를 포함한 기록 매체로부터의 판독 신호를 증폭시켜서 증폭된 판독 신호를 발생시키는 가변 이득 증폭기를 포함하고 있다. 판정 궤환 이퀄라이저는 상기 증폭된 판독 신호의 파형을 기준 클록 신호에 따라 등화시켜 파형이 등화된 판독 신호를 발생시키고, 증폭된 판독 신호와 궤환 신호를 더해 합산된 신호를 발생시키며, 그 합산된 신호를 정해진 기준에 따라 해석해서 판정 신호를 발생시키고, 그 판정 신호를 이용하여 궤환 신호를 발생시킨다. 에러 계산 회로는 합산된 신호와 판정 신호 사이의 에러를 계산해서 에러 신호를 발생시킨다. 자동 이득 제어부는 에러 계산 회로로부터 에러 신호를 수신하고, 그 에러 신호에 근거하여 이득 제어 신호를 발생시킨다. 상기 이득 제어 신호는 VGA의 이득을 제어한다. PLL 회로는 에러 계산 회로로부터 에러 신호를 수신하고, 그 에러 신호를 이용하여 기준 클록 신호를 발생시킨다. 이상 검출기는 VGA로부터 증폭된 판독 신호를 수신해서 그 증폭된 판독 신호 내의 이상 여부를 검출하며, 그 검출 결과에 근거해서 판정 궤환 이퀄라이저와 AGC, 그리고 PLL을 제어하게 된다.

본 발명의 제7 특징은 신호 처리기를 제공하는데, 그 신호 처리기는 기록 매체로부터 읽혀진 판독 신호를 수신하고, 기준 클록 신호에 따라 그 판독 신호의 파형을 등화시켜 파형이 등화된 판독 신호를 발생시키는 판정 궤환 이퀄라이저를 포함하고 있다. 상기 판정 궤환 이퀄라이저는 상기 판독 신호를 필터링하여 필터링된 판독 신호를 발생시키는 전치필터를 포함한다. 하나의 가산기는 궤환 신호와 필터링된 판독 신호를 합산하고 그 합산된 신호를 발생시킨다. 판정부는 그 합산된 신호를 정해진 기준에 의해 해석하고 그결과에 따라 판정 신호를 발생시킨다. 쉬프트 레지스터는 기준 클록 신호에 따라 판정부로부터 출력된 판정신호를 샘플링하여 샘플링 데이타를 저장한다. 상기 파형이 등화된 판독 신호는 레지스터의 출력이 된다. 궤환 필터는 그 쉬프트 레지스터에 저장된 샘플링 데이타를 수신하고 그 샘플링 데이타를 사용해서 궤환 신호를 발생시킨다. 제어기는 일정간격으로 궤환 필터 내에서 상기 샘플링 데이타를 프리셋 시킨다.

본 발명의 제8 특징은 판정 궤환 이퀄라이저를 제공하는 것인데, 그 판정 궤환 이퀄라이저는 입력 신호를 필터링하여, 그 필터링된 입력 신호를 발생시키기 위한 전치 필터(12)를 포함하고 있다. 가산기는 궤환 신호와 상기 필터링된 입력 신호를 더하여 합산한 신호를 발생시킨다. 판정부는 그 합산된 신호를 수신하고, 정해진 기준에 따라 그 합산 신호를 해석해서 판정 신호를 발생시킨다. 쉬프트 레지스터는 상기 판정 신호를 기준 클록 신호에 따라 샘플링하여 그 샘플링 데이타를 저장한다. 메모리 회로는 복수 개의 샘플링 데이타를 저장한다. 쉬프트 레지스터에 저장된 샘플링 데이타에 해당하는 복수 개의 샘플링 데이타 중 어느 하나가 메모리 회로로부터 읽혀진다. 그 회로는 상기 판독 샘플링 데이타를 사용하여 궤환 신호를 발생시킨다. 재기록 회로는 메모리 회로에 저장된 복수 개의 샘플링 데이타를 재기록한다.

본 발명의 제9 특징은 데이타 판독 방법을 제공하는 것이다. 우선, 기록 매체로부터 프리앰블 신호를 포함한 판독 신호와 동기 바이트 신호를 읽어 들인다. 상기 프리앰블 신호를 사용해서 그 프리앰블 신호와 동기된 클록 신호를 만들고, 그 클록 신호를 사용해서 판독 신호가 샘플링되어 재생된 신호를 발생시킨다. 그리고 나서 동기 바이트 신호를 상기 클록 신호와 비교하여 그 동기 바이트 신호와 동기된 새로운 클록 신호를 발생시킨다.

본 발명의 제10 특징은 데이타 판독 장치를 제공하는 것인데, 그 데이타 판독 장치는 클록 신호에 따라 기록 매체로부터 읽은 판독 신호를 샘플링하기 위한 파형 이퀄라이저를 포함하고 있다. 상기 판독 신호는 프리앰블 신호와 동기 바이트 신호를 포함한다. PLL 회로는 프리앰블 신호를 사용해서 그와 동기된 클록 신호를 발생시킨다. 상기 PLL 회로는 상기 동기 바이트 신호를 상기 클록 신호와 비교하고, 그 동기 바이트 비교 신호에 근거해서 동기 바이트 신호와 동기된 새로운 클록 신호를 발생시킨다.

본 발명의 제11 특징은 에러 정정 장치를 제어하는 방법을 제공하는 것이다. 우선, 정해진 처리 속도로 에러가 정정된다. 그리고 나서 에러가 정정되는 동안 에러 정정 장치의 부하(load)가 검출되고, 상기 정해진 처리 속도가 그 검출된 부하에 따라서 변경되어진다.

본 발명의 제12 특징은 에러 정정 장치를 제어하는 방법을 제공하는 것이다. 우선, 정정되지 않은 데이타가 제1 메모리 장치로부터 읽혀지고, 정정되지 않은 데이타는 정해진 속도로 정정된다. 정정된 데이타는 상기 제1 메모리 장치와 제2 메모리 장치 중 어느 하나에 저장된다. 그리고 나서 에러를 정정하는 동안 에러 정정 장치의 부하가 검출되고, 상기의 정해진 처리 속도는 그 검출된 부하에 따라서 변경되어 진다.

본 발명의 제13 특징은 에러 정정 장치의 제어 방법을 제공하는 것이다. 우선, 정정되지 않은 데이타를 제1 메모리 장치로부터 읽어 들여서 그 미정정 데이타를 정정한다. 정정된 데이타는 제1 메모리 장치와 제2 메모리 장치 중 어느 하나에 저장된다. 예정된 판독 속도로 제1 메모리 장치와 제2 메모리 장치 중 어느 하나로부터 정정된 데이타를 읽어 들인다. 그리고 나서 에러를 정정하는 동안 에러 정정 장치의 부하가 검출되고, 상기의 예정된 판독 속도가 그 검출된 부하에 따라서 변경되어 진다.

본 발명의 제14 특징은 미정정된 데이타에 예정된 처리 속도로 에러 정정 기능을 수행하고, 그 정정된 데이타를 제1 메모리 장치와 제2 메모리 장치 중 어느 하나에 저장하는 에러 정정 회로를 포함하는 에러 정정 장치를 제공하고 있다. 제어기는 에러 정정 회로의 부하(load)를 검출하고, 그 검출된 부하에 따라서 예정된 처리 속도를 제어하는 제어 신호를 발생시킨다.

본 발명의 제15 특징은 에러 정정 장치를 제공하는 것인데, 그 에러 정정 장치는 제1 메모리 장치로부터 읽혀진 미정정 데이타를 수신하고, 그 미정정 데이타에 에러 정정 기능을 수행하며, 정정된 데이타를 제1 메모리 장치와 제2 메모리 장치 중 어느 하나에 저장하는 에러 정정 회로를 포함하고 있다. 인터페이스 회로는 제1과 제2 메모리 장치 중 어느 하나로부터 읽혀진 정정 데이타를 예정된 속도로 읽어 들인다. 제어기는 상기 에러 정정 회로의 부하(load)를 검출하고, 그 검출된 부하에 따라서 예정된 속도를 제어하는 제어 신호를 발생시킨다.

본 발명의 제16 특징은 제어 회로를 포함하고 있다는 것인데, 상기 제어 회로는 예정된 처리 속도로 에러를 정정하는 에러 정정 장치의 기능을 제어하게 된다. 상기 제어 회로는 에러 정정 장치에 연결된 부하(load) 검출기를 포함하고 있는데, 그 부하 검출기는 에러를 정정하는 동안 에러 정정 장치의 부하를 검출하기 위한 것이다. 성능 제어기는 상기의 검출된 부하에 따라서 예정된 처리 속도를 제어하기 위한 제어 신호를 발생시킨다.

본 발명의 제17 특징은 에러 정정 장치의 성능을 제어하는 제어 회로를 제공하는 것인데, 상기의 에러 정정 장치는 제1 메모리 장치로부터 읽혀진 미정정 데이타를 수신하여 그 미정정 데이타를 정정하고, 그 정정된 데이타를 제1 메모리 장치와 제2 메모리 장치 중 어느 하나에 저장한다. 제1과 제2 메모리 장치 중 어느 하나에 저장된 상기의 정정 데이타를 예정된 속도로 읽어들인다. 상기의 제어 회로는 에러 정정 장치에 연결된 부하(load) 검출기를 포함하고 있는데, 그 부하 검출기는 에러를 정정하는 동안 에러 정정 장치의 부하를 검출한다. 성능 제어기는 상기 검출된 부하에 따라서 예정된 판독 속도를 제어하는 제어 신호를 발생시킨다.

본 발명의 다른 특징과 장점은 첨부된 도면과 함께 본 발명의 원리를 예를 들어 설명하고 있는 다음의 설명으로부터 명확해질 것이다.

〈제1 실시예〉

도 6은 하드 디스크 장치의 개략적인 블럭도이다. 상기 하드 디스크 장치(31)는 호스트 컴퓨터(32)로부터 데이타를 수신하고, 호스트 컴퓨터(32)로부터의 기록 명령에 따라 그 데이타를 자기 디스크(33)에 기록한다. 상기 하드 디스크 장치(31)는 자기 디스크(33)로부터 데이타를 읽어들이고, 호스트 컴퓨터로부터의 판독 명령에 따라 상기 데이타를 호스트 컴퓨터(32)에 제공한다.

상기 하드 디스크 장치(31)는 자기 디스크(33), 제1 모터 M1과 제2 모터 M2, 헤드 부분(34), 신호 처리기(35), 서보 회로(36), 마이크로프로세서부(MPU)(37), 메모리(RAM)(38), 하드 디스크 제어기(HDC)와 인터페이스 회로(40)로 구성되어 있으며, 이 모든 부분들은 버스(41)에 연결되어 있다.

상기 자기 디스크(33)는 제1 모터 M1에 의해 일정한 속도로 회전된다. 상기 헤드 부분(34)은 제2 모터 M2에 의해 자기 디스크(33)의 방사상 방향으로 이동되어 진다. 상기 헤드 부분(34)은 자기 디스크(33)에 기록된 정보를 판독하고, 아날로그 판독 신호 RD를 신호 처리기(35)에 공급한다.

상기 신호 처리기(판독/기록 채널 IC)는 상기 판독 신호 RD와 동기된 샘플링을 통해 그 판독 신호 RD를 디지탈 신호로 변환시킨다. 상기 신호 처리기(35)는 디지탈 신호를 부호화하여 부호화된 데이타를 발생시킨다.

상기 서보 회로(36)는 자기 디스크(33)가 일정한 속도로 회전하도록 제1 모터 M1을 제어한다. 상기 서보 회로(36)는 신호 처리기(35)로부터 부호화된 데이타를 수신하고, 그 부호화된 데이타 내에 포함된 서보 정보에 따라 목표 트랙을 트래킹하도록 제2 모터 M2를 제어한다.

상기 MPU(37)는 RAM(38)에 저장된 프로그램에 따라 호스트 컴퓨터(32)로부터의 기록/판독 처리 등의 명령을 해석하여 제어 신호를 출력한다. 상기 HDC(39)는 MPU로부터 제어 신호를 수신하여 상기 신호 처리기(35)와 서보 회로(36)를 제어한다. 상기 HDC(39)는 또한 상기 신호 처리기(35)로부터 디지탈 신호를 수신하여 미리 정해진 바이트 수를 갖는 섹터 데이타를 발생시킨다. 더욱 바람직하게는, 상기 HDC(39)가 섹터 단위의 에러 정정에 기초한 ECC(에러 정정 코드)를 수행하고 에러가 정정된 데이타를 버스(41)를 통하여 인터페이스 회로(40)에 공급한다는 것이다. 상기 인터페이스 회로(40)는 상기 HDC(39)의 출력 데이타를 미리 정해진 프로토콜에 따른 데이타로 변환시켜서 그 판독 데이타를 호스트 컴퓨터(32)에 공급한다.

상기 HDC(39)는 인터페이스 회로(40)를 거쳐 호스트 컴퓨터(32)로부터의 기록 데이타를 수신하고, 에러가 정정된 데이타를 기록 데이타에 첨부시킨다. 상기 신호 처리기(35)는 HDC(39)로부터의 출력 데이타를 헤드 부분(34)을 경유하여 자기 디스크(33) 상에 기록한다.

도 7은 상기 신호 처리기(35)의 개략적인 블럭도이다.

기록 동작

스크램블러(43)는 MPU(37)로부터의 기록 데이타를 인터페이스 회로(42)를 통하여 수신하고, 그 기록 데이타의 비트 순서를 미리 정해진 프로토콜에 따라 변경시킴으로써 스크램블된 데이타를 발생시킨다. 인코더(44)는 상기 스크램블된 데이타를 RLL〔구동 길이가 한정된 코드: 특히, RLL(1,7)〕 코드에 따라 바람직하게 부호화하고, 그 코드화된 데이타의 판독 동작을 제어하기 위해서 프리앰블 데이타를 포함한 제어 데이타를 첨부시킨다. 기록 전치 보상기(45)는 자기 디스크(33) 상에 데이타를 기록하는 타이밍을 보상시키고, 보상된 데이타를 NRZI 시스템에 따라 기록 플립플롭(F/F)에 공급한다. 상기의 타이밍 보상은 기록 정보가 인접한 자기 폴(“0” 또는 “1”에 해당하는)의 영향으로 인하여 변경되는 것을 방지하기 위해서 행해진다. 상기 기록 플립플롭(46)은 기록 전치 보상기(45)로부터의 코드화된 기록 데이타(기록 신호 WD)를 헤드 부분(34) 중 기록 헤드(34a)에 공급한다. 즉, 상기 기록 플립플롭(46)이 기록 데이타에 상당하는 전류를 코일로 된 기록 헤드(34a)에 공급한다는 것이다. 상기 기록 헤드(34a)는 상기의 전류에 따라 자기 디스크(33) 상에 자기 폴(pole)을 형성함으로써 데이타와 프리앰블 및 동기 바이트를 포함하는 기록 데이타를 자기 디스크(33) 상에 기록한다.

판독 동작

헤드 부(34)의 판독 헤드(34b)는 MR(자기 저항성) 헤드인 것이 바람직하다. 상기 판독 헤드(34b)는 가변 이득 증폭기(VGA)에 판독 신호 RD를 공급하는데, 그 판독 신호 RD는 자기 디스크(33)의 자기 폴 변화에 따른 레벨을 갖는다. 상기 VGA(47)는 상기 판독 신호 RD를 증폭시키고, 그 증폭된 판독신호를 판정 궤환 이퀄라이저(DFE)(48)에 공급한다. 상기 VGA(47)의 자동 이득 제어기(AGC)는 판독 신호의 주파수에 따라 VGA(47)의 출력 판독 신호의 크기가 미리 정해진 크기로 유지되도록 VGA(47)의 이득을 제어한다. 상기 VGA(47)와 AGC(47a)는 상기 아날로그 신호의 크기를 제어하는 제어 루프를 형성한다.

PLL 회로(49)는 상기 DFE(48)로부터 아날로그 출력 신호를 수신하고, 상기 판독 신호 RD와 동기된 클록 신호 SCK를 발생시킨다. 상기의 DFE(48)는 상기 클록 신호 SCK에 따라 VGA(47)로부터 증폭된 판독 신호의 파형을 등화시킴으로써 디지탈 신호를 발생시킨다. 디코더(50)는 DFE(48)로부터의 디지탈 신호를 상기 RLL 코드에 따라 해독하고, 그 해독된 데이타를 디스크램블러(51)에 공급한다. 상기의 디스크램블러(51)는 상기 해독된 데이타 비트를 미리 정해진 프로토콜에 따라 재분류함으로써 판독 데이타를 발생시킨다. 이 판독 데이타는 인터페이스 회로(53)를 거쳐 상기 MPU(37)에 공급된다.

제어 데이타 검출기(53)는 상기 DFE(48)로부터 디지탈 신호를 수신하고, 상기 디지탈 신호 내에 포함된 판독 제어 신호(프리앰블과 동가 바이트)와 서보 정보(서보 마크)를 검출한다. 상기 검출기(53)는 검출된 신호 및 정보에 해당하는 검출 신호를 시퀀스 제어기(54)와 MPU(37)로 보낸다. 상기 시퀀스 제어기(54)가 검출기(53)로부터는 검출 신호를, MPU(37)로부터는 기록/판독 제어 신호를 수신하고 미리 정해진 기록/판독 시퀀스에 따라 각각의 회로 (42) 내지 (53)을 제어한다. 상기 MPU(37)는 상기 신호 처리기(35)가 판독 동작을 시작하도록 지시한다. 그리고 나서 동기 바이트 검출 신호가 수신되면 상기 MPU(37)는 동기 바이트 다음에 오는 판독 데이타를 기록된 데이타로 다루어서 이 기록된 데이타를 처리한다.

도 8은 본 발명의 제1 실시예에 따른 DFE(48)의 개략적인 블럭도이다. 상기 DFE(48)는 전치필터(12), 가산기(13), 판정부(14), 쉬프트 레지스터(61)와 궤환(FB)필터(65)로 구성되어 있다. 상기 가산기(13), 판정부(14), 쉬프트 레지스터(61)와 FB필터(65)는 판정회로를 형성한다.

상기 전치필터(12)는 VGA(47)(도 7)로부터 증폭된 판독 신호를 수신하고 그 판독 신호의 S/N 비가 최대가 되도록 판독 신호를 필터링한다. 상기 가산기(13)는 전치필터(12)에서 오는 필터링된 판독 신호 S1과 FB필터(65)에서 오는 궤환 신호 S2를 합산해서 그 결과 신호 S3를 상기의 판정부(14)로 보낸다.

상기 판정부(14)는 가산기(13)로부터의 신호 S3의 전압을 기준 전압 Ref와 비교해서 “1”또는 “0”에 해당하는 판정 신호 S4를 쉬프트 레지스터(61)에 공급한다. 이와 같은 방법으로 상기 판정부(14)는 가산기(13)의 출력 신호 S3를 디지탈 신호로 변환시킨다.

상기 쉬프트 레지스터(61)는 제1과 제2의 레지스터부 (62)와(63)을 포함하고 있는데, 각각의 레지스터부는 샘플링 데이타를 저장하는 복수 개의 레지스터(64)를 가지고 있다. 상기 쉬프트 레지스터(61)에 저장된 데이타 조각의 수〔즉, 레지스터(64)의 총 수〕는 인코더(44)와 디코더(50)에서 사용된 전송 코드 법칙에 따라 결정된다. 더욱 명확하게 하자면, 제1 레지스터부(62) 내의 레지스터(64) 수는 상기 FB필터(65)의 탭 수(이 경우에는 8)에 해당한다. 제2 레지스터부(63) 내의 레지스터(64) 수는 4이다. 따라서 샘플링된 디지탈 데이타 12비트가 12개의 레지스터(64)에 저장된다.

상기 FB필터(65)는 어드레스 변환부(66), 메모리(RAM)(24), 디지탈-아날로그 변환기(DAC)(25), 이탈 감시 회로(67), 선택기(68)와 신호 레벨 발생기(69)로 구성되어 있다. 상기 어드레스 변환부(66)는 제1 레지스터부(62)로부터의 8비트 데이타를 해독하여, 그 해독 결과를 어드레스 신호로 상기 RAM(24)에 보낸다. 상기 어드레스 변환부(66)는 제1과 제2 레지스터부 (62)와 (63)으로부터의 12비트 데이타를 이탈 감시 회로(67)로 보낸다.

상기의 RAM(24)은 도 2에 나타난 RAM(24)과 동일한 구조를 가지고 있다. 상기 어드레스 변환부(66)로부터의 어드레스 신호에 따라 궤환 응답 데이타를 상기 RAM(24) 내의 한 영역(24a)(도 2 참조)으로부터 읽어 들인다. 상기 DAC(25)는 상기 궤환 응답 데이타를 아날로그 신호로 변환시키고, 그 아날로그 신호를 궤환 신호 S2로 하여 가산기(13)로 보낸다. 상기의 가산기(13), 판정부(14), 쉬프트 레지스터(61), 어드레스 변환부(66), RAM(24)과 DAC(25)는 궤환(FB) 루프를 형성한다.

상기 이탈 감시 회로(67)는 어드레스 변환부(66)로부터의 12비트 데이타에 근거하여 FB루프가 이탈하는지 여부를 결정한다. 더욱 명확하게 말하자면, 상기 이탈 감시 회로(67)는 상기 12비트 데이타가 전송 코드 법칙과 일치되지 않는 비트 시퀀스를 포함하고 있는지 검사함으로써 FB루프의 이탈 여부를 결정한다. 상기 RLL(1,7)을 근거로 인코더(44)에 의해 부호화된 데이타는 (101) 내지 (100000001) 에서 임의의 한 값을 취할 수 있다. 즉, 상기 코드화된 데이타는 한 개의 “0”내지 일곱 개의 “0”시리즈를 갖는다. 따라서 여덟 또는 더 많은 “0”의 시리즈를 갖는 데이타가 쉬프트 레지스터(61)에 저장될 때, 그 데이타는 에러를 포함하게 된다.

상기 FB루프가 이탈하고 있다고 이탈 감시 회로(67)가 판단한 때에는 이탈 감시 회로(67)가 “0”의 값을 갖는 선택 신호 SEL을 선택기(68)에 공급한다. 상기 FB루프가 이탈하고 있다고 이탈 감시 회로(67)가 결정하고, 판정부(14)로부터의 판정 신호 S4가 “1”의 값으로 고정되면 상기 이탈 감시 회로(67)는 “1”의 값을 갖는 선택 신호 SEL을 출력시킨다. 상기 FB루프가 이탈하고 있다고 이탈 감시 회로(67)가 결정하고, 판정부(14)로부터의 판정 신호 S4가 “0”의 값으로 고정되면 상기 이탈 감시 회로(67)는 “2”의 값을 갖는 선택 신호 SEL을 출력시킨다.

상기 선택기(68)는 복수 개(이 경우, 3개)의 서로 다른 기준 전압 Ref1, Ref2 와 Ref3를 신호 레벨 발생기(69)로부터 수신한다. 상기 판정부(14)가 기준 전압을 사용하고 있기 때문에 상기 신호 레벨 발생기(69)는 복수 개의 기준 전압을 발생시킨다. 상기 판정부(14)가 기준 전압 대신에 기준 전류를 사용하면 상기 신호 레벨 발생기(69)는 복수 개의 기준 전류를 발생시킬 것이다.제1 기준 전압 Ref1은 판정부(14)에 대한 입력 신호의 중간 전압(최대 전압＋최소 전압／2)이다. 제2 기준 전압 Ref2는 제1 기준 전압 Ref1 보다 높고, 제3 기준 전압 Ref3는 제1 기준 전압 Ref1보다 낮다.

“0” 값을 갖는 선택 신호 SEL에 따라 상기 선택기(68)는 제1 기준 전압 Ref1을 선택하고 이 기준 전압 Ref1을 상기 판정부(14)에 공급한다.“1” 값을 갖는 선택 신호 SEL에 따라 상기 선택기(68)는 제2 기준 전압 Ref2를 선택한다. “2” 값을 갖는 선택 신호 SEL에 따라 상기 선택기(68)는 제3 기준 전압 Ref3를 선택한다.

상기 판정부(14)는 기준 전압 Ref를 입력 신호 S3의 전압과 비교하고, 그 비교 결과에 따라 “1”또는 “0”의 판정 신호 S4를 출력시킨다. 상기 기준 전압 Ref〔즉 판정부(14)의 기준〕는 FB필터(65)의 FB루프 감시 결과에 따라서 변경되어 진다.

도 9는 FB루프의 이탈 상태를 보여주는 파형도이다. 본 파형도는 기록 전류, 판독 신호 RD와 가산기(13)의 출력 신호 S3의 파형을 도시하고 있다. 상기 판독 신호 RD 는 상기 전치필터(12)에 공급되는데, 그 판독 신호 RD는 기록 신호의 천이 지점〔샘플링 지점 a(k－1)과 a(k) 사이〕에서 최대 값을 가지는 로렌쯔 펄스이다. 상기 판정부(14)는 가산기(13)의 출력 신호 S3를 각 샘플링 지점 a(k－3) 내지 a(k＋2)에서 기준 전압 Ref와 비교한다.

FB루프에서의 에러 전송은 도 9에서의 실선을 점선으로 바꿈에 의해 나타나는 것과 같이 가산기(13)의 출력 신호 S3를 떨어뜨림으로써 상기 출력 신호 S3가 샘플링 지점 a(k＋1)과 a(k＋2)에서 기준 전압 Ref보다 낮은 전압으로 안정하게 된다. 결국, FB루프의 이탈을 야기하면서 상기 판정부(14)는 샘플링 지점 a(k＋1)과 a(k＋2)에서 “0”의 판정 신호 S4를 출력시킨다.

상기 DFE(48)의 동작은 도 10 내지 도 15와 관련해서 이하에서 설명하겠다. 도 10과 도 12는 상기 DFE(48)의 상태 천이를 보여주는 도면이다.

상기 DFE(48)는 상기 가산기(13)의 출력 신호 S3의 값에 따라서 그의 상태가 상태 1에서부터 상태 6으로 변화되어 간다. 도 10에 나타난“＋q”, “＋r”, “－r”과 “－q”는 출력 신호 S3의 논리 값을 가리킨다. 더욱이,“0”과 “1”은 NRZI 시스템에 따르는 DFE(48)의 출력이다. 달리 말하자면, “0”과 “1”은 판정부(14)로부터의 판정 신호 S4에 관한 FB필터 내에서의“1＋D”의 연산 결과에 대해 배타적 논리합을 행함으로써 얻어지는 값이다. 상기 “1＋D”의 연산은 현재 판정 결과와 다음 판정 결과를 합하는 것이다.

출력 신호 S3가 가장 낮을 때(Ref가 －q 또는 그 부근일 때), DFE(4)는 상태 4에 있게 된다. 이때 판정부(14)는 “0”의 판정 신호 S4를 출력시킨다. Ref가 －r이 될 때까지 출력 신호 S3가 증가하면, DFE(48)의 상태는 상태 4에서 상태 5로 변한다. 이때 판정부(14)는 상태 4에서의 “0”의 판정 신호 S4를 출력시킨다. 따라서 DFE(48)는 상태 4에서의 “0”의 판정 신호 S4와 상태 5에서의 “0”의 판정 신호 S4 상에 EOR 연산을 행한 결과로서의 “0”을 출력시킨다. 도 11에서 볼 수 있는 바와 같이, 출력 신호 S3가 기준 전압 Ref보다 높을 때(Ref는 ＋r까지), DFE(48)는 그 상태가 상태 5에서 상태 6으로 변한다. 이때, 판정부(14)는 “1”의 판정 신호 S4를 출력시키고, DFE(48)는 “1”을 출력시키거나 상태 5에서의 “0”의 판정 신호 S4와 상태 6에서의 “1”의 판정 신호 S4에 행한 EOR 연산 결과를 출력시킨다.

출력 신호 S3가 증가할 때(Ref가 ＋q로 될 때), DFE(48)는 상태 6에서 상태 1로 그 상태가 변한다. 이때 판정부(14)는 “1”의 판정 신호 S4를 출력시키고, DFE(48)는 “0”을 출력시키거나 상태 6에서의“1”의 판정 신호 S4와 상태 1에서의 “1”의 판정 신호 S4에 행한 EOR 연산 결과를 출력시킨다. Ref의 값이 ＋r이 될 때까지 출력 신호 S3가 감소하면 DFE(48)는 상태 1에서 상태 2로 그 상태가 변한다. 이때 판정부(14)는 “1”의 판정 신호 S4를 출력시키고, DFE(48)는 “0”을 출력시키거나 상태 1에서의 “1”의 판정 신호 S4와 상태 2에서의 “1”의 판정 신호 S4에 행한 EOR 연산 결과를 출력시킨다. 출력 신호 S3가 기준 전압 Ref 보다 낮을 때(Ref가 －r이 될 때까지), DFE(48)는 상태 2에서 상태 3으로 그 상태가 변한다(도 11 참조). 이때, 판정부(14)는 “0”의 판정 신호 S4를 출력시키고, DFE(48)는 “1”을 출력시키거나 상태 2에서의 “1”의 판정 신호 S4와 상태 3에서의 “0”의 판정 신호 S4에 행한 EOR 연산 결과를 출력시킨다. Ref가 －q 인 때까지 출력 신호 S3를 감소시키면 DFE(48)는 상태 3에서 상태 4로 그 상태가 변한다. 이때, 판정부(14)는 “0”의 판정 신호 S4를 출력시키고, DFE(48)는 “0”을 출력시키거나 상태 3에서의 “1”의 판정 신호 S4와 상태 4에서의 “0”의 판정 신호 S4에 행한 EOR 연산 결과를 출력시킨다.

출력 신호 S3가 상태 6에서 (Ref=＋q )이 아닌 (Ref=＋r)인 상태로 유지되면 DFE(48)는 상태 6에서 상태 2로 그 상태가 변한다. 출력 신호 S3가 상태 3에서 (Ref=－q)이 아닌 (Ref=－r)인 상태로 유지되면 DFE(48)는 상태 3에서 상태 5로 그 상태가 변화한다.

에러 전송이 일어날 때, 출력 신호 S3 상의 변화는 점점 작아진다. 이 경우에 상태 2로부터 상태 3으로의 천이는 일어나지 않게 되고 출력 신호 S3는 상태 1로 유지된다. 이때 판정부(14)는 연속적으로 “1”의 판정 신호 S4를 출력시킨다. 또한, 상태 5로부터 상태 6으로의 천이는 일어나지 않게 되고 출력 신호 S3는 상태 4로 유지된다. 이때 판정부(14)는 연속적으로 “0”의 판정 신호 S4를 출력시킨다.

이탈 감시 회로(67)가 연속적인“1”의 판정 신호 S4 출력을 검출하면 이탈 감시 회로(67)는 FB루프가 이탈하고 있다고 결정하여 “1”의 값을 갖는 선택 신호 SEL을 출력한다. 결과적으로 그 기준이 통상의 것보다 더 높게되고 상태 천이의 임계 값은 도 12에서 보는 바와 같이 상태 2 쪽으로 이동하게 된다. 따라서, 판독 신호 RD가 양의 값을 가지더라도 그 판독 신호 RD는 제2 기준 전압 Ref2와 동일하거나 그보다 낮다고 판정부(14)는 결정하게 되고, “0”의 판정 신호 S4를 출력시킨다. 결국 상태 2에서부터 상태 3으로의 천이 가능성은 도 13에서 보는 바와 같이 증가하게 된다. 이것은 판정 신호 S4 값을 고정시키는 데에서 비롯되는 FB루프의 이탈을 방지한다. 달리 말하면, 이탈 감시 회로(67)는 음의 신호에 관하여 판정부(14)의 민감도를 향상시킨다.

또 다른 예로서, 에러 전송이 일어남으로 인하여 상태 5로부터 상태 6으로의 천이가 가능하지 않게 되면 상태 5와 상태 3과 상태 4의 순환이 일어난다. 이때 판정부(14)는 연속적으로 “0”의 판정 신호 S4를 출력시킨다. 이탈 감시 회로(67)가 연속적인“0”의 판정 신호 S4 출력을 검출하면 이탈 검출 회로(67)는 FB루프가 이탈하고 있다고 결정하여 “2”의 값을 갖는 선택 신호 SEL을 출력시킨다. “2”의 값을 갖는 선택 신호에 따라서 선택기(68)는 판정부(14)에 제3의 기준 전압 Ref3를 공급한다. 결국 그 기준이 통상의 것보다 낮아지며 상태 천이의 임계 값은 도 14에서 보는 바와 같이 상태 5쪽으로 이동된다. 따라서 판정부(14)는 판독 신호 RD가 음의 값을 가지더라도 제3 기준 전압 Ref3와 크거나 같은 판독 신호 RD는 양의 값을 갖는다고 결정하여 “1”의 판정 신호 S4를 출력시킨다. 이것은 판정 신호 S4의 값을 고정시키는 데에서 비롯되는 FB루프의 이탈을 방지한다. 즉, 이탈 감시 회로(67)는 양의 값을 갖는 신호에 관하여 판정부(14)의 민감도를 향상시킨다.

〈제2 실시예〉

도 16은 본 발명의 제2 실시예에 따른 판정 궤환 이퀄라이저(DFE)의 개략적인 블럭도이다. DFE(70)는 전치필터(12), 가산기(13), 판정부(14), 쉬프트 레지스터(61)와 궤환(FB)필터(71)로 구성된다. FB필터(71)는 어드레스 변환부(66), 메모리(RAM)(24), 디지탈-아날로그 변환기(DAC)(25), 이탈 감시 회로(67), 선택기(68), 신호 레벨 발생기(72)와 가산기(73)를 포함하고 있다.

신호 레벨 발생기(72)는 각각 미리 정해진 전압 값을 갖는 제1 내지 제3의 오프셋 신호 Off1, Off2와 Off3를 발생시킨다. 판정부(14)가 기준 레벨로서 전류 레벨을 사용할 때, 신호 레벨 발생기(72)는 미리 정해진 전류값을 갖는 신호를 발생시킨다. 제2 실시예에 있어서, 제1 오프셋 신호 Off1은 “0”값을 갖는다. 제3 오프셋 신호 Off3은 제1 오프셋 신호 Off1보다 더 큰 값을 갖는다. 제2 오프셋 신호 Off2는 제1 오프셋 신호 Off1보다 작은 값(음의 값)을 갖는다. 제2와 제3 오프셋 신호 Off2 및 Off3는 동일한 절대값을 갖는 것이 더욱 좋다.

선택기(68)는 “0” 값을 갖는 선택 신호 SEL에 따라 제1 오프셋 신호 Off1을 선택한다. 나아가 선택기(68)는 “1” 값을 갖는 선택 신호 SEL에 따라 제2 오프셋 신호 Off2를 선택하고, “2” 값을 갖는 선택 신호 SEL에 따라서는 제3 오프셋 신호 Off3를 선택한다.

가산기(73)는 RAM(24)으로부터의 출력 신호(궤환 응답 데이타)와 선택기(68)로부터의 오프셋 신호 Off를 수신하여 두 신호를 합산한다. 결국 제1 내지 제3 오프셋 신호 Off1-Off3 중 어느 하나가 더해진 궤환 응답 데이타(궤환 신호 S2)가 가산기에 공급된다.

FB루프가 이탈하지 않을 때, 이탈 감시 회로(67)는 “0”의 선택 신호 SEL을 선택기(68)에 공급한다. 선택기(68)는 제1 오프셋 신호 Off1을 선택하고, 가산기(73)는 RAM(24)으로부터의 궤환 응답 데이타에 제1 오프셋 신호 Off1을 더한다. 따라서 RAM(24)으로부터의 궤환 응답 데이타는 직접 가산기(13)로 궤환된다.

FB루프가 “1”로 고정되면 이탈 감시 회로(67)는 “1”의 선택 신호 SEL을 선택기(68)에 공급한다. 선택기(68)는 제2 오프셋 신호 Off2를 선택하고, 가산기(73)는 RAM(24)으로부터의 궤환 응답 데이타에 음의 값을 갖는 제2 오프셋 신호 Off2를 더한다. 따라서, 그 값이 제2 오프셋 신호 Off2 만큼 작은 궤환 응답 데이타가 가산기(13)로 궤환된다. 즉 궤환 응답 데이타의 아날로그 신호가 음의 방향으로 오프셋된다. 이러한 오프셋은 제1 실시예에 있어서 판정부(14)의 기준 전압을 증가시키는 것에 해당한다. 이것은 판정부(14)로부터 “0”의 판정 신호 S4 출력을 용이하게 한다. 달리 말하자면, 이탈 감시 회로(67)는 음의 신호에 관하여 판정부(14)의 민감도를 향상시킨다. 이것은 판정 신호 S4의 값을 고정시키는 데에서 비롯되는 FB루프의 이탈을 방지한다. FB루프가 “0”으로 고정되면 이탈 감시 회로(67)는 “2”의 선택 신호 SEL을 선택기(68)에 공급한다. 선택기(68)는 제3 오프셋 신호 Off3를 선택하고, 가산기(73)는 RAM(24)으로부터의 궤환 응답 데이타에 양의 값을 갖는 제3 오프셋 신호 Off3를 더한다. 따라서 그 값이 제3 오프셋 신호 Off3 만큼 큰 궤환 응답 데이타가 가산기(13)로 궤환된다. 즉 궤환 응답 데이타의 아날로그 신호는 양의 방향으로 오프셋 된다. 이러한 오프셋은 제1 실시예에 있어서, 판정부(14)의 기준 전압을 감소시키는 것에 해당한다. 이것은 판정부(14)로부터 “1”의 판정 신호 S4 출력을 용이하게 한다. 달리 말하자면, 이탈 감시 회로(67)는 양의 신호에 관하여 판정부(14)의 민감도를 향상시킨다. 이것은 판정 신호 S4의 값을 고정시키는 데에서 비롯되는 FB루프의 이탈을 방지한다.

제2 실시예에 있어서, 가산기를 사용하여 궤환 응답 데이타가 오프셋 되므로 판정부의 기준을 변화시키기 위한 구조가 간단하다.

제2 실시예에 있어서, DAC(25)가 이탈 감시 회로(67)로부터의 감시 결과를 수신하고, 그 감시 결과에 따라서 주어진 값을 갖는 궤환 응답 데이타를 가산기(13)에 공급한다. 그와 같은 궤환 응답 데이타의 공급으로 판정 결과에 포함된 에러를 줄일 수 있고, FB루프의 이탈 상태를 보다 일찍 정상의 상태로 재저장한다.

제2 실시예에 있어서, 쉬프트 레지스터(61)에 저장된 샘플링 데이타에 잘못된 데이타가 부분적으로 존재한다고 판정부(14)가 결정하면 이탈 감시 회로(67)는 그 잘못된 데이타를 전송 코드 법칙에 의하여 정정한다. 이 경우, 이탈 감시 회로(67)에 의해 정정된 샘플링 데이타인 궤환 응답 데이타는 RAM(24) 내의 관련 영역으로부터 판독된다. 그 판독 궤환 응답 데이타는 DAC(25)에 공급된다. 이러한 샘플링 데이타 내에 부분적으로 존재하는 에러의 정정은 FB루프의 이탈을 방지한다.

〈제3 실시예〉

도 17은 본 발명의 제3 실시예에 따른 판정 궤환 이퀄라이저(DFE)(201)의 개략적인 블럭도이다. 상기 DFE(201)는 전치필터(12), 가산기(13), 판정부(14), 쉬프트 레지스터(61)과 궤환 (FB)필터(202)로 구성되어 있다.

쉬프트 레지스터(61)는 제1 레지스터부(62)와 제2 레지스터부(63)를 가지고 있는데, 상기 제1 레지스터부(62)는 FB필터(202)의 탭 수에 해당하는 여섯 개의 레지스터(64)를 포함하고 있으며 상기 제2 레지스터부(63)는 세 개의 레지스터(64)를 포함하고 있다. 따라서 쉬프트 레지스터(61)는 샘플링 데이타 d0 내지 d8의 9비트를 저장한다.

상기 FB필터(202)는 메모리(RAM)(24), 디지탈-아날로그 변환기(DAC)(25), 어드레스 변환부(66), 이탈 감시 회로(67), 제1과 제2 선택기(68, 203), 제1과 제2 신호 레벨 발생기(제1과 제2 발생기)(69, 204), 디코더(205), 에러 검출기(206), 상태 머신(STM)(207)과 래치(208a 내지 208c)로 구성되어 있다. 상기 어드레스 변환부(66)는 d0 내지 d5의 6비트 데이타를 제1 레지스터부(62)로부터 수신하고, 그 6비트 데이타를 어드레스 신호로 변환시킨다. 어드레스 신호에 따라 선택된 RAM(24) 내의 한 영역으로부터 궤환 응답 데이타를 읽어들이고, 그 궤환 응답 데이타는 래치(208a)를 거쳐 DAC(25)에 공급된다.

상기 이탈 감시 회로(67)는 쉬프트 레지스터(61)에 저장된 d0 내지 d8의 9비트 데이타를 수신하고, d0 내지 d8의 9비트 데이타가 전송 코드 법칙과 일치되지 않는 비트 시리즈를 포함하는지 검사함으로써 FB루프가 이탈하고 있는지를 결정한다. 이탈 감시 회로(67)는 판정 결과 신호 S71을 래치(208c)를 거쳐 STM(207)에 공급한다. FB루프가 이탈하지 않을 때, “0”의 값을 갖는 신호 S71을 출력한다. FB루프가 이탈하고 있고 판정 신호 S4가 “1”의 값을 가질 때, “1”의 값을 갖는 신호 S71을 출력한다. FB루프가 이탈하고 있고 판정 신호 S4가 “0”의 값을 가질 때, “2”의 값을 갖는 신호 S71을 출력한다.

바람직하게는 상기 디코더(205)가 도 19에서 보여지는 바와 같이 8개의 배타적 논리합(EOR) 게이트로 구성되며, 쉬프트 레지스터(61)에 저장된 d0 내지 d8의 9비트 데이타에 “1＋D”의 연산을 수행한다. 각각의 EOR 게이트(205a)는 연속적인 2비트 데이타를 수신하고, 그 2비트 데이타에 배타적 논리합 연산을 행하여 그 연산 결과(Ad0 내지 Ad7 신호에서 조합된 하나 )를 에러 검출기(206)로 보낸다. 도 20 내지 도 23에서 보는 바와 같이 에러 검출기(206)는 RLL(동작 길이가 제한된) 코드, 엄밀하게는 RLL(1,7) 코드에 따라서 Ad0 내지 Ad7의 입력 신호를 해독한다. 또한, 에러 검출기(206)는 Ad0 내지 Ad7의 입력 신호나 에러 전송에 국부(local) 에러가 있는지를 검출해서 그 검출 결과 신호 S72를 래치(208b)를 거쳐 STM(207)에 공급한다. 예를 들어, 국부 에러가 검출되면 “2”의 값(2진법으로는 “10”)을 갖는 신호 S72가 출력된다. 에러 전송이 검출되면 “3”의 값(2진법으로는 “11”)을 갖는 신호 S72가 출력된다.

Ad0 내지 Ad7의 신호 내에 두 개 또는 그 이상의 연속되는 “1”이 포함되어 있을 때 국부 에러가 발생한다. 즉, 입력 신호 S3의 레벨이 기준 레벨 Ref를 초과할 때, 판정부(14)가 “1”의 판정 신호 S4를 출력시키므로 DFE(201)의 동작이 정상일 때에는 “1”의 판정 신호 S4가 연속적으로 출력되지 않아야 한다.

Ad0 내지 Ad7의 신호가 전부 “0”또는 전부“1”일 때 에러 전송이 일어난다. 즉, 쉬프트 레지스터(61) 내에 있는 d0 내지 d8의 데이타가 “101”내지“100000001”중 어느 하나이기 때문에, DFE(201)가 정상적으로 작동될 때에는 d0 내지 d8 데이타가 전부“0”또는 전부“1”이 될 수 없다.

상기의 STM(207)은 쉬프트 레지스터(61)로부터의 신호 d0와 신호 S71 및 S72를 수신하고, 그러한 신호에 근거해서 자기 작동 상태를 변경시킨다. 상기의 신호 d0는 상기 DFE(201)의 출력 신호이다. 도 18에서 보는 바와 같이, STM(207)은 Z1 내지 Z4 상태 중 어느 한 상태를 가질 수 있다. FB루프가 고정되지 않고 DFE(201)가 정상적으로 작동하고 있을 때, STM(207)은 Z1 상태를 가지며 “0”의 값을 갖는 제1과 제2 선택 신호 SEL1 및 SEL2를 각각 제1 선택기(68)와 제2 선택기(203)에 공급한다.

도 17를 다시 참조하면, 제1 발생기(69)는 제1 내지 제3 기준 전압 Ref1, Ref2 및 Ref3를 발생시킨다. 상기 제1 기준 전압 Ref1은 판정부(14)에 대한 입력 신호의 중간 전압(최대 전압＋최소 전압／2)이다. 상기의 제2 기준 전압 Ref2는 제1 기준 전압 Ref1보다 높고, 상기의 제3 기준 전압은 제1 기준 전압 Ref1보다 낮다. “0”의 값을 갖는 제1 선택 신호 SEL1에 따라서, 제1 선택기(68)는 제1 기준 전압 Ref1을 선택한다. 제1 선택기(68)는 “1”의 값을 갖는 제1 선택 신호 SEL1에 따라서 제2 기준 전압 Ref2를 선택하고, “2”의 값을 갖는 제1 선택 신호 SEL1에 따라서 제3 기준 전압 Ref3를 선택한다.

상기 제2 발생기(204)는 제1과 제2 궤환(FB) 신호 Feed1 및 Feed2를 발생시킨다. 제1 FB신호 Feed1은 제1 기준 전압 Ref1보다 더 높은 전압(Ref1＋r)을 가지며, 제2 FB신호 Feed2는 제1 기준 전압 Ref1보다 더 낮은 전압(Ref1－r)을 갖는다(Feed1 ＞ Ref1 ＞ Feed2). 도 10에서 보는 바와 같이, “r”값은 S3 신호가 취할 수 있는 논리 값이다.

상기 제2 선택기(203)는 “0”의 값을 갖는 제2 선택 신호 SEL2에 따라 RAM(24)으로부터의 궤환 응답 데이타를 선택한다. 제2 선택기(203)는 “1”의 값을 갖는 제2 선택 신호 SEL2에 따라 제1 FB 신호 Feed1을 선택하고, “2”의 값을 갖는 제2 선택 신호 SEL2에 따라 제2 FB 신호 Feed2를 선택한다. 상기 DAC(25)는 제2 선택기(203)로부터의 선택 신호를 아날로그 신호(궤환 응답 데이타) S2로 변환시키고, 그 아날로그 신호 S2를 가산기(13)로 보낸다.

더욱 명확하게는 FB루프가 이탈하고 있지 않을 때, STM(207)이 “0”의 값을 갖는 제2 선택 신호 SEL2를 출력시켜서 RAM(24)으로부터의 궤환 응답 데이타가 가산기(13)에 공급되도록 하는 것이다.

상기의 판정 신호 S4가 일정한 값으로 고정되었을 때, STM(207)은 이탈 감시 회로(67)로부터의 S71 신호에 대한 반응으로 Z1에서 Z2로 그 상태를 변화시키고, 그 S71 신호를 제2 선택 신호 SEL2로 하여 제2 선택기(203)로 보낸다. Z2 상태에서 STM(207)은 FB루프의 궤환 량을 변화시키는 일을 한다.

예를 들어, 상기의 판정 신호 S4가 “1”로 조정되면, 제2 선택기(203)가 제1 FB 신호 Feed1을 선택하면서“1”의 값을 갖는 제2 선택 신호 SEL2가 출력된다. 결국 제1 FB 신호 Feed1을 궤환 응답 데이타로서 가산기(13)로 보낸다. 이 궤환 응답 데이타의 레벨은 판정 신호 S4가 “1”이 되었을 때, RAM(24)으로부터 DMC(25)를 거쳐 가산기(13)에 공급되는 궤환 응답 데이타의 레벨보다 작다. 따라서, 그의 상태가 상태 1에서 상태 2로 바뀌도록 DFE(201)를 강제하면서 궤환되는 양은 더 작아지게 된다(도 10 참조). 이는 제1 실시예에 있어서, 판정부(14)의 기준 전압을 증가시키는 것과 동일한 것이며, 제2 실시예에 있어서는 음의 방향으로 궤환 양을 오프셋 시키는 것과 동일한 것이다. 결국 음의 신호에 대한 판정부(14)의 민감도가 점점 커지는 것이다. 따라서 DFE(201)는 용이하게 상태 3으로 가고, 판정부(14)는 “0”의 값을 갖는 판정 신호 S4를 출력시킨다.

판정 신호 S4가 “0”으로 되었을 때, 제2 선택기(203)가 제2 FB 신호 Feed2를 선택하도록 하면서, “2”의 값을 갖는 제2 선택 신호 SEL2가 출력된다. 결과적으로 제2 FB 신호 Feed2가 궤환 응답 데이타로서 가산기(13)로 보내진다. 이 궤환 응답 데이타의 레벨은 판정 신호 S4가 “0”으로 되었을 때, RAM(24)으로부터 DMC(25)를 거쳐 가산기(13)에 공급되는 궤환 응답 데이타의 레벨보다 크다. 따라서, 궤환되는 양이 커질수록 강력하게 DFE(201)의 상태 천이가 상태 4에서 상태 5로 일어나도록 한다. 이것은 제1 실시예에 있어서 판정부(14)의 기준 전압을 감소시키는 것과 동일하며, 궤환 양을 양의 방향으로 오프셋시키는 것과 동일하다. 결국 양의 신호에 대한 판정부(14)의 민감도가 점점 커지는 것이다. 따라서, 상기 DFE(201)는 용이하게 상태 6으로 가고, 판정부(14)는 “1”의 값을 갖는 판정 신호 S4를 출력시킨다.

궤환 양의 변경이 완료되면 상기 STM(207)은 Z2 상태에서 Z3 상태로 간다. Z3 상태에서 상기 STM(207)은 판정부(14)의 기준을 변경시킨다. 판정부(14)의 신호가 고정되면 상기 STM(207)은 S71 신호를 제1 선택 신호 SEL1으로하여 제1 선택기(68)로 보낸다.

예를 들어, 판정부(14)의 신호 S4가 “1”이 되면 제1 선택기(68)가 판정부(14)에 제2 기준 전압 Ref2를 공급하게 되면서 “1”의 값을 갖는 제1 판정 신호 SEL1이 출력된다. 도 24에서 보는 바와 같이 제2 기준 전압 Ref2의 레벨은 제1 기준 전압 Ref1보다 높다. 그러므로 음의 신호에 대한 판정부(14)의 민감도를 향상시면서 판정부(14)의 기준이 더 높아지게 된다. 그에 따라 상기 DFE(201)는 용이하게 상태 3으로 가고 판정부(14)는 “0”의 값을 갖는 판정 신호 S4를 출력시킨다.

상기의 판정 신호 S4가 “0”으로 되면 “2”의 값을 갖는 제1 선택 신호 SEL1을 출력시킨다. 상기 제1 선택기(268)는 “2”의 값을 갖는 제1 선택 신호 SEL1에 따라서 제3 기준 전압 Ref3를 판정부(14)에 공급한다. 도 25에서 보는 바와 같이, 제3 기준 전압 Ref3의 레벨은 제1 기준 전압 Ref1의 레벨보다 낮다. 그러므로 양의 신호에 관한 판정부(14)의 민감도를 향상시키면서 판정부(14)의 기준은 점점 낮아진다. 이것은 판정부(14)로 하여금 “1”의 값을 갖는 판정 신호 S4를 출력하게 하면서 상기 DFE(201)가 용이하게 상태 6으로 가도록 한다.

상기의 기준 변경이 완결된 후, 상기 STM(207)은 상태 Z3에 있게 된다. 쉬프트 레지스터(61)로부터 d0 신호의 펄스를 검출한 때, 상기 STM(207)은 Z3 상태에서 Z4 상태로 변한다. 상기의 펄스 검출은 0에서 1, 또는 1에서 0과 같이 판정 신호 S4가 변한다는 것을 나타낸다. 그러므로 Z4 상태에서는 상기 STM(207)이 원래의 기준으로 돌아가고, 제1 선택기(68)에“0”의 값을 갖는 제1 선택 신호 SEL1을 공급한다. 또한 상기 STM(207)은 “0”의 값을 갖는 제2 선택 신호 SEL2를 제2 선택기(203)에 공급한다. 결과적으로, 상기 RAM(24)으로부터의 궤환 응답 데이타는 가산기(13)에 공급된다. Z4 상태에서 정해진 시간(예컨대 10 ㎳)이 경과한 후, 상기 STM(207)은 Z4 상태에서 Z1 상태로 복귀한다.

전술한 바로부터 분명하게 되는 것처럼, 제3 실시예에 있어서 상기 DFE(201)가 판정 신호 S4에 따라 그 기준과 궤환 양을 변경시켜서 DFE(201)가 빠르게 정상 상태로 돌아가게 된다.

또한, 상기 에러 검출기(206)는 쉬프트 레지스터(61) 내의 샘플링 데이타에 포함된 국부 에러를 검출한다. 따라서, DFE(201)는 그 에러에 대해서 기준과 궤환 양을 변화시키고 정상 상태로 복귀한다.

제3 실시예에 있어서, STM(207)은 Z2 상태에서 그 기준을 변화시키고 Z3 상태에서 궤환 양을 변화시키는 일을 할 수도 있다

〈제4 실시예〉

도 26은 본 발명의 제4 실시예에 따른 신호 처리기(81)의 일부분을 나타내는 개략적인 블럭도이다. 상기 신호 처리기(81)는 DFE(82), A/D 변환기(ADC)(83), 타이밍 리커버리 PLL 회로(TR-PLL)(84)와 디지탈 연산 회로(85)를 포함하고 있다. 상기 ADC(83)와 TR-PLL(84)은 제7도에 나타난 타이밍 클록 재생 PLL 회로를 형성한다. 상기 DFE((82)는 전환 스위치(제1 스위치)(86)와 개폐 스위치(제2 스위치)(87)를 포함한다.

제1 스위치(86)는 도 7에 나타난 시퀀스 제어기(54)로부터의 H레벨을 갖는 제어 신호 SG1에 따라서 전치 필터(12)의 출력 신호 S1을 ADC(83)에 공급하고, L레벨을 갖는 제어 신호 SG1에 따라서는 가산기(13)의 출력 신호 S3를 ADC(83)에 공급한다.

궤환(FB) 필터(22)와 가산기(13) 사이에 연결된 제2 스위치(87)가 시퀀스 제어기(54)로부터의 H 레벨을 갖는 제어 신호에 대해서는 개방(OFF)되고, L 레벨을 갖는 제어 신호 SG2에 대해서는 닫혀진다(ON). 제2 스위치(87)의 개폐 동작은 DFE(82)의 FB루프를 개방시키거나 폐쇄시킨다. 상기 제어 신호 SG1과 SG2는 자기 디스크(33)로부터 읽혀진 판독 신호 RD 내에 포함된 정보에 근거해서 시퀀스 제어기(54)에 의해 만들어진다.

판독 작용이 개시되면, H 레벨의 제1 제어 신호 SG1 및 제2 제어 신호 SG2는 각각 제1 스위치(86)와 제2 스위치(87)에 공급된다. 결과적으로, 상기 전치 필터(12)의 출력 신호 S1이 제1 스위치(86)를 거쳐 ADC(83)에 공급되면서 FB 루프를 개방시킨다.

상기 ADC(83)는 출력 신호 S1을 A/D 변환시키고, 디지탈 신호 S11을 디지탈 연산 회로(85)에 공급한다. 상기 연산 회로(85)는 ADC(83)로부터 디지탈 신호 S11을 수신하고, FB필터(22)의 초기 값을 발생시키며 프리앰블 데이타를 검출한다. 프리앰블 데이타를 검출하면 상기 디지탈 연산 회로(85)는 쉬프트 레지스터(15)에 초기 값을 저장한다. 상기 FB필터(22)는 쉬프트 레지스터(15) 내에 저장된 초기 값을 사용하여 궤환 응답 데이타를 발생시킨다. 그에 따라서 쉬프트 레지스터(15)의 내용은 디지탈 연산 회로(85)가 만들어낸 초기치에 의해 프리셋된다.

프리앰블 데이타를 또 다시 검출하면, 상기 디지탈 연산 회로(85)는 그 검출 신호를 시퀀스 제어기(54)에 공급한다. 검출 신호에 대한 응답으로 상기 시퀀스 제어기(54)는 L 레벨을 갖는 제어 신호 SG1과 SG2를 제1 스위치(86)와 제2 스위치(87)에 공급한다. 결국 가산기(13)의 출력 신호 S3가 제1 스위치(86)를 거쳐 ADC(83)에 공급되고, FB루프는 닫혀진다.

상기 ADC(83)는 가산기(13)의 출력 신호 S3를 A/D 변환시키고, 그 결과인 디지탈 신호를 TR-PLL(84)에 공급한다. 상기 TR-PLL(84)은 ADC(83)로부터 디지탈 신호를 수신하고, 프리앰블 신호와 동기된 기준 클록 신호 SCK를 발생시킨다. 상기 FB필터(22)는 쉬프트 레지스터(15)에 저장된 초기치를 사용하여 제2 스위치(87)를 거쳐서 궤환 응답 데이타를 가산기(13)에 공급한다. 이러한 방법으로, 궤환은 상기 궤환 응답 데이타에서 시작되며, 여기서의 궤환 응답 데이타는 상기 초기치를 사용하여 만들어진다.

제4 실시예에 있어서, 상기 FB루프는 판독 작용이 시작될 때 개방되고, 상기 디지탈 연산 회로(85)에 의해 만들어진 초기치는 쉬프트 레지스터(15)에 저장된다. 이어서, FB루프가 닫혀지고, 상기 초기치를 사용하여 만들어진 궤환 응답 데이타에서 시작된다. 따라서, 판독 작용 초기에 판독 신호 RD와 충분히 동기되지 않은 기준 클록 신호 SCK에 따라 샘플된 데이타를 사용하는 궤환은 피하는 결과, FB루프의 이탈을 방지하게 된다. 더욱이, 쉬프트 레지스터(15) 내에서 FB필터(22)의 초기치를 프리셋시키는 것은 FB루프가 안정되게 작동하는데 필요한 시간을 단축시킨다.

도 27에 도시된 바와 같이, 판독 작용 초기에 주기 패턴인 프리앰블 데이타와 동기 바이트가 데이타에 앞서서 판독된다. 그러나 상기의 TR-PLL(84)은 프리앰블 데이타의 판독 신호 RD와 동기된 기준 클록 신호 SCK를 발생시키지 못할 수도 있다. 이러한 경우 프리앰블 데이타 다음에 판독되어질 동기 바이트(SB)와 데이타는 바르게 샘플링되지 않을 수 있다. 즉, 상기 쉬프트 레지스터(15)가 판정 신호 S4를 기준 클록 신호 SCK에 맞추어 옳게 샘플링하지 않을 수 있다. 결국 잘못된 데이타가 상기 쉬프트 레지스터(15)에 저장될 것이다. 이 잘못된 데이타는 상기 FB루프의 이탈을 야기할 것이다. 전술된 바와 같이 제4 실시예에 의하면, 궤환은 판독 작용 초기에 상기의 초기치를 사용함으로써 시작되고, 그로 인하여 상기 FB루프의 이탈이 방지된다.

〈제5 실시예〉

도 28은 본 발명의 제5 실시예에 있어서, 신호 처리기(81a)의 일부분을 나타내는 개략적인 블럭도이다. 상기 신호 처리기(81a)는 DFE(82), ADC(83), 디지탈 연산 회로(88)를 가지고 있다. 상기의 연산 회로(88)는 디지탈 필터(89), 타이밍 리커버리 PLL 회로(TR-PLL)(90)와 레지스터(91)를 포함한다.

상기 디지탈 필터(89)는 ADC(83)로부터의 프리앰블 신호 상에 최적의 파형 등화를 수행하고, 필터링된 신호를 상기 TR-PLL(90)로 보낸다. 상기 TR-PLL(90)은 디지탈 필터(89)로부터 필터링된 신호를 수신하고, 기준 클록 신호 SCK를 발생시키는데, 그 기준 클록 신호 SCK의 주파수와 위상은 상기의 필터링된 신호(또는 프리앰블 신호)와 거의 일치하는 것이다.

우선 프리앰블에 해당하는 주기 패턴(예를 들면 “111000”)이 TR-PLL(90)의 레지스터(도시되지 않음)에 저장되어진다. 필터링된 신호 S12의 상기 패턴이 “111”또는 “000”일 때, 상기 TR-PLL(90)은 프리앰블을 검출한다. 즉 6T 패턴의 프리앰블은 교대적이고 주기적으로 나타나는 “111”과 “000”을 갖는다.

상기 프리앰블을 검출한 후에 TR-PLL(90)은 주파수 정합 작용을 수행한다. 주파수 정합이 완료된 후 위상 정합이 이루어진다. 따라서 그의 주파수와 위상이 상기 프리앰블의 주파수 및 위상과 거의 정합되는 기준 클록 신호 SCK가 만들어진다. 이 기준 클록 신호 SCK는 ADC(83)와 쉬프트 레지스터(15)에 공급된다. 상기 TR-PLL(90)은 레지스터(91)에 기준 클록 신호 SCK의 주파수와 위상 정합이 종료되었음을 나타내는 신호를 공급한다.

상기 레지스터(91)에는 상기 프리앰블에 근거하여 사전에 계산된 FB필터(22)의 초기치가 저장된다. TR-PLL(90)으로부터의 종료 신호에 대한 반응으로, 연산 회로(88) 내의 레지스터(91)에 저장된 상기 초기치는 DFE(82) 내의 쉬프트 레지스터(15)로 전송된다.

제5 실시예에 있어서, 상기 쉬프트 레지스터(15)는 레지스터(91)에 미리 저장된 FB필터(22)의 초기치를 사용해서 프리셋된다. 이로 인해 산술 연산을 통하여 상기의 초기치를 만들어 내야할 필요가 없어진다. 디지탈 필터(89)를 사용하여 최적의 파형 등화가 프리앰블 신호 상에 이루어지기 때문에, 그의 주파수 및 위상이 프리앰블 신호의 주파수 및 위상과 거의 정합되는 기준 클록 신호 SCK가 용이하게 생성된다.

〈제6 실시예〉

도 29는 본 발명의 제6 실시예에 따른 신호 처리기(81b) 중 일부분을 나타내는 개략적인 블럭도이다. 상기 신호 처리기(81b)는 DFE(82), ADC(83), 디지탈 신호 처리기(DSP)(92)와 전압 제어 발진기(VCO)(93)를 포함하고 있다.

상기 DSP(92)는 ADC(83)로부터의 프리앰블 신호에 최적의 파형 등화 작용을 수행하고, 필터링된 신호와 VCO(93)로부터 출력되는 기준 클록 신호 SCK간의 주파수 차이와 위상 차이를 검출한다. 상기 VCO(93)는 DSP(92)로부터 주파수 차이 및 위상 차이에 관한 검출 신호를 수신하고, 그의 주파수와 위상이 상기 검출 신호에 상당하는 기준 클록 신호 SCK를 발생시킨다.

상기 DSP(92)는 또한 FB필터(22)의 초기치를 발생시키고 그 초기치를 DFE(82) 내의 쉬프트 레지스터(15)에 저장한다. 상기 FB필터(22)는 쉬프트 레지스터(15)에 저장된 초기치를 사용하는 FB루프의 궤환 응답 데이타를 만들어낸다.

제6 실시예에 있어서, 쉬프트 레지스터(15)를 프리셋 시키고, 기준 클록 신호 SCK의 발생에 필요한 주파수 차이 및 위상 차이를 검출하는 DSP(92)를 사용하는 것은 신호 처리기(81b)를 간단하게 하고 그 신호 처리기(81b)의 영역을 축소시킨다.

도 30은 제4 내지 제6 실시예의 변형에 따른 신호 처리기를 보여주는 부분 개략 블럭도이다. 신호 처리기(81c)는 ADC(83)의 출력 신호 S11에 포함된 서보(servo) 정보 상에 최적 파형 등화 작용을 수행하고, 필터링된 신호를 서보 회로(36)에 공급한다. 상기 서보 회로(36)는 헤드부(34)의 트래킹을 ON시킨 상태로 필터링된 신호(서보 정보)에 따라 제2 모터 M2를 제어한다. 따라서 신호 처리기(81c)와 서보 회로(36)를 하나의 반도체 기판에 설치할수 있게된다. 이것이 하드 디스크 장치(31)를 간단하게 한다.

본 발명은 도 31에서 보는 바와 같이 위상 제어기(95)를 갖는 신호 처리기(81d)로 구현될 수도 있다. 이 경우, 디지탈 프로세싱에 의한 위상 제어가 가능하다.

〈제7 실시예〉

도 32는 본 발명의 제7 실시예에 따른 신호 처리기(101) 중 일부분을 나타내는 개략적 블럭도이다. 상기 신호 처리기(101)는 DFE(82), ADC(83), 디지탈 필터(102), 제로-위상 재시작 회로(103)와 타이밍 리커버리 PLL회로(TR-PLL)(104)를 가지고 있다.

상기 디지탈 필터(102)는 ADC(83)로부터의 프리앰블 신호 상에 최적 파형 등화 작용을 수행하고, 필터링된 신호 S21을 제로-위상 재시작 회로(103)로 보낸다. 상기 제로-위상 재시작 회로(103)는 상기의 필터링된 신호 S21을 사용하여 그의 위상이 판독 신호 RD의 위상과 대체적으로 정합되는 기준 클록 신호 SCK를 발생시키고, 그의 초기 클록 신호 CLK를 TR-PLL(104)에 공급한다. 상기의 TR-PLL(104)은 그의 위상이 초기 클록 신호 CLK의 위상과 거의 정합되는 기준 클록 신호 SCK를 발생시키고, 그 기준 클록 신호 SCK를 ADC(83)와 쉬프트 레지스터(15)에 공급한다.

재시작 회로(103)에 의한 초기 클록 신호 CLK를 발생시키는 것이 TR-PLL(104)의 기준 클록 신호 SCK를 발생시키는데 필요한 시간을 단축시킨다. 즉, 초기 클록 신호 CLK로부터 기준 클록 신호 SCK를 발생시키는데 필요한 시간이 ADC(83)의 출력 신호(판독 신호 RD)로부터 기준 클록 신호 SCK를 발생시키는데 필요한 시간보다 짧다는 것이다. 달리 말하면, 기준 클록 신호 SCK와 초기 클록 신호 CLK 사이의 위상 차이가 판독 신호 RD와 시스템 클록 신호 사이의 위상 차이보다 더 작다는 것이다. 기준 클록 신호 SCK와 판독 신호 RD 사이의 위상 차이가 클때에는 위상을 정합시키는데 더 많은 시간이 걸리며, 이로 인해 데이타 판독 시간이 증가하게 된다. 또한, 기준 클록 신호 SCK가 판독 신호 RD와 동상(in phase)이 될 수 없는 경우가 생길지도 모른다. 이러한 경우 판독 데이타는 정확하게 샘플링될 수 없고, 판독 과정은 반복해서 일어나지 않는다.

초기 클록 신호 CLK를 발생시키는 시간에, 상기 재시작 회로(103)는 ADC(83)의 출력 신호 S11을 샘플링하여 복수 개의 데이타를 저장한다. 상기 재시작 회로(103)는 상기의 저장된 데이타를 사용하여 프리앰블 신호의 특성을 도출해내고, 그 도출된 특성에 의해 그의 위상이 프리앰블 신호의 위상과 거의 정합되는 기준 클록 신호 SCK를 발생시킨다. 초기 클록 신호 CLK를 발생시킨 후, 상기 재시작 회로(103)는 상기의 저장된 데이타를 사용해서 쉬프트 레지스터(15)를 프리셋시킨다. 전술한 바로부터 분명한 것과 같이, 제7 실시예에 의하면 상기 DFE(82)는 초기 클록 신호 CLK가 생성될 때 프리셋된다. 이것이 상기 FB루프의 이탈을 방지한다.

도 33a는 상기 재시작 회로(103)의 개략적인 블럭도이다. 재시작 회로(103)는 4T 패턴의 프리앰블 신호에 따라 초기 클록 신호 CLK를 발생시킨다. 디지탈 필터(102)가 도 33a에서는 생략되어 있다.

상기 재시작 회로(103)는 제1 내지 제3 쉬프트 레지스터(105), (107), (110), 기울기 계산기(106), 위상차 검출기(108), 패턴 판별기(109), 레지스터(111), 위상 제어 디코더(112), 시퀀서(113), 위상 유지 레지스터(114), 클록 스위치 회로(115)와 전압 제어 발진기(VCO)(116)를 포함하고 있다.

제1 쉬프트 레지스터(105)는 제1과 제2 레지스터 (105a),(105b)를 포함하고 있는데, 이들 레지스터 각각은 클록 신호 CLK1에 따라서 복수 개의 비트(ADC(83)의 출력 신호 비트 수) 데이타를 저장하기 위한 것이다. 클록 신호 CLK1은 기준 클록 신호 SCK를 사용하여 도시되지 않은 클록 회로에 의해 발생된다.

기울기 계산기(106)는 제1 쉬프트 레지스터(105)로부터 두 개의 데이타를 수신하여, 그 두 데이타의 좌표를 연결하는 선의 기울기를 계산하고, 도 33a와 도 33d에서 보는 바와 같이 그 기울기 데이타를 제2 쉬프트 레지스터(107)에 공급한다.

제2 쉬프트 레지스터(107)는 클록 신호 CLK1에 따라서 각각 세 개의 기울기 데이타를 래치시키는 세 개의 레지스터 (107a) 내지 (107c)를 포함한다. 상기 세 개의 기울기 데이타는 기울기 계산기(106)로부터 공급된 현재의 기울기 데이타와 그 현재의 기울기 데이타에 앞서 공급된 두 개의 기울기 데이타이다. 각각의 기울기 데이타는 두 개의 연속된 샘플링 지점 사이의 기울기 값을 갖는다. 따라서 제2 쉬프트 레지스터(107)는 4개의 연속되는 샘플링 지점간 3개의 기울기 값을 가지는 3개의 기울기 데이타를 래치시킨다.

도 33a 및 도 33c에서 보는 바와 같이, 상기 패턴 판별기(109)는 제1과 제2의 판정 레벨을 포함한 일정 슬라이스(slice) 레벨 및 레지스터(105a)로부터의 래치된 데이타를 수신하고, 그 래치된 데이타의 레벨을 결정하기 위해서 그 래치된 데이타의 레벨을 제1 및 제2 판정 레벨과 비교한다. 상기 제1 판정 레벨은 제2 판정 레벨보다 크다. 예를 들면 제1 판정 레벨은 ＋α(v)로, 제2 판정 레벨은 －α(v) 로 맞춰진다. 상기의 래치된 데이타의 레벨이 제1 판정 레벨보다 클 때에는 “1”, 제1과 제2의 판정 레벨 사이에 있게 되면 “0”, 제2 판정 레벨보다 작을 때에는 “－1”의 판정 신호 S22가 각각 만들어진다.

상기의 제3 쉬프트 레지스터(110)는 클록 신호 CLK1에 따라 4개의 판정 신호 S22를 각각 래치시키는 4개의 레지스터 (101a) 내지 (101d)를 포함하고 있다. 그 4개의 판정 신호 S22는 패턴 판별기(109)로부터 공급되는 현재의 판정 신호 S22와 그에 앞서 공급되었던 3개의 판정 신호 S22이다. 따라서 제3 쉬프트 레지스터(110)는 4개의 연속되는 샘플링 지점에서 4개의 판정 신호 S22를 래치한다. 각각의 판정 신호 S22는 ADC(83)의 출력 신호 S11에 대한 4개의 샘플링 지점에 의해 형성되는 패턴이다.

상기의 위상차 검출기(108)는 도 33a 및 도 33b에서 보는 바와 같이 제2 쉬프트 레지스터(107)로부터는 3개의 기울기 데이타를, 제3 쉬프트 레지스터(110)로부터는 4개의 판정 신호를 수신하여 그 4개의 판정 신호에 근거한 하나의 기울기 데이타를 선택한다. 이러한 선택은 ADC(83)의 입력 신호(판독 신호 RD)와 기준 클록 신호 SCK 간의 위상차를 검출하게 한다. 더욱 명확히 하면, 제3 쉬프트 레지스터(110)에 래치된 4개의 판정 신호는 프리앰블 신호에 대한 4개의 샘플링 지점의 데이타이다. ADC(83)에서의 출력 신호 S11과 기준 클록 신호 SCK(샘플링 클록 신호 CLK1)간의 위상차는 샘플링 지점의 기울기인 것처럼 보인다. 즉, 두 신호가 동상(in phase)일 때에는 그 기울기는 0(zero)이다. 위상차가 증가할수록 상기 샘플링 지점의 기울기는 점점 커진다. 4개의 판정 신호에 의해 지시되는 패턴은 4T 패턴의 프리앰블 신호 “1100”에 해당한다. 따라서 프리앰블 신호와 기준 클록 신호 SCK 사이의 위상차는 “11”또는“00”에서 두 프리앰블 신호의 기울기를 검사함으로써 검출된다. 그에 따라 상기 위상차 검출기(108)는 제3 쉬프트 레지스터(110)에 래치된 4개의 연속 샘플링 지점의 패턴과 제2 쉬프트 레지스터(107)에 저장된 “11”또는“00”에서의 기울기(위상차)를 수신한다.

상기 제1 레지스터(111)는 위상차 검출기(108)로부터 선택된 기울기 데이타(위상차)를 수신하고, 그 기울기 데이타를 클록 신호 CLK1에 따라 래치시킨다. 제2 레지스터(위상 유지 레지스터)(114)는 위상 제어 디코더(112)에 의해 한 클록 먼저 발생된 샘플링 데이타에 기하여 제어 데이타를 래치시킨다.

위상 제어 디코더(112)는 제1 레지스터(111)에 래치된 기울기 데이타와 제2 레지스터(114)에 래치된 제어 데이타를 수신하고 시퀀서(113)의 제어로 두 데이타를 해독함으로써 제어 데이타를 발생시킨다. 즉, 위상 제어 디코더(112)는 제1 레지스터(111)에 래치된 현재의 기울기 데이타와 그에 앞서 발생된 제어 데이타를 사용하여 제어 데이타를 발생시킨다.

클록 스위치 회로(115)는 제2 레지스터(114)에 래치된 제어 데이타와 VCO(116)에 의해 발생되는 복수 개(이경우에는 여섯 개)의 클록 신호 CK1 내지 CK6를 수신하고, 상기 제어 데이타에 의존하여 그 클록 신호 중 하나를 기준 클록 신호 SCK로 선택한다. 도 34에서 보는 바와 같이 클록 신호 CK1 내지 CK6 는 동일한 주파수와 다른 위상을 가지고 있다. 상기 VCO(116)는 제1 클록 신호 CK1의 한 주기를 동일하게(여섯 부분) 나누고, 그 주기의 동일 구간만큼 그 위상이 하나씩 이동된 다섯 개의 클록 신호 CK2 내지 CK6를 발생시킨다. 제2 내지 제4 클록 신호 CK2 내지 CK4의 위상은 제1 클록 신호 CK1의 위상을 앞서고 있고, 제5와 제6 클록 신호 CK5 및 CK6의 위상은 제1 클록 신호 CK1에 뒤지고 있다. 클록 신호 CK1 내지 CK6 중에서 클록 신호 CK4가 가장 앞서고 있으며 클록 신호 CK5가 가장 뒤지고 있다.

상기 제로-위상 재개 회로(103)의 동작은 도 35를 참고하여 설명할 것이다. 기준 클록 신호 SCK는 제1 클록 신호 CK1으로 하고, 그 제1 클록 신호 CK1으로부터 샘플링 클록 신호 CLK1이 만들어진다고 가정한다. 상기 재개 회로(103)는 샘플링 클록 CLK1에 따라 판독 신호 S11을 샘플링한다. 샘플링 작용에 의해 얻어진 샘플링 지점 P1 내지 P4에 기하여 P1 과 P2, P2 와 P3, P3 와 P4 간의 기울기 데이타가 제2 쉬프트 레지스터(107)에 저장된다. 패턴 판별기(109)의 판별 작용에 의해 얻어진 패턴 “1100”은 제3 쉬프트 레지스터(110)에 저장된다.

위상차 검출기(108)는 제3 쉬프트 레지스터(110)에 저장된 패턴에 의존하여 “11”상태에 있는 점 P1과 P2 사이의 기울기 데이타를 선택한다. 위상차 검출기(108)는 “00”상태에 있는 점 P3와 P4 사이의 기울기 데이타를 선택할 수도 있다. 위상 제어 디코더(112)는 기울기 데이타와 1 클럭 이전의 제어 데이타에 기하여 위상이 앞선다고 결정하고 기준 클럭 신호 SCK의 위상을 늦추기 위한 제어 데이타를 발생시킨다. 그 제어 데이타는 제2 레지스터(114)를 거쳐 클럭 스위치 회로(115)에 공급되는데, 상기 클럭 스위치 회로는 그 위상이 제1 클럭 신호CK1에 뒤지는 제6 클럭 신호 CK6을 기준 클럭 신호 SCK로 선택한다.

이어서, 상기 재개 회로(103)는 샘플링 클럭 CLK1(제6 클럭 신호 CK6)에 따라 판독 신호 S11을 샘플링하고, 얻어진 샘플링 지점 P5 내지 P8에 있어서 P5 와 P6, P6 와 P7, P7 와 P8간의 기울기를 계산한다. 이 때, “0110”의 패턴이 제3 쉬프트 레지스터(110)에 저장된다.

상기 위상차 검출기(108)는 “00”에 있는 P6과 P7 지점간의 기울기 데이타를 선택한다. 위상 제어 디코더(112)는 그 P6과 P7간의 기울기 데이타에 따라서 위상이 앞서고 있다고 결정하고, 기준 클럭 신호 SCK를 늦추기 위한 제어 데이타를 발생시킨다. 그 제어 데이타에 기하여 클럭 스위치(115)는 제6 클럭 신호 CK6의 위상에 뒤지는 제5 클럭 신호 CK5를 기준 클럭 신호 SCK로 선택한다.

이어서 상기 재개 회로(103)는 샘플링 클럭 CLK1(제5 클럭 신호 CK5)에 따라 판독 신호 S11을 샘플링하고, 얻어진 샘플링 지점 P9 내지 P12에 기하여 P9 과 P10, P10과 P11, P11과 P12간의 기울기 데이타를 계산한다. 이때 “0011”패턴이 제3 레지스터(110)에 저장된다.

위상차 검출기(108)는 “11”에 있는 P11과 P12 지점간의 기울기 데이타를 선택한다. 위상 제어 디코더(112)는 그 기울기 데이타에 기하여 두 위상이 동일하다고 결정하고 그 판정의 결과를 시퀀서(113)에 공급한다. 그 판정 결과에 따라서 상기 시퀀서(113)는 위상 제어 디코더(112)를 정지시킨다. 이때 제5 클럭 신호 CK5를 선택하기 위한 제어 데이타가 제2 레지스터(114)에 래치된다. 따라서 상기 재개 회로(103)는 연속적으로 제5 클럭 신호 CK5를 기준 클럭 신호 SCK로 출력시킨다.

도 36은 상기 재개 회로(103)를 제어하는 데 사용되는 시퀀스 제어기(54)의 타이밍을 설명하고 있는 신호 파형도이다. 프리앰블을 판독하기 시작하면 상기 시퀀스 제어기(54)는 MPU(37)로부터 L레벨을 갖는 개시 신호 XRZ를 수신한다. 이 개시 신호 XRZ에 응하여 시퀀스 제어기(54)는 H레벨을 갖는 위상 제어 신호 CNZ를 재개 회로(103)에 공급하고 제1과 제2의 제어 신호 SG1 및 SG2를 DFE(82)에 공급하여 상기 DFE(82)의 FB루프를 개방시킨다. 그 위상 제어 신호 CNZ에 응하여 상기 재개 회로(103)는 디지탈 필터(102)로부터 필터링된 신호 S21을 수신하고 초기 클럭 신호 CLK의 위상 정합을 개시시킨다.

위상 정합이 완료된 후 상기 재개 회로(103)는 DFE(82) 내의 쉬프트 레지스터(15)를 프리셋 시킨다. 프리셋의 완료를 확인하면 시퀀스 제어기(54)는 L레벨의 위상 제어 신호 CNZ를 상기 재개 회로(103)에, H레벨의 주파수 제어 신호 CT2를 TR-PLL(104)에 공급한다. 상기 시퀀스 제어기(54)는 또한 제1과 제2 제어 신호 SG1 및 SG2를 DFE(82)에 공급하여 DFE(82)의 FB루프를 열리게 한다. H레벨의 제어 신호 CT2에 응하여 상기 TR-PLL(104)회로는 가산기(13)의 출력 신호 S3에서 발생되는 초기 클럭 신호 CLK를 수신하고, 기준 클럭 신호 SCK의 주파수 정합을 개시시킨다.

프리앰블 판독이 완료되었음을 확인하면 상기 시퀀스 제어기(54)는 L레벨의 주파수 제어 신호 CT2를 TR-PLL 회로(104)에 공급한다. 다음으로 동기 바이트를 검출하면 제어 데이타 검출기(53)는 그 동기 바이트 검출 신호 SB를 MPU(37)로 보낸다. 상기의 MPU(37)는 상기 동기 바이트 검출 신호 SB에 따라 동기 바이트 다음에 오는 데이타를 처리하게 된다.

도 37에서 보는 바와 같이 상기 시퀀스 제어기(54)는 재개 회로(103)와 TR-PLL(104)을 제어할 수도 있다. 두 가지 종류의 프리앰블은 4T 패턴의 프리앰블과 그 이전 프리앰블 다음에 오는 6T 패턴의 프리앰블이 있다. 개시 신호 XRZ에 따라서 상기 시퀀스 제어기(54)는 H레벨의 위상 제어 신호 CNZ를 재개 회로(103)에 공급한다. 상기의 위상 제어 신호 CNZ를 받고서 재개 회로(103)는 4T 패턴의 프리앰블 신호를 사용하여 위상 정합을 개시한다. 위상 정합이 완료되었음을 확인한 때, 시퀀스 제어기(54)는 L레벨의 위상 제어 신호 CNZ를 재개 회로(103)에 공급한다. 6T 패턴의 프리앰블을 읽어들인 때, 시퀀스 제어기(54)는 H레벨의 주파수 제어 신호 CT2를 TR-PLL(104)로 보낸다. 그 H레벨의 제어 신호 CT2에 응하여 상기 TR-PLL(104)은 6T 패턴의 프리앰블 신호를 사용하여 주파수 정합을 개시시킨다.

〈제8 실시예〉

도 38은 본발명의 제8 실시예에 따른 신호 처리기 중 일부분을 나타내는 개략적인 블럭도이다. 상기 신호 처리기(121)는 DFE(82), ADC(122), 제로 위상 재개 회로(123)와 타이밍 리커버리 PLL 회로(TR-PLL)(124)를 가지고 있다. 도 38에서 궤환 필터(22)와 제2 스위치(87)는 생략하였다.

상기 ADC(122)는 가산기(13)의 출력 신호 S3를 주파수 분주기(129)에 의해 주파수가 분주된 시스템 클럭 신호 CKa에 따라 미리 정해진 비트 수(이번 예에서는 6비트)를 가지는 디지탈 신호로 변환시키고, 그 디지탈 신호를 재개 회로(123)에 공급한다.

상기 재개 회로(123)는 6T 패턴의 프리앰블 데이타와 연관되게 되는데, 그 6T 패턴은 기준 클록 신호 SCK의 매 6주기(여섯 클럭)마다 동일한 값의 데이타가 나타나는 주기 패턴(111000111000...)이다.

상기 재개 회로(123)는 프리앰블 검출기(125), 연산 회로(126), 디코딩 회로(127), 선택기(128)와 주파수 분주기(129)를 포함한다. 프리앰블 검출기(125)는 쉬프트 레지스터(15)에 저장된 데이타를 수신하고 판독 신호 RD의 프리앰블 데이타를 검출했을 때 검출 신호 S25를 연산 회로(126)로 보낸다. 프리앰블 신호를 검출하면 상기 프리앰블 검출기(125)는 또한 쉬프트 레지스터(15)를 프리셋 시킨다. 이것은 DFE(82)의 궤환 응답을 프리셋 시키고, 그에 의하여 FB루프의 이탈을 방지하도록 한다.

프리앰블 검출기(125)로부터의 검출 신호 S25에 응하여, 상기 연산 회로(126)는 ADC(122)로부터의 출력 신호 S26을 사용하여 기준 클럭 신호 SCK의 위상 정합을 개시시킨다. 특히, 검출 신호 S25에 대한 응답으로 상기 연산 회로(126)는 프리앰블 신호의 샘플링 데이타에 대한 상호 상관 함수를 계산하고, 그 상호 상관 함수를 사용하여 프리앰블 신호와 기준 클럭 신호 SCK간의 위상차를 계산한다. 그리고 나서 연산 회로(126)는 위상차 신호를 디코딩 회로(127)에 공급한다.

상기 디코딩 회로(127)는 연산 회로(126)로부터의 위상차 신호를 해독하여 선택 신호 S27을 발생시킨다. 선택기(128)는 디코딩 회로(127)로부터 선택 신호 S27을 수신하고, 그 선택 신호 S27에 따라서 복수 개의 클럭 신호 CK1 내지 CK6 중 어느 하나를 기준 클럭 신호 SCK로 선택한다. TR-PLL에 의해 발생되는 상기 CK1 내지 CK6의 클럭 신호는 서로 다른 위상을 가지고 있다. 이와 같은 방법으로 그의 위상이 프리앰블 신호와 거의 정합되는 기준 클럭 신호 SCK가 발생된다. 상기 TR-PLL(124)은 ADC(122)로부터 프리앰블 신호를 수신하고 기준 클럭 신호 SCK에 대해 더 나은 위상 정합을 수행한다. 이것은 기준 클럭 신호 SCK의 위상 정합에 필요한 시간을 단축시킨다.

상기 재개 회로(123)의 동작을 이하에서 설명할 것이다. 프리앰블 신호의 함수는 fc(τ)로 표현한다. 연산 회로(126)는 기준 클럭 신호 SCK로부터 서로 다른 위상을 가지는 제1과 제2의 기준 신호를 발생시킨다. 제1 기준 신호의 위상은 기준 클럭 신호 SCK의 위상을 1 기호율(기준 클럭 신호 SCK의 한 주기)만큼 앞서게 된다. 제2 기준 신호의 위상은 기준 클럭 신호 SCK의 위상보다 1 기호율 만큼 뒤지게 된다.

이어서 상기 연산 회로(126)는 프리앰블 신호와 제1 및 제2 기준 신호에 대한 상호 상관 함수 ff(τ)와 fd(τ)를 계산하고, 두 개의 상호 상관 함수 ff(τ)와 fd(τ)의 차 dcn(│ff(τ)－fd(τ)│)을 계산한다. 도 40에서 보는 바와 같이, 그 차 dcn(τ)의 값(도 40에서 수직 눈금상의 값)은 기준 클럭 신호 SCK와 프리앰블 신호 사이의 위상차(위상 편차)에 비례한다. 따라서, 그 차 dcn(τ)를 이용하여 TR-PLL(124)로부터의 클럭 신호 CK1내지 CK6 중 그의 위상이 프리앰블 신호의 위상에 가까운 어느 하나의 클럭 신호가 선택된다. 이와 같은 방법으로 상기 재개 회로(123)는 기준 클럭 신호 SCK의 위상 정합을 수행한다. 도 39a는 연산 회로(126)와 디코딩 회로(127)의 개략적인 블럭도이다. 상기 연산 회로(126) 내에 있는 제1 레지스터(131)는 클럭 신호 CK에 따라 ADC(122)의 출력 신호 S26을 래치시키고, 그 래치된 신호를 제1 가산기(132a)와 제2 가산기(132b)에 공급한다.

도 39a와 도 39b에서 보는 바와 같이 제어 회로(133)는 프리앰블 검출기(125)로부터의 검출 신호 S25와 클럭 신호 CK를 수신하고 클럭 신호 CK에 따라 제어 신호 CNTL1과 CNTL0를 발생시킨다.

제1 가산기(132a)는 제어 회로(133)로부터 제어 신호 CNTL1과 CNTL0를, 제1 레지스터(131)로부터 래치된 신호 S26을, 제2 레지스터(134a)로부터 출력 신호 S32a를 수신하고, 제어 신호 CNTL1과 CNTL0에 따라 래치된 신호 S26과 출력 신호 S32a를 합산한다. 제2 레지스터(134a)는 클럭 신호 CK에 따라 제1 가산기(132a)의 출력 신호 S31a를 래치시킨다.

도 41을 보면, 예를 들어 제어 신호 CNTL1과 CNTL0가 “00”일때 제1 가산기(132a)는 입력 a(래치된 신호 S26)와 입력 b(출력 신호 S32a)를 합산한 결과를 출력한다. 제어 신호 CNTL1과 CNTL0가 “01”일때 제1 가산기(132a)는 －(a)(래치된 신호 S26의 반전 신호)와 입력 b의 합을 출력한다. 따라서 제1 가산기(132a)와 제2 레지스터(134a)는 그 위상이 프리앰블 신호의 위상과 1 기호율 만큼 다른 기준 신호를 발생시키는 제1 상관부를 형성하고, 그 기준 신호와 프리앰블 신호에 대한 상호 상관 함수를 계산한다.

제2 가산기(132b)는 제어 회로(133)로부터 제어 신호 CNTL1과 CNTL0를, 제1 레지스터(131)로부터 래치된 신호 S26을, 제3 레지스터(134b)로부터 출력 신호 S32b를 수신하고, 제어 신호 CNTL1과 CNTL0에 따라서 래치된 신호 S26과 출력 신호 S32b를 합산한다. 제3 레지스터(134b)는 클럭 신호 CK에 따라서 제2 가산기(132b)의 출력 신호 S31b를 래치시킨다. 따라서 제2 가산기(132b)와 제3 레지스터(134b)는 그 위상이 프리앰블 신호의 위상과 1 기호율 만큼 다른 기준 신호를 발생시키는 제2 상관부를 형성하고, 그 기준 신호와 프리앰블 신호에 대한 상호 상관 함수를 계산한다.

제1 감산기(135a)는 제2 레지스터(134a)와 제3 레지스터(134b)의 출력 신호 S32a와 S32b를 수신하고, 출력 신호 S32a에서 출력 신호 S32b를 감산한다. 제4 레지스터(136a)는 클럭 신호 CK에 따라서 제1 감산기(135a)로부터의 감산 결과를 래치시킨다. 래치된 신호 S33a는 선택기(137)에 공급되고, 그 래치된 신호의 부호 비트 f1a는 디코딩 회로(127) 내의 디코더(139)에 공급된다.

제2 감산기(135b)는 제2 레지스터(134a)와 제3 레지스터(134b)의 출력 신호 S32a 및 S32b를 수신하고, 그 출력 신호 S32b에서 출력 신호 S32a를 감산한다. 제5 레지스터(136b)는 클럭 신호 CK에 따라서 제2 감산기(135b)로부터의 감산 결과를 래치시킨다. 래치된 신호 S33b는 선택기(137)에 공급되고, 그 래치된 신호 S33b의 부호 비트 f1b는 디코더(139)에 공급된다.

도 39a 및 도 39c에서 보는 바와 같이 상기 디코더(139)는 제4 레지스터(136a)와 제5 레지스터(136b)로부터의 부호 비트 f1a 및 f1b에 기하여 양의 부호 비트에 해당하는 신호 SL1을 선택하고, 그 선택 신호 SL1을 선택기(137)로 보낸다. 상기 선택기(137)는 선택 신호 SL1에 따라 제4와 제5 레지스터 (136a 및 136b)로부터 래치된 신호(S33a 와 S33b) 중에서 양의 값을 가지는 어느 하나의 신호를 선택하고, 그 선택된 신호 S34를 제1 내지 제3 비교기(138a 내지 138c)로 보낸다. 선택기(137)에 의한 상기의 선택은 제1과 제2 상관부 출력 신호의 절대값이 제1 비교기(138a) 내지 제3 비교기(138c)에 공급되도록 한다.

제1 내지 제3 비교기(138a 내지 138c)는 선택기(137)로부터의 출력 신호 S34와 제1 내지 제3 비교 신호(R1 내지 R3)를 수신하여 그 출력 신호 S34와 제1 내지 제3 비교 신호(R1 내지 R3)를 비교한다. 도 42에 나타난 위상 P3 내지 P1, Z, N1 내지 N3에 따라 제1 내지 제3 비교 신호(R1 내지 R3)는 각각 제1 내지 제3 비교 레벨인 LOW, MID, HIGH 세트를 갖는다. 제1 내지 제3 비교 레벨 LOW, MID, HIGH는 클럭 신호 CK와 TR-PLL(124)로부터의 클럭 신호 CK1 내지 CK6 사이의 위상차에 해당한다.

명확히는 상기 TR-PLL(124)이 제1 클럭 신호 CK1의 한 주기를 동일하게 나누고(6 세그먼트로), 그의 위상이 그 주기의 동일한 세그먼트씩 서로 이동된 제2 내지 제6 클럭 신호(CK2 내지 CK6)를 발생시킨다(도 34 참조). 제4 클럭 신호 CK4의 위상은 제1 클럭 신호 CK1의 위상보다 한주기의 3/6 만큼 앞서고 있다. 즉 제4 클럭 신호 CK4의 위상이 제1 클럭 신호 CK1의 위상보다 한 주기의 3/6 만큼 뒤지고 있다.

제1 비교 레벨 LOW는 제1 클럭 신호 CK1와 제2 및 제6 클럭 신호 CK2, CK6 간의 위상차에 해당한다. 제2 비교 레벨 MID는 제1 클럭 신호 CK1과 제3 및 제5 클럭 신호 CK3, CK5 간의 위상차에 해당한다. 제3 비교 레벨 HIGH는 제1 클럭 신호 CK1과 제4 클럭 신호 CK4 간의 위상차에 해당한다.

제1 내지 제3 비교기 (138a 내지 138c)는 프리앰블 신호(출력 신호 S34)의 레벨이 제1 내지 제3 비교 신호(R1 내지 R3)의 레벨보다 클 때 H 레벨(1)을 갖는 위상차 신호 S35a 내지 S35c를 출력하고, 프리앰블 신호의 레벨이 제1 내지 제3 비교 신호(R1 내지 R3)의 레벨보다 작을 때 L 레벨(0)을 갖는 위상차 신호 S35a 내지 S35c를 출력시킨다.

예를 들어 프리앰블 신호와 시스템 클럭 신호(제1 클럭 신호) CK1 간의 위상차가 주기(도 43에서의 위상 Z)위 1/6 범위 내에 있을 때에는 제1 내지 제3 비교기(138a 내지 138c)는 전부 “0”의 위상차 신호 S35a내지 S35c를 발생시킨다. 프리앰블 신호와 기준 클럭 신호 CK1 간의 위상차가 주기의 1/6 보다 크거나 같고 주기의 2/6(도 43에서의 위상 P1)의 범위 내에 있을 때 제1 비교기(138a)는 “1”의 위상차 신호 S35a를 발생시키고, 제2와 제3 비교기(138b 와 138c)는 “0”의 위상차 신호 S35b 및 S35c를 발생시킨다.

상기 디코더(139)는 제1 내지 제3 비교기(138a 내지 138c)로부터 위상차 신호 S35a 내지 S35c를, 제4 레지스터(136a)로부터 래치된 신호 S33a의 부호 비트 F1a를 수신하여 위상 선택 신호 S36을 발생시킨다. 상기 “0”의 부호 비트 f1a는 클럭 신호 CK1의 위상이 프리앰블 신호의 위상보다 뒤져있음을 나타낸다. 상기 “1”의 부호 비트 f1a는 그 반대의 상태를 나타낸다. 따라서 상기 디코더(139)는 “0”의 부호 비트 f1a에 따라서 제2 내지 제4 클럭 신호(CK2 내지 CK4)에 대한 위상 선택 신호 S36을 발생시키고, “1”의 부호 비트 f1a에 따라서 제2 내지 제4 클럭 신호(CK2 내지 CK4)에 대한 위상 선택 신호 S36을 발생시킨다. 또한 상기 디코더(139)는 “1”의 부호 비트 f1a에 따라서 제6 내지 제4 클럭 신호(CK6 내지 CK4)에 대한 위상 선택 신호 S36을 발생시킨다. 그 출력 신호 S35a 내지 S35c가 “100”일 때 상기 디코더(139)는 “0”의 부호 비트에 따라 제2 클럭 신호 CK2에 대한 위상 선택 신호 S36을 발생시키고, “1”의 부호 비트에 따라 제6 클럭 신호 CK6에 대한 위상 선택 신호 S36을 발생시킨다.

제6 레지스터(140)는 디코더(139)로부터의 위상 선택 신호 S36과 제어 회로(133)로부터의 제로-위상 선택 신호 SL0를 수신하고, 제로-위상 선택 신호 SL0의 상승 에지에서 상기 위상 선택 신호 S36을 래치시키며, 그 래치된 위상 선택 신호 S36을 선택기(128)로 보낸다. 상기 선택 신호 S27에 따라 선택기(128)는 TR-PLL(124)로부터의 제1 내지 제6 클럭 신호(CK1 내지 CK6) 중 어느 하나를 기준 클럭 신호 SCK로 선택한다. 상기 주파수 분주기(129) 시스템 클럭 신호의 주파수를 2로 나누어서 그 클럭 신호 CKa를 ADC(122)에 공급한다.

전술된 바와 같이 제8 실시예에 있어서는 상기 재개 회로(123)가 샘플링 지점으로부터 프리앰블 신호의 한 주기에 대한 상호 상관 함수를 얻고 있는데, 그러한 샘플링 지점은 도 44에서 보는 바와 같이 기준 클럭 신호 SCK에 따라서 6T 패턴의 프리앰블 신호를 샘플링함으로써 얻어진다. 이어서 상기 재개 회로(123)는 그 상호 상관 함수를 이용하여 기준 클럭 신호 SCK의 대략적인 위상 정합을 수행한다. 상기 TR-PLL(124)은 ADC(122)로부터의 출력 신호 S26을 수신하고 기준 클럭 신호 SCK의 세밀한 위상 정합을 수행한다. 이것은 그의 위상이 프리앰블 신호의 위상과 거의 정합되는 기준 클럭 신호 SCK를 빠르게 얻을수 있도록 한다.

도 45는 DFE(82)와 ADC(122)의 개략적인 블럭도이다. 상기 ADC(122)는 메인 ADC(141)와 복수 개(본 경우에는 두 개)의 서브 ADC(142a 와 142b)를 가지고 있다.

상기 메인 ADC(141)는 0Ｖ 부근의 신호 입력 범위를 가지며, 가산기(13)의 출력 신호 S3를 주파수 분주기(129)의 주파수-분주된 클럭 신호 CKa에 따라 6비트 디지탈 신호로 변환시킨다. 그 6비트의 디지탈 신호는 연산 회로(126)와 TR-PLL(124)에 공급된다.

미리 정해진 기준 전압 부근의 신호 입력 범위 및 메인 ADC(141)보다 더 좁은 신호 입력 범위를 가지는 각각의 서브 ADC(142a 및 142b)는 출력 신호 S3를 주파수-분주된 클럭 신호 CKa의 반전 클럭 신호 XCKa에 따라 3비트 디지탈 신호로 변환시킨다. 각 3비트 디지탈 신호는 연산 회로(126)와 TR-PLL(124)에 공급된다.

도 46에서 보는 바와 같이 반전 클럭 신호 XCKa와 주파수-분주된 클럭 신호 CKa의 상승 에지들이 기준 클럭 신호 SCK의 상승 에지에서 교대로 나타난다. 주파수-분주된 클럭 신호 CKa에 대한 반전 클럭 신호 XCKa의 상승 에지들 사이의 시간은 기준 클럭 신호 SCK의 인접한 상승 에지들간의 시간과 거의 동일하다. 따라서, 메인 ADC(141)와 서브 ADC(142a 및 142b)는 기준 클럭 신호 SCK에 동기되어 A/D 변환을 교대로 수행한다. 도 48에서 보는 바와 같이 제1 서브 ADC(142a)의 기준 전압은 제1 기준 전압 ＋Ref 이고, 제2 서브 ADC(142b)의 기준 전압은 제2 기준 전압 －Ref이다. 도 47에서 보는 바와 같이 제1 기준 전압 ＋Ref는 프리앰블 신호에 대한 어느 한 샘플링 지점에서의 전압 RefL에 해당하고, 제2 기준 전압 －Ref는 다른 샘플링 지점에서의 전압 －RefL에 해당한다. 프리앰블 신호가 기준 클럭 신호 SCK에 따라 샘플링 되어질 때, 그 샘플링 지점들은 RefH, RefL, －RefL과 －RefH에 근접한 전압들을 갖는다. 상기 TR-PLL(124)은 “양에서 음으로”그리고 “음에서 양으로”되는 프리앰블 신호의 천이 지점들을 검출하고, 그 천이 지점들에 기하여 클럭 신호 CK1 내지 CK6의 위상들을 상기 프리앰블 신호의 위상과 정합시킨다. 따라서 상기 TR-PLL(124)은 천이 지점 부근의 샘플링 지점들에 대한 전압을 필요로 한다. 이러한 목적을 위하여 메인 ADC(141)와 서브 ADC(142a 및 142b)는 교대적으로 작동하고, 이로 인해 샘플링 지점의 요구되는 전압을 TR-PLL(124)에 허용하게 된다. 이것은 기준 클럭 신호 SCK에 따라 프리앰블 신호를 샘플링 하는 경우에 실행된 위상 정합과 동일한 위상 정합을 TR-PLL(124)이 수행하도록 허용한다. 달리 말하자면, 샘플링 주파수를 낮추는 것은 TR-PLL(124)의 위상 비교 이득이 감소되는 것을 방지한다. 이것은 위상 정합 시간이 길어지는 것을 방지한다. 제8 실시예에 있어서 상기 메인 ADC(141)는 기준 클럭 신호 SCK의 1/2에 해당하는 주파수를 가진 클럭 신호 CKa에 따라 작동되기 때문에 전력 소모는 기준 클럭 신호 SCK를 사용할 때 필요했던 것의 반으로 줄어든다. 각 서브 ADC(142a 또는 142b)의 출력 신호의 비트 수는 메인 ADC(141)의 비트 수 보다 적기 때문에 그 회로의 영역은 메인 ADC(141)의 영역보다 작다. 이것은 ADC(122)를 이루는 반도체 장치의 영역이 증가되는 것을 방지한다. 또한 서브 ADC(142a 및 142b)는 메인 ADC에 대한 클럭 신호와 동일한 주파수를 갖는 반전 클럭 신호 XCKa에 따라 작동한다. 이것은 서브 ADC(142a 및 142b)에 의한 전력 소모를 메인 ADC(141)에 의한 전력 소모보다 적게 만든다. 그러므로 ADC(141)에 의한 전력 소모가 기준 클럭 신호 SCK를 사용할 때 메인 ADC(141)에 의한 전력 소모보다 적게 된다.

전술된 바와 같이 제8 실시예에 있어서, 제로-위상 재개 회로(123)는 그의 위상이 각각 ADC(122)의 출력 신호 S26의 위상에 뒤지고 앞서는 제1과 제2의 기준 신호로부터 상호 상관 함수를 계산하고, 그 상호 상관 함수를 이용해서 위상 차를 얻게 된다. 이것은 위상차를 더욱 빠르게 얻을 수 있도록 만들고, 그 결과 시스템 클럭에 대한 위상 정합을 더욱 빠르게 한다.

〈제9 실시예〉

도 49는 본 발명의 제9 실시예에 따른 판정 궤환 이퀄라이저(DFE)(151)의 개략적인 블럭도이다. 상기 DFE(151)는 전치 필터(12), 가산기(13), 판정 부(14), 쉬프트 레지스터(15), 궤환(FB) 필터(152), 이상(abnormality) 검출기(153), 선택기(154), 천이 검출기(155)와 근사화 회로(156)로 구성되어 있다.

상기 이상 검출기(153)는 VGA(47)로부터 아날로그 판독 신호 S41을 수신하여, 그 아날로그 판독 신호가 정상인지 여부를 검출한다. 상기 이상 검출기(153)는 또한 열잡음(thermal asperity)(TA)을 검출하는데, 그 열잡음은 판독 신호에 이상을 야기하는 것이다. 상기 이상 검출기(153)는 판독 신호 S41이 정상일 때 L 레벨을 갖는 검출 신호 S42를 발생시키고, 판독 신호 S41이 비정상일 때 미리 정해진 레벨(H 레벨)을 갖는 검출 신호 S42를 발생시킨다.

특히, 판독 신호 S41이 인코더(44)에 의한 코딩에 사용되는 전송 코드 법칙〔RLL(1,7) 코드)〕에 따라 변화한다. 즉, 미리 정해진 레벨보다 높거나 같은(또는 낮거나 같은) 레벨의 판독 신호 S41이 전송 코드 법칙에 따라 정해진 시간동안 계속된다. 따라서, 상기 이상 검출기(153)는 미리 정해진 레벨보다 높거나 같은(또는 낮거나 같은) 레벨의 판독 신호 S41이 공급되는 동안의 시간을 측정하고, 그 측정된 시간에 기하여 판독 신호 S41이 정상인지 여부를 검출한다. 판독 신호 S41의 레벨이 미리 정해진 레벨보다 높거나 같은(또는 낮거나 같은) 레벨에서 미리 정해진 레벨보다 낮거나 같은(또는 높거나 같은) 레벨로 변화할 때 그 판독 신호 S41은 정상이라고 검출된다. 미리 정해진 레벨보다 높거나 같은(또는 낮거나 같은) 레벨의 판독 신호 S41이 미리 정해진 시간보다 더 오래 동안 공급되면 상기 판독 신호 S41은 이상이 있는 것으로 검출된다.

상기 선택기(154)는 이상 검출기(153)로부터 검출 신호 S42를, VGA(47)로부터의 판독 신호 상에 이상이 있음을 지시하는 외부 이상 검출기(도시되어 있지 않음)로부터 외부 검출 신호 S43을 수신하고 HDC(39)에서 나오는 선택 신호 S44에 따라 검출 신호 S42와 외부 검출 신호 S43 중 어느 하나를 선택하며 선택 신호(유지 신호) S45를 발생시킨다. 외부 검출 신호 S43이 외부 이상 검출기(도시되어 있지 않음)로부터 나오지 않을 때 상기 선택기(154)는 생략될 수도 있다. 이 경우, 이상 검출기(153)로부터의 검출 신호 S42는 유지 신호 S45로 상기 FB필터(152)에 공급되어 진다.

상기 FB필터(152)는 선택기(154)로부터의 L 레벨을 가지는 유지 신호 S45에 따라 쉬프트 레지스터(15)로부터 복수 개의 비트를 가지는 신호를 수신하여 궤환 응답을 계산하고 궤환 응답 데이타 S46을 가산기(13)에 공급한다. 즉, 판독 신호가 정상일 때 상기 FB필터(152)는 정상의 동작을 수행한다.

선택기(154)로부터의 H 레벨을 갖는 유지 신호 S45에 따라 상기 FB필터(152)는 미리 정해진 궤환 응답을 가산기(13)에 공급한다. 상기의 미리 정해진 궤환 응답은 그 판독 신호 S41이 정상일 때 FB필터(152)에 의해 생성되는 궤환 응답의 평균 값으로 정하는 것이 바람직하다. 상기 평균 값은 궤환 응답의 최대 값보다 작다(또는 궤환 응답의 최소 값보다 크다). 즉, 판독 신호 S41이 비 정상일 때, 상기 FB필터(152)는 비정상 판독 신호로부터 생성된 궤환 응답 데이타 대신 미리 정해진 궤환 응답을 가산기(13)에 공급한다.

상기 천이 검출기(155)는 선택기(154)로부터 유지 신호 S45를, 판정 부(14)로부터 판정 신호 S4를 수신하고, H 레벨 유지 신호 S45가 공급된 후 0에서 1, 또는 1에서 0으로의 판정 신호 S4를 검출한다. 천이 점을 검출한 후, 상기 천이 검출기(155)는 H 레벨을 갖는 제2 판정 신호 S47을 미리 정해진 시간동안 근사화 회로(156)에 공급한다. 제2 판정 신호 S47의 H 레벨 펄스 폭은 판정 부(14)로부터 정상이라는 판정 신호 S4가 쉬프트 레지스터(15)의 마지막 단 레지스터에 저장되기 까지의 시간(클럭 수)에 해당한다.

상기 근사화 회로(156)는 판정 부(14)로부터 판정 신호 S4를 수신하고, H 레벨의 제2 판정 신호 S47에 따라 판정 신호 S4를 저장한다. 근사화 회로(156)는 레지스터(157)에 저장된 판정 신호 S4를 사용하여 근사화된 궤환 응답 데이타를 발생시키고, 그 근사화된 궤환 응답 데이타 S48을 FB필터(152)에 공급한다. H 레벨의 제2 검출 신호 S47에 따라 상기 FB필터(152)는 그 근사화된 궤환 응답 데이타 S48을 가산기(13)에 공급한다. 따라서 제2 검출 신호 S47의 H 레벨이 계속되는 동안 근사화된 궤환 응답 데이타 S48이 가산기(13)에 공급된다. L 레벨의 제2 검출 신호 S47에 기해 상기 FB필터(152)는 쉬프트 레지스터(15)에 저장된 판정 신호 S4를 사용함으로써 궤환 응답 데이타를 발생시킨다.

상기 DFE(151)의 동작은 도 50과 관련해서 설명할 것이다. 이상 검출기(153)가 판독 신호 S41 내에서 이상(abnormality)을 검출한 때 H 레벨의 제1 검출 신호 S42가 선택기(154)에 공급된다. 상기 선택기(154)는 선택 신호 S44에 따라서 H 레벨의 제1 검출 신호 S42(유지 신호 S45)를 FB필터(152)에 공급한다. 상기 H 레벨 유지 신호 S45에 따라 FB필터(152)는 미리 정해진 궤환 응답을 가산기(13)에 공급한다. 이때, 그 궤환 응답은 비정상의 판독 신호에 기한 궤환 응답보다 작다. 따라서, 정상의 판독 신호 S41에 기한 궤환 응답에 가까운 궤환 응답이 가산기(13)에 공급된다. 이것은 비정상 판독 신호에 기한 궤환 응답 때문에 발생되는 FB루프의 이탈을 방지한다. 비정상일 때 미리 정해진 궤환 응답을 공급하는 것은 FB루프가 정상의 상태로 돌아가는 시간을 단축시키는데, 그 정상의 상태라는 것은 판독 신호 S41이 정상의 상태로 돌아갈 때, 그 정상인 판독 신호를 기초로 발생되는 궤환 응답에 그 근거를 두고 있다. 즉 비정상인 때에 궤환 응답은 평균 값을 가지기 때문에 FB루프가 빠르게 정상의 상태로 돌아갈 수 있다. 그러나 비정상 판독 신호에 기한 궤환 응답이 최대값(또는 최소값)을 가지기 때문에 판독 신호가 정상의 상태로 돌아간 후 FB루프가 정상인 상태로 돌아가는 데에는 시간이 걸린다.

판독 신호 S41이 정상의 상태로 돌아갔을 때 상기 이상 검출기(153)는 L 레벨의 제1 검출 신호 S42를 천이 검출기(155)로 보낸다. 천이 검출기(155)는 판정 부(14)에서 출력 된 판정 신호 S4의 천이 점을 검출하고, 미리 정해진 시간 동안 H 레벨의 제2 검출 신호 S47을 근사화 회로(156)와 FB필터(152)에 공급한다. 상기 H 레벨의 제2 검출 신호 S47에 따라 근사화 회로(156)는 레지스터(157)에 판정 신호 S4를 저장하고, 그 저장된 판정 신호 S4를 사용하여 근사화된 궤환 응답을 발생시킨다. 상기 FB필터(152)는 근사화된 궤환 응답 데이타 S48을 수신하고, 그 데이타 S48을 가산기(13)에 공급한다. 상기의 근사화된 궤환 응답은 정상인 판정 신호 S4에 기한 궤환 응답을 근사시킨 것이다. 즉 근사화된 궤환 응답은 비정상의 판독 신호에 기한 궤환 응답보다 정상의 궤환 응답에 더 근접하게 된다. L 레벨의 제2 검출 신호 S47에 따라 FB필터(152)는 신속하게 정상의 판독 신호에 기한 FB루프를 형성한다.

제9 실시예에 있어서, 상기의 이상 검출기(153)는 DFE(151) 밖의 신호 처리기 내, 또는 하드 디스크 장치(31) 내에 제공될 수 있다. 또한 상기의 이상 검출기(153)는 MPU(37) 또는 HDC(39) 내에 제공될 수 있다.

〈제10 실시예〉

도 51은 본 발명의 제10 실시예에 따른 신호 처리기 중 일부분을 나타내는 개략적인 블럭도이다. DFE(151a) 내에 실질적으로 포함된 천이 검출기(155)와 근사화 회로(156)는 도 51에 도시되지 않았다. 에러 계산 회로(158)는 가산기(13)의 출력 신호 S3와 판정 부(14)로부터의 판정 신호 S4를 수신하고, 그 두 신호간의 에러를 계산하여 그 계산 결과를 AGC(47a)와 TR-PLL(49)에 공급한다.

상기 AGC(47a)는 그 에러 계산 결과를 사용하여 제어 신호를 발생시키고, 그 제어 신호를 VGA(47)로 보낸다. 상기 VGA(47)는 그 제어 신호에 기한 이득에 따라 판독 신호 RD를 증폭시키고, 그 증폭된 판독 신호 S41을 전치필터(12)로 보낸다. 상기 TR-PLL(49)은 그 에러 계산 결과에 따라 기준 클럭 신호 SCK의 위상 정합을 수행한다.

이상 검출기(153a)는 VGA(47)로부터의 증폭된 판독 신호 S41과 외부 검출 신호 S43을 수신하고, 그 판독 신호 S41이 정상인지를 검출하며 열잡음도 또한 검출한다. 도 52에서 보는 바와 같이 판독 신호 S41 내에서 이상(abnormality)이 검출되면 열잡음 검출 플래그가 작동하고, 이상 검출기(153a)가 유지 신호 S45는 FB필터(152)에, H 레벨을 갖는 AH는 AGC(47a)에, H 레벨을 갖는 PH는 TR-PLL(49)에 각각 공급한다.

H 레벨의 유지 신호 S45에 따라 상기 FB필터(152)는 궤환 응답 데이타 S46의 가산기(13)로의 공급을 멈춘다. 판독 신호가 비정상일 때 궤환을 중지하는 것은 FB루프의 이탈을 방지한다.

H 레벨의 유지 신호 AH에 따라 상기 AGC(47a)는 제어 신호의 VGA(47)로의 공급을 중단한다. 이때 VGA(47)는 미리 정해진 이득에 따라 판독 신호 RD를 증폭시킨다. 이것은 열잡음으로 인해 이상(abnormality)이 판독 신호 S41 내에 발생하지 않도록 한다. 바꾸어 말하면 VGA(47)와 AGC(47a)에 의해 형성된 제어 루프의 이탈이 방지된다는 것이다.

H 레벨의 유지 신호 PH에 따라 상기 TR-PLL(49)은 시스템 클럭 신호의 위상 정합을 중단하고, 현재의 기준 클럭 신호 SCK의 주파수 및 위상을 유지시킨다. 이것은 TR-PLL(49)의 이탈을 방지한다.

상기 천이 검출기(155)는 정상 상태로 돌아온 판독 신호의 첫 펄스 검출로부터 미리 정해진 시간이 흐른 후에 L 레벨을 갖는 제2 검출 신호 S47을 FB필터(152)로 보낸다. L 레벨의 제2 검출 신호 S47에 따라 FB필터(152)는 궤환 응답 데이타를 발생시키고, 그 데이타를 가산기(13)에 공급한다. 제2 검출 신호 S47의 하강으로부터 미리 정해진 시간이 흐른 후, 상기 이상 검출기(153a)는 L 레벨을 갖는 유지 신호 AH와 PH를 각각 AGC(47a)와 TR-PLL(49)에 공급한다. L 레벨의 유지 신호 AH에 따라 상기 AGC(47a)는 제어 신호를 VGA(47)로 보낸다. L 레벨의 유지 신호 PH에 따라 상기 TR-PLL(49)은 기준 클럭 신호 SCK를 제어한다.

〈제11 실시예〉

도 53은 본 발명의 제11 실시예에 따른 신호 처리기(161) 중 일부분을 나타내는 개략적인 블럭도이다. 신호 처리기(161) 중 도 53에는 나타나 있지 않은 다른 구성성분에 대해서는 도 7을 참고하기 바란다. 상기 신호 처리기(161)는 인코더(165), 제어기(162)와 DFE(166)를 포함하고 있다. 상기 제어기(162)는 레지스터(163)와 타이밍 제어기(164)를 포함한다.

MPU(37)로부터 공급된 미리 정해진 검출 데이타(예를 들어, DDH)는 상기 레지스터(163)에 저장된다. 레지스터(163) 내의 미리 정해진 검출 데이타는 상기 인코더(165)와 DFE(166) 내의 FB필터(167)에 공급된다.

상기 타이밍 제어기(164)는 MPU(37)로부터 타이밍 값을, PLL 회로(49)로부터 클럭 신호 SCK를, 제어 데이타 검출기(53)로부터 동기 바이트SB를 수신하고, 상기 타이밍 값에 기한 인터럽트 신호 S51을 미리 예정된 간격마다 클럭 신호 SCK에 따라 인코더(165)와 FB필터(167)에 공급한다. 상기 인터럽트 신호 S51은 데이타를 기록하는 때에 인코더(165)를 제어하고, 데이타를 판독하는 때에 DFE(166)를 제어한다.

데이타 기록 모드

상기 제어기(162)는 인코더(165)로부터의 기록 데이타 내에 포함된 동기 바이트를 위한 출력 타이밍을 검출한다. 동기 바이트에 대한 출력 타이밍의 검출 결과에 따라 동기 바이트가 인코더(165)로부터 출력되고 난 후, 상기 타이밍 제어기(164)는 인터럽트 신호 S51을 인코더(165)로 보낸다. 그 인터럽트 신호 S51에 따라 상기 인코더(165)는 도 54a에서 보는 바와 같이 미리 정해진 간격마다 행해지는 데이타 출력을 중단시키고 레지스터(163)로부터 검출 데이타를 출력시킨다. 이것은 검출 데이타가 미리 정해진 비트수마다 기록 데이타에 삽입되도록 한다.

데이타 판독 모드

상기 제어기(162)는 제어 데이타 검출기(53)로부터의 동기 바이트 신호 SB에 따라 타이밍 제어기(164)를 구동시킨다. 동기 바이트 신호 SB에 따라 상기 MPU(37)는 데이타를 동기시키기 위하여 데이타의 시작을 검출한다. 도 54b에 도시된 바와 같이 타이밍 동기 바이트 검출 후(즉 동기화를 실행한 후) 상기 제어기(164)는 MPU(37)로부터의 타이밍 값을 이용하여 미리 정해진 간격마다 인터럽트 신호 S51을 FB필터(167)로 보낸다. 또한 레지스터(163)에 저장된 예정 검출 데이타가 인터럽트 신호 S51과 같은 시간에 FB필터(167)에 공급된다.

상기 인터럽트 신호 S51에 따라 FB필터(167)는 레지스터(163)로부터의 미리 정해진 검출 데이타를 사용하여 궤환 응답을 계산하고 그 궤환 응답 데이타를 가산기(13)에 공급한다. 이것은 FB루프가 정해진 간격마다 프리셋 되도록 한다. 인터럽트 신호 S51과 동일한 타이밍에 레지스터(163)로부터 FB필터(167)로 공급되는 상기의 미리 정해진 검출 데이타는 MPU(37)로부터 공급되고, 자기 디스크(33)와 헤드 부(34)의 상태에 의해 영향을 받지 않는다. 따라서, 상기의 미리 정해진 검출 데이타는 어떠한 에러도 포함하지 않게 된다. FB필터(167)는 그 에러가 없는 검출 데이타를 이용하여 궤환 응답을 계산한다. 이것은 동기화가 이루어진 후 FB루프의 이탈을 방지한다. 즉, 판정 부(14)로부터의 판정 신호가 FB루프의 프리세팅 후 인터럽트 신호 S51과 동일한 타이밍에 쉬프트 레지스터(15)를 거쳐 FB필터(167)에 공급되어질 때, 그 판정 신호에 기한 궤환 응답에 있어서의 에러 전송을 피하게 된다.

〈제12 실시예〉

도 55는 본 발명의 제17 실시예에 따른 신호 처리기(171) 중 일부분을 나타내는 개략적인 블럭도이다. 상기 신호 처리기(171) 중 도 55에 나타나 있지 않은 다른 구성 요소들은 도 7을 참고하기 바란다. 상기 신호 처리기(171)는 인코더(175), 제어기(172)와 DFE(166)을 포함하고 있다. 상기 제어기(172)는 레지스터(173)와 타이밍 제어기(174)를 포함하고 있다.

상기 타이밍 제어기(174)는 MPU(37)로부터의 타이밍 값에 기한 인터럽트 신호 S51을 클럭 신호 SCK에 따라 미리 정해진 간격마다 인코더(175)와 FB필터(167)에 공급한다. 상기 인코더(175)는 그 인터럽트 신호 S51에 따라 출력 데이타를 제어기(172)에 공급한다. 상기 제어기(173)는 인코더(175)의 출력 데이타를 레지스터(173)에 저장하고, 그 저장돤 출력 데이타를 FB필터(167)에 공급한다.

데이타 기록 모드

동기 바이트가 인코더(175)로부터 출력된 후, 상기 타이밍 제어기(174)는 그 인터럽트 신호 S51에 기한 타이밍 값을 인코더(175)로 보낸다. 상기 인터럽트 신호 S51에 따라서 인코더(175)는 또한 기록 데이타를 제어기(172)에 공급한다. 따라서 도 56a에서 보는 바와 같이 제어기(172)는 미리 정해진 간격마다 인코더(175)로부터의 기록 데이타를 레지스터(173)에 저장한다.

데이타 판독 모드

도 56b에 도시된 바와 같이, 동기 바이트가 검출된 후 상기 타이밍 제어기(174)는 인터럽트 신호 S51에 기한 타이밍 값을 미리 정해진 간격마다 FB필터(167)로 보내고, 레지스터(173)에 저장된 기록 데이타를 검출 데이타로 FB필터(167)에 공급한다.

인터럽트 신호 S51에 따라 상기 FB필터(167)는 레지스터(173)로부터 공급된 검출 데이타를 사용하여 궤환 응답을 계산하고, 그 궤환 응답 데이타를 가산기(13)에 공급한다. 이것은 FB루프가 미리 정해진 간격마다 프리셋되도록 한다. 레지스터(173)로부터 공급된 검출 데이타가 기록 데이타이므로 그것은 판독하는 시간의 자기 디스크(33)와 헤드 부(34)의 상태에 영향을 받지 않는다. 상기 레지스터(173)로부터의 검출 데이타는 어떠한 에러도 포함하지 않는다. 따라서, 에러 없는 검출 데이타를 사용하여 궤환 응답을 발생시키는 것은 동기화한 후 FB루프의 이탈이 이루어지는 것을 방지한다. 즉, 자기 디스크(33)로부터 읽혀진 판정 데이타에 기하여 궤환 응답에 있어서의 에러 전송이 일어나지 않도록 한다.

제12 실시예는 특히 자기 디스크(33)에 기록된 데이타가 정확히 읽혀지는지를 검사하는 기록/판독 시험에 있어서 효과적이다. 기록 작용과 판독 작용이 하나의 섹터 또는 복수 개(2 내지 10)의 섹터 상에서 행해질 때 레지스터(173)에 저장되는 데이타의 양은 상대적으로 작다. 따라서 대 용량 레지스터가 요구되지 않기 때문에 신호 처리기(171)의 영역이 커지는 것을 방지할 수 있다.

제12 실시예에 있어서, 상기 DFE(166)의 FB루프는 데이타 판독 모드에서 레지스터(173)에 저장된 기록 데이타를 사용하여 프리셋 된다. 따라서 미리 정해진 검출 데이타를 레지스터(173)에 저장할 필요가 없다. 이것은 HDC(39)의 과정을 단순화시키고 검출 데이타 기록을 위한 구간의 필요성을 제거시킨다. 이것은 신호 처리기(171)의 영역을 축소시키고 그의 회로 구조를 단순화시킨다.

〈제13 실시예〉

도 57은 본 발명의 제13 실시예에 따른 DFE(181)의 개략적인 블럭도이다. 상기 DFE(181)는 전치 필터(12), 가산기(13), 판정 부(14), 쉬프트 레지스터(15), 궤환(FB) 필터(182)와 궤환 응답 재기록 회로(183)를 포함한다.

상기 전치 필터(12)는 VGA(47)로부터 판독 신호를 수신하고, 그 판독 신호를 필터링하여 최대의 S/N 비율을 가지는 필터링된 판독 신호를 만들어 낸다. 상기 가산기(13)는 전치 필터(12)로부터의 판독 신호와 FB 필터(182)의 출력 신호를 합산하여, 그 합산 결과를 나타내는 신호를 판정 부(14)로 보낸다. 상기 판정 부(14)는 가산기(13)로부터의 신호 전압을 미리 정해진 기준 전압과 비교하여 “1”또는 “0”의 판정 신호 S1을 쉬프트 레지스터(15)로 보낸다. 이것은 가산기(13)의 출력 신호가 디지탈 신호로 변환되는 것을 보증한다.

상기 쉬프트 레지스터(15)는 FB 필터의 탭 수에 해당하는(이 경우에는 8) 레지스터(15a)를 포함한다. 샘플링 데이타가 그 레지스터(15a) 안에 저장되는데, 상기 샘플링 데이타는 클럭 신호에 따라 판정 부(14)로부터의 판정 신호를 샘플링함으로써 얻어지는 것이다.

상기 FB 필터(182)는 어드레스 변환 디코더(184), 메모리(RAM)(185)와 디지탈-아날로그 변환기(DAC)(186)를 포함한다. 상기 어드레스 변환 디코더(184)는 쉬프트 레지스터(15)로부터 샘플링 데이타를 수신하고, 그 샘플링 데이타를 해독한다. 상기 해독된 데이타는 RAM(185) 내의 복수 개의 영역 중에서 어느 한 영역을 선택하는데 사용되는 판독 어드레스 RAD로서 RAM(185)에 공급된다. 그 선택된 영역으로부터 읽혀지는 8비트의 궤환 응답 데이타는 DAC(186)에 공급된다. 상기 DAC(186)는 RAM(185)으로부터 읽혀진 궤환 응답 데이타를 아날로그 신호로 변환시켜서 그 아날로그 신호를 가산기(13)에 공급한다. 상기 가산기(13), 판정 부(14), 쉬프트 레지스터(15), 어드레스 변환 디코더(184), RAM(185)과 DAC(186)는 궤환(FB) 루프를 형성한다.

상기 재기록 회로(183)는 계수 레지스터(187), 프로그램 가능한 필터 연산 부(188), 외부 인터페이스(I/F) 회로(189)와 입력 패턴 발생 상태 머신(190)을 포함한다. 상기 계수 레지스터(187)는 판독 및 재기록 가능한 DRAM이 바람직하다. SRAM 또는 EEPROM과 같은 다른 유형의 메모리가 상기 계수 레지스터(187)에 사용될 수 있다. 상기 계수 레지스터(187)는 필터 계수 ω0, ω1, ω2 등을 각각 저장하기 위한 복수 개의 존(zone)(187a)을 가지고 있다. 그 각각의 필터 계수 ω0, ω1, ω2 등은 MPU(37)에 의해 재기록 가능하다. 자기 디스크(33)로부터 읽혀진 서보 정보에 기초하여 상기 MPU(37)는 필터 계수 ω0, ω1, ω2 등 중에서 헤드 부(34)가 배치된 존(zone)에 해당하는 어느 한 계수를 계수 레지스터(187)에 저장한다.

상기 연산 부(188)는 MPU(37)로부터 I/F 회로(189)를 거쳐 판독 존(zone) 정보를 수신하고, 그 존(zone) 정보에 따라 계수 레지스터(187)로부터 필터 계수 ω0, ω1, ω2 등 중에서 관련된 어느 한 계수를 판독한다. 상기 존(zone) 정보는 그 존의 위치 정보와 그 존에 위치된 섹터로부터 판독 신호 RD의 특성(전송 경로 특성) 정보를 포함한다.

상기의 상태 머신(190)은 쉬프트 레지스터(15)에 저장된 샘플링 데이타 “00000000”(전부 0) 내지 “11111111”(전부 1) 중 어느 하나에 해당하는 상태 신호 S61을 연산 부(188)와 어드레스 변환 디코더(184)에 공급한다.

상기 연산 부(188)는 I/F 회로(189)를 거쳐 MPU(37)로부터 개시 트리거 신호 S62를 수신하고 미리 정해진 시퀀스에 따라 RAM(185)에 궤환 응답 데이타를 재기록하는 재기록 과정을 수행한다. 특히, 상기 제1 연산 부(188)는 개시 신호 S63을 상태 머신(190)으로 보내고, 계수 레지스터(187)로부터 관련 필터 계수 ω0, ω1, ω2, ...를 판독한다. 개시 신호 S63에 따라 상기 상태 머신(190)은 그 상태 신호 S61을 연산 부(188)와 어드레스 변환 디코더(184)로 보낸다. 상기 연산 부(188)는 상태 신호 S61, 필터 계수 ω0, ω1, ω2, ...와 존(zone) 정보를 이용하여 그 상태 신호 S61에 상당하는 궤환 응답 데이타를 발생시키고 그 궤환 응답 데이타를 RAM(185)에 공급한다.

상기 어드레스 변환 디코더(184)는 상태 머신(190)으로부터의 상태 신호 S61을 해독하고 그 해독 결과를 기록 어드레스 WAD로 하여 RAM(185)에 공급한다. 이와 같은 방법으로 연산 부(188)로부터 공급된 궤환 응답 데이타는 기록 어드레스 WAD에 의해 지정된 RAM(185) 내의 영역에 저장되는데, 상기 궤환 응답 데이타는 그 기록 어드레스 WAD에 의해 RAM(185)에 재기록되는 것이다. 연산 부(188)에 의한 재기록 시간은 MPU(37)에 의해 직접 데이타를 재기록하는 시간보다 짧다. 제13 실시예에 있어서, 상기 MPU(37)는 단지 필터 계수를 전송 및 재기록하고 개시 트리거 신호 S62를 내보낸다. 이러한 데이타 전송에 필요한 시간은 직접 재기록하는 시간보다 짧다. 또한 전송 데이타량이 적기 때문에 외부 I/F 회로(189) 상의 부하(load)가 적어진다. 따라서 외부 I/F 회로(189)의 데이타 전송 속도는 상대적으로 빠르다. 이러한 요인들로 인하여 연산 부(188)에 의한 데이타 재기록 시간이 MPU(37)에 의한 직접적인 데이타 재기록 시간보다 짧아지게 된다. 이것이 각각의 존(zone)에 데이타가 재기록 되는 시간을 단축시키고, 판독 신호의 판독 속도를 증가시킨다.

RAM(185)의 내용이 MPU(37)에 의해 직접 재기록 되는 경우에, 상기 MPU(37)는 RAM(185)에 저장된 데이타의 수만큼 기록 어드레스 WAD와 궤환 응답 데이타를 출력시킨다. 이 경우 MPU(185)의 출력 데이타 량은 제3 실시예(필터 계수와 개시 트리거 신호 S62)에 있어서 MPU(37)의 출력 데이타 량보다 매우 크다. 판독 작용이 복수 개의 존(zone)에 걸쳐서 이루어질 때, MPU(37)는 RAM(185)의 모든 내용을 존(zone) 단위로 재기록 하여야 한다. RAM(185)의 내용이 MPU(37)에 의해 직접 재기록 될 때 MPU(37)의 출력 데이타 량은 매우 커지게 되고, 결국 데이타 전송 시간이 더 길어지게 된다. 또한 출력 데이타의 증가량이 버스(41)를 포함해서 외부 인터페이스에 상당한 부하(load)를 가하게 된다. 이것은 재기록 시간을 증가시키고, 판독 과정의 속도를 증가시키지 못하도록 한다.

〈제14 실시예〉

도 58은 본 발명의 제14 실시예에 따른 신호 처리기(243)의 개략적인 블럭도이다. 신호 처리기(243)는 가변 이득 증폭기(VGA)(214), 판정 궤환 이퀄라이저(DFE)(215), 직렬-병렬(S/P) 변환기(224), 디코더(225), 디스크램블러(226), 인터페이스(I/F) 회로(227), 타이밍 복구 PLL 회로(TR-PLL)(221), 동기 바이트(SB) 검출기(251)와 시퀀스 제어기(252)를 가진다.

도 59는 DFE(215), TR-PLL(221)와 동기 바이트 검출기(251)의 개략적인 블럭도이다. DFE(215)는 전치 필터(216), 가산기(217), 판정부(218), 쉬프트 레지스터(219)와 궤환(FB) 필터(220)를 포함한다. 쉬프트 레지스터(219)는 궤환 필터(220)의 탭 수(n)에 해당하는 Ra1 내지 Ran의 n 단계의 레지스터를 가진다.

도 60에 도시된 바와 같이, 판정부(218)는 가산기(217)의 출력 전압 V1을 정해진 기준 전압 Ref와 비교하고 "1" 또는 "0"의 판정 신호 SD1을 발생한다. 즉, 판정부(218)는 기준 클럭 신호에 따라 가산기(217)의 출력 신호 V1을 샘플링하고, 그것에 의하여 한 비트의 디지탈 신호인 판정신호 SD1을 발생한다.

판정부(218)로부터 제공받은 판정 신호 SD1은 클럭 신호 CLK에 따라 샘플링되고, 샘플링 데이타는 제1 단 레지스터 Ra1에 저장된다. 제1 단 레지스터 Ra1에 저장된 샘플링 데이타는 클럭 신호 CLK와 동시에 다음 단의 레지스터로 쉬프트된다. 이는 복수(n) 비트의 이전에 샘플링된 데이타가 Ra1 내지 Ran의 레지스터에 저장되는 것을 가능하게 한다.

TR-PLL(223)은 ADC(222)를 거친 프리앰블 판독 신호를 수신하고, 실질적으로 프리앰블 판독 신호와 위상이 일치하는 클럭 신호를 발생한다. TR-PLL(223)이 ADC(222)를 통과하는 가산기(217)의 프리앰블에 뒤따르는 동기 바이트 신호를 수신할 때, TR-PLL(223)은 동기 바이트 판독 신호가 변하는 각각의 점에서 클럭 신호의 주파수 정합을 행한다. TR-PLL(223)은 동기 바이트 판독 신호의 위상과 그것의 클럭 신호(CLK)를 비교하고, 비교 결과에 따라 클럭 신호(CLK)의 주파수를 변경한다. 따라서, 제14 실시예에서는 동기 바이트 패턴이 변이점을 포함하도록 설계된다.

특히, 도 60에서 보는 바와 같이, 동기 바이트는 예를 들어 12 비트의 비트 시퀀스 패턴인 "111100011000"에서와 같이 "0"에서 "1"로 그리고 "1"에서 "0"으로 비트가 변하는 점을 포함한다. 동기 바이트 패턴은 긴 비트 전도 기간의 "11110" 패턴과 짧은 비트 전도 기간의 "110" 패턴의 조합에 의해 형성된다. 이 비트 전도 기간은 요구될 때 변경된다. 즉, 동기 바이트 패턴은 긴 신호-상태 전이 기간의 성긴 패턴과 짧은 신호-상태 전이 기간의 조밀한 패턴의 조합으로 형성된다. 선행하는 프리앰블의 패턴은 "0"인 비트로 끝난다고 보여진다. 따라서, 프리앰블을 따르는 긴 기간의 패턴은 "11110"이다.

TR-PLL(223)은 또한 프리앰블 판독 기간에 뒤따르는 동기 바이트 판독 기간내에 클럭 신호(CLK)의 주파수 정합을 행한다. 즉, 동기 바이트의 사용은 TR-PLL(223)에 의한 주파수 정합이 가능한 기간을 연장시킨다. 이는 TR-PLL(223)이 비록 마그네틱 디스크(211)의 회전 수가 증가할 때 프리앰블 판독 기간이 짧아지지만 프리앰블 뿐만 아니라 동기 바이트를 사용하여 클럭 신호(CLK)의 주파주 정합을 행하게 한다. 따라서, 쉬프트 레지스터(219)는 클럭 신호에 따른 판정 신호(SD1)를 정확하게 샘플링한다. 이는 판정 에러의 수를 감소시키고, 따라서 FB 루프의 발산을 방지한다. 게다가, 성긴 패턴과 조밀한 패턴으로 동기 바이트를 형성하는 것은 프리앰블이 같은 패턴으로 형성된 경우보다 클럭 신호와 판독 신호 사이의 위상차의 검출을 더욱 쉽게 한다. 이는 클럭 신호의 효과적인 주파수 정합을 가능하게 한다.

SB 검출기(251)는 순환기(255)와 정합 검출기(253)를 포함한다. 순환기(255)는 양호하게는 순환 레지스터이다. 순환기(255)는 동기 바이트의 12 비트의 수에 일치하는 Rb1 내지 Rb12의 레지스터를 가진다. 동기 바이트와 같은 패턴을 가지는 비교 데이타가 Rb1 내지 Rb12의 각각의 레지스터에 저장된다. 순환기(255)는 시퀀스 제어기(252)로부터 트리거 신호(TRG)를 수신하고 트리거 신호(TRG)의 상승 에지에서 클럭 신호(CLK)에 따라 정해진 방향으로 Rb1 내지 Rb12 레지스터에 저장된 비교 신호의 비트를 순환시키는 쉬프트 동작을 행한다. 클럭 신호(CLK)의 상승 에지에서, Rb1 내지 Rb11 레지스터의 제1 부터 제11 단계에 저장된 비교 데이타의 비트는 쉬프트되고, 그리고 마지막 단계인 Rb12 레지스터에 저장된 비트는 제1 단계의 레지스터 Rb1으로 쉬프트된다.

클럭 신호(CLK)에 따라, 시퀀스 제어기(252)는 동기 바이트의 헤드 비트를 판독하는 시간과 동시에 정해진 간격(즉, 클럭 신호(CLK)의 한 간격) 동안 순환기(255)와 정합 검출기(253)에 H 레벨의 트리거 신호(TRG)를 제공한다. 시퀀스 제어기(252)는 프리앰블의 헤드 비트가 판독된 이래로 클럭 신호(CLK)를 계수하고, 동기 바이트의 헤트 비트의 판독 시간을 검출한다. 프리앰블의 비트의 수는 미리 정해진 수의 비트로 설정되어 있고, 섹터의 헤드 비트는 프리앰블의 헤드와 일치한다. 동기 바이트의 헤드 비트 판독 시간은 따라서 프리앰블 판독의 시작과 동시에 클럭 신호(CLK)를 계수함으로써 쉽게 검출된다.

트리거 신호(TRG)의 상승 에지 이후로 정해진 간격〔한 간격의 클럭 신호(CLK)〕이 지난 뒤에, 시퀀스 제어기(252)는 정해진 간격(도 61에서 8 간격) 동안 정합 검출기(253)에 H 레벨의 윈도우 신호(WG)를 제공한다.시퀀스 제어기(252)는 트리거 신호(TRG)의 상승 에지 이후로 둘 또는 그 이상의 간격의 클럭 신호(CLK)가 경과한 후에 H 레벨의 윈도우 신호(WG)를 출력하게된다. H 레벨의 윈도우 신호(WG)의 출력 기간은 클럭 신호(CLK)의 7 또는 그 이하의, 또는 9 또는 그 이상의 간격이다.

정합 검출기(253)는 쉬프트 레지스터(219) 내의 제1 단 레지스터(Ra1)로부터 재생된 비트 신호(SR4)로서 한 비트의 데이타와, 제1 단 레지스터(Rb1)로부터 비교 비트 신호(SC3)로서 한 비트의 데이타를 수신한다. 도 61에 도시된 바와 같이, 트리거 신호(TRG)가 상승함에 따라 정합 검출기(253)는 윈도우 신호(WG)가 H 레벨을 유지할 때 8 비트의 비교 비트 신호(SC3)와 8 비트의 재생된 비트 신호(SR4)를 비교한다. 윈도우 신호(WG)가 H 레벨에 있는 상태에서 비교 비트 신호(SC3)가 모두 재생된 비트 신호(SR4)와 일치할 때, 정합 검출기(253)는 동기 바이트 검출 신호(SB2)를 출력한다. 이 정합 검출기(253)의 동작은 동기 바이트를 검출할 확률을 증가시키고, 따라서 바이트 동기화를 보다 쉽게 한다.

게다가, 정합 검출기(253)에 의해 비교될 비트의 수는 12 비트의 비교 데이타가 12 비트의 판정 데이타와 비교되는 경우의 비트의 수보다 작다. 따라서, 양 데이타가 서로 일치할 확률은 크다. 만약 8 비트의 비교 비트 신호(SC3)가 8 비트의 재생된 비트 신호(SR4)와 일치한다면, 양 신호의 남은 4 비트도 일치할 것이다. 따라서, 정합 검출기(253)는 동기 바이트 검출 신호(SB2)를 상대적으로 빠르고 쉽게 출력할 것이다.

비교 비트 신호(SC3)와 재생된 비트 신호(SR4)의 비교는 트리거 신호(TRG)가 상승한 후 정해진 기간이 지난 다음에 행해지는 것이 좋다. 이는, 도 61에서 보는바와 같이, 클럭 신호(CLK)의 동기화가 불충분할 때에, 동기 바이트의 헤드 비트나 헤드 비트로부터의 다수의 비트가 에러를 포함할 수도 있기 때문이다. 따라서, 동기 바이트의 헤드 비트나 헤드 비트로부터의 다수의 비트가 지나간 후에 비교 비트 신호(SC3)와 재생된 비트 신호(SR4)를 비교함으로써, 정합 검출기(253)는 동기 바이트를 정확하고 빠르게 검출한다. HDC(231)는 정합 검출기(253)로부터 동기 바이트 검출 신호를 수신하고 동기 바이트에 뒤따라 제공된 사용자 데이타를 처리한다. 따라서 판독이 시작된 후 HDC(231)가 사용자 데이타를 수신하는 시간은 상대적으로 짧아진다.

비교 비트 신호(SC3)가 재생된 비트 신호(SR4)와 일치하지 않을 때, 정합 검출기(253)는 비교 비트 신호(SC3)를 쉬프트 레지스터(219)의 제1 단 레지스터 Ra1에 저장한다. 이는 에러를 포함한 재생된 비트 신호(SR4)가 비교 비트 신호(SC3)로 다시 기록되게 한다. 이 재기록은 재생된 비트 신호(SR4)가 비교 비트 신호(SC3)의 동기 바이트와 동기화되기 때문에 가능하다. 즉, 시퀀스 제어기(252)로부터 제공된 트리거 신호(TRG)에 대하여, 정합 검출기(253)는 동시에 동기 바이트〔재생된 비트 신호(SR4)〕의 헤드 비트와 비교 데이타〔비교 데이타 신호(SC3)〕의 헤드 비트를 수신한다. 비트 에러가 발생할 때, 바른 비교 비트 신호(SC3)를 레지스터 Ra1에 기록하는 것은 동기 바이트 판독 기간 동안의 에러 전송에 의해 생긴 DFE(215)의 FB 루프의 발산을 방지한다.

도 62는 본 발명의 제14 실시예의 변경에 따른 DFE(215)와 SB 검출기(251)의 개략적인 블럭도이다. 재생된 비트 신호(SR4)가 비교 비트 신호(SC3)와 일치하지 않을 때, 정합 검출기(253)는 비교 비트 신호를 FB 필터(220)에 직접 제공한다. FB 필터(220)는 비교 비트 신호(SC3)와 쉬프트 레지스터(219)의 남은 샘플링 데이타를 비교하여 궤환 응답 데이타를 발생한다.

〈제15 실시예〉

도 63은 본 발명의 제15 실시예에 따른 광 디스크 제어 장치(301)의 개략적인 블럭도이다. 프로세서 또는 컴퓨터(302)와 광 디스크 드라이브(303) 사이에 연결된 상기 광 디스크 제어 장치(301)는 광 디스크 드라이브(303)에 의해 정해진 속도로 회전하는 광 디스크로부터의 판독된 신호를 처리하고, 그 판독 데이타를 컴퓨터(302)로 보낸다. 상기 광 디스크 제어 장치(301)는 마이크로 프로세서(311), 광 디스크 제어기(312), 버퍼 메모리(313), 외부 인터페이스 회로(314)와 입력/출력 드라이버(315)를 가지고 있다. 상기 광 디스크 제어기(312)는 외부 인터페이스 회로(314)를 거쳐 컴퓨터(302)에 연결된다. 또한 광 디스크 제어기(312)는 입력/출력 드라이버(315)를 거쳐 광 디스크 드라이브(303)에 연결된다. 상기 마이크로프로세서(311)는 광 디스크 제어기(312), 버퍼 메모리(313), 외부 인터페이스 회로(314)와 입력/출력 드라이버(315)를 제어하여 상기 광 디스크(304)에 기록된 데이타를 컴퓨터(302)에 공급한다.

마이크로프로세서(311)로부터의 명령에 따라 상기 광 디스크 제어기(312)는 입력/출력 드라이버(315)를 거쳐서 광 디스크 드라이브(303)으로 명령을 보내고, 그 광 디스크 드라이브(303)로부터 상태를 수신함으로써 상기 광 디스크 드라이브(303)를 제어한다. 상기 광 디스크 제어기(312)는 입력/출력 드라이버(315)를 거쳐 광 디스크 드라이브(303)에 의해 미리 정해진 섹터로부터 읽혀진 데이타 신호(아날로그 신호)를 수신하고, 그 데이타 신호에 포맷 해독 과정을 수행한다. 특히 광 디스크 드라이브(303)로부터의 출력에 해당하는 미리 정해진 섹터 내에 있는 판독 데이타 신호(아날로그 신호)는 입력/출력 드라이버(315)에 의해 디지탈 신호로 변환된다. 상기 입력/출력 드라이버(315)가 광 디스크(304)의 빠른 회전 또는 광 디스크(304)의 회전 변동으로 인하여 광 디스크 드라이브(303)로부터 비정상의 아날로그 신호를 수신한 때에는 입력/출력 드라이버(315)가 상기의 광 디스크 제어기(312)에 그러한 것을 지시하는 판독 정보를 보낸다. 상기 광 디스크 드라이브(303)는 판독 데이타에 대한 탐색(seek) 동작이 실행 중이라고 지시하는 판독 정보를 광 디스크 제어기(312)에 공급한다.

상기 광 디스크 제어기(312)는 1 섹터의 판독 데이타로부터 섹터 어드레스와 동기 패턴을 제거하고, 나머지 사용자 데이타를 미리 정해진 포맷으로 복조시킨다. 광 디스크 제어기(312)는 그 복조된 사용자 데이타를 버퍼 메모리(313) 내의 미리 정해진 영역에 일시적으로 저장한다.

인터리빙(interleaving)에 따른 리드 솔로몬(Reed Solomon)으로 부호화된 데이타는 제15 실시예의 광 디스크(304) 상에 기록된다. 도 68은 1 섹터의 광 디스크 데이타를 나타낸다. 하나의 섹터는 인터리브(interleave)라 일컬어지는 1에서 n까지 복수 개(n)의 열(코드 워드)로 구성되어 있으며, 그 각각의 열은 에러 정정 코드(ECC 영역)와 정보 코드(데이타 영역)로 이루어져 있다. 에러 정정은 1 내지 n의 인터리브 각각에 대하여 이루어진다. 1 내지 n의 인터리브 각각은 120 바이트의 코드 길이를 가지고 있는데, 그의 하위 16바이트(즉 0 위치에서 15 위치까지)는 ECC 영역이고, 그의 상위 104바이트(16 위치에서 119 위치)는 정보 코드(데이타 영역)이다. 1 내지 i의 인터리브 각각에 있어서 0 내지 119 위치는 정보 코드(데이타 영역)이고, (i＋1)에서 n까지의 인터리브 각각에 있어서 0 내지 119 위치는 그 정보 코드(데이타 영역)에 관한 에러 정정 코드(ECC 영역)이다.

상기 광 디스크 제어기(312)는 버퍼 메모리(313)로부터 1 섹터의 데이타를 판독하고 인터리브 단위로 에러를 정정한다. 에러 정정은 (1) 에러 정정 코드 ECC를 이용하여 1 섹터의 데이타로부터 신드롬(syndrome)을 발생시키는 단계, (2) 그 신드롬을 이용하여 유클리디언(Euclidean) 알고리즘에 따른 에러 위치/값 다항식을 발생시키는 단계, (3) 치엔(chien) 서치를 수행함으로써 에러 위치/값 다항식에 대한 답을 얻는 단계, (4)그의 해답에 기하여 에러 위치와 에러 값을 계산하는 단계, (5) 상기 에러 위치와 에러 값에 기하여 에러를 정정하는 단계를 포함하고 있다.

많은 에러를 가지는 정정 불가능한 인터리브가 있을 때, 상기 광 디스크 제어기(312)는 그 인터리브에 대해서 에러 정정을 중단하고, 그 다음 인터리브의 에러를 정정한다. 인터리브 1에서 n까지의 0 내지 15 위치에 있어서 에러 정정이 완료되면 적어도 하나의 에러 정정 불가능한 인터리브가 있는지가 결정된다. 에러 정정 불가능한 인터리브가 있을 때 (i＋1) 내지 n의 인터리브에 대한 0 내지 119 위치에 있어서의 에러 정정은 (i＋1) 내지 n의 인터리브에 대한 0 내지 119 위치에서 에러 정정 코드(ECC 영역)를 이용하여 실행된다. 즉 에러 정정은 (i＋1) 내지 n의 인터리브에 대한 0 내지 119 위치에 있는 값에 순차적으로 실행된다. 정정 불가능한 각 인터리브에 있어서의 에러는 이러한 방법으로 정정된다. 정정 불가능한 인터리브가 없을 때, 에러 정정은 곧 종료되고 그 다음의 새로운 섹터 데이타에 대한 에러 정정이 실행된다. 여전히 에러 정정 불가능한 인터리브가 있을 때에는 동일한 에러 정정이 다시 수행된다. 에러 정정이 여러 번(예컨대, 3번)수행된 이후에도 에러 정정이 불가능한 인터리브가 있으면 그 섹터에 대한 에러 정정은 종료되고 버퍼 메모리에 있는 데이타가 에러를 가지고 있다고 표시된다. 그다음으로, 버퍼 메모리(313)에 저장된 섹터 데이타 내의 에러 값은 각 인터리브의 에러 위치에 따라 올바른 값으로 재기록되어 진다. 마이크로프로세서(311)로부터의 명령에 따라 상기 광 디스크 제어기(312)는 버퍼 메모리(313)에 일시적으로 저장된 정정 데이타를 외부 인터페이스 회로(314)를 거쳐 컴퓨터(302)에 공급한다.

도 64는 광 디스크 제어기(312)의 개략적인 블럭도이다. 상기 광 디스크 제어기(312)는 내부 프로세서(321), 디코더(322), 에러 정정 회로 부(324), 에러 정정 실행 제어 부(325)와 외부 인터페이스 회로(314)를 포함한다.

상기 내부 프로세서(321)는 디코더(322), 에러 정정 회로 부(324), 에러 정정 실행 제어 부(325)와 외부 인터페이스 회로(314)를 제어하기 위해서 마이크로프로세서(311)와 명령을 교환한다. 상기 내부 프로세서(321)는 또한 마이크로프로세서(311)로부터의 명령에 따라 입력/출력 드라이버(315)를 거쳐서 광 디스크 드라이브(303)를 제어한다. 마이크로프로세서로부터의 명령에 따라 상기 내부 프로세서(321)는 버퍼 메모리(313)에 있는 정정된 데이타를 외부 인터페이스 회로(314)를 거쳐 컴퓨터(302)에 공급한다.

상기 디코더(322)는 입력/출력 드라이버(315)로부터 섹터 데이타를 수신하고, 그 섹터 데이타에서 섹터 어드레스 및 동기 패턴과 같은 ID 데이타와 사용자 데이타 내의 동기 패턴을 제거하기 위해서 그 섹터 데이타의 패턴을 해독한다. 상기 디코더(322)는 나머지 사용자 데이타를 미리 정해진 포맷으로 복조시키고, 그 포맷된 데이타를 버퍼 메모리(313)에 일시적으로 저장한다.

도 65는 에러 정정 회로 부(324)의 개략적인 블럭도이다. 상기 에러 정정 회로 부(324)는 신드롬 발생기(331), 에러 위치/값 다항식 발생기(이하에서는 다항식 발생기라고 한다), 에러 위치/값 검출기(이하에서는 검출기라고 한다), 재기록 회로(334), 정정 결과 레지스터(335)와 포인터(336)을 포함한다.

상기 신드롬 발생기(331)는 버퍼 메모리(313)에 저장된 섹터 데이타를 이용하여 인터리브 단위로(120 바이트) 신드롬을 얻는다. 신드롬 발생기(331)는 클럭 신호 CLK에 따라 1 인터리브(120 바이트)의 더 낮은 위치 또는 더 높은 위치에 있는 바이트를 신드롬 다항식 내의 각 항에 더한다. 신드롬 발생기(331)는 또한 클럭 신호에 따라 에러 정정 코드를 사용함으로써 발생된 다항식의 답을 얻고, 신드롬 다항식 내의 각 항의 변수를 그 답으로 대체시킴으로써 신드롬을 발생시킨다. 에러가 없을 때, 그 신드롬은 0이 된다.

상기 신드롬 발생기(331)는 복수 개의 플립플롭 회로와 곱셈기를 포함하고 있다. 상기 곱셈기는 1 인터리브의 각 바이트에 에러 정정 코드를 사용하여 생성된 다항식의 해답을 곱하고, 그 곱셈 결과는 클럭 신호 CLK에 따라 각 플립플롭에 래치된다. 각 플립플롭에 래치된 곱셈 결과는 다항식 발생기(332)에 신드롬으로 공급된다. 따라서 클럭 신호 CLK가 고주파수일 때 신드롬을 발생시키는 속도는 상대적으로 빠르다.

상기 다항식 발생기(332)는 신드롬 발생기(331)로부터 신드롬을 수신하고, 그 신드롬을 사용하여 클럭 신호 CLK에 따라서 유클리디언(Euclidean) 알고리즘에 의한 에러 위치 다항식의 계수와 에러 값 다항식에 대한 계수를 계산한다. 그 에러 위치 다항식은 인터리브 내의 에러 위치를 얻는데 사용되고, 에러 값 다항식은 그 에러 위치에서의 에러 값을 얻는데 사용된다. 따라서 클럭 신호 CLK가 고주파수를 가질 때, 각 계수를 계산하는 속도는 상대적으로 빠르다.

상기 검출기(333)는 다항식 발생기(332)로부터 에러 위치 다항식 및 에러 값 다항식에 대한 계수를 수신하고, 그 계수를 이용하여 체인(chain) 서치 방식에 의해 에러 위치 다항식과 에러 값 다항식의 답을 계산한다. 검출기(333)는 클럭 신호 CLK의 각 펄스 이후에 인터리브 내의 1 바이트(위치)를 검사하고, 에러가 있으면 에러 값을 정확한 값으로 정정한다. 따라서 클럭 신호 CLK가 고주파수를 가질 때 인터리브 내에 있는 각각의 바이트를 검사하는 속도가 상대적으로 빠르다.

상기 재기록 회로(334)는 검출기(333)로부터 에러 위치(바이트)와 정확한 값을 수신하고, 클럭 신호 CLK에 따라서 그 에러 위치와 정확한 값을 정정 결과 레지스터(335)에 저장한다. 클럭 신호 CLK에 따라 레지스터(335)에 저장된 에러 위치에 기하여 재기록 회로(334)는 버퍼 메모리(313)에 저장된 에러 정정되어야 하는 섹터 내의 에러 값을 정확한 값으로 재기록한다. 따라서 클럭 신호가 높은 주파수를 가질 때 재기록 속도는 상대적으로 빠르다.

정정 불가능한 인터리브가 있고 에러 정정이 아직 세 번 실행되지 않았으면 상기 재기록 회로(334)는 신드롬 발생기(331)로 하여금 반복해서 에러 정정을 수행하도록 지시한다. 에러 정정이 세 번 실행된 후에도 여전히 정정 불가능한 인터리브가 있으면, 상기 재기록 회로(334)는 내부 프로세서(321)에 그 목표 섹터 데이타가 정정될 수 없음을 나타내는 정보를 제공한다. 그 정보에 따라서 내부 프로세서(321)는 광 디스크(304)로부터의 데이타 재판독을 지시한다.

상기 포인터(336)는 버퍼 메모리(313)에 저장된 데이타의 어드레스를 저장한다. 도 67에 나타난 것과 같이 버퍼 메모리(313)에서 정정되지 않은 데이타 영역을 A, 데이타가 정정 중인 영역을 B, 정정된 데이타 영역을 C, 그리고 비어 있는 데이타 영역을 D라고 가정한다. 포인터(336)에 저장된 데이타 어드레스는 미 정정 데이타 영역 A의 첫째 또는 헤드 어드레스 다음의 어드레스(기록 개시 어드레스 MP), 데이타 정정 중인 영역 B의 마지막 어드레스(검사 개시 어드레스 ECP)와 정정된 데이타 영역 C의 마지막 어드레스(출력 개시 어드레스 OP)를 포함하고 있다.

상기 디코더(322)는 포인터(336) 내의 기록 개시 어드레스 MP에 따라 정정되지 않은 데이타를 버퍼 메모리(313) 내의 비어있는 데이타 영역 D에 저장한다. 신드롬 발생기(331)는 검사 개시 어드레스 ECP에 따라 버퍼 메모리(313)로부터 1 섹터의 데이타를 판독한다. 외부 인터페이스 회로(314)는 출력 개시 어드레스 OP에 따라 버퍼 메모리(313)로부터 정정된 데이타를 판독하고 그 정정된 데이타를 컴퓨터(302)에 공급한다.

데이타는 첫번 째, 즉 헤드 어드레스 AS 내지 마지막 어드레스 AE에 따라 버퍼 메모리(313)에 기록된다. 정정되지 않은 새로운 데이타가 디코더(322)로부터 이미 정정되지 않은 데이타가 기록되어 있는 버퍼 메모리(313)에 공급되면 그 정정되지 않은 새로운 데이타가 기록 개시 어드레스 MP에 따라 기록된다. 정정되지 않은 데이타의 어드레스가 마지막 어드레스 AE에 이르렀을 때, 헤드 어드레스 AS에 따라 정정되지 않은 데이타가 기록된다. 따라서 정정되지 않은 데이타가 기록될 때마다 기록 개시 어드레스 MP는 가장 최근의 기록 어드레스로 갱신된다.

에러 정정이 시작되면 처음 1 섹터의 데이타가 검사 개시 어드레스 ECP에 따라 버퍼 메모리(313)로부터 판독된다. 즉 버퍼 메모리(313)에 처음으로 기록되어 졌던 미 정정 데이타가 처음으로 판독된다. 에러 정정 후에 1 섹터의 데이타가 재기록될 때 검사 개시 어드레스 ECP가 1 섹터에 대한 어드레스 만큼 증가된다. 따라서 검사 개시 어드레스 ECP에서 기록 개시 어드레스 MP까지의 영역은 정정되지 않은 데이타 영역 A이다. 정정되지 않은 데이타 영역 A 내의 검사 개시 어드레스 ECP에서부터 1 섹터에 대한 어드레스까지의 영역은 데이타가 정정 중인 영역 B이다.

정정된 데이타가 처음에 정정된 데이타의 출력 개시 어드레스 OP로부터 판독되어 외부 인터페이스 회로(314)에 공급된다. 따라서, 출력 개시 어드레스 OP로부터 검사 개시 어드레스 ECP까지의 영역은 정정된 데이타 영역 C이다. 상기 출력 개시 어드레스 OP는 마지막 데이타의 판독 어드레스 다음 어드레스로 증가된다. 정정된 데이타는 판독된 후 지워짐으로써 비어 있는 데이타 영역 D를 형성한다. 따라서 기록 개시 어드레스 MP로부터 출력 개시 어드레스 OP까지의 영역은 빈 데이타 영역 D가 된다.

도 66은 정정 성능 제어 부(이하에서는 제어 부라 한다)의 개략적인 블럭도이다. 상기 제어 부(325)는 부하(load) 검출기(337)와 성능 제어기(338)를 포함한다. 상기 부하 검출기(337)는 에러 정정 회로 부(324) 상의 부하를 검출한다.

상기 부하 검출기(337)는 포인터(336)로부터 기록 개시 어드레스 MP, 검사 개시 어드레스 ECP와 출력 개시 어드레스를 수신하고, 에러 정정 회로 부(324) 상의 부하를 검출하며 제어량(조정 양)을 만들어 낸다. 상기의 부하가 클 때에는 에러 정정 회로 부(324)의 처리 속도를 증가시키기 위한 제어량 ΔTd가 성능 제어기(338)에 공급된다. 부하가 작을 때에는 에러 정정 회로 부(324)의 처리 속도를 감소시키기 위한 제어 량 ΔTu가 성능 제어기(338)에 공급된다. 상기 성능 제어기(338)는 제어 량 ΔTd에 따라서 클럭 신호 CLK의 주기 T를 짧게하고, 제어 량 ΔTu에 따라서는 클럭 신호의 주기를 길게 한다(또는 주파수를 감소시킨다). 따라서 에러 정정 회로(324)의 처리 속도는 상기 부하에 따라 조정된다. 결국 버퍼 메모리(313)의 미 정정 데이타 영역 A와 정정 데이타 영역 C에 있는 데이타량은 거의 일정한 크기로 유지된다. 이것은 버퍼 메모리(313)의 용량이 증가되는 것을 방지하고 메모리 용량의 감소로 인해 발생되는 오버플로우(overflow)의 발생을 방지한다.

상기 부하 검출기(337)는 또한 내부 프로세서(321)로부터 회전 속도 신호 VSG와 판독 불가능 신호 HSG를 포함하고 있는 외부 부하 인자 신호를 수신한다. 회전 속도 신호 VSG는 광 디스크 드라이브(303)에 의해 회전되는 광 디스크(304)의 회전 속도(데이타 판독 속도)에 대한 정보이다. 판독 불가능 신호 HSG는 입력/출력 드라이버(315)가 어떠한 이유로 데이타를 판독할 수 없음을 나타내는 정보이다. 고속의 회전 신호 VSG가 들어오면 부하 검출기(337)는 클럭 신호 CLK 중 가장 짧은 주기의 신호(제1 기준 주기 Ta)를 성능 제어기(338)에 공급한다. 낮은 속도의 회전 신호가 들어오면 부하 검출기(337)는 성능 제어기(338)에 클럭 신호 CLK의 가장 짧은 주기(제2 기준 주기 Tb)보다 긴 주기를 갖는 신호를 제공한다. 이러한 방법으로 클럭 신호 CLK의 주기 T(주파수) 또는 에러 정정 회로 부(324)의 처리 속도가 회전 속도 신호 VSG에 따라서 제어된다. 결국 미 정정 데이타 A와 정정된 데이타 C는 거의 일정한 크기를 차지하게 된다.

판독 불가능 신호 HSG가 들어오면 부하 검출기(337)는 성능 제어기(338)에 클럭 신호 CLK를 중지시키기 위한 중지 신호 STP를 제공한다. 이것은 클럭 신호 CLK의 불필요한 발생을 방지시키고, 이로 인해 전력 소모를 감소시킨다. 광 디스크(304)의 빠른 회전 또는 광 디스크(304)의 요동으로 인해 비정상의 판독 데이타가 광 디스크 드라이브(303)로부터 출력될 때 에러 정정 회로 부(324)는 작동을 중단한다.

상기 부하 검출기(337)는 각 어드레스 MP, ECP와 OP를 이용하여 버퍼 메모리(313) 내에 있는 미 정정 데이타 영역 A의 점유 크기 L1(MP－ECP)와 정정 데이타 영역 C의 점유 크기 L2를 획득하고, 그 점유 크기 L1과 L2 그리고 미리 정해진 기준 값 L1k와 L2k를 이용하여 후속하는 산술 연산을 수행한다. 기준 값 L1k는 미 정정 데이타 영역 A의 점유 크기 한계를 나타내며, 점유 크기 L1이 기준 값 L1k를 초과하면 버퍼 메모리 내에 저장되어지는 정정된 데이타가 영향을 받을 것이다. 기준 값 L2k는 정정된 데이타 영역 C에 대한 점유 크기의 한계를 나타내며, 그 점유 크기 L2가 기준 값 L2k를 초과하면 버퍼 메모리(313) 내에 저장된 미 정정 데이타가 영향을 받을 것이다.

(1) L1 ＞ L1k, L2 ＞ L2k

상기 부하 검출기(337)는 많은 수의 미정정 데이타가 존재하는지, 그리고 에러 정정 회로 부(324) 상의 부하가 과중한지를 판단한다. 이 경우 에러 정정에 더 많은 시간이 소요되고, 정정된 데이타가 줄어들게 된다. 클럭 신호 CLK의 주기를 짧게 만들기 위해서 부하 검출기(337)는 미리 정해진 제어 량 ΔTd(－ΔT1)을 성능 제어기(338)에 제공한다.

(2) L1 ＜ L1k, L2 ＞ L2k

상기 부하 검출기(337)는 많은 수의 정정된 데이타가 존재하는지, 그리고 에러 정정 회로 부(324) 상의 부하가 작은지를 판단한다. 이 경우 에러 정정을 위한 시간이 줄어들면서 미 정정 데이타가 감소되고 정정된 데이타가 증가된다. 클럭 신호 CLK의 주기를 길게 만들기 위해서 부하 검출기(337)는 미리 정해진 제어 량 ΔTu(ΔT1)을 성능 제어기(338)에 제공한다.

(3) L1 ≤ L1k, L2 ≤ L2k

상기 부하 검출기(337)는 많은 수의 미 정정 데이타와 정정된 데이타가 있는지, 그리고 에러 정정 회로 부(324)의 부하가 비정상인지 여부를 판단한다. 이 경우 두 개의 미 정정 데이타와 정정 데이타는 증가된다. 클럭 신호 CLK를 중지시키기 위하여 부하 검출기(337)는 중지 신호 STP를 성능 제어기(338)로 보낸다. 중지 신호 STP의 공급은 먼저 저장된 미정정 데이타와 정정된 데이타가 오버플로 우에 의하여 재기록 되는 것을 방지한다.

상기 성능 제어기(338)는 주파수 분주비 제어기(이하에서는 제어기라 부른다)(341)와 클럭 제어/주파수 분주 회로(이하에서는 주파수 분주 회로로 부른다)(342)를 포함한다. 상기 제어기(341)는 부하 검출기(337)로부터 제1 기준 주기 Ta(또는 제2 기준 주기 Tb), 중지 신호 STP와 제어 량 ΔTd, ΔTu 또는 ΔT0를 수신한다. 제1 기준 주기 Ta를 수신한 때에는 제어기(341)가 제1 기준 주기 Ta와 제어 량 ΔTd, ΔTu 또는 ΔT0를 사용해서 주파수 분주비 K를 계산해 낸다. 제2 기준 주기 Tb를 수신한 때에는 제어기(341)가 제2 기준 주기 Tb와 제어 량 ΔTd, ΔTu 또는 ΔT0를 사용해서 주파수 분주비 K를 계산해 낸다.

이하에서는 상기 계산을 자세히 설명하겠다. 제1 기준 주기 Ta가 공급되면 클럭 신호 CLK의 주기 T가 우선 제1 기준 주기(가장 짧은 주기) Ta에 맞춰진다. 이어서 클럭 신호 CLK의 주기 T가 제어 량 ΔTd, ΔTu 또는 ΔT0(T＋ΔTd, ΔTu 또는 ΔT0)에 따라서 조정되어 진다. 그러나 클럭 신호 CLK의 주기 T가 처음에 제1 기준 주기이므로 그 주기를 짧게 만들기 위해서 제어 량 ΔTd(－ΔT1)이 공급되지 않는다는 것에 유의하여야 한다. 제2 기준 주기 Tb가 공급되면 클럭 신호 CLK의 주기 T는 우선 제2 기준 주기 Tb에 맞춰진다. 그 다음 클럭 신호 CLK의 주기 T는 제어 량 ΔTd, ΔTu 또는 ΔT0(T＋ΔTd, ΔTu 또는 ΔT0)에 따라서 조정된다. 클럭 신호 CLK의 주기 T는 이러한 식으로 제어 량 ΔTd, ΔTu 또는 ΔT0가 공급될 때마다 갱신된다. 상기 제어기(341)가 조정된 주기 T를 갖는 클럭 신호 CLK의 발생을 위해서 주파수 분주비 K를 정하고, 그 주파수 분주비 K를 주파수 분주 회로(342)에 공급한다. 중지 신호 STP가 공급된 때 상기 제어기(341)는 주파수 분주 회로(342)로 해제 신호 ST를 보낸다.

상기 주파수 분주 회로(342)는 제어기(341)로부터 주파수 분주비 K를 수신하고, 주파수 분주비 K와 상관된 주기 T의 클럭 신호 CLK를 발생시킨다. 클럭 신호 CLK는 에러 정정 회로 부(324) 내의 회로 (331) 내지는 (334)에 공급된다. 따라서, 에러 정정 회로 부(324)의 에러 정정 속도는 클럭 신호 CLK의 주기 T에 의해 조정되어 진다. 즉, 비교적 짧을 주기 T를 갖는 클럭 신호 CLK가 에러 정정 속도를 증가시키고, 비교적 긴 주기 T를 갖는 클럭 신호 CLK가 에러 정정 속도를 늦추게 한다. 해제 신호 ST를 수신하였을 때 주파수 분주 회로(342)는 클럭 신호 CLK의 발생을 중단한다. 따라서, 클럭 신호 CLK가 에러 정정 회로 부(324) 내의 회로 (331) 내지 (334)에 공급되지 않는다. 결국 에러 정정 회로 부(324)는 에러 정정 동작을 멈추게 된다.

이하에서는 광 디스크 제어기(312)의 동작에 대해서 설명하도록 하겠다. 을 지금부터 논의할 것이다. 기록된 데이타가 광 디스크(304)로부터 읽혀지면 상기 디코더(322)는 버퍼 메모리(313) 내에 정정되지 않은 데이타를 저장한다. 에러 정정 회로 부(324)는 정정되지 않은 데이타를 판독하고, 그 판독 데이타에 에러 정정을 행하며, 그 미정정 데이타를 정정된 데이타로 재기록한다. 외부 인터페이스 회로(314)는 버퍼 메모리(313)로부터 정정된 데이타를 판독하고 그 정정된 데이타를 컴퓨터(302)에 공급한다. 이때 제어기(325)가 가장 짧은 주기 T(제1 기준 주기 Ta)를 갖는 클럭 신호 CLK를 에러 정정 회로 부(324)에 공급하였다고 가정한다. 따라서 에러 정정은 최대 속도로 이루어진다. 이 경우 빠른 처리 또는 적은 에러로 인하여 정정되지 않은 데이타가 줄어들고 정정된 데이타가 증가될 때 L1 ＜ L1k , L2 ＞ L2k 의 상태가 발생한다.

상기 부하 검출기(337)는 에러 정정 회로 부(324)의 에러 정정 실행 시간이 비교적 짧다고 판단하고(즉 부하가 적다), 에러 정정 속도를 줄이기 위한 제어량 ΔTu를 제어기(341)에 공급한다. 상기 제어기(341)는 제어 량 ΔTu를 사용하여 주기 T를 T＋ΔTu로 갱신시키고, 새로운 주기 T＋ΔTu에 대응하는 주파수 분주비 K를 주파수 분주 회로(342)로 보낸다. 주파수 분주비 K에 따라 주파수 분주 회로(342)는 주기 T＋ΔTu를 갖는 클럭 신호 CLK를 에러 정정 회로 부(324)에 공급한다. 이것이 에러 정정 회로 부(324)의 에러 정정 속도를 낮춘다.

L1 ＜ L1k 이고 L2 ＞ L2k 일 때, 심지어는 클럭 신호 CLK의 주기가 길어질 때 상기 부하 검출기(337)는 성능 제어기(338)의 에러 정정 속도를 낮추기 위한 제어량 ΔTu를 공급한다. 이어서, 그 제어 량 ΔTu는 상태가 L1 ≤ L1k 이고 L2 ≤ L2k 로 될 때까지 계속해서 공급된다. 이 과정은 빠른 에러 정정으로 인하여 버퍼 메모리(313) 내의 정정된 데이타 량이 증가되는 것을 방지한다.

에러 수에 있어서의 증가가 더 긴 에러 정정을 초래할 때 정정되지 않은 데이타 영역 A의 점유 크기 L1은 점점 증가하고, 정정된 데이타 영역 C의 점유 크기 L2는 점점 감소한다. L1 ＞ L1k 이고 L2 ＜ L2k 의 상황이 발생할 때 상기 부하 검출기(337)는 에러 정정 회로 부(324)의 부하가 증가되었고 에러 정정 속도가 증가되었다고 판단해서 제어 량 ΔTd를 제어기(341)에 공급한다. 상기 제어기(341)는 제어 량 ΔTd를 이용해서 주기 T를 T＋ΔTd로 갱신해서 새로운 주기 T＋ΔT에 대응하는 주파수 분주 비 K를 주파수 분주 회로(342)로 보낸다. 상기 주파수 분주 비 K에 따라서 주파수 분주 회로(342)는 주기 T＋ΔT를 갖는 클럭 신호 CLK를 에러 정정 회로 부(324)에 공급한다. 이것은 에러 정정 회로 부(324)의 에러 정정 속도를 증가시킨다. 이어서, 제어 량 ΔTd는 상태가 L1 ≤ L1k 이고 L2 ≤ L2k로 될 때까지 계속해서 공급된다. 이 과정은 에러수 증가에 의한 느린 에러 정정으로 인하여 버퍼 메모리(313) 내의 미 정정 데이타량이 크게 증가되지 않도록 한다.

에러를 정정하는 동안 내부 프로세서(321)가 낮은 속도의 회전 속도 VSG를 부하 검출기(337)에 공급할 때, 상기 부하 검출기(337)는 제2 기준 주기 Tb를 성능 제어기(338)로 보낸다. 성능 제어기(338)는 제2 기준 주기 Tb에 대응하는 주파수 분주비 K를 얻고, 그 주파수 분주비 K에 따른 주기 T(제2 기준 주기 Tb)를 갖는 클럭 신호 CLK를 발생시킨다. 이 클럭 신호 CLK는 낮은 회전 속도에 대응하는 비교적 긴 주기를 갖는다. 따라서 낮은 회전 속도와 관련해서 에러 정정 속도는 점점 낮아진다. 다음으로, 점유 크기 L1과 L2 그리고 기준 값 L1k 와 L2k를 사용하여 제어 량 ΔTd, ΔTu 또는 ΔT0가 계산되고, 그 제어 량에 기하여 주기 T(또는 클럭 신호 CLK)를 조정한다. 낮은 회전 속도에서 조차도 에러 정정 속도는 버퍼 메모리(313) 내의 미 정정 데이타와 정정 데이타의 량을 제어하도록 조정된다.

에러 정정 중 내부 프로세서(321)가 판독 불가능한 신호 HSG를 부하 검출기(337)로 보내고 상태 L1 ＞ L1k 와 L2 ＞ L2k 가 발생할 때, 상기 부하 검출기(337)는 중지 신호 STP를 성능 제어기(338)로 보낸다. 상기 중지 신호 STP에 따라 성능 제어기(338)는 클럭 신호 CLK의 발생을 중단한다. 그에 따라 에러 정정이 종료된다.

제15 실시예에 있어서, 부하(load)의 크기를 검출하기 위해서 미리 정해진 기준 값 L1k 와 L2k, 점유 크기 L1 및 L2 대신에 데이타 영역 A와 C의 점유 크기 L1과 L2에 대한 증가 비율과 감소 비율, 그리고 미리 정해진 기준 증가 비율과 기준 감소 비율이 사용된다. 또한, 미정정된 데이타 영역 A의 점유 크기 L1에 증가 또는 감소가 일어나는 횟수가 누적되어, 그 누적된 값이 미리 정해진 수를 초과할 때 부하 내의 증가 또는 감소가 검출되게 된다.

단지 미 정정 데이타 영역 A의 점유 크기 L1 또는 정정 데이타 영역 C의 점유 크기 L2만이 부하의 크기를 검출하는 데 사용된다. 점유 크기 L1만이 사용되는 경우에 그 점유 크기 L1이 미리 정해진 기준 값 L1k보다 작을 때 상기 부하는 작다고 검출된다. 반면에 점유 크기 L1이 미리 정해진 기준 값 L1k보다 클 때 상기 부하는 크다고 검출된다. 점유 크기 L2만이 사용되는 경우에 점유 크기 L2가 미리 정해진 값 L2k보다 클 때 부하는 작다고 검출된다. 반면에 점유 크기 L2가 미리 정해진 기준 값 L2k보다 작을 때 부하는 크다고 검출된다. 부하의 크기는 점유 크기 L1과 L2중 어느 하나에 있어서의 증가 비율 및 감소 비율을 계산하거나 점유 크기 L1과 L2의 어느 하나에서 증가나 감소가 연속적으로 일어나는 횟수를 집계함으로써 검출되어진다.

상기 부하의 크기는 비어 있는 데이타 영역 D의 점유 크기를 이용하여 검출될 수 있다. 이 경우 비어 있는 데이타 영역 D의 점유 크기가 기준 값을 초과할 때 상기 부하는 작으며 에러 정정이 높은 속도로 이루어지고 있어서 비교적 긴 주기 T를 갖는 클럭 신호 CLK가 발생된다고 판단된다. 비어 있는 데이타 영역 D의 점유 영역 크기가 기준 값보다 작거나 같을 때 상기 부하는 크고 에러 정정이 느려져서 비교적 짧은 주기 T를 갖는 클럭 신호 CLK가 발생된다고 판단된다. 또한 상기 부하의 크기는 비어 있는 데이타 영역 D의 점유 크기에 있어서의 증가 비율과 감소 비율을 계산함으로써, 또는 비어 있는 데이타 영역 D의 점유 크기의 증가나 감소가 연속해서 일어나는 횟수를 집계함으로써 검출될 수 있다.

타이머(timer)와 같은 시간 측정 장치는 부하의 크기를 검출 하는데 포인터(336) 대신에 사용될 수 있다. 이 경우 시간 측정 장치는 에러 정정 회로 부(324)가 1 섹터의 에러를 정정 하는데 필요한 시간을 측정하고, 그 처리 시간에 기해 부하의 크기가 검출된다. 즉, 그 처리 시간이 미리 정해진 기준 시간보다 길 때에는 부하의 크기가 크다고 결정된다. 처리 시간이 미리 정해진 기준 시간보다 짧을 때에는 부하의 크기가 작다고 결정된다.

부하의 크기는 포인터(336) 대신에 신드롬 발생기(331)에 연결된 에러 수 카운터(도 65에서 점선으로 나타냄)를 사용하여 검출될 수 있다. 이 경우 에러 수 카운터(331a)는 신드롬 발생기(331)에 의해 생성된 신드롬의 수를 세고, 그 누적 값을 부하 검출기(337)에 공급한다. 상기 부하 검출기(337)는 그 누적 값에 기하여 부하의 크기를 검출한다. 데이타에 에러가 없을 때 그 신드롬의 누적 값은 제로(0)이다. 에러의 수가 증가할수록 그 신드롬에 대한 누적 값은 증가한다. 따라서, 그 누적 값이 커질수록 에러 정정 회로 부(324)가 가지는 부하는 커지게 된다. 따라서, 그 누적 값이 미리 정해진 누적 값보다 클때 부하는 과하다고 결정된다. 반면에 그 누적 값이 미리 정해진 누적 값보다 작을 때 부하는 경미하다고 결정된다. 또한, 부하의 크기는 포인터(336) 내의 어드레스와 에러 수 카운터(331a)의 누적 값을 이용하여 검출될 수 있다.

부하의 크기는 정정 결과 레지스터(335)(도 66에서 점선으로 도시됨)에 저장된 에러 위치(바이트)와 정확한 값을 부하 검출기(337)에 공급함으로써 검출될 수 있다. 이 경우 에러 위치의 수와 올바른 값이 미리 정해진 값보다 클 때 부하는 과중하다고 판단되고, 그 전자(에러 위치의 수와 올바른 값)의 값이 후자(미리 정해진 값)의 값보다 작을 때 부하는 경미한 것으로 여겨진다.

부하의 크기는 포인터(336) 내의 어드레스, 에러 수 카운터(331a)의 집계 수와 정정 결과 레지스터(335) 내에 저장된 정확한 값의 조합을 이용함으로써 검출될 수 있다.

서로 다른 주기 T의 클럭 신호 CLK는 주파수 분주 회로(342)로부터 에러 정정 회로 부(324)에 있는 각 회로 (31) 내지 (34)에 공급된다. 이 경우 동일한 제어 량 ΔTd 내지 ΔTu가 모든 클럭 신호 SLK를 제어하는 데 사용되고, 또는 서로 다른 제어 량 ΔTd 내지 ΔTu가 각각의 클럭 신호 SLK를 제어하는 데 사용될 수 있다. 또한 (31) 내지 (34)의 각 회로는 복수 개의 그룹으로 분리되고 서로 다른 주기 T를 갖는 클럭 신호 CLK가 그 각각의 그룹에 공급된다. 이 경우에도 역시 동일한 제어 량 ΔTd 내지 ΔTu가 모든 클럭 신호 CLK를 제어하는 데 사용되고, 또한 서로 다른 제어 량 ΔTd 내지 ΔTu가 각 클럭 신호 CLK를 제어하는 데 사용된다.

다항식 발생기(332)와 동작 시간이 비교적 긴 검출기(333)에 바로 공급되는 클럭 신호 CLK는 부하에 따라 변화될 수 있고, 그 부하의 크기에 관계 없이 일정한 주기를 갖는 클럭 신호 CLK가 다른 회로 (31), (33)과 (34)에 공급된다.

1 섹터의 데이타에 에러 정정이 있은 후에도 정정 불가능한 인터리브가 있을 때에는 부하가 과중하거나 에러 정정이 느리다고 판단되므로 클럭 신호 CLK의 주기 T를 더 짧게 해야 한다. 에러 정정이 세 번 실행된 후에도 정정 불가능한 인터리브가 있을 때에는 그 목적하는 섹터에 대한 에러 정정이 종료되고 동일한 섹터 데이타가 광 디스크(304)로부터 다시 판독된다. 따라서, 에러 정정에서의 지체를 회복하기 위해서 클럭 신호 CLK의 주기 T를 짧게 하여야 한다. 1 섹터 상의 에러 정정 횟수는 3으로 한정된 것이 아니라 0, 1, 2, 4 또는 그보다 더 큰 것으로 맞춰질 수 있다. 또한 에러 정정의 횟수도 내부 프로세서(321)에 의해 변경될 수 있다. 에러 정정 횟수가 증가하면 에러 정정 시간이 증가한다. 그러므로 에러 정정 횟수에 따라서 기준 주기 Ta와 Tb를 짧게 만드는 것이 바람직하다.

상기 부하 검출기(337)는 재생된 클럭 신호의 주기에 따라서 부하의 크기를 검출할 수 있다. 재생된 클럭 신호는 판독 데이타 신호를 사용하여 디코더(322)에 의해 발생될 수 있고 데이타 판독 속도를 나타낸다. 즉 재생된 클럭 신호의 주기가 짧아질수록 정정되지 않은 데이타의 량이 커지고 부하가 더 커진다. 재생된 클럭 신호의 주기가 길어질수록 정정되지 않은 데이타의 량과 부하는 점점 작아진다. 클럭 신호 CLK의 주기 T는 재생된 클럭 신호의 주기를 검출함으로써 제어된다. 재생 클럭이 발생될 수 없을 때, 이것은 판독 데이타가 어떠한 이유로 판독되지 않음을 의미하는데 클럭 신호 CLK의 발생이 중지된다.

더욱이 부하 검출기(337)는 광 디스크 드라이브(303)로부터 공급된 서보 에러 신호에 기하여 부하의 크기를 검출한다. 이 경우 정정되지 않은 데이타의 양이 서보 에러 신호에 의해 감소됨으로써 부하를 작게 만드는 것으로 결정된다. 상기 서보 에러 신호는 광 디스크 드라이브(303)의 시크(seek) 정보를 나타낸다.

상기 부하 검출기(337)는 광 디스크 드라이브(303)로부터의 판독 신호를 사용하여 부하의 크기를 검출한다. 이 경우 판독 데이타의 량이 클수록 정정되지 않은 데이타의 량이 커짐으로써 부하가 커지게 된다. 판독 데이타의 량이 작을수록 정정되지 않은 데이타의 량이 작아짐으로써 부하를 감소시킨다.

도 69는 본 발명의 제15 실시예의 변형 예에 따른 광 디스크 제어기의 개략적인 블럭도이다. 상기 성능 제어기(338)는 부하 검출기(337)로부터의 부하 검출 신호에 따라 정정된 데이타를 판독하기 위해서 외부 인터페이스 회로(314)의 판독 속도를 제어한다. 상기 외부 인터페이스 회로(314)는 클럭 신호에 따라 버퍼 메모리로부터 정정된 데이타를 판독하므로 상기 성능 제어기(338)는 외부 인터페이스 회로(314)에 제공된 클럭 신호의 주기를 부하 검출 신호에 따라 변경시킨다. 에러 정정에 시간이 걸릴 때, 정정된 데이타의 량은 작다. 따라서 판독 속도를 줄일 필요가 있기 때문에 비교적 긴 주기를 갖는 클럭 신호가 외부 인터페이스 회로(314)에 공급된다. 반면에 에러 정정이 비교적 빠를 때 정정된 데이타의 량은 증가된다. 따라서 판독 속도를 줄임으로써 비교적 짧은 주기를 갖는 클럭 신호가 외부 인터페이스 회로(314)에 공급되어질 필요가 있다. 상기 인터페이스 회로(314)의 판독 속도와 에러 정정 회로 부(324)의 처리 속도는 제어되어질 수 있다.

복수 개의 클럭 신호 CLK의 주기 T는 미리 부하에 맞추어 설정될 수 있고 검출된 부하에 대응하는 클럭 신호 CLK는 그러한 클럭 신호 CLK로부터 선택될 수 있다.

하나의 버퍼 메모리(313)에 정정되지 않은 데이타와 정정된 데이타를 저장하는 대신에 정정되지 않은 데이타와 정정된 데이타가 2개의 버퍼 메모리에 분리되어 저장될 수 있다. 또한, 하나의 버퍼 메모리가 사용될 때 정정되지 않은 데이타에 대한 메모리 영역과 정정된 데이타에 대한 메모리 영역은 미리 정해질 수 있다.

본 발명은 광 디스크(304)에 기록된 데이타의 에러 정정에 한정되는 것이 아니라 자기 디스크나 다른 종류의 매체에 기록된 데이타에 대한 에러를 정정하는 에러 정정 장치에 적용될 수도 있다.

본 발명은 신드롬을 사용하여 유클리디언(Euclidean) 알고리즘에 따른 에러 위치와 값을 얻는 에러 정정 방법에 한정되는 것이 아니라 다른 종류의 에러 정정 장치에도 적용될 수 있다.

당업자는 본 발명의 사상과 범위를 벗어나지 않고 다른 많은 특정의 형태를 실시할 수 있음이 명백하다. 따라서, 본 발명에서의 예와 실시예들은 제한적인 것이 아니라 예시적인 것으로 이해하여야 하고, 본 발명은 또한 여기서 제공된 설명에 국한되는 것이 아니라 첨부된 도면의 범위와 동일성 범위 내에서 변형될 수 있다.

본 발명에 의하면 데이타 정정을 효과적으로 할 수 있게 된다.

Claims (89)

1. 판정 궤환 이퀄라이저를 제어하는 방법에 있어서,

   입력 신호와 궤환 신호를 사용하여 동작 신호를 발생하는 단계와,

   판정 신호를 발생하기 위하여 정해진 기준에 따라 동작 신호를 해석하는 단계와,

   판정 신호를 쉬프트 레지스터에 저장하는 단계와,

   판정 신호를 사용하여 궤환 신호를 발생하는 단계와,

   판정 신호를 포함한 쉬프트 레지스터의 내용을 감시하는 단계를 포함하는 것을 특징으로 하는 방법
2. 제1항에 있어서,

   그 감시 결과에 따라 그 기준을 변경하는 단계를 더 포함하는 방법.
3. 제2항에 있어서,

   상기 기준 변경 단계는 상기 고정된 판정 신호와 다른 부호를 가지는 입력 신호로부터 발생된 동작 신호의 해석을 수월하게 하기위해, 판정 신호가 하나의 고정된 값을 가지는 것을 나타내는 감시 결과에 따라 기준을 변경하는 것을 포함하는 방법.
4. 판정 궤환 이퀄라이저를 제어하는 방법에 있어서,

   입력 신호와 궤환 신호를 사용하여 동작 신호를 발생하는 단계와,

   판정 신호를 발생하기 위해서 정해진 기준에 따라 동작 신호를 해석하는 단계와,

   판정 신호를 쉬프트 레지스터에 저장하는 단계와,

   판정 신호를 이용하여 궤환 신호를 발생하는 단계와,

   입력 신호를 이용하여 궤환 신호의 초기값을 계산하는 단계와,

   초기값을 사용하여 쉬프트 레지스터를 미리 조정하는 단계를 포함하는 것을 특징으로 하는 방법.
5. 판정 궤환 이퀄라이저에 있어서,

   필터링된 입력 신호를 발생하기 위하여 입력 신호를 수신하고 입력 신호를 필터링하는 전치필터(12)와,

   합산된 신호를 발생하기 위하여 전치 필터에 연결되어, 궤환 신호와 필터링된 입력 신호를 수신하고 필터링된 입력 신호와 필터링된 궤환 신호를 합산하는 가산기(13)와,

   판정 신호를 발생하기 위하여 가산기에 연결되어 합산된 신호를 수신하고 합산된 신호를 정해진 기준에 따라 해석하는 판정부(14)와,

   판정부에 연결되어, 판정 신호를 저장하는 쉬프트 레지스터(61)와,

   쉬프트 레지스터에 연결되어, 판정 신호를 사용하여 궤환 신호를 발생하기 위하는 궤환 신호 발생기(64, 24, 25)와,

   궤환 신호 발생기에 연결되어, 판정 신호를 포함한 쉬프트 레지스터의 내용을 감시하는 감시회로(67)를 포함하는 것을 특징으로하는 판정 궤환 이퀄라이저.
6. 제5항에 있어서,

   감시 회로와 판정부 사이에 연결되어, 그 감시 회로로부터 감시 결과를 수신하고, 감시 결과에 의한 기준을 변경하고, 판정부에 변경된 기준을 제공하는 기준 설정 회로(68, 69)를 더 포함하는 것인 판정 궤환이퀄라이저.
7. 제6항에 있어서,

   판정 신호가 하나의 고정된 값을 가지는 것을 나타내는 감시 결과에 따라, 기준 설정 회로는 판정부로 부터 발생된 고정된 판정 신호와 다른 부호를 가지는 입력 신호로부터 생긴 더해진 신호의 해석을 수월하게 하기 위하여 기준을 변경하는 판정 궤환 이퀄라이저.
8. 제6항에 있어서,

   상기 기준 설정 회로는,

   다수의 기준을 발생하기 위한 기준 발생기(69)와,

   기준 설정 회로와 판정부 사이에 연결되어, 감시 회로로 부터 감시 결과를 수신하고, 감시 결과에 따른 다수의 기준 중 하나를 선택하고, 판정부에 선택된 기준을 제공하는 선택기(68)를 포함하는 것인 판정 궤환 이퀄라이저.
9. 제8항에 있어서,

   상기 쉬프트 레지스터는 입력 신호의 전송 코드 규칙에 대응하는 레지스터 길이를 가지는 것인 판정 궤환 이퀄라이저.
10. 제8항에 있어서,

    상기 쉬프트 레지스터는,

    궤환 신호 발생기가 궤환 신호를 발생하기 위해 필요한 수의 레지스터를 포함하는 제1 레지스터 영역(62)과,

    감시 회로가 쉬프트 레지스터의 내용을 감시하기 위해 필요한 수의 레지스터를 포함하는 제2 레지스터 영역(63)을 포함하는 것인 판정 궤환 이퀄라이저.
11. 제5항에 있어서,

    감시 회로와 궤환 신호 발생기 사이에 연결되어, 감시 회로로부터 감시 결과를 수신하고 그 감시 결과에 따른 궤환 신호의 변경을 위한 신호를 궤환 신호 발생기에 제공하기 위한 궤환 신호 제어기(68, 72)를 더 포함하는 판정 궤환 이퀄라이저.
12. 제11항에 있어서,

    상기 궤환 신호 제어기는,

    다수의 오프셋 신호를 발생하는 오프셋 신호 발생기(72)와,

    오프셋 신호 발생기와 궤환 신호 발생기 사이에 연결되어, 감시 회로로부터 감시 결과를 수신하고, 그 감시 결과에 따라 다수의 오프셋 신호 중 하나를 선택하고, 그리고 그 선택된 오프셋 신호를 궤환 신호 발생기에 제공하기 위한 선택기(26)를 포함하는 것이고,

    상기 궤환 신호 제어기는 선택기에 연결되어, 선택된 오프셋 신호를 수신하고 오프셋 궤환 신호를 발생하기 위하여 궤환 신호와 선택된 오프셋 신호를 더하는 가산기를 포함하는 것인 판정 궤환 이퀄라이저.
13. 제12항에 있어서,

    상기 쉬프트 레지스터는 입력 신호를 위하여 전송 코드 규칙과 같거나 더 긴 레지스터 길이를 가지는 것인 판정 궤환 이퀄라이저.
14. 제12항에 있어서,

    상기 쉬프트 레지스터는,

    궤환 신호 발생기가 궤환 신호를 발생하기 위해 필요한 수의 레지스터를 포함하는 제1 레지스터 영역(62)과,

    감시 회로가 쉬프트 레지스터의 내용을 감시하기 위해 필요한 수의 레지스터를 포함하는 제2 레지스터 영역(63)을 포함하는 것인 판정 궤환 이퀄라이저.
15. 제6항에 있어서,

    감시 회로와 궤환 신호 발생기 사이에 연결되어, 감시 회로로부터 감시 결과를 수신하고 그 감시 결과에 따라 궤환 신호를 변경하기 위한 신호를 궤환 신호 발생기에 제공하는 궤환 신호 제어기(203, 204)를 더 포함하는 것인 판정 궤환 이퀄라이저.
16. 제15항에 있어서,

    상기 궤환 신호 발생기는,

    판정 신호를 이용하여 제1 디지탈 궤환 신호를 발생하는 회로(66, 24, 208)와,

    아날로그 궤환 신호를 발생하기 위한 디지탈-아날로그 변환기(DAC)를 포함하는 것이며,

    상기 궤환 신호 제어기는,

    다수의 제2 디지탈 궤환 신호를 발생하기 위한 디지탈 궤환 신호 발생기(204)와,

    디지탈 궤환 신호 발생기와 디지탈-아날로그 변환기(DAC) 사이에 연결되어, 감시 회로로부터 감시 결과를 수신하고, 그 감시 결과에 따라 다수의 제2 디지탈 궤환 신호와 제1 디지탈 궤환 신호 중 하나를 선택하고, 그리고 그 선택된 디지탈 궤환 신호를 디지탈-아날로그 변환기(DAC)에 제공하는 선택기(203)를 포함하는 것인 판정 궤환 이퀄라이저.
17. 제15항에 있어서,

    판정 신호는 국부 판정 에러를 가지는지 여부를 검출하는 에러 검출기(206)을 더 포함하고, 상기 궤환 신호 제어기는 에러 검출기의 검출 결과에 따라 궤환 신호를 변경하기 위한 신호를 궤환 신호 발생기에 제공하는 것인 판정 궤환 이퀄라이저.
18. 제15항에 있어서,

    상기 쉬프트 레지스터는 입력 신호의 전송 코드 규칙에 대응하는 레지스터 길이를 가지는 것인 판정 궤환 이퀄라이저.
19. 제15항에 있어서,

    상기 쉬프트 레지스터는,

    궤환 신호 발생기가 궤환 신호를 발생하기 위해 필요한 수의 레지스터를 포함하는 제1 레지스터 영역(62)과,

    감시 회로가 쉬프트 레지스터의 내용을 감시하기 위해 필요한 수의 레지스터를 포함하는 제2 레지스터 영역(63)을 포함하는 것인 판정 궤환 이퀄라이저.
20. 신호 처리기에 있어서,

    판독 신호를 필터링하고 필터링된 판독 신호를 발생하는 전치필터(12)와 그전치 필터에 연결되어, 궤환 신호와 필터링된 판독 신호를 합산하고 합산된 신호를 발생하는 가산기(13)와 그 가산기에 연결되어, 합산된 신호를 수신하고, 정해진 기준에 따라 합산된 신호를 해석하고, 그리고 판정 신호를 발생하는 판정부(14)와 그판정부에 연결되어, 기준 클럭 신호에 따라 판정 신호를 샘플링하고 샘플링 데이터를 저장하고, 상기 균일화된 파형의 판독 신호는 쉬프트 레지스터의 출력인 쉬프트 레지스터(15)와 그 쉬프트 레지스터에 연결되어, 쉬프트 레지스터에 저장된 샘플링 데이터를 수신하고 샘플링 데이터를 이용하여 궤환 신호를 발생하는 궤환 필터(22)를 포함하는 것으로서, 기록 매체로부터 읽혀진 판독 신호의 파형을 균일화하고 그균일화된 파형의 판독 신호를 발생하는 판정 궤환 이퀄라이저와,

    전치필터와 가산기에 연결되어, 필터링된 판독 신호와 합산된 신호를 수신하고 필터링된 판독 신호와 합산된 신호 중 하나를 선택하기 위한 전환 스위치(86)와,

    전환 스위치에 연결되어, 기준 클럭 신호에 따라 합산된 판독 신호와 합산된 신호 중 선택된 하나를 디지탈 신호로 바꾸는 아날로그-디지탈 변환기(ADC)(83)와,

    아날로그-디지탈 변환기(ADC)와 쉬프트 레지스터에 연결되어, 아날로그-디지탈 변환기(ADC)로부터 디지탈 신호를 받고, 디지탈 신호를 사용하여 초기 샘플링 데이타를 발생하고, 그리고 쉬프트 레지스터에 초기 샘플링 데이터를 미리 저장하는 디지탈 연산 회로(85)를 포함하는 것을 특징으로 하는 신호 처리기.
21. 제20항에 있어서,

    상기 디지탈 연산 회로는,

    아날로그-디지탈 변환기(ADC)에 연결되어, 균일화된 파형의 디지탈 신호를 발생하기 위해 디지탈 신호를 수신하고 디지탈 신호의 파형을 균일화 하는 디지탈 필터(89)와,

    디지탈 필터에 연결되어, 균일화된 파형의 디지탈 신호를 수신하고 실질적으로 균일화된 파형의 디지탈 신호의 위상과 일치하는 위상을 가지는 기준 클럭 신호를 발생하는 PLL회로(90)와,

    PLL 회로와 쉬프트 레지스터에 연결어 정해진 초기 샘플링 데이타를 저장하고, 레지스터에 저장된 정해진 초기 샘플링 데이타는 균일화된 파형의 디지탈 신호의 위상이 실질적으로 기준 클럭 신호의 파형과 일치할 때에 쉬프트 레지스터에 미리 저장되는 레지스터(91)를 포함하는 것인 신호 처리기.
22. 제20항에 있어서,

    상기 디지탈 연산 회로는,

    아날로그-디지탈 변환기(ADC)와 쉬프트 레지스터에 연결되어, 아날로그-디지탈 변환기(ADC)로부터 디지탈 신호를 수신하고, 디지탈 신호의 파형을 균일화 하고 균일화된 파형의 디지탈 신호를 발생함으로써, 디지탈 신호 처리기가 디지탈 신호를 이용하여 쉬프트 레지스터에 미리 저장될 초기 샘플링 데이타를 발생하고 균일화된 파형의 디지탈 신호와 기준 클럭 신호를 이용하여 위상 정합 신호를 발생시키는 디지탈 신호 처리기(92)와,

    디지탈 신호 처리기에 연결되어, 위상 정합 신호를 수신하고 위상 정합 신호에 따라 균일화된 디지탈 신호의 파형과 실질적으로 일치하는 위상을 가지는 기준 클럭 신호를 발생하는 전압 제어 발진기(93)를 포함하는 것인 신호 처리기.
23. 제20항에 있어서,

    디지탈 신호는 프리앰블 신호를 포함하고 상기 디지탈 연산 회로는

    아날로그-디지탈 변환기(ADC)에 연결되어, 아날로그-디지탈 변환기(ADC)로부터 디지탈 신호를 수신하고, 프리앰블 신호와 기준 클럭 신호 사이의 위상차를 검출하고, 그리고 위상차에 따른 초기 기준 클럭 신호를 발생하는 제로 위상의 재개 회로와,

    제로 위상의 재개 회로에 연결되어, 초기 기준 클럭 신호를 수신하고 초기 기준 클럭 신호를 이용하여 프리앰블 신호의 위상을 실질적으로 일치시키는 위상을 가지는 기준 클럭 신호를 발생하는 PLL회로(104)를 포함하는 것인 신호 처리기.
24. 제23항에 있어서,

    상기 제로 위상의 재개 회로는 프리앰블 신호를 이용하여 초기 샘플링 데이타를 발생하고 초기 기준 클럭 신호를 발생한 뒤 쉬프트 레지스터 내에 초기 샘플링 데이타를 미리 저장 하는 신호 처리기.
25. 제23항에 있어서,

    상기 제로 위상의 재개 회로는,

    프리앰블 신호와 기준 클럭 신호 사이의 위상차를 검출하는 위상차 검출기(108)와,

    다수의 초기 기준 클럭 신호들을 발생하는 클럭 신호 발생기(116)와,

    위상차 검출기와 클럭 신호 발생기에 연결되어, 검출된 위상차에 따라 다수의 초기 기준 클럭 신호들 중 하나를 선택하는 선택기(115)를 포함하는 것인 신호 처리기.
26. 제25항에 있어서,

    상기 제로 위상 재개 회로는 프리앰블 신호의 특성을 도출하기 위한 도출 회로(105, 107)를 포함하고, 위상차 검출기는 프리앰블 신호의 특성에 따라 위상차를 검출하는 것인 신호 처리기.
27. 제26항에 있어서,

    상기 도출 회로는 프리앰블 신호를 도출하고 두 개의 연속된 샘플링 점들의 기울기를 포착하고, 위상차 검출기는 기울기로부터 위상차를 검출하는 신호 처리기.
28. 제20항에 있어서,

    아날로그-디지탈 변환기(ADC)에 연결되어, 아날로그-디지탈 변환기(ADC)로부터 디지탈 신호를 수신하고 디지탈 신호를 이용하여 기준 클럭 신호를 발생하는 PLL회로(84)와,

    PLL회로에 연결되어, 주파수 분주된 기준 클럭 신호를 발생하기 위해 기준 클럭 신호를 수신하고 기준 클럭 신호를 주파수 분할하는 주파수 분주기(129)를 더 포함하며,

    아날로그-디지탈 변환기(ADC)는,

    주파수 분주기에 연결되고 주파수 분할된 기준 클럭 신호에 따라 동작 가능한 주 아날로그-디지탈 변환기(ADC)(141)와,

    주파수 분주기에 연결되고 역 클럭 신호에 따라 동작 가능한 다수의 부 아날로그-디지탈 변환기(ADC)를 포함하는 아날로그-디지탈 변환기(ADC)를 포함하는 것인 신호 처리기.
29. 제20항에 있어서,

    디지탈 신호는 프리앰블 신호를 포함하고,

    신호 처리기는 아날로그-디지탈 변환기(ADC)에 연결되어, 아날로그-디지탈 변환기(ADC)로부터 디지탈 신호를 수신하고 그리고 디지탈 신호를 사용하여 다수의 기준 클럭 신호를 발생하는 PLL회로를 더 포함하고,

    디지탈 연산 회로는 아날로그-디지탈 변환기(ADC)와 PLL 회로에 연결되어, 아날로그-디지탈 변환기(ADC)로부터 디지탈 신호와 PLL회로로부터 다수의 기준 클럭 신호를 수신하고, 각각 뒤쳐지고 그리고 프리앰블 신호의 위상을 앞서가는 위상을 가지는 제1 과 제2 기준 신호를 발생하고, 제1 과 제2 기준 신호들을 사용하여 교차 상관 관계 기능을 계산하고, 교차 상관 관계 기능에 따른 다수의 기준 클럭 신호들 중 하나를 선택하는 제로 위상 재개 회로(123)를 포함하는 것인 신호 처리기.
30. 제29항에 있어서,

    상기 제로 위상 재개 회로(123)는 선택된 기준 클럭 신호를 주파수 분할하고 주파수 분할된 기준 클럭 신호와 역 주파수 분할된 기준 클럭 신호를 발생하는 주파수 분주기(129)를 포함하고,

    아날로그-디지탈 변환기(ADC)는,

    주파수 분주기에 연결되고 그리고 주파수 분할된 기준 클럭 신호에 따라 동작 가능한 주 아날로그-디지탈 변환기(ADC)와,

    주파수 분주기에 연결되고 그리고 역 클럭 신호에 따라 동작 가능한 다수의 부 아날로그-디지탈 변환기(ADC)들을 포함하는 것인 신호 처리기.
31. 판정 궤환 이퀄라이저에 있어서,

    입력 신호를 필터링시켜서 필터링된 입력 신호를 발생하는 전치필터(12)와,

    상기 전치필터에 연결되어, 궤환 신호와 필터링된 입력 신호를 합산하고 합산된 신호를 발생하는 가산기(13)와,

    상기 가산기에 연결되어, 합산된 신호를 수신하고, 정해진 기준에 따라 합산된 신호를 해석하고, 그리고 판정 신호를 발생하는 판정부(14)와,

    상기 판정부에 연결되어, 기준 클럭 신호에 따라 판정 신호를 샘플링하고 샘플링 데이타를 저장하는 쉬프트 레지스터(15)와,

    상기 쉬프트 레지스터에 연결되어, 쉬프트 레지스터에 저장된 샘플링 데이타를 수신하고 샘플링 데이타를 사용하여 궤환 신호를 발생하는 궤환 필터(152)와,

    이상 검출 신호에 의해서 궤환 신호의 발생을 정지시키는 작용을 하는 궤환 필터에 연결되어, 입력 신호의 이상을 검출하고 궤환 필터에 이상 검출 신호를 제공하는 이상 검출기(153)를 더 포함는 것인 판정 궤환 이퀄라이저.
32. 제31항에 있어서,

    천이 검출 신호에 대응하여 궤환 신호의 발생을 재개시키는 작용을 하는 궤환 필터와 판정부에 연결되어, 판정 신호를 수신하고 판정 신호의 천이를 검출하는 천이 검출기(155)를 더 포함하는 것인 판정 궤환 이퀄라이저.
33. 제32항에 있어서,

    궤환 신호 발생의 재개로부터 정해진 기간동안 근사 회로의 근사 궤환 신호를 가산기에 제공하는 작용을 하는 궤환 필터와 천이 검출기에 연결되어, 천이 검출 신호에 대하여 근사 궤환 신호를 발생하는 근사 회로(156)를 더 포함하는 것인 판정 궤환 이퀄라이저.
34. 제33항에 있어서,

    이상 검출기와 궤환 필터 사이에 연결되어, 이상 검출 신호와 외부 이상 검출 신호를 수신하고 궤환 필터에 선택 신호에 따른 이상 검출 신호와 외부 이상 검출 신호 중 하나를 제공하는 선택기(154)를 더 포함하는 것인 판정 궤환 이퀄라이저.
35. 신호 처리기에 있어서,

    프리앰블 신호를 포함하는 기록 매체의 판독 신호를 증폭하고, 증폭된 판독 신호를 발생하는 가변 이득 증폭기(Variable Gain Amplifier)(47)와,

    가변 이득 증폭기에 연결되어, 증폭된 판독 신호를 수신하고, 기준 클럭 신호에 따라 증폭된 판독 신호의 파형을 균일화하고, 균일화된 파형의 판독 신호를 발생하고, 판정 신호를 발생하기 위해 정해진 기준에 따라 합산된 신호를 해석하고, 판정 신호를 사용하여 궤환 신호를 발생하는 판정 궤환 이퀄라이저(151a)―판정 궤환 이퀄라이저는 더해진 신호를 발생하기 위해 증폭된 판독 신호와 궤환 신호를 더함― 와,

    판정 궤환 이퀄라이저에 연결되어, 합산된 신호와 판정 신호 사이의 에러를 계산하고 에러 신호를 발생하는 에러 계산 회로(158)와,

    에러 계산 회로와 가변 이득 증폭기 사이에 연결되어, 에러 계산 회로에서 에러 신호를 수신하고 에러 신호에 의한, 가변 이득 증폭기를 제어하는, 이득 제어 신호를 발생하는 자동 이득 제어(Auto Gain Control)(47a)와,

    에러 계산 회로와 판정 궤환 이퀄라이저 사이에 연결되어, 에러 계산 회로의 에러 신호를 수신하고 에러 신호를 이용하여 기준 클럭 신호를 발생하는 PLL 회로(49)와,

    가변 이득 증폭기, 판정 궤환 이퀄라이저, 자동 이득 제어 그리고 PLL 회로에 연결되어, 가변 이득 증폭기의 증폭된 판독 신호를 수신하고, 증폭된 판독 신호의 이상을 검출하고, 판정 결과에 의하여 판정 궤환 이퀄라이저, 자동 이득 제어, 그리고 PLL 회로를 제어하는 이상 검출기를 포함하는 것을 특징으로 하는 신호 처리기.
36. 신호 처리기에 있어서,

    판독신호를 필터링하여 필터링된 판독 신호를 발생하는 전치 필터(12)와, 그전치 필터에 연결되어, 궤환 신호와 필터링된 판독 신호를 더하고 더해진 신호를 발생하는 가산기(13)와, 그 가산기에 연결되어, 더해진 신호를 수신하고, 정해진 기준에 따라 더해진 신호를 해석하고 판정 신호를 발생하는 판정부(14)와, 그 판정부에 연결되어, 기준 클럭 신호에 따라 판정부의 판정 신호를 샘플링하고 샘플링 데이타를 저장하고, 상기 균일화된 파형의 판독 신호는 쉬프트 레지스터의 결과인 쉬프트 레지스터(15)와, 그 쉬프트 레지스터에 연결되어, 쉬프트 레지스터에 저장된 샘플링 데이타를 수신하고 샘플링 데이타를 이용하여 궤환 신호를 발생하는 궤환 필터(22)를 포함하는 것으로서 기록 매체의 판독 신호를 수신하고, 기준 클럭 신호에 따라 판독 신호의 파형을 균일화하고, 그리고 균일화된 파형의 판독 신호를 발생하는 판정 궤환 이퀄라이저와,

    궤환 필터에 연결되어, 정해진 간격으로 궤환 필터의 정해진 샘플링 데이타를 미리 설정하는 제어기(162)를 포함하는 것을 특징으로 하는 신호 처리기.
37. 제36항에 있어서,

    기록 매체에 데이타를 기록하는 기록 동작 동안 정해진 코딩 규칙에 따라 기록 데이타를 인코딩하고 코드화된 데이타를 발생하는 인코더를 더 포함하고,

    상기 제어기는,

    인코더와 궤환 필터에 연결되어, 정해진 샘플링 데이타를 저장하는 레지스터(163)와,

    인코더와 궤환 필터에 연결되어, 매 정해진 간격으로 코드화된 데이타에 레지스터의 정해진 샘플링 데이타를 삽입하는 타이밍 제어기 신호를 인코더에 제공하는 타이밍 제어기(164)를 포함하고, 그 타이밍 제어기는 판독 동작 동안 매 정해진 간격으로 정해진 샘플링 데이타를 궤환 필터에 미리 설정 하는 타이밍 제어기 신호를 궤환 필터에 제공하는 제어기인 것인 신호 처리기.
38. 제37항에 있어서,

    판독 신호는 동기 바이트를 포함하고,

    신호 처리기는 동기 바이트를 검출하고 동기 바이트 검출 신호를 발생하는 검출기(53)를 더 포함하고,

    타이밍 제어기는 검출기의 동기 바이트 검출 신호를 수신할 때 궤환 필터에 매 정해진 간격으로 타이밍 제어기 신호를 제공하는 것인 신호 처리기.
39. 제36항에 있어서,

    기록 매체에 데이타를 기록하는 기록 동작 동안 정해진 코딩 규칙에 따라 기록 데이타를 부호화하고 코드화된 데이타를 발생하는 인코더(175)를 더 포함하고,

    상기 제어기는,

    인코더와 궤환 필터에 연결되어, 코드화된 데이타를 정해진 샘플링 데이타로 저장하는 레지스터(163)와,

    인코더와 궤환 필터에 연결되어, 인코더에 기록 동작 동안 코드화된 데이타의 일부를 정해진 샘플링 데이타로 저장하는 타이밍 제어기 신호를 제공하고, 매 정해진 간격으로 판독 동작 동안 궤환 필터에 궤환 필터의 레지스터내에 저장된 정해진 샘플링 데이타를 미리 설정하는 타이밍 제어기 신호를 제공하는 타이밍 제어기(164)를 포함하는 제어기인 것인 신호 처리기.
40. 제39항에 있어서,

    판독 신호는 동기 바이트를 포함하고,

    신호 처리기는 동기 바이트를 검출하고 동기 바이트 검출 신호를 발생하는 검출기(53)를 더 포함하고,

    타이밍 제어기는 검출기의 동기 바이트 검출 신호를 수신할 때 매 정해진 간격으로 궤환 필터에 타이밍 제어 신호를 제공하는 것인 신호 처리기.
41. 판정 궤환 이퀄라이저에 있어서,

    입력 신호를 필터링시키고 필터링된 입력 신호를 발생하는 전치 필터(12)와,

    전치 필터에 연결되어, 궤환 신호와 필터링된 입력 신호를 더하고 더해진 신호를 발생하는 가산기(13)와,

    가산기에 연결되어, 더해진 신호를 수신하고, 정해진 기준에 따라 더해진 신호를 해석하고, 그리고 판정 신호를 발생하는 판정부(14)와,

    판정부에 연결되어, 기준 클럭 신호에 따라 판정 신호를 샘플링하고 샘플링 데이타를 저장하는 쉬프트 레지스터(15)와,

    쉬프트 레지스터에 연결되어, 다수의 샘플링 데이타를 저장하는, 쉬프트 레지스터에 저장된 샘플링 데이타와 일치하는 다수의 샘플링 데이타 중 하나는 메모리 회로로부터 읽혀지는 메모리 회로(185)와,

    메모리 회로와 가산기에 연결되어, 판독 샘플링 데이타를 이용하여 궤환 신호를 발생하는 회로(186)와,

    메모리 회로에 연결되어, 그 메모리 회로에 다수의 샘플링 데이타를 재기록하는 재기록 회로(183)를 포함하는 것을 특징으로 하는 판정 궤환 이퀄리아저.
42. 제41항에 있어서,

    쉬프트 레지스터와 메모리 회로 사이에 연결되어, 쉬프트 레지스터의 샘플링 데이타를 해독하고 어드레스 신호를 발생하는 어드레스 변환 디코더(184)를 더 포함하는 판정 궤환 이퀄라이저.
43. 제42항에 있어서,

    상기 재기록 회로는,

    다수의 필터 계수를 저장하는 계수 레지스터(187)와,

    쉬프트 레지스터에 저장된 샘플링 데이타의 모든 패턴과 일치하는 상태 신호를 발생하는 상태 발생기(190)와,

    상태 발생기와 계수 레지스터에 연결되어, 상태 발생기의 상태 신호를 수신하고, 계수 레지스터에 저장된 필터 계수를 사용하여 수신된 상태 신호에 따라 다수의 샘플링 데이타를 발생하고, 메모리 회로에 다수의 샘플링 데이타를 제공하는 프로세서부(188)를 포함하는 것인 판정 궤환 이퀄라이저.
44. 제43항에 있어서,

    상기 어드레스 변환 디코더는 상태 발생기로부터 상태 신호를 수신하고, 수신된 상태 신호에 따라 메모리 회로에 다수의 샘플링 데이타를 저장하기 위한 어드레스 신호를 발생하는 것인 판정 궤환 이퀄라이저.
45. 데이타를 판독하는 방법에 있어서,

    판독 매체의 프리앰블 신호와 동기 신호를 포함한 판독 신호를 읽는 단계와,

    프리앰블 신호를 이용하여 프리앰블 신호와 동기적인 클럭 신호를 발생하는 단계와,

    클럭 신호를 이용하여 판독 신호를 샘플링하고 재생 신호를 발생하는 단계와,

    동기 바이트 신호와 동기적인 새로운 클럭 신호를 발생하기 위해 동기 바이트 신호와 클럭 신호를 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
46. 제45항에 있어서,

    상기 동기 바이트 신호는 성긴 패턴과 조밀한 패턴의 조합으로 형성된 동기 바이트 패턴으로 읽혀지는 것인 방법.
47. 제46항에 있어서,

    동기 바이트 신호와 클럭 신호의 비교는 동기 바이트 신호의 상태의 변이점에서 행해지는 것인 방법.
48. 제45항에 있어서,

    동기 바이트 신호의 판독이 시작된 이래로 정해진 시간 동안 윈도우를 여는 단계와,

    윈도우가 열려진 동안 재생 신호의 동기 바이트와 동기 바이트 비교 신호를 비교하는 단계와,

    재생 신호의 동기 바이트와 동기 바이트 비교 신호가 상호 실질적으로 일치할 때 동기 바이트 의 검출을 결정하는 단계를 더 포함하는 방법.
49. 제48항에 있어서,

    정해진 윈도우가 열려지는 시간은 동기 바이트 신호를 판독하는 시간보다 짧은 것인 방법.
50. 제48항에 있어서,

    윈도우는 동기 바이트 신호의 판독이 시작된 후 정해진 시간이 경과된 때에 열려지는 것인 방법.
51. 제48항에 있어서,

    동기 바이트 재생 신호가 동기 바이트 비교 신호와 일치하지 않을 때 동기 바이트 비교 신호를 이용하여 궤환 신호를 발생하는 단계와,

    궤환 신호와 판독 신호를 결합시키는 단계를 더 포함하는 것인 방법.
52. 데이타 판독 장치에 있어서,

    클럭 신호에 따라 기록 매체에서 읽혀진 프리앰블 신호와 동기 바이트 신호를 포함하는 판독 신호를 샘플링하는 파형 이퀄라이저(215)와,

    파형 이퀄라이저에 연결되어, 프리앰블 신호를 이용하여 프리앰블 신호와 동기의 클럭 신호를 발생하는 PLL 회로(223)를 포함하고, 상기 PLL 회로는 동기 바이트 신호와 클럭 신호를 비교하고 동기 바이트 비교 신호에 의해 동기 바이트 신호와 동기인 새로운 클럭 신호를 발생하는 것을 특징으로 하는 데이타 판독 장치.
53. 제52항에 있어서,

    동기 바이트 신호는 성기 패턴과 조밀한 패턴의 조합으로 형성된 동기 바이트 패턴을 사용하여 판독된 것인 장치.
54. 제53항에 있어서,

    PLL 회로는 동기 바이트 신호 상태의 변이점에서 동기 바이트 신호와 클럭 신호를 비교하는 것인 장치.
55. 제52항에 있어서,

    동기 바이트 비교 신호를 저장하는 레지스터(252)와,

    레지스터와 파형 이퀄라이저에 연결되어, 레지스터에 저장된 동기 바이트 비교 신호와 파형 이퀄라이저에 의해 발생된 동기 바이트 재생 신호를 수신하고, 동기 바이트 재생 신호와 동기 바이트 비교 신호를 비교하는 정합 검출기를 더 포함하고, 그 정합 검출기는 동기 바이트 신호의 판독이 시작된 이래로 정해진 시간 동안 윈도우를 열고 동기 바이트 재생 신호와 동기 바이트 비교 신호가 실질적으로 상호 일치할 때 동기 바이트 검출 신호를 출력하는 것인 장치.
56. 제55항에 있어서,

    상기 레지스터는 순환적으로 동기 바이트 비교 신호를 쉬프트하는 순환 레지스터인 장치.
57. 제55항에 있어서,

    상기 윈도우는 모든 동기 바이트 신호를 읽는 시간보다 더 짧은 기간동안 열려진 것인 장치.
58. 제55항에 있어서,

    파형 이퀄라이저는 재생 신호를 저장하기 위한 쉬프트 레지스터(219)를 포함하는 판정 궤환 이퀄라이저이고, 정합 검출기는 동기 바이트 재생 신호가 동기 바이트 비교 신호와 일치하지 않을 때에 동기 바이트 재생 신호 대신 쉬프트 레지스터의 동기 바이트 비교 신호를 저장하고, 판정 궤환 이퀄라이저는 동기 바이트 비교 신호를 이용하여 재생 신호를 발생하는 것인 장치.
59. 제55항에 있어서,

    파형 이퀄라이저는 궤환 신호를 발생하는 궤환 필터(220)를 포함하는 판정 궤환 이퀄리아저이고, 정합 검출기는 동기 바이트 재생 신호가 동기 바이트 비교 신호와 일치하지 않을 때에 궤환 필터에 동기 바이트 재생 신호 대신 동기 바이트 비교 신호를 제공하고, 궤환 필터는 동기 바이트 비교 신호를 이용하여 궤환 신호를 발생하고, 판정 궤환 이퀄라이저는 재생 신호를 발생하기 위해 궤환 신호와 판독 신호를 결합하는 것인 장치.
60. 에러 정정 장치를 제어하는 방법에 있어서,

    정해진 처리 속도로 데이타를 정정하는 단계와,

    에러를 정정하는 동안 에러 정정 장치의 부하를 검출하는 단계와,

    검출된 부하에 따라 정해진 처리 속도를 변경하는 단계를 포함하는 것을 특징으로 하는 방법.
61. 에러 정정 장치를 제어하는 방법에 있어서,

    제1 메모리 장치로부터 미정정된 데이타를 읽는 단계와,

    미정정된 데이타를 정해진 처리 속도로 정정하는 단계와,

    정정된 데이타를 제1 메모리 장치와 제2 메모리 장치중 어느 하나에 저장하는 단계와,

    에러를 정정하는 동안 에러 정정 장치의 부하를 검출하는 단계와,

    검출된 부하에 따라 정해진 처리 속도를 변경하는 단계를 포함하는 것을 특징으로 하는 방법.
62. 제61항에 있어서,

    정해진 처리 속도는 에러 정정 장치의 동작 가능한 클럭 신호의 간격에 의하여 결정되고, 정해진 처리 속도를 변경하는 단계는 검출된 부하에 따른 동작 가능한 클럭 신호의 간격의 변경을 포함하는 것인 방법.
63. 제62항에 있어서, 부하를 검출하는 단계는 제1 메모리 장치에 저장된 미정정된 데이타가 차지하는 양과 제1 과 제2 메모리 장치 중 어느 하나에 저장된 정정된 데이타가 차지하는 양 중 적어도 어느 하나를 사용하여 검출하는 것을 포함하는 것인 방법.
64. 제62항에 있어서,

    부하를 검출하는 단계는 미정정된 데이타의 동작 정보를 이용하여 부하를 검출하는 것을 포함하는 것인 방법.
65. 제64항에 있어서,

    동작 정보는 에러 정정을 위한 시간 정보를 포함하는 것인 방법.
66. 제64항에 있어서,

    동작 정보는 에러 정정 장치에 의해 계산된 에러 정정의 수에 관한 정보를 포함하는 것인 방법.
67. 제64항에 있어서,

    미정정된 데이타는 한 섹터의 데이타이고, 동작 정보는 에러 정정 장치에 의한 한 섹터의 데이타의 에러 정정의 수에 관한 정보를 포함하는 것인 방법.
68. 제61항에 있어서,

    디스크 드라이브에 의해 읽혀진 판독 데이타에 포함된 판독 정보를 취하는 단계를 더 포함하고,

    상기 부하를 검출하는 단계는 판독 정보를 이용하여 에러 정정 장치의 부하를 검출하는 것을 포함하는 것인 방법.
69. 제68항에 있어서,

    판독 정보는 디스크 드라이브의 판독 속도에 관한 정보를 포함하는 것인 방법.
70. 제68항에 있어서, 판독 정보는 디스크 드라이브의 시크 정보를 포함하는 것인 방법.
71. 제61항에 있어서,

    디스크 드라이브의 디스크로부터 읽혀진 판독 정보를 취하는 단계를 더 포함하고,

    상기 부하를 검출하는 단계는 판독 데이타를 이용하여 에러 정정 장치의 부하를 검출하는 단계를 포함하는 것인 방법.
72. 에러 정정 장치를 제어하는 방법에 있어서,

    제1 메모리 장치의 미정정된 데이타를 읽는 단계와,

    미정정된 데이타를 정정하는 단계와,

    정정된 데이타를 제1 메모리 장치나 제2 메모리 장치중 어느 하나에 저장하는 단계와,

    정정된 데이타를 정해진 판독 속도로 제1 메모리 장치나 제2 메모리 장치중 어느 하나로부터 읽는 단계와,

    에러 정정 동안 에러 정정 장치의 부하를 검출하는 단계와,

    검출된 부하에 따라 정해진 판독 속도를 변경하는 단계를 포함하는 것을 특징으로 하는 방법.
73. 제72항에 있어서,

    정해진 판독 속도는 인터페이스 회로의 동작 가능한 클럭 신호의 기간에 의해서 결정되고, 정해진 판독 속도를 변경하는 단계는 검출된 부하에 따른 동작 가능한 클럭 신호의 기간을 변경하는 것을 포함하는 것인 방법.
74. 에러 정정 장치에 있어서,

    제1 메모리 장치로부터 읽혀진 미정정된 데이타를 수신하고, 정해진 처리 속도로 미정정된 데이타의 에러 정정을 수행하고, 제1 메모리 장치나 제2 메모리 장치 중 어느 하나에 정정된 데이타를 저장하는 에러 정정 회로(324)와,

    에러 정정 장치에 연결되어, 에러 정정 회로의 부하를 검출하고 검출된 부하에 따라 정해진 처리 속도를 제어하는 제어 신호를 발생하는 제어기(325)를 포함하는 것을 특징으로 하는 에러 정정 장치.
75. 제74항에 있어서,

    상기 제어기는,

    에러 정정 회로에 연결되어, 에러 정정 회로의 부하를 검출하는 부하 검출기(337)와,

    부하 검출기에 연결되어, 검출된 부하에 따라 정해진 처리 속도를 제어하는 제어 신호를 발생하는 제어 신호 발생기(338)를 포함하는 것인 장치.
76. 제75항에 있어서,

    정해진 처리 속도는 동작 가능한 클럭 신호에 의해 결정되고, 제어 신호 발생기는 간격이 검출된 부하에 따라 변경된 제어 신호와 같은 동작 가능한 클럭 신호를 발생하는 장치.
77. 제76항에 있어서,

    제어 신호 발생기에 의해 발생한 동작 가능한 클럭 신호는 부하가 상대적으로 클 때 상대적으로 적은 기간을 가지고, 부하가 상대적으로 작을 때 상대적으로 긴 기간을 가지는 것인 장치.
78. 제75항에 있어서,

    에러 정정 회로는 제1 메모리 장치에 저장된 미정정된 데이타의 데이타 양과 제1 과 제2 메모리 장치 중 어느 하나에 저장된 정정된 데이타의 양 중 적어도 어느 하나를 저장하는 포인터(336)를 포함하고,

    부하 검출기는 포인터의 데이타 양을 수신하고 수신된 데이타 양에 따른 부하를 검출하는 것인 장치.
79. 제75항에 있어서,

    에러 정정 회로는 에러 정정 횟수를 세는 카운터를 포함하고,

    부하 검출기는 카운터의 카운트 값을 수신하고 카운트 값에 따른 부하를 검출하는 것인 장치.
80. 제75항에 있어서,

    부하 검출기는 디스크 드라이브의 판독 데이타에 포함된 판독 정보를 수신하고 판독 정보에 따른 부하를 검출하는 장치.
81. 제80항에 있어서,

    판독 정보는 디스크 드라이브의 판독 속도에 관한 정보를 포함하는 것인 장치.
82. 제80항에 있어서,

    판독 정보는 디스크 드라이브의 시크 정보를 포함하는 것인 장치.
83. 제75항에 있어서,

    부하 검출기는 디스크 드라이브의 디스크에서 읽혀진 판독 데이타를 수신하고, 그 판독 데이타에 따른 부하를 검출하는 것인 장치.
84. 에러 정정 장치에 있어서,

    제1 메모리 장치에서 읽혀진 미정정된 데이타를 수신하고, 미정정된 데이타의 에러 정정을 수행하고, 그 정정된 데이타를 제1 메모리 장치나 제2 메모리 장치 중 어느 하나에 저장하는 에러 정정 회로(324)와,

    제1 과 제2 메모리 장치 중 어느 하나에 연결되어, 정해진 판독 속도로 제1 과 제2 메모리 장치 중 어느 하나로부터 정정된 데이타를 읽는 인터페이스 회로(314)와,

    에러 정정 회로와 인터페이스 회로에 연결되어, 에러 정정 회로의 부하를 검출하고, 검출된 부하에 따라 정해진 판독 속도를 제어하는 제어 신호를 발생하는 제어기(325)를 포함하는 것을 특징으로 하는 에러 정정 장치.
85. 제84항에 있어서,

    상기 제어기는,

    에러 정정 회로에 연결되어, 에러 정정 회로의 부하를 검출하는 부하 검출기(337)와,

    부하 검출기에 연결되어, 검출된 부하에 따라 정해진 처리 속도를 제어하는 제어 신호를 발생하는 제어 신호 발생기(338)를 포함하는 것인 장치.
86. 제85항에 있어서,

    정해진 판독 속도는 동작 가능한 클럭 신호에 의해 결정되고, 제어 신호 발생기는 기간이 검출된 부하에 따라 변경된 제어 신호와 같은 동작 가능한 클럭 신호를 발생하는 것인 장치.
87. 제86항에 있어서,

    제어 신호 발생기에 의해 발생한 동작 가능한 클럭 신호는 부하가 상대적으로 클 때 상대적으로 적은 간격을 가지고, 부하가 상대적으로 작을 때 상대적으로 긴 간격을 가지는 것인 장치.
88. 정해진 처리 속도로 에러 정정을 실행하는 에러 정정 장치의 에러 정정 수행을 제어하는 제어 회로에 있어서,

    그 제어 회로는,

    에러 정정 장치에 연결되어, 에러 정정 동안 에러 정정 장치의 부하를 검출하는 부하 검출기(337)와,

    부하 검출기에 연결되어, 검출된 부하에 따라 정해진 처리 속도를 제어하는 제어신호를 발생하는 실행 제어기(338)를 포함하는 것을 특징으로 하는 제어 회로.
89. 제1 메모리 장치의 미정정된 데이타를 수신하고, 미정정된 데이타를 정정하고, 그 정정된 데이타를 제1 메모리 장치와 제2 메모리 장치 중 어느 하나에 저장하는, 제1 과 제2 메모리 장치 중 어느 하나에 저장된 그 정정된 데이타는 정해진 속도로 읽혀지는, 에러 정정 장치의 에러 정정 실행을 제어하는 제어 회로에 있어서,

    그 제어 회로는,

    에러 정정 장치에 연결되어, 에러 정정 동안 에러 정정 장치의 부하를 검출하는 부하 검출기(337)와,

    부하 검출기에 연결되어, 검출된 부하에 따라 정해진 처리 속도를 제어하는 제어신호를 발생하는 실행 제어기(338)를 포함하는 것을 특징으로 하는 것인 제어 회로.