JP2004005968A - Ｐｒｍｌ再生回路 - Google Patents

Abstract

【目的】最尤逐次検出によるパーシャルレスポンス信号化を利用するＰＲＭＬ再生回路に関し、再生回路の特性を自動調整し、適切な最尤復号を実行する。
【構成】記憶ディスクからヘッド１０が読みだした信号を波形等化した後、最尤復号して、再生するＰＲＭＬ再生回路において、前記読み出し信号を波形等化する波形等化回路１２〜１５と、前記等化出力を＋１側スライスレベルと−１側スライスレベルでスライスして、判定値を得た後、前記判定値を最尤復号する最尤復号器１６と、前記＋１側スライスレベルと−１側スライスレベルとの間の距離を可変に制御するための制御回路１９とを有し、波形等化回路を自動調整する。
【選択図】　　　　図１

Description

（目次）
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段（図１）
作用
実施例
（ａ）ＰＲＭＬ再生回路の説明（図２）
（ｂ）最尤復号器の説明（図３乃至図７）
（ｃ）スライスレベルの自動調整処理の説明（図８乃至図９）
（ｄ）調整回路の説明（図１０乃至図１１）
（ｅ）調整処理の説明（図１２乃至図１９）
（ｆ）他の実施例の説明
発明の効果
【０００１】
【産業上の利用分野】
本発明は、最尤逐次検出によるパーシャルレスポンス信号化を利用するＰＲＭＬ再生回路に関し、特に、信号品質に応じて、各回路の特性を自動調整するＰＲＭＬ再生回路に関する。
【０００２】
近年の磁気ディスク及び光磁気ディスク装置等の記録密度の向上のため、最尤逐次検出によるパーシャルレスポンス信号化（ＰＲＭＬ：Ｐａｒｔｉａｌ−ｒｅｓｐｏｎｓｅ　ｓｉｇｎａｌｉｎｇ　ｗｉｔｈ　ｍａｘｉｍｕｍ−ｌｉｋｅｌｉｈｏｏｄ　ｓｅｑｕｅｎｃｅ　ｄｅｔｅｃｔｉｏｎ）が利用されている。このようなＰＲＭＬシステムでは、読み取り信号を再生するためのＰＲＭＬ再生回路が設けられる。
【０００３】
【従来の技術】
パーシャルレスポンス信号化を利用したディスク記憶装置では、再生回路は、波形等化回路と、最尤復号器とからなる。この再生回路の波形等化回路の受信フィルタ群は、記録チャネルの出力信号をパーシャルレスポンス信号に等化成形する。そして、最尤逐次検出器（最尤復号器）が、等化された信号を３値判定した後、最尤検出して、記録されたデータ列を再構築する。
【０００４】
このようなＰＲＭＬ再生回路については、日本国特許公開平成２年第１５０１１４号公報（対応米国特許第５０６００８８号明細書）、米国特許第４６４４５６４号明細書、米国特許第４７０７６８１号明細書、米国特許第４７８６８９０号明細書、米国特許第４８８８７７５号明細書等に開示されている。
【０００５】
従来のＰＲＭＬ再生回路において、波形等化回路や最尤復号器のパラメータは、装置の工場出荷時に、一定値にセットされていた。このため、波形等化回路や最尤復号器の特性は一定であった。例えば、最尤復号器の３値判定回路において、入力信号をスライスするための２つのスライスレベルの距離は、一定であった。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来技術では、次の問題があった。
【０００７】
（１）実際には、磁気媒体上の欠陥による標本信号品質の劣化や、等化誤差により多項式（１−Ｄ）で記述される信号間干渉を量的に制御できない場合の標本信号品質の劣化や、ＭＲヘッドの特性のばらつきによる信号品質の劣化がある。このようなヘッド、磁気媒体、波形等化回路の特性により等化誤差が発生すると、前述のスライスレベルの距離を一定にした従来技術では、有効な最尤復号を実行できないという問題があった。
【０００８】
（２）一方において、ヘッドや波形等化回路の特性が適切でないと、等化誤差が多くなり、最適な再生ができないという問題もあった。
【０００９】
本発明の目的は、スライスレベルの距離を最適に設定して、適切な最尤復号を実行し、且つ等化誤差を最小にするためのＰＲＭＬ再生回路を提供するにある。
【００１０】
本発明の更に他の目的は、ヘッドの特性を最適に設定して、等化誤差を最小にするためのＰＲＭＬ再生回路を提供するにある。
【００１１】
本発明の別の目的は、波形等化回路の特性を最適に設定して、等化誤差を最小にするためのＰＲＭＬ再生回路を提供するにある。
【００１２】
【課題を解決するための手段】
図１は本発明の原理図である。
【００１３】
本発明の請求項１は、記憶ディスクからヘッド１０が読みだした信号を波形等化した後、最尤復号して、再生するＰＲＭＬ再生回路において、前記読み出し信号を波形等化する波形等化回路１２〜１５と、前記等化出力を＋１側スライスレベルと−１側スライスレベルでスライスして、判定値を得た後、前記判定値を最尤復号する最尤復号器１６と、前記＋１側スライスレベルと−１側スライスレベルとの間の距離を可変に制御するための制御回路１９とを有する。更に、本発明の請求項１は、前記制御回路１９は、前記波形等化回路１２〜１５に、調整値を設定することを特徴とする。
【００１４】
本発明の請求項２は、請求項１のＰＲＭＬ再生回路において、前記波形等化回路１２〜１５は、前記読み取り信号にゲインを付与するゲイン制御アンプ１２と、前記ゲイン制御アンプ１２の出力を固定等化するエレクトリックフィルター１３と、前記エレクトリックフィルター１３の出力をデジタル値に変換するアナログデジタルコンバータ１４と、前記アナログデジタルコンバータ１４の出力を等化するコサインイコライザー１５とを有し、前記制御回路１９は、前記アナログデジタルコンバータ１４にオフセット値を設定することを特徴とする。
【００１５】
本発明の請求項３は、請求項２のＰＲＭＬ再生回路において、前記制御回路１９は、前記コサインイコライザー１５の出力から前記アナログデジタルコンバータ１４のオフセット値を測定することを特徴とする。
【００１６】
本発明の請求項４は、記憶ディスクからヘッド１０が読みだした信号を波形等化した後、最尤復号して、再生するＰＲＭＬ再生回路において、前記読み出し信号を波形等化する波形等化回路１２〜１５と、前記等化出力を＋１側スライスレベルと−１側スライスレベルでスライスして、判定値を得た後、前記判定値を最尤復号する最尤復号器１６と、前記＋１側スライスレベルと−１側スライスレベルとの間の距離を可変に制御するための制御回路１９とを有する。更に、ヘッド１０がＭＲヘッドで構成され、前記制御回路１９は、前記ＭＲヘッドの駆動回路１１に駆動電流値を設定することを特徴とする。
【００１７】
本発明の請求項５は、請求項４のＰＲＭＬ再生回路において、前記波形等化回路１２〜１５は、前記読み取り信号にゲインを付与するゲイン制御アンプ１２と、前記ゲイン制御アンプ１２の出力を固定等化するエレクトリックフィルター１３と、前記エレクトリックフィルター１３の出力をデジタル値に変換するアナログデジタルコンバータ１４と、前記アナログデジタルコンバータ１４の出力を等化するコサインイコライザー１５とを有し、前記制御回路１９は、前記コサインイコライザー１５の出力から前記ＭＲヘッドの駆動電流値を測定することを特徴とする。
【００１８】
本発明の請求項６は、請求項１のＰＲＭＬ再生回路において、前記波形等化
回路１２〜１５は、前記読み取り信号にゲインを付与するゲイン制御アンプ１２と、前記ゲイン制御アンプ１２の出力を固定等化するエレクトリックフィルター１３と、前記エレクトリックフィルター１３の出力をデジタル値に変換するアナログデジタルコンバータ１４と、前記アナログデジタルコンバータ１４の出力を等化するコサインイコライザー１５とを有し、前記制御回路１９は、前記エレクトリックフィルター１３にフィルターの調整値を設定することを特徴とする。
【００１９】
本発明の請求項７は、請求項６のＰＲＭＬ再生回路において、前記制御回
路１９は、前記コサインイコライザー１５の出力から前記エレクトリックフィルター１３の調整値を測定することを特徴とする。
【００２０】
本発明の請求項８は、請求項１のＰＲＭＬ再生回路において、前記波形等化回路１２〜１５は、前記読み取り信号にゲインを付与するゲイン制御アンプ１２と、前記ゲイン制御アンプ１２の出力を固定等化するエレクトリックフィルター１３と、前記エレクトリックフィルター１３の出力をデジタル値に変換するアナログデジタルコンバータ１４と、前記アナログデジタルコンバータ１４の出力を等化するコサインイコライザー１５とを有し、前記制御回路１９は、前記コサインイコライザー１５に等化係数を設定することを特徴とする。
【００２１】
本発明の請求項９は、請求項８のＰＲＭＬ再生回路において、前記制御回路１９は、前記コサインイコライザー１５の出力から前記コサインイコライザー１５の等化係数を測定することを特徴とする。
【００２２】
【作用】
本発明の請求項１、２、６、８は、制御回路１９により、最尤復号器１６のスライスレベルの距離を可変に制御するため、等化誤差量に応じた最適な３値判定ができ、且つ波形等化回路１２〜１５の特性を制御回路１９が設定するため、等化誤差の少ない適切な特性に設定できる。
【００２３】
本発明の請求項４は、ＭＲヘッドの読み出し特性を制御回路１９が設定するため、等化誤差の少ない適切な信号を得ることができる。
【００２４】
本発明の請求項３、５、７、９は、制御回路１９により、波形等化回路及びＭＲヘッドの特性を自動調整するため、等化誤差の少ない最適な特性に設定できる。
【００２５】
【実施例】
（ａ）ＰＲＭＬ再生回路の説明
図２は本発明の一実施例ＰＲＭＬ再生回路のブロック図である。この再生回路は、パーシャルレスポンス・クラス４と最尤復号器を適用した磁気記録再生回路である。
【００２６】
図３に示すように、ＭＲ（磁気抵抗）ヘッド１０は、磁気ディスクのデータを読み取るためのものである。ヘッドＩＣ回路１１は、ＭＲヘッド１０を駆動するためのものである。ゲイン制御アンプ１２は、ＭＲヘッド１０の読み取り信号に所定のゲインを付与して、出力する。等化フィルター（エレクリリックフィルター）１３は、１＋Ｄの特性を有し、ゲイン制御アンプ１２の出力を固定等化する。アナログ・デジタル変換回路１４は、信号化速度１／Ｔの２進データ列を、ｎＴ＋τ時にサンプリングして、デジタルサンプル値Ｙｎ　を出力する。
【００２７】
コサイン・イコライザー１５は、ディスクの半径方向のパーシャルレスポンス特性を補正するために設けられる。このコサイン・イコライザー４は、トレーニングパターンにより、タップ係数が最適に調整される。そして、このようなコサイン・イコライザー４は、例えば、日本国特許公開平成２年第１５０１１４号公報（対応米国特許第５０６００８８号明細書）に示されるような周知のトランスバーサル・フィルタで構成されている。
【００２８】
最尤復号器１６は、コサイン・イコライザー１５の出力サンプルＹｎを処理して、記録データ列を再構築するものである。最尤復号器１６は、データ間に相関を持たせて記録したデータ系列を再生する時に、最も確からしい系列を検出するものである。この最尤復号器１６の動作については、“Ｏｐｔｉｍａｌ　Ｒｅｃｅｐｔｉｏｎ　ｆｏｒＢｉｎａｒｙ　Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ　Ｃｈａｎｎｅｌｓ”，　Ｔｈｅ　Ｂｅｌｌ　Ｓｙｓｔｅｍ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａｌ，Ｖｏｌ．５１，Ｎｏ．２，Ｆｅｂｒｕａｒｙ，１９９２（ＡＴＴ）　に記載されている。この最尤復号器１６の構成は、図３以下により説明する。
【００２９】
最尤復号器１６で復号されたデータ系列は、８／９デコーダ１７により、９ビットのデータが、８ビットのデータに変換される。このデコーダ１７も、例えば、米国特許第４７０７６８１号明細書、米国特許第４７８６８９０号明細書等により周知である。ＥＣＣ回路１８は、デコーダ１７で復号されたデータ系列のエラー検出を行い且つエラー訂正を行うものである。
【００３０】
制御回路１９は、マイクロプロセッサで構成されている。制御回路１９は、後述するサンプル検出回路２１の出力サンプル値Ｙｎを観測して、等化誤差が最小となるように、ヘッドＩＣ１１のヘッド駆動電流を自動調整する。制御回路１９は、同様にして、エレクトリックフィルター１３の周波数特性、アナログデジタル変換回路１４のオフセット電圧及びコサインイコライザー１５の等化係数を自動調整する。更に、制御回路１９は、ＥＣＣ回路１８のエラー検出結果に応じて、最尤復号器１６のスライスレベルの距離を自動調整する。
【００３１】
メモリ２０は、調整したアナログデジタル変換回路１４のオフセット電圧値を格納する。又、メモリ２０は、ヘッド毎のヘッドＩＣ１１のヘッド駆動電流値、エレクトリックフィルター１３の周波数特性値、コサインイコライザー１５の等化係数及び最尤復号器１６のスライスレベルの距離を格納する。
【００３２】
サンプル検出回路２１は、図１０にて後述するように、コサインイコライザー１５のサンプル値Ｙｎのレベル判定を行い、且つ分類したサンプル値を出力する。サンプル検出回路２１は、制御回路１９が、等化誤差を最小にするための自動調整のために使用される。
【００３３】
（ｂ）最尤復号器の説明
図３は図２の最尤復号器のブロック図、図４及び図５は最尤復号器の回路図、図６は最尤復号器の動作説明図、図７は最尤復号処理フロー図である。
【００３４】
図３に示すように、入力データ列は、インターリーブ回路１６−３により奇数列と偶数列とに分けられる。奇数列のデータは、奇数列用最尤復号器１６−１に入力される。又、偶数列のデータは、偶数列用最尤復号器１６−２に入力される。
【００３５】
各最尤復号器１６−１、１６−２は、レベルスライサ３０−１、３０−２と、スライスレベル更新回路３１−１、３１−２と、データバッファ３２−１、３２−２と、ポインタ３３−１、３３−２と、誤り検出回路３４−１、３４−２とを有する。
【００３６】
レベルスライサ３０−１、３０−２は、＋１側スライスレベルΔｎ＋１と−１側スライスレベルΔｎ−１とによりレベルスライスして、３値判定値Ｘｎを得る。スライスレベル更新回路３１−１、３１−２は、制御回路１９のスライスレベル間の距離に応じた＋１側スライスレベルΔｎ＋１と−１側スライスレベルΔｎ−１とをレベルスライサ３０−１、３０−２に出力する。
【００３７】
データバッファ３２−１、３２−２は、直列のレジスタで構成され、複数の連続する判定値を格納する。ポインタ３３−１、３３−２は、検査する判定値を示すものである。誤り検出回路３４−１、３４−２は、判定値の誤りを検出して、データバッファ３２−１、３２−２の判定値を修正する。
【００３８】
図４にスライスレベル更新回路の詳細を示す。図４に示すように、タイミングレジスタ３１０、３１１により、サンプル値Ｙｎのタイミングを調整する。スライス振幅設定レジスタ３１２は、制御回路１９からのスライスレベルの振幅Ａが距離としてセットされる。
【００３９】
この制御回路１９に接続されたメモリ２０は、各ヘッド０〜ｎ毎の所定のシリンダ位置０〜ｍにおける前記振幅Ａを格納してある。この格納されたシリンダ位置０〜ｍは、例えば、１０００シリンダを１グループとして、その内の１つのシリンダ位置の振幅を、そのグループの振幅として代表する。
【００４０】
従って、制御回路１９は、選択するヘッド番号と、シリンダ位置を受けると、メモリ２０からそのヘッド番号のそのシリンダ位置のグループの振幅を読み出し、レジスタ３１２にセットする。
【００４１】
加算器３１３は、レジスタ３１２にセットされた振幅Ａからサンプル値Ｙｎを差し引く。加算器３１４は、サンプル値Ｙｎからレジスタ３１２にセットされた振幅Ａを差し引く。スライス初期値設定レジスタ３１５は、制御回路１９からスライスレベルの初期値がセットされる。極性ビット反転回路３１６は、レジスタ３１５の極性ビットを反転して、−１側のスライスレベルの初期値を作成する。
【００４２】
セレクター３１７は、判定値１ＰＪＯＤに応じて、一対のマルチプレクサ３１８、３１９のセレクト信号を発生する。セレクター３１７は、リードスタート時は、３番入力選択を出力し、「１」検出時は、１番入力選択を出力し、「−１」検出時は、２番入力選択を出力する。
【００４３】
＋側マルチプレクサ３１８は、３つの入力端子を有し、セレクト信号により選択された端子の入力を、＋１側スライスレベルとして出力する。１番入力端子には、サンプル値Ｙｎが入力され、２番入力端子には、加算器３１３の出力が入力され、３番入力端子には、レジスタ３１５の初期レベルが入力される。従って、＋側マルチプレクサ３１８は、図６に示すように、＋１判定レベルΔｎ＋１として、スタート時には、初期レベルを出力し、「１」検出時には、サンプル値Ｙｎを出力し、「−１」検出時には、（設定振幅−サンプル値）を出力する。
【００４４】
−側マルチプレクサ３１９は、３つの入力端子を有し、セレクト信号により選択された端子の入力を、−１側スライスレベルとして出力する。１番入力端子には、加算器３１４の出力が入力され、２番入力端子には、サンプル値Ｙｎが入力され、３番入力端子には、反転回路３１６の反転初期レベルが入力される。従って、−側マルチプレクサ３１９は、図６に示すように、−１判定レベルΔｎ−１として、スタート時には、初期レベルを出力し、「１」検出時には、（設定振幅−サンプル値）を出力し、「−１」検出時には、サンプル値Ｙｎを出力する。
【００４５】
図５に示すように、レベルスライサ３０は、サンプル値Ｙｎと＋判定スライスレベルとを比較する比較器３００と、サンプル値Ｙｎと−判定スライスレベルとを比較する比較器３０１と、両比較器３００、３０１の出力のＥＸＯＲをとるＥＯＲ回路３０２とを有する。
【００４６】
比較器３００は、サンプル値Ｙｎが＋判定スライスレベル以上の時に、「１」を出力する。比較器３０１は、サンプル値Ｙｎが−判定スライスレベル以下の時に、「１」を出力する。従って、ＥＯＲ回路３０２は、サンプル値Ｙｎが＋判定スライスレベル以上の時と、サンプル値Ｙｎが−判定スライスレベル以下の時に、「１」を出力する。一方、ＥＯＲ回路３０２は、サンプル値Ｙｎが＋判定スライスレベルと−判定スライスレルの間にある時は、「０」を出力する。
【００４７】
データバッファ３２は、受信レジスタ３２０と、５段のバッファレジスタ３２１〜３２５と、４つのアンドゲート３２６〜３２９とを有する。受信レジスタ３２０は、ＥＯＲ回路３０２の出力を保持する。５段のバッファレジスタ３２１〜３２５は、「０」の連続を５で制限したため、５段としたものである。
【００４８】
アンドゲート３２６〜３２９は、データクリア信号ＤＴＣＬＲとポインタ信号ＣＮＴＦＦ２ＯＤ〜ＣＮＴＦＦ５ＯＤとの論理積をとるものである。そして、レジスタ３２１のクリア端子には、データクリア信号ＤＴＣＬＲが入力されている。他のレジスタ３２２〜３２５のクリア端子には、各々アンドゲート３２６〜３２９の出力が入力される。
【００４９】
ポインタ３３は、５ビットのシフトレジスタで構成されている。ポインタ３３は、クロックＣｌｏｃｋに応じて、順次ポインタ信号ＣＮＴＦＦ２ＯＤ〜ＣＮＴＦＦ５ＯＤを出力し、カウンタリセット信号ＣＮＴＲＳＴによりリセットされる。
【００５０】
誤り検出回路３４は、アンドゲート３４０と、レジスタ３４１と、一対のＥＯＲ回路３４２、３４３と、ＯＲ回路３４４とを有する。アンドゲート３４０は、ＥＯＲ回路３０２の出力が「１」の時に、クロックを出力して、誤り検出動作を行わせるものである。レジスタ３４１は、比較器３００の出力を保持するものである。
【００５１】
ＥＯＲ回路３４２は、レジスタ３４１の出力と比較器３００の出力とのＥＸＯＲをとるものである。ＥＯＲ回路３４２は、レジスタ３４１の反転Ｑ出力と比較器３０１の出力とのＥＸＯＲをとるものである。ＯＲ回路３４４は、両ＥＯＲ回路３４１、３４２の論理和をとり、データクリア信号ＤＴＣＬＲを出力する。
【００５２】
従って、ＥＯＲ回路３０２の出力であるＸ（ｎ−ｊ）が「０」でない時に、ＥＯＲ回路３４２、３４３により判定値Ｘ（ｎ−ｊ）と判定値Ｘ（ｎ）とを一致しているかを判定する。判定値Ｘ（ｎ−ｊ）と判定値Ｘ（ｎ）とを一致していると、ＯＲ回路３４４よりデータクリア信号ＤＴＣＬＲを出力する。これにより、ポインタ信号で示すバッファレジスタ３２１〜３２５の保持内容を「０」にクリアして、誤りを修正する。
【００５３】
従って、図４の回路により、図６に示すように、スライスレベルは変動し、振幅ａは、各ヘッド及び各シリンダ位置により可変に制御される。
【００５４】
又、図７はサンプル値Ｙｎが入力された時の最尤復号系列ｙｎを得る最尤復号フローである。図７に示すように、図の点線内の処理により、判定レベルの変更が行われる。そして、ＥＯＲ回路３０２の出力であるＸ（ｎ−ｊ）が「０」でない時に、ＥＯＲ回路３４２、３４３により判定値Ｘ（ｎ−ｊ）と判定値Ｘ（ｎ）とを一致しているかを判定する。判定値Ｘ（ｎ−ｊ）と判定値Ｘ（ｎ）とを一致していると、ＯＲ回路３４４よりデータクリア信号ＤＴＣＬＲを出力する。これにより、ポインタ信号で示すバッファレジスタ３２１〜３２５の保持内容を「０」にクリアして、誤りを修正する。
【００５５】
尚、図７では、図５で説明したように、復号器の回路規模を制限するため、記録する２進信号列で０が連続する数を制限する変復調コードを使用している。図５及び図７では、０の連続した場合を「５」で制限している。図７のｊ≦５でその条件を反映している。又、図７では、Ｙｎは、〔０、＋２、−２〕の３値をとるが、実際は、図５で説明したように、〔０、１〕に置き換えた２値データを出力する。図７のｄｎがこれに対応する。
【００５６】
（ｃ）スライスレベルの自動調整処理の説明
図８及び図９はスライスレベル調整処理フロー図である。
【００５７】
（Ｓ１）制御回路（以下プロセッサという）１９は、図示しないアクチュエータを駆動して、ヘッドを目標シリンダへシークさせる。
【００５８】
（Ｓ２）プロセッサ１９は、最尤復号器１６の振幅設定レジスタ３１２にスライスレベルの距離（振幅）Ａを最大値に設定する。次に、プロセッサ１９は、前述のヘッドでそのシリンダに記録データを書き込む。更に、プロセッサ１９は、ヘッド０を選択する。
【００５９】
（Ｓ３）プロセッサ１９は、選択したヘッドから記録データを読み込む。この読み込みデータは、図２で示したルートを通って、ＥＣＣ回路１８でエラー検査される。プロセッサ１９は、ＥＣＣ回路１８の判定出力から、規定ビット数でデータ誤りが発生したかを調べる。
【００６０】
（Ｓ４）プロセッサ１９は、規定ビット数でデータ誤りが発生していると判定すると、スライスレベルの距離ＡをΔＶ下げる。そして、これをレジスタ３１２に書き込み、ステップＳ３に戻る。
【００６１】
（Ｓ５）プロセッサ１９は、規定ビット数で誤りが発生していないと判定すると、このスライスレベルの距離Ａを、上限値として格納する。次に、プロセッサ１９は、最尤復号器１６の振幅設定レジスタ３１２にスライスレベルの距離（振幅）Ａを最小値に設定する。
【００６２】
（Ｓ６）プロセッサ１９は、選択したヘッドから記録データを読み込む。この読み込みデータは、図２で示したルートを通って、ＥＣＣ回路１８でエラー検査される。プロセッサ１９は、ＥＣＣ回路１８の判定出力から、規定ビット数でデータ誤りが発生したかを調べる。
【００６３】
（Ｓ７）プロセッサ１９は、規定ビット数でデータ誤りが発生していると判定すると、スライスレベルの距離ＡをΔＶ上げる。そして、これをレジスタ３１２に書き込み、ステップＳ６に戻る。
【００６４】
（Ｓ８）プロセッサ１９は、規定ビット数で誤りが発生していないと判定すると、このスライスレベルの距離Ａを、下限値として格納する。次に、プロセッサ１９は、（上限値−下限値）／２を算出する。そして、プロセッサ１９は、これを現在シリンダ及び現在ヘッドのスライスレベルの距離Ａとして、メモリ２０（図４参照）に格納する。
【００６５】
（Ｓ９）次に、プロセッサ１９は、指定ヘッドが最大（ＭＡＸ）ヘッドかを調べる。指定ヘッドが最大ヘッドでないと、指定ヘッドアドレスを＋１して、ステップＳ３に戻る。一方、指定ヘッドが最大ヘッドであると、プロセッサ１９は、全ての設定用シリンダの調整は終わったかを調べる。例えば、調整用シリンダは、１００シリンダ毎に設定する。プロセッサ１９は、全ての設定用シリンダの調整が終了していないと判定すると、次のシリンダへシークして、ステップＳ２に戻る。逆に、プロセッサ１９は、全ての設定用シリンダの調整が終了したと判定すると、調整を終了する。
【００６６】
このようにして、図４に示すように、全てのヘッドの設定されたシリンダ位置における最適なスライスレベルの距離（振幅）が、メモリ２０に格納される。この動作は、工場出荷時に行われる。そして、通常のアクセス時には、プロセッサ１９が、選択ヘッドアドレスとシリンダアドレスを受け、選択ヘッドアドレスに対応し、且つそのシリンダアドレスに対し設定されたシリンダの距離を、メモリ２０より読み出す。これを、最尤復号器１６の振幅設定レジスタ３１２にセットする。
【００６７】
このため、ヘッドや波形等化回路の特性に応じた最大のマージンを持つ距離を設定できる。これにより、最適なスライスレベルで最尤復号を実行できる。又、ヘッドに応じて特性が相違するため、ヘッド毎に最適なスライスレベルに調整する。又、シリンダ位置による記録密度の変化も再生信号に影響するため、シリンダ位置に応じて、最適なスライスレベルで最尤復号を実行する。
【００６８】
（ｄ）調整回路の説明
図１０は本発明の一実施例調整回路のブロック図、図１１はそのメモリの説明図である。
【００６９】
磁気記録再生回路では、種々の要因により信号のＳ／Ｎが劣化し、再生信号を誤る確率が高い。この要因としては、サンプリング用のＡ／Ｄ変換回路１４のオフセット電圧、ＭＲヘッド１０のバイアス磁界のズレによる再生信号の上下非対称性、エレクトリックフィルター１３の調整ズレによる等化誤差、コサインイコライザー１５の調整ズレによる等化誤差、再生ヘッドの特性バラツキ及びシリンダ位置による記録密度の変化がある。
【００７０】
図１０において、図２で説明したものと同一のものは、同一の記号で示している。ライトレジスタ４０は、プロセッサ１９によりＭＲヘッド１０のバイアス電流値が書き込まれる。Ｄ／Ａコンバータ４１は、ライトレジスタ４０に書き込まれたバイアス電流値をアナログ量に変換して、ヘッドＩＣ１１のバイアス電流駆動回路に供給する。
【００７１】
ライトレジスタ４２は、プロセッサ１９によりエレクトリックフィルター１３の周波数特性値（カットオフ周波数等）が書き込まれる。Ｄ／Ａコンバータ４３は、ライトレジスタ４２に書き込まれたエレクトリックフィルターの周波数特性値をアナログ量に変換して、エレクトリックフィルター１３の周波数特性を制御する。
【００７２】
ライトレジスタ４４は、プロセッサ１９によりアナログデジタル変換回路１４のオフセット値が書き込まれる。Ｄ／Ａコンバータ４５は、ライトレジスタ４４に書き込まれたアナログデジタルコンバータ１４のオフセット値をアナログ量に変換して、アナログデジタルコンバータ１４１の前段に設けられた加算アンプ１４０に出力する。尚、加算アンプ１４０は、エレクトリックフィルター１３の出力からＤ／Ａコンバータ４５のオフセット量を差し引き、アナログデジタルコンバータ１４１に入力する。
【００７３】
ライトレジスタ４６は、プロセッサ１９によりコサインイコライザー１５の係数が書き込まれ、コサインイコライザー１５の係数設定用レジスタに出力する。
【００７４】
図２に示すサンプル検出回路２１は、サンプル値Ｙｎを３値のレベルに判定するレベル判定器２１０と、３つのライトレジスタ２１１〜２１３と、３つのリードレジスタ２１４〜２１６を有する。
【００７５】
レベル判定器２１０は、サンプル値Ｙｎのレベルを＋１判定レベル及び−１判定レベルと比較して、＋１、０、−１の判定値Ｘｎに分類する。ライトレジスタ２１１は、判定値Ｘｎが＋１の時、サンプル値Ｙｎがライトされる。ライトレジスタ２１２は、判定値Ｘｎが０の時、サンプル値Ｙｎがライトされる。ライトレジスタ２１３は、判定値Ｘｎが−１の時、サンプル値Ｙｎがライトされる。
【００７６】
リードレジスタ２１４は、プロセッサ１９の指示により、ライトレジスタ２１１の内容を保持し、プロセッサ１９に通知する。リードレジスタ２１５は、プロセッサ１９の指示により、ライトレジスタ２１２の内容を保持し、プロセッサ１９に通知する。リードレジスタ２１６は、プロセッサ１９の指示により、ライトレジスタ２１３の内容を保持し、プロセッサ１９に通知する。
【００７７】
メモリ２０は、図１１に示すように、各ヘッド０〜ｎの調整用シリンダ位置０〜ｍにおける調整された駆動電流値（バイアス電流値）、フィルタ定数値（周波数特性値）及びフィルタ係数を格納する。
【００７８】
通常のアクセス時には、プロセッサ１９が、選択ヘッドアドレスとシリンダアドレスを受け、選択ヘッドアドレスに対応し、且つそのシリンダアドレスに対し設定されたシリンダの駆動電流、フィルタ定数値及びフィルタ係数を、メモリ２０より読み出す。これを、各々ライトレジスタ４０、４２、４６にセットする。これにより、ＭＲヘッド１０の特性による上下非対称を補償した再生信号が得られる。又、エレクトリックフィルター１３の調整ズレを補償できる。更に、コサインイコライザー１５の調整ズレを補償できる。
【００７９】
（ｅ）調整処理の説明
図１２及び図１３はアナログデジタルコンバータのオフセット電圧調整フロー図である。
【００８０】
アナログデジタルコンバータのオフセット電圧の調整は、リード動作を行わずに、アナログデジタルコンバータ自体のオフセット電圧を調べるものである。
【００８１】
（Ｓ１）プロセッサ１９は、パラメータＡ、Ｂ、Ｃ、Ｄ、Ｎを「０」に初期化する。次に、プロセッサ１９は、ライトレジスタ４４の補正用Ｄ／Ａコンバータ４５の初期操作値をデフォルト値に設定する。更に、プロセッサ１９は、リード動作を停止して、アナログデジタルコンバータ１４の加算アンプ１４０への入力を停止する。
【００８２】
（Ｓ２）この状態で、プロセッサ１９は、リードレジスタ２１５から、Ｘｎ＝０の時のサンプル値Ｙｎを所定数読み込む。そして、プロセッサ１９は、所定数取り込んだサンプル値Ｙｎの平均値Ａを算出する。
【００８３】
（Ｓ３）プロセッサ１９は、誤差Ｃを（Ｂ−Ａ）の絶対値より算出する。ここで、Ｂは、Ｘｎ＝０の時の理想サンプル値である。この例では、「０」に設定してある。
【００８４】
（Ｓ４）次に、プロセッサ１９は、パラメータＮが「０」かを調べる。
【００８５】
（Ｓ５）プロセッサ１９は、Ｎが「０」なら、初回の処理のため、前回の測定値ＤをＣで更新する。次に、プロセッサ１９は、メモリ２０にＮと補正用コンバータの操作量とを対応させて、格納する。更に、プロセッサ１９は、補正用Ｄ／Ａコンバータの操作量にΔ加える。これをライトレジスタ４４に、補正用Ｄ／Ａコンバータ４５の操作量として書き込む。更に、プロセッサ１９は、ＮをＮ＋１に更新する。そして、ステップＳ２に戻る。
【００８６】
（Ｓ６）プロセッサ１９は、Ｎが「０」でない時は、前回の測定値Ｄと今回の測定値Ｃとを比較する。Ｄ＞Ｃなら、前回の測定値が最小値でないため、ステップＳ５に戻る。逆に、Ｄ＞Ｃでないなら、前回の測定値が最小値である。このため、前回Ｎ−１時の補正用Ｄ／Ａコンバータの操作量を調整結果として、メモリ２０に保持する。
【００８７】
このようにして、アナログデジタルコンバータ１４１のオフセット電圧が最小となる操作量を測定して、これをメモリ２０に保持する。そして、動作時に、この最適操作量を読み出し、デフォルト値に加算したものをレジスタ４４にセットする。これにより、アナログデジタルコンバータ１４１のオフセット電圧を最小にできる。
【００８８】
図１４及び図１５はＭＲヘッドの特性調整フロー図である。
【００８９】
（Ｓ１）プロセッサ１９は、図示しないアクチュエータを駆動して、ヘッドを目標シリンダへシークさせる。
【００９０】
（Ｓ２）プロセッサ１９は、パラメータＡ、Ｂ、Ｃ、Ｄ、Ｎを「０」に初期化する。次に、プロセッサ１９は、ヘッドでそのシリンダに記録データを書き込む。更に、プロセッサ１９は、ヘッド０を選択する。
【００９１】
（Ｓ３）プロセッサ１９は、補正用Ｄ／Ａコンバータ４１の設定値をデフォルト値に設定する。即ち、ライトレジスタ４０にデフォルト値を書き込む。次に、プロセッサ１９は、選択したヘッドから記録データを読み込む。
【００９２】
（Ｓ４）この状態で、プロセッサ１９は、リードレジスタ２１５から、Ｘｎ＝０の時のサンプル値Ｙｎを所定数読み込む。そして、プロセッサ１９は、所定数取り込んだサンプル値Ｙｎの平均値Ａを算出する。更に、プロセッサ１９は、誤差Ｃを（Ｂ−Ａ）の絶対値より算出する。ここで、Ｂは、Ｘｎ＝０の時の理想サンプル値である。この例では、「０」に設定してある。
【００９３】
（Ｓ５）次に、プロセッサ１９は、パラメータＮが「０」かを調べる。
【００９４】
（Ｓ６）プロセッサ１９は、Ｎが「０」なら、初回の処理のため、前回の測定値ＤをＣで更新する。次に、プロセッサ１９は、メモリ２０にＮと補正用コンバータの操作量とを対応させて、格納する。更に、プロセッサ１９は、補正用Ｄ／Ａコンバータの操作量にΔ加える。これをライトレジスタ４０に、補正用Ｄ／Ａコンバータ４１の操作量として書き込む。更に、プロセッサ１９は、ＮをＮ＋１に更新する。そして、ステップＳ４に戻る。
【００９５】
（Ｓ７）プロセッサ１９は、Ｎが「０」でない時は、前回の測定値Ｄと今回の測定値Ｃとを比較する。Ｄ＞Ｃなら、前回の測定値が最小値でないため、ステップＳ６に戻る。逆に、Ｄ＞Ｃでないなら、前回の測定値が最小値である。このため、前回Ｎ−１時の補正用Ｄ／Ａコンバータの操作量を当該ヘッドの当該シリンダ位置の調整結果として、図１１に示すメモリ２０に格納する。
【００９６】
（Ｓ８）次に、プロセッサ１９は、指定ヘッドが最大（ＭＡＸ）ヘッドかを調べる。指定ヘッドが最大ヘッドでないと、指定ヘッドアドレスを＋１して、ステップＳ３に戻る。
【００９７】
（Ｓ９）一方、指定ヘッドが最大ヘッドであると、プロセッサ１９は、全ての設定用シリンダの調整は終わったかを調べる。例えば、調整用シリンダは、１００シリンダ毎に設定する。プロセッサ１９は、全ての設定用シリンダの調整が終了していないと判定すると、次のシリンダへシークして、ステップＳ２に戻る。逆に、プロセッサ１９は、全ての設定用シリンダの調整が終了したと判定すると、調整を終了する。
【００９８】
このようにして、図１１に示すように、全てのヘッドの設定されたシリンダ位置における最適なバイアス電流値が、メモリ２０に格納される。この動作は、工場出荷時に行われる。そして、通常のアクセス時には、プロセッサ１９が、選択ヘッドアドレスとシリンダアドレスを受け、選択ヘッドアドレスに対応し、且つそのシリンダアドレスに対し設定されたバイアス電流値を、メモリ２０より読み出す。これを、ライトレジスタ４０にセットする。
【００９９】
このようにして、判定値Ｘｎ＝０におけるサンプル値Ｙｎのレベルを最小にするように、ＭＲヘッド１０のバイアス電流を設定するため、ＭＲヘッド１０の特性による読み出し波形の上下非対称性を最小にできる。又、シリンダ位置による記録密度の変化も再生信号に影響するため、シリンダ位置に応じて、最適なバイアス電流値にセットしている。
【０１００】
図１６及び図１７はエレクトリックフィルターの特性調整フロー図である。
【０１０１】
（Ｓ１）プロセッサ１９は、図示しないアクチュエータを駆動して、ヘッドを目標シリンダへシークさせる。
【０１０２】
（Ｓ２）プロセッサ１９は、パラメータＡ、Ｂを「０」に初期化する。次に、プロセッサ１９は、ヘッドでそのシリンダに記録データを書き込む。更に、プロセッサ１９は、ヘッド０を選択する。
【０１０３】
（Ｓ３）プロセッサ１９は、補正用Ｄ／Ａコンバータ４３の設定値をデフォルト値に設定する。即ち、ライトレジスタ４２にデフォルト値を書き込む。次に、プロセッサ１９は、選択したヘッドから記録データを読み込む。
【０１０４】
（Ｓ４）この状態で、プロセッサ１９は、リードレジスタ２１４〜２１６のいずれかから、Ｘｎ＝Ｘの時のサンプル値Ｙｎを所定数読み込む。このＸは、＋１、０、−１のいずれかである。そして、プロセッサ１９は、所定数取り込んだサンプル値Ｙｎの（最大値−最小値）を算出する。これをＡとする。この（最大値−最小値）の算出の代わりに、標準偏差を算出して、Ａとしても良い。
【０１０５】
（Ｓ５）次に、プロセッサ１９は、パラメータＮが「０」かを調べる。
【０１０６】
（Ｓ６）プロセッサ１９は、Ｎが「０」なら、初回の処理のため、前回の測定値ＢをＡで更新する。次に、プロセッサ１９は、メモリ２０に、Ｎと補正用コンバータの操作量とを対応させて、格納する。更に、プロセッサ１９は、補正用Ｄ／Ａコンバータの操作量にΔ加える。これをライトレジスタ４２に、補正用Ｄ／Ａコンバータ４１の操作量として書き込む。更に、プロセッサ１９は、ＮをＮ＋１に更新する。そして、ステップＳ４に戻る。
【０１０７】
（Ｓ７）プロセッサ１９は、Ｎが「０」でない時は、前回の測定値Ｂと今回の測定値Ａとを比較する。Ｂ＞Ａなら、前回の測定値が最小値でないため、ステップＳ６に戻る。逆に、Ｂ＞Ａでないなら、前回の測定値が最小値である。このため、前回Ｎ−１時の補正用Ｄ／Ａコンバータの操作量を当該ヘッドの当該シリンダ位置の調整結果として、図１１に示すメモリ２０に格納する。
【０１０８】
（Ｓ８）次に、プロセッサ１９は、指定ヘッドが最大（ＭＡＸ）ヘッドかを調べる。指定ヘッドが最大ヘッドでないと、指定ヘッドアドレスを＋１して、図１６のステップＳ３に戻る。
【０１０９】
（Ｓ９）一方、指定ヘッドが最大ヘッドであると、プロセッサ１９は、全ての設定用シリンダの調整は終わったかを調べる。例えば、調整用シリンダは、１００シリンダ毎に設定する。プロセッサ１９は、全ての設定用シリンダの調整が終了していないと判定すると、次のシリンダへシークして、ステップＳ２に戻る。逆に、プロセッサ１９は、全ての設定用シリンダの調整が終了したと判定すると、調整を終了する。
【０１１０】
このようにして、図１１に示すように、全てのヘッドの設定されたシリンダ位置における最適な周波数特性値が、メモリ２０に格納される。この動作は、工場出荷時に行われる。そして、通常のアクセス時には、プロセッサ１９が、選択ヘッドアドレスとシリンダアドレスを受け、選択ヘッドアドレスに対応し、且つそのシリンダアドレスに対し設定された周波数特性値を、メモリ２０より読み出す。これを、ライトレジスタ４２にセットする。
【０１１１】
このようにして、判定値Ｘｎ＝Ｘにおけるサンプル値Ｙｎの最大値と最小値の差又は標準偏差を最小にするように、エレクトリックフィルター１３の周波数特性値を設定するため、エレクトリックフィルターの調整誤差を最小にできる。又、ヘッド毎に特性が異なるため、ヘッド毎に設定している。更に、シリンダ位置による記録密度の変化も再生信号に影響するため、シリンダ位置に応じて、最適な周波数特性値にセットしている。
【０１１２】
図１８及び図１９はコサインイコライザーの特性調整フロー図である。
【０１１３】
（Ｓ１）プロセッサ１９は、図示しないアクチュエータを駆動して、ヘッドを目標シリンダへシークさせる。
【０１１４】
（Ｓ２）プロセッサ１９は、パラメータＡ、Ｂを「０」に初期化する。次に、プロセッサ１９は、ヘッドでそのシリンダに記録データを書き込む。更に、プロセッサ１９は、ヘッド０を選択する。
【０１１５】
（Ｓ３）プロセッサ１９は、コサインイコライザーの係数設定用レジスタの設定値をデフォルト値に設定する。即ち、ライトレジスタ４６にデフォルト値を書き込む。次に、プロセッサ１９は、選択したヘッドから記録データを読み込む。
【０１１６】
（Ｓ４）この状態で、プロセッサ１９は、リードレジスタ２１４、２１５、２１６のいずれかから、Ｘｎ＝Ｘの時のサンプル値Ｙｎを所定数読み込む。このＸは、＋１、０、−１のいずれかである。そして、プロセッサ１９は、所定数取り込んだサンプル値Ｙｎの（最大値−最小値）を算出する。これをＡとする。この（最大値−最小値）の算出の代わりに、標準偏差を算出して、Ａとしても良い。
【０１１７】
（Ｓ５）次に、プロセッサ１９は、パラメータＮが「０」かを調べる。
【０１１８】
（Ｓ６）プロセッサ１９は、Ｎが「０」なら、初回の処理のため、前回の測定値ＢをＡで更新する。次に、プロセッサ１９は、メモリ２０に、Ｎと補正用コンバータの操作量とを対応させて、格納する。更に、プロセッサ１９は、補正用Ｄ／Ａコンバータの操作量にΔ加える。これをライトレジスタ４６に、係数設定用レジスタの操作量として書き込む。更に、プロセッサ１９は、ＮをＮ＋１に更新する。そして、ステップＳ４に戻る。
【０１１９】
（Ｓ７）プロセッサ１９は、Ｎが「０」でない時は、前回の測定値Ｂと今回の測定値Ａとを比較する。Ｂ＞Ａなら、前回の測定値が最小値でないため、ステップＳ６に戻る。逆に、Ｂ＞Ａでないなら、前回の測定値が最小値である。このため、前回Ｎ−１時の補正用Ｄ／Ａコンバータの操作量を当該ヘッドの当該シリンダ位置の調整結果として、図１１に示すメモリ２０に格納する。
【０１２０】
（Ｓ８）次に、プロセッサ１９は、指定ヘッドが最大（ＭＡＸ）ヘッドかを調べる。指定ヘッドが最大ヘッドでないと、指定ヘッドアドレスを＋１して、図１６のステップＳ３に戻る。
【０１２１】
（Ｓ９）一方、指定ヘッドが最大ヘッドであると、プロセッサ１９は、全ての設定用シリンダの調整は終わったかを調べる。例えば、調整用シリンダは、１００シリンダ毎に設定する。プロセッサ１９は、全ての設定用シリンダの調整が終了していないと判定すると、次のシリンダへシークして、ステップＳ２に戻る。逆に、プロセッサ１９は、全ての設定用シリンダの調整が終了したと判定すると、調整を終了する。
【０１２２】
このようにして、図１１に示すように、全てのヘッドの設定されたシリンダ位置における最適なフィルター係数が、メモリ２０に格納される。この動作は、工場出荷時に行われる。そして、通常のアクセス時には、プロセッサ１９が、選択ヘッドアドレスとシリンダアドレスを受け、選択ヘッドアドレスに対応し、且つそのシリンダアドレスに対し設定されたフィルター係数を、メモリ２０より読み出す。これを、ライトレジスタ４６にセットする。
【０１２３】
このようにして、判定値Ｘｎ＝Ｘにおけるサンプル値Ｙｎの最大値と最小値の差又は標準偏差を最小にするように、コサインイコライザー１５の周波数特性値を設定するため、コサインイコライザー１５の調整誤差を最小にできる。又、ヘッド毎に特性が異なるため、ヘッド毎に設定している。更に、シリンダ位置による記録密度の変化も再生信号に影響するため、シリンダ位置に応じて、最適なフィルター係数にセットしている。
【０１２４】
（ｆ）他の実施例の説明
上述の実施例の他に、本発明は、次のような変形が可能である。
【０１２５】
（１）ｎ／ｍデコーダを、８／９デコーダで説明したが、他のビット数のものを用いることもできる。
【０１２６】
（２）磁気ディスク装置で説明したが、光磁気ディスク装置等にも適用できる。
【０１２７】
以上、本発明を実施例により説明したが、本発明の主旨の範囲内で種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【０１２８】
【発明の効果】
以上説明したように、本発明によれば、次の効果を奏する。
【０１２９】
（１）制御回路１９により、最尤復号器１６のスライスレベルの距離を可変に制御するため、等化誤差量に応じた最適な３値判定ができる。
【０１３０】
（２）このため、等化回路、ヘッドの特性に応じた最適な最尤復号動作が可能となる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の一実施例ＰＲＭＬ再生回路のブロック図ある。
【図３】本発明の一実施例最尤復号器のブロック図である。
【図４】図３の最尤復号器の回路図（その１）である。
【図５】図３の最尤復号器の回路図（その２）である。
【図６】最尤復号動作の動作説明図である。
【図７】最尤復号フロー図である。
【図８】本発明の一実施例スライスレベル調整処理フロー図（その１）である。
【図９】本発明の一実施例スライスレベル調整処理フロー図（その２）である。
【図１０】調整回路のブロック図である。
【図１１】図１０のメモリの説明図である。
【図１２】本発明の一実施例オフセット電圧調整フロー図（その１）である。
【図１３】本発明の一実施例オフセット電圧調整フロー図（その２）である。
【図１４】本発明の一実施例ＭＲヘッドの特性調整フロー図（その１）である。
【図１５】本発明の一実施例ＭＲヘッドの特性調整フロー図（その２）である。
【図１６】本発明の一実施例エレクリックフィルターの特性調整フロー図（その１）である。
【図１７】本発明の一実施例エレクリックフィルターの特性調整フロー図（その２）である。
【図１８】本発明の一実施例コサインイコライザーの特性調整フロー図（その１）である。
【図１９】本発明の一実施例コサインイコライザーの特性調整フロー図（その２）である。
【符号の説明】
１０　ＭＲヘッド
１１　ヘッドＩＣ
１２　ゲイン制御アンプ
１３　等化フィルター
１４　Ａ／Ｄ変換回路
１５　コサインイコライザー
１６　最尤復号器
１７　８／９デコーダ
１８　ＥＣＣ回路
１９　制御回路
２０　メモリ

Claims (9)

1. 記憶ディスクからヘッド（１０）が読みだした信号を波形等化した後、最尤復号して、再生するＰＲＭＬ再生回路において、
   前記読み出し信号を波形等化する波形等化回路（１２〜１５）と、
   前記等化出力を＋１側スライスレベルと−１側スライスレベルでスライスして、判定値を得た後、前記判定値を最尤復号する最尤復号器（１６）と、
   前記＋１側スライスレベルと−１側スライスレベルとの間の距離を可変に制御するための制御回路（１９）とを有し、
   前記制御回路（１９）は、前記波形等化回路（１２〜１５）に、調整値を設定する
   ことを特徴とするＰＲＭＬ再生回路。
2. 請求項１のＰＲＭＬ再生回路において、
   前記波形等化回路（１２〜１５）は、
   前記読み取り信号にゲインを付与するゲイン制御アンプ（１２）と、
   前記ゲイン制御アンプ（１２）の出力を固定等化するエレクトリックフィルター（１３）と、
   前記エレクトリックフィルター（１３）の出力をデジタル値に変換するアナログデジタルコンバータ（１４）と、
   前記アナログデジタルコンバータ（１４）の出力を等化するコサインイコライザー（１５）とを有し、
   前記制御回路（１９）は、前記アナログデジタルコンバータ（１４）にオフセット値を設定する
   ことを特徴とするＰＲＭＬ再生回路。
3. 請求項２のＰＲＭＬ再生回路において、
   前記制御回路（１９）は、前記コサインイコライザー（１５）の出力から前記アナログデジタルコンバータ（１４）のオフセット値を測定する
   ことを特徴とするＰＲＭＬ再生回路。
4. 記憶ディスクからヘッド（１０）が読みだした信号を波形等化した後、最尤復号して、再生するＰＲＭＬ再生回路において、
   前記読み出し信号を波形等化する波形等化回路（１２〜１５）と、
   前記等化出力を＋１側スライスレベルと−１側スライスレベルでスライスして、判定値を得た後、前記判定値を最尤復号する最尤復号器（１６）と、
   前記＋１側スライスレベルと−１側スライスレベルとの間の距離を可変に制御するための制御回路（１９）とを有し、
   前記ヘッド（１０）がＭＲヘッドで構成され、
   前記制御回路（１９）は、前記ＭＲヘッドの駆動回路（１１）に駆動電流値を設定する
   ことを特徴とするＰＲＭＬ再生回路。
5. 請求項４のＰＲＭＬ再生回路において、
   前記波形等化回路（１２〜１５）は、
   前記読み取り信号にゲインを付与するゲイン制御アンプ（１２）と、
   前記ゲイン制御アンプ（１２）の出力を固定等化するエレクトリックフィルター（１３）と、
   前記エレクトリックフィルター（１３）の出力をデジタル値に変換するアナログデジタルコンバータ（１４）と、
   前記アナログデジタルコンバータ（１４）の出力を等化するコサインイコライザー（１５）とを有し、
   前記制御回路（１９）は、前記コサインイコライザー（１５）の出力から前記ＭＲヘッドの駆動電流値を測定する
   ことを特徴とするＰＲＭＬ再生回路。
6. 請求項１のＰＲＭＬ再生回路において、
   前記波形等化回路（１２〜１５）は、
   前記読み取り信号にゲインを付与するゲイン制御アンプ（１２）と、
   前記ゲイン制御アンプ（１２）の出力を固定等化するエレクトリックフィルター（１３）と、
   前記エレクトリックフィルター（１３）の出力をデジタル値に変換するアナログデジタルコンバータ（１４）と、
   前記アナログデジタルコンバータ（１４）の出力を等化するコサインイコライザー（１５）とを有し、
   前記制御回路（１９）は、前記エレクトリックフィルター（１３）にフィルターの調整値を設定する
   ことを特徴とするＰＲＭＬ再生回路。
7. 請求項６のＰＲＭＬ再生回路において、
   前記制御回路（１９）は、前記コサインイコライザー（１５）の出力から前記エレクトリックフィルター（１３）の調整値を測定する
   ことを特徴とするＰＲＭＬ再生回路。
8. 請求項１のＰＲＭＬ再生回路において、
   前記波形等化回路（１２〜１５）は、
   前記読み取り信号にゲインを付与するゲイン制御アンプ（１２）と、
   前記ゲイン制御アンプ（１２）の出力を固定等化するエレクトリックフィルター（１３）と、
   前記エレクトリックフィルター（１３）の出力をデジタル値に変換するアナログデジタルコンバータ（１４）と、
   前記アナログデジタルコンバータ（１４）の出力を等化するコサインイコライザー（１５）とを有し、
   前記制御回路（１９）は、前記コサインイコライザー（１５）に等化係数を設定する
   ことを特徴とするＰＲＭＬ再生回路。
9. 請求項８のＰＲＭＬ再生回路において、
   前記制御回路（１９）は、前記コサインイコライザー（１５）の出力から前記コサインイコライザー（１５）の等化係数を測定する
   ことを特徴とするＰＲＭＬ再生回路。

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