KR19990018394A - 다결정 실리콘 박막 트랜지스터의 제조 방법 - Google Patents

다결정 실리콘 박막 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR19990018394A
KR19990018394A KR1019970041570A KR19970041570A KR19990018394A KR 19990018394 A KR19990018394 A KR 19990018394A KR 1019970041570 A KR1019970041570 A KR 1019970041570A KR 19970041570 A KR19970041570 A KR 19970041570A KR 19990018394 A KR19990018394 A KR 19990018394A
Authority
KR
South Korea
Prior art keywords
silicon film
polycrystalline silicon
film
oxide film
amorphous silicon
Prior art date
Application number
KR1019970041570A
Other languages
English (en)
Other versions
KR100546265B1 (ko
Inventor
황장원
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970041570A priority Critical patent/KR100546265B1/ko
Publication of KR19990018394A publication Critical patent/KR19990018394A/ko
Application granted granted Critical
Publication of KR100546265B1 publication Critical patent/KR100546265B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

다결정 실리콘 박막 트랜지스터의 제조 방법에 관해 개시한다. 본 발명에 따르면, 비정질 실리콘막을 레이저로 결정화하기 직전에 비정질 실리콘막의 표면에 화학적 산화막을 형성시켜주는 세정 공정을 실시하고, 게이트 산화막 증착 직전에 다결정 실리콘막의 표면에 형성되어 있는 산화막을 제거하고 더 이상의 자연 산화막이 형성되지 않도록 하는 세정 공정을 실시한다. 따라서 다결정 실리콘 박막 트랜지스터를 형성하는 다결정 실리콘막과 게이트 산화막간의 계면 특성이 향상된다.

Description

다결정 실리콘 박막 트랜지스터의 제조 방법
본 발명은 다결정 실리콘 박막 트랜지스터의 제조 방법에 관한 것으로, 특히 활성층으로 사용되는 다결정 실리콘 박막 형성 전후의 세정 방법에 관한 것이다.
다결정 실리콘 박막 트랜지스터에서 다결정 실리콘 활성층과 게이트 산화막 사이의 계면상태는 소자 특성에 중요한 영향을 준다. 통상적인 메모리 공정에서는 실리콘 기판을 열산화시켜서 게이트 산화막을 형성하기 때문에 다결정 실리콘과 게이트 산화막간의 계면 특성이 우수하다. 그러나 최근 들어 사용되고 있는 저온 다결정 실리콘 박막은 저온에서 비정질 실리콘막을 형성한 후 레이저에 의해 결정화시킨 다결정 실리콘막위에 게이트 산화막이 비연속적으로 증착되면서 형성되기 때문에 기본적으로 계면 특성이 열악하며 레이져 결정화전의 비정질 실리콘막의 표면상태나 게이트 산화막 형성직전의 다결정 실리콘의 표면상태에 따라 그 특성이 민감하게 변한다. 좀 더 자세히 설명하면, 첫째 레이저 결정화 직전의 비정질 실리콘막 표면의 자연 산화막이나 인위적으로 형성한 산화막의 분포 상태는 비정질 실리콘막이 레이저 조사에 의해 완전히 녹았다가 식으면서 다결정 실리콘이 되는 과정에서 실리콘막 표면의 스트레스 상태에 영향을 줄 수 있다. 즉 산화막은 녹는점이 실리콘에 비해 약 300℃ 이상 높아 열적으로 안정하기 때문에 레이저 에너지에 의해 실리콘이 완전히 용융된다고 하더라도 표면층의 산화막은 용융되지 않은 상태로 용융된 실리콘 표면위에 접하고 있기 때문에 실리콘의 응고과정에서 표면부위의 실리콘 원자의 이동 과정에 영향을 주어 결정화 완료후 다결정 실리콘막 표면의 스트레스 상태 등에 영향을 미친다. 둘째, 레이저 결정화 공정을 거치면서 다결정 실리콘막은 그 표면이 거칠어진다. 거칠어진 다결정 실리콘막의 표면은 후속 공정에서 캐리어의 산란을 유발하여 캐리어의 이동도 등을 감소시키는 문제를 야기시킨다.
본 발명이 이루고자하는 기술적 과제는 레이저 결정화 직전의 비정질 실리콘막 표면과 게이트 산화막 형성 직전의 다결정 실리콘막의 표면상태를 제어함으로써 다결정 실리콘막과 실리콘 산화막간의 계면 특성을 향상시킬 수 있는 세정 방법에 관한 것이다.
도 1은 본 발명에 따른 세정 방법의 흐름도이다.
도 2는 비정질 실리콘막의 결정화 직전의 세정 방법에 따른 박막 트랜지스터의 I-V 특성을 나타내는 그래프이다.
도 3은 비정질 실리콘막의 결정화 후, 게이트 산화막을 형성하기 전의 세정 방법에 따른 박막 트랜지스터의 I-V특성을 나타내는 그래프이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 세정 방법에 의하면, 비정질 실리콘막을 레이저로 결정화하기 직전에 비정질 실리콘막의 표면에 화학적 산화막을 형성시켜주는 제1 세정 공정을 실시한다. 또, 게이트 산화막 증착 직전에 다결정 실리콘막의 표면에 형성되어 있는 산화막을 제거하고 더 이상의 자연 산화막이 형성되지 않도록 하는 제2 세정 공정을 실시한다.
본 발명에 있어서, 상기 제1 세정 공정은 과산화수소용액, 수산화암모늄과 과산화수소의 혼합 용액을 사용한다. 또, 수산화암모늄과 과산화수소의 혼합 용액과 과산화수소 용액을 번갈아 처리할 수도 있다. 그리고 상기 제2 세정 공정은 HF를 포함하는 용액을 사용한다. 특히, 상기 제2 세정 공정후에 진행되는 절연막 형성 공정과의 시간 차는 8시간 이내가 되도록 하는 것이 바람직하다.
본 발명에 따르면, 다결정 실리콘 박막 트랜지스터의 활성층과 게이트 산화막간이 계면 특성이 양호하게 된다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1에는 본 발명에 따른 세정 방법의 흐름도가 도시되어 있다. 도 1을 참조하면, 먼저 유리와 같은 투명기판위에 활성층으로 사용될 비정질 실리콘막을 형성한다(I).
다음에 비정질 실리콘막이 형성된 결과물을 세정하는 제1 세정 단계(II)를 진행한다. 제1 세정 단계(II)는 결정화 단계를 진행하기 전에 비정질 실리콘막의 표면에 균일한 산화막을 형성하기 위한 것이다. 제1 세정 단계(II)에서는 수산화암모늄과 과산화수소의 혼합액을 사용하는 것이 바람직하다.
이어서 비정질 실리콘막에 레이저를 조사하여 결정화된 다결정 실리콘막을 형성(III)한 후, 결정화된 다결정 실리콘막을 활성층으로 패터닝(IV)한다.
계속해서 패터닝된 다결정 실리콘막을 세정하는 제2 세정 단계(V)를 진행한다.제2 세정 단계(V)는 게이트 산화막을 형성하기 전에 다결정 실리콘막의 표면에 원하지 않는 산화막이 형성되는 것을 방지하고 다결정 실리콘막 표면의 산화막을 제거하기 위한 것이다. 제2 세정 단계(V)에서는 200:1 HF를 사용하는 것이 바람직하다.
마지막으로 다결정 실리콘막위에 게이트 산화막을 형성(VI)한다. 이후 공정은 종래의 박막 트랜지스터의 형성 공정과 동일하게 진행한다. 즉, 게이트 산화막위에 알루미늄, 크롬등의 금속층을 증착한 후 패터닝하여 게이트 전극을 형성한다. 이어서 게이트 전극을 마스크로 사용하여 N+이온주입을 하고 주입된 이온들을 활성화하기 위하여 레이저를 조사하거나, 어닐링 또는 RTP등을 실시한다. 활성화 공정은 N+이온주입이 이온 샤워 도핑에 의해 수행될 경우 필요하지 않을 수도 있다. 이후 실리콘 산화막등으로 층간절연막을 형성하고 층간 절연막내에 콘택홀을 형성한 후, 배선금속층을 증착하고 패터닝하여 박막 트랜지스터를 완성한다.
본 발명은 하기의 실시예를 참고로 더욱 상세히 설명되며, 이 실시예가 본 발명을 제한하려는 것은 아니다.
(비정질 실리콘막 결정화 직전의 세정 공정)
복수개의 기판상에 비정질 실리콘막을 형성한 후, 레이저로 결정화시키기 전에 세 개의 그룹으로 나누어 다음과 같이 세정 공정을 실시하였다. 첫 번째 그룹은 수산화 암모늄과 과산화수소 혼합 세정액을 처리하였고, 두 번째 그룹은 수산화 암모늄과 과산화수소 혼합 세정액을 처리한 후, 200:1 HF용액을 추가 처리하였고, 세 번째 그룹은 황산과 과산화수소의 혼합 세정액을 처리한 후, 200:1 HF를 처리하고 마지막으로 과산화수소를 처리하였다.
첫 번째 그룹에서 사용된 수산화 암모늄과 과산화수소 혼합 세정액은 과산화수소가 실리콘을 산화시키고 수산화 암모늄이 이를 식각하는 역할을 한다. 본 실시예에서 사용된 혼합 세정액은 세정 공정 완료후에 약 30Å 이하의 화학적 산화막이 형성되도록 하는 조성의 혼합 세정액을 사용하였다. 두 번째 그룹에서 추가로 사용되는 200:1 HF 용액은 수산화 암모늄과 과산화수소 혼합 세정액에 의해 형성된 산화막이 완전히 제거되고 이후 레이저 결정화 공정전까지 불균일한 자연 산화막이 형성되도록 한다. 세 번째 그룹에서와 같이 황산과 과산화수소의 혼합 용액, 200:1 HF, 과산화수소를 차례대로 처리하는 경우 비정질 실리콘막의 표면에 약 30Å 이하의 화학적 산화막이 형성된다.
이렇게 서로 다른 조건의 세정 공정을 실시한 후, 각 그룹의 비정질 실리콘을 가지고 형성한 다결정 실리콘 박막 트랜지스터의 Ids - Vgs 특성을 측정하였다. 그 결과가 도 2 에 도시되어 있다.
도 2의 결과로부터 알 수 있듯이, 첫 번째와 세 번째 그룹에서는 Ids - Vgs 특성이 거의 변화하지 않았다. 두 번째 그룹에서는 문턱 전압(threshold voltage)이 -V로 이동하였다. 이러한 결과로부터 결정화 직전 비정질 실리콘막의 표면에 균일한 산화막이 형성되느냐 아니면 불균일한 자연 산화막이 형성되느냐에 따라 소자 특성이 변화하는 것을 알 수 있다.
(비정질 실리콘막 결정화후의 세정 공정)
복수개의 기판상에 형성된 비정질 실리콘막을 레이저로 결정화시킨 후, 게이트 산화막을 형성하기 전에 두 개의 그룹으로 나누어 다음과 같이 세정 공정을 실시하여 게이트 산화막 증착 직전 실리콘 표면의 산화막 상태에 변화를 주었다. 첫 번째 그룹은 수산화 암모늄과 과산화수소 혼합 세정액을 처리하였고, 두 번째 그룹은 수산화 암모늄과 과산화수소 혼합 세정액을 처리한 후, 200:1 HF용액을 추가 처리하였다.
앞의 실시예에서도 설명한 바와 같이 첫 번째 그룹에서는 약 30Å 이하의 화학적 산화막이 형성된다. 반면 두 번째 그룹에서는 세정 공정 실시후 게이트 산화막 증착 공정 사이의 시간을 8시간 이내로 하여 화학적 산화막이 완전히 제거된 다결정 실리콘막의 표면에 자연산화막이 추가로 형성되는 것을 최소화시켰다.
이렇게 서로 다른 조건의 세정 공정을 실시한 후, 각 그룹의 다결정 실리콘을 가지고 형성한 다결정 실리콘 박막 트랜지스터의 Ids - Vgs 특성을 측정하였다. 그 결과가 도 3 에 도시되어 있다.
도 3의 결과로부터 알 수 있듯이, 두 번째 그룹(수산화암모늄과 과산화수소의 혼합 세정액 처리후, 200:1 HF 처리한 경우)의 트랜지스터가 첫 번째 그룹(수산화암모늄과 과산화수소의 혼합 세정액만 처리한 경우)의 트랜지스터에 비해 그 특성이 향상되었음을 알 수 있다.
즉, 첫 번째 그룹에서는 다결정 실리콘막의 표면에 산화막이 형성되기 때문에 계면 상태는 다결정 실리콘/화학적 산화막/게이트 산화막 형태가 된다. 따라서 산화막 특성이 떨어지는 화학적 산화막 때문에 결과적으로 계면 특성이 열화된다. 반면 두 번째 그룹에서는 200:1 HF 처리후 8 시간 이내로 게이트 산화막을 증착하였기 때문에 다결정 실리콘 표면에 자연 산화막이 형성되는 것이 최소화된다. 따라서 다결정 실리콘과 게이트 산화막 사이에 기타 이물질이 끼이지 않고 다결정 실리콘/게이트 산화막의 우수한 계면 특성이 얻어진다.
도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
본 발명은 비정질 실리콘막을 레이저로 결정화하기 직전에 비정질 실리콘막의 표면에 화학적 산화막을 의도적으로 형성시켜주는 세정 공정을 실시하고, 게이트 산화막 증착 직전에 다결정 실리콘막의 표면에 형성되어 있는 산화막을 제거하고 더 이상의 산화막이 형성되지 않도록 하는 세정 공정을 진행함으로써 다결정 실리콘 박막 트랜지스터를 형성하는 다결정 실리콘막과 게이트 산화막간의 계면 특성이 향상되도록 한다.

Claims (13)

  1. 반도체 기판상에 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막위에 균일한 화학적 산화막이 형성되도록 하는 용액을 사용하여 상기 비정질 실리콘막이 형성된 반도체 기판을 세정하는 단계;
    상기 비정질 실리콘막을 결정화하여 다결정 실리콘막을 형성하는 단계; 및
    상기 다결정 실리콘막위에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  2. 제1 항에 있어서, 상기 세정 단계는 과산화수소용액을 사용하여 실시하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  3. 제1 항에 있어서, 상기 세정 단계는 수산화암모늄과 과산화수소의 혼합 용액을 사용하여 실시하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  4. 제1 항에 있어서, 상기 세정 단계는 수산화암모늄과 과산화수소의 혼합 용액과 과산화수소 용액을 번갈아 처리하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  5. 반도체 기판상에 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막을 결정화하여 다결정 실리콘막을 형성하는 단계;
    상기 다결정 실리콘막상에 형성된 산화막을 제거하기 위하여 다결정 실리콘막이 형성된 기판을 세정하는 단계; 및
    상기 다결정 실리콘막위에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  6. 제5항에 있어서, 상기 세정 단계는 HF를 포함하는 용액을 사용하여 실시하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  7. 제5항에 있어서, 상기 세정 단계와 절연막을 형성하는 단계 사이의 시간 차가 8시간 이내가 되도록 하여 상기 세정된 다결정 실리콘막위에 자연산화막이 형성되지 않도록 하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  8. 반도체 기판상에 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막위에 균일한 화학적 산화막이 형성되도록 하는 용액을 사용하여 상기 비정질 실리콘막이 형성된 반도체 기판을 세정하는 단계;
    상기 비정질 실리콘막을 결정화하여 다결정 실리콘막을 형성하는 단계;
    상기 다결정 실리콘막상에 형성된 산화막을 제거하기 위하여 다결정 실리콘막이 형성된 기판을 세정하는 단계; 및
    상기 다결정 실리콘막위에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  9. 제8항에 있어서, 상기 비정질 실리콘막이 형성된 반도체 기판을 세정하는 단계는 과산화수소용액을 사용하여 실시하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  10. 제8항에 있어서, 상기 비정질 실리콘막이 형성된 반도체 기판을 세정하는 단계는 수산화암모늄과 과산화수소의 혼합 용액을 사용하여 실시하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  11. 제8항에 있어서, 상기 비정질 실리콘막이 형성된 반도체 기판을 세정하는 단계는 수산화암모늄과 과산화수소의 혼합 용액과 과산화수소 용액을 번갈아 처리하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  12. 제8항에 있어서, 상기 다결정 실리콘막이 형성된 반도체 기판을 세정하는 단계는 HF를 포함하는 용액을 사용하여 실시하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  13. 제8항에 있어서, 상기 다결정 실리콘막이 형성된 반도체 기판을 세정하는 단계와 절연막을 형성하는 단계 사이의 시간 차가 8시간 이내가 되도록 하여 상기 세정된 다결정 실리콘막위에 자연산화막이 형성되지 않도록 하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
KR1019970041570A 1997-08-27 1997-08-27 다결정실리콘박막트랜지스터의제조방법 KR100546265B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970041570A KR100546265B1 (ko) 1997-08-27 1997-08-27 다결정실리콘박막트랜지스터의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970041570A KR100546265B1 (ko) 1997-08-27 1997-08-27 다결정실리콘박막트랜지스터의제조방법

Publications (2)

Publication Number Publication Date
KR19990018394A true KR19990018394A (ko) 1999-03-15
KR100546265B1 KR100546265B1 (ko) 2006-03-23

Family

ID=37179849

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970041570A KR100546265B1 (ko) 1997-08-27 1997-08-27 다결정실리콘박막트랜지스터의제조방법

Country Status (1)

Country Link
KR (1) KR100546265B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100404701B1 (ko) * 2000-09-25 2003-11-10 가부시키가이샤 히타치세이사쿠쇼 액정 표시용 박막 반도체 소자 및 그 제조 방법
KR100482164B1 (ko) * 2002-10-25 2005-04-14 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터의 제조방법
KR100698238B1 (ko) * 2000-08-26 2007-03-21 엘지.필립스 엘시디 주식회사 엑스-선 검출소자 및 그의 제조방법
KR100700011B1 (ko) * 2004-11-24 2007-03-26 삼성에스디아이 주식회사 박막트랜지스터의 제조방법 및 그에 의해 제조된박막트랜지스터를 구비하는 평판표시장치
KR100801363B1 (ko) * 2000-07-31 2008-02-05 어플라이드 머티어리얼스, 인코포레이티드 실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2800408B2 (ja) * 1990-11-28 1998-09-21 日本電気株式会社 半導体装置の製造方法
JPH07221034A (ja) * 1994-01-31 1995-08-18 Nec Corp 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801363B1 (ko) * 2000-07-31 2008-02-05 어플라이드 머티어리얼스, 인코포레이티드 실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법
KR100698238B1 (ko) * 2000-08-26 2007-03-21 엘지.필립스 엘시디 주식회사 엑스-선 검출소자 및 그의 제조방법
KR100404701B1 (ko) * 2000-09-25 2003-11-10 가부시키가이샤 히타치세이사쿠쇼 액정 표시용 박막 반도체 소자 및 그 제조 방법
KR100482164B1 (ko) * 2002-10-25 2005-04-14 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터의 제조방법
KR100700011B1 (ko) * 2004-11-24 2007-03-26 삼성에스디아이 주식회사 박막트랜지스터의 제조방법 및 그에 의해 제조된박막트랜지스터를 구비하는 평판표시장치

Also Published As

Publication number Publication date
KR100546265B1 (ko) 2006-03-23

Similar Documents

Publication Publication Date Title
JP2002100568A (ja) 薄膜半導体素子及びその製造方法
JP3869189B2 (ja) 薄膜トランジスタの作製方法
JPH08162433A (ja) イオンドーピング装置のクリーニング方法
US6228728B1 (en) Method of fabricating semiconductor device
JPH06275641A (ja) 薄膜トランジスタの作製方法
JP4245086B2 (ja) ガラス上薄膜トランジスタの製造方法
KR100546265B1 (ko) 다결정실리콘박막트랜지스터의제조방법
US20180122634A1 (en) Method for manufacturing poly-silicon layer, thin film transistor, array substrate and display device
US6790734B2 (en) Manufacturing method of semiconductor device
US5770486A (en) Method of forming a transistor with an LDD structure
JPH08204208A (ja) 結晶性シリコン半導体装置の製造方法
KR100509660B1 (ko) 피막제조방법
KR20030074108A (ko) 반도체 장치 및 그 제조 방법
JP2001210828A (ja) 薄膜半導体装置の製造方法
JPH02186641A (ja) 薄膜電界効果型トランジスタ素子の製造方法
JPH0322527A (ja) 半導体装置の製造方法
KR100251990B1 (ko) 반도체 장치의 게이트 전극 형성방법
JP4214989B2 (ja) 半導体装置の製造方法
JP3707287B2 (ja) 半導体装置の製造方法
JP2001223359A (ja) 薄膜半導体装置の製造方法
JPS6146069A (ja) 半導体装置の製造方法
JPS62290180A (ja) 半導体装置の製法
KR19990086871A (ko) 박막트랜지스터의 제조방법
KR0161394B1 (ko) 반도체장치의 트랜지스터 제조방법
KR0140665B1 (ko) 박막트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130115

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140102

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee