KR100801363B1 - 실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법 - Google Patents
실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법 Download PDFInfo
- Publication number
- KR100801363B1 KR100801363B1 KR1020010046342A KR20010046342A KR100801363B1 KR 100801363 B1 KR100801363 B1 KR 100801363B1 KR 1020010046342 A KR1020010046342 A KR 1020010046342A KR 20010046342 A KR20010046342 A KR 20010046342A KR 100801363 B1 KR100801363 B1 KR 100801363B1
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- silicon dioxide
- silicon
- deposition
- film
- Prior art date
Links
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title claims abstract description 163
- 230000008021 deposition Effects 0.000 title claims abstract description 89
- 229910052581 Si3N4 Inorganic materials 0.000 title claims abstract description 81
- 235000012239 silicon dioxide Nutrition 0.000 title claims abstract description 81
- 239000000377 silicon dioxide Substances 0.000 title claims abstract description 81
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 title claims abstract description 81
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 51
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 51
- 239000010703 silicon Substances 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 title claims description 9
- 230000007423 decrease Effects 0.000 title description 2
- 238000000151 deposition Methods 0.000 claims abstract description 97
- 238000000034 method Methods 0.000 claims abstract description 78
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims abstract description 29
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 claims abstract description 22
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 19
- 230000003647 oxidation Effects 0.000 claims abstract description 17
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 17
- -1 ozone activated tetraethylorthosilicate Chemical class 0.000 claims abstract description 9
- 230000008569 process Effects 0.000 claims description 36
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 27
- 238000002955 isolation Methods 0.000 claims description 19
- 230000002829 reductive effect Effects 0.000 claims description 14
- 150000001875 compounds Chemical class 0.000 claims description 12
- 238000007605 air drying Methods 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 7
- 238000007740 vapor deposition Methods 0.000 claims description 7
- 239000007864 aqueous solution Substances 0.000 claims description 4
- 238000002203 pretreatment Methods 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 abstract description 88
- 239000000126 substance Substances 0.000 abstract description 11
- 239000003570 air Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 62
- 238000001878 scanning electron micrograph Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 10
- 230000006911 nucleation Effects 0.000 description 9
- 238000010899 nucleation Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- CIBMHJPPKCXONB-UHFFFAOYSA-N propane-2,2-diol Chemical compound CC(C)(O)O CIBMHJPPKCXONB-UHFFFAOYSA-N 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000004626 scanning electron microscopy Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 244000269722 Thea sinensis Species 0.000 description 1
- 101100107923 Vitis labrusca AMAT gene Proteins 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- 238000000572 ellipsometry Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/02—Pretreatment of the material to be coated
- C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/02—Pretreatment of the material to be coated
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/40—Oxides
- C23C16/401—Oxides containing silicon
- C23C16/402—Silicon dioxide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02307—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
- H01L21/31612—Deposition of SiO2 on a silicon body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Organic Chemistry (AREA)
- Metallurgy (AREA)
- General Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
실리콘 웨이퍼상의 실리콘 질화물상에 실리콘 이산화물 막의 성장율을 감소시키는 방법이 제공되며, 여기서 실리콘 이산화물의 성장율의 감소는 웨이퍼상에서 막의 자체 평탄화를 초래한다. 또한 실리콘 웨이퍼를 선처리하는 방법이 제공되며, 웨이퍼는 과산화수소, 이소프로필 알콜 및 아세톤과 같은 화학물질과 접촉되며, 실리콘 이산화물 증착전에 공기 건조된다. 또한, 선택적 산화 대기압하 화학 기상 증착(SELOX SACVD)은 웨이퍼상의 실리콘 이산화물을 증착하기 위해 오존 활성화된 테트라에틸오르토실리케이트를 이용한다.
Description
도 1a는 선처리없이, SiN상에서 2420Å의, 그리고 Si상에서 6290Å의 산화물 두께를 갖는 패터닝된 웨이퍼상에 391초 동안의 증착 시간을 이용한 선택적인 산화물 증착의 주사 전자 현미경(scanning electron micrograph) 단면사진이고,
도 1b는 H2O2 선처리되어, SiN상에서 290Å의, 그리고 Si상에서 4260Å의 산화물 두께를 갖는 패터닝된 웨이퍼상에 391초 동안의 증착 시간을 이용한 선택적인 산화물 증착의 주사 전자 현미경(scanning electron micrograph) 단면사진이고,
도 1c는 이소프로판올 알콜(isopropanol alcohol;IPA) 선처리되어, SiN상에서 970Å의, 그리고 Si상에서 5900Å의 산화물 두께를 갖는, 패터닝된 웨이퍼상에 391초 동안의 증착 시간을 이용한 선택적인 산화물 증착의 주사 전자 현미경(scanning electron micrograph) 단면사진이고,
도 2a는 미처리된 SiN 막상의 SiO2의 표면 형태의 주사 전자 현미경 단면사진이고,
도 2b는 H2O2 선처리된 SiN 막상의 SiO2의 표면 형태의 주사 전자 현미경 단면사진이고,
도 2c는 IPA 또는 아세톤 선처리된 SiN상의 SiO2의 표면 형태의 주사 전자 현미경 단면사진이고,
도 3은 베어(bare) 실리콘, 실리콘 질화물 및 상이한 O3:TEOS 유동율을 가진 H202 선처리된 실리콘 질화물 기판을 도시한 것으로, 유동율은 wt%O3가 변화함에 따라 변화되며, 증착 시간은 각각의 웨이퍼당 352초이고,
도 4a는 통상의 대기압 이하 화학적 기상 산화물 증착(sub-atmospheric chemical vapor oxide deposition;SACVD), 대기압 화학적 기상 산화물 증착(atmospheric pressure chemical vapor oxide deposition;APCVD) 및 저압 화학적 기상 산화물 증착(low pressure chemical vapor oxide deposition;LPCVD)에 대하여 얕은 트렌치 절연 증착 기술의 개략도와 주사 전자 현미경 사진을 비교한 것이고,
도 4b는 고 밀도 플라즈마 화학적 기상 산화물 증착(high density plasma chemical vapor oxide deposition;HDPCVD)에 대하여 얕은 트렌치 절연 증착 기술의 개략도와 주사 전자 현미경 사진을 비교한 것이고,
도 4c는 대기압 이하 화학적 기상 선택적 산화물 증착(sub-atmospheric chemical vapor selective oxide deposition;SELOX SACVD)에 대하여 얕은 트렌치 절연 증착 기술의 개략도와 주사 전자 현미경 사진을 비교한 것으로, 선택적 산화물 증착은 더미 형태 또는 역전 마스킹을 사용할 필요가 없는 화학 기계적 연마(chemical mechanical polishing;CMP) 통합을 용이하게 할 수 있는 것이고,
도 5는 웨이퍼 코너의 열 전자 현미경 사진(TEM)을 포함한 트렌치 충전물(trench fill)에 대한 SACVD 선택적 산화 이후의 웨이퍼의 단면을 도시한 것이고,
도 6은 실리콘 질화물과 실리콘상에서 산화물 증착을 시간의 함수로 비교한 것이고,
도 7a는 시간 t에서, 트렌치내의 산화물 성장이 100nm이며 SiN상에서의 산화물 성장은 무시할 수 있을 정도인, 웨이퍼의 트렌치내에서의 실리콘상의 산화물의 성장과 비교되는 실리콘 질화물 패드 층상에서의 산화물의 지연된 핵생성 효과를 나타내는 주사 전자 현미경 사진을 나타낸 것이고,
도 7b는 시간 2t에서, 트렌치내의 산화물 성장이 200nm이며 SiN상에서의 산화물 성장은 무시할 수 있을 정도인, 웨이퍼의 트렌치내에서의 실리콘상에서 산화물의 성장과 비교되는 실리콘 질화물 패드 층상에서의 산화물의 지연된 핵생성 효과를 나타내는 주사 전자 현미경 사진을 나타낸 것이고,
도 7c는 시간 4t에서, 트렌치내의 산화물 성장이 400nm이며 SiN상에서의 산화물 성장은 150nm인 것으로, 웨이퍼의 트렌치내에서의 실리콘상에서 산화물의 성장과 비교되는 실리콘 질화물 패드 층상에서의 산화물의 지연된 핵생성 효과를 나타내는 주사 전자 현미경 사진을 나타낸 것이고,
도 7d는 시간 8t에서, 트렌치내의 산화물 성장이 850nm이며 SiN상에서의 산화물 성장은 450nm인 것으로, 웨이퍼의 트렌치내에서의 실리콘상에서 산화물의 성장과 비교되는 실리콘 질화물 패드 층상에서의 산화물의 지연된 핵생성 효과를 나타내는 주사 전자 현미경 사진을 나타낸 것이고,
도 8은 산화물 막의 컨포멀하고(conformal) 선택적인 SACVD 증착에 대한 특정한 선택도의 압력, 온도 및 O3/TEOS 비율의 최적화를 도시한 것이고,
도 9a는 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 5000Å 막의 처리 조건의 선택도(Selectivity)로, SACVD를 이용하여 수행된 SELOX 처리의 특성을 압력과 온도의 함수로서 도시한 것이고,
도 9b는 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 5000Å 막의 처리 조건의 증착율(Deposition Rate)로, SACVD를 이용하여 수행된 SELOX 처리의 특성을 압력과 온도의 함수로서 도시한 것이고,
도 9c는 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 5000Å 막의 처리 조건의 습식 에칭율 비(wet etch rate ratio;WERR)로, SACVD를 이용하여 수행된 SELOX 처리의 특성을 압력과 온도의 함수로서 도시한 것이고,
도 9d는 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 1000℃ 가열냉각, 30분, 질소(N2)의 처리 조건의 수축(Shrinkage)으로, SACVD를 이용하여 수행된 SELOX 처리의 특성을, 압력과 온도의 함수로서 도시한 것이고,
도 9e는 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 5000Å 막, 쓰로틀 밸브 종단점(오버에칭 없음) 처리 조건의 클린 시간(Clean Time)으로, SACVD를 이용하여 수행된 SELOX 처리의 특성을 압력과 온도의 함수로서 도시한 것이다.
본 발명은 일반적으로 집적회로 기술에 사용될 웨이퍼상의 실리콘 이산화물의 화학 기상 증착(chemical vapor deposition;CVD) 분야에 관한 것이다. 보다 상세하게는, 본 발명은 웨이퍼의 실리콘 질화물 패드상에서의 실리콘 이산화물 막의 증착율을 감소시키도록 실리콘 웨이퍼를 선처리하는 방법을 제공하는 것이다.
통상적으로, 실리콘의 국지적 산화(local oxidation of silicon;LOCOS) 구조는 집적회로(IC) 실리콘 장치에 대한 절연 기술의 표준이었다. 그러나, 이러한 기술의 본질적인 문제는 깊이, 비-평탄화(non-planarity), 박판화(thinning), 그리고 실리콘 결함을 유발하는 응력 발생에 비례하여 절연 영역이 측면으로 확장되는 것이다. 표면의 비-평탄화는 특히 실리콘 층에서 임의의 수반되는 리소그래픽 패턴화(lithographic patterning) 동안 초점의 심도에 대한 문제를 초래한다. 이는 0.35미크론 미만의 설계 구조에서 중요하게 된다.
얕은 트렌치 절연(Shallow trench isolation;STI) 기술은 더욱 표준화된 LOCOS 구조 전반의 장치-레벨 공정의 우수한 적용을 나타낸다. 얕은 트렌치 절연은 주로 0.35미크론에서 발생되는 선택적인 사용으로 0.25미크론 이하에서 장치로 설계된다. 얕은 트렌치 절연은 향상된 트렌치 깊이, 폭 조절 그리고 더 큰 패킹 밀도를 제공한다. 절연 영역은 사진석판술(photolithography)과 에칭 기술을 사용하여 형성되고, 실리콘 트렌치로의 이산화(산화) 실리콘 증착은 테트라에틸오르토실리케이트(tetraethylorthosilicate;TEOS) 또는 고밀도 플라즈마(high-density plasma;HDP) 기상 증착을 통해 달성된다.
그러나, 얕은 트렌치 절연 구조는 트렌치 충진(trench fill) 이후에 웨이퍼상에 과도한 산화물의 화학 기계적 연마(chemical mechanical polishing; CMP)를 요구한다. 이러한 과정의 본질적 문제는 넓게 노출된 영역에서 예방 대책으로서의 더미 피쳐(dummy features)나 스톱 층(stop layer)의 사용을 요구하는 과도한 트렌치 산화물 디싱(dishing)과 같은 것이다. 더욱이, 실리콘 이산화물 증착 후 역전된 마스킹과 에칭은 유효한 영역상에서 실리콘 이산화물 두께를 감소하도록 사용된다. 역전 마스킹과 에칭 이후에 CMP가 수행될때, 디싱은 역전 마스킹과 에칭이 없는 공정과 비교하여 감소된다. 그러나, 역전 마스킹과 에칭은 단가를 부가시키며 제조 공정을 복잡하게 한다. CMP 종결점의 인지에 대한 실패 또는 지나친 과-연마없이 유효한 영역의 산화물이 완전히 제거되었을 때의 확인에 대한 실패는 장치의 수율을 감소시킨다. 이는 공정의 복잡성과 단가 모두를 증가시킨다.
선택적 산화물 증착(selective oxide deposition;SELOX)을 이용하는 얕은 트렌치 절연(STI)은 트렌치 충진 공정 후 전체적으로 우수한 평탄화를 달성하도록 질화물과 실리콘의 패드상에서의 상이한 증착 비율을 이용한다. 자체 평탄화되는 트렌치 충진은 화학 기상 증착(CVD) 동안 특정 상태가 조정될 때 발생한다. 표준의 얕은 트렌치 절연과는 다른, 실리콘 이산화물 막의 자체 평탄화는 더미 피쳐 또는 역전 마스킹 또는 에칭에 대한 필요성을 감소하거나 제거할 수 있다. 따라서, SELOX 공정은 통상적인 얕은 트렌치 절연 방법보다 현저히 덜 복잡하고, 이에 따라 단가를 감소시키며 장치의 제조성을 향상시킨다.
실리콘상의 증착이 시작된 이후까지 실리콘 질화물의 증착을 지연시킴으로써, 실리콘에 비하여 얇은 막이 실리콘 질화물에 증착된다. 실리콘 질화물 상의 지연된 핵 생성이 실리콘상의 선택적 증착 대 실리콘 질화물상의 선택적인 증착을 효과적으로 산출할 때, 선택도 또는 막 두께의 배수는 희망하는 실리콘 이산화물 두께에 따라 변화한다. 또한, 이러한 방법에 의해 증착된 실리콘 질화물상의 실리콘 이산화물의 밀도는 낮은데(다공성), 이는 실리콘 질화물 상에서 실리콘 이산화물의 비파괴적 측정을 불가능하게 한다. 선택적 증착 공정은 막 두께의 배수를 개선할 수 있는 증착의 지연 대신 실리콘 질화물 상에서 실리콘에 비해 느리게 증착되게 함으로써 개선될 수 있다. 웨이퍼의 선처리는 막 두께의 변화에도 일정 선택 값을 나타내고 실리콘 질화물상의 실리콘 이산화물의 품질을 부수적으로 개선시킨다.
종래의 기술은 불충분한데, 그 이유는 웨이퍼의 선처리에 의해 자체 평탄화된 산화물 층이 생성되도록 웨이퍼 상의 실리콘 질화물 패드상에 실리콘 이산화물의 증착율을 감소시키는 효과적인 방법이 결여되었기 때문이다. 본 발명은 본 기술 분야에서의 이러한 지속적인 필요와 요구를 달성한다.
일 실시예에서, 본 발명은 웨이퍼상에서 실리콘 질화물 패드상의 실리콘 이산화물 막의 증착율을 감소시키는 방법을 제공하는데, 이는 웨이퍼를 선처리하는 단계, 그리고 웨이퍼상에 실리콘 이산화물 막을 기상 증착하는 단계를 포함하며, 여기에서 실리콘 질화물 기판상에서 감소된 실리콘 이산화물 증착율은 웨이퍼상에서 실리콘 이산화물 트렌치 충전물을 자체 평탄화하는 결과를 가져온다.
다른 실시예에서, 본 발명은 웨이퍼상에서 실리콘 질화물 막이 증착되기 전에 웨이퍼를 선처리하는 방법을 제공하는데, 상기 방법은 웨이퍼를 과산화수소, 이소프로필 알콜 및 아세톤으로 구성되는 그룹으로부터 선택된 화학적 화합물과 접촉시키는 단계, 그리고 상기 웨이퍼상의 상기 화학적 화합물을 공기-건조시키는 단계를 포함하며, 여기에서 웨이퍼의 선처리는 웨이퍼상에서 실리콘 질화물 패드상의 실리콘 이산화물의 증착율을 감소시킨다.
또 다른 실시예에서, 본 발명은 얕은 트렌치 절연 실리콘 웨이퍼상에서 실리콘 질화물 패드상의 실리콘 이산화물 막의 증착율을 감소시키는 방법을 제공하는데, 상기 방법은 웨이퍼를 30% 과산화수소 수용액과 접촉시키는 단계, 웨이퍼상의 과산화수소 용해액을 공기-건조시키는 단계 및 오존-활성화된 테트라에틸오르토실리케이트(ozone-activated tetraethylorthosilicate;O3/TEOS)를 이용하여 웨이퍼상에서 실리콘 이산화물을 기상 증착시키는 단계를 포함하며, 여기에서 기상 증착은 선택적 산화 대기압하 화학 기상 증착(selective oxidation sub-atmospheric chemical vapor deposition;SELOX SACVD) 공정이며, 실리콘 질화물 패트상의 감소된 실리콘 이산화물 증착율은 웨이퍼상에서 실리콘 이산화물 트렌치 충전물을 자체 평탄화하는 결과를 가져온다.
본 발명의 또 다른 관점과, 특징 및 장점들은 발명의 실시를 목적으로 주어 진 본 발명의 현재의 바람직한 실시예에 대한 이후의 설명으로부터 명백해질 것이다.
본 발명의 상기 예증된 특징과 장점 및 목적뿐만 아니라, 다른 제반사항이 취득되고, 상기 간략히 요약된 본 발명은 상세한 설명과 첨부 도면이 도시하는 특정한 실시예를 참조함으로써 상세히 이해될 수 있다. 이러한 도면은 설명의 일부를 형성한다. 그러나, 첨부된 도면은 본 발명의 바람직한 실시예를 도시하는 것이며 본 발명의 범주를 제한하는 것으로 간주되어서는 아니되는 것을 주목하여야 한다.
본 발명의 일실시예에서는 웨이퍼상에서의 실리콘 질화물 패드상에 실리콘 이산화물 막의 증착율을 감소시키기 위한 방법을 제공하는데, 이는 웨이퍼를 선처리하는 단계와, 웨이퍼상에 실리콘 이산화물 막을 기상 증착하는 단계를 포함한다. 이러한 실시예에서, 실리콘 질화물 기판상의 감소된 실리콘 이산화물 증착율은 막 두께의 변화에 따라 선택도가 일정하게 유지되는 웨이퍼상의 실리콘 이산화물 트렌치 충전물의 자체 평탄화를 일으킨다. 예를 들어, 사용된 웨이퍼는 실리콘 기판과 실리콘 질화물 패드를 포함하는 얕은 트렌치 절연 소자일 수 있다. 이러한 실시예에서, 선처리되는 단계는 웨이퍼를 화학적 화합물에 접촉시키는 단계 및 웨이퍼상에서의 화학적 화합물을 공기 건조시키는 단계를 포함할 수 있다. 웨이퍼를 공기 건조하도록 사용될 수 있는 화학적 화합물의 대표적인 예로는 과산화수소(hydrogen peroxide), 이소프로필 알콜(isopropyl alcohol), 및 아세톤(acetone)을 들 수 있다. 또한 과산화수소는 30% 수용액을 포함할 수 있다.
본 발명의 이러한 실시예의 한가지 관점에서 실리콘 이산화물 막은 선택적 산화 대기압하 화학 기상 증착(selective oxidation sub-atmospheric chemical vapor deposition;SELOX SACVD) 공정에 의해 웨이퍼상에 증착된다. SELOX SACVD 공정의 대표적인 실례로는 웨이퍼상에 실리콘 이산화물을 증착하도록 오존이 활성화된 테트라에틸오르토실리케이트(ozone activated tetraethylorthosilicate; O3/TEOS)를 사용한다. 웨이퍼상에 실리콘 이산화물의 선택적 산화 대기압하 화학 기상 증착(SELOX SACVD)동안 선택된 온도는 예를 들어, 약 400℃일 것이다.
본 발명의 다른 실시예에서 웨이퍼상의 실리콘 이산화물 막 증착 이전에 웨이퍼를 선처리하는 방법이 제공된다. 이러한 방법은 웨이퍼를 화학적 화합물과 접촉하는 단계 및 웨이퍼상에서 화학적 화합물을 공기 건조하는 단계를 포함한다. 웨이퍼의 선처리는 웨이퍼상에서의 실리콘 질화물 패드상에 실리콘 이산화물의 증착율을 감소시키고 막 두께의 변화에 따른 선택도(seletivity)를 일정하게 한다. 본 발명의 방법에서 웨이퍼를 공기 건조시키기에 유용한 화학적 화합물의 대표적 실례로는 과산화수소, 이소프로필 알콜 및 아세톤을 들 수 있다. 또한, 과산화수소는 30% 수용액을 포함할 수 있다. 사용된 웨이퍼는, 예를 들어 실리콘 기판과 실리콘 질화물 패드를 포함하는 얕은 트렌치 절연 소자일 수 있다.
본 실시예의 한관점에서 실리콘 이산화물 막은 선택적 산화 대기압하 화학 기상 증착(SELOX SACVD) 처리에 의해 웨이퍼상에 증착된다. SELOX SACVD의 대표적인 실례로는 웨이퍼상에 실리콘 이산화물을 증착하도록 오존 활성화된 테트라에틸오르토실리케이트(ozone activated tetraethylorthosilicate; O3/TEOS)를 사용한다. 웨이퍼상의 실리콘 이산화물의 선택적 산화 대기압하 화학 기상 증착동안에 유용한 온도는 예를 들어, 약 400℃일 수 있다.
본 발명의 또 다른 실시예에서. 얕은 트렌치 절연 실리콘 웨이퍼상에서의 실리콘 질화물상의 실리콘 이산화물 막의 증착율을 감소시키는 방법이 제공된다. 이러한 방법은 웨이퍼상에서 30% 과산화수소 수용액과 물을 접촉시키는 단계와, 웨이퍼상의 과산화수소를 공기 건조하는 단계, 그리고 진공 증착이 선택적 산화의 대기압하 화학 기상 증착(SELOX SACVD) 처리되는 곳에서 오존이 활성화된 테트라 에틸 오르토 실리케이트(ozone activated tetraethylorthosilicate; O3/TEOS)를 사용하여 웨이퍼상에 실리콘 이산화물을 기상 증착하는 단계를 포함한다. 실리콘 질화물 패드상에서의 감소된 실리콘 이산화물 증착율은 웨이퍼상의 실리콘 이산화물 트렌치 충전물을 자체 평탄화되게 하여 막 두께의 변화에 따라 선택도가 일정하게 유지된다. 웨이퍼상에서의 실리콘 이산화물의 선택적 산화 대기압하 화학 기상 증착 동안 사용된 유용한 온도는 예를 들어, 약 400℃일 수 있다.
다음의 실시예들은 본 발명의 다양한 실시예를 설명하기 위한 것이며, 특정한 방식으로 본 발명을 제한하도록 의도된 것이 아니다.
실시예 1
재질
얕은 트렌치 절연을 위한 실리콘 산화물의 SACVDTM 선택적 산화물 증착은 AMAT Giga-Fil SACVDTM USG 장비를 이용하여 수행된다.
실시예 2
웨이퍼의 선처리
실리콘 질화물(SiN)상에서 실리콘(Si)상의 2-3x의 막 두께를 초래하는 산화물 증착은 여전히 화학적-기계적 연마(CMP)전에 수반되는 평탄화 단계를 요구한다. 선처리는 전반적인 공정을 개선하는 매우 높은 선택도를 허용한다. SiN 상의 Si/SiO2 두께에 대한 SiO2 두께로서 정의되는 막 두께의 충분한 배수 또는 선택도는, 특히, 트렌치 형상, SiN 두께, CMP 과정를 기초로 하여 가변된다. 배수를 증가시키는 능력은 수반되는 평탄화 단계에 대한 필요성을 제거하며 증가된 웨이퍼 작업 처리량을 초래하는 CMP에 요구되는 시간을 감소한다. 이는 또한 실리콘 질화물상의 실리콘 이산화물 막의 품질을 개선한다; 즉, 선처리 없이 최종적인 막은 더욱 조밀해진다. 막의 개선된 품질은 CMP 처리의 엔드포인트가 좀더 정확하게 하는 두께를 측정하는 타원 편광법(ellipsometry)과 같은 비파괴적인 수단을 허용하며, 이에 따라 전체 모듈을 더욱 강하게 한다.
또한, 선택적인 증착 공정은 낮은 온도에서 수행되어 증착율 및 그로 인한 작업 처리량이 증가된다. 선택적 처리의 증착율은 430℃의 실리콘상에서 90nm/min이고, 400℃의 실리콘상에서 140nm/min이다. 선처리시, 가장 잘 알려진 방법은 처리되지 않은 표준 선택적 공정에 대하여 400℃ 대 430℃이다. 선처리없이, 상승된 증착 온도는 실리콘 질화물상의 다공성 실리콘 이산화물 막이 실리콘 "코너(corner)" 영역의 트렌치 영역으로 잠식되는 것을 방지한다.
선택도 또는 막 두께의 배수는 선처리 방법으로 실리콘 이산화물 두께와 무관하게 된다. 선처리시, 실리콘 질화물상의 실리콘 이산화물 증착율은 더 이상 지연되지 않지만, 실리콘 질화물상의 증착율은 실리콘과 비교하여 더욱 감소되는 한편, 실리콘상의 증착율에 영향을 미치지 않는다. 이는 트렌치의 기하학적 크기가 작아지고, 더욱 공격적인 공정을 더욱 예견가능하게 한다.
산화물 증착전에 웨이퍼를 선처리하지 않는다면, 5000~6000Å 산화물 막 두께에 대한 다양한 웨이퍼 상에 막 두께가 1.7 내지 2.9x의 배수로 달성된다. 실리콘 상의 실리콘 이산화물 막 두께는 큰 개방 영역 즉, 근처에 활성화 영역없이 실리콘 에칭되는 영역에서 측정된다. 실리콘 질화물상의 실리콘 이산화물 막 두께는 더 큰 활성화 영역 즉, 근처에 에칭된 영역을 갖지 않고, 실리콘 질화물 패드가 원상태인 영역에서 측정된다.
웨이퍼를 H2O2(H2O에 희석된 30%농도의 과산화수소), 이소프로필 알콜(IPA) 또는 아세톤에 담그는 단계 및 산화물 증착 챔버로 들어가기 전에 공기-건조하는 단계는 막 두께의 배수를 증가시킨다. 도 1a와 도 1b는 동일한 O3/TEOS 공정에 의해 증착되는 패터닝된 웨이퍼의 주사 전자 현미경(SEM) 단면사진을 보여준다. 선처리없이 패터닝된 웨이퍼상의 산화물 증착은 2.6x의 배수의 막 두께를 초래한다. H2O2 선처리에 의해, 상기 배수는 14.7x로 증가한다. 산화물 트렌치 충진 과정은 H2O2 선처리에 의해 영향받지 않는다. 산화물 증착율은 H2O2 선처리로 Si상에서 다소 감소되는 반면, SiN상에서는 현저히 감소한다. IPA-선처리시, 상기 배수는 6.1x이다(도 1c). 평판 웨이퍼가 아세톤-선처리된 산화물 막 두께는 증착 두께 및 IPA-선처리된 패터닝된 웨이퍼들의 막 형태와 유사하다(데이터 미도시).
실시예 3
막의 표면 형태
H2O2-선처리된 SiN상에 성장된 SiO2 막의 형태는 처리안된 SiN상에서와는 상이하다. H2O2-선처리된 SiN상의 산화물 막은 평탄해진다; 즉, 어떠한 기공(도 2a와 도 2b)도 가지지 않는다. 이는 산화물 막 두께가 타원 편광기로 측정될 수 있다는 H2O2-선처리에 대한 제2의 장점을 초래하나, 미처리된 SiN상에서의 열악한 품질은 막 파괴적인 파손된 웨이퍼상에서 단지 주사 전자 현미경(SEM)으로 측정될 수 있다. SiN상에서의 산화물 막 두께 측정은 수반되는 단계에서의 화학 기계적 연마를 위한 시간을 결정하는데 있어 중요하다. IPA 또는 아세톤 중 하나에 의한 선처리는, 미처리된 웨이퍼상의 선택도를 증가시키는 반면에, H2O2 선처리의 높은 선택도를 달성하지 못한다. 막의 품질은 또한 IPA 또는 아세톤 선처리에 의해 개선되지만, 수반되는 산화물 막의 품질을 개선하는 H2O2 선처리의 등급은 개선되지 않는다(도 2c). 그리하여, H2O2에 의한 선처리는 현재의 산화물 증착 공정으로 선택도를 강화하기 위한 최상의 공지된 방법을 나타낸다.
실시예 4
실리콘상의 산화물 대 실리콘 질화물상의 산화물의 선택적인 성장율
얕은 트렌치 절연(STI)에 대한 선택적인 산화물 증착은 자체 평탄화된 산화물 성장을 달성하기 위하여 실리콘상에서의 산화물 성장율과 실리콘 질화물상에서의 산화물 성장율 사이의 조정가능한 선택도를 제공한다.
선택도 = 실리콘상에서의 막 두께/질화물상에서의 막 두께
여기에서 실리콘상에서의 막두께는 실리콘 질화물상에서의 막두께보다 크다.
일반적으로, O3 : TEOS 비의 증가는 실리콘상의 산화물 대 실리콘 질화물상의 산화물의 선택적 성장율을 강화한다. 도 3은 실리콘 질화물상의 막과 상이한 O3 : TEOS 비를 갖는 실리콘 (평판) 웨이퍼상의 막의 두께 변화를 도시한다. 상기 차이는 감소된 비율로 감소하기는 하나, 검토된 O3 : TEOS 흐름비에 걸쳐 감소된 막 두께가 관찰된다.
또한, CVD의 선택적 증착후에, 따라서 실리콘 이산화물은 선택도를 보존하며, 코너 라운딩(corner rounding)은 열적 산화물을 성장시키는 고온 산소 증착에 의해 달성된다. SELOX 공정은 고밀도 플라즈마(high density plasma;HDP) 기상 증착과 같은 다른 기상 증착 공정과 동일한 우수한 코너 라운딩을 얻을 수 있다. 포스트 트렌치 충전물 산화는, O2 분위기에서 45분간 1050℃의 어닐링 후 성장된 150Å 열적 산화물 후에, 산화물이 균일하게 도포되는 우수한 코너 라운딩을 나타내며 실리콘 웨이퍼상에 부정적인 영향을 미치지 않는다(도 5).
실시예 5
표준(선처리 없음) SELOX 공정으로 질화물 패드 층상의 산화물의 지연된 핵생성 효과 대 SELOX 공정 전의 선처리로 감소된 증착율
표준 SACVD O3/TEOS 막 증착의 선택도는 웨이퍼상에 증착됨에 따른 산화물 층의 자체 평탄화를 달성하는데 이용된다. 최적화된 SACVD 공정에서, 선택도는 트렌치내의 실리콘상의 실리콘 이산화물의 보다 즉각적인 핵생성과 비교하여 실리콘 질화물 패드상에서의 실리콘 이산화물의 지연된 핵생성에 기인한다. 그러나, 일단 질화물상의 핵생성이 개시되면, 산화물 증착율은 막 두께를 측정할 때 트렌치내의 실리콘상의 산화물 증착율과 유사해진다. 실제적으로, 실리콘 질화물상에 증착된 실리콘 이산화물은 실리콘상에 증착된 것과 비교하여 다공성이기 때문에, 이는 효과적으로 실리콘 질화물상의 증착율이 감소되는 것으로 나타나는데, 즉, 양쪽의 막 두께가 유사하다 할지라도 실리콘상에서 증착되는 만큼 많은 실리콘 이산화물 분자가 실리콘 질화물상에서 증착되는 것은 아니다.
도 6의 그래프는, 비록 웨이퍼의 트렌치내의 실리콘상으로 산화물 증착이 즉시 발생하였더라도, 실리콘 질화물 패드상의 산화물 성장은 2t의 증착 시간까지 발생되지 않는다. 실리콘상의 다소 빠른 산화물 증착율과 결합된 이러한 지연된 핵생성 효과는 웨이퍼상에서 8t의 시간까지 자체 평탄화된 실리콘 이산화물 층를 초래한다. 도 7의 주사 전자 현미경 사진은 4t의 증착시간까지 실리콘 질화물상에 어떤 현저한 가시적인 산화물 증착도 없다는 것을 증명한다(도 7c).
웨이퍼의 선처리로, 실리콘 질화물상에서의 실리콘 이산화물의 지연된 핵생성은 더이상 일어나지 않는다. 실리콘상에서의 증착율이 변화되지 않는 반면에, 실리콘 질화물상에서의 증착율은 현저하게 감소한다. 바람직하게는, 웨이퍼의 선처리는 어떤 두께의 실리콘 이산화물이 어디에 증착될지라도 선택도가 변하지 않도록 하는 한편, 선처리를 하지 않는다면, 표준 SELOX SACVD 공정중에 실리콘 이산화물 막 두께에 따라 선택도 값은 변화한다.
실시예 6
SACVD O3/TEOS 막 특성
실리콘 질화물/실리콘 웨이퍼상에서의 실리콘 이산화물 막의 오존-활성화된 TEOS 증착은 웨이퍼의 화학 기계적 연마 이전에 자체 평탄화를 달성하는데 사용된다. 선택적인 산화물 증착 공정에서, 선택도 값을 선택하는 단계와 웨이퍼상의 전반적으로 평면인 산화물 표면에 필요한 증착시간을 결정하는 단계에 의해 트렌치의 초기 단계 높이는 보상된다. 압력, 온도 및 O3/TEOS비는 대략 1의 선택도 값에 대한 컨포멀한(conformal) SACVD USG 산화물 증착 또는 1보다 큰 선택도 값에 대한 선택적인 SACVD USG 증착 중하나에 대하여 최적화된다(도 8).
또한, 오존/TEOS 공정은 공정 통합과 관련하여 몇 가지 장점을 갖는다. 예를 들어, 조정가능한 선택도/증착 비율은 더욱 전반적인 자체 평탄화(도 9a와 도 9b)를 일으키며, 어닐링 이후의 오존/TEOS/산화물의 수축은 최소화되며(도 9d), 그리고 보이드-프리(void-free) 갭 충전이 매우 작은 갭(<0.1미크론 트렌치 개구부)에 대해 달성된다. 선처리는 낮은 온도로 증착율을 증가시키는 것을 가능하게 한다. SELOX 공정이 다른 얕은 트렌치 절연 과정만큼 많은 포스트 증착 처리 단계를 필요로 하지 않음에 따라, 복잡성과 전반적인 비용이 감소되며, 웨이퍼 작업 처리량은 증가한다.
테이블 1은 가변되는 온도, 압력 및 O3/TEOS 비의 공정 조건하에서 웨이퍼상에 산화물 막의 O3/TEOS 증착의 결과를 요약한 것이다. 최적의 조건은 질화물 레벨 이하의 우수한 막 품질을 초래하는 430℃, 700 torr 및 17wt% O3 이다. 테이블 2는 컨포멀한 증착 기술, 표준의 얕은 트렌치 SELOX 공정 및 웨이퍼의 선처리를 사용하는 새로운 얕은 트렌치 SELOX 공정을 이용한 실리콘 이산화물 증착의 최적 조건을 이용한 결과를 요약한 것이다. 새로운 SELOX 공정은 1400Å/min의 증착율에서 질화물 층 옆의 우수한 막의 품질을 나타낸다.
테이블 1
테이블 2
본 명세서에서 사용된 참조문헌은 다음과 같다.
엠. 요시마루 및 티. 요시에의 "Si(OC2H5)4 and O3를 이용한 대기압 화학 기상 증착에 의해 증착된 실리콘 산화물 막의 성장 특성에 대한 기판의 효과"[, J.Electrochem.Soc. 145,2847 (1998)].
케이 곽, 이. 이예, 에스. 로블스, 및 비. 씨. 누옌의 "서브-하프 미크론 간극 필에 대한 집적화 PECVD/Ozone-TEOS SACVD 공정에서의 표면 관련 효과"[Electrostatic effects, J. Electrochem. Soc. 141,2172 (1994)].
티. 홈마, 엠 스즈끼, 및 와이. 무라오의 "대기압 하의 반-선택성 테트라에톡시실란-오존 화학 기상 증착법을 사용한 완전 평탄화 다층 상호연결 기술"[J Electrochem. Soc. 140, 3591 (1993)].
케이. 쯔까모토, 디. 쳉, 에이치. 고미야마, 와이. 니시모또, 엔. 도꾸마스, 및 케이. 마에다의 "테트라에틸오르토실리케이트/O3 대기압 화학 기상 증착법에서 표면 선택성을 제거하기 위한 테트라에틸오르토실리케이트 기상 처리[Electrochem. Sol. St. Lett. 2, 24 (1999)].
티. 나까노, 엔. 사또, 및 티. 오따의 "오존-테트라에톡시실란 화학 기상 증착에 있어서 유기 용매에 의한 표면 처리 효과의 모델"[J. Electrochem. Soc. 142 641 (1995)].
제이. 쉴터, 및 트렌치 왈페어의 "CMP 및 얕은 트렌치 절연"[Semiconductor International, 123~130 페이지 (1999. 10월)].
엔. 엘베, 제트. 가빅, 더블유, 랑하인리히, 및 비. 네뤼이테르의 "선택적 산화물 증착에 기초한 신규한 STI 공정"[테크니컬 페이퍼의 VLSI 테크놀로지 다이제스트에 관한 심포지움, 208~209 페이지 (1998)].
이러한 설명에서 언급한 특정한 특허 또는 간행물들은 본 발명을 포함하는 당해 기술분야의 당업자의 수준을 나타내는 것이다. 이러한 특허나 간행물들은 개별적인 간행물이 특정적이며 개별적으로 첨부된 참조로 통합되는 것과 같이 동일하게 확장되도록 본 명세서에 참조로 통합된다.
당해 기술분야의 당업자들은 본 발명이 상기 목적을 수행하며 그 결과를 얻기에 적합하도록 구성되었다는 것을 쉽게 이해할 것이다. 다양한 변형과 변화가 본 발명의 기본 사상과 범주로부터 벗어나지 않은 범위에서 본 발명의 실행에 있어 이루어질 수 있음은 본 기술분야의 당업자간에 명백하다. 청구범위의 범주에 의해 정의되는 본 발명의 사상내에 포함된 변화나 다른 사용이 본 기술분야의 당업자들에게 이루어질 수 있을 것이다.
Claims (20)
- 웨이퍼상의 실리콘 질화물 패드상에서 실리콘 이산화물 막의 증착율을 감소시키는 방법으로서,상기 웨이퍼를 과산화수소, 이소프로필 알콜 및 아세톤으로 구성된 그룹으로부터 선택된 화학적 화합물과 접촉시키는 단계;상기 웨이퍼상의 상기 화학적 화합물을 공기 건조시키는 단계; 및상기 웨이퍼상에 실리콘 이산화물을 기상 증착하는 단계를 포함하며,상기 실리콘 질화물 패드상의 감소된 실리콘 이산화물 증착율은 상기 웨이퍼상의 실리콘 이산화물 트렌치 충전물(trench fill)의 자체 평탄화를 초래하는, 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 제 1 항에 있어서,막 두께의 변화에 따라 선택도가 일정하게 유지되는 것을 특징으로 하는 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 제 1 항에 있어서,상기 웨이퍼는 얕은 트렌치 절연 소자를 포함하는 것을 특징으로 하는 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 제 1 항에 있어서,상기 웨이퍼는 실리콘 기판과 실리콘 질화물 패드를 포함하는 것을 특징으로 하는 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 삭제
- 제 1 항에 있어서,상기 과산화수소는 30% 수용액을 포함하는 것을 특징으로 하는 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 제 1 항에 있어서,상기 실리콘 이산화물 막은 선택적 산화 대기압하 화학 기상 증착(SELOX SACVD) 공정에 의해 상기 웨이퍼 상에 증착되는 것을 특징으로 하는 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 제 7 항에 있어서,상기 선택적 산화 대기압하 화학 기상 증착(SELOX SACVD)은 상기 웨이퍼 상에 상기 실리콘 이산화물을 증착하기 위하여 오존 활성화된 테트라에틸오르토실리케이트(O3/TEOS) 공정을 이용하는 것을 특징으로 하는 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 제 7 항에 있어서,상기 실리콘 이산화물은 약 400℃의 온도에서 상기 웨이퍼상에 증착되는 것을 특징으로 하는 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 웨이퍼 상에 실리콘 이산화물 막을 증착하기 전에 상기 웨이퍼를 선처리하는 방법으로서,상기 웨이퍼를 과산화수소, 이소프로필 알콜 및 아세톤으로 구성되는 그룹으로부터 선택된 화학적 화합물과 접촉시키는 단계; 및상기 웨이퍼상의 상기 화학적 화합물을 공기 건조시키는 단계를 포함하며,상기 웨이퍼의 상기 선처리는 상기 웨이퍼상의 실리콘 질화물 패드에서 실리콘 이산화물 막의 증착율을 감소시키는, 웨이퍼 선처리 방법.
- 제 10 항에 있어서,막 두께의 변화에 따라 선택도가 일정하게 유지되는 것을 특징으로 하는 웨이퍼 선처리 방법.
- 제 10 항에 있어서,상기 웨이퍼는 얕은 트렌치 절연 소자를 포함하는 것을 특징으로 하는 웨이퍼 선처리 방법.
- 제 10 항에 있어서,상기 웨이퍼는 실리콘 기판 및 실리콘 질화물 패드를 포함하는 것을 특징으로 하는 웨이퍼 선처리 방법.
- 제 10 항에 있어서,상기 과산화수소는 30% 수용액을 포함하는 것을 특징으로 하는 웨이퍼 선처리 방법.
- 제 10 항에 있어서,상기 실리콘 이산화물 막은 선택적 산화 대기압하 화학 기상 증착(SELOX SACVD) 공정에 의해 상기 웨이퍼상에 증착되는 것을 특징으로 하는 웨이퍼 선처리 방법.
- 제 15 항에 있어서,상기 선택적 산화 대기압하 화학 기상 증착(SELOX SACVD)은 상기 웨이퍼 상에 상기 실리콘 이산화물을 증착하기 위하여 오존 활성화된 테트라에틸오르토실리케이트(O3/TEOS) 공정을 이용하는 것을 특징으로 하는 웨이퍼 선처리 방법.
- 제 15 항에 있어서,상기 실리콘 이산화물은 약 400℃의 온도에서 상기 웨이퍼상에 증착되는 것을 특징으로 하는 웨이퍼 선처리 방법.
- 얕은 트렌치 절연 실리콘 웨이퍼 상의 실리콘 질화물 패드상에 실리콘 이산화물 막의 증착율을 감소시키는 방법으로서,상기 웨이퍼를 30% 의 과산화수소 수용액과 접촉시키는 단계;상기 웨이퍼상의 상기 과산화수소 수용액을 공기 건조시키는 단계; 및오존 활성화된 테트라에틸오르토실리케이트(O3/TEOS)를 이용하여 상기 웨이퍼상에 상기 실리콘 이산화물을 기상 증착하는 단계 - 상기 기상 증착은 선택적 산화 대기압하 화학 기상 증착 공정(SELOX SACVD)임 -를 포함하며,상기 실리콘 질화물 패드상의 감소된 실리콘 이산화물 증착률은 상기 웨이퍼상의 실리콘 이산화물 트렌치 충전물의 자체 평탄화를 초래하는, 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 제 18 항에 있어서,막 두께의 변화에 따라 선택도가 일정하게 유지되는 것을 특징으로 하는 실리콘 이산화물 막의 증착율을 감소시키는 방법.
- 제 18 항에 있어서,상기 실리콘 이산화물은 400℃의 온도에서 상기 웨이퍼 상에 증착되는 것을 특징으로 하는 실리콘 이산화물 막의 증착율을 감소시키는 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/629,040 | 2000-07-31 | ||
US09/629,040 US6541401B1 (en) | 2000-07-31 | 2000-07-31 | Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020019877A KR20020019877A (ko) | 2002-03-13 |
KR100801363B1 true KR100801363B1 (ko) | 2008-02-05 |
Family
ID=24521341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010046342A KR100801363B1 (ko) | 2000-07-31 | 2001-07-31 | 실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6541401B1 (ko) |
EP (1) | EP1178528B1 (ko) |
JP (1) | JP5128033B2 (ko) |
KR (1) | KR100801363B1 (ko) |
AT (1) | ATE541305T1 (ko) |
TW (1) | TW519692B (ko) |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7069101B1 (en) * | 1999-07-29 | 2006-06-27 | Applied Materials, Inc. | Computer integrated manufacturing techniques |
US6640151B1 (en) * | 1999-12-22 | 2003-10-28 | Applied Materials, Inc. | Multi-tool control system, method and medium |
US6541401B1 (en) * | 2000-07-31 | 2003-04-01 | Applied Materials, Inc. | Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate |
US7188142B2 (en) | 2000-11-30 | 2007-03-06 | Applied Materials, Inc. | Dynamic subject information generation in message services of distributed object systems in a semiconductor assembly line facility |
US7047099B2 (en) * | 2001-06-19 | 2006-05-16 | Applied Materials Inc. | Integrating tool, module, and fab level control |
US7698012B2 (en) | 2001-06-19 | 2010-04-13 | Applied Materials, Inc. | Dynamic metrology schemes and sampling schemes for advanced process control in semiconductor processing |
US6910947B2 (en) * | 2001-06-19 | 2005-06-28 | Applied Materials, Inc. | Control of chemical mechanical polishing pad conditioner directional velocity to improve pad life |
US20020192966A1 (en) * | 2001-06-19 | 2002-12-19 | Shanmugasundram Arulkumar P. | In situ sensor based control of semiconductor processing procedure |
US7160739B2 (en) | 2001-06-19 | 2007-01-09 | Applied Materials, Inc. | Feedback control of a chemical mechanical polishing device providing manipulation of removal rate profiles |
US7082345B2 (en) * | 2001-06-19 | 2006-07-25 | Applied Materials, Inc. | Method, system and medium for process control for the matching of tools, chambers and/or other semiconductor-related entities |
US7201936B2 (en) * | 2001-06-19 | 2007-04-10 | Applied Materials, Inc. | Method of feedback control of sub-atmospheric chemical vapor deposition processes |
US6950716B2 (en) * | 2001-08-13 | 2005-09-27 | Applied Materials, Inc. | Dynamic control of wafer processing paths in semiconductor manufacturing processes |
US20030037090A1 (en) * | 2001-08-14 | 2003-02-20 | Koh Horne L. | Tool services layer for providing tool service functions in conjunction with tool functions |
US6984198B2 (en) * | 2001-08-14 | 2006-01-10 | Applied Materials, Inc. | Experiment management system, method and medium |
DE10164950B4 (de) * | 2001-09-07 | 2010-01-28 | Qimonda Ag | Verfahren zur Herstellung einer integrierten Halbleiterschaltung |
WO2003100828A2 (en) * | 2002-05-21 | 2003-12-04 | Aviza Technology, Inc | Method of depositing an oxide film by chemical vapor deposition |
US7668702B2 (en) * | 2002-07-19 | 2010-02-23 | Applied Materials, Inc. | Method, system and medium for controlling manufacturing process using adaptive models based on empirical data |
EP1546828A1 (en) * | 2002-08-01 | 2005-06-29 | Applied Materials, Inc. | Method, system, and medium for handling misrepresentative metrology data within an advanced process control system |
US20040063224A1 (en) * | 2002-09-18 | 2004-04-01 | Applied Materials, Inc. | Feedback control of a chemical mechanical polishing process for multi-layered films |
US7335609B2 (en) * | 2004-08-27 | 2008-02-26 | Applied Materials, Inc. | Gap-fill depositions introducing hydroxyl-containing precursors in the formation of silicon containing dielectric materials |
US20070212850A1 (en) * | 2002-09-19 | 2007-09-13 | Applied Materials, Inc. | Gap-fill depositions in the formation of silicon containing dielectric materials |
US7456116B2 (en) | 2002-09-19 | 2008-11-25 | Applied Materials, Inc. | Gap-fill depositions in the formation of silicon containing dielectric materials |
US7431967B2 (en) * | 2002-09-19 | 2008-10-07 | Applied Materials, Inc. | Limited thermal budget formation of PMD layers |
US7141483B2 (en) * | 2002-09-19 | 2006-11-28 | Applied Materials, Inc. | Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill |
TW556316B (en) * | 2002-09-25 | 2003-10-01 | Nanya Technology Corp | A method of fabricating a shallow trench isolation with high aspect ratio |
CN1720490B (zh) | 2002-11-15 | 2010-12-08 | 应用材料有限公司 | 用于控制具有多变量输入参数的制造工艺的方法和系统 |
US7333871B2 (en) * | 2003-01-21 | 2008-02-19 | Applied Materials, Inc. | Automated design and execution of experiments with integrated model creation for semiconductor manufacturing tools |
DE10314574B4 (de) * | 2003-03-31 | 2007-06-28 | Infineon Technologies Ag | Verfahren zur Herstellung einer Grabenisolationsstruktur |
US7205228B2 (en) * | 2003-06-03 | 2007-04-17 | Applied Materials, Inc. | Selective metal encapsulation schemes |
US7096085B2 (en) * | 2004-05-28 | 2006-08-22 | Applied Materials | Process control by distinguishing a white noise component of a process variance |
US20070212847A1 (en) * | 2004-08-04 | 2007-09-13 | Applied Materials, Inc. | Multi-step anneal of thin films for film densification and improved gap-fill |
US7642171B2 (en) * | 2004-08-04 | 2010-01-05 | Applied Materials, Inc. | Multi-step anneal of thin films for film densification and improved gap-fill |
DE102004042459B3 (de) * | 2004-08-31 | 2006-02-09 | Infineon Technologies Ag | Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis |
US7547621B2 (en) * | 2006-07-25 | 2009-06-16 | Applied Materials, Inc. | LPCVD gate hard mask |
JP2009099909A (ja) * | 2007-10-19 | 2009-05-07 | Toshiba Corp | 半導体装置の製造方法 |
US20090176368A1 (en) * | 2008-01-08 | 2009-07-09 | Nan Wu | Manufacturing method for an integrated circuit structure comprising a selectively deposited oxide layer |
JP2009182270A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置及びその製造方法 |
US20090194810A1 (en) * | 2008-01-31 | 2009-08-06 | Masahiro Kiyotoshi | Semiconductor device using element isolation region of trench isolation structure and manufacturing method thereof |
CN101989564B (zh) * | 2009-07-31 | 2012-09-26 | 中芯国际集成电路制造(上海)有限公司 | 减少浅沟道隔离槽的边角缺陷的方法 |
CN102856175B (zh) * | 2012-09-19 | 2015-08-19 | 上海华力微电子有限公司 | 炉管挡片结构制造方法 |
JP6060460B2 (ja) * | 2012-11-22 | 2017-01-18 | アーゼット・エレクトロニック・マテリアルズ(ルクセンブルグ)ソシエテ・ア・レスポンサビリテ・リミテ | シリカ質膜の形成方法及び同方法で形成されたシリカ質膜 |
US9018108B2 (en) | 2013-01-25 | 2015-04-28 | Applied Materials, Inc. | Low shrinkage dielectric films |
JP2016025195A (ja) | 2014-07-18 | 2016-02-08 | 東京エレクトロン株式会社 | エッチング方法 |
JP6494226B2 (ja) * | 2014-09-16 | 2019-04-03 | 東京エレクトロン株式会社 | エッチング方法 |
KR102381824B1 (ko) | 2015-04-13 | 2022-03-31 | 도쿄엘렉트론가부시키가이샤 | 기판을 평탄화하기 위한 시스템 및 방법 |
KR102377376B1 (ko) * | 2015-06-26 | 2022-03-21 | 어플라이드 머티어리얼스, 인코포레이티드 | 실리콘 산화물 막들의 선택적 증착 |
US9991133B2 (en) * | 2016-08-11 | 2018-06-05 | Tokyo Electron Limited | Method for etch-based planarization of a substrate |
US11211272B2 (en) | 2019-09-25 | 2021-12-28 | Micron Technology, Inc. | Contaminant detection tools and related methods |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0718011B2 (ja) * | 1989-09-27 | 1995-03-01 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | SiO2の付着方法 |
KR19990018394A (ko) * | 1997-08-27 | 1999-03-15 | 윤종용 | 다결정 실리콘 박막 트랜지스터의 제조 방법 |
KR20000022794A (ko) * | 1998-09-24 | 2000-04-25 | 윤종용 | 반도체소자의 트렌치 소자 분리 방법 |
EP1178528A2 (en) * | 2000-07-31 | 2002-02-06 | Applied Materials, Inc. | Wafer pretreatment to decrease the deposition rate of silicon dioxide on silicon nitride in comparison to its deposition rate on a silicon substrate |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0779127B2 (ja) * | 1989-12-27 | 1995-08-23 | 株式会社半導体プロセス研究所 | 半導体装置の製造方法 |
JP2812599B2 (ja) * | 1992-02-06 | 1998-10-22 | シャープ株式会社 | 半導体装置の製造方法 |
EP0560617A3 (en) * | 1992-03-13 | 1993-11-24 | Kawasaki Steel Co | Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same |
JPH06283523A (ja) * | 1993-03-26 | 1994-10-07 | Kawasaki Steel Corp | 半導体装置の製造方法 |
JPH06283506A (ja) * | 1993-03-26 | 1994-10-07 | Kawasaki Steel Corp | 半導体装置の製造方法 |
JPH0945687A (ja) * | 1995-07-26 | 1997-02-14 | Ricoh Co Ltd | 基板表面の平坦化方法 |
KR0179554B1 (ko) * | 1995-11-30 | 1999-04-15 | 김주용 | 반도체 소자의 소자분리절연막 형성방법 |
JPH1022284A (ja) * | 1996-06-28 | 1998-01-23 | Toshiba Corp | 半導体装置及びその製造方法 |
DE19629766C2 (de) * | 1996-07-23 | 2002-06-27 | Infineon Technologies Ag | Herstellverfahren von Shallow-Trench-Isolationsbereiche in einem Substrat |
JPH10294311A (ja) * | 1997-04-18 | 1998-11-04 | Matsushita Electron Corp | 半導体装置の製造方法 |
JP3315907B2 (ja) * | 1997-10-24 | 2002-08-19 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP2953447B2 (ja) * | 1997-11-14 | 1999-09-27 | 日本電気株式会社 | 溝分離型半導体装置の製造方法 |
US6413583B1 (en) * | 1998-02-11 | 2002-07-02 | Applied Materials, Inc. | Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound |
JP2000068367A (ja) * | 1998-08-19 | 2000-03-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US6235354B1 (en) * | 1999-11-01 | 2001-05-22 | United Microelectronics Corp. | Method of forming a level silicon oxide layer on two regions of different heights on a semiconductor wafer |
-
2000
- 2000-07-31 US US09/629,040 patent/US6541401B1/en not_active Expired - Lifetime
-
2001
- 2001-07-31 EP EP01306570A patent/EP1178528B1/en not_active Expired - Lifetime
- 2001-07-31 JP JP2001232055A patent/JP5128033B2/ja not_active Expired - Fee Related
- 2001-07-31 AT AT01306570T patent/ATE541305T1/de active
- 2001-07-31 TW TW090118691A patent/TW519692B/zh not_active IP Right Cessation
- 2001-07-31 KR KR1020010046342A patent/KR100801363B1/ko not_active IP Right Cessation
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0718011B2 (ja) * | 1989-09-27 | 1995-03-01 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | SiO2の付着方法 |
KR19990018394A (ko) * | 1997-08-27 | 1999-03-15 | 윤종용 | 다결정 실리콘 박막 트랜지스터의 제조 방법 |
KR20000022794A (ko) * | 1998-09-24 | 2000-04-25 | 윤종용 | 반도체소자의 트렌치 소자 분리 방법 |
EP1178528A2 (en) * | 2000-07-31 | 2002-02-06 | Applied Materials, Inc. | Wafer pretreatment to decrease the deposition rate of silicon dioxide on silicon nitride in comparison to its deposition rate on a silicon substrate |
JP2002151510A (ja) * | 2000-07-31 | 2002-05-24 | Applied Materials Inc | シリコン基板に比べて窒化ケイ素上の二酸化ケイ素の堆積速度を減小するためのウェーハ前処理 |
TW519692B (en) * | 2000-07-31 | 2003-02-01 | Applied Materials Inc | Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate |
US6541401B1 (en) * | 2000-07-31 | 2003-04-01 | Applied Materials, Inc. | Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate |
Non-Patent Citations (2)
Title |
---|
1998 Symposium on VLSI Technology Digest of Technical Papers page 208 * |
1998 Symposium on VLSI Technology Digest of Technical Papers page 208(1998.07.09-11. 공개 * |
Also Published As
Publication number | Publication date |
---|---|
JP5128033B2 (ja) | 2013-01-23 |
US6541401B1 (en) | 2003-04-01 |
EP1178528A2 (en) | 2002-02-06 |
JP2002151510A (ja) | 2002-05-24 |
EP1178528A3 (en) | 2010-04-28 |
ATE541305T1 (de) | 2012-01-15 |
EP1178528B1 (en) | 2012-01-11 |
KR20020019877A (ko) | 2002-03-13 |
TW519692B (en) | 2003-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100801363B1 (ko) | 실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법 | |
JP2002151510A5 (ko) | ||
US6180490B1 (en) | Method of filling shallow trenches | |
US5726090A (en) | Gap-filling of O3 -TEOS for shallow trench isolation | |
KR100230431B1 (ko) | 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법 | |
JP2738831B2 (ja) | 半導体素子のフィールド酸化膜形成方法 | |
JP2975919B2 (ja) | 下地表面改質方法及び半導体装置の製造方法 | |
KR20030007494A (ko) | 실리콘 카바이드 접착 프로모터 층을 이용하여 저유전상수플루오르화 비결정 탄소에 대한 실리콘 질화물의 접착을강화하는 방법 | |
US20030054616A1 (en) | Electronic devices and methods of manufacture | |
US6235608B1 (en) | STI process by method of in-situ multilayer dielectric deposition | |
EP1081755A2 (en) | Method for improving a quality of dielectric layer and semiconductor device | |
US20160020139A1 (en) | Gap-filling dielectric layer method for manufacturing the same and applications thereof | |
US20040072400A1 (en) | Method of forming a shallow trench isolation structure | |
JP2000183150A (ja) | 半導体装置の製造方法 | |
KR100422959B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
JPH11150179A (ja) | 溝分離型半導体装置の製造方法 | |
KR100369338B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
KR100437541B1 (ko) | 반도체소자의소자분리절연막형성방법 | |
KR100547243B1 (ko) | 반도체 소자의 층간절연막 형성 방법 | |
KR20000029182A (ko) | 반도체장치의 제조방법 | |
JPH08227885A (ja) | 半導体装置の製造方法 | |
KR100802240B1 (ko) | 역 선택비 슬러리를 이용한 반도체 소자의 소자분리 방법 | |
KR20040069769A (ko) | 반도체 소자의 제조방법 | |
KR20010010919A (ko) | 반도체 소자의 층간절연막 형성방법 | |
KR20040082295A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20101229 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |