TW519692B - Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate - Google Patents

Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate Download PDF

Info

Publication number
TW519692B
TW519692B TW090118691A TW90118691A TW519692B TW 519692 B TW519692 B TW 519692B TW 090118691 A TW090118691 A TW 090118691A TW 90118691 A TW90118691 A TW 90118691A TW 519692 B TW519692 B TW 519692B
Authority
TW
Taiwan
Prior art keywords
silicon
scope
patent application
film
deposition
Prior art date
Application number
TW090118691A
Other languages
English (en)
Inventor
Scott Brandd Herner
Manuel Anselmo Hernandez
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Application granted granted Critical
Publication of TW519692B publication Critical patent/TW519692B/zh

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0227Pretreatment of the material to be coated by cleaning or etching
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon
    • C23C16/402Silicon dioxide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02307Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers

Description

519692 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明() 發明領^^ 就廣義而言,本發明係關於一種在積體電路製造中沉 積二氧化矽於一晶圓上的化學氣相沉積技術。更特定而 言,本發明係關於一種預處理一矽晶圓、以降低一二氧化 矽層沉積於晶圓氮化矽墊層上之速率的方法。 發明背景: 傳統技術中’矽局部氧化(l〇cal 〇xidati〇n 〇f silicon; LOCOS)結構為一般積體電路(IC)矽元件間之標準 隔離技術,但該技術本身之問題在於,其隔離區之側向擴 張程度與深度、非平坦化程度、薄化程度(thinning)、及 應力產生而誘發成之矽材料缺陷等諸多因素成正比關 係。其中表面之非平坦化程度尤其會造成矽層之後續微影 製程中的曝光焦深問題,在結構設計為小於〇·35微米時, 此項因素將變得極具關鍵性。 相較於上述之LOCOS標準結構,淺溝渠隔離(Shallow Uench isolation ; STI)技術明顯較能用於較小元件的處 裡。淺溝渠隔離技術主要用於尺寸小於或等於〇·25微米 之元件設計上,也適用於0.35微米之元件設計。淺溝渠 隔離技術能提供較佳的溝渠深度、寬度控制及較高之聚集 密度。在淺溝渠隔離技術中,經由微影及蝕刻處理可界定 出隔離區;藉由四乙基矽酸鹽(TE0S)或高密度電漿(HDP) 沉積技術能沉積二氧(一氧)化矽至該矽溝渠中。 然而,在填充該溝渠後,該淺溝渠隔離結構必須加以 第4頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) .....——隻:.......訂.........# (請先閲讀背面之注意事項再填寫本頁) 519692 A7 B7 五、發明説明() ~ 化學機械研磨(CMP)處理,以蒋 Λ移除該晶圓上多餘的惫 物。上述處理方式具有其本身問韻⑴彡餘的氧化 化物名士、 身門靖’例如··過量之溝渠氧 (請先閲讀背面之注意事噴再嗔窝衣5 化物在大置開孔區形成凹陷, ,,、上 肉需要使用擋體(dummy feature)或阻障絕層做為保護措施。 沉積二氧化梦後,使用負罩幕及斜j遍的作法疋’在 用負罩幕及钱刻處理以降低在活性1 上的二氧化矽厚度。與未經負罩幕及餘刻處理者相較,經 負罩幕及姓刻處理後、再接繼進行CMp處理者之凹陷情 形較輕微。然而,負罩幕及蝕刻處 、卜 』乂理方式會增加製程成本 及複雜性。此外,共ΓΛ/ΓΡ故4 ~ μ C* r右LMP終點未經善加偵測、或活性區 氧化物被完全移除而未經過度研磨之時間未能確定,那麼 元件產出速率將會降低此時製程複雜性與成本亦隨之增 加。 經濟部智慧財產局員工消費合作社印製 溝渠填充處理之後,使用選擇性氧化物沉積(SEL〇x) 處理的淺溝渠隔離(STI)技術係以不同之沉積速率在氮化 物墊層上及矽上沉積,以達到良好之全面平坦化效果。此 時溝渠填充之自我平坦化目的得以達成,只要在化學氣相 沉積(CVD)過程中設定以某些條件即可。與前述標準淺溝 渠隔離處理相較而言,該二氧化矽膜之自我平坦化方式能 減少或消除對擋體(dummy feature)或反向罩幕或蝕刻處 理的需求。因此,相較於傳統淺溝渠隔離技術,該SEL0X 處理方式之複雜性顯著降低,因而得降低成本及改善元件 之可製造性。 當使氮化矽延遲至矽上的沉積步驟開始之後再進行 沉積於氮化矽上的膜較沉積於矽上的膜為薄。然而,當氮 第5頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 五、發明説明() 化矽上的延遲孕核效應有效在 沉積時,該選擇性或膜厚乘數舍/夕上形成選擇性 作u K 數會隨二氧切沉積厚度而變 者,採用此種沉積方式,在氮切上所得的二氧化 矽膜之密度較低(多空孔),因而盔 一 一氧化 …、法使用非破壞量測該g 化矽上的二氧化矽膜。當使 w A氣化矽上的沉積速率較 低於沉積於矽上者、以取代上述 、遲/儿積處理時,該選擇 性沉積方式得受到改善,即臈厚乘數得以改善。此外,、對 二圓二預處理的方式得形成一固定選擇比值(即使在在 =厚^變時亦然)’同時氮切上之二氧切膜的品 質亦同時同到改善。 該習用技術之缺點在於缺乏一有效以晶圓預處理方 式降低二氧化石夕沉積於—氣化石夕塾層上之沉積速率、而形 成-自我平坦化之氧化物膜的方法’其中該氮切塾層係 位於-晶圓上。然而’本發明卻能充分滿足在該項領域中 所常久期待之t求及結果。 登明目的及抱^琉: 經濟部智慧財產局員工消費合作社印製 在本發明-實施例中’提供一種降低於一晶圓之一氮 化石夕塾層上沉積二氧化石夕之速率的方法,該方法至少包含 下列步驟:預處理晶圓及氣相沉積一二氧化梦膜於該晶圓 亡’其中在氮化梦基材上沉積之二氧化梦速率較低,因而 得使晶圓上的溝渠二氧切填充得以自我平坦化。 在本發明另-實施例中,提供一種晶圓預處理方法, 亦即在-晶圓上沉積-二氧化發之前,先施行晶圓預處理 第6頁
、發明説明( 經濟部智慧財產局員工消費合作社印製 合:接t述方法至少包含下列步驟:將該晶圓與-化學化 隹 其中化合物可為下列群組中選出者:過氧化 異丙醇及丙酮;並在空氣中乾燥該晶圓上的化學化入 物’其中該晶圓預虛搜π政& ° _ 頂慝理侍降低一二氧化矽膜之沉積速率, “氧化矽係况積於該晶圓上的一氮化矽墊層上。 在本發明另一實施例中,提供一種於 離發晶圓之-氮化梦塾層m 、 θ上’儿積一氧化♦之速率的方 法該方法至少包含下列步驟:將晶圓接觸- 30%過氧 、、氫,水办液’並在空氣中乾燥該晶圓上的過氧化氫水溶 液’氣相沉積二氧化矽至該晶圓丨,其中使用臭氧激發的 —乙基矽S夂鹽(〇3/TE〇s)氣體。㉟氣相沉積方法為選擇性 氧化久大I化學氣相沉積法(Sel〇xsacvd),而在氮化石夕 塾層上_氧化;^沉積速率的降低使該晶圓上得到二氧化 石夕溝渠填充的自我平坦化。 本發明揭露較佳實施例之目的在於對本發明之態 樣、特徵及優勢加以詳細說明,俾使本發明能被輕易瞭 解。 1式簡單說明: 本發明上述列舉之特徵、優勢及目的及其它功能於本 發明進一步詳細說明得以更加清楚及便於瞭解,並參考所 附圖式之、特定實施例作為簡要總結。該圖式係為本說明書 之一部分。應當注意的是,本發明較佳實施例所附之圖 式,並非用以限定其應用範圍。 第7頁 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ 297公釐) ...........«^.........._叮.........# (請先閲讀背面之注意事項再場寫本Ϊ 519692
五、發明説明( 掃…圖所示為觀察選擇性氧化物沉積剖面所獲得之 (請先閲讀背面之注意事項再場寫本頁) 二+顯微鏡顯微圖像,即該選擇性氧化物12沉積 :一經圖案化之矽晶圓 孙妒吐 囘上所侍之結果,沉積時間為391 …第1A圖為不施以晶圓預處理所得到的結果,盆中 氧:物U沉積於氣切14上切1〇上的厚度分別為 /埃及咖埃,·第1B圖為m202進行晶圓預處理所 的結果,其中氧化物16沉積於氮化石夕18上及矽10 上的厚度分別為290埃及4260埃;第lc圖則為以異丙醇 (IPA)進行晶圓預處理所得到的結果,纟中氧化物2〇沉積 ;氮化矽22上及矽1〇上的厚度分別為97〇埃及埃; 第2圖所示為掃瞄式電子顯微鏡觀察選擇性氧化物 '冗積剖面所獲得的表面型態顯微圖像。其中第2A圖為二 氧化矽沉積於未處理之氨化矽膜上所得到的結果;第2B 圖為一氧化矽沉積於經由H2〇2預處理之氮化矽膜上所得 到的結果;而第2C圖為二氧化矽沉積於經由異丙醇(IpA) 或丙酮任一預處理的氮化矽膜上所得到的結果; 第3圖所示為沉積該氧化物於裸露矽、氮化矽、及經 由H2〇2預處理之氮化矽基材上,氧化物沉積膜厚度之比 較示意圖,係以不同〇3/TE〇S流量所獲到的結果; 經濟部智慧財產局員工消費合作社印製 第4圖所示為淺溝渠隔離技術之比較示意圖及掃瞄 式顯微像圖。其中第4A圖為傳統次大氣化學氣相氧化物 沉積法(SAVCD)、大氣壓力化學氣相氧化物沉積法 (APCVD)低壓化學氣相氧化物沉積法(LPCVD)所得到的 結果;第4B圖為高密度電漿化學氣相氧化物沉積法 第8頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 519692 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明( (HDPCVD)所得到的結果;而第4C圖所示為次大氣化學氣 相k擇性氧化物沉積法(SEL0X SACVD)所得到的結果。 選擇性氧化物沉積法不需使用擋體或反向罩幕能輕易達 成化學機械研磨(CMP)所得到的結果; 第5圖所示為一晶圓使用SACVD法進行選擇性氧化 處裡以填充溝渠之剖面示意圖,其中包含該晶圓角落處之 熱電子(TEM)顯微圖像; 第6圖所示為氮化矽上及矽上的氧化物沉積與時間 關係圖之比較; 第7圖之掃瞄式電子顯微像圖用以顯示一氮化矽墊 層上的氧化物延遲孕核效應。,其中入與3圖的比較結 果並顯示$ 7A圖所示為時間t時、溝渠中氧化物為1〇〇 奈米及氮化矽上的氧化物幾近無成長;第7B圖所示者為 時間2t時、溝渠中氧化物為2〇〇奈米及氮化矽上的氧化 物幾近無成長;第7C圖所示為時間4t時、溝渠中氧化物 為400奈米及氮化矽上的氧化物為15〇奈米;而第7d圖 所示為時間8t時、溝渠中氧化物為85〇奈米及氮化矽上 的氧化物為450奈米; 第8圖所示為以某一選擇率同形及選擇性sacvd沉 積氧化膜時,壓力、溫度及〇3/TE〇s比例最佳化相關圖 示; 第9圖所示為SELOX處理之特性示意圖,其中 SACVD沉積法的各結果表示成溫度及壓力的函數。第9A 圖所示為選擇率之結果,其製程條件為:He 7〇〇〇 sccm、 第9頁 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ 297公變) —、…:—·裝.........訂......... (請先閲讀背面之注意事項再填寫本頁) 519692 A7 B7 五、發明説明() TEOS 350 毫克、O3(15wt%)5000、230 毫升、及膜厚 5000 埃;第9B圖所示為沉積速率之結果,其製程條件為:以 7000 seem、TEOS 350 毫克、〇3(i5wt%)5〇〇〇、23〇 亳升、 及膜厚5000埃;第9C圖所示為濕蝕刻速率比例(WERR) 之結果’其製私條件為· He7000sccm、TEOS 350毫克、 03(15wt%)5000、230亳升、及膜厚5〇〇〇埃;第9D圖所 示為收縮處理之結果,其製程條件為:He 7〇〇〇 sccm、te〇s 350 毫克、〇3(15wt%)5000、23〇 亳升、退火 1〇〇〇充 3〇 分 鐘、氮氣;而第9E圖所示為清理時間之結果,其製程條 件為·· He 7000 sccm、TE0S 35〇 亳克、〇3〇5wt%)5〇〇〇、 230宅升、膜厚5000埃及節流閥終點(無過蝕刻現象)。 圖號對照說明: 10 矽 12 14 氮化秒 16 18 氮化石夕 20 22 氮化梦 50 52 熱氧化物 54 56 氮化物 58 二氧化矽 二氧化矽 二氧化矽 矽 溝渠 氧化物 經濟部智慧財產局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 發明詳細說明: 在本發明一實施例中,提供一種降低於一晶圓上一氛 化石夕塾層上沉積二氧切膜之速率的方法,該方法至少包 含下列步驟:預處理該晶圓及氣相沉積_二氧切膜於該 第10頁
519692 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明() 晶圓上。在氮化石夕基材上沉積之二氧化矽的沉積速率降 低’因而在晶圓上之溝渠二氧化梦填充得以自我平括化, 其中沉積膜厚度改變時,該選擇率依然維持固定值。上述 採用之晶圓可為至少包含一石夕基材及一氮化矽塾層的淺 溝渠隔離元件。本實施例之預處理步驟至少包含下列井 驟··使一化學化合物與該晶圓接觸,及於空氣中乾燥該晶 圓上的化學化合物,·其中該化學化合物的代表性物6質為/二 氧化氫、異丙醇、丙酮等。此外,該過氧化氫為至少包含 30%之過氧化氫水溶液。 在此實施例之一態樣中,使用一選擇性氧化次大氣化 學氣相沉積法(SELOX SACVD)沉積該二氧化石夕膜於該晶 圓上。舉一 SELOX SACVD處理之一枝本以_ ^代表性範例為例,其 以一臭氧及四乙基矽酸鹽((VTEOS)以沉籍兮匕 J A〆儿積該二氧化矽於 該晶圓上。以該選擇性氧化次大氣 八Λ化學氣相沉積法 (SELOX SACVD)沉積該二氧化矽膜於 /勝於該晶圓上時,處理 溫度可約為400。(:等。 在本發明另一實施例中,提供一 匕 種在一晶圓上沉積一 二氧化矽之前預處理該晶圓之方法。 述方法至少包含下 列步驟:使該晶圓與一化學化合物接觸 該晶圓上的化學化合物,其中該晶圓預處理 7貝處理步驟可降低二 氧石夕膜沉積於該晶圓上一氮化矽墊; 接时拒ώ 層的沉積速率,且沉 積膜厗度改變時,其選擇率依然維 人榀s丨、a · 子U夂值。上述化學化 U物至 >、包含過氧化氫、異丙醇、 Φ m 綱4,且本實施例 中的化學化合物能在空氣中有效 令双乾‘該曰曰曰圓。此外,該過 第11頁 本紙張尺度適用中關家標準(CNS)A4規格咖><297公^7 --------------«裝.........訂.........MW (請先閲讀背面之注意事項再填寫本頁) 519692 A7 B7_ 五、發明説明() (請先閲讀背面之注意事項再填寫本頁) 氧化氫至少包含30%的過氧化氫水溶液。上述所採用之 晶圓可為至少包含一矽基材及一氮化矽墊層的淺溝渠隔 離元件。 在此實施例之一態樣中,使用選擇性氧化次大氣化學 氣相沉積法(SELOX SACVD)沉積該二氧化石夕於該晶圓 上。舉該SELOX SACVD處理之一代表性實例而言,其使 用一臭氧及四乙基矽酸鹽(〇3/TEOS)以沉積該二氧化矽於 該晶圓上。該選擇性氧化次大氣化學氣相沉積法(SELOX SACVD)沉積該二氧化石夕膜於該晶圓上之有效處理溫度可 選擇為約400°C等。 經濟部智慧財產局員工消費合作社印製 在本發明另一實施例中,提供一種降低於一淺溝渠隔 離矽晶圓之一氮化矽墊層上沉積二氧化矽之速率的方 法,該方法至少包含下列步驟··使晶圓與一 3 0 %的過氧 化氫水溶液接觸;並於空氣中乾燥該晶圓上的過氧化氫水 溶液;使用經臭氧激發之四乙基矽酸鹽(03/TE0S)以氣相 沉積該二氧化矽於該晶圓上,其中該氣相沉積方式為選擇 性氧化次大氣化學氣相沉積法(SELOXSACVD)。在氮化矽 基材上沉積之二氧化矽的速率降低,因而在晶圓上的溝渠 二氧化矽填充得以自我平坦化,且該沉積膜厚度改變時, 該選擇率依然維持固定值。該選擇性氧化次大氣化學氣相 沉積法(SELOX SACVD)沉積該二氧化矽膜於該晶圓上之 有效溫度可選定為約40 0 °C等。 下述範例僅用以說明本發明之實施例,而非用以限定 本發明之範圍。 第12頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 經濟部智慧財產局員工消費合作社印製 519692 A7 __ B7 五、發明説明() 第1例 材料 使用AMAT Giga-Fill SACVDTM USG設備執行淺溝渠 隔離之SACVDTM選擇性氧化物沉積。 第2例 羞L_l_預處理 氧化物沉積於矽(Si)上的厚度為沉積於氮化矽(Si3N4) 上厚度的2〜3倍時,在化學機械研磨(CMP)處理前仍須進 行後續平坦化步驟。對晶圓進行預處理可獲得較高之選擇 率,因此得改善整體製程。膜厚乘數或選擇率之定義係指 二氧化硬沉積於矽上的沉積膜厚度與二氧化矽沉積於氮 化石夕上的沉積膜厚度之比值,其會隨其它因素而變化,例 如·該溝渠之結構、氮化矽厚度、CMP製程等因素。該增 加膜厚乘數之能力可排除對後續平坦化步驟之依賴,並能 降低CMP之處理時間,晶圓產量因而得以增加。此外, 對晶圓進行預處理也可改善沉積於氮化矽上之二氧化矽 膜的品質,亦即該產出之二氧化矽膜緻密度較高於未經由 預處理者。該得到品質改善之二氧化矽膜得允許非破壞量 測方式的進行,例如:得使用橢圓測膜厚儀量測其膜厚, 以更精確界定CMP製程終點,使整體模組更為強健穩定。 此外’該選擇性沉積處理係於低溫下進行,因而增加 沉積速率及差量。當處理溫度為43 0 °C時,該選擇性沉積 處理於石夕上的沉積速率為90奈米/分鐘;若處理溫度為400 第13頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ...............·裝.........訂.........% (請先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明説明() c時,該選擇性沉積處理於梦上之沉積速率料14〇奈米 /分鐘。經預處理選擇性處理時,處理溫度以為·^為最 佳;而未經預處理之標準選擇性沉積心㈣。^最佳。 ,未丄預處理之尚溫沉積方式為之時’形成於氮化矽上的 多孔二氧切膜得被防止侵人該梦角落區域處之溝渠區 域。 一在加以預處理之處理方式中,選擇率或膜厚乘數與二 氧化石夕膜厚並無相關性。藉預處理步驟之加人,氮化石夕上 的二氧化矽沉積不再加以延遲,但是相對於矽上的二氧化 矽沉積速率(該沉積速率並無變化),氮化矽上的二氧化矽 沉積速率卻是大幅下降,並且不影響矽上的沉積速率,這 種特性使得其能對更小及尖銳的溝渠結構加以可預測之 處理。 經濟部智慧財產局員工消費合作社印製 就沉積氧化物步驟前未經預處理之晶圓言,在沉積 5〇〇〇〜6000埃氣化物膜厚的條件下,先前已可達到I·?〜 2·9的膜厚乘數,其中形成於矽上的二氧化矽膜厚係於大 量開孔區進行量測,該開孔區係指矽已被蝕刻且其鄰近區 域並無一活性區者;形成於氮化矽上的二氧化矽膜厚係於 大量活性區進行量測,該活性區係指附近並未蝕刻且該氮 化石夕墊層未受損傷之區域。 在該晶圓置入氧化物沉積室之前,浸潰該晶圓於 Η2〇2(過氧化氫濃度30%,並於Η20中進行稀釋)、異丙醇 (ΙΡΑ)、丙酮之任一者中,並將該晶圓於空氣中乾燥時, 膜厚乘數得以增加。第1Α圖及第1Β圖所示為經圖案化 第14頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 1 五 經濟部智慧財產局員工消費合作社印製 A7 _________B7 發明説明() 、圓d面的掃瞄式電子顯微圖像,其中該等圖案化晶圓經 =相同03/TE〇S處理。氧化物沉積於未經預處理之圖案化 圓寺所獲仔的膜厚乘數為26倍;若該圖案化晶圓經 :2〇2預處理時,所獲得的膜厚乘數增加為14.7倍,且 k 2〇\預處理不會對氧化物溝渠填充造成影響。以H2〇2 、气Ba圓預處理時,氧化物沉積於矽上的沉積速率些微降 氐仁該氧化物沉積於氮化矽上的沉積速率則明顯大幅降 低以1PA進行晶圓預處理時,膜厚乘數為6 ·丨倍,如第 卬圖所示。以丙酮預處理平坦晶圓時,所獲得之氧化物 膜厚相似於IPA預處理(資料未顯示)該圖案化晶圓所得之 氧化物沉積膜厚與氧化物膜表面型態。 第3例 远積膜之表面别能 成長於經1〇2預處理之SiN上的氧化物膜表面型態 不同於成長於未經預處理之SiN上者,其中經h2〇2預處 理者形成於SisN4晶圓上的氧化物膜較為平整,亦即該氧 化膜沒有任何空孔,如第2A圖及第2B圖所示。經h2〇2 預處理者之第二優勢,其可使用一橢圓測膜厚儀量測該氧 化物膜厚度,然而沉積於未經預處理之SiN上的氧化物膜 品質較差,故只能以掃瞄式顯微鏡(SEM)進行觀察,而這 種觀察方式是具有破壞性的。氮化矽上之氧化物膜厚的量 測對後續化學機械研磨處理時間之選定有相當之決定 性。以IPA或丙酮任一者進行晶圓預處理雖可提升未經預 第15頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) .............•裝..........可..... (請先閲讀背面之注意事項再填寫本頁) 519692
五、發明説明( (請先閱讀背面之注意事項再填寫本頁) 处β之Βθ圓的膜厚選擇率,但卻無法達到H2〇2預處理所 獲侍之同選擇率。才目同地,ιρΑ或丙酮預處理任一者也可 文。該氧化物膜品冑,但也無法達到如同I。】預處理所 獲得之高品質氧化物膜,如第2C圖所示。因此,本發明 之最佳預處理方法係採肖H202預處理以增加氧化物沉積 處理之膜厚選擇率。 第4例 I威於石之的氧化物選擇成县诘率 淺溝渠隔離(STI)之選擇性氧化物沉積方式的採用可 提供成長速率的調變選擇率,即於氧化物於矽上的成長速 率及於氮化矽上的成長速率間進行調變,以完成一得自我 平坦化之氧化物成長。 矽上之膜厚 選擇率=氮化物上之膜厚 其中形成於矽上之膜厚較形成於氮化矽者為厚。 經濟部智慧財產局員工消費合作社印製 一般而言,增加〇3 : TE0S流量比率能增加氧化物形 成於矽上成長速率與形成於氮化矽上成長速率間的選擇 比值。第3圖所示為採用不同比率〇3 : te〇S時,形成於 氣化石夕及矽(平坦)晶圓上的膜厚變化結果。從圖中可知, 該膜厚有隨〇3 : T EOS之增加而減少的趨勢,不過該膜厚 之差異性隨該流量比率之增加而減少。 此外,選擇性沉積CVD二氧化矽之後(選擇率得以維 持為高值),若藉高溫氧沉積而成長一熱氧化物,該晶圓 第16頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 519692 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明() 角緣得被圓形化(corner r〇unding)。該SELOX處理與其它 氣相沉積處理(例如:高密度電漿(HDP)氣相沉積法)一樣 能達到良好的角緣圓形化效果,第5圖所示即為經過此等 處理之示意圖。第5圖中,一溝渠54旁有氮化物56在溫 度l〇50°C下進行45分鐘之退火處理後,該熱氧化物52 成長至1 50埃,此等溝渠54填充後加以熱氧化的處理方 式得以形成均勻的氧化物58覆蓋,其角緣圓形化效果良 好、且對該矽5 0晶圓無負面影響。 第Μ列 1準SELOXiA箱處理)製鋥中氮化物墊層上的^ 皇核效應與標準SFL〇x製裎前加以預處理所產^ 連率降低影響 該標-準S ACVD CVTEOS膜沉積法所提供的選擇率係 用以在氧化物沉積於晶圓上時達成該氧化物層的自我平 坦化結果。一最佳化SACVD處理時,選擇率的獲得係由 於該氮化矽墊層上的二氧化矽延遲孕核效應及矽中溝渠 上二氧化矽的立即孕核效應所致,。不過,當氮化物上孕 核初始生成時,氧化物沉積速率相似於該氧化物沉積於石夕 中溝渠者(此可由膜厚量測獲知)。實際上,量測到沉積於 氮化矽上的二氧化矽膜具多孔性,氮化矽上的二氧化石夕沉 積速率因而明顯較慢;亦即,雖然沉積於氮化矽上與沉積 於矽上的二氧化矽膜厚相似,沉積於氮化矽上的二氧化石夕 分子數量並不如沉積於矽上者多。 第17頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ...........tf裝.........訂…......# (請先閲讀背面之注意事項再填寫本頁) 519692 經濟部智慧財產局員工消費合作社印製 A7 B7 發明説明() 第6圖顯示氧化物能立即沉積至該晶圓溝渠處之;^ 上’但直至沉積時間為2t時方有氧化物成長於該氮化梦 塾層上。該延遲孕核效應與氧化物沉積於矽上之較快沉積 速率加成的結果是,於沉積時間8t時該矽上之二氧化石夕 層得以自我平坦化。第7圖所示之掃瞄式電子顯微圖像證 明’沉積時間至4t時仍未有明顯可視之氧化物沉積於氮 化矽上(如第7C圖所示)。 晶圓預處理後,形成於氮化矽上的二氧化石夕延遲孕核 终應不再產生,且此時矽上的沉積速率不會改變,但氮化 石夕上的沉積速率明顯下降。本發明晶圓預處理之優勢在於 無論該二氧化矽沉積於何處、該二氧化矽膜厚選擇率不會 因沉積膜厚而有所改變;但在未經預處理之標準SEL〇x SACVD處理中’該膜厚選擇率卻隨二氧化石夕膜厚而變 化。 第6例 SACYP a3/TE〇s膜之牿性 利用一臭氧TEOS而沉積二氧化矽膜時,該二氧化石夕 膜能在化學機械研磨該氮化矽/矽晶圓前先行得到自我平 坦化處理。在一選擇性氧化物沉積處理中,溝渠之初始階 梯高度得以受到補償,其係藉由選定一選擇率及決定該晶 圓上氧化物達到表面全面平坦化所需之沉積時間而達 成。第8圖中,所示者為同形SACVDUSG氧化物沉積(選 擇率約為1或選擇性SAVD USG氧化物沉積(選擇率大於 第18頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公董) ...............-·裝.........訂.........# (請先閱讀背面之注意事項再填寫本頁) 519692 A7 B7 五、發明説明() 1)時,壓力、溫度及〇3/TE〇s比值參數的最佳化結果。 此外’本發明之03/TE0S處理的優點可表現在整體 製程上。舉例而言,一可調變之選擇率/沉積速率得使自 我平坦化處理更具全面性,如第9A圖及第9B圖所示; 進行退火處理後,該臭氧/TEOS/氧化物之收縮程度減至最 小(如第9C圖所示),且對極小間隙(溝渠開孔< 〇·丨微米) 填充時可達成無空孔填充之結果;經由預處理之運用,此 時得以較低溫達到較快沉積速率的結果;由於該SEl〇X 處理所需的後續沉積步驟不像其它淺溝渠隔離製造程序 之多,因此製程之複雜度及整體成本得以降低,且晶圓產 出得以增加。 圖表1所示為溫度、壓力、及〇3/TE〇s比等製程參 數變化時、該氧化物膜之〇3/TE〇S沉積結果總表,其中氮 化物之最佳條件為430。(:、700托耳及17 wt%〇3。圖表2 所示為使用同形沉積技術、標準淺溝渠SEL〇x處理及新 溝渠SELOX處理方式行二氧化矽沉積時以最佳條件所得 到的結果,其中顯示該新SEL〇x處理在沉積速率為14〇〇 埃/分鐘時、鄰接於該氮化物層之沉積膜具有良好品質。 (請先閲讀背面之注意事項再填寫本頁) ••裝 -訂· 經濟部智慧財產局員工消費合作社印製 第19頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公楚) 519692 A7 B7 五、發明説明() 經濟部智慧財產局員工消費合作社印製 Η· 〇 〇° VP W ο Η Ο 〇 ^ ο ^ ο m 寸 r-H (Ν r-H m τ*Η Ρ νΡ S W ο外^ β ς ο ^ Ρη 卜 ο ο (Μ r-H 名 CN 寸 i-H 卜 (N r-H ,〇〇 吨ο 〇° Np w Ο Η Ο 〇 ^ ^ Ο Ο 卜 t-H τ-Η m t-H 00 (N t-H 寸 τ-Η tv Ο〇 ^ 〇 〇 ^ ^ ^ Ο Ο »〇 r—1 CO ΓΟ t-H t> (N CS 寸 寸 r—< •Μ糾 W €七、外 Ρ t 6 -§ - Ο 寸 τ-Η o CO T-H m 00 ΓΟ 1—1 S鎵g 4<你糾 0^0 〇 \\3 S 〇 ^ ^ 2 卜 Ο m (Ν τ-Η 寸 t-H 卜 (N ο 寸 卜 m ▼-H $杯〜 ㈣蛛令\ 〇 ^ Ο SS 2 ° 00 寸Ο — 卜 ο ο 寸 o 寸 I—* 寸 寸 t-H ^ Se ^ ^ 1 Me ^ * jhiJ ^ φ 您、 -CT ^ 贫寸 S « 眾装 瘐W P 繫〇 CN /-*s P 繫$ <N Ο #畔 .....----«t.........、可.........# (請先閲讀背面之注意事項再填寫本頁)99 _ 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 519692 A7 B7 五、發明説明( 圖表2
DxZ ILD ST SELOX +SEL0X 3 85〇C 43G°C 400°C 450粍耳 700托耳 700托耳 12.5 wt% 〇 ---— 17 wt% 〇、 17 wt% 〇. ------- 沉積速率 2029埃/分鐘 1 400埃/分鐘 1400埃/分鐘 均勻度 49pt. Sigma 1.92% 4.8% 3.3% 選擇率 石夕:氮化物 1.3 2.6 >5 濕ϋ刻速率比 (沉積時) 4.8 3.6 濕钱刻速率比 ί 、L· 、 1.4 1·4 (請先閲讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 收縮 (N2,1000°C ) 收縮 (〇2,1〇50°c ) 氮化物下 之膜品質 不佳且多孔 第21頁
良好且無空良好且無空 子L 孔 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 519692 經濟部智慧財產局員X消費合作社印製 A7 B7 i、發明説明() 下列為本發明之參考資料,在此處合併以茲參考: M. Yoshimaru and T. Yoshie. Effects of substrate on the growth characteristics of silicon oxide films deposited by atmospheric chemical vapor deposition using Si(OC2H5)4and 03, J. Electrochem. Soc. 145, 2847 (1998). K. Kwok, E. Yieh, S. Robles, and B.C. Nhuyen. Surface related phenomena in integrated PECVD/Ozone-TEOS SACVD processes for sub-half micron gap fill:Electrostatic effects, J. Electrochem. Soc. 141 5 2172 (1994). T. Homma, M. Suzuki, and Y. Murao. A fully planarized multilevel interconnection technology using semi-selective tetraethoxysilane-ozone chemical vapor deposition at atmospheric pressure, J. Electrochem. Soc. 140, 3591 (1993). K. Tsukamoto, D. Cheng, H. Komiyama, Y. Nixhimoto, N. Tokumasu, and K. Maeda. Tetraethylorthsilicate vapor treatment for eliminating surface sensitivity in trtraethylorthosilicate/03 atmospheric-pressure chemical vapor deposition, Electrochem. Sol. St. Lett. 2. 24 (1995). J. Schlueter. Trench Warfare: CMP and Shallow Trench Isolation, Semiconductor International, pg. 123-130 (Oct.1999). N. Elbe., Z. Gabric, W. Langheinrich, and B. Nerueither. A new STI Process Based on Selective Oxide Deposition, Symposium on VLSI Technology Digest of Technical Papers, pg. 208-209 (1998). 第22頁 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) ——·裝.........訂.........# (請先閲讀背面之注意事項再填寫本頁) 519692 A7 ---—_____B7____ 五、發明説明() 本說明書提及之所有專利及刊物指出者皆為本項發 明相關之從業人員的技術層次。這些專利及刊物合併於此 以作為參考資料’且每一專利或刊物之,併入皆有其獨立 性,即互不相干。 熟知該項技術者皆能輕易了解本發明内容並依據本 發明方法執行時,可獲到本發明提及之結果、優勢、及本 發明固有之特徵。依據本發明進行修改或更動都可輕易為 熟知該項技術者所達成,但其不脫離本發明精神範圍之 外。熟知該項技術者針對本發明所做之修改及其 匕使用都 屬於本發明精神所界定之專利申請範圍之内。 (請先閲讀背面之注意事項再場寫本頁} 經濟部智慧財產局員工消費合作社印製 頁 23 第 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)

Claims (1)

  1. 519692 六、申請專利範圍 經濟部智慧財產局員工消費合作社印製
    ABCD 1· 一種形成氧化矽膜於一基材上之方法,其中該基材上 有複數個突起特徵結構及複數個溝渠,且該等溝渠形 成於該等突起特徵結構之間,其中該複數個突起特徵 結構包含一上氮化矽表面,而該複數個溝渠包含一下 氧化矽表面,該方法至少包含下列步驟: 以氣相 >儿積方式將該氧化碎層沉積於 Μ %該基材之該 氮化矽及氧化矽表面上;及 在該氣相沉積步驟進行之前預處理該基材而降低 該氧化石夕沉積於該氮化矽區上之沉積速率。 2.如申請專利範圍第丨項所述之方法,其中上述氧化 膜沉積於該氧化矽表面上及該氮化矽上之速率比在 層厚度改變時仍維持定值。 矽 膜 3.如申請專利範圍第丨項所述之方法’其中上述溝渠為 淺溝渠隔離結構之一部份。 如申請專利範圍第1項所述之方法,其中上述氧化矽 膜之沉積時所用處理氣體至少包含臭氧及四乙基矽酸 5.如申請專利範圍第i項所述之方法,其中上述預處理 至少包含下列步驟: 使用一化學化合物接觸該晶圓,其中該化學化合 本紙張尺度適用中國國家標準(CNS)A4規格(21〇x297公變) ---^----------«裝· (請先閲讀背面之注意事項再填寫本頁) 訂 519692 ABCD 申叫專利範圍 組中選 物係由過氧化氫、異丙醇、及丙酮所組成之群 擇出者;及 在空氣中乾燥該晶圓上的化學化合物。 上述化學化 6·如申請專利範圍第5項所述之方法,其中 合物由過氧化氫水溶液組成。 7.如申請專利範圍第4項所述之方法,其中上述氧切 膜之沉積係以選擇性氧化次大氣化學氣 (SELOX SACVD)為之。 ^ 8·如申請專利範圍第1 述之 , 戍,其中該氣相沉積 步驟形成一自我平坦化氧化矽層。 9·如申請專利範圍第5項所述之方法,其中上述化學化 合物至少包含過化氫、異丙醇或丙 10· 一種形成氧切膜於一基材上之方法中該基材上 有複數個突起特徵結構及複數個溝渠,且該等溝渠形 成於該等大起特徵結構之間,其中該複數個突起特徵 π構包3 —上氮化矽表面,而該複數個溝渠包含一下 氧化矽表面,該方法至少包含下列步驟·· 以軋相况積方式將該氧化矽層沉積於該基材之該 氮化石夕及氧化石夕表面上;及 第25頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公爱) 519692 ABCD 六、申請專利範圍 在該氣相; 冗積步驟進行之前以主要由過氧化氫、 異丙醇或丙酮組成之化學化合物預處理該基材。 η·如申請專利範圍第10項所述之方法,其中上述氧化發 膜在該氧化石夕及該氮切上之沉積速率在膜層厚度改 變時仍維持定值。 12·如申請專利範圍第則所述之方法,其中上述溝渠為 一淺溝渠隔離結構之一部份。 13·如申請專利範圍第1〇項所述之方法,其中上述氮化矽 膜之氣相沉積所用之處理氣體至少包含臭氧及四乙基 矽酸鹽。 14.如申請專利範圍第項所述之方法,其中上述化學化 合物由過氧化氫水溶液組成。 15·如申請專利範圍第ι〇項所述之方法,其中上述氮化石夕 膜之氣相沉積所用之處理氣體至少包含臭氧及四乙基 矽酸鹽。 16·如申請專利範圍第ι5項所述之方法,其中上述氧化石夕 膜係以一選擇性氧化次大氣化學氣相沉積法(SEl〇x SACVD)沉積形成, 第26頁 (請先閲讀背面之注意事項再填寫本頁} «裝· 訂· 經濟部智慧財產局員工消費合作社印製
    Μ 9692
    申清專利範圍 17·如申請專利範圍第10項所述之方法,其中上述氧化矽 膜’儿積之沉積係於溫度約400°C下進行。 種形成一淺溝渠隔離結構於一矽基材上的方法,該 石夕基材具有複數個溝渠蝕刻其中,該複數個溝渠界定 有複數個複數個突起區,該方法至少包含下列步驟: 形成一氧化矽層於該基材上及該溝渠内; 形成一氮化矽層於該複數個突起區於該等溝渠 中; 以一化學化合物預處理該基材,其中該化學化合 物主要由過氧化氫、異丙醇或丙酮組成;及 氣相沉積一氧化矽層於該基材上。 19·如申請專利範圍第18項所述之方法,其中上述氧化石夕 膜在該氧化矽及該氮化矽上之沉積速率比在膜厚改變 時仍維持定值。 2〇·如申請專利範圍第18項所述之方法,其中上述化學化 合物由過化氫水溶液組成。 ................«裝.........訂 (請先閱讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 第27頁 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
TW090118691A 2000-07-31 2001-07-31 Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate TW519692B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/629,040 US6541401B1 (en) 2000-07-31 2000-07-31 Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate

Publications (1)

Publication Number Publication Date
TW519692B true TW519692B (en) 2003-02-01

Family

ID=24521341

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090118691A TW519692B (en) 2000-07-31 2001-07-31 Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate

Country Status (6)

Country Link
US (1) US6541401B1 (zh)
EP (1) EP1178528B1 (zh)
JP (1) JP5128033B2 (zh)
KR (1) KR100801363B1 (zh)
AT (1) ATE541305T1 (zh)
TW (1) TW519692B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801363B1 (ko) * 2000-07-31 2008-02-05 어플라이드 머티어리얼스, 인코포레이티드 실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법
CN101989564B (zh) * 2009-07-31 2012-09-26 中芯国际集成电路制造(上海)有限公司 减少浅沟道隔离槽的边角缺陷的方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7069101B1 (en) * 1999-07-29 2006-06-27 Applied Materials, Inc. Computer integrated manufacturing techniques
US6640151B1 (en) * 1999-12-22 2003-10-28 Applied Materials, Inc. Multi-tool control system, method and medium
US7188142B2 (en) 2000-11-30 2007-03-06 Applied Materials, Inc. Dynamic subject information generation in message services of distributed object systems in a semiconductor assembly line facility
US7201936B2 (en) * 2001-06-19 2007-04-10 Applied Materials, Inc. Method of feedback control of sub-atmospheric chemical vapor deposition processes
US7160739B2 (en) * 2001-06-19 2007-01-09 Applied Materials, Inc. Feedback control of a chemical mechanical polishing device providing manipulation of removal rate profiles
US7082345B2 (en) * 2001-06-19 2006-07-25 Applied Materials, Inc. Method, system and medium for process control for the matching of tools, chambers and/or other semiconductor-related entities
US7047099B2 (en) * 2001-06-19 2006-05-16 Applied Materials Inc. Integrating tool, module, and fab level control
US20020192966A1 (en) * 2001-06-19 2002-12-19 Shanmugasundram Arulkumar P. In situ sensor based control of semiconductor processing procedure
US6910947B2 (en) * 2001-06-19 2005-06-28 Applied Materials, Inc. Control of chemical mechanical polishing pad conditioner directional velocity to improve pad life
US7698012B2 (en) * 2001-06-19 2010-04-13 Applied Materials, Inc. Dynamic metrology schemes and sampling schemes for advanced process control in semiconductor processing
US6950716B2 (en) * 2001-08-13 2005-09-27 Applied Materials, Inc. Dynamic control of wafer processing paths in semiconductor manufacturing processes
US6984198B2 (en) * 2001-08-14 2006-01-10 Applied Materials, Inc. Experiment management system, method and medium
US20030037090A1 (en) * 2001-08-14 2003-02-20 Koh Horne L. Tool services layer for providing tool service functions in conjunction with tool functions
DE10143997B4 (de) * 2001-09-07 2006-12-14 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben
AU2003233581A1 (en) * 2002-05-21 2003-12-12 Aviza Technology, Inc Method of depositing an oxide film by chemical vapor deposition
US7668702B2 (en) * 2002-07-19 2010-02-23 Applied Materials, Inc. Method, system and medium for controlling manufacturing process using adaptive models based on empirical data
EP1546828A1 (en) * 2002-08-01 2005-06-29 Applied Materials, Inc. Method, system, and medium for handling misrepresentative metrology data within an advanced process control system
US20040063224A1 (en) * 2002-09-18 2004-04-01 Applied Materials, Inc. Feedback control of a chemical mechanical polishing process for multi-layered films
US7431967B2 (en) * 2002-09-19 2008-10-07 Applied Materials, Inc. Limited thermal budget formation of PMD layers
US7141483B2 (en) * 2002-09-19 2006-11-28 Applied Materials, Inc. Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill
US20070212850A1 (en) * 2002-09-19 2007-09-13 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US7456116B2 (en) 2002-09-19 2008-11-25 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US7335609B2 (en) * 2004-08-27 2008-02-26 Applied Materials, Inc. Gap-fill depositions introducing hydroxyl-containing precursors in the formation of silicon containing dielectric materials
TW556316B (en) * 2002-09-25 2003-10-01 Nanya Technology Corp A method of fabricating a shallow trench isolation with high aspect ratio
WO2004046835A2 (en) 2002-11-15 2004-06-03 Applied Materials, Inc. Method, system and medium for controlling manufacture process having multivariate input parameters
US7333871B2 (en) * 2003-01-21 2008-02-19 Applied Materials, Inc. Automated design and execution of experiments with integrated model creation for semiconductor manufacturing tools
DE10314574B4 (de) * 2003-03-31 2007-06-28 Infineon Technologies Ag Verfahren zur Herstellung einer Grabenisolationsstruktur
US7205228B2 (en) * 2003-06-03 2007-04-17 Applied Materials, Inc. Selective metal encapsulation schemes
US7096085B2 (en) * 2004-05-28 2006-08-22 Applied Materials Process control by distinguishing a white noise component of a process variance
US7642171B2 (en) * 2004-08-04 2010-01-05 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
US20070212847A1 (en) * 2004-08-04 2007-09-13 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
DE102004042459B3 (de) * 2004-08-31 2006-02-09 Infineon Technologies Ag Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis
US7547621B2 (en) * 2006-07-25 2009-06-16 Applied Materials, Inc. LPCVD gate hard mask
JP2009099909A (ja) * 2007-10-19 2009-05-07 Toshiba Corp 半導体装置の製造方法
US20090176368A1 (en) * 2008-01-08 2009-07-09 Nan Wu Manufacturing method for an integrated circuit structure comprising a selectively deposited oxide layer
JP2009182270A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 半導体装置及びその製造方法
US20090194810A1 (en) * 2008-01-31 2009-08-06 Masahiro Kiyotoshi Semiconductor device using element isolation region of trench isolation structure and manufacturing method thereof
CN102856175B (zh) * 2012-09-19 2015-08-19 上海华力微电子有限公司 炉管挡片结构制造方法
JP6060460B2 (ja) * 2012-11-22 2017-01-18 アーゼット・エレクトロニック・マテリアルズ(ルクセンブルグ)ソシエテ・ア・レスポンサビリテ・リミテ シリカ質膜の形成方法及び同方法で形成されたシリカ質膜
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
JP2016025195A (ja) 2014-07-18 2016-02-08 東京エレクトロン株式会社 エッチング方法
JP6494226B2 (ja) * 2014-09-16 2019-04-03 東京エレクトロン株式会社 エッチング方法
CN107660277B (zh) 2015-04-13 2020-12-29 东京毅力科创株式会社 用于对衬底进行平坦化的系统和方法
WO2016209570A1 (en) * 2015-06-26 2016-12-29 Applied Materials, Inc. Selective deposition of silicon oxide films
WO2018031926A1 (en) * 2016-08-11 2018-02-15 Tokyo Electron Limited Method for etch-based planarization of a substrate
US11211272B2 (en) 2019-09-25 2021-12-28 Micron Technology, Inc. Contaminant detection tools and related methods

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5190792A (en) * 1989-09-27 1993-03-02 International Business Machines Corporation High-throughput, low-temperature process for depositing oxides
JPH0779127B2 (ja) * 1989-12-27 1995-08-23 株式会社半導体プロセス研究所 半導体装置の製造方法
JP2812599B2 (ja) * 1992-02-06 1998-10-22 シャープ株式会社 半導体装置の製造方法
EP0560617A3 (en) * 1992-03-13 1993-11-24 Kawasaki Steel Co Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same
JPH06283523A (ja) * 1993-03-26 1994-10-07 Kawasaki Steel Corp 半導体装置の製造方法
JPH06283506A (ja) * 1993-03-26 1994-10-07 Kawasaki Steel Corp 半導体装置の製造方法
JPH0945687A (ja) * 1995-07-26 1997-02-14 Ricoh Co Ltd 基板表面の平坦化方法
KR0179554B1 (ko) * 1995-11-30 1999-04-15 김주용 반도체 소자의 소자분리절연막 형성방법
JPH1022284A (ja) * 1996-06-28 1998-01-23 Toshiba Corp 半導体装置及びその製造方法
DE19629766C2 (de) * 1996-07-23 2002-06-27 Infineon Technologies Ag Herstellverfahren von Shallow-Trench-Isolationsbereiche in einem Substrat
JPH10294311A (ja) * 1997-04-18 1998-11-04 Matsushita Electron Corp 半導体装置の製造方法
KR100546265B1 (ko) * 1997-08-27 2006-03-23 삼성전자주식회사 다결정실리콘박막트랜지스터의제조방법
JP3315907B2 (ja) * 1997-10-24 2002-08-19 松下電器産業株式会社 半導体装置の製造方法
JP2953447B2 (ja) * 1997-11-14 1999-09-27 日本電気株式会社 溝分離型半導体装置の製造方法
US6413583B1 (en) * 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
JP2000068367A (ja) * 1998-08-19 2000-03-03 Hitachi Ltd 半導体集積回路装置の製造方法
KR100297737B1 (ko) * 1998-09-24 2001-11-01 윤종용 반도체소자의 트렌치 소자 분리 방법
US6235354B1 (en) * 1999-11-01 2001-05-22 United Microelectronics Corp. Method of forming a level silicon oxide layer on two regions of different heights on a semiconductor wafer
US6541401B1 (en) * 2000-07-31 2003-04-01 Applied Materials, Inc. Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801363B1 (ko) * 2000-07-31 2008-02-05 어플라이드 머티어리얼스, 인코포레이티드 실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법
CN101989564B (zh) * 2009-07-31 2012-09-26 中芯国际集成电路制造(上海)有限公司 减少浅沟道隔离槽的边角缺陷的方法

Also Published As

Publication number Publication date
KR20020019877A (ko) 2002-03-13
ATE541305T1 (de) 2012-01-15
EP1178528B1 (en) 2012-01-11
JP5128033B2 (ja) 2013-01-23
EP1178528A3 (en) 2010-04-28
EP1178528A2 (en) 2002-02-06
US6541401B1 (en) 2003-04-01
JP2002151510A (ja) 2002-05-24
KR100801363B1 (ko) 2008-02-05

Similar Documents

Publication Publication Date Title
TW519692B (en) Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate
US6180490B1 (en) Method of filling shallow trenches
US6949447B2 (en) Method for fabricating isolation layer in semiconductor device
JP2002151510A5 (zh)
US20010006839A1 (en) Method for manufacturing shallow trench isolation in semiconductor device
US6372672B1 (en) Method of forming a silicon nitride layer in a semiconductor device
US20050035426A1 (en) Isolation structure with nitrogen-containing liner and methods of manufacture
US8563413B2 (en) Semiconductor device with buried gate and method for fabricating the same
KR100295782B1 (ko) 얕은 트렌치 소자분리 방법
US20050023634A1 (en) Method of fabricating shallow trench isolation structure and microelectronic device having the structure
TWI579923B (zh) 半導體元件之溝槽結構及其製造方法
US6235608B1 (en) STI process by method of in-situ multilayer dielectric deposition
TW454256B (en) Manufacturing method of the dielectric layer in the semiconductor devices by using etching stop layer
TW418489B (en) Manufacturing method of shallow trench isolation
TW471072B (en) Method for improving quality of dielectric layer and semiconductor device
TW200421526A (en) Method of reducing trench aspect ratio
US6727160B1 (en) Method of forming a shallow trench isolation structure
Xia et al. High temperature subatmospheric chemical vapor deposited undoped silicate glass: A solution for next generation shallow trench isolation
JP2006147896A (ja) 薄膜の製造方法および半導体装置の製造方法
KR100334245B1 (ko) 소자분리영역의 형성 방법
US10325863B2 (en) Semiconductor device and method for manufacturing same
KR100639886B1 (ko) 반도체 소자의 갭 필을 이용하는 유에스지 증착 방법
KR100321174B1 (ko) 반도체장치의 소자분리막 형성방법
TW414944B (en) A method for forming planar silicon oxide layer on semiconductor chip
TWI322457B (en) Method for manufacturing shallow trench isolation structure and semiconductor structure

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent