KR100482164B1 - 폴리실리콘 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명에서는, 절연 기판 상에 비정질 실리콘층을 증착하는 단계와; 상기 비정질 실리콘층을 소정의 결정화 방법에 의해 결정립 및 결정립계로 이루어진 폴리실리콘층으로 형성하는 단계와; 상기 폴리실리콘층의 결정립 및 결정립계의 두께치가 서로 대응되는 값을 갖도록 불산(HF) 및 과산화수소(H202)로 이루어진 에천트(etchant)를 이용하여 상기 폴리실리콘층을 표면처리하는 단계와; 상기 표면처리된 폴리실리콘층을 패터닝하여 반도체층으로 형성하는 단계를 포함하는 폴리실리콘 박막트랜지스터 소자의 제조방법을 제공함으로써, 첫째, 상기 에천트의 한 조성물을 이루는 과산화수소에 의해 인위적인 산화막을 형성하는 방법으로 폴리실리콘층의 과다식각을 방지할 수 있어, 공정마진을 넓힐 수 있고, 둘째, 소자 신뢰성 저하없이 결정립계의 힐락을 제거하여, 소자 특성을 효과적으로 향상시킬 수 있는 장점을 가진다.
Description
본 발명은 전자관련기기용 박막트랜지스터 소자에 관한 것이며, 특히 폴리실리콘 박막트랜지스터 소자의 제조방법에 관한 것이다.
일반적으로, 박막트랜지스터(Thin Film Transistor ; 이하, TFT라고 칭함)를 구성하는 요소중 활성층(Active layer)인 반도체층은 비정질 실리콘을 사용하거나, 다결정 고체인 폴리실리콘을 사용한다.
이때, 스위칭 소자의 반도체층을 수소를 포함한 비정질 실리콘을 사용할 경우에 특히 빛에 노출된다면 광전변환에 의해 광전하(photo current)가 발생하여 스위칭 소자의 동작에 치명적인 오프상태에서의 누설전류로써 작용을 하게 된다.
그러나, 반도체층이 빛에 노출되지 않도록 하여도 비정질 실리콘 특유의 비 주기적 격자특성인 댕글링 본드(Dangling bond)와 같은 결함(defect)가 많이 형성되고 전자의 흐름이 원활하지 못하여 소자의 동작특성이 좋지 않다.
이에 반해 상기 비정질 실리콘에 비해 표면에 결함이 적은 폴리실리콘을 반도체층으로 사용할 경우 박막트랜지스터의 동작속도는 상기 비정질 실리콘의 반도체층에 비해 약 100 ∼200 배 빠르다.
이러한 폴리실리콘층을 반도체층으로 사용한 스위칭 박막트랜지스터는 굉장히 빠른 동작특성을 보임으로 외부의 고속구동 집적회로와 연동하여 충분히 동작할 수 있음으로 대면적의 액정표시소자와 같은 실시간의 화상정보를 표시하는 장치에 알맞은 스위치 소자가 될 것이다.
이러한 폴리실리콘층은 일반적으로 비정질 실리콘을 레이저로 결정화하여 형성하며, 결정립(grain)과 결정립 간의 경계부에 위치하는 결정립계(grain boundary)로 구성된다.
도 1a 내지 1d는 일반적인 비정질 실리콘을 이용한 결정화 공정 단계를 단계별로 나타낸 단면도이다.
도 1a는, 절연 기판(10) 상에 버퍼층(12), 비정질 상태의 실리콘층(14)을 차례대로 증착하는 단계와, 실리콘층(14)에 레이저 에너지를 조사하는 단계이다.
이때, 상기 레이저 에너지 밀도는 완전용융 근접영역(near-complete melting regime)에 해당하는 에너지 밀도 영역대에서 선택된다.
도 1b는, 상기 완전용융 근접영역대의 에너지 밀도를 가지는 레이저 조사에 의해 버퍼층(12)과 근접한 영역까지 비정질 상태의 실리콘층(14)이 용융되어 용융상태의 실리콘층(16)으로 바뀌고, 상기 실리콘층(16)과 버퍼층(12) 사이의 계면에 고체 씨드(18 ; solid seed)가 존재하게 된다.
도 1c는, 상기 고체 씨드(상기 도 1b의 18)를 핵으로 이용하여, 화살표 방향으로 측면 성장(lateral growth) 방식에 의해 결정립(20a)으로 성장하는 단계이고, 도 1d는 조대한 결정립(20a)과 결정립(20a)의 경계부에 위치하는 결정립계(20b)를 가지는 폴리실리콘층(20)을 완성하는 단계이다.
이러한 폴리실리콘층(20)의 형성 단계에서는, 용융된 실리콘이 고체 실리콘으로 상변태(phase transformation)를 일으키는 과정에서 부피 팽창이 이루어져, 이러한 부피 팽창에 의해 결정립계(18b)가 표면으로 솟아오르는 일종의 힐락 영역(I ; hillock)이 형성되게 된다.
이로 인해, 전술한 결정화 공정을 거쳐 제작된 폴리실리콘층(20)을 박막트랜지스터 소자의 반도체층으로 이용시, 상기 반도체층 상부에 절연막을 형성하고, 상기 절연막에 반도체층의 양측부를 노출시키는 콘택홀 형성을 위한 식각 공정에서, 상기 폴리실리콘의 불규칙한 힐락 영역이 단차로 작용하여 공정 신뢰성과 재현성이 떨어지고, 또한 소자 신뢰성이 떨어지는 문제점이 있다.
좀 더 상세히 설명하면, 상기 결정립계의 힐락은 전자의 흐름을 방해하는 트랩 준위(trap level)가 되어 반도체층에서 전류의 손실이 발생하게 되고, 또한 이러한 반도체층 상에 절연막을 형성하게 된다면 폴리실리콘 위에 형성된 절연막의 두께는 일정하지 않게 형성된다.
따라서, 상기 절연막의 부분 중 얇게 증착된 부분은 작은 전류값에도 쉽게 절연파괴를 일으킬 것이고, 결과적으로 소자 내에서 단락(short)가 발생하여 소자가 파괴되는 원인이 된다.
또한, 상기 절연막을 얇게 형성할 경우 상기 폴리실리콘층의 힐락 영역에는 절연물질이 증착되지 않게 되고, 이러한 상황에서 전류를 흘려 준다면 소자의 전기적인 파괴는 쉽게 예상할 수 있다.
더욱이, 전술한 힐락 영역이 존재하는 폴리실리콘 박막트랜지스터 소자를 포함하여 패널 제작시에 줄무늬 형태의 화질 불량이 나타나는 문제점이 있었다.
상기 문제점을 해결하기 위하여, 본 발명에서는 폴리실리콘의 결정립계 부분의 힐락을 제거하여 소자 특성을 개선하고, 공정 신뢰성을 높일 수 있는 폴리실리콘 박막트랜지스터 소자의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 또 다른 목적은, 공정 마진을 넓히고 결정립계 이외 다른 부분에 결함을 주지 않는 에천트를 선택하여, 전술한 힐락을 제거하고자 하는 것이다.
이를 위하여, 본 발명에서는 불산(HF) 및 과산화수소(H202)로 이루어진 에천트를 이용하여, 폴리실리콘의 힐락을 소자 신뢰성 저하없이 제거하고자 한다.
전술한 불산은 절연막과 폴리실리콘층 간의 계면특성 향상을 위해 폴리실리콘 표면에 생성되는 자연 산화막(native oxide)을 제거하는데에 주로 사용되고 있는데, 불산 만을 사용할 때에는 결정립계 뿐만 아니라 결정립의 취약한 부분에 쉽게 결함을 주어 소자 특성을 열화시키기 때문에 불산에 실리콘층의 표면을 산화시킬 수 있는 질산(HNO3), 염산(HCl) 등의 혼합 용액으로 이루어진 에천트가 사용되고 있다.
이러한 에천트 용액들은 반도체 공정에 통상적으로 이용되고 있는데, 이러한 에천트 물질 들을 결정립계를 적게 포함하는 단결정 실리콘 박막트랜지스터 소자에 이용시에는 별 문제가 없으나, 다수 개의 결정립계의 구성으로 힐락 빈도가 높은 폴리실리콘을 사용하는 레이저 기술에서는 적용하기가 쉽지 않은 문제점이 있다.
더욱이, 기존의 결정질 실리콘의 평탄화를 위해 사용하는 에천트에 의하면, 폴리실리콘의 힐락 부분외의 취약한 부분으로도 에천트가 침투되어, 베이스 기판인 글래스까지 부식시키는 단점이 있었다.
더욱이, 질산, 염산 용액은 실리콘에 결함을 쉽게 주기 때문에, 이를 방지할 목적으로 에천트 내 이들 물질의 농도를 많이 낮추게 되면, 오히려 원래의 목적인 힐락 문제를 해결하기가 쉽지 않기 때문에, 불산에 첨가되는 질산 또는 염산의 양은 힐락문제와 서로 트레이트-오프(trade off) 관계를 가지게 된다.
이와 비교해서, 과산화수소를 포함하는 불산 용액을 에천트로 이용하게 되면, 과산화수소의 산화 작용에 의해 폴리실리콘층 표면에 인위적인 산화막을 형성하는 제 1 단계와, 상기 불산에 의해 전술한 산화막을 제거하는 제 2 단계를 포함하여, 폴리실리콘층의 평탄화 특성을 향상시키고자 한다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는, 절연 기판 상에 비정질 실리콘층을 증착하는 단계와; 상기 비정질 실리콘층을 소정의 결정화 방법에 의해 결정립 및 결정립계로 이루어진 폴리실리콘층으로 형성하는 단계와; 상기 폴리실리콘층의 결정립 및 결정립계의 두께치가 서로 대응되는 값을 갖도록 불산(HF) 및 과산화수소(H202)로 이루어진 에천트(etchant)를 이용하여 상기 폴리실리콘층을 표면처리하는 단계와; 상기 표면처리된 폴리실리콘층을 패터닝하여 반도체층으로 형성하는 단계를 포함하는 폴리실리콘 박막트랜지스터 소자의 제조방법을 제공한다.
상기 폴리실리콘층으로 형성하는 단계에서, 상기 결정립계에는 표면이 융기된 힐락(hillock)이 형성되며, 상기 힐락 영역은 산화물질로 이루어지고, 상기 폴리실리콘층의 표면처리 단계는, 상기 과산화수소의 작용에 의해 폴리실리콘층 상부에 상기 힐락 영역과 대응되는 두께의 인위적인 산화막을 형성하는 단계와, 상기 불산의 작용에 의해 상기 힐락 영역의 산화 물질 및 인위적인 산화막을 제거하는 단계를 포함하며, 상기 불산의 농도는 1 ~ 5 %이고, 상기 과산화수소의 농도는 2 ~ 6 %이며, 상기 불산 및 과산화수소의 함량비는 1 : 1 인 것을 특징으로 하고, 상기 에천트에는 DI 워터(deionized water)를 더욱 포함한다.
그리고, 상기 반도체층을 형성하는 단계 다음에는, 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계를 더욱 포함하며, 상기 폴리실리콘층의 결정화 방법은 레이저 에너지를 이용하는 레이저 결정화 방법에 의해 이루어지는 것을 특징으로 한다.
본 발명의 제 2 특징에서는, 비정질 실리콘을 이용한 결정화 방법에 의해 결정립 및 결정립계로 이루어진 폴리실리콘층의 결정립계에서의 힐락을 제거하는데 이용되는 불산 및 과산화수소로 이루어지고, 상기 불산의 농도는 1 ~ 5 %이고, 상기 과산화수소의 농도는 2 ~ 6 %이며, 상기 불산 및 과산화수소의 함량비는 1 : 1 인 것을 특징으로 하며, 상기 에천트에는 DI 워터(deionized water)를 더욱 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
도 2a 내지 2b는 본 발명에 따른 폴리실리콘층의 평탄화 공정을 단계별로 나타낸 도면으로서, 폴리실리콘층의 결정화 공정은 상기 도 1a 내지 1d 공정을 동일하게 적용할 수 있으므로 생략한다.
도 2a에서는, 절연 기판(110) 상에 버퍼층(112)이 형성되어 있고, 버퍼층(112) 상부에는 결정립(120a)과 결정립(120a)간의 경계부를 이루는 결정립계(120b)로 이루어진 폴리실리콘층(120)이 형성되어 있다.
상기 버퍼층(112)을 이루는 물질은 절연물질에서 선택되고, 바람직하게는 실리콘 질화막(SiNx), 실리콘 산화막(Si02) 중 어느 하나에서 선택하는 것이다.
한 예로, 상기 폴리실리콘층(120)은 비정질 실리콘 물질을 이용하여 레이저 에너지를 이용한 열처리 방법인 레이저 결정화 공정에 의해 형성될 수 있다.
이 단계에서, 상기 폴리실리콘층(120)에는 결정화 과정에서의 상변태에 의해 결정립계(120b) 지점에서 힐락 영역(II)을 가진다.
도 2b에서는, 불산 : 과산화수소로 이루어진 에천트를 이용하여 상기 폴리실리콘층(120)의 표면 처리를 하는 단계이다.
상기 에천트 내 불산의 농도는 1 ~ 5 %이고, 과산화수소의 농도는 2 ~ 6 %이며, 불산 : 과산화수소의 함량비는 1 : 1로 하는 것이 바람직하다.
상기 에천트 내 과산화수소는 폴리실리콘층(120) 표면에 인위적으로 산화막을 형성하고, 상기 불산은 과산화수소에 의해 형성된 산화막을 제거하는 역할을 하는데, 이때 상기 힐락 영역(II)은 결정화 과정에서의 불순물이 밀집됨에 따라 자연 산화막으로 이루어지므로, 전술한 과산화수소에 의해 형성된 인위적인 산화막과 힐락 영역(II)에 존재하는 자연 산화막은 불산에 의해 동시에 제거되어, 상기 폴리실리콘층(120)의 평탄화 특성을 향상시킬 수 있다.
즉, 기존의 결정질 실리콘층의 평탄화 특성을 위해 이용되었던 에천트에 의하면, 실리콘의 취약한 영역만을 집중적으로 식각처리하여 힐락 부분외에 베이스 기판을 이루는 글래스까지 부식되는 단점이 있었으나, 본 발명에 따른 에천트는 과산화수소로 인위적인 산화막을 형성한 다음, 불산에 의해 산화막을 제거하는 방법으로 실리콘층을 평탄화시키기 때문에, 폴리실리콘과 같이 다수의 힐락이 존재하는 실리콘층에 안정적으로 적용할 수 있다.
또한, 상기 에천트에는 DI 워터를 더욱 포함한다.
도 3a 및 3b는 본 발명에 따른 불산 : 과산화수소로 이루어진 에천트에 의해 폴리실리콘의 힐락을 제거하는 공정을 메커니즘에 따라 단계별로 나타낸 도면이다.
도 3a에서, 결정립(150a)과 결정립계(150b)로 이루어진 폴리실리콘층(150)에 있어서, 상기 폴리실리콘층(150)의 결정화 공정에서는 결정립(150a)의 측면성장 과정에서 불순물이 결정립계(150b)에 집중됨에 따라, 불순물에 의해 결정립계(150b)의 힐락 영역(III)은 실질적으로 자연적인 산화물질로 이루어진 제 1 산화물질막(152a)로 이루어진다.
상기 폴리실리콘층(150)을 불산 : 과산화수소로 이루어진 에천트로 습식식각함에 있어서, 1차적으로는 상기 에천트의 과산화수소에 의해 상기 폴리실리콘층(150) 상부에 인위적인 산화물질로 이루어진 제 2 산화물질막(152b)이 형성되어, 상기 제 1, 2 산화물질막(152a, 152b)은 서로 대응되는 두께치를 가지는 산화막(152)을 이룬다.
도 3b는, 2차적으로 상기 에천트의 불산 작용에 의해 상기 도 3a에 생성된 산화막(152)을 제거하여, 결론적으로 결정립(150a)에서의 폴리실리콘층(150)의 제 1 두께(d1)와, 결정립계(150b)에서의 폴리실리콘층(150)의 제 2 두께(d2)는 서로 대응되는 값을 가지게 된다.
도 4는 본 발명에 따른 폴리실리콘 박막트랜지스터 소자에 대한 단면도로서, 탑게이트형 박막트랜지스터 소자를 일 예로 하여 도시하였다.
도시한 바와 같이, 절연 기판(210) 상에 버퍼층(212)이 형성되어 있고, 버퍼층(212) 상부에는 활성 영역(IV)과, 활성 영역(IV)의 양측 주변부인 소스 영역(V) 및 드레인 영역(VI)을 이루는 반도체층(214)이 형성되어 있으며, 반도체층(214) 상부의 활성 영역(IV)에는 게이트 절연막(216), 게이트 전극(218)이 차례대로 형성되어 있고, 게이트 전극(218)을 덮는 영역에는 반도체층(214)의 소스 영역(V) 및 드레인 영역(VI)을 각각 노출시키는 제 1, 2 콘택홀(220, 222)을 가지는 층간절연막(224)이 형성되어 있으며, 층간절연막(224) 상부에는 서로 일정간격 이격되게 위치하며, 상기 제 1 콘택홀(220)을 통해 반도체층(214)의 소스 영역(V)과 접촉되는 소스 전극(226) 및 제 2 콘택홀(222)을 통해 반도체층(214)의 드레인 영역(VI)과 접촉되는 드레인 전극(228)이 형성되어 있다. 상기 반도체층(214), 게이트 전극(218), 소스 전극(226) 및 드레인 전극(228)은 박막트랜지스터(T)를 이루고, 박막트랜지스터(T)를 덮는 영역에는, 박막트랜지스터(T)를 외부 충격으로부터 보호하고, 수분 흡수를 차단하는 보호층(230)이 형성되어 있다.
한 예로, 상기 반도체층(214)의 소스 영역(V) 및 드레인 영역(VI)은, 상기 반도체층(214)의 중앙부에 형성된 상기 게이트 절연막(216) 및 게이트 전극(218)을 마스크로 이용하여, 상기 반도체층(214)의 노출된 양측부를 불순물 처리하는 방법에 의해 형성된다.
도면으로 제시하지는 않았지만, 상기 박막트랜지스터(T)가 화소용 박막트랜지스터에 해당될 경우, 상기 보호층(230)은 드레인 전극(228)을 일부 노출시키는 드레인 콘택홀이 형성되고, 보호층(230) 상부에는 드레인 콘택홀을 통해 드레인 전극(228)과 연결되는 화소 전극이 형성된다.
본 발명은 상기 실시예로 한정하지 않으며, 본 발명의 취지에 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
한 예로, 본 발명에 따른 불산 : 과산화수소로 이루어진 에천트에 의해 표면 처리된 반도체층을 포함하는 박막트랜지스터 소자는 액정표시장치외에도 유기전계발광 소자(Organic Electroluminescent Device), 엑스레이 디텍터(X-ray detector)와 같이 박막트랜지스터 소자가 이용되는 전자관련 기기에 폭넓게 적용할 수 있다.
이와 같이, 본 발명에 따른 불산 : 과산화수소로 이루어진 에천트를 이용하여, 평탄화 특성이 향상된 폴리실리콘 박막트랜지스터 소자의 제조방법에 의하면, 다음과 같은 효과를 가진다.
첫째, 상기 에천트의 한 조성물을 이루는 과산화수소에 의해 인위적인 산화막을 형성하는 방법으로 폴리실리콘층의 과다식각을 방지할 수 있어, 공정마진을 넓힐 수 있다.
둘째, 소자 신뢰성 저하없이 결정립계의 힐락을 제거하여, 소자 특성을 효과적으로 향상시킬 수 있다.
도 1a 내지 1d는 일반적인 비정질 실리콘을 이용한 결정화 공정 단계를 단계별로 나타낸 단면도.
도 2a 내지 2b는 본 발명에 따른 폴리실리콘층의 평탄화 공정을 단계별로 나타낸 도면.
도 3a 및 3b는 본 발명에 따른 불산 : 과산화수소로 이루어진 에천트에 의해 폴리실리콘의 힐락을 제거하는 공정을 메커니즘에 따라 단계별로 나타낸 도면.
도 4는 본 발명에 따른 폴리실리콘 박막트랜지스터 소자에 대한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 절연 기판 150a : 결정립
150b : 결정립계 150 : 폴리실리콘층
152a : 제 1 산화물질막 152b : 제 2 산화물질막
152 : 산화막
Claims (9)
- 절연 기판 상에 비정질 실리콘층을 증착하는 단계와;상기 비정질 실리콘층을 소정의 결정화 방법에 의해 결정립 및 결정립계로 이루어진 폴리실리콘층으로 형성하는 단계와;상기 폴리실리콘층의 결정립 및 결정립계의 두께치가 서로 대응되는 값을 갖도록 불산(HF) 및 과산화수소(H202)로 이루어진 에천트(etchant)를 이용하여 상기 폴리실리콘층을 표면처리하는 단계와;상기 표면처리된 폴리실리콘층을 패터닝하여 반도체층으로 형성하는 단계를 포함하는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘층으로 형성하는 단계에서, 상기 결정립계에는 표면이 융기된 힐락(hillock)이 형성되며, 상기 힐락 영역은 산화물질로 이루어지고, 상기 폴리실리콘층의 표면처리 단계는, 상기 과산화수소의 작용에 의해 폴리실리콘층 상부에 상기 힐락 영역과 대응되는 두께의 인위적인 산화막을 형성하는 단계와, 상기 불산의 작용에 의해 상기 힐락 영역의 산화 물질 및 인위적인 산화막을 제거하는 단계를 포함하는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 불산의 농도는 1 ~ 5 %이고, 상기 과산화수소의 농도는 2 ~ 6 %이며, 상기 불산 및 과산화수소의 함량비는 1 : 1 인 것을 특징으로 하는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 에천트에는 DI 워터(deionized water)를 더욱 포함하는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체층을 형성하는 단계 다음에는, 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계를 더욱 포함하는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘층의 결정화 방법은 레이저 에너지를 이용하는 레이저 결정화 방법에 의해 이루어지는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 비정질 실리콘을 이용한 결정화 방법에 의해 결정립 및 결정립계로 이루어진 폴리실리콘층의 결정립계에서의 힐락을 제거하는데 이용되는 불산 및 과산화수소로 이루어진 폴리실리콘층의 표면 처리용 에천트.
- 제 7 항에 있어서,상기 불산의 농도는 1 ~ 5 %이고, 상기 과산화수소의 농도는 2 ~ 6 %이며, 상기 불산 및 과산화수소의 함량비는 1 : 1 인 것을 특징으로 하는 폴리실리콘층의 표면 처리용 에천트.
- 제 7 항에 있어서,상기 에천트에는 DI 워터(deionized water)를 더욱 포함하는 폴리실리콘층의 표면 처리용 에천트.
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