KR19990012976A - 저온처리로 안정화되는 금속 산화막으로 구성된 완충막을구비하는 집적 회로 장치 및 그 제조방법 - Google Patents

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Abstract

저온 처리로 안정화되는 금속 산화막으로 구성된 완충막을 포함하는 반도체 집적 회로 장치에 대해 개시한다. 상기 금속 산화막으로는 알루미늄 산화막이 사용된다. 상기 금속 산화막으로 구성된 완충막은 고유전체 물질을 포함하는 막과 절연막 사이에 형성되어 고유전체 물질을 포함하는 막과 절연막간의 상호작용을 방지한다. 또한 상기 금속 산화막으로 이루어진 완충막은 금속막과 실리콘을 포함하는 막 사이에 형성되어 장벽막으로 작용한다. 상기 반도체 집적 회로 장치를 제조하는데 적합한 방법 또한 제공된다.

Description

저온처리로 안정화되는 금속 산화막으로 구성된 완충막을 구비하는 집적 회로 장치 및 그 제조 방법
본 발명은 마이크로 전자 공학 분야에 관련된 것으로, 특히 저온 처리로 안정화되는 금속 산화막으로 구성된 완충막을 구비하는 집적 회로 장치 및 그 제조방법에 관한 것이다.
DRAM 소자에서 정보는 메모리 셀 커패시터에 전하의 형태로 저장된다. 이 저장된 전하는 시간이 지나면서 여러 경로를 통해 소실된다. 따라서 주기적으로 정보를 재생시키는 리프레쉬(refresh)동작이 필요하다. 이러한 리프레쉬 동작간의 간격을 리프레쉬 타임이라고 한다. 이러한 리프레쉬 타임은 커패시터의 용량을 증가시켜 메모리 셀 커패시터에 의해 저장되는 전하량(Q)을 증가시킴으로써 개선할 수 있다.
커패시터의 용량을 증가시키기 위한 방법으로 널리 사용되는 방법중의 하나가 고유전율의 강유전체 물질 또는 고유전율의 상유전체 물질(이하 이들 물질을 고유전체 물질이라 함)을 커패시터의 유전막으로 사용하는 방법이 있다. 고유전체막을 유전막으로 포함하는 커패시터의 전 표면에는 후속 공정에서 형성되는 금속 배선 등과의 절연을 목적으로 하는 층간 절연막, 예컨대 실리콘 산화막등이 형성되게 된다. 그러나 실리콘 산화막을 고유전체막과 직접 접촉시키게 되면 양자간의 반응에 의해 커패시터의 특성이 열화되고 전극물질과 접촉하는 실리콘 산화막내에 크랙이 발생한다. 이러한 문제점을 방지하고 후속 공정시 고유전체막을 이루고 있는 물질들이 휘발되어 확산되거나 수소가 고유전체막으로 침투하는 것을 방지하기 위하여, 고유전체막과 백금 전극으로 이루어진 커패시터와 층간 절연막인 실리콘 산화막 사이에 TiO2막등을 완충막으로 형성한 구조 및 그 제조방법이 미국 특허 번호 제 5,212,620에 개시되어 있다.
상기 미국 특허에 따르면 티타늄(Ti)막을 형성한 후, 산소분위기하에서 650℃로 열처리함으로써 티타늄 산화막(TiO2)을 형성한다. 티타늄 산화막은 650℃ 이상으로 열처리해야만 완충막으로서 충분한 기능을 수행할 수 있게된다. 만약 650℃ 이하로 열처리를 하게 되면 티타늄막이 티타늄 산화막으로 완전히 산화되는 것이 아니라 TiO 또는 TiOx등으로 불완전하게 산화되기 때문이다. 불완전 산화된 완충막은 비저항값이 낮기 때문에 커패시터의 상, 하부 전극간에 누설 전류가 증가하게 된다. 또한 티타늄 산화막은 스퍼터링에 의해 형성하므로 단차 피복력이 낮고 일정 두께 이상으로 형성하여야만 하는 제한 조건이 따른다.
그런데 콘택 플러그와 커패시터 하부 전극간의 충분한 콘택 저항을 확보하기 위해서는 커패시터 형성 이후의 공정을 600℃ 이하의 저온에서 실시할 것이 요구된다. 일례로서, 600℃ 이상의 고온 처리를 하게되면 하부 전극을 구성하는 물질이 콘택 플러그로 확산되는 것을 방지하기 위하여 형성한 장벽 금속막의 막질이 변화하여서 확산방지막으로서의 기능을 제대로 수행하지 못하게 된다.
따라서, 650℃이상의 고온 열처리를 요구하는 티타늄 산화막은 저온 열처리가 절실히 요구되는 고집적화된 집적 회로 장치에 부적합하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해결하기 위하여 저온 처리로 안정화되는 금속 산화막으로 이루어진 완충막을 구비하는 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 기술적 과제는 상기 집적 회로 장치를 제조하는데 적합한 제조방법을 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 집적 회로 장치의 단면도를 나타낸다.
도 2 는 본 발명의 제2 실시예에 따른 집적 회로 장치의 단면도를 나타낸다.
도 3 은 본 발명의 제3 실시예에 따른 집적 회로 장치의 단면도를 나타낸다.
도 4는 본 발명의 제4 실시예에 따른 스위칭 소자의 단면도를 나타낸다.
도 5 내지 도 7 은 본 발명의 제1 실시예에 따른 집적 회로 장치의 제조방법을 설명하기 위한 제조 공정 중간 단계 구조물들의 단면도를 나타낸다.
도 8 내지 도 11은 본 발명의 제2 실시예에 따른 집적 회로 장치의 제조 방법을 설명하기 위한 제조 공정 중간 단계 구조물들의 단면도를 나타낸다.
도 12 내지 도 14는 본 발명의 제4 실시예에 따른 스위칭 소자의 제조 방법을 설명하기 위한 제조 공정 중간 단계 구조물들의 단면도를 나타낸다.
도 15a 내지 도 15c는 알루미늄 산화막 증착 후에 측정한 분극 특성을 나타내는 그래프들이다.
도 16a 내지 도 16b 어닐링 후에 측정한 분극 특성을 나타내는 그래프들이다.
도 17은 알루미늄 산화막 형성 조건에 따른 잔류 분극 값을 나타내는 그래프이다.
도 18은 알루미늄 산화막 형성 조건에 따른 누설 전류 값을 나타내는 그래프이다.
도 19는 실리콘 산화막 증착 후 측정한 잔류 분극 값을 나타내는 그래프이다.
도 20은 실리콘 산화막 증착 후 측정한 누설 전류 값을 나타내는 그래프이다.
도 21은 NH3플라즈마 처리 전과 후에 측정한 분극 특성을 나타내는 그래프이다.
도 22는 알루미늄 산화막 어닐링 후에 측정한 BST 커패시터의 커패시턴스를 나타내는 그래프이다.
도 23은 알루미늄 산화막 어닐링 후에 측정한 BST 커패시터의 누설 전류를 나타내는 그래프이다.
본 발명에 따르면, 상기 기술적 과제는, 600℃ 이하의 저온 처리로 안정화되는 금속 산화막으로 이루어지고, 고유전체막을 포함하는 막과 절연막 사이에 형성되어 고유전체막을 포함하는 막과 절연막간의 상호작용을 방지하는 완충막을 포함하는 반도체 집적 회로 장치에 의해 달성된다.
상기 목적을 달성하기 위한 본 발명에 의한 집적 회로 장치에서는 반도체 기판위에 절연된 제1 금속막 패턴, 고유전체막 패턴 및 제2 금속막 패턴을 포함한다. 상기 제1 금속막 패턴, 고유전체막 패턴 및 제2 금속막 패턴의 표면에 600℃ 이하의 저온 처리로 안정화되는 금속 산화막으로 이루어진 완충막을 구비하며, 상기 완충막위에는 절연막을 구비한다.
본 발명에 있어서, 상기 600℃ 이하의 저온 처리로 안정화되는 금속 산화막은 알루미늄 산화막인 것이 바람직하며, 40Å 내지 300Å 두께로 ALD방식에 의해 형성되는 것이 바람직하다.
그리고 상기 제1 금속막 패턴의 하부에 도전성 플러그가 형성된 절연막을 더 구비할 수 있다. 또한, 제1 금속막 패턴과 도전성 플러그 사이에 장벽막을 더 구비할 수 있으며, 장벽 금속막은 알루미늄 산화막으로 이루어지는 것이 바람직하다.
상기 고유전체막은 PZT, BaTiO3, PbTiO3, STO 및 BST으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 막이고, 상기 절연막은 실리콘을 포함하는 산화막으로 특히, 실리콘 산화막, BPSG막 및 PSG막으로 이루어진 그룹에서 선택된 어느 하나인 것이 바람직하다. 상기 제1 및 제2 금속막 패턴은 백금(Pt), 루테늄(Ru) 이리듐(Ir) 및 팔라듐(Pd)으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의하면, 반도체 기판위에 600℃ 이하의 저온 처리로 안정화되는 금속 산화막이 형성된다. 상기 금속 산화막위에 고유전체막 패턴을 포함하는 도전막 패턴이 형성된다.
본 실시예에 있어서, 상기 도전막 패턴은 제1 금속막 패턴, 고유전체막 패턴, 제2 금속막 패턴이 차례대로 적층되어 형성되는 것이 바람직하며, 상기 제1 금속막 패턴과 제2 금속막 패턴은 백금(Pt), 루테늄(Ru) 이리듐(Ir) 및 팔라듐(Pd)으로 이루어진 그룹에서 선택된 어느 하나를 포함하며, 상기 600℃ 이하의 저온 처리로 안정화되는 금속 산화막은 알루미늄 산화막인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 먼저 반도체 기판위에 반도체 기판과 절연된 고유전체막을 포함하는 패턴이 형성된다. 이어서, 상기 고유전체막을 포함하는 패턴위에 600℃ 이하의 저온 처리로 안정화되는 금속 산화막이 형성된다. 마지막으로, 상기 금속 산화막위에 절연막이 형성된다.
상기 고유전체막을 포함하는 패턴을 형성하는 단계는 반도체 기판위에 절연된 제1 도전막 패턴, 고유전체막 패턴 및 제2 도전막 패턴을 형성하는 단계를 포함한다. 또, 제1 도전막 패턴을 형성하는 단계전에 반도체 기판에 형성된 불순물층을 노출시키는 콘택홀을 구비하는 절연층을 반도체 기판위에 형성한 후, 상기 콘택홀을 도전물질로 매립하여 도전성 플러그를 형성하는 단계를 더 구비할 수 있다. 그리고, 상기 도전성 플러그를 형성하는 단계 후에 알루미늄 산화막을 형성하는 단계를 더 구비할 수도 있다.
상기 고유전체막 패턴은 PZT, BaTiO3, PbTiO3, STO 및 BST으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 막이다. 상기 절연막은 실리콘 산화막, BPSG막 및 PSG막으로 이루어진 그룹에서 선택된 어느 하나의 막으로 형성된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따르면, 먼저 반도체 기판위에 600℃ 이하의 저온 처리로 안정화되는 금속 산화막을 형성한다. 이어서, 상기 금속 산화막위에 고유전체막을 포함하는 도전막 패턴을 형성한다.
본 발명에 있어서, 상기 금속 산화막을 형성하는 단계는 알루미늄 산화막을 이용하여 형성하는 것이 바람직하다.
상기 금속 산화막을 형성하는 단계는 금속 산화막을 증착하는 단계와 상기 금속 산화막을 열처리하는 단계를 포함한다. 상기 금속 산화막을 증착하는 단계는 250℃ 내지 450℃에서 ALD 방식으로 수행되어 10 Å 내지 250Å으로 증착하는 것이 바람직하다. 그리고, 상기 ALD 방식에 따르면, 먼저 금속 산화막 증착을 위한 반응 챔버내로 금속 소오스를 주입한다. 다음에, 1∼30초의 정화(purge) 시간을 통해 반응기내를 비활성 상태로 형성한다. 이어서 산소 소오스를 주입하여 금속 산화막을 형성한다. 그리고, 상기 금속 산화막을 열처리하는 단계는 400℃ 내지 800℃에서 수행되는 것이 바람직하다.
본 발명에 따른 완충막은 600℃ 이하의 저온처리만으로도 안정화되는 금속 산화막, 예컨대 알루미늄 산화막으로 구성된다. 일반적으로 집적 회로 장치를 고집적화시키기 위해서는 600℃ 이하로 제조 공정을 저온화시킬 것이 요구된다. 따라서 집적 회로 장치의 완충막으로서 본 발명에 따른 완충막을 사용하면 집적 회로 장치를 용이하게 고집적화할 수 있다. 또한, 본 발명에 따른 완충막은 얇게 형성되더라도 완충막 기능을 충분히 달성할 수 있으며, ALD(atomic layered deposition)방식으로 형성되므로 균일도 및 단차 피복력이 뛰어난 장점이 있다. 그러므로 본 발명에 따른 완충막을 고유전체막을 포함하는 커패시터와 절연막간의 완충막으로서 사용하면 커패시터의 분극 특성이 양호해지고 누설 전류의 발생도 감소시킬 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 그리고 이하에서 고유전체 물질은 고유전율의 강유전체 물질 또는 고유전율의 상유전체 물질을 포함한다. 도면에서 동일참조부호는 동일부재를 나타낸다.
집적 회로 장치
도 1에는 본 발명의 제1실시예에 의한 고집적 회로 장치의 단면도가 도시되어 있다. 제1 실시예에 따르면, 600℃ 이하의 저온 처리로 안정화되는 금속 산화막, 즉 알루미늄 산화막을 고유전율의 강유전체막을 포함하는 커패시터와 층간 절연막간의 상호작용을 방지하기 위한 완충막으로 형성하여 커패시터의 분극 특성을 향상시키고 누설 전류를 감소시킨다.
도 1을 참조하면, 반도체 기판(100)의 소정 영역에 소자 분리 영역(102)이 형성되어 활성 영역을 정의하고 있다. 활성 영역상에 스페이서(106)가 형성된 게이트 전극(104)과 불순물 영역(108)이 형성되어 트랜지스터를 구성하고 있다. 트랜지스터가 형성된 기판상에 트랜지스터의 절연 및 평탄화를 위한 층간 절연막(110)이 적층되어 있다. 층간 절연막(110)내에 형성되어 기판(100)의 불순물 영역(108)을 노출시키는 콘택홀내에 다결정 실리콘막이 채워져 콘택 플러그(112)가 형성되어 있다. 콘택 플러그(112)가 형성된 층간 절연막(110)상에 제1 완충막 패턴(114), 하부 전극 패턴(116), 고유전율의 강유전체막 패턴(118) 및 상부 전극 패턴(120)이 차례대로 형성되어 커패시터를 형성하고 있다.
제1 완충막 패턴(114)은 반도체 기판(100) 및 콘택 플러그(112)등에 도우프되어 있는 불순물 또는 실리콘 원자가 하부 전극(116)으로 확산되는 것을 방지하기 위하여 형성한다. 그러므로, 제1 완충막 패턴(114)은 종래의 TiN, TiSiN, TaN, TaSiN, TiAlN, TaAlN 또는 RuO2등을 이용하여 형성한다. 더욱 바람직하기로는 박막 상태에서도 우수한 장벽 특성을 나타내는 10Å 이하 두께의 알루미늄 산화막과 TiN, TiSiN, TaN, TaSiN, TiAlN, TaAlN 또는 루테늄 산화막의 복합 이중막을 사용하여 형성한다.
하부 전극 패턴(116) 및 상부 전극 패턴(120)은 백금(Pt), 루테늄(Ru) 이리듐(Ir) 또는 팔라듐(Pd)과 같은 내산화성 금속 물질로 형성된다. 고유전율의 강유전체막 패턴(112)은 PZT(Pb(Zr1-xTix)O3), BaTiO3,PbTiO3또는 SrTiO3(STO)로 형성된다.
완성된 커패시터의 전 표면에는 제2 완충막(122)이 형성되어 있으며, 상기 제2 완충막(122)위에 절연막(124)이 형성되어 있다. 제2 완충막(122)은 600℃ 이하의 저온 처리로 안정화되는 금속 산화막으로 형성되는 것이 바람직하다. 따라서 금속 산화막으로는 알루미늄 산화막이 사용될 수 있다. 알루미늄 산화막의 두께는 40Å 내지 300Å인 것이 바람직하며, 더욱 바람직하기로는 80Å 내지 200Å 두께를 지닌다. 알루미늄 산화막은 250∼450℃에서, 더욱 바람직하기로는 350℃에서 증착된 것이 사용된다. 특히 ALD(atomic layer deposition)방식으로 증착되어 균일도와 단차 피복력이 향상된 알루미늄 산화막을 사용한다. 그리고 증착후 산소 분위기하에서 250∼600℃로, 바람직하기로는 400℃∼500℃로 열처리되어 안정화된 막질을 지닌 알루미늄 산화막을 이용한다.
도 2에는 본 발명의 제2 실시예에 따른 집적 회로 장치의 단면도가 도시되어 있다. 제2 실시예가 제1 실시예와 다른 점은 커패시터의 유전막으로서 고유전율의 강유전체막 대신 고유전율의 상유전체막, 예컨대 (Ba, Sr)TiO3(BST)가 사용된다는 것이다. 고유전율의 상유전체막을 사용하는 경우에는 도2에 도시되어 있는 바와 같이, 하부 전극막 패턴(116)의 상면뿐만 아니라 양측벽에도 고유전율의 상유전체막(118)이 형성된다. 그리고 고유전율의 상유전체막(118)은 후속 공정에서 상부 전극막(120)과 함께 셀 블록 단위로 패터닝되어 커패시터 셀 유니트를 형성한다.
제2 실시예에 따를 경우 제2 완충막(122), 즉 알루미늄 산화막은 제1 실시예와 마찬가지로 커패시터와 층간 절연막간의 상호 작용을 방지하여 커패시터의 누설 전류 전류를 감소시키는 등 커패시터의 특성을 향상시킨다. 또한, 제2 완충막(122)은 산소 확산 억제 능력이 우수하다. 따라서 제2 완충막(122) 형성후에 BST막(118)의 유전율을 증가시키기 위한 어닐링 공정시 제2 완충막(122)이 산소 확산을 방지하여 어닐링 온도가 650℃ 이상이 되더라도 제1 완충막(114)의 산화가 방지되므로 하부 전극 패턴(116)과 콘택 플러그(112)간의 콘택 저항 증가가 방지된다.
도 3에는 본 발명의 제3 실시예에 따른 집적 회로 장치의 단면도가 도시되어 있다. 제3 실시예는 제1 실시예에 도시된 집적 회로 장치보다 집적도가 낮은 집적 회로 장치에 본 발명에 따른 600℃ 이하의 저온 처리로 안정화되는 금속산화막을 완충막으로 적용한 경우를 나타낸다.
도 3에 도시된 집적 회로 장치는 도 1에 도시된 집적 회로 장치보다 집적도가 낮다. 따라서 도 1 처럼 커패시터와 기판(100)에 형성된 불순물 영역을 연결하기 위한 콘택홀 상부에 커패시터가 형성되는 것이 아니라, 콘택홀 주변에 커패시터가 형성되어 있다는 점에 있어서 차이가 있다. 그러므로 제3 실시예에서 제1 완충막 패턴(114)은 기판(100)에 대한 접착막으로서 기능이 더 강하고 제2 완충막 패턴(122A)은 제1 실시예와 마찬가지로 커패시터와 층간 절연막(124)간의 상호작용을 방지하기 위한 완충막으로 작용한다. 본 실시예에서는 하부 전극 패턴(118)까지 형성한 후에 제2 완충막(122)을 형성하였지만, 하부 전극 패턴을 형성하기 전에 제2 완충막을 형성하고 제2 완충막과 하부 전극을 동시에 패터닝하여 커패시터를 형성할 수도 있다.
도 4 에는 본 발명의 제4 실시예에 의한 스위칭 소자가 도시되어 있다.
제4 실시예에서는 본 발명에 의한 금속 산화막, 즉 알루미늄 산화막이 MFMIS(metal ferroelectric metal insulator silicon) 또는 MFIS(metal ferroelectric insulator silicon)의 절연막으로 사용된다. 도 3을 참고하면, 반도체 기판(300)상에 절연막(310)이 형성되어 있고 절연막위에 제1 금속막 패턴-고유전체막 패턴-제2 금속막 패턴(320A- 330A-340A)으로 이루어진 전극이 형성되어 있다. 절연막(310)은 알루미늄 산화막으로 이루어지는 것이 바람직하다. 알루미늄 산화막의 두께는 10Å 내지 250Å인 것이 바람직하며, 더욱 바람직하기로는 10Å 내지 100Å 두께를 지닌다. 알루미늄 산화막은 250∼450℃에서, 더욱 바람직하기로는 350℃에서 증착된 것이 사용된다. 특히 ALD(atomic layer deposition)방식으로 증착되어 균일도와 단차 피복력이 향상된 알루미늄 산화막을 사용한다. 그리고 증착후 산소 분위기하에서 250∼600℃로, 바람직하기로는 400℃∼500℃로 열처리되어 안정화된 막질을 지닌 알루미늄 산화막을 이용한다.
절연막으로 사용되는 알루미늄 산화막(310)은 박막으로 형성될 수 있으며, 박막 상태에서도 우수한 장벽 특성을 나타낸다. 따라서 반도체 기판의 실리콘 원자가 제1 금속막 패턴(320A)으로 확산되는 것을 방지할 수 있다. 따라서 MFMIS 또는 MFIS의 절연막으로 본 발명에 따른 알루미늄 산화막을 형성하면 스위칭소자의 특성이 향상된다.
집적 회로 장치의 제조 방법
도 5 내지 도 7에는 본 발명의 제1 실시예에 따른 집적 회로 장치의 제조방법을 설명하기 위한 제조 공정 중간 단계 구조물들의 단면도들이 도시되어 있다.
도 5를 참고하면, 반도체 기판(100) 상에 LOCOS 공정등을 통하여 소자 분리막(102)을 형성한다. 소자 분리막에 의해 정의된 활성 영역상에 게이트 전극(104) 및 측벽 스페이서(104)를 차례대로 형성한다. 다음에 상기 게이트 전극(104)과 측벽 스페이서(104) 및 소정의 마스크 패턴을 이온 주입 마스크로 이용하여 불순물 이온을 주입하여 불순물 영역(108)을 형성하여 트랜지스터를 완성한다. 트랜지스터가 형성된 기판 전면에 층간 절연막(110)을 형성하여 각 트랜지스터를 절연시키고 평탄화한다. 다음에 층간 절연막(110)을 패터닝하여 불순물 영역(108)을 노출시키는 콘택홀을 형성한다. 이어서 다결정 실리콘을 기판 전면에 도포하여 상기 콘택홀을 매립하는 콘택 플러그(112)를 형성한다. 콘택 플러그(112)가 형성된 층간 절연막(110)위에 제1 완충막, 하부 전극용 도전막, 고유전체막 및 상부 전극용 도전막을 차례대로 형성한 후, 소정의 패턴으로 패터닝하여 상부 전극 패턴(120), 고유전율의 강유전체막 패턴(118), 하부 전극 패턴(116) 및 제1 완충막 패턴(114)으로 이루어진 커패시터를 완성한다.
제1 완충막 패턴(114)은 반도체 기판(100) 및 콘택 플러그(112)등에 도우프되어 있는 불순물 또는 실리콘 원자가 하부 전극 패턴(116)으로 확산되는 것을 방지하기 위하여 형성한다. TiN, TiSiN, TaN, TaSiN, TiAlN, TaAlN 또는 RuO2등을 이용하여 제1 완충막을 형성할 수 있으나, 본 실시예에서는 박막 상태에서도 우수한 장벽 특성을 나타내는 알루미늄 산화막과 TiN, TiSiN, TaN, TaSiN, TiAlN, TaAlN 또는 RuO2등과의 복합 이중막을 사용하여 형성한다. 도5 에서는 제1 완충막(114)이 콘택 플러그(112) 상부에 형성되어 있으나 도5 에 도시된 집적 회로 장치보다 집적도가 낮은 경우에는 콘택 플러그(112) 상부에 커패시터가 형성되지 않으므로 이 경우 제1 완충막(114)은 도3 에 도시되어 있는 경우와 마찬가지로 접착층으로서 기능을 주로 수행하게 된다.
하부 전극 패턴(116) 및 상부 전극 패턴(120)은 백금(Pt), 루테늄(Ru) 이리듐(Ir) 또는 팔라듐(Pd)과 같은 내산화성 금속 물질을 사용하여 형성한다. 고유전율의 강유전체막 패턴(112)은 PZT(Pb(Zr1-xTix)O3), BaTiO3,PbTiO3또는 SrTiO3(STO)로 형성된다.
도 6을 참고하면, 상기 커패시터가 형성된 결과물 전면에 제2 완충막(122)을 형성한다. 제2 완충막(122)은 600℃ 이하의 저온 처리로 안정화되는 금속 산화막으로 형성되는 것이 바람직하다. 따라서 금속 산화막으로는 알루미늄 산화막을 사용하는 것이 바람직하다.
알루미늄 산화막은 ALD(atomic layer deposition)방식으로 증착하는 것이 균일도 및 단차 피복력 향상 측면에서 바람직하다. 먼저 250∼450℃로 온도가 유지되는 반응기내로 알루미늄 소오스를 주입한 후, 1∼30초의 정화(purge) 시간을 통해 반응기내를 비활성 상태로 만든 후, 산소 소오스롤 주입하여 알루미늄 산화막을 형성한다. 알루미늄 산화막은 40Å 내지 300Å 두께로 바람직하기로는 80Å 내지 200Å 두께로 형성한다. 증착된 알루미늄 산화막은 후속 공정인 어닐링에 의해 막질이 안정화된다. 어닐링은 산소 분위기하에서 250∼600℃로, 바람직하기로는 400 ∼500 ℃로 알루미늄 산화막을 열처리한다.
도 6을 참고하면, 안정화된 금속 산화막(122) 위에 절연막(124)을 형성한다. 절연막(124)은 실리콘을 포함하는 산화막을 이용하여 형성한다. 따라서 실리콘 산화막, BPSG 및 PSG로 이루어진 그룹에서 선택된 어느 하나로 형성되는 것이 바람직하다.
본 발명에 따르면, 하부 전극 패턴(116), 고유전체막 패턴(118) 및 상부 전극 패턴(120)으로 이루어진 커패시터와 상기 절연막(124) 사이에 형성되는 금속 산화막(122)은 600℃ 이하의 저온 열처리만으로도 안정한 막질을 형성한다. 따라서 고온 공정을 요구하지 않으므로 집적 회로의 고집적화에 유리하며, 콘택 플러그(112)와 하부 전극 패턴(116)사이의 제1 완충막(114)도 후속 열처리 공정에 의해 변성되지 않는다. 따라서 전반적인 커패시터의 특성을 양호하게 형성할 수 있다.
도 8 내지 도 11에는 본 발명의 제2 실시예에 의한 집적 회로 장치의 제조 방법을 설명하기 위한 제조 공정 중간 단계 구조물들의 단면도들이 도시되어 있다.
제2 실시예에 의한 집적 회로 장치의 제조 방법은 도 5 내지 도 7에 도시된 제1 실시예에 의한 집적 회로 장치의 제조 방법과 달리, 도8에 도시되어 있는 바와 같이 제1완충막 패턴(114)과 하부 전극 패턴(116)을 먼저 형성한다는 점에 있어서 차이가 있다. 이어서 도 9에 도시되어 있는 바와 같이 고유전율의 상유전체막(118), 예컨대 BST막 및 상부 전극(120)을 차례대로 형성한 후, 소정의 패턴으로 패터닝하여 커패시터를 완성한다.
다음에 도 10에 도시되어 있는 바와 같이 제2 완충막(122)을 형성한 후, 산소 분위기하에서 어닐링을 하여 막질을 안정화시키는 공정은 제1 실시예와 동일하게 진행한다. 어닐링 공정에 의해 제2 완충막(122)의 막질이 안정화될 뿐만 아니라 고유전율의 강유전체막(118)의 유전율 또한 증가하므로 커패시터의 커패시턴스도 증가하는 장점이 있다. 그리고 제2 완충막(122)을 구성하는 알루미늄 산화막은 산소 확산 억제 능력이 우수하다. 따라서 어닐링 공정시 제1 완충막(114)의 산화를 방지하기 때문에 하부 전극 패턴(116)과 콘택 플러그(112) 간의 접촉 저항 증가를 방지한다. 이후 도 11에 도시되어 있는 바와 같이 절연막(124)를 형성하는 공정은 제1 실시예와 동일하게 진행된다.
도 12 내지 도 13 에는 본 발명의 제4 실시예에 의한 MFMIS의 제조방법을 설명하기 위한 제조 공정 중간 단계 구조물들의 단면도들이 도시되어 있다.
도 12를 참고하면, 반도체 기판(400)상에 절연막(410)을 형성한다. 절연막(410)은 600℃ 이하의 저온 처리로 안정화되는 금속 산화막으로 형성한다. 따라서 알루미늄 산화막이 사용된다. 알루미늄 산화막은 ALD(atomic layer deposition)방식으로 증착하는 것이 균일도 및 단차 피복력 향상 측면에서 바람직하다. 먼저 250∼450℃로 온도가 유지되는 반응기내로 알루미늄 소오스를 주입한 후, 1∼30초의 정화 시간을 통해 반응기내를 비활성 상태로 만든 후, 산소 소오스롤 주입하여 알루미늄 산화막을 형성한다. 알루미늄 산화막은 10Å 내지 250Å 두께로 형성하는 것이 바람직하다. 알루미늄 산화막을 증착한 후, 산소 분위기하에서 250∼600℃로, 바람직하기로는 400∼500℃로 알루미늄 산화막을 열처리하여 알루미늄 산화막으로 이루어진 절연막(410)을 완성한다. 이 때 알루미늄 산화막의 열처리는 하부 실리콘 기판(400)의 산화를 억제하기 위하여 질소, 암모니아, 아르곤 또는 진공 분위기에서 열처리할 수도 있다.
도 13을 참고하면, 절연막(410)위에 제1 금속막(420), 고유전체막(430) 및 제2 금속막(440)을 차례대로 형성한다. 제1 금속막(420) 및 제2 금속막(440)은 백금(Pt), 루테늄(Ru) 이리듐(Ir) 또는 팔라듐(Pd)과 같은 내산화성 금속 물질을 사용하여 형성하고, 고유전체막(430)은 PZT(Pb(Zr1-xTix)O3), BaTiO3, PbTiO3, SrTiO3(STO) 또는 (Ba,Sr)TiO3(BST)을 사용하여 형성한다.
도 14를 참고하면, 상기 제2 금속막(440), 고유전체막(430) 및 제1 금속막(420)을 차례대로 패터닝하여 제2 금속막 패턴(440A), 고유전체막 패턴(430A) 및 제1 금속막 패턴(420A)으로 이루어진 전극을 형성하여 MFMIS구조를 완성한다.
본 발명에 따르면, 저온 공정으로 박막의 알루미늄 산화막을 MFMIS 구조의 절연막(410)으로 사용한다. 특히 알루미늄 산화막(410)은 박막 상태에서도 우수한 장벽 특성을 나타낸다. 따라서 반도체 기판(400)의 실리콘 원자가 제1 금속막 패턴(420A)으로 확산되는 것을 방지할 수 있다. 또 알루미늄 산화막(410)은 산소 확산 억제 능력이 우수하므로 후속 열처리 공정중에 산소가 확산하여 실리콘 기판(400)이 산화를 방지할 수 있다. 따라서 실리콘 기판(400)의 유전율이 감소하는 것을 억제할 수 있다. 또한 알루미늄 산화막(410)은 유전율이 8∼10 정도로 실리콘 산화막의 유전율인 4에 비해 유전율이 크다. 따라서 MFIS 또는 MFMIS의 고유전체막에 전압이 많이 인가되도록 할 수 있으므로 MFIS 또는 MFMIS의 절연막으로서 적합하다.
본 발명은 하기의 실험예를 참고로 더욱 상세히 설명되며, 이 실험예가 본 발명을 제한하려는 것은 아니다.
알루미늄 산화막 증착 직후의 커패시터 분극 특성
도 2에 도시되어 있는 집적 회로 장치와 같이 기판상에 제1 완충막으로 티타늄 산화막을, 하부 전극으로 백금막을, 유전체막으로 PZT막을 상부 전극으로 백금막을 증착하였다. 상부 전극 및 유전체막만 패터닝한 후, 하기 표1과 같은 조건으로 알루미늄 산화막을 증착하였다.
알루미늄 산화막 증착 조건
구분 알루미늄 산화막 두께(Å) 증착 온도(℃) 정화 시간(초)
A 60 350 1.1
B 60 350 9.9
C 100 350 3.3
알루미늄 산화막 증착 직후 커패시터의 분극 특성을 측정하여 그 결과를 도15a 내지 도 15c 에 도시하였다. 도 15a 내지 도 15c 로부터 알 수 있듯이, 알루미늄 산화막 증착 조건에 상관없이 알루미늄 산화막 증착 직후의 커패시터는 어떠한 분극 특성도 나타내지 않았다.
알루미늄 산화막 어닐링후의 커패시터 분극 특성
커패시터의 상부 전극 패턴과 고유전체막 패턴까지는 앞의 실험예와 동일하게 형성한 후, 하기 표2와 같이 알루미늄 산화막을 증착하였다. 이어서 450℃ 산소 분위기하에서 30분간 어닐링한 후, 커패시터의 분극 특성을 각각 측정하였다.
알루미늄 산화막 증착 및 어닐링 조건
구분 알루미늄 산화막 두께(Å) 증착온도(℃) 정화시간(초) 어닐링 온도(℃) 어닐링 시간(분)
㉠ 100 350 3.3 450 30
㉡ 300 350 3.3 〃 〃
알루미늄 산화막의 두께가 100Å일 때의 결과가 도 16a 에, 300Å일 때의 결과가 도 16b 에 도시되어 있다. 알루미늄 산화막을 100Å두께로 형성한 후, 어닐링 처리전의 결과를 나타내는 도 15c 와 어닐링 처리후의 결과를 나타내는 도 16a를 비교해보면, 어닐링전에는 분극 특성이 나타나지 않았으나 어닐링후에는 분극 특성이 완전히 회복되었음을 알 수 있다. 또한, 도 16b 로부터 알루미늄 산화막의 두께가 300Å일 때도 분극 특성이 완전히 회복되었음을 알 수 있다.
알루미늄 산화막 어닐링후의 커패시터 잔류 분극과 누설 전류 특성
하기 표3 과 같이 알루미늄 산화막 증착 조건과 어닐링 조건을 설정하여 알루미늄 산화막을 형성하고 어닐링 처리를 한 후, 각각에 대하여 잔류 분극 특성과 누설 전류 특성을 측정하였다. 이때 각 조건별로 샘플의 수는 6개로 하였다.
알루미늄 산화막 증착 및 어닐링 조건
구분 알루미늄 산화막 두께(Å) 증착온도(℃) 정화시간(초) 어닐링 온도(℃) 어닐링 시간(분)
① 20 350 3.3 450 30
② 40 350 3.3 〃 〃
③ 60 250 3.3 〃 〃
④ 〃 350 1.1 〃 〃
⑤ 〃 〃 3.3 〃 〃
⑥ 〃 〃 9.9 〃 〃
⑦ 80 350 3.3 〃 〃
표 3 에 따라 알루미늄 산화막을 형성한 후 잔류 분극을 측정한 결과가 도17 에 도시되어 있다. 도 17의 결과로부터 알 수 있듯이, 대부분의 경우 어닐링 처리를 거친후에는 잔류 분극값이 거의 일정하게 나타남을 알 수 있다.
그러나 ③의 경우와 같이 알루미늄 증착 온도를 250℃로 낮게 한 경우, 잔류 분극 값이 일정하지 않았다. 그 이유는 증착 온도가 낮은 경우 알루미늄 산화막 내에 불순물이 포함될 가능성이 높기 때문인 것으로 해석된다. 그리고 ⑥의 경우와 같이 정화 시간이 9.9초로 긴 경우에도 잔류 분극 값이 일정하지 않게 나타났다. 그 이유는 알루미늄 단층을 형성한 후, 정화 시간이 길 경우 알루미늄 단층이 PZT와 반응하여 분극 특성의 불안정을 가져오기 때문인 것으로 추측된다. 또 알루미늄 산화막을 80Å 두께로 형성한 ⑦의 경우에도 잔류 분극 값이 불균일하게 나타났다. 그러나 도 16a 와 도 16b에서 알 수 있듯이 알루미늄 산화막의 두께를 100Å과 300Å으로 한 경우에는 분극 특성이 양호한 것으로 보아 알루미늄 산화막의 두께와 잔류 분극 간의 상관관계는 없는 것으로 판단된다.
각 샘플에 대한 누설 전류 특성은 도18 에 도시되어 있다. 도18 으로부터 알수 있듯이, 알루미늄 산화막 증착 조건에 상관없이 산소 분위기하에서 450℃로 30분간 어닐링한 후에는 모두 10-9(A/1.4×10-4㎛2)이하의 누설전류를 나타내었다.
비교예로서 종래 기술에서 언급한 미국 특허 번호 제 5,212,620에 개시되어 있는 방법에 따라 티타늄 산화막을 증착한 후, 어닐링 온도만 650℃, 550℃ 및 450℃로 각각 다르게한 후, 커패시터의 누설전류를 측정하였다. 그 결과를 하기 표4 에 나타내었다.
종래 기술에 따른 커패시터의 누설 전류 측정값
구분 어닐링 온도 (℃) 누설 전류(A/㎠)
비교예 ① 650 1×10-6
비교예 ② 550 1×10-5
비교예 ③ 450 1×10-4
종래 기술에 따라 티타늄 산화막을 완충막으로 형성하는 경우, 650℃로 열처리하는 경우에도 누설 전류가 10-6A/㎠ 정도이고, 열처리 온도가 낮아지면 낮아질수록 누설 전류 값이 증가하여 450℃로 열처리하는 경우에는 누설 전류가 10-4A/㎠ 로 매우 높게 나타나는 것을 알 수 있다.
즉, 종래 기술에 따른 티타늄 산화막은 저온 공정을 요구하는 고집적화된 집적 회로 장치의 제조에 부적합한 것을 알 수 있다. 반면, 본 발명에 따른 알루미늄 산화막은 저온의 어닐링 처리만으로도 그 막질이 안정화될 수 있어서, 커패시터와 콘택 플러그 사이에 형성되어 있는 장벽막이 고온 처리에 변성되는 것을 방지할 수 있다. 그러므로 본 발명에 따른 알루미늄 산화막은 저온 공정을 필요로 하는 고집적화된 집적 회로 장치의 제조에 적합하다.
절연막 증착 후의 커패시터 잔류 분극과 누설 전류 특성
하기 표 5와 같이 알루미늄 산화막을 증착하고 어닐링한 후 결과물 전면에 실리콘 산화막을 형성하였다. 실리콘 산화막은 ECR-CVD 방법으로 증착하였다.
알루미늄 산화막 증착 및 어닐링 조건과 실리콘 산화막 증착 조건
구분 알루미늄 산화막 두께(Å) 증착온도(℃) 정화시간(초) 어닐링 온도(℃) 어닐링 시간(분) 실리콘 산화막증착 조건
온도(℃) 압력(mTorr) 두께(Å) 마이크로파의 동력(W)
① 40 350 3.3 450 30 200 10 4500 1100
② 60 250 3.3 〃 〃 〃 〃 〃 〃
③ 〃 350 1.1 〃 〃 〃 〃 〃 〃
④ 〃 〃 3.3 〃 〃 〃 〃 〃 〃
각각의 표본에 대하여 잔류 분극 특성을 측정한 그래프가 도 14 에 도시되어 있다. -●-로 표시된 그래프는 실리콘 산화막 증착 전에 측정한 잔류 분극값을 나타내고 -○-로 표시된 그래프는 실리콘 산화막 증착후에 측정한 잔류 분극값을 나타낸다.
도 19에 따르면, 알루미늄 산화막의 두께를 40Å으로 형성한 경우(①), 실리콘 산화막 증착후의 잔류 분극 특성이 증착전에 비해 열화되었음을 알 수 있다. 그리고 알루미늄 산화막을 250℃에서 60Å 두께로 형성한 경우(②)에도 잔류 분극 특성이 불균일하게 나타났음을 알 수 있다. 반면 60Å 두께의 알루미늄 산화막을 350℃에서 증착한 경우 정화시간에 관계 없이 잔류 분극 특성이 실리콘 산화막 증착후에 더 양호해졌음을 알 수 있다.
또, 각각의 표본에 대하여 누설 전류 특성을 측정한 그래프가 도 20에 도시되어 있다. -●-로 표시된 그래프는 실리콘 산화막 증착 전에 측정한 누설 전류값을 나타내고 -○-로 표시된 그래프는 실리콘 산화막 증착후에 측정한 누설 전류값을 나타낸다. 도 20 으로부터 알루미늄 산화막 증착전에는 누설 전류 값이 높았던 경우(①, ②)에도 실리콘 산화막을 증착한 후에는 누설 전류 값이 χ×10-10(A/1.4×10-4㎛2) 정도로 낮아졌음을 알 수 있다.
NH 3 플라즈마 처리와 잔류 분극 특성간의 관계 측정
알루미늄 산화막이 후속 공정에서 발생하는 수소의 침투에 대한 확산 방지막으로서 기능을 충분히 수행할 수 있는지 여부를 알아보기 위하여, 알루미늄 산화막을 20Å 과 80Å으로 각각 형성한 후, NH3플라즈마 처리를 하였다. NH3플라즈마 처리는 NH3를 10mTorr압력과 1200W의 마이크로파 동력하에서 80sccm으로 플로우시켰다. NH3플로우 전과 후의 분극 특성을 각각 측정하여 도 21에 도시하였다.
도 21은 알루미늄 산화막의 두께가 80Å일 때의 분극 특성을 나타내는 그래프로서 NH3플로우 전과 후의 분극 특성이 전혀 변화가 없었음을 알 수 있다. 반면 알루미늄 산화막의 두께가 20Å일 때에는 웨이퍼 전면에서 리프팅이 발생하여 커패시터 특성을 측정할 수 없었다.
알루미늄 산화막의 두께와 리프팅 발생간의 관계
알루미늄 산화막의 두께와 리프팅 발생간에는 어떠한 관계가 있는지 알아보기 위하여 하기 표6과 같은 조건으로 알루미늄 산화막을 형성하였다. 각 조건별로 리프팅이 발생하였는지 여부를 ○,×로 표시하였다. 표6으로부터 알루미늄 산화막의 두께가 20Å일 때와 300Å 이상일 때에는 실리콘 산화막의 형성여부와 관계없이 450℃에서 30분간 어닐링 후에 리프팅이 발생하였음을 알 수 있다. 그리고 100Å일 때에도 어닐링 직후에는 리프팅이 발생하지 않았으나, 실리콘 산화막 형성후에는 리프팅이 발생하는 것으로 보아 리프팅 관점에서 보면 알루미늄 산화막의 적정 두께는 40Å 내지 80Å임을 알 수 있다. 또 알루미늄 산화막이 적정 두께인 60Å으로 형성될지라도 증착 온도가 250℃ 인 경우와 정화 시간이 9.9초인 경우에도 리프팅이 발생하였음을 알 수 있다. 그러므로 리프팅이 발생하지 않도록 하려면 알루미늄 산화막의 두께는 40∼80Å 으로 증착 온도는 300℃ 내지 400℃ 정화 시간은 9.9 초 이하 바람직하기로는 3.3 초 이하임을 알 수 있다.
이상에서 설명한 결과는 하부 전극을 패터닝하지 않은 상태로 형성한 다음 표 6에 도시된 조건으로 처리한 후 리프팅 여부를 관찰한 것이다. 반면 하부 전극을 패터닝한 후에 알루미늄 산화막을 증착한 경우에는 알루미늄 산화막이 100Å이상 두께로 형성된 경우에도 리프팅이 발생하지 않았다. 이는 하부 전극이 기판 전면에 형성되어 있을 때는 스트레스에 의한 리프팅 여유도(lifting margin)가 적으나 하부전극이 패터닝된 상태에서는 하부 전극 패턴과의 스트레스가 감소하므로 리프팅 억제 여유도가 증가하기 때문이다.
알루미늄 산화막의 형성 조건과 어닐링 및 실리콘 산화막의 형성 여부
구분 알루미늄산화막두께(Å) 증착온도(℃) 정화시간(초) 어닐링 (450℃/30분)처리 여부 실리콘산화막(4500Å)형성 여부 리프팅 발생
1 20 350 3.3 ○ × ○
2 40 350 3.3 ○ × ×
3 〃 〃 〃 ○ ○ ×
4 60 250 3.3 ○ × ○
5 〃 〃 〃 ○ ○ ○
6 〃 350 1.1 ○ × ×
7 〃 350 1.1 ○ ○ ×
8 〃 〃 3.3 ○ × ×
9 〃 〃 3.3 ○ ○ ×
10 〃 〃 9.9 ○ × ○
11 〃 〃 9.9 ○ ○ ○
12 80 350 3.3 ○ × ×
13 〃 〃 〃 ○ ○ ×
14 100 〃 〃 ○ × ×
15 〃 〃 〃 ○ ○ ○
16 300 〃 〃 ○ × ○
17 500 〃 〃 ○ × ○
알루미늄 산화막 형성과 BST 커패시터 특성간의 관계
이상의 실험예는 고유전율의 강유전체막(PZT)를 사용한 커패시터의 특성을 측정한 결과를 나타낸 것이다. 이번에는 고유전율의 상유전체막인 BST막을 포함하는 커패시터에 알루미늄 산화막을 형성할 경우 커패시터의 특성에 어떤 영향을 미치는지 알아보기 위하여 다음과 같이 실시하였다. 장벽막으로 TaSiN을 형성하고 그 위에 BST막을 포함하는 커패시터를 형성하였다. 다음에 BST 커패시터위에 100Å 두께의 알루미늄 산화막을 형성하였다. 알루미늄 산화막을 산소분위기 600℃에서 10분간 어닐링한 후, BST 커패시터의 커패시턴스와 누설 전류를 측정하고 그 결과를 도 22와 도 21에 도시하였다. 도 22와 도 23에 도시되어 있는 바와 같이, BST 커패시터의 커패시터는 약 30fF/cell이었고 누설 전류는 2V에서 5×10-16A/cell 이었다. 이는 알루미늄 산화막의 어닐링 공정에 의해 BST의 유전율이 향상되었기 때문에 커패시턴스가 증가된 것으로 해석된다. 또, 알루미늄 산화막이 산소의 확산 방지막으로 작용하므로 장벽막인 TaSiN이 어닐링 공정시 산화되지 않아서 커패시터의 접촉 저항 증가가 방지되었기 때문인 것으로 해석된다.
도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
이상에서 설명한 바와 같이, 본 발명에 따른 완충막은 600℃ 이하의 저온처리만으로도 안정화되는 금속 산화막, 예컨대 알루미늄 산화막으로 구성된다. 일반적으로 집적 회로 장치를 고집적화시키기 위해서는 600℃ 이하로 제조 공정을 저온화시킬 것이 요구된다. 따라서 집적 회로 장치의 완충막으로서 본 발명에 따른 완충막을 사용하면 집적 회로 장치를 용이하게 고집적화할 수 있다. 또한 본 발명에 따른 완충막은 얇게 형성되더라도 완충막 기능을 충분히 달성할 수 있으며, ALD(atomic layered deposition)방식으로 형성되므로 균일도 및 단차 피복력이 뛰어난 장점이 있다. 따라서 본 발명에 따른 완충막을 고유전체막을 포함하는 커패시터와 절연막간의 완충막으로서 사용하면 커패시터의 분극 특성이 양호해지고 누설 전류의 발생도 감소시킬 수 있다. 그리고 본 발명에 따른 완충막은 장벽 특성이 양호하므로 MFMIS의 절연막으로서 사용하면 실리콘 기판의 실리콘 원자가 금속층으로 확산되는 것을 효율적으로 방지할 수 있다.

Claims (40)

  1. 고유전체막을 포함하는 막;
    절연막; 및
    상기 고유전체막을 포함하는 막과 절연막 사이에 형성되어 상기 고유전체막을 포함하는 막과 절연막간의 상호작용을 방지하며, 600℃ 이하의 저온 처리로 안정화되는 금속 산화막으로 이루어진 완충막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 고유전체막은 PZT, BaTiO3, PbTiO3, STO 및 BST으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 막인 것을 특징으로 하는 집적 회로 장치.
  3. 제1항에 있어서, 상기 절연막은 실리콘을 포함하는 산화막인 것을 특징으로 하는 집적 회로 장치.
  4. 제3항에 있어서, 상기 실리콘을 포함하는 산화막은 실리콘 산화막, BPSG막 및 PSG막으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 집적 회로 장치.
  5. 제1항에 있어서, 싱기 600℃ 이하의 저온 처리로 안정화되는 금속 산화막은 알루미늄 산화막인 것을 특징으로 하는 집적 회로 장치.
  6. 제5항에 있어서, 상기 알루미늄 산화막은 ALD 방식으로 형성된 것을 특징으로 하는 집적 회로 장치.
  7. 제1항에 있어서, 상기 고유전체막을 포함하는 막은 상, 하부에 각각 금속막이 더 형성된 다층막인 것을 특징으로 하는 집적 회로 장치.
  8. 제7항에 있어서, 상기 금속막은 백금(Pt), 루테늄(Ru) 이리듐(Ir) 및 팔라듐(Pd)으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 집적 회로 장치.
  9. 제7항에 있어서, 상기 다층막은 커패시터를 형성하는 것을 특징으로 하는 집적 회로 장치.
  10. 반도체 기판;
    상기 기판위에 형성되고 절연된 제1 금속막 패턴;
    상기 제1 금속막위에 형성된 고유전체막 패턴;
    상기 고유전체막위에 형성된 제2 금속막 패턴;
    상기 제1 금속막 패턴, 고유전체막 패턴 및 제2 금속막 패턴의 표면에 형성되고, 600℃ 이하의 저온 처리로 안정화되는 금속 산화막으로 이루어진 완충막; 및
    상기 완충막위에 형성된 절연막을 포함하는 것을 특징으로 하는 집적 회로 장치.
  11. 제10항에 있어서, 상기 600℃ 이하의 저온 처리로 안정화되는 금속 산화막은 알루미늄 산화막인 것을 특징으로 하는 집적 회로 장치.
  12. 제10항에 있어서, 상기 600℃ 이하의 저온 처리로 안정화되는 금속 산화막의 두께는 40Å 내지 300Å 인 것을 특징으로 하는 집적 회로 장치.
  13. 제10항에 있어서, 상기 절연된 제1 금속막 패턴의 하부에 도전성 플러그가 형성된 절연막을 더 구비하는 것을 특징으로 하는 집적 회로 장치.
  14. 제13항에 있어서, 상기 절연된 제1 금속막 패턴과 도전성 플러그가 형성된 절연막 사이에 장벽막을 더 구비하는 것을 특징으로 하는 집적 회로 장치.
  15. 제14항에 있어서, 상기 장벽 금속막은 알루미늄 산화막을 포함하는 막으로 이루어진 것을 특징으로 하는 집적 회로 장치.
  16. 반도체 기판;
    상기 기판위에 형성되고 600℃ 이하의 저온 처리로 안정화되는 금속 산화막; 및
    상기 금속 산화막위에 형성되고 고유전체막 패턴을 포함하는 도전막 패턴을 포함하는 것을 특징으로 하는 스위칭 소자.
  17. 제16항에 있어서, 상기 도전막 패턴은 제1 금속막 패턴, 고유전체막 패턴, 제2 금속막 패턴이 차례대로 적층되어 형성된 것을 특징으로 하는 스위칭 소자.
  18. 제17항에 있어서, 상기 제1 금속막 패턴과 제2 금속막 패턴은 백금(Pt), 루테늄(Ru) 이리듐(Ir) 및 팔라듐(Pd)으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 스위칭 소자.
  19. 제16항에 있어서, 상기 600℃ 이하의 저온 처리로 안정화되는 금속 산화막은 알루미늄 산화막인 것을 특징으로 하는 스위칭 소자.
  20. 반도체 기판과 절연되고 고유전체막을 포함하는 패턴을 반도체 기판위에 형성하는 단계;
    상기 고유전체막을 포함하는 패턴위에 600℃ 이하의 저온 처리로 안정화되는 금속 산화막을 형성하는 단계; 및
    상기 금속 산화막위에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  21. 제20항에 있어서, 상기 고유전체막을 포함하는 패턴을 형성하는 단계는,
    반도체 기판위에 절연된 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴위에 고유전체막 패턴을 형성하는 단계; 및
    상기 고유전체막 패턴위에 제2 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제21항에 있어서, 상기 제1 도전막 패턴을 형성하는 단계전에
    반도체 기판에 형성된 불순물층을 노출시키는 콘택홀을 구비하는 절연층을 반도체 기판위에 형성하는 단계; 및
    상기 콘택홀을 도전물질로 매립하여 도전성 플러그를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제22항에 있어서, 상기 도전성 플러그를 형성하는 단계이후에 알루미늄 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제20항에 있어서, 상기 고유전체막 패턴은 PZT, BaTiO3, PbTiO3, STO 및 BST으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 제20항에 있어서, 상기 금속 산화막을 형성하는 단계는 알루미늄 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 제20항에 있어서, 상기 금속 산화막을 형성하는 단계는
    상기 고유전체막을 포함하는 막위에 금속 산화막을 증착하는 단계; 및
    상기 금속 산화막을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제26항에 있어서, 상기 금속 산화막을 증착하는 단계는 250℃ 내지 450℃에서 진행되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 제26항에 있어서, 상기 금속 산화막을 증착하는 단계는 ALD 방식으로 수행되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 제28항에 있어서, 상기 ALD 방식은
    금속 산화막 증착을 위한 반응 챔버내로 금속 소오스를 주입하는 단계;
    1∼30초의 정화(purge) 시간을 통해 반응기내를 비활성 상태로 형성하는 단계; 및
    산소 소오스롤 주입하여 금속 산화막을 형성하는 단계를 포함하는 것을 특징으로 반도체 집적 회로 장치의 제조 방법.
  30. 제26항에 있어서, 상기 금속 산화막은 40 Å 내지 300Å으로 증착되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 제26항에 있어서, 상기 금속 산화막을 열처리하는 단계는 400℃ 내지 500℃에서 수행되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 제20항에 있어서, 상기 절연막은 실리콘 산화막, BPSG막 및 PSG막으로 이루어진 그룹에서 선택된 어느 하나의 막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  33. 반도체 기판위에 600℃ 이하의 저온 처리로 안정화되는 금속 산화막을 형성하는 단계; 및
    상기 금속 산화막위에 고유전체막을 포함하는 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 스위칭 소자의 제조 방법.
  34. 제33항에 있어서, 상기 금속 산화막을 형성하는 단계는 알루미늄 산화막을 이용하여 형성하는 것을 특징으로 하는 스위칭 소자의 제조 방법.
  35. 제33항에 있어서, 상기 금속 산화막을 형성하는 단계는
    상기 반도체 기판위에 금속 산화막을 증착하는 단계; 및
    상기 금속 산화막을 열처리하는 단계를 포함하는 것을 특징으로 하는 스위칭 소자의 제조 방법.
  36. 제35항에 있어서, 상기 금속 산화막을 증착하는 단계는 250℃ 내지 450℃에서 진행되는 것을 특징으로 하는 스위칭 소자의 제조 방법.
  37. 제35항에 있어서, 상기 금속 산화막을 증착하는 단계는 ALD 방식으로 수행되는 것을 특징으로 하는 스위칭 소자의 제조 방법.
  38. 제37항에 있어서, 상기 ALD 방식은
    금속 산화막 증착을 위한 반응 챔버내로 금속 소오스를 주입하는 단계;
    1 ∼ 30초의 정화(purge) 시간을 통해 반응기내를 비활성 상태로 형성하는 단계; 및
    산소 소오스롤 주입하여 금속 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 스위칭 소자의 제조 방법.
  39. 제33항에 있어서, 상기 금속 산화막은 10Å 내지 250Å으로 증착되는 것을 특징으로 하는 스위칭 소자의 제조 방법.
  40. 제35항에 있어서, 상기 금속 산화막을 열처리하는 단계는 400℃ 내지 500℃에서 수행되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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