KR19990007497A - 솔리드-스테이트 릴레이 - Google Patents

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히토미치 타카노
유지 스즈키
타카시 키시다
요시키 하야사키
요시후미 시라이
타케시 요시다
야스노리 미야모토
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이마이 키요스케
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Abstract

직렬 연결된 한 쌍의 LDMOSFET(Lateral Double-diffused MOSFET)으로 구성된 솔리드 스테이트 릴레이는 최소화된 출력 캐패시턴스를 구비한다. 각각의 LDMOSFET는 제 1 도전형 실리콘층, 실리콘층의 상부표면에서 확산된 제 1 도전형 드레인 영역, 드레인 영역으로부터 측면으로 이격되게 실리콘층 내에 확산된 제 2 도전형 웰 영역, 및 실리콘층의 상부표면을 따라서 상기 소스 영역과 웰 영역의 마주보는 에지 사이에서 확장하는 채널을 한정하기 위해서, 웰 영역 내에 확산된 제 1 도전형 소스 영역을 구비하도록 구성된다. 각각의 LDMOSFET은 지지판 위에 놓인 실리콘기판, 실리콘기판 위에 매립산화층, 및 매립산화층 위에 실리콘층으로 구성되는 SOI(Silicon-On-Insulator)구조이다. 상기 웰 영역이 채널과 인접한 작은 면적에서 실리콘층 P-N인터페이스를 가지고 형성되도록, 상기 웰 영역은 매립산화층과 접촉하는 웰 영역의 바닥부를 구비하도록 상기 실리콘층의 전체 깊이에 대해 확산된다. 축소된 P-N 인터페이스로 인해서 또한, 실리콘층보다 훨씬 적은 캐패시턴스를 나타내는 매립산화층으로 인해서, 비도전성 조건하에서 릴레이의 출력 캐패시턴스를 최소화하기 위한 드레인-소스 캐패시턴스를 크게 감소시키는 것이 가능하다.

Description

솔리드-스테이트 릴레이
본 발명은 솔리드-스테이트 릴레이(solid-state relay)에 관한 것으로, 더 상세하게는, 드레인이 릴레이에 의해 제어되는 부하와의 접속을 위한 출력 단자를 한정하는 한 쌍의 LDMOSFET를 구비한 솔리드 스테이트 릴레이에 관한 것이다.
솔리드-스테이트 릴레이는 소형화된 구조, 에너지 저소비, 및 고속 스위칭 성능을 포함한 많은 장점의 견지에서 기계적인 릴레이 대신에 광범위하게 사용되고 있다. 상기의 장점들로 인해, 솔리드 스테이트 릴레이는 예컨대, LSI 칩을 테스트해보기 위한 자동 검사 장비와 같은 소형 디바이스에 성공적으로 수용될 수 있다. 이런 종류의 측정을 위해 사용될 경우에, 상기 릴레이는 일련의 출력 신호를 테스트 신호로 제공하도록 설계된다. 상기 출력 신호의 주파수가 높아질수록, 상기 릴레이는, 상기 출력 신호의 온-주기동안에 상기 출력 단자들간의 도통 저항을 최소화시키는 것에 덧붙여, 출력 신호의 오프 즉, 출력 단자들이 비도통 상태에 있는 주기동안에 상기 릴레이의 출력단자 양단에 더 낮은 출력 캐패시턴스(capacitance)를 갖는 것이 요구된다. 출력 캐패시턴스는 상기 릴레이의 출력 단자들의 비도통상태에서의 드레인-소스 캐패시턴스와 게이트-드레인 캐패시턴스와의 합이다.
일본 특허 공개 번호 제 9-312392 호에는 출력 캐패시턴스를 감소시키기 위한 스위칭 소자로서 LDMOSFET를 이용한 솔리드 스테이트 릴레이를 개시하고 있다. 상기 LDMOSFET는, 웰 영역(well region) 및 드리프드 영역(drift region)이 실리콘층의 상부표면에서 확산되고, 소스 영역은 웰 영역의 경계 내에서 확산되고, 또한 드레인 영역은 상기 드리프트 영역의 경계 내에서 확산되는 구조를 갖는다. 그러나, 상기 드리프트 영역 및 웰 영역은 상기 실리콘층의 상부 표면에서 형성되기 때문에, 상기 드리프트 영역 및 상기 웰 영역의 바닥부(bottom)를 포함한 확장된 면적의 P-N 인터페이스가 형성된다. 이렇게 확장된 면적의 상기 P-N 인터페이스는 LDMOSFET의 소스와 드레인간의 캐패시턴스를 증가시키는 원인이 된다. 따라서, 이러한 구조의 LDMOSFET 은 상기 릴레이의 출력 단자들간의 출력 캐패시턴스를 최소화시키기에 충분하지 못하다.
따라서, 본 발명은 상기의 불충분한 점에 비추어 출력 단자들에 걸친 낮은 도통 저항을 유지하면서, 릴레이의 출력 단자들에 걸친 출력 캐패시턴스를 최소화할 수 있는 솔리드 스테이트 릴레이를 제공하는 것이다. 본 발명에 따른 솔리드 스테이트 릴레이는, 입력 신호 수신 시 전기 에너지를 제공하는 제어 유닛 및 전기적으로 도전성 재질인 지지판(supporting plate) 상에 장착된 한 쌍의 LDMOSFET(Lateral Double-diffused Metal Oxide Semiconductor Field Effect Transistor)를 포함한다. LDMOSFET들은 회로 내에 배치되어서 제어 유닛으로부터의 전기 에너지에 의해 턴 온 및 턴 오프 구동되도록, 전기 에너지를 수신하기 위한 공통 연결된 개별적인 게이트를 갖는다. LDMOSFET의 소스들은 개별적인 드레인이 출력 단자들과 제각기 연결되게 하기 위해 직렬로 서로 접속된다. LDMOSFET 각각은 제 1 도전형의 실리콘층, 상기 실리콘층의 상부 표면에서 확산되는 제 1 도전형의 드레인 영역, 상기 드레인 영역으로부터 측면으로 이격되게 실리콘층에서 확산되는 제 2 도전형 웰 영역, 및 상기 실리콘층의 상부표면을 따라서 상기 웰 영역의 마주보는 에지와 상기 소스 영역과의 사이에 확장하는 채널을 한정하기 위하여 상기 웰 영역 안에서 확산된 제 1 도전형 소스 영역을 구비하도록 구성된다. 상기 소스 영역은 LDMOSFET의 소스를 한정하고, 상기 드레인 영역은 LDMOSFET의 드레인 영역을 한정한다. 드레인 전극은 드레인 영역을 통하여, 소스 전극은 소스 영역을 통하여 각각 전기적으로 연결된 관계에 놓여 있다. 게이트 전극은, 유전층을 통해서 상기 채널 위에 놓여짐과 동시에, LDMOSFET의 게이트를 한정하는, 전기적 도전성 재질의 게이트층과 연결된다. 솔리드 스테이트 릴레이의 특징적 성질은. 각각의 LDMOSFET가 상기 지지판 위에 놓여진 실리콘기판(silicon substrate), 상기 실리콘기판 위에 매립산화층, 및 상기 매립산화층 위에 실리콘층으로 구성된 SOI(Silicon-On-Insulator) 구조물이라는 사실과, 상기 웰 영역이 상기 매립산화층을 향해 인접한 바닥부를 갖도록 실리콘층의 전체 깊이(full depth)로 확장한다는 사실에 있다.
웰 영역은, 매립산화층을 향해 인접한 바닥부를 구비하기 위해서 상기 실리콘층의 전체 깊이에 대해 확산되기 때문에, 상기 제 2 도전형 웰 영역은 상기 채널에 근접해 있는 적은 부분에서만의, 상기 제 1 도전형 P-N 인터페이스의 실리콘층을 가지고 형성된다. 즉, 상기 드레인 영역과 측면으로 마주보는 상기 웰 영역의 측면 경계 부근만이 유일하게 상기 P-N 인터페이스를 형성한다. 이렇게 감소된 P-N 인터페이스 때문에 또한, 상기 실리콘층보다 훨씬 낮은 캐패시턴스를 나타내는 상기 매립산화층 때문에, 도통 상태에서 상기 릴레이의 출력 캐패시턴스를 축소화시키기 위한 드레인-소스 캐패시턴스를 상당히 감소시키는 것이 가능해 진다. 또한, 상기 축소형 P-N 인터페이스 면적은 상기 출력 단자들의 도통 상태에서 누설 전류를 감소시킬 수 있다. 게다가, 상기 SOI 구조는, 특정한 수요에 따라, 소스 및 드레인 중 어느 하나가 전기적으로 격리되어 있거나 혹은 상기 지지판에 전기적으로 접속되어 있는 상태에서 상기 지지판에 LDMOSFET를 장착하기 위한 충분한 가용성을 보장할 수 있다.
소스 영역 및 드레인 영역중의 하나는 상기 실리콘층의 평면 내에서 다른 하나를 에워싸기 위한 구조로 형성된다. 이러한 포위 배치는 상기 소스 영역이 상기 실리콘층의 평면내의 연장된 선상에서 상기 드레인 영역과 마주보도록 할 수 있게 하여, 상기 릴레이의 출력 단자간의 도통저항을 감소시킨다. 따라서, 릴레이는 낮은 출력 캐패시턴스와 낮은 도통 저항의 조합을 최적화 시킬 수 있다. 도통저항이 작아질수록, 출력 캐패시턴스는 더 커진다는 실제적인 관계가 존재하긴 하나, 상기 P-N 인터페이스 면적을 축소시키는 상기 구조는 도통저항이 허용될 정도로 감소되는 것이 요구될 때 출력 캐패시턴스를 최소화시키는 데 가장 효과적이다. 바람직하게는, 상기 소스 영역은 상기 드레인 영역을 에워싸는 구조로 형성된다.
더욱이, 본 발명은, 특히 한 쌍의 LDMOSFET를 장착한 단일 지지판이 LDMOSFET의 소스와 전기적으로 상호 연결되도록 이용되는 경우, 혹은 LDMOSFET를 장착하는 2개의 개별 지지판 각각이, 릴레이의 출력단자 및 드레인단자와 상호 연결되도록 이용되는 경우, 매립산화층의 존재로 인한, 소스와 드레인간의, 혹은 게이트와 소스간의 추가적인 캐패시턴스를 나타내는 효과를 최소화하는 데 그 주안점이 있다. 본 발명의 몇 가지 장점을 이해하기 쉽도록, 제 1 드레인-소스 캐패시턴스 및 제 2 드레인-소스 캐패시턴스 라는 용어를 도입하였다. 제 1 드레인-소스 캐패시턴스는 드레인 영역과 소스 영역간의 실리콘층의 일부를 통해서 실질적으로 생성되는 캐패시턴스를 나타내기 위해 이용되는 반면, 제 2 드레인-소스 캐패시턴스는, 소스 영역으로부터 드레인과 동일한 전위로 유지되는 지지판까지의, 혹은 드레인 영역으로부터 상기 소스와 동일한 전위로 유지되는 지지판까지의 수직경로에서 매립산화층을 통해 나타나는 추가적인 캐패시턴스를 위한 것이다.
실리콘층은 웰 영역의 측면 바깥쪽으로 위치하고, 웰 영역에 의해 드레인 영역으로부터 전기적으로 격리된 주변영역을 구비한다. 주변영역 및 드레인을 공통으로 상기 지지판과 전기적으로 연결하는 것이 바람직하다. 따라서, 웰 영역 주위에 있는 주변영역은 상기 드레인 영역과 동일한 전위를 유지될 수 있고, 그것에 의해서, 상기 주변영역과 실리콘기판 사이의 매립산화층을 통해서 캐패시턴스를 생성하는 추가 경로를 제거시킨다. 만약 그렇지 않다면, 추가 경로는 매립산화층을 통해서 웰 영역의 바닥부와 지지판 사이에 필연적으로 나타나는 제 2 드레인-소스 캐패시턴스와 병렬로 캐패시턴스를 추가시킬 것이고, 이로 인해 소스와 드레인 사이에 과도하게 큰 병렬 접속 캐패시턴스를 초래하게 된다.
게다가, 유전체의 분리고리는, 주변영역으로부터 웰 영역을 전기적으로 격리시키는 방식으로, 웰 영역을 인접하여 에워싸도록 주변영역에서 형성될 수 있다. 따라서, 과도하게 큰 캐패시턴스가 웰 영역과 주변 영역 사이에서 형성되는 것을 예방하여, 드레인과 주변 영역이 전기적으로 지지판에 연결될 때, 전체적인 드레인-소스 캐패시턴스를 최소화시키는 것이 가능하다.
더욱이, 제 2 도전형의 최소한 하나의 분리된 랜드는 웰 영역의 밖을 향하고 이로부터 이격되게 실리콘층에서 확산될 수 있다. 소스 전극과 게이트 전극 중 최소한 하나는, 보상 회로 요소에 배선 접속을 위한 배선 패드를 형성하기 위하여, 소스와 채널 중 대응하는 하나로부터 이격되게, 분리된 랜드 위로 확장한다. 또한, 분리된 랜드 위에 배선 패드를 제공하는 이러한 배열을 가지고, 패드 설비로부터 초래되는 부가적인 캐패시턴스를 감소시키고, 따라서 전체적인 소스-드레인 또는 게이트-드레인 캐패시턴스를 최소화시키는 것이 가능하다.
선택적으로, 제 1 도전형의 최소한 하나의 분리된 랜드는, 소스 영역으로부터 전기적으로 분리되게, 실리콘층의 전체 깊이를 확장하도록, 웰 영역 내에서 확산될 수 있다. 소스 전극과 게이트 전극 중 최소한 하나는, 상술한 방법으로 전체 소스-드레인 또는 게이트-드레인 캐패시턴스를 최소화하기 위해, 최소화 목적을 위한 보상 회로 요소에 배선 접속을 위한 배선 패드를 형성하기 위하여, 소스와 채널 중 대응하는 하나로부터 이격되게 분리 영역 위에서 확장된다.
드레인 영역이 웰 영역을 에워싸도록 구성되고, 지지판이 2개의 LDMOSFET의 소스를 전기적으로 상호 연결하는 데 이용되는 경우에는, 주변영역을 드레인 영역의 바깥쪽으로 지지판에 전기적으로 접속하는 것이 바람직하다. 따라서, 드레인 영역의 바깥쪽 주변영역은 매립산화층의 해당 부분을 통해서 추가 캐패시턴스를 생성하지 않을 수 있고, 그것에 의해 소스-드레인 캐패시턴스를 최소화시킨다. 또한, 이러한 구조에서는, 유전 분리고리는 드레인 영역을 근접하여 에워싸기 위해 이용될 수 있다. 상기 분리고리는, 소스-드레인 캐패시턴스를 최소화하는 것에 덧붙여 실리콘층의 주변영역으로부터 드레인 영역을 격리시키기 위해서, 또한 드레인과 소스 사이에 최적의 유전 세기를 제공하기 위해서, 실리콘층에 형성된다.
소스 혹은 드레인이 지지판과 전기적으로 연결될 때, 소스 혹은 드레인 영역과 지지판과의 사이에 존재하는 공동이나 리세스의 개입에 의한 드레인-소스 캐패시턴스를 추가로 감소시키기 위해서 상기 드레인 영역이나 웰 영역에 상응하여 확장하는 공동 혹은 리세스로 형성되는 것이 바람직하다.
추가된 변형에서, 상기 드레인 영역을 스터드 주위에 고리형상으로 노출시키는 방식으로 실리콘층의 상부표면 상에 돌출 시키기 위한 드레인 영역의 중심을 통해서 매립산화층으로부터 확장하는, 절연 스터드가 전기적으로 형성된다. 연관된 드레인 전극이, 드레인 전극의 주변영역이 환형 형상의 드레인 영역과 전기적으로 연결되는 절연 스터드까지 확장하도록 배열된다. 상기 절연 스터드 및 드레인 전극의 조합은, 드레인 전극에 대한 충분한 면적을 보장하는 경우에, 드레인-소스 캐패시턴스를 효과적으로 감소시킨다.
실리콘기판은 P-N 인터페이스 사이에 공핍층을 나타내는 다른 도전형을 갖는 한 쌍의 반도체 기층을 포함할 수 있다. 이렇게 얻어진 공핍층은 매립산화층의 제 2 드레인-소스 캐패시턴스와 연결되어 직렬 용량성 접속으로 추가되는 부가적인 캐패시턴스를 제공함으로써, 전체적인 드레인-소스 캐패시턴스를 감소시킨다.
본 발명의 릴레이는 상기 제 2 드레인-소스 캐패시턴스를 더 감소시키기 위해서, 상기 매립산화층의 대향 실리콘기판의 바닥부 상의 유전층을 추가로 포함할 수 있다.
본 발명에 따른 추가 변형에 있어서, 2개의 LDMOSFET를 단일 디바이스 구조에 집적하는 것을 고려할 수 있다. 이런 구조에서, 웰 영역은, 측면으로 격리된 한 쌍의 제 1 및 제 2 활성 영역을 형성하는 방식으로, 전체 깊이 위의 단일 실리콘층에서 형성된다. 상기 웰 영역에서 확산되는 것은, 제 1 및 제 2 활성 영역을 제각기 에워싸고, 또한, 제 1 소스영역에서부터 제 1 및 제 2 활성영역의 마주보는 경계들까지의 웰 영역 내에서 확장하는 제 1 및 제 2 채널을 각각 한정하는 한 쌍의 제 1 및 제 2 소스 영역이다. 제 1 및 제 2 드레인 영역은 상기 웰 영역에 의해 서로로부터 격리되기 위해서, 제 1 및 제 2 활성 영역 내에서 제각기 확산된다. 제 1 및 제 2 드레인 전극은 전기적인 연결관계로 제 1 및 제 2 드레인 영역 상에 제각기 위치된다. 최소한 하나의 게이트 전극은, 유전층을 통해 제 1 및 제 2채널 위에 각각 위치하고, 상기 2개의 LDMOSFET의 제 1 및 제 2 게이트를 제각각 한정시키는 제 1 및 제 2 게이트층과 전기적으로 연결된다. 공통 소스 전극은 제 1 및 제 2 소스 영역 위를 연결하기 위해 제공되고, 전기적으로 연결된다. 상기 매립산화층을 통해서 실리콘층을 지탱하는 상기 실리콘기판은 제 1 및 제 2 드레인에 제각기 전기적으로 연결되는 출력단자를 구비한 지지프래임 위에 장착된다. 따라서, 드레인-소스 캐패시턴스를 최소화하도록 유지하면서, 상기 2개의 LDMOSFET는 단일 디바이스 구조로 구현할 수 있으며, 또한, 솔리드-스테이트 릴레이로 쉽게 조립될 수 있다.
2개의 LDMOSFET을 단일 실리콘층으로 공통으로 구현하는 이러한 구조에 있어서, 지지판은 제 1 및 제 2 드레인 뿐만 아니라 공통 소스로부터도 전기적으로 격리될 수 있으며, 또한, 출력단자들은 제 1 및 제 2 드레인과 전기적으로 연결하기 위하여 상기 지지판으로부터 분리되게 형성된다.
본 발명에 따른 이들 및 다른 목적 및 이로운 특징들은 첨부된 도면과 관련하여 이루어진 실시예에 대한 다음의 설명으로부터 더욱 명확해 질 것이다.
도 1은 본 발명에 따른 솔리드-스테이트 릴레이에 대한 회로도,
도 2는 본 발명의 제 1 실시 예에 따른 릴레이의 통상의 전기적인 연결의 배치를 도시한 개략도,
도 3은 상기 제 1 실시 예의 릴레이에서 응용되는 SOI-LDMOSFET 에 대한 부분 수직 단면도,
도 4는 도 3의 SOI-LDMOSFET에서의 웰 영역, 소스 영역, 드레인 영역에 대한 평면적 배치를 도시한 도면,
도 5는 상기 SOI-LDMOSFET을 위한 게이트 전극, 드레인 전극, 소스 전극 및 개별 패드에 대한 평면적 배치를 도시한 도면,
도 6은 본 발명의 제 2 실시 예에 따른 릴레이에서 통상의 전기적인 연결의 배치를 도시한 개략도,
도 7은 상기 제 2 실시 예의 릴레이에서 사용되는 SOI-LDMOSFET 에 대한 부분 수직 단면도,
도 8은 도 7의 SOI-LDMOSFET에서의 웰 영역, 소스 영역, 드레인 영역에 대한 평면적 배치를 도시한 도면,
도 9는 상기 SOI-LDMOSFET을 위한 게이트 전극, 드레인 전극, 소스 전극 및 개별 패드에 대한 평면적 배치를 도시한 도면,
도 10은 본 발명에 따른 제 3 실시 예에 따른 릴레이에서 사용되는 SOI-LDMOSFET 에 대한 부분 수직 단면도,
도 11은 도 10의 SOI-LDMOSFET에서의 웰 영역, 소스 영역, 드레인 영역에 대한 평면적 배치를 도시한 도면,
도 12는 상기 SOI-LDMOSFET을 위한 게이트 전극, 드레인 전극, 소스 전극 및 개별 패드에 대한 평면적 배치를 도시한 도면,
도 13은 본 발명에 따른 제 4 실시 예에 따른 릴레이에서 사용되는 SOI-LDMOSFET 에 대한 부분 수직 단면도,
도 14는 도 13의 SOI-LDMOSFET에서의 웰 영역, 소스 영역, 드레인 영역에 대한 평면적 배치를 도시한 도면,
도 15는 상기 SOI-LDMOSFET을 위한 게이트 전극, 드레인 전극, 소스 전극 및 개별 패드에 대한 평면적 배치를 도시한 도면이다.
도면 주요 부분에 대한 부호의 설명
1: 입력 단자 2: 출력 단자
3: 제어 유닛 4: 발광 다이오드(LED)
5: 광전지 셀 6: 드라이버
7: 프레임 8: 칩(광 검출기)
9: 지지판 10, 100: 실리콘층
11, 111: 웰 영역 12,121: 소스 영역
13, 131,132: 채널 14, 141,142: 드레인 영역
15, 151, 152: 절연 스터드(stud) 16: 주변영역
17: 분리고리(separator ring) 18: 랜드(land)
20, 200: 매립산화층 30, 300: 실리콘기판
31: 상위 기층(upper stratum) 32: 하위 기층(lower stratum)
33: 공동(cavity) 34,341,342: 리세스(recess)
35,60: 유전층 40: 전계산화층(field oxide layer)
41,411,412: 게이트층 42,421: 소스전극
43: 게이트전극 44,441,442: 드레인 전극
52,521: 소스 전극용 패드 53,531: 게이트 전극용 패드
54,541: 드레인 전극용 패드
도 1에 도시된 바와 같이, 본 발명의 솔리스 스테이트 릴레이는, 릴레이에 의해 작동되는 부하 양단에 연결시키는 출력 단자들(2) 사이에 직렬 연결된 한 쌍의 LDMOSFETs(Lateral Double-diffused Metal Oxide Semiconductor Field Effect Transistors, T)를 포함한다. LDMOSFET(이하 간단히 FET로 언급되기도 함)은 입력 신호의 수신 시 전기 에너지를 제공해주는 제어 유닛(3)에 의해 턴 온이나 턴 오프 되도록 구동된다. 제어 유닛(3)은 입력 단자(1)간의 도전 시 발광하도록 연결된 발광다이오드(4), 상기 발광다이오드(4)로부터 광 신호를 수신하여 광전압을 발생하는 광전지셀(5), 및 상기 광전압에서 작동 전압을 발전시키고 개개의 FET의 게이트로 상기 작동 전압을 인가시키기 위해서 회로에 연결된 드라이버(6)로 구성된다. 도 2에 도시된 바와 같이, 제어 유닛(3)은 전기적 도전성 재질인 지지판(9) 위에 FET 칩과 함께 장착된 단일 칩(8) 형태로 설비된다.
2개의 FET(T)의 소스들(S)은 지지판(9)을 통해서 각기 다른 소스와 서로 연결되는 반면, 상기 2개의 FET의 게이트들(G)은 상기 제어 유닛(3)의 대응하는 전극과 공통으로 연결된다. 상기 2개의 FET의 드레인들(D)은 상기 지지판(9)에서 분리되어 형성된 출력 단자들(2)과 제각기 연결되어 있다. 선택적으로, 상기 2개의 FET 및 제어 유닛(3)의 칩(8)은 분리된 지지판들 위에서 제각기 장착될 수 있다. 상기 2개의 FET 및 상기 제어 유닛(3) 칩은 상기 결합된 하나의 지지판 혹은 지지판들과 연합하여 주조된 릴레이 하우징 안에 밀폐된다.
이제, 도 3 및 도 4를 참조하면, 실리콘층(10), SiO2매립산화층(20) 및 실리콘기판(30)을 포함하는 SOI(Silicon-On-Insulator) 구조물로 제공된 LDMOSFET의 횡단면을 보여준다. 실리콘층(10)은 통상적으로 N-형인 제 1 도전형으로 이루어지는 데, 제 2 도전형 즉 P형의 웰 영역(11)은 실리콘층(10)의 주변주위로 확장하기 위해 확산된다. 웰 영역(11)은 실리콘층의 전체 깊이까지 확장하여서 그 바닥면이 상기 매립산화층(20)과 맞닿도록 한다. 웰 영역(11)의 상부면에서 확산되는 것은, 바로 N-형의 소스 영역(12)인데, 상기 소스 영역은 FFT의 소스를 한정하기 위해서, 또한, 웰 영역(11)의 마주보는 내부주변과 소스 영역사이에 루프형태의 채널(13)을 한정하기 위하여 폐루프 형태로 확장된다. N-형 드레인 영역(14)은 FET의 드레인을 한정하기 위해서, 웰 영역(11)의 경계범위 내에서 실리콘층(10)의 상부표면에서 이격되게 중심으로 확산된다. 실리콘층(10) 및 드레인 영역(14)을 통해서 중심으로 확장되는 것은 절연스터드(15)이며, 이 절연스터드(15)는 LOCOS(Local Oxidation of Silicon) 기법에 의해 형성되어서, 스터드의 상부가 실리콘층(10)의 상부표면 위로 돌출 되도록 만들고, 스터드의 바닥면은 매립산화층(20)안에 합쳐지도록 만든다.
상기 실리콘층(10)의 상부표면은 도우프된 폴리실리콘의 게이트층(41), 알루미늄형 게이트 전극(43), 알루미늄형 소스전극(42), 및 알루미늄형 드레인 전극(44)을 구비하는, SiO2전계산화층(field oxide layer)으로 덮어져 있다. 상기 게이트층(41)은 FET의 게이트를 한정하기 위해 상기 채널(13)위에서 이격되게 확장되고, 게이트 전극(43)에 연결된다. 상기 소스전극(42)은 전계산화층(40)을 관통해서, 실리콘층(10) 상부에 있는 웰 영역(11) 및 소스 영역(12) 위를 브리지 연결하는 일부에 도달하고, 반면에, 상기 드레인 전극(44)은 절연스터드(15) 상의 실리콘층(10)을 관통하여 상기 절연스터드(15) 주위에 있는 환형 모양 드레인 영역과 접속한다. 도 5에 도시된 바와 같이, 소스 전극(42)은 수평면상에서 폐루프 구조를 가지며, 상기 지지판(9)과 배선으로 연결시키기 위한 사각 패드(52)가 설비되어 있다. 드레인 전극(44)은 해당 출력 단자(2)와 배선으로 연결시키기 위해서 동종의 사각 패드(54)로 그 위에 형성된다. 게이트 전극(43)은 루프형 게이트층(41)으로부터 측면으로 바깥을 향해 연장하여, 동종 패드(53)가 상기 제어 유닛(3)의 해당 구성요소와 배선으로 연결되기 위해 형성되는 확장부를 만든다.
도 3으로 되돌아가서, 실리콘기판(30)은, 산화물(oxide), 질화물(nitride), 혹은 실리콘기판과 함께 집적된 도우프되지 않은 실리콘층일 수 있는, 즉 개별적으로 형성된 유전층인, 유전층(35)을 통해서 상기 지지판(9) 위에 놓여 있는 N-형 상부기층(31) 및 P-형 하부기층(32)으로 구성된다. 상기 상부기층(31)은, 드레인 영역(14)으로부터 웰 영역(11)의 내부 주변까지 분포되어 있는 실리콘층(10)의 일부분에 대해 반대방향으로 확산하도록, 매립산화층(20)과의 접촉면에 형성된 공동(33)을 포함한다.
상기의 구조에서는, 제 1 드레인-소스 캐패시턴스는 드레인 영역(14)과 웰 영역(11)사이의 측면 경로에서 나타난다. 그러나, 상기 웰 영역(11)의 바닥부가, 본질적으로 상기 산화층(20)보다 더 큰 특정 캐패시턴스를 갖는 실리콘층(10)의 일부분을 통해서 접촉하기보다는 오히려, 매립산화층과 직접적으로 접촉하기 때문에, 상기 제 1 수직 경로에 나타난 제 1 드레인-소스 캐패시턴스는 훨씬 더 감소된다.
지지판(9)이 상기 소스에 전기적으로 연결되도록 이용되는 결과, 상기 드레인 영역(14)이나 드레인 전극(44)으로부터 상기 매립산화층(20), 실리콘기판(30) 및 유전층(35)의 대응 부분을 통해서 지지판(9)까지의 수직 경로 내에서, 제 2 드레인-소스 캐패시턴스가 나타난다. 비록, 상기 제 2 캐패시턴스는 적은 특정 캐패시턴스를 갖는 매립산화층(20)의 삽입으로 인해 제 1 캐패시턴스보다 더 적다 할 지라도, 상기 제 2 캐패시턴스는 제 1의 캐패시턴스와 병렬로 연결되어서, 캐패시턴스의 병렬 총합을 증가시킨다. 그러므로, 제 2 캐패시턴스를 가능한 한 감소시키는 것이 요구되는 바이다. 상기 제 2 캐패시턴스는 절연스터드(15), 유전체(35), 실리콘기판(30)에서의 P-N 접합, 및 실리콘기판(30)에서의 공동(33)의 설비들로 인해서 감소될 수 있다. 첫 번째로, 상기 절연스터드(15)는, 지지판(9)과 함께 제 2 캐패시턴스를 나타내는 원인이 되는 상기 드레인 영역(14)의 유효 면적(effective area)을 감소시킬 수 있는 반면에, 상기 드레인 전극(44) 위에 패드(54)를 설치하기 위한 충분한 면적을 보장하여, 상기 수직 경로에서 나타나는 제 2 캐패시턴스를 감소시킨다. 두 번째로, 유전층(35)의 개입은 매립산화층의 캐패시턴스와 직렬 용량성 연결로 캐패시턴스를 부가시키고 이로 인해 제 2 캐패시턴스를 더 낮출 것이다. 세 번째로, 실리콘기판(30)내에 즉, 상부기층(31)과 하부기층(32) 사이에서 형성된 P-N접합은, 제 2 캐패시턴스를 낮추면서, 상기 매립산화층(20)의 캐패시턴스와 직렬로 연결되기 위한 캐패시턴스를 나타내는 공핍층(depletion layer)을 나타낼 것이다. 더욱이, 매립산화층(20)과 실리콘기판(30)간의 인터페이스에서의 공동(33)은, 제 2 캐패시턴스를 더 낮추기 위해서 매립산화층(20)의 캐패시턴스와 직렬 용량성 연결로 캐패시턴스를 추가할 수 있다. 따라서, 전체 드레인-소스 캐패시턴스는 훨씬 감소될 수 있고, 이에 의해 릴레이의 출력단자들(2)간의 출력 캐패시턴스를 최소화시킨다. 이러한 연결에서, 비록 절연스터드(15), 유전층(35), 실리콘기판(30)의 P-N 접합, 및 실리콘기판(30)의 공동(33)의 설비들이 제 2 드레인-소스 캐패시턴스 및 따라서 전체 드레인-소스 캐패시턴스를 감소시키는 데 바람직하긴 하지만, 상기 전체 드레인-소스 캐패시턴스는 상기의 어떠한 구성설비 없이도 충분히 감소될 수도 있음을 주목해야만 한다.
도 6은 본 발명에 따른 제 2 실시 예에 따른 솔리드 스테이트 릴레이를 도시한 것으로서, 2개의 MOSFET(T) 각각은 전기적 도전 재질인 개별적 지지판(9A) 상에 장착되어 있으며, 개개의 프레임(7) 위에 장착된 동종의 제어 유닛 칩(3A)과 연결되어 있는 게이트를 구비한다. 각각의 FET 드레인은, 그 드레인의 집적된 부분으로서 출력 단자들(2A)로 형성되어 있는 각각의 지지판(9A)에 전기적으로 연결되어 있다.
도 7 및 도 8에서 보여지는 바와 같이, FET는 또한 N-형 실리콘층(10A), 매립산화층(20A), 및 실리콘기판(30A)을 구비한 SOI 구조로 구성된다. 폐루프 구성의 P-형 웰 영역(11A)은, 주변 격리 영역(16) 주위를 이탈하기 위하여, 격리 영역의 전체 깊이로 실리콘층(10A)에서 확산된다. 유사한 폐루프 구성의 P-형 소스 영역(12A)은, 소스 영역(12A)과 웰 영역(11A)의 마주보는 내주변 영역 사이의 채널(13A)을 한정할 뿐만 아니라, FET의 소스를 한정하기 위해서, 상기 웰 영역(11A)의 상부표면에서 확산된다. N-형 드레인 영역(14A)은 FET의 드레인을 한정하기 위해서, 상기 웰 영역(11A)의 경계 내에서 실리콘층(10A)의 상부표면에서 중앙으로 확산된다. 웰 영역(11A) 주위에서 곧바로 확장하는 것은, 분리고리(17)의 바닥이 상기 매립산화층(20A)에 도달하도록 하기 위해서 LOCOS기법에 의해 형성된 산화실리콘의 유전 분리고리(17)이다. 상기 분리고리(17)는 상기 실리콘층(10A) 위쪽으로 돌출하고, 실리콘층(10A)의 상부표면을 덮고 있는 전계산화층(40A) 안에서 병합된다. 전계산화층(40A)은 FET의 게이트를 한정하기 위해서, 채널(13A)로부터 이격되어 채널(13A) 위의 폐루프 내에서 확장하는, 도핑된 폴리실리콘 게이트층(41A)을 포함한다. 상기 게이트층(41A)은 전기적으로 게이트 전극(43A)과 연결되어 있다. 드레인 전극(44A) 및 소스 전극(42A)은, 드레인 영역(14A), 및 소스 영역(12A)과 웰 영역(11A)을 연결하는 부분과 전기적으로 접속하기 위해서, 전계산화층(40A)을 관통하도록 형성된다. 소스 전극(42A) 및 게이트 전극(43A)은, 도 9에 도시된 바와 같이, 연관된 회로 소자에 배선으로 연결하기 위한 사각 구조의 독립 패드(52A, 53A)를 한정시키기 위해서 분리고리(17)위에서 측면으로 확장한다. 동종의 사각 패드(54A)는 출력단자와 배선으로 연결하기 위한 드레인 전극(44A) 위의 중심에 형성된다.
상기 실시 예에서, 주변영역(16)은 드레인과 동일한 전기적 전위를 유지하기 위해서, 드레인과 함께 지지판(9A)과 전기적으로 연결되어 있다. 이러한 배치에 대해, 주변영역(16)에 상응하는 매립산화층(20A)은, 제 1 드레인-소스 캐패시턴스와 병렬로, 또한 상기 웰 영역(11A) 및 지지판(9A)의 바닥으로부터 수직 경로에서 형성된 제 2 캐패시턴스와 병렬로 추가되는 어떠한 캐패시턴스도 야기하지 않도록 작용한다. 이상의 관점에서, 전체 드레인-소스 캐패시턴스는 상기 주변영역(16)이 존재할 때에조차 훨씬 감소될 수 있다. 게다가, 분리고리(17)는 수평 경로를 웰 영역(11A)에서 주변영역(16)까지로 연장시킬 수 있고, 이에 따라 이들 사이의 캐패시턴스를 감소시키고, 따라서, 전체 드레인-소스 캐패시턴스를 최소화시키도록 작용한다.
또한, 상기의 실시 예에서, 상기 실리콘기판(30A)은 유전층(35A)을 통해서 지지판(9A) 위에 위치한 N-형 상부 기층(31A) 및 P-형 하부 기층(32A)으로 구성된다. 상부기층(31A)은, 웰 영역(11A) 및 분리고리(17)를 덮고 있는 실리콘층(10A) 일부에 대향하게 수평적으로 확장하기 위해서, 매립산화층(20A)과의 인터페이스에서 형성되는, 수평면에서의 환형 구조의 공동(33A)을 포함한다. 상기 유전층(35A) 뿐만 아니라 기층들(31A, 32A)간의 P-N 인터페이스인 공동(33A)은, 상기 제 1 실시 예를 참조하여 설명된 바와 동일한 방식으로 전체 드레인-소스 캐패시턴스를 감소시키는 기능을 한다.
도 10 내지 도 12는 본 발명의 제 3 실시 예에 따른 SOI-LDMOSFET의 다른 구조를 도시한다. 도시된 구조의 FET는 도 6에 도시된 회로 구성을 사용하기 위해 적용되고, N-형 실리콘층(10B), 매립산화층(20B), 및 실리콘기판(30B)을 포함한다. 폐루프 구성의 P-형 웰 영역(11B)은, 주변 격리 영역(16B) 주위를 이탈하기 위하여, 실리콘층(10B)에서 전체 깊이까지 확산된다. 유사한 폐루프의 P-형 소스 영역(12B)은, 소스 영역(12B)과 상기 웰 영역(11B)의 마주보는 내주변과의 사이에서의 채널(13B)을 한정하기 위해서, 웰 영역(11B)의 상부표면에서 확산된다. N-형 드레인 영역(14B)은 상기 웰 영역(11B)의 한계범위 내에서 상기 실리콘층(10B)의 상부표면에서 중심으로 확산된다. 주변영역(16B)내에서 국부적으로 확산된 것은, 실리콘층(10B)의 전체 깊이(full depth)까지 확장하는 한 쌍의 P-형 랜드(land)(18)이고, 직경방향으로 서로 대향하도록 수평면상에 배열된다. 실리콘층(10B)의 상부표면은, 도핑된 폴리실리콘의 게이트층(41B)이 제공된 전계산화층(40B)에 의해 덮여져 있는 데, 상기 게이트층(41B)은 채널(13B)내에서 이격되게 확장되고, 전기적으로 게이트 전극과 연결된다. 드레인 전극(44B)과 소스 전극(42B)은, 소스 영역(12B)과 웰 영역(11B) 위를 연결하는 일부분, 및 드레인 영역(14B)과, 각각 전기적으로 연결하기 위해서, 전계산화층(40B)을 관통하도록 형성된다. 도 12에 도시된 바와 같이, 소스 전극(42B) 및 게이트 전극(43B)은 연관된 회로 소자와의 배선 연결을 위한 사각 형상의 개별 패드(52B, 53B)를 한정시키기 위해서, P-형 랜드(18) 위에서 측면으로 확산한다. 동종의 사각 패드(54B)가 출력단자와 배선으로 연결되기 위해 상기 드레인 전극(44B)상의 중심에서 형성된다.
또한, 상기의 실시 예에서, 주변영역(16B)은, 상기 제 2 실시 예에서 설명한 것과 동일한 이유로 인한 전체 드레인-소스 캐패시턴스를 감소시키기 위해, 드레인과 동일한 전위를 유지시키도록 상기 드레인과 함께 상기 지지판(9B)에 전기적으로 연결된다. 소스 전극 및 게이트 전극(42B, 43B)용의 패드(52B, 53B) 아래에 랜드(18)를 구비함으로써, 각각의 랜드는, 각 패드에 의해 야기된 전계산화층(40B)의 캐패시턴스와 직렬로 연결된, 주변영역(16B)과의 P-N 접합으로부터 생기는 자신의 캐패시턴스를 추가하게 되는 데, 이로 인해 각 패드사이에서 주변영역(16B)으로 나타나는 캐패시턴스를 감소시킨다. 만약 그렇지 않다면, 상기 전계산화층(40B)의 캐패시턴스는 필연적인 드레인-소스 캐패시턴스 및 드레인-게이트 캐패시턴스와 단독으로 병렬 연결되어서, 결국은 전체 드레인-소스 및 전체 드레인-게이트 캐패시턴스를 증가시킨다.
실리콘기판(30B)은 수평면에 환형으로 구성되고 상기 실리콘기판(30B)의 전체 깊이를 확장하는 리세스(recess)(34)를 구비하여 형성된 N-형으로 구성된다. 리세스(34)는 웰 영역(11B) 및 랜드(18B)에까지 외부로 측면으로 잇닿는 실리콘층(10B)의 일부분을 덮고 있다. 이렇게 하여, 상기 패드(52B, 53B) 뿐만 아니라 지지판(9B)과 웰 영역(11B)사이에 정전 소자를 형성하는 것이다. 그 결과로 얻은 캐패시턴스는 상기 패드 설비에 의해 야기된 캐패시턴스를 포함하는 필연적인 드레인-소스 및 게이트-드레인 캐패시턴스와 직렬로 연결되며, 이에 의해 전체 드레인-소스 및 전체 게이트-드레인 캐패시턴스를 감소시키게된다. 동종의 유전층(35B)은, 이전의 실시 예에서 논의된 바와 같이 동일한 목적을 위해서 상기 지지판(9B) 위에 제공된다.
실리콘층(10B)에 랜드(18)를 제공하는 대신에, 상기 소스전극용 패드 및 게이트 전극용 패드의 설비로 인해 생긴, 드레인-소스 캐패시턴스 및 게이트-드레인 캐패시턴스를 감소시키기 위해서, 상기 소스 영역(12B)으로부터 측면으로 격리시키는 방식으로 상기 웰 영역 범위 내에서 동종의 N-형 랜드를 제공하는 것이 가능하다.
비록 상기 도시된 실시 예가, 드레인 영역이 상기 웰 영역에 의해 둘러싸인 구조를 개시하고 있지만, 동종의 웰 영역이 상기 실리콘층의 중심에 형성되고, 동종의 드레인 영역에 의해 둘러싸여지는 구조를 제공하는 것이 마찬가지로 가능하다는 점을 주목해야만 한다. 상기의 변경사항에 있어서, 드레인 영역주위의 주변영역은, 상기 소스 영역과 함께 동종의 지지판과 전기적으로 연결되어 있다. 또한, 동종의 분리고리는 주변영역으로부터 상기 드레인 영역을 전기적으로 격리시키기 위해서, 상기 드레인 영역 주위에 형성될 수도 있다.
도 13 내지 도 15를 참조하면, 본 발명의 제 4 실시 예에 따른 솔리드-스테이트 릴레이가 도시되어 있다. 릴레이는 N-형 실리콘층(100), 매립산화층(200), 및 실리콘기판(300)으로 구성된 SOI 구조의 단일 장치로 집적된 한 쌍의 LDMOSFET를 포함한다. 상기 단일 장치는, 전기적 도전성 재질인 지지판(9) 위에 장착되고, 이들 사이에 유전층(350)이 삽입된다. P-형 웰 영역(111)은, 타원구조의 격리된 한 쌍의 제1 및 제2 활성 영역(101, 102)을 측면으로 형성하도록 하는 방법으로 실리콘층(100)에서 전체 깊이까지 확산된다. 제1 및 제2 활성영역(101, 102) 주위로 제각기 형성된 것은, 폐루프 구조로 구성되고, FET의 개별적인 소스를 한정하기 위해서 상기 웰 영역의 상부표면에서 확산되는 제1 및 제2 N형 소스 영역(121, 122)이다. 제1 및 제2 소스 영역(121,122)은 또한 상기 개별적인 소스 영역과 상기 제1 및 제2 활성영역(101, 102)의 안쪽으로 대향하는 주변들 사이의 웰 영역범위내의 제 1 및 제 2 채널(131, 132)의 폐루프를 한정한다. 제 1 및 제 2 N-형 드레인 영역(141, 142)은 FET의 개별적인 드레인을 한정하기 위해서, 상기 웰 영역(111)의 측면으로 이격되게, 제 1 및 제 2 활성영역(101,102)내에서 제각기 실리콘층(100)의 상부표면에서 확산된다. 제 1 및 제 2 절연 스터드(151,152)는, 제각기 제 1 및 제 2 드레인 영역(141)의 중심점을 통해 상기 매립산화층(200)으로부터 상기 실리콘층(100) 위로 돌출 시키기 위한 LOCOS 기법에 의해 형성된다.
실리콘층(100)의 상부표면은, 도우프된 폴리실리콘인 한 쌍의 제 1 및 제 2 게이트층(411,412), 게이트전극(431), 소스전극(411), 및 드레인 전극(441)을 구비한 SiO2전계산화층(400)으로 덮여져 있다. 제 1 및 제 2 게이트층(411, 412)은 FET의 개별적인 게이트를 한정하기 위해서, 제 1 및 제 2 채널 위에서 이격되어 제각각 확장하고, 상기 게이트전극(431)에 공통으로 연결된다. 소스 전극(421)은 2개의 FET의 소스의 상호 연결을 위해서 그 둘 사이에 형성된 웰 영역(111)을 통과하여 상기 제 1 및 제 2 소스영역(121,122)을 다리로 연결하는 실리콘층(100)상의 일부에 도달하기 위해서, 상기 전계산화층(400)을 관통한다. 상기 제 1 및 제 2 드레인 전극(441, 442)은 상기 절연 스터드 주위에 고리모양의 제 1 및 제 2 드레인 영역(141, 142)과 접속하기 위해서, 절연 스터드(151, 152)위의 실리콘층(100)을 관통한다. 도 15에서 보는 바와 같이, 게이트 전극(431)은 연관된 회로 소자,l즉, 도 1에 도시된 제어 유닛과 배선으로 연결하기 위한 패드(531)를 구비한다. 제 1 및 제 2 드레인 전극(441, 442) 각각은 상기 릴레이의 출력 단자와 배선으로 연결하기 위한 패드(541, 542)를 구비한다. 소스 전극(421)은 지지판(9)과 배선으로 연결하기 위한 단일 패드(521)를 구비한다. 소스는 상기 지지판(9)과 반드시 연결되는 것은 아니다.
상기의 구조에서, 웰 영역(111)은, 상기 매립산화층(200)위에 2개의 격리된 활성영역(101, 102)을 형성하기 위해서 실리콘층(100)의 전체 깊이로 확장하는데, 드레인 영역(141, 142)과 측면으로 마주보는 웰 영역(141,142)의 감소된 면적 때문에 또한, 실리콘층(100)의 캐패시턴스보다 더 낮은 매립산화층(200)의 특정 캐패시턴스 때문에, 드레인-소스 캐패시턴스를 감소시킴은 물론, 단일 SOI 구조에서 2개 FET의 형성을 가능케 한다.
매립산화층(200)이 낮은 특정 유도 캐패시턴스를 갖음에도 불구하고, 특히 소스가 지지판(9)에 전기적으로 연결될 때, 제 2 캐패시턴스를 제공할 것이다. 제 2 캐패시턴스는 상기 드레인 영역(141, 142)으로부터 매립산화층(200)을 통해서 지지판(9)까지 수직경로에서 거의 발생하고 또한, 드레인 영역에서 웰 영역까지 측면 경로에서 거의 생성된 제 1 드레인-소스 캐패시턴스와 용량성 접속으로 추가된다. 그럼에도 불구하고, 상기 제 2 캐패시턴스를 가능한 많이 제거시키기 위해서는, N-형 실리콘기판(300)은 측면에 이격된 한 쌍의 리세스(341,342)로 형성되고, 상기 유전층(350)을 통해서 지지판(9) 위에 위치한다.
각각의 리세스(341,342)는, 제 1 및 제 2 소스 영역(121,122) 각각에 의해서 경계 지워지고 실리콘기판(300)의 일부를 덮기 위해서, 실리콘기판(300)의 전체 깊이로 확장하고, 수평면내에 타원형 형상을 갖는다. 리세스(341,342) 및 유전층(350)은, 전체 제 2 드레인-소스 캐패시턴스를 감소시키고, 따라서 전체 드레인-소스 캐패시턴스 그러므로 출력 캐패시턴스를 최소화시키기 위한 매립산화층의 드레인-소스 캐패시턴스와 직렬 용량성 접속되어 추가된 개별적인 캐패시턴스를 제공한다.
상기의 연결에 있어서, 상당히 감소된 드레인-소스 캐패시턴스를 보장하면서, 지지판은 각각의 FET 드레인으로부터 뿐만 아니라 소스로부터 전기적으로 격리될 수 있다는 점을 주목해야만 한다. 이러한 변경사항에서, 상기 실리콘기판은 리세스 혹은 공동을 요구하지 않을 것이며, 또한 유전층(350)조차도 제거될 수 있다.
더욱이, 매립산화층을 통해 생성되는 제 2 소스-드레인 캐패시턴스를 감소시키기 위해서, 개개의 실시 예의 특별한 특징들을 결합한 것은 본 발명의 개념의 범주에 속한다. 이러한 특별한 특징들은 드레인 영역(14)을 통한 절연스터드(15)의 설비를 포함하고(통상적으로 도 3에 도시됨), 지지판(9)과 실리콘기층(30)간의 유전층(35)의 삽입(통상적으로 도 3에 도시됨), 공동(33) 및 리세스(34)의 설비(통상적으로 도 3 및 도 10에 도시됨), 및 P-N 접합들간에 형성된 실리콘기판(30, 통상적으로 도 3에 도시됨)과 다른 형태의 기층들(31,32)의 설비를 포함한다.
따라서, 본 발명은 축소된 P-N 인터페이스 및 실리콘층보다 훨씬 적은 캐패시턴스를 나타내는 매립산화층으로 인해 비도전성 조건하에서 드레인-소스 캐패시턴스를 크게 감소시킴으로써, 릴레이의 출력 캐패시턴스를 최소화할 수 있다.

Claims (25)

  1. 제어될 부하와 접속하기 위한 한 쌍의 출력 단자를 갖는 솔리드 스테이트 릴레이(Solid-State relay)로서,
    입력 신호의 수신 시 전기적인 에너지를 제공하는 제어 수단(3)과;
    한 쌍의 LDMOSFETs(Lateral Double-diffused Metal Oxide Semiconductor Field Effect Transistors)로서, 상기 LDMOSFETs를 구동시키는 상기 전기 에너지를 수신하기 위하여 공통으로 연결된 개별적인 게이트와, 서로 접속된 개별적인 소스와, 상기 출력 단자(2)에 연결된 개별적인 드레인을 각각 구비하는, 한 쌍의 LDMOSFET와;
    상기 LDMOSFETs를 그 위에 장착하는 전기적 도전성 재질의 최소한 하나의 지지판(9; 9A; 9B)을 포함하고,
    상기 LDMOSFET 각각은,
    상부 및 바닥 표면을 갖는 제 1 도전형 실리콘층(10; 10A; 10B, 100)과;
    상기 LDMOSFET의 상기 드레인을 한정하기 위하여 상기 실리콘층의 상부 표면에 확산된 상기 제 1 도전형 드레인 영역(14; 14A; 14B; 141, 142)과;
    상기 드레인 영역으로부터 측면으로 이격되어 상기 실리콘층에 확산된 제 2 도전형 웰(well) 영역(11; 11A; 11B; 111)과;
    상기 웰 영역의 마주보는 에지와 소스 영역 사이에서 상기 실리콘층의 상기 상부표면을 따라 확장하는 채널을 한정하기 위하여 상기 웰 영역 내에 확산되고, 상기 LDMOSFET의 상기 소스 영역을 한정하는, 제 1 도전형 소스 영역(12; 12A; 12B; 121, 122)과;
    상기 드레인 영역에 위치하고, 전기적으로 드레인 영역에 연결되는 드레인 전극(44; 44A; 44B; 441, 442)과;
    상기 게이트를 한정하기 위하여 유전층을 통해 상기 채널 위에 위치하는 전기적으로 도전성 재질의 게이트층(41; 41A; 41B; 411, 412)에 전기적으로 연결된 게이트 전극과; 및
    상기 소스 영역 위에 위치하고, 소스 영역에 전기적으로 연결되는 소스 전극(42; 42A; 42B; 421)을 포함하는 솔리드-스테이트 릴레이에 있어서;
    상기 LDMOSFET 각각은, 실리콘기판(30; 30A; 30B, 300)과, 상기 실리콘기판 위에 형성된 매립산화층(20; 20A; 20B; 200), 및 상기 매립산화층 상에 형성된 상기 실리콘층(10; 10A; 10B; 100)을 포함하는 SOI(Silicon-On-Insulator) 구조로 이루어지는데, 상기 실리콘기판은 상기 지지판 위에 장착되고, 상기 웰 영역은 상기 매립산화층에 대해 인접한 바닥을 갖도록, 상기 실리콘층의 전체 깊이로 확장하는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  2. 제 1항에 있어서, 상기 소스 영역과 상기 드레인 영역 중 하나는, 상기 실리콘층의 평면 내에서 상기 소스 영역 및 상기 드레인 영역 중 서로 다른 것을 에워싸도록 구성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  3. 제 2항에 있어서, 상기 소스 영역은 상기 드레인 영역을 에워싸도록 구성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  4. 제 3항에 있어서, 상기 실리콘층은 상기 웰 영역의 밖을 향하여 위치한 주변영역(16; 16B)으로 형성되고, 상기 웰 영역에 의해 상기 드레인 영역으로부터 분리되는데, 상기 주변영역과 상기 드레인 영역은 전기적으로 상기 지지판에 공통으로 연결되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  5. 제 3항에 있어서, 유전체 재질의 분리고리(separator ring)(17)는 상기 웰 영역에 접근하여 에워싸는데, 상기 분리고리는 상기 웰 영역을 상기 실리콘층의 주변영역으로부터 분리시키기 위하여 상기 실리콘층 내에 형성되고, 상기 주변영역과 상기 드레인 영역은 전기적으로 상기 지지판에 공통으로 연결되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  6. 제 5항에 있어서, 상기 소스 전극과 상기 게이트 전극 중 최소한 하나는, 상기 웰 영역의 위로부터 상기 분리고리(17)의 상기 상부 위에서 측면으로 확장하는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  7. 제 4항에 있어서, 상기 제 2 도전형의 최소한 하나의 분리된 랜드(land)(18)는 상기 웰 영역으로부터 이격되어 상기 웰 영역의 밖을 향하여 측면으로 상기 실리콘층 내에 확산되는데, 상기 소스 전극과 상기 게이트 전극 중 최소한 하나는, 보상 회로 요소와의 연결을 위한 배선 패드(52B; 53B)를 한정하기 위하여, 상기 소스와 상기 채널 중 대응하는 하나로부터 이격되어 상기 최소한 하나의 분리된 랜드 위에서 확장하는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  8. 제 4항에 있어서, 상기 제 1 도전형 랜드(18)는, 상기 소스 영역으로부터 전기적으로 격리되게 상기 실리콘층의 전체 깊이로 확장하기 위해서 상기 웰 영역 내에서 확산되고, 상기 소스 전극과 상기 게이트 전극 중 최소한 하나는, 보상 회로 요소와의 연결을 위한 배선 패드를 한정하기 위하여 상기 소스와 상기 채널 중 대응하는 하나로부터 이격되게 상기 분리영역 위에서 확장하는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  9. 제 2항에 있어서, 상기 소스 영역과 상기 드레인 영역 중 다른 하나를 에워싸는 상기 소스 영역과 상기 드레인 영역 중 하나는, 전기적 도전성 재질의 상기 지지판에 전기적으로 연결되어, 상기 지지판이 상기 웰 영역과 상기 드레인 영역 중 하나와 동일한 전기적인 전위를 갖게 되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  10. 제 2항에 있어서, 상기 드레인 영역은 상기 웰 영역을 에워싸도록 구성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  11. 제 10항에 있어서, 상기 실리콘층은, 주변영역(16; 16B)이 상기 드레인 영역의 밖을 향하여 위치하도록 형성되는데, 상기 주변영역과 상기 소스영역은 전기적으로 상기 지지판에 공통으로 연결되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  12. 제 10항에 있어서, 유전체 분리고리(17)는 상기 드레인 영역을 인접하게 에워싸는데, 상기 분리고리는 상기 실리콘층의 주변영역으로부터 상기 드레인 영역을 분리시키기 위하여 상기 실리콘층 내에 형성되고, 상기 주변영역과 상기 소스 영역은 전기적으로 상기 지지판에 공통으로 연결되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  13. 제 1항에 있어서, 상기 소스 영역(12)은 전기적으로 상기 지지판(9)에 연결되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  14. 제 13항에 있어서, 상기 실리콘기판(30)은 상기 매립산화층과의 접촉면에서 확장되고 상기 드레인 영역을 덮는 너비를 갖는, 공동(33)을 구비하도록 형성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  15. 제 13항에 있어서, 상기 실리콘기판(30B)은, 바닥이 상기 매립산화층에 의해 한정되고 상기 드레인 영역을 덮는 너비를 갖는 리세스(recess)(34)를 구비하도록 형성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  16. 제 7항에 있어서, 상기 지지판은 상기 출력 단자로부터 분리되어 형성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  17. 제 1항에 있어서, 상기 드레인 영역(14A; 14B)은 전기적으로 상기 지지판(9A; 9B)에 연결되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  18. 제 17항에 있어서, 상기 실리콘기판(30A)은, 상기 매립산화층(20A)과의 접촉면에서 확장하고 상기 소스를 덮는 너비를 구비하는, 공동(33A)과 함께 형성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  19. 제 17항에 있어서, 상기 실리콘기판(300)은, 바닥이 상기 매립산화층(200)에 의해 한정되고 상기 소스 영역(121, 122)을 덮는 너비를 갖는, 리세스(34)를 구비하도록 형성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  20. 제 17항에 있어서, 상기 지지판(9A)은 상기 출력 단자(2A)를 내부 부분으로서 구비하도록 형성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  21. 제 1항에 있어서, 절연 스터드(stud)(15; 151, 152)는, 상기 드레인 영역을 상기 스터드 주위에서 환형으로 노출시키도록, 상기 매립산화층(20; 200)으로부터 상기 드레인 영역(14; 141, 142)의 중심을 통해 확장하여 상기 실리콘층의 상부 표면에 돌출 되는 데, 상기 드레인 전극은, 상기 드레인 전극의 주변 부분이 전기적으로 환형의 상기 드레인 영역에 연결되는 상태에서, 상기 절연 스터드 위로 확장하는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  22. 제 1항에 있어서, 상기 실리콘기판(30; 30A)은 다른 도전형의 한 쌍의 반도체 기층(31, 32; 31A, 32A)을 포함하는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  23. 제 1항에 있어서, 유전층(35; 35A; 35B; 350)은 상기 매립산화층에 대향하는 실리콘기판의 바닥에 형성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  24. 제 1항에 있어서, 상기 웰 영역(111)은, 제 1 및 제 2 활성 영역(101, 102) 주위에 한 쌍의 제 1 및 제 2 소스 영역(121, 122)이 상기 웰 영역 내에 각각 형성되는, 측면으로 분리된 한 쌍의 제 1 및 제 2 활성 영역(101, 102)을 형성하는 방식으로, 상기 실리콘층 내에서 전체 깊이에 대해 형성되고, 한 쌍의 제 1 및 제 2 드레인 영역은, 상기 LDMOSFETs 둘 모두를 단일 디바이스 구조물로 실현하기 위하여, 상기 제 1 및 제 2 활성 영역 내에 각각 형성되고,
    상기 제 1 및 제 2 소스 영역(121, 122)은 서로 측면으로 이격되도록 상기 웰 영역(111) 내에서 각각 확산되고, 상기 제 1 및 제 2 소스 영역 각각의 사이에서, 상기 제 1 및 제 2 활성 영역 중 각 대응하는 하나의 마주보는 에지를 향해 상기 실리콘층의 상부표면을 따라 각각이 확장하는 제 1 및 제 2 채널(131, 132)을 한정하는데, 상기 제 1 및 제 2 소스 영역은 상기 두 개 LDMOSFETs의 제 1 및 제 2 소스를 각각 한정하고;
    상기 제 1 및 제 2 드레인 영역(141, 142)은, 상기 웰 영역에 의해 서로 분리되고, 상기 두 개 LDMOSFETs를 각각 한정하도록, 상기 제 1 및 제 2 활성 영역 내에서 각각 확산되고;
    제 1 및 제 2 드레인 전극(441, 442)은 상기 제 1 및 제 2 드레인 영역 상에서 전기적으로 접속되게 각각 위치하고;
    최소한 하나의 게이트 전극(431)은, 유전층을 통해 상기 제 1 및 제 2 채널 위에 각각 놓이고 상기 두 개 LDMOSFETs의 제 1 및 제 2 게이트를 한정하는, 제 1 및 제 2 게이트 층(411, 412)에 각각 전기적으로 연결되고;
    공통 소스 전극(421)은, 상기 제 1 및 제 2 소스 영역 위에 브리징하여 전기적으로 연결되고;
    상기 제 1 드레인(141)은, 상기 LDMOSFETs 중 하나를 구성하기 위하여, 상기 제 1 게이트(411)와 상기 제 1 소스(121)와 협동하는 반면, 상기 제 2 드레인(142)은 다른 LDMOSFETs를 구성하기 위하여 상기 제 2 게이트(412)와 상기 제 2 소스(122)와 협동하고; 및
    상기 매립산화층을 통해 상기 실리콘층을 지탱하는 상기 실리콘기판은, 상기 출력 단자가 각각 상기 제 1 및 제 2 드레인에 전기적으로 연결된 상태로, 상기 지지 프레임 상에 장착되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
  25. 제 24항에 있어서, 상기 실리콘기판은 상기 제 1 및 제 2 소스와, 상기 제 1 및 제 2 드레인으로부터 전기적으로 분리되는데, 상기 출력 단자는 상기 지지판으로부터 분리되어 형성되는 것을 특징으로 하는 솔리드-스테이트 릴레이.
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