KR102551485B1 - 적층 세라믹 전자부품, 및 그의 제조 방법 - Google Patents

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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명은 적층방향으로 마주보는 양 주면과, 적층방향에 직교하는 폭방향으로 마주보는 양 측면과, 적층방향 및 폭방향에 직교하는 길이방향으로 마주보는 양 단면을 포함하는 적층체와, 양 단면 상에 배치된 외부전극을 가지는 적층 세라믹 전자부품의 제조 방법이다. 적층체를 복수개 준비하는 공정과, 복수개의 적층체를, 바인더 부재를 통해 겹쳐 쌓는 공정과, 복수개의 적층체를, 길이방향을 회전축으로 하여 90도 전동시키고 사이드 갭부를 형성하는 공정과, 사이드 갭부를 형성한 적층체로부터 바인더 부재를 제거하는 공정을 포함한다. 적층 세라믹 전자부품의 적층방향의 길이를 T치수로 하고, 폭방향의 길이를 W치수로 했을 때, T치수는 W치수보다 작다.

Description

적층 세라믹 전자부품, 및 그의 제조 방법{Multilayer Ceramic Electronic Component and Method for Manufacturing the Same}
본 발명은 적층 세라믹 전자부품의 제조 방법, 및 적층 세라믹 전자부품에 관한 것이고, 특히 박(薄)형 적층 세라믹 전자부품의 제조 방법, 및 박형 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품 중 하나로 적층 세라믹 콘덴서가 있다. 이와 같은 적층 세라믹 콘덴서는 적층체, 및 외부전극으로 구성된다. 적층체는 한쪽 주면(主面)에 제1 주면을 가지며, 다른 쪽 주면에 제2 주면을 가지며, 한쪽 측면에 제1 측면을 가지며, 다른 쪽 측면에 제2 측면을 가지며, 한쪽 단면(端面)에 제1 단면을 가지며, 다른 쪽 단면에 제2 단면을 가진다. 외부전극은 제1 외부전극, 및 제2 외부전극을 가진다.
적층체에는 세라믹층 및 내부전극층이 포함된다. 내부전극층은 제1 내부전극층, 및 제2 내부전극층을 가진다. 제1 내부전극층과 제2 내부전극층은 교대로 적층되어 있음과 함께, 제1 내부전극층은 제1 단면으로부터 외부로 돌출되어 제1 단면 측에 형성된 제1 외부전극과 접속되어 있고, 제2 내부전극층은 제2 단면으로부터 외부로 돌출되어 있으며, 제2 단면 측에 형성된 제2 외부전극과 접속되어 있다.
제1 주면으로부터 내부전극층까지의 사이, 제1 내부전극층과 제2 내부전극층 사이, 및 제2 내부전극층으로부터 제2 주면까지의 사이에는 세라믹층이 형성되어 있다.
여기서, 제1 측면, 및 제2 측면의 장축방향을 L방향으로 하고, 단축방향을 T방향으로 하며, L방향 및 T방향과 각각 직교하는 방향을 W방향으로 하고, L방향의 치수를 L치수로 하며, 및 T방향의 치수를 T치수로 하고, W방향의 치수를 W치수로 한다.
최근, IC나 LSI의 고기능화, 고집적화, 특성 향상은 점점 진행되어 오고 있지만, 이 한편으로, 반도체 기판의 실장 면적은 점점 좁아져 오고 있다. 이와 같은 상황에서 반도체 기판의 표면, 또는 그 내부에 적층 세라믹 콘덴서가 실장되는 경우가 많다. 이와 같이, 반도체 기판의 내부에 적층 세라믹 콘덴서를 실장하면, 반도체 기판의 실장 면적을 삭감하는 것이나, 회로의 루프 임피던스를 저하시킴으로써 회로의 특성을 향상시킬 수 있다.
그리고 반도체 기판의 내부에 적층 세라믹 콘덴서를 실장하는 경우는 반도체 기판의 두께를 얇게 하기 위해, W치수에 대비하여 T치수가 작은 박형 적층 세라믹 콘덴서가 이용되는 경우가 많다.
한편, 적층 세라믹 콘덴서로서, 일본 공개특허공보 특개2017-188559호에는 제1 측면, 및 제2 측면에 사이드 갭이 형성된 것이 개시되어 있다.
일본 공개특허공보 특개2017-188559호의 도 8부터 도 11에는 이하에 설명하는 방법에 의해 사이드 갭을 형성하고, 적층 세라믹 콘덴서를 제조하는 방법이 개시되어 있다. 즉, 우선 적층 칩을 점착 시트와 작용판으로 누른 상태로부터, 적층 칩의 단면과 수직한 방향으로 작업판을 이동시킴으로써, 적층 칩을 90° 전동(轉動)시켜 적층 칩의 한쪽 측면에 점착 시트에 접착시켜, 이로써, 층 칩의 한쪽 측면에 사이드 갭을 형성하고 있다. 그리고 한쪽 측면에 사이드 갭이 형성된 적층 칩을 추가로 180° 회전시켜 적층 칩의 다른 쪽 측면에 점착 시트에 접착시켜, 이로써 적층 칩의 다른 쪽 측면에도 사이드 갭을 형성하고 있다.
그러나 일본 공개특허공보 특개2017-188559호에 기재된 사이드 갭 형성 방법에서는 W치수에 대비하여 T치수가 작은 박형 적층 칩의 경우, 상술한 바와 같은 전동을 시키기 어렵기 때문에, 일본 공개특허공보 특개2017-188559호에 개시되는 방법에서는 한쪽 측면, 및 다른 쪽 측면에 사이드 갭을 형성하는 것이 어렵다는 문제점이 있다.
일본 공개특허공보 특개2017-188559호
그 때문에, 본 발명의 주된 목적은 박형 적층 세라믹 전자부품을 제조하는 경우이어도, 양 측면에 보다 용이하게 사이드 갭을 형성할 수 있는 적층 세라믹 전자부품의 제조 방법을 제공하는 것이다.
또한, 양 측면에 사이드 갭을 형성함으로써, 보다 벤딩에 강한 박형 적층 세라믹 콘덴서를 제공하는 것이다.
본 발명에 따른 적층 세라믹 전자부품의 제조 방법은 적층된 복수개의 세라믹층을 포함하고, 적층방향으로 마주보는 제1 주면 및 제2 주면과, 적층방향에 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면과, 적층방향 및 폭방향에 직교하는 길이방향으로 마주보는 제1 단면 및 제2 단면을 포함하는 적층체와, 제1 단면 상에 배치된 제1 외부전극과, 제2 단면 상에 배치된 제2 외부전극을 가지는 적층 세라믹 전자부품의 제조 방법으로서, 상기 적층체를 복수개 준비하는 공정과, 복수개의 적층체를, 바인더 부재를 통해 겹쳐 쌓는 공정과, 복수개의 적층체를, 길이방향을 회전축으로 하여 90도 전동시키고 사이드 갭부를 형성하는 공정과, 사이드 갭부를 형성한 적층체로부터 상기 바인더 부재를 제거하는 공정을 포함하며, 적층 세라믹 전자부품의 상기 적층방향의 길이를 T치수로 하고 상기 폭방향의 길이를 W치수로 했을 때, 상기 T치수는 상기 W치수보다 작다.
본 발명에 따른 적층 세라믹 전자부품은 적층된 복수개의 세라믹층을 포함하고, 적층방향으로 마주보는 제1 주면 및 제2 주면과, 적층방향에 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면과, 적층방향 및 폭방향에 직교하는 길이방향으로 마주보는 제1 단면 및 제2 단면을 포함하는 적층체와, 복수개의 세라믹층과 교대로 적층되고 제1 단면으로 인출되는 제1 내부전극층과, 복수개의 세라믹층과 교대로 적층되고 제2 단면으로 인출되는 제2 내부전극층과, 제1 내부전극층에 접속되고 제1 단면 상에 배치된 제1 외부전극과, 제2 내부전극층에 접속되고 제2 단면 상에 배치된 제2 외부전극을 가지는 적층 세라믹 전자부품에서 제1 사이드 갭부가 제1 측면 측에 제1 측면의 외표면의 대략 전체와 접하도록 형성되며, 제2 사이드 갭부가 제2 측면 측에 제2 측면의 외표면의 대략 전체와 접하도록 형성되고, 제1 외부전극, 및 제2 외부전극은 제1 측면 및 제2 측면 근방의 제1 사이드 갭부, 및 제2 사이드 갭부를 피복한다.
본 발명에 따른 적층 세라믹 전자부품의 제조 방법에 의하면, 복수개의 적층체는 바인더 부재를 통해 겹쳐 쌓여 있기 때문에 부품을 전동시키기 쉬우므로, 양 측면에 사이드 갭을 형성하기 쉬워진다.
본 발명에 따른 적층 세라믹 전자부품에 의하면, 제1 사이드 갭부가 제1 측면 측에 제1 측면의 외표면의 대략 전체와 접하도록 형성되고, 제2 사이드 갭부가 제2 측면 측에 제2 측면의 외표면의 대략 전체와 접하도록 형성되며, 제1 외부전극, 및 제2 외부전극은 제1 측면 및 제2 측면 근방의 제1 사이드 갭부, 및 제2 사이드 갭부를 피복하므로, 본 발명에 따른 적층 세라믹 전자부품의 제1 측면은 제1 사이드 갭부로 보강되고, 제2 측면은 제2 사이드 갭부로 보강되며, 이로써 제1 주면, 및 제2 주면과 수직한 방향으로 벤딩함으로써, 제1 주면, 및 제2 주면과 수직한 방향에 휨이 발생해도 본 발명에 따른 적층 세라믹 전자부품을 파괴하기 어렵게 할 수 있다.
본 발명의 적층 세라믹 전자부품의 제조 방법에 의하면, 박형 적층 세라믹 전자부품을 전동하기 쉽게 함으로써, 측면에 사이드 갭을 형성하기 쉬워진다.
본 발명의 적층 세라믹 전자부품에 의하면, 측면에 사이드 갭이 형성되므로, 제1 주면, 및 제2 주면과 수직한 방향으로 벤딩함으로써, 제1 주면, 및 제2 주면과 수직한 방향에 휨이 발생해도 본 발명에 따른 적층 세라믹 전자부품을 파괴하기 어렵게 할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해질 것이다.
도 1은 본 발명에 따른 적층 세라믹 콘덴서에 일례를 나타내는 외관사시도이다.
도 2는 본 발명에 따른 적층 세라믹 콘덴서를 나타내는 도 1의 선 II-II에서의 단면도이다.
도 3a는 본 발명에 따른 적층 세라믹 콘덴서를 나타내는 도 1의 선 IIIA-IIIA에서의 단면도이다.
도 3b는 본 발명에 따른 적층 세라믹 콘덴서를 나타내는 도 1의 선 IIIB-IIIB에서의 단면도이다.
도 4a부터 도 4c는 적층 세라믹 전자부품의 제조 방법을 설명하기 위한 모식도이다.
도 5a부터 도 5c는 적층 세라믹 전자부품의 제조 방법을 설명하기 위한 모식도이다.
도 6a부터 도 6c는 적층 세라믹 전자부품의 제조 방법을 설명하기 위한 모식도이다.
도 7은 제4 칩의 사시도이다.
도 8a는 제1 그린 칩의 제1 주면 측의 사시도이다.
도 8b는 제1 그린 칩의 제2 주면 측의 사시도이다.
도 8c는 제2 그린 칩의 제1 주면 측의 사시도이다.
도 8d는 제2 그린 칩의 제2 주면 측의 사시도이다.
도 9a는 제1 그린 칩의 제1 측면 측, 및 제2 그린 칩의 제1 측면 측의 측면도이다.
도 9b는 제1 그린 칩의 제2 측면 측, 및 제2 그린 칩의 제2 측면 측의 측면도이다.
도 10a부터 도 10c는 적층 세라믹 전자부품의 제조 방법을 설명하기 위한 모식도이다.
도 11a부터 도 11c는 적층 세라믹 전자부품의 제조 방법을 설명하기 위한 모식도이다.
도 12a부터 도 12c는 적층 세라믹 전자부품의 제조 방법을 설명하기 위한 모식도이다.
도 13a부터 도 13c는 적층 세라믹 전자부품의 제조 방법을 설명하기 위한 모식도이다.
도 14a부터 도 14c는 적층 세라믹 전자부품의 제조 방법을 설명하기 위한 모식도이다.
도 15a는 양면 형성된 그린 칩의 제1 주면 측의 사시도이다.
도 15b는 양면 형성된 그린 칩의 제2 주면 측의 사시도이다.
도 16a는 비교예의 적층 세라믹 콘덴서의 사시도이다.
도 16b는 비교예의 적층 세라믹 콘덴서의 제1 측면 측의 측면도이다.
도 16c는 비교예의 적층 세라믹 콘덴서의 제2 측면 측의 측면도이다.
도 17은 적층 세라믹 콘덴서를 반도체 기판의 표면에서 사용한 상태를 나타내는 도면이다.
도 18은 본 실시형태에 따른 적층 세라믹 콘덴서를 반도체 기판의 내부에서 사용한 상태를 나타내는 도면이다.
1. 적층 세라믹 전자부품
본 발명의 실시형태에 따른 적층 세라믹 전자부품의 예인 적층 세라믹 콘덴서에 대해 설명한다.
본 실시형태의 적층 세라믹 콘덴서(10)는, 구체적으로는 도 1부터 도 3b에 나타내는 바와 같은, W치수에 대비하여 T치수가 작은 박형 적층 세라믹 콘덴서(10)이다.
본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서(10)의 제조 방법에 의해 제조되는 적층 세라믹 콘덴서(10)에 대해 설명한다. 도 1은 본 발명에 따른 적층 세라믹 콘덴서(10)의 일례를 나타내는 외관사시도이다. 도 2는 본 발명에 따른 적층 세라믹 콘덴서(10)를 나타내는 도 1의 선 II-II에서의 단면도이고, 도 3a는 본 발명에 따른 적층 세라믹 콘덴서(10)를 나타내는 도 1의 선 IIIA-IIIA에서의 단면도이며, 도 3b는 본 발명에 따른 적층 세라믹 콘덴서(10)를 나타내는 도 1의 선 IIIB-IIIB에서의 단면도이다.
도 1부터 도 3b에 나타내는 바와 같이, 적층 세라믹 콘덴서(10)는 직방체 형상의 적층체(12)를 포함한다.
(적층체)
적층체(12)는 도 1에 나타내는 바와 같이, x방향이 적층방향(T방향)이고, y방향이 폭방향(W방향)이며, z방향이 길이방향(L방향)이다. 적층체(12)는 도 2, 도 3a 및 도 3b에 나타내는 바와 같이, 적층된 복수개의 세라믹층(14)과 적층된 복수개의 내부전극층(16)을 포함하고, 적층방향(T방향)으로 마주보는 제1 주면(12a) 및 제2 주면(12b)과, 폭방향(W방향)으로 마주보는 제1 측면(12c) 및 제2 측면(12d)과, 길이방향(L방향)으로 마주보는 제1 단면(12e) 및 제2 단면(12f)을 포함한다.
폭방향(y)의 치수는 W치수이고, 적층방향(x)의 치수는 T치수이며, 길이방향(z)의 치수는 L치수이다.
적층체(12)는 직방체 형상을 가지고 있고, 적층체(12)는 모서리부 및 능선부가 라운드형으로 되어 있는 것이 바람직하다. 모서리부는 적층체(12)의 3면이 교차하는 부분이고, 능선부는 적층체(12)의 2면이 교차하는 부분이다. 또한, 주면(12a, 12b), 측면(12c, 12d), 단면(12e, 12f)의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
적층체(12)는 도 2, 도 3a 및 도 3b에 나타내는 바와 같이, 적층방향(x)(T방향)으로 복수개의 내부전극층(16)이 대향하고, 내부전극층(16) 사이에는 세라믹층(14)이 형성되어 있다.
세라믹층(14)은 예를 들면, 유전체 재료에 의해 형성할 수 있다. 유전체 재료로는 예를 들면, BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3 등의 주성분을 포함하는 유전체 세라믹을 사용할 수 있다. 상기 유전체 재료를 주성분으로 포함하는 경우, 원하는 세라믹 소체(12)의 특성에 따라 예를 들면, Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물 또는 Ni 화합물 등의 주성분보다도 함유량이 적은 부성분을 첨가한 것을 사용해도 된다.
(내부전극층)
적층된 복수개의 내부전극층(16)은 도 2, 도 3a 및 도 3b에 나타내는 바와 같이, 복수개의 제1 내부전극층(16a), 및 복수개의 제2 내부전극층(16b)을 가진다.
제1 내부전극층(16a)은 도 2, 도 3a 및 도 3b에 나타내는 바와 같이, 제2 내부전극층(16b)과 대향하는 제1 대향 전극부(18a)와, 제1 내부전극층(16a)의 일단(一端) 측에 위치하고 제1 대향 전극부(18a)로부터 적층체(12)의 제1 단면(12e)까지의 제1 인출 전극부(20a)를 가진다. 제1 인출 전극부(20a)는 그 단부(端部)가 제1 단면(12e)으로 인출되고, 노출되어 있다.
제2 내부전극층(16b)은 도 2, 도 3a 및 도 3b에 나타내는 바와 같이, 제1 내부전극층(16a)과 대향하는 제2 대향 전극부(18b)와, 제2 내부전극층(16b)의 일단 측에 위치하고 제2 대향 전극부(18b)로부터 적층체(12)의 제2 단면(12f)까지의 제2 인출 전극부(20b)를 가진다. 제2 인출 전극부(20b)는 그 단부가 제2 단면(12f)으로 인출되고, 노출되어 있다.
제1 내부전극층(16a) 및 제2 내부전극층(16b)은 Ni, Cu, Ag, Pd, Au 등의 금속이나, Ag-Pd 합금 등과 같은 이들 금속 중 적어도 1종을 포함하는 합금 등의 적절한 도전 재료에 의해 구성할 수 있다.
본 실시형태인 적층 세라믹 콘덴서(10)에서는 제1 내부전극층(16a) 및 제2 내부전극층(16b)이 세라믹층(14)을 개재하여 대향함으로써 용량이 형성되고, 콘덴서의 특성이 발현된다.
(외부전극층)
외부전극(24)은 도 1, 및 도 2에 나타내는 바와 같이, 제1 외부전극(24a), 및 제2 외부전극(24b)을 가진다.
제1 외부전극(24a)은 제1 주면 전극(26a), 제3 주면 전극(26c), 및 제1 단면 전극(28a)을 가진다.
제2 외부전극(24b)은 제2 주면 전극(26b), 제4 주면 전극(26d), 및 제2 단면 전극(28b)을 가진다.
제1 주면 전극(26a), 제2 주면 전극(26b), 제3 주면 전극(26c), 및 제4 주면 전극(26d)은 x방향이 종방향(T방향)이고, y방향이 폭방향(W방향)이며, z방향이 길이방향(L방향)이다.
제1 주면 전극(26a)은 도 1, 도 2, 및 도 3a에 나타내는 바와 같이, 대략 직방체 형상을 가지며, 도 7, 도 8a 및 도 8c에 나타내는 바와 같이, 적층방향(x)(T방향)으로 마주보는 제1 주면 전극의 제1 주면(26aa) 및 제1 주면 전극의 제2 주면(26ab)과, 폭방향(y)(W방향)으로 마주보는 제1 주면 전극의 제1 측면(26ac) 및 제1 주면 전극의 제2 측면(26ad)과, 길이방향(z)(L방향)으로 마주보는 제1 주면 전극의 제1 단면(26ae) 및 제1 주면 전극의 제2 단면(26af)을 포함한다.
제1 주면 전극(26a)은 도 7, 도 8a 및 도 8c에 나타내는 바와 같이, 제1 단면(12e) 측의 제1 주면(12a) 상에 위치하고 있고, 제1 주면 전극의 제2 주면(26ab)은 제1 주면(12a)과 계착(係着:engage)되어 있다.
제2 주면 전극(26b)은 도 1, 도 2, 및 도 3b에 나타내는 바와 같이, 대략 직방체 형상을 가지며, 도 7, 도 8a 및 도 8c에 나타내는 바와 같이, 적층방향(x)(T방향)으로 마주보는 제2 주면 전극의 제1 주면(26ba) 및 제2 주면 전극의 제2 주면(26bb)과, 폭방향(y)(W방향)으로 마주보는 제2 주면 전극의 제1 측면(26bc) 및 제2 주면 전극의 제2 측면(26bd)과, 길이방향(z)(L방향)으로 마주보는 제2 주면 전극의 제1 단면(26be) 및 제2 주면 전극의 제2 단면(26bf)을 포함한다.
제2 주면 전극(26b)은 도 7, 도 8a 및 도 8c에 나타내는 바와 같이, 제2 단면(12f) 측의 제1 주면(12a) 상에 위치하고 있고, 제2 주면 전극의 제2 주면(26bb)은 제1 주면(12a)과 계착되어 있다.
제3 주면 전극(26c)은 도 1, 도 2, 및 도 3a에 나타내는 바와 같이, 대략 직방체 형상을 가지며, 도 7, 도 8b 및 도 8d에 나타내는 바와 같이, 적층방향(x)(T방향)으로 마주보는 제3 주면 전극의 제1 주면(26ca) 및 제3 주면 전극의 제2 주면(26cb)과, 폭방향(y)(W방향)으로 마주보는 제3 주면 전극의 제1 측면(26cc) 및 제3 주면 전극의 제2 측면(26cd)과, 길이방향(z)(L방향)으로 마주보는 제3 주면 전극의 제1 단면(26ce) 및 제3 주면 전극의 제2 단면(26cf)을 포함한다.
제3 주면 전극(26c)은 도 7, 도 8b 및 도 8d에 나타내는 바와 같이, 제1 단면(12e) 측의 제2 주면(12b) 상에 위치하고 있고, 제3 주면 전극의 제2 주면(26cb)은 제2 주면(12b)과 계착되어 있다.
제4 주면 전극(26d)은 도 1, 도 2, 및 도 3b에 나타내는 바와 같이, 대략 직방체 형상을 가지며, 도 7, 도 8b 및 도 8d에 나타내는 바와 같이, 적층방향(x)(T방향)으로 마주보는 제4 주면 전극의 제1 주면(26da) 및 제4 주면 전극의 제2 주면(26db)과, 폭방향(y)(W방향)으로 마주보는 제4 주면 전극의 제1 측면(26dc) 및 제4 주면 전극의 제2 측면(26dd)과, 길이방향(z)(L방향)으로 마주보는 제4 주면 전극의 제1 단면(26de) 및 제4 주면 전극의 제2 단면(26df)을 포함한다.
제4 주면 전극(26d)은 도 7, 도 8b 및 도 8d에 나타내는 바와 같이, 제2 단면(12f) 측의 제2 주면(12b) 상에 위치하고 있고, 제4 주면 전극의 제2 주면(26db)은 제2 주면(12b)과 계착되어 있다.
제1 단면 전극(28a)은 도 1, 도 2, 및 도 3a에 나타내는 바와 같이, 제1 단면(12e)의 외부에 위치하고 있고, 제1 주면 전극(26a), 제3 주면 전극(26c), 및 제1 인출 전극부(20a)와 접속되어 있다.
제1 단면 전극(28a)은 제1 인출 전극부(20a)와 접속됨으로써, 제1 내부전극층(16a)과 접속되어 있다.
제2 단면 전극(28b)은 도 1, 도 2, 및 도 3b에 나타내는 바와 같이, 제2 단면(12f)의 외부에 위치하고 있고, 제2 주면 전극(26b), 제4 주면 전극(26d), 및 제2 인출 전극부(20b)와 접속되어 있다.
제2 외부전극(24b)은 제2 인출 전극부(20b)와 접속됨으로써 제2 내부전극층(16b)과 접속되어 있다.
(사이드 갭)
사이드 갭(22)은 제1 사이드 갭(22a), 및 제2 사이드 갭(22b)을 가진다.
제1 사이드 갭(22a)은 도 1, 도 3a 및 도 3b에 나타내는 바와 같이 제1 측면(12c) 측에 위치하고, 제1 측면(12c), 제1 주면 전극의 제1 측면(26ac), 제2 주면 전극의 제1 측면(26bc), 제3 주면 전극의 제1 측면(26cc), 및 제4 주면 전극의 제1 측면(26dc)의 대략 전체를 피복하고 있다.
단, 제1 사이드 갭(22a)은 제1 측면(12c), 제1 주면 전극의 제1 측면(26ac), 제2 주면 전극의 제1 측면(26bc), 제3 주면 전극의 제1 측면(26cc), 및 제4 주면 전극의 제1 측면(26dc) 전체를 피복하고 있어도 된다.
제2 사이드 갭(22b)은 도 1, 도 3a 및 도 3b에 나타내는 바와 같이 제2 측면(12d) 측에 위치하고, 제2 측면(12d), 제1 주면 전극의 제2 측면(26ad), 제2 주면 전극의 제2 측면(26bd), 제3 주면 전극의 제2 측면(26cd), 및 제4 주면 전극의 제2 측면(26dd)의 대략 전체를 피복하고 있다.
단, 제2 사이드 갭(22b)은 제2 측면(12d), 제1 주면 전극의 제2 측면(26ad), 제2 주면 전극의 제2 측면(26bd), 제3 주면 전극의 제2 측면(26cd), 및 제4 주면 전극의 제2 측면(26dd) 전체를 피복하고 있어도 된다.
도 1에 나타내는 바와 같이, 적층체(12), 제1 외부전극(24a) 및 제2 외부전극(24b)을 포함하는 적층 세라믹 콘덴서(10)의 길이방향(z)의 치수를 L치수로 하고, 적층체(12), 제1 외부전극(24a) 및 제2 외부전극(24b)을 포함하는 적층 세라믹 콘덴서(10)의 적층방향(x)의 치수를 T치수로 하며, 적층체(12), 제1 외부전극(24a) 및 제2 외부전극(24b)을 포함하는 적층 세라믹 콘덴서(10)의 폭방향(y)의 치수를 W치수로 한다.
적층 세라믹 콘덴서(10)의 치수는 길이방향(z)의 L치수가 0.08㎜ 이상 1.2㎜ 이하, 적층방향(x)의 T치수가 0.05㎜ 이상 0.22㎜ 이하, 폭방향(y)의 W치수가 0.3㎜ 이상 0.7㎜ 이하인 것이 바람직하다. 이 때의 제1 사이드 갭(22a) 및 제2 사이드 갭(22b)의 폭방향(y)의 크기는 17㎛이다.
한편, 후술하는 바와 같이, 사이드 갭 포스트 프로비전(post-provision) 공법으로 3단 이상의 구성으로 하는 경우는, T치수는 보다 작아도 된다.
도 1에 나타내는 적층 세라믹 콘덴서(10)는 제1 사이드 갭(22a)이 제1 측면(12c) 측에 제1 측면(12c)의 외표면의 대략 전체와 접하도록 형성되어 있고, 제2 사이드 갭(22b)이 제2 측면(12d) 측에 제2 측면(12d)의 외표면의 대략 전체와 접하도록 형성되어 있으며, 제1 외부전극(24a), 및 제2 외부전극(24b)은 제1 측면(12c) 및 제2 측면(12d) 근방의 제1 사이드 갭(22a), 및 제2 사이드 갭(22b)을 피복하고 있으므로, 본 발명에 따른 적층 세라믹 콘덴서(10)의 제1 측면(12c)은 제1 사이드 갭(22a)으로 보강되어 있고, 제2 측면(12d)은 제2 사이드 갭(22b)으로 보강되어 있으며, 이로써 제1 주면(12a), 및 제2 주면(12b)과 수직한 방향으로 벤딩함으로써, 제1 주면(12a), 및 제2 주면(12b)과 수직한 방향에 휨이 발생해도 본 발명에 따른 적층 세라믹 콘덴서(10)를 파괴하기 어렵게 할 수 있다.
2. 적층 세라믹 전자부품의 제조 방법
계속해서, 적층 세라믹 전자부품의 제조 방법에 대해 설명한다. 여기서는 적층 세라믹 전자부품의 예로서 적층 세라믹 콘덴서(10)의 제조 방법에 대해 설명한다.
적층 세라믹 콘덴서의 제조 방법에 대한 제조 공정은 인쇄 적층, 임시 프레스(Provisional Pressing), 주면 전극 형성, 주면 전극 및 그린 칩의 소성, 습식 F 배럴 연마, 단면 전극 형성, Ni/Sn도금 형성, 측정 전 조외선(測定前粗外選:pre-measurement reject screening), 및 측정, 및 외관 선별이라는 공정에 의해 적층 세라믹 콘덴서(10)는 제조된다. 이하, 상세하게 설명한다.
(인쇄 적층)
우선, 도 4c에 나타내는 바와 같이, 마더(mother) 블록의 제1 주면(36a), 및, 마더 블록의 제2 주면(36b)에는 도 4a에 나타내는 제1 그린시트(30a)가 위치하도록 하여 마더 블록의 제1 주면(36a), 및 마더 블록의 제2 주면(36b)에 위치하는 제1 그린시트(30a) 사이에는 마더 블록의 제1 단면(36e), 및 마더 블록의 제2 단면(36f)에 교대로 내부전극층(16)이 나타나도록 도 4b에 나타내는 제2 그린시트(30b)를 시프트하여 적층하여 마더 블록(36)을 형성한다.
(임시 프레스)
다음으로, 적층한 마더 블록(36)을 임시 프레스하여 썬블래스트 시트(sandblasting sheet)로 마더 블록(36)에 핸들링성을 부여한다.
(외부전극 형성)
더욱이 이 다음으로 외부전극을 형성한다.
외부전극은 주면 전극 형성, 메인 프레스, 커팅, 사이드 갭 포스트 프로비전 공법, 용해, 습식 G 배럴 연마, 및 단부 전극 도포라는 공정을 거쳐 형성된다.
(주면 전극 형성)
우선, 도 5a에 나타내는 바와 같이, 스크린 인쇄에 의해 임시 프레싱한 마더 블록(36)의 마더 블록 제1 주면(36a), 및 제2 주면(36b)에 박막화된 도전성 페이스트를 인쇄함으로써, 마더 블록의 제1 주면(36a), 및 마더 블록의 제2 주면(36b)에 외부전극 패턴(32)을 형성한다.
한편, 이와 같이 외부전극 패턴(32)을 형성하는 것은 도 5a부터 도 6c에 나타내는 바와 같이, 마더 블록(36)을 형성한 후에 마더 블록(36)을 커팅하는 등의 공정을 거쳐 그린 칩(48)을 형성했을 때에, 그린 칩의 제1 주면(48a)에 형성되는 제1 주면 전극(26a), 및 제2 주면 전극(26b), 그리고 그린 칩의 제2 주면(48b)에 형성되는 제3 주면 전극(26c), 및 제4 주면 전극(26d)을 플랫하고 충분히 면적을 확보할 수 있도록 함으로써, 기판 매립 용도로 Via 등의 접속을 하기 쉽게 하기 때문이다.
(커팅)
그 다음으로, 도 5a부터 도 6c에 나타내는 바와 같이, 마더 블록(36)을 형성한 후에 마더 블록(36)을 커팅하는 등의 공정을 거쳐 도 6c, 및, 도 7에 나타내는 제4 칩(46)을 형성한다.
마더 블록(36)을 형성한 후에 마더 블록(36)을 커팅하는 등의 공정을 거쳐 제4 칩(46)을 형성하면, 마더 블록의 제1 주면(36a)에 스크린 인쇄된 외부전극 패턴(32)은 복수개의 제4 칩(46) 각각에 포함되는 그린 칩의 제1 단면(48e) 측의 그린 칩의 제1 주면(48a)에 형성된 제1 주면 전극(26a), 및 그린 칩의 제2 단면(48f) 측의 그린 칩의 제1 주면(48a)에 형성된 제2 주면 전극(26b)을 형성한다.
또한, 마더 블록(36)을 형성한 후에 마더 블록(36)을 커팅하는 등의 공정을 거쳐 제4 칩(46)을 형성하면, 마더 블록의 제2 주면(36b)에 스크린 인쇄된 외부전극 패턴(32)은 복수개의 제4 칩(46) 각각에 포함되는 그린 칩의 제1 단면(48e) 측의 그린 칩의 제2 주면(48b)에 형성된 제3 주면 전극(26c), 및 그린 칩의 제2 단면(48f) 측의 그린 칩의 제2 주면(48b)에 형성된 제4 주면 전극(26d)을 형성한다.
(그린 칩의 측면에 사이드 갭을 형성하는 방법)
본 발명의 제1 실시형태에 따른, 도 1부터 도 3b에 나타내는 바와 같은 W치수에 대비하여 T치수가 작은 박형 적층 세라믹 콘덴서(10)의 제조 방법 중 W치수에 대비하여 T치수가 작은 박형 적층 세라믹 콘덴서(10)의 완성 후에는 적층체(12)를 형성하는 그린 칩(48)의 그린 칩의 제1 측면(48c)에 제1 사이드 갭(22a)을 형성하고, 그린 칩의 제2 측면(48d)에 제2 사이드 갭(22b)을 형성하는 방법에 대해 설명한다.
그린 칩의 측면에 사이드 갭을 형성하는 방법에 대해서는 우선, 그린 칩(48)의 제조 방법에 대해 설명하고, 그 다음으로 그린 칩(48)의 그린 칩의 제1 측면(48c)에 제1 사이드 갭(22a)을 형성하고, 그린 칩의 제2 측면(48d)에 제2 사이드 갭(22b)을 형성하는 방법인 사이드 갭 포스트 프로비전 공법에 대해 설명한다.
(그린 칩의 제조 방법)
그린 칩의 제조 방법에 대해 설명한다.
도 6a부터 도 7에서 X축방향(T방향)의 양(陽)방향을 상, 혹은 상방향이라고 하고, X축방향(T방향)의 음(陰)방향을 하, 혹은 하방향이라고 한다.
우선, 적층 세라믹 콘덴서(10) 완성 후에는 적층체(12)를 형성하는 그린시트(30)를 준비한다.
그린시트(30)에는 도 4a에 나타내는 도전성 페이스트가 인쇄되어 있지 않은 제1 그린시트(30a), 및, 도 4b에 나타내는 내부전극 패턴(33)을 형성하는 도전성 페이스트가 인쇄되어 있는 제2 그린시트(30b)가 있다.
이 다음으로 마더 블록(36)을 형성한다.
마더 블록(36)은 도 5a에 나타내는 바와 같이, x방향(T방향)으로 마주보는 마더 블록의 제1 주면(36a) 및 마더 블록의 제2 주면(36b)과, y방향(W방향)으로 마주보는 마더 블록의 제1 측면(36c) 및 마더 블록의 제2 측면(36d)과, z방향(L방향)으로 마주보는 마더 블록의 제1 단면(36e) 및 마더 블록의 제2 단면(36f)을 포함한다. 마더 블록(36)은 도 5a에 나타내는 바와 같이, x방향(T방향)이 적층방향이고, y방향(W방향)이 폭방향이며, z방향(L방향)이 길이방향이다.
마더 블록(36)은 도 4c에 나타내는 바와 같이, 마더 블록의 제1 주면(36a), 및 마더 블록의 제2 주면(36b)에는 제1 그린시트(30a)가 위치하도록 한다.
도 2, 도 3a 및 도 3b에 나타내는 바와 같이, 적층 세라믹 콘덴서(10) 완성 후에는, 적층체(12)의 제1 단면(12e)에는 제1 인출 전극부(20a)가, 그리고 적층체(12)의 제2 단면(12f)에는 제2 인출 전극부(20b)가 교대로 나타나도록 하기 위해, 도 4c에 나타내는 바와 같이 마더 블록의 제1 주면(36a), 및 마더 블록의 제2 주면(36b)에 위치하는 제1 그린시트(30a) 사이에는 제2 그린시트(30b)를 시프트하여 적층한다.
도 4c에 나타내는 바와 같이, 마더 블록의 제1 주면(36a), 및 마더 블록의 제2 주면(36b)에 위치하는 제1 그린시트(30a) 사이에 제2 그린시트(30b)를 시프트하여 적층한 후에는 제1 그린시트(30a), 및, 제2 그린시트(30b)를 정수압 프레스 등의 수단에 의해 마더 블록(36)의 적층방향인 x방향(T방향)으로 프레스함으로써 마더 블록(36)을 형성한다.
마더 블록(36)을 형성한 후에, 도 5a에 나타내는 바와 같이 마더 블록의 제1 주면(36a), 및 마더 블록의 제2 주면(36b)에 위치하는 제1 그린시트(30a)에 외부전극 패턴(32)을 인쇄한다.
이 후에, 도 5b에 나타내는 바와 같이 마더 블록(36)을 z방향(L방향)의 절단선인 L방향의 절단선(34a)을 따라 절단하여 제1 칩(38)을 형성한다.
이 다음으로, 도 5c에 나타내는 바와 같이, 하나의 제1 칩(38) 상에 바인더 부재인 점착 필름(40)을 얹어, 점착 필름(40) 상에 다른 하나의 제1 칩(38)을 얹어 제2 칩(42)을 형성한다.
이 바인더 부재인 점착 필름(40)은 물에 녹는 수용성 필름이어도 된다. 수용성 필름은 예를 들면, 폴리비닐알코올을 사용할 수 있다.
더욱이 이 다음으로, 도 6a에 나타내는 바와 같이, 제2 칩(42)을 y방향(W방향)의 절단선인 W방향의 절단선(34b)을 따라 절단하여 제3 칩(44)을 형성한다.
더욱이 이 다음으로, 도 6b에 나타내는 바와 같이, 제3 칩(44)을 포함하여 외부로 밀려나온 점착 필름(40)을 수중에 담가 용해시킴으로써, 도 6c에 나타내는 바와 같이 제3 칩(44)을 개편화(個片化)한다. 한편 이 때, 용해 시에 소편화된 점착 필름(40)(버(burr))을, 초음파 등을 작용시킴으로써 씻어 내도록 해도 된다.
도 6c에 나타내는 바와 같이, 제3 칩(44)을 개편화하면 제4 칩(46)이 형성된다. 제4 칩(46)은 도 6c, 및 도 7과 같이, 2개의 그린 칩(48)에 의해 구성되어 있다. 제4 칩(46)을 구성하는 2개의 그린 칩(48) 중 도 6c, 및 도 7에서 x방향(T방향)의 하방향에 위치하는 그린 칩(48)을 제1 그린 칩(481)으로 하고, 제1 그린 칩(481)의 x방향(T방향) 상에 위치하는 그린 칩(48)을 제2 그린 칩(482)으로 한다.
제1 그린 칩(481)은 도 7에 나타내는 바와 같이, x방향(T방향)으로 마주보는 제1 그린 칩의 제1 주면(481a) 및 제1 그린 칩의 제2 주면(481b)과, y방향(W방향)으로 마주보는 제1 그린 칩의 제1 측면(481c) 및 제1 그린 칩의 제2 측면(481d)과, z방향(L방향)으로 마주보는 제1 그린 칩의 제1 단면(481e) 및 제1 그린 칩의 제2 단면(481f)을 포함한다.
제1 그린 칩(481)의 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제1 단면(481e), 및 제1 그린 칩의 제2 단면(481f)을 합쳐 제1 그린 칩의 측면 둘레(lateral periphery)(481g)라고 한다.
도 7, 및 도 8a에 나타내는 바와 같이, 제1 그린 칩의 제1 단면(481e) 측의 제1 그린 칩의 제1 주면(481a)에 위치하는 외부전극 패턴(32)은 제1 주면 전극(26a)을 구성한다.
도 7, 및 도 8a에 나타내는 바와 같이, 제1 그린 칩의 제2 단면(481f) 측의 제1 그린 칩의 제1 주면(481a)에 위치하는 외부전극 패턴(32)은 제2 주면 전극(26b)을 구성한다.
도 7, 및 도 8b에 나타내는 바와 같이, 제1 그린 칩의 제1 단면(481e) 측의 제1 그린 칩의 제2 주면(481b)에 위치하는 외부전극 패턴(32)은 제3 주면 전극(26c)을 구성한다.
도 7, 및 도 8b에 나타내는 바와 같이, 제1 그린 칩의 제2 단면(481f) 측의 제1 그린 칩의 제2 주면(481b)에 위치하는 외부전극 패턴(32)은 제4 주면 전극(26d)을 구성한다.
제2 그린 칩(482)은 도 7, 및 도 8a에 나타내는 바와 같이, x방향(T방향)으로 마주보는 제2 그린 칩의 제1 주면(482a) 및 제2 그린 칩의 제2 주면(482b)과, y방향(W방향)으로 마주보는 제2 그린 칩의 제1 측면(482c) 및 제2 그린 칩의 제2 측면(482d)과, z방향(L방향)으로 마주보는 제2 그린 칩의 제1 단면(482e) 및 제2 그린 칩의 제2 단면(482f)을 포함한다.
제2 그린 칩(482)의 제2 그린 칩의 제1 측면(482c), 제2 그린 칩의 제2 측면(482d), 제2 그린 칩의 제1 단면(482e), 및 제2 그린 칩의 제2 단면(482f)을 합쳐 제2 그린 칩의 측면 둘레(482g)라고 한다.
도 7, 및 도 8c에 나타내는 바와 같이, 제2 그린 칩의 제1 단면(482e) 측의 제2 그린 칩의 제1 주면(482a)에 위치하는 외부전극 패턴(32)은 제1 주면 전극(26a)을 구성한다.
도 7, 및 도 8c에 나타내는 바와 같이, 제2 그린 칩의 제2 단면(482f) 측의 제2 그린 칩의 제1 주면(482a)에 위치하는 외부전극 패턴(32)은 제2 주면 전극(26b)을 구성한다.
도 7, 및 도 8d에 나타내는 바와 같이, 제2 그린 칩의 제1 단면(482e) 측의 제2 그린 칩의 제2 주면(482b)에 위치하는 외부전극 패턴(32)은 제3 주면 전극(26c)을 구성한다.
도 7, 및 도 8d에 나타내는 바와 같이, 제2 그린 칩의 제2 단면(482f) 측의 제2 그린 칩의 제2 주면(482b)에 위치하는 외부전극 패턴(32)은 제4 주면 전극(26d)을 구성한다.
도 9a에 나타내는 바와 같이, 제1 그린 칩의 제1 주면(481a) 상에 위치하는 제1 주면 전극의 제1 측면(26ac), 및 제2 주면 전극의 제1 측면(26bc), 이에 추가로 제1 그린 칩의 제2 주면(481b) 상에 위치하는 제3 주면 전극의 제1 측면(26cc), 및 제4 주면 전극의 제1 측면(26dc)을 합쳐 제1 그린 칩의 제1 외부측면(481h)이라고 한다.
도 9a에 나타내는 바와 같이, 제2 그린 칩의 제1 주면(482a) 상에 위치하는 제1 주면 전극의 제1 측면(26ac), 및 제2 주면 전극의 제1 측면(26bc), 이에 추가로 제2 그린 칩의 제2 주면(482b) 상에 위치하는 제3 주면 전극의 제1 측면(26cc), 및 제4 주면 전극의 제1 측면(26dc)을 합쳐 제2 그린 칩의 제1 외부측면(482h)이라고 한다.
도 9b에 나타내는 바와 같이, 제1 그린 칩의 제1 주면(481a) 상에 위치하는 제1 주면 전극(26a)의 제2 측면(26ad), 및 제2 주면 전극(26b)의 제2 측면(26bd), 이에 추가로, 제1 그린 칩의 제2 주면(481b) 상에 위치하는 제3 주면 전극(26c)의 제2 측면(26cd), 및 제4 주면 전극(26d)의 제2 측면(26dd)을 합쳐 제1 그린 칩의 제2 외부측면(481i)이라고 한다.
도 9b에 나타내는 바와 같이, 제2 그린 칩의 제1 주면(482a) 상에 위치하는 제1 주면 전극의 제2 측면(26ad), 및 제2 주면 전극의 제2 측면(26bd), 이에 추가로, 제2 그린 칩의 제2 주면(482b) 상에 위치하는 제3 주면 전극의 제2 측면(26cd), 및 제4 주면 전극의 제2 측면(26dd)을 합쳐 제2 그린 칩의 제2 외부측면(482i)이라고 한다.
제4 칩(46)은 도 7에 나타내는 바와 같이, 제1 그린 칩의 제1 주면(481a) 상에 점착 필름(40)을 얹어, 그 점착 필름(40) 상에 제2 그린 칩의 제2 주면(482b)을 얹은 제1 그린 칩(481), 및 제2 그린 칩(482)에 의한 2단 구성으로 되어 있다. 단, 제4 칩(46)은 제2 그린 칩의 제1 주면(482a) 상에 점착 필름(40)을 얹어 그 점착 필름(40) 상에 다른 그린 칩(48)을 얹은 3단 이상의 구성으로 해도 된다.
(사이드 갭 포스트 프로비전 공법)
그린 칩의 제1 측면(48c)을 피복하도록 제1 사이드 갭(22a)을 형성하고, 그린 칩의 제2 측면(48d)을 피복하도록 제2 사이드 갭(22b)을 형성하는 방법인 사이드 갭 포스트 프로비전 공법에 대해 설명한다.
도 10a부터 도 14c에서 x축방향(T방향)의 양방향을 상, 혹은 상방향이라고 하고, x축방향(T방향)의 음방향을 하, 혹은 하방향이라고 한다.
우선, 도 10a에 나타내는 바와 같이, 확장 장치(50) 상에 위치하는 제1 점착 시트(52) 상에 제4 칩(46)을 얹는다. 이 경우에는 복수개의 제4 칩(46) 각각의 하부에 위치하는 제1 그린 칩의 제2 주면(481b) 상에 위치하는 제3 주면 전극(26c)의 제1 주면(26ca), 및 제4 주면 전극(26d)의 제1 주면(26da)은 제1 점착 시트(52)와 계착한다.
이 다음으로, 도 10b에 나타내는 바와 같이, 확장 장치(50)에 의해 점착 시트(52)는 z축방향(L방향), 및 y축방향(W방향)으로 확장된다. 이로써, 도 10c에 나타내는 바와 같이, z축방향(L방향), 및 y축방향(W방향)으로 배열된 상태의 복수개의 제4 칩(46)은 서로의 간격을 넓힌 상태가 된다.
이로써, 후에 실시될 제4 칩(46)을 전동하는 공정으로 제4 칩(46)을 전동시켜도, 하나의 제4 칩(46)에 포함되는 바인더가 도포된 제1 그린 칩의 측면 둘레(481g), 및 바인더가 도포된 제2 그린 칩의 측면 둘레(482g)는 다른 제4 칩(46)에 포함되는 제1 그린 칩의 제1 주면(481a), 제1 그린 칩의 제2 주면(481b), 제2 그린 칩의 제1 주면(482a), 제2 그린 칩의 제2 주면(482b), 바인더가 도포된 제1 그린 칩의 측면 둘레(481g), 또는 바인더가 도포된 제2 그린 칩의 측면 둘레(482g)와는 접촉하기 어려우므로, 제4 칩(46)을 전동시켜도 제4 칩(46)끼리의 재접착은 일어나기 어렵다.
더욱이 이 다음으로, 도 11a에 나타내는 바와 같이, 복수개의 제4 칩(46)을 얹은 제1 점착 시트(52)를 확장 장치(50)로부터 떼어 내어 플레이트(54) 상에 바꿔 얹어, 작용판(56)을 복수개의 제4 칩(46) 상으로부터 복수개의 제4 칩(46)에 가깝게 하여, 작용판(56)을 복수개의 제4 칩(46) 상에 얹는다.
이 결과, 도 11a에 나타내는 바와 같이, 플레이트(54) 상에 제1 점착 시트(52)가 위치하고, 제1 점착 시트(52) 상에 복수개의 제4 칩(46)이 위치하며, 복수개의 제4 칩(46) 상에 작용판(56)이 위치하고, 복수개의 제4 칩(46) 각각의 아랫면에 위치하는 제1 그린 칩의 제2 주면(481b) 상에 위치하는 제3 주면 전극(26c)의 제1 주면(26ca), 및 제4 주면 전극(26d)의 제1 주면(26da)은 제1 점착 시트(52)와 계착하며, 복수개의 제4 칩(46) 각각의 윗면에 위치하는 제2 그린 칩의 제1 주면(482a) 상에 위치하는 제1 주면 전극(26a)의 제1 주면(26aa), 및 제2 주면 전극(26b)의 제1 주면(26ba)은 작용판(56)과 계착한다.
이 다음으로, 도 11b에 나타내는 바와 같이, 작용판(56)을 y방향(W방향)으로 움직이면, 제1 점착 시트(52) 상에 얹어져 있는 복수개의 제4 칩(46)은 도 11c에 나타내는 바와 같이, y방향(W방향)으로 90° 전동한다.
이 결과, 도 11c에 나타내는 바와 같이, 플레이트(54) 상에 제1 점착 시트(52)가 위치하고, 제1 점착 시트(52) 상에 복수개의 제4 칩(46)이 위치하며, 복수개의 제4 칩(46) 각각의 아랫면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)은 제1 점착 시트(52)와 계착하고, 복수개의 제4 칩(46) 각각의 윗면에는 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)이 위치한다.
더욱이 이 다음으로, 도 12a에 나타내는 바와 같이, 복수개의 제4 칩(46), 제1 점착 시트(52), 및 플레이트(54)를 y방향(W방향)으로 180° 회전시킨다.
이 결과, 복수개의 제4 칩(46) 상에 제1 점착 시트(52)는 위치하고, 제1 점착 시트(52) 상에 플레이트(54)가 위치하며, 복수개의 제4 칩(46) 각각의 윗면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)은 제1 점착 시트(52)와 계착하고, 복수개의 제4 칩(46) 각각의 아랫면에는 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)이 위치한다.
이 후에, 복수개의 제4 칩(46) 각각의 아랫면에 위치하는 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)에 접착제를 도포한다.
이 다음으로, 도 12b에 나타내는 바와 같이, 러버(62) 상에 PET 수지(64)를 적층하여 PET 수지(64) 상에 사이드 갭 시트(66)를 적층함으로써 형성된 제1 사이드 갭 형성용 시트(60)를 준비한다.
그 다음으로, 도 12b에 나타내는 바와 같이, 제1 사이드 갭 형성용 시트(60) 상으로부터 제1 사이드 갭 형성용 시트(60)에 복수개의 제4 칩(46), 점착 시트(52), 및 플레이트(54)를 제1 사이드 갭 형성용 시트(60)에 가깝게 하여 복수개의 제4 칩(46), 점착 시트(52), 및 플레이트(54)를 제1 사이드 갭 형성용 시트(60)에 프레싱함으로써, 접착제가 도포된, 복수개의 제4 칩(46) 각각의 아랫면에 위치하는 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)에 사이드 갭 시트(66)를 프레싱한다.
더욱이 이 다음으로, 도 12c에 나타내는 바와 같이, 복수개의 제4 칩(46), 점착 시트(52), 및 플레이트(54)를 제1 사이드 갭 형성용 시트(60)로부터 분리한다.
복수개의 제4 칩(46), 점착 시트(52), 및 플레이트(54)를 제1 사이드 갭 형성용 시트(60)로부터 분리하면, 도 12c에 나타내는 바와 같이, 복수개의 제4 칩(46) 각각의 아랫면에 위치하는 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)에는 사이드 갭 시트(66)의 부착이 남는다.
복수개의 제4 칩(46) 각각의 아랫면에 위치하는 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)에 부착이 남은 사이드 갭 시트(66)를 건조시키면, 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)의 대략 전체를 피복하도록 제1 사이드 갭(22a)이 형성된다. 단, 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h) 전체를 피복하도록 제1 사이드 갭(22a)을 형성해도 된다.
이후, 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)의 대략 전체를 피복하도록 제1 사이드 갭(22a)이 형성된 제4 칩(46)을 일부 형성된 제4 칩(461)이라고 한다.
이 다음으로, 도 13a에 나타내는 바와 같이, 복수개의 일부 형성된 제4 칩(461), 제1 점착 시트(52), 및 플레이트(54)를 y방향(W방향)으로 180° 회전시킨다.
이 결과, 플레이트(54) 상에 제1 점착 시트(52)가 위치하고, 제1 점착 시트(52) 상에 복수개의 일부 형성된 제4 칩(461)이 위치하며, 복수개의 일부 형성된 제4 칩(461) 각각의 아랫면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)이 제1 점착 시트(52)와 계착한다.
이 다음으로, 도 13a에 나타내는 바와 같이, 제2 점착 시트(58)를 복수개의 일부 형성된 제4 칩(461) 상으로부터 복수개의 일부 형성된 제4 칩(461)에 가깝게 하여 제2 점착 시트(58)를 복수개의 일부 형성된 제4 칩(461)의 제1 사이드 갭(22a)에 프레싱한다.
이 결과, 플레이트(54) 상에 제1 점착 시트(52)가 위치하고, 제1 점착 시트(52) 상에 복수개의 일부 형성된 제4 칩(461)이 위치하며, 복수개의 일부 형성된 제4 칩(461) 상에 제2 점착 시트(58)가 위치하고, 복수개의 일부 형성된 제4 칩(461) 각각의 상부에 위치하는 제1 사이드 갭(22a)이 제2 점착 시트(58)와 계착하며, 복수개의 일부 형성된 제4 칩(461) 각각의 아랫면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)이 제1 점착 시트(52)와 계착한다.
더욱이 이 다음으로, 도 13b에 나타내는 바와 같이, 복수개의 일부 형성된 제4 칩(461), 및 제2 점착 시트(58)로부터 제1 점착 시트(52), 및 플레이트(54)를 분리한다.
이 결과, 복수개의 일부 형성된 제4 칩(461) 상에 제2 점착 시트(58)가 위치하고, 복수개의 일부 형성된 제4 칩(461) 각각의 상부에 위치하는 제1 사이드 갭(22a)이 제2 점착 시트(58)와 계착하며, 복수개의 일부 형성된 제4 칩(461) 각각의 아랫면에 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)이 위치한다.
이 후에, 도 13b에 나타내는 바와 같이, 복수개의 일부 형성된 제4 칩(461), 및 제2 점착 시트(58)를 y방향(W방향)으로 180° 회전시킨다.
이 결과, 제2 점착 시트(58) 상에 복수개의 일부 형성된 제4 칩(461)이 위치하고, 복수개의 일부 형성된 제4 칩(461) 각각의 하부에 위치하는 제1 사이드 갭(22a)이 제2 점착 시트(58)와 계착하며, 복수개의 일부 형성된 제4 칩(461) 각각의 윗면에 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)이 위치한다.
이 다음으로, 도 13b에 나타내는 바와 같이, PET 수지(64) 아래에 사이드 갭 시트(66)를 적층함으로써 형성된 제2 사이드 갭 형성용 시트(68)를 준비한다.
더욱이 이 다음으로, 복수개의 일부 형성된 제4 칩(461) 각각의 윗면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)에는 접착제를 도포한다.
이 후에, 도 13b에 나타내는 바와 같이, 제2 사이드 갭 형성용 시트(68)를 복수개의 일부 형성된 제4 칩(461), 및 제2 점착 시트(58) 상으로부터 복수개의 일부 형성된 제4 칩(461), 및 제2 점착 시트(58)에 가깝게 하여 제2 사이드 갭 형성용 시트(68)를 복수개의 일부 형성된 제4 칩(461)에 프레싱함으로써, 접착제가 도포된, 복수개의 일부 형성된 제4 칩(461) 각각의 윗면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)에 사이드 갭 시트(66)를 프레싱한다.
더욱이 이 다음으로, 도 13c에 나타내는 바와 같이, 제2 사이드 갭 형성용 시트(68)를 복수개의 일부 형성된 제4 칩(461), 및 제2 점착 시트(58)로부터 분리한다.
제2 사이드 갭 형성용 시트(68)를 복수개의 일부 형성된 제4 칩(461), 및 제2 점착 시트(58)로부터 분리하면, 도 13c에 나타내는 바와 같이, 복수개의 일부 형성된 제4 칩(461) 각각의 윗면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)에는 사이드 갭 시트(66)의 부착이 남는다.
복수개의 일부 형성된 제4 칩(461) 각각의 윗면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)에 부착이 남은 사이드 갭 시트(66)를 건조시키면, 도 14a에 나타내는 바와 같이, 복수개의 일부 형성된 제4 칩(461) 각각의 윗면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)의 대략 전체를 피복하도록 제2 사이드 갭(22b)이 형성된다. 단, 복수개의 일부 형성된 제4 칩(461) 각각의 윗면에 위치하는 제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i) 전체를 피복하도록 제2 사이드 갭(22b)을 형성해도 된다.
제1 그린 칩의 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)의 대략 전체를 피복하도록 제2 사이드 갭(22b)이 형성된 일부 형성된 제4 칩(461)을 양면 형성된 제4 칩(462)이라고 한다.
일부 형성된 제4 칩(461)은 도 13a부터 도 13c에 나타내는 바와 같이, 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)의 대략 전체를 피복하도록 제1 사이드 갭(22a)이 형성되어 있다.
이 때문에, 양면 형성된 제4 칩(462)은 도 14a 및 도 14b에 나타내는 바와 같이, 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)의 대략 전체를 피복하도록 제1 사이드 갭(22a)이 형성되어 있고, 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)의 대략 전체를 피복하도록 제2 사이드 갭(22b)이 형성되어 있다.
단, 양면 형성된 제4 칩(462)은 제1 그린 칩의 제1 측면(481c), 제1 그린 칩의 제1 외부측면(481h), 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h) 전체를 피복하도록 제1 사이드 갭(22a)을 형성해도 되고, 제2 측면(481d), 제1 그린 칩의 제2 외부측면(481i), 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i) 전체를 피복하도록 제2 사이드 갭(22b)을 형성해도 된다.
양면 형성된 제4 칩(462)은 도 14a 및 도 14b에 나타내는 바와 같이, 제1 그린 칩(481), 및 제2 그린 칩(482)에 의해 구성되어 있다.
또한, 양면 형성된 제4 칩(462)을 구성하는 제1 그린 칩의 제1 주면(481a) 상에는 점착 필름(40)이 얹어져 있고, 필름(40) 상에는 제2 그린 칩의 제2 주면(482b)이 얹어져 있다.
양면 형성된 제4 칩(462)에 포함되는 제1 그린 칩(481)은 도 14a, 및 도 14b에 나타내는 바와 같이, 제1 그린 칩의 제1 측면(481c), 및 제1 그린 칩의 제1 외부측면(481h)의 대략 전체를 피복하도록 제1 사이드 갭(22a)이 형성되어 있고, 제1 그린 칩의 제2 측면(481d), 및 제1 그린 칩의 제2 외부측면(481i)의 대략 전체를 피복하도록 제2 사이드 갭(22b)이 형성되어 있다.
양면 형성된 제4 칩(462)에 포함되는 제2 그린 칩(482)은 도 14a, 및 도 14b에 나타내는 바와 같이, 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h)의 대략 전체를 피복하도록 제1 사이드 갭(22a)이 형성되어 있고, 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i)의 대략 전체를 피복하도록 제2 사이드 갭(22b)이 형성되어 있다.
양면 형성된 제4 칩(462)에 포함되는 제1 그린 칩(481)은 도 14a, 및 도 14b에 나타내는 바와 같이, 제1 그린 칩의 제1 측면(481c), 및 제1 그린 칩의 제1 외부측면(481h) 전체를 피복하도록 제1 사이드 갭(22a)이 형성되어 있고, 제1 그린 칩의 제2 측면(481d), 및 제1 그린 칩의 제2 외부측면(481i) 전체를 피복하도록 제2 사이드 갭(22b)이 형성되어 있어도 된다.
양면 형성된 제4 칩(462)에 포함되는 제2 그린 칩(482)은 도 14a, 및 도 14b에 나타내는 바와 같이, 제2 그린 칩의 제1 측면(482c), 및 제2 그린 칩의 제1 외부측면(482h) 전체를 피복하도록 제1 사이드 갭(22a)이 형성되어 있고, 제2 그린 칩의 제2 측면(482d), 및 제2 그린 칩의 제2 외부측면(482i) 전체를 피복하도록 제2 사이드 갭(22b)이 형성되어 있어도 된다.
도 14b에 나타내는 바와 같이, 양면 형성된 제4 칩(462)을 포함하여 점착 필름(40)을 수중에 담그고, 제1 그린 칩의 제1 주면(481a)과 제2 그린 칩의 제2 주면(482b) 사이에 위치하는 점착 필름(40)을 용해시킴으로써, 제1 그린 칩(481), 및 제2 그린 칩(482)을 분리한다. 한편, 이 때, 용해 시에 소편화된 점착 필름(40)(버)을, 초음파 등을 작용시킴으로써 씻어 내도록 해도 된다.
제1 그린 칩(481)과 제2 그린 칩(482)은 분리되었으므로, 이후 제1 그린 칩(481), 및 제2 그린 칩(482)은 도 14c에 나타내는 바와 같이, 각각 양면 형성된 그린 칩(483)이라고 한다.
양면 형성된 그린 칩(483)은 도 14c에 나타내는 바와 같이, x방향이 적층방향(T방향)이고, y방향이 폭방향(W방향)이며, z방향이 길이방향(L방향)이다. 양면 형성된 그린 칩(483)은 적층방향(T방향)으로 마주보는 양면 형성된 그린 칩의 제1 주면(483a) 및 마주보는 양면 형성된 그린 칩의 제2 주면(483b)과, 폭방향(W방향)에 양면 형성된 그린 칩의 제1 측면(483c) 및 양면 형성된 그린 칩의 제2 측면(483d)과, 길이방향(L방향)으로 마주보는 양면 형성된 그린 칩의 제1 단면(483e) 및 양면 형성된 그린 칩의 제2 단면(483f)을 포함한다.
제1 주면 전극(26a)은 도 14c, 도 15a 및 도 15b에 나타내는 바와 같이, 양면 형성된 그린 칩의 제1 단면(483e) 측의 양면 형성된 그린 칩의 제1 주면(483a) 상에 위치하고 있다.
제2 주면 전극(26b)은 도 14c, 도 15a 및 도 15b에 나타내는 바와 같이, 양면 형성된 그린 칩의 제2 단면(483f) 측의 양면 형성된 그린 칩의 제1 주면(483a) 상에 위치하고 있다.
제3 주면 전극(26c)은 도 14c, 도 15a 및 도 15b에 나타내는 바와 같이, 양면 형성된 그린 칩의 제1 단면(483e) 측의 양면 형성된 그린 칩의 제2 주면(483b) 상에 위치하고 있다.
제4 주면 전극(26d)은 도 14c, 도 15a 및 도 15b에 나타내는 바와 같이, 양면 형성된 그린 칩의 제2 단면(483f) 측의 양면 형성된 그린 칩의 제2 주면(483b) 상에 위치하고 있다.
양면 형성된 그린 칩(483)은 도 14c, 도 15a 및 도 15b에 나타내는 바와 같이, 양면 형성된 그린 칩의 제1 측면(483c), 제1 주면 전극의 제1 측면(26ac), 제2 주면 전극의 제1 측면(26bc), 제3 주면 전극의 제1 측면(26cc), 및 제4 주면 전극의 제1 측면(26dc)의 대략 전체를 피복하도록 제1 사이드 갭(22a)이 형성되어 있고, 양면 형성된 그린 칩의 제2 주면(483b), 제1 주면 전극의 제2 측면(26ad), 제2 주면 전극의 제2 측면(26bd), 제3 주면 전극의 제2 측면(26cd), 및 제4 주면 전극의 제2 측면(26dd)의 대략 전체를 피복하도록 제2 사이드 갭(22b)이 형성되어 있다.
단, 양면 형성된 그린 칩(483)은 양면 형성된 그린 칩의 제1 측면(483c), 제1 주면 전극의 제1 측면(26ac), 제2 주면 전극의 제1 측면(26bc), 제3 주면 전극의 제1 측면(26cc), 및 제4 주면 전극의 제1 측면(26dc) 전체를 피복하도록 제1 사이드 갭(22a)을 형성해도 되고, 양면 형성된 그린 칩의 제2 주면(483b), 제1 주면 전극의 제2 측면(26ad), 제2 주면 전극의 제2 측면(26bd), 제3 주면 전극의 제2 측면(26cd), 및 제4 주면 전극의 제2 측면(26dd) 전체를 피복하도록 제2 사이드 갭(22b)을 형성해도 된다.
(습식 G 배럴 연마)
그 다음으로, 양면 형성된 그린 칩(483)에 습식 G 배럴 연마를 실시함으로써, 양면 형성된 그린 칩(483)의 표면에 부착된 이물을 제거한다.
(단면 전극 도포)
더욱이 그 다음으로, 단면 전극 도포를 실시한다. 단면 전극 도포는, 구체적으로는 딥 공법으로 양면 형성된 그린 칩의 제1 단면(483e)에 제1 단면 전극(28a)을 도포함으로써, 양면 형성된 그린 칩의 제1 단면(483e)에 제1 단면 전극(28a)을 형성하고, 딥 공법으로 양면 형성된 그린 칩의 제2 단면(483f)에 제2 단면 전극(28b)을 도포함으로써, 양면 형성된 그린 칩의 제2 단면(483f)에 제2 단면 전극(28b)을 형성한다.
양면 형성된 그린 칩(483)의 양면 형성된 그린 칩의 제1 단면(483e)에는 제1 단면 전극(28a)을 형성하고, 양면 형성된 그린 칩의 제2 단면(483f)에는 제2 단면 전극(28b)을 형성한다.
(그린 칩의 소성)
그 후에, 양면 형성된 그린 칩(483)을 소성한다.
(습식 F 배럴 연마)
그 다음으로, 양면 형성된 그린 칩(483)에 습식 F 배럴 연마를 실시함으로써, 제1 외부전극(24a), 및 제2 외부전극(24b)의 표면의 Ni 피복율을 향상시키고, 이로써, 제1 외부전극(24a), 및 제2 외부전극(24b)의 도금 가능성(platability)을 부여한다.
(Cu도금층 형성)
더욱이 그 후에, Cu도금층을 형성한다.
Cu도금층 형성은 Cu도금, 진공열 처리, 및 Cu도금 열처리라는 공정에 의해 형성된다.
우선, 제1 외부전극(24a), 및 제2 외부전극(24b)에 Cu도금을 입혀 Cu도금층을 형성한다.
이 다음으로, 양면 형성된 그린 칩(483)에 진공 열처리를 실시하여 제1 외부전극(24a), 및 제2 외부전극(24b)의 스웰링(swelling)을 억제한다.
더욱이 이 다음으로, 제1 외부전극(24a), 및 제2 외부전극(24b)에 Cu도금 열처리를 실시하여 Ni-Cu의 상호 확산에 의한 고착력을 향상시켜 도금액 제거에 의한 신뢰성을 개선한다.
(Ni/Sn도금 형성)
이 후에, Cu도금층이 형성된 제1 외부전극(24a), 및 제2 외부전극(24b)에 Ni/Sn도금을 입힘으로써, 제1 외부전극(24a), 및 제2 외부전극(24b)의 Ni/Sn도금층을 형성한다.
(측정 전 조외선)
이 다음으로, 측정 전 조외선을 실시한다. 측정 전 조외선에서는 다른 양면 형성된 그린 칩(483)과 붙어 있는 양면 형성된 그린 칩(483), 혹은 균열이 생긴 양면 형성된 그린 칩(483)은 제거한다. 단, 측정 전 조외선은 T=0.15 이하일 때에만 실시된다.
(측정, 및 외관 선별)
마지막으로, 측정, 및 외관 선별을 실시하여 적층 세라믹 콘덴서(10)가 제조된다.
적층 세라믹 콘덴서(10)의 완성 후는, 양면 형성된 그린 칩(483)은 도 1부터 도 3b에 나타내는 바와 같이, 제1 주면(12a)에는 제1 주면 전극(26a), 및 제2 주면 전극(26b)이 위치하고, 제2 주면(12b)에는 제3 주면 전극(26c), 및 제4 주면 전극(26d)이 위치하며, 제1 측면(12c)에는 제1 사이드 갭(22a)이 형성되어 있고, 제2 측면(12d)에는 제2 사이드 갭(22b)이 형성되어 있는 적층체(12)를 구성한다.
또한, 적층 세라믹 콘덴서(10)의 완성 후는 도 1부터 도 3b에 나타내는 바와 같이, 제1 주면 전극(26a), 제3 주면 전극(26c), 및 제1 단면 전극(28a)은 제1 외부전극(24a)을 구성하고, 제2 주면 전극(26b), 제4 주면 전극(26d), 및 제2 단면 전극(28b)은 제2 외부전극(24b)을 구성한다.
본 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은, 복수개의 적층체(12)는 바인더 부재를 통헤 겹쳐 쌓여 있기 때문에 부품을 전동시키기 쉬우므로, 측면에 사이드 마진을 형성하기 쉬워진다.
(비교예)
여기서, 적층 세라믹 콘덴서(10)의 기능을 설명하기 위해, 비교예의 적층 세라믹 콘덴서(1)와 적층 세라믹 콘덴서(10)를 비교한다.
비교예의 적층 세라믹 콘덴서(1)는 도 16a에 나타내는 바와 같이, 적층체(2), 사이드 갭(3), 및 외부전극(4)으로 구성된다.
적층체(2)는 도 16a에 나타내는 바와 같이, x방향이 적층방향(T방향)이고, y방향이 폭방향(W방향)이며, z방향이 길이방향(L방향)이다. 적층체(2)는 적층된 복수개의 세라믹층과 적층된 복수개의 내부전극층을 포함하고, 적층방향(T방향)으로 마주보는 제1 주면(2a) 및 제2 주면(2b)과, 폭방향(W방향)으로 마주보는 제1 측면(2c) 및 제2 측면(2d)과, 길이방향(L방향)으로 마주보는 제1 단면(2e) 및 제2 단면(2f)을 포함한다.
적층체(2)는 적층방향(T방향)으로 복수개의 내부전극층이 대향하고, 내부전극층 사이에는 세라믹층이 형성되어 있다.
적층된 복수개의 내부전극층은 복수개의 제1 내부전극층, 및 복수개의 제2 내부전극층을 가진다.
제1 내부전극층, 및 복수개의 제2 내부전극층은 교대로 적층되어 있다.
제1 내부전극층은 그 단부가 제1 단면(2e)으로 인출되고, 노출되어 있다.
제2 내부전극층은 그 단부가 제2 단면(2f)으로 인출되고, 노출되어 있다.
외부전극(4)은 도 16a에 나타내는 바와 같이, 제1 외부전극(4a), 및 제2 외부전극(4b)을 가진다.
제1 외부전극(4a)은 제1 주면 전극(5a), 제3 주면 전극(5c), 및 제1 단면 전극(6a)을 가진다.
제2 외부전극(4b)은 제2 주면 전극(5b), 제4 주면 전극(5d), 및 제2 단면 전극(6b)을 가진다.
제1 주면 전극(5a), 제2 주면 전극(5b), 제3 주면 전극(5c), 및 제4 주면 전극(5d)은 x방향이 종방향(T방향)이고, y방향이 폭방향(W방향)이며, z방향이 길이방향(L방향)이다.
제1 주면 전극(5a)은 도 16a에 나타내는 바와 같이, 대략 직방체 형상을 가지며, 제1 단면(2e) 측의 제1 주면(2a) 상에 위치하고 있다.
제1 주면 전극(5a)은 도 16b 및 도 16c에 나타내는 바와 같이, y방향(W방향)으로 마주보는 제1 주면 전극의 제1 측면(5aa) 및 제1 주면 전극의 제2 측면(5ab)을 포함한다.
제2 주면 전극(5b)은 도 16a에 나타내는 바와 같이, 대략 직방체 형상을 가지며, 제2 단면(2f) 측의 제1 주면(2a) 상에 위치하고 있다.
제2 주면 전극(5b)은 도 16b 및 도 16c에 나타내는 바와 같이, y방향(W방향)으로 마주보는 제2 주면 전극의 제1 측면(5ba) 및 제2 주면 전극의 제2 측면(5bb)을 포함한다.
제3 주면 전극(5c)은 도 16a에 나타내는 바와 같이, 대략 직방체 형상을 가지며, 제1 단면(2e) 측의 제2 주면(2b) 상에 위치하고 있다.
제3 주면 전극(5c)은 도 16b 및 도 16c에 나타내는 바와 같이, y방향(W방향)으로 마주보는 제3 주면 전극의 제1 측면(5ca) 및 제3 주면 전극의 제2 측면(5cb)을 포함한다.
제4 주면 전극(5d)은 도 16a부터 도 16c에 나타내는 바와 같이 대략 직방체 형상을 가지며, 제2 단면(2f) 측의 제2 주면(2b) 상에 위치하고 있다.
제4 주면 전극(5d)은 도 16a부터 도 16c에 나타내는 바와 같이, y방향(W방향)으로 마주보는 제4 주면 전극의 제1 측면(5da) 및 제4 주면 전극의 제2 측면(5db)을 포함한다.
제1 단면 전극(6a)은 도 16a부터 도 16c에 나타내는 바와 같이, 제1 단면(2e) 상에 위치하고 있고, 제1 주면 전극(5a), 제3 주면 전극(5c), 및 제1 내부전극층과 접속되어 있다.
제2 단면 전극(6b)은 도 16a부터 도 16c에 나타내는 바와 같이, 제2 단면(2f) 상에 위치하고 있고, 제2 주면 전극(5b), 제4 주면 전극(5d), 및 제2 내부전극층과 접속되어 있다.
사이드 갭(3)은 제1 사이드 갭(3a), 및 제2 사이드 갭(3b)을 가진다.
비교예의 적층 세라믹 콘덴서(1)에서는 도 16a부터 도 16c에 나타내는 바와 같이, 제1 사이드 갭(3a)은 적층체(2)의 제1 측면(2c)의 대략 전체를 피복하고 있고, 제2 사이드 갭(3b)은 적층체(2)의 제2 측면(2d)의 대략 전체를 피복하고 있다.
단, 비교예의 적층 세라믹 콘덴서(1)에서는 도 16a부터 도 16c에 나타내는 바와 같이, 제1 사이드 갭(3a)은 제1 주면 전극의 제1 측면(5aa), 제2 주면 전극의 제1 측면(5ba), 제3 주면 전극의 제1 측면(5ca), 및 제4 주면 전극의 제1 측면(5da)은 피복되어 있지는 않고, 제2 사이드 갭(3b)은 제1 주면 전극의 제2 측면(5ab), 제2 주면 전극의 제2 측면(5bb), 제3 주면 전극의 제2 측면(5cb), 및 제4 주면 전극의 제2 측면(5db)은 피복되어 있지 않다.
이와 같은 W치수에 대비하여 T치수가 작은 박형 적층 세라믹 콘덴서(10)에서는 x방향으로 벤딩을 가하면 x방향으로 휨이 발생하기 쉽다.
그러나 본 실시형태에 따른 적층 세라믹 콘덴서(10)와 비교예의 적층 세라믹 콘덴서(1) 각각에 벤딩을 가하면, 본 실시형태에 따른 적층 세라믹 콘덴서(10)는 비교예의 적층 세라믹 콘덴서(1)보다도 휨에 의한 균열이 발생하기 어렵다.
이 점에 대해 설명한다.
본 실시형태에 따른 적층 세라믹 콘덴서(10)와 비교예의 적층 세라믹 콘덴서(1)를 비교한다.
본 실시형태에 따른 적층 세라믹 콘덴서(10)의 제1 사이드 갭(22a)은 도 1, 및 도 3a 및 도 3b에 나타내는 바와 같이 제1 측면(12c) 측에 위치하고, 제1 측면(12c), 제1 주면 전극의 제1 측면(26ac), 제2 주면 전극의 제1 측면(26bc), 제3 주면 전극의 제1 측면(26cc), 및 제4 주면 전극의 제1 측면(26dc)의 대략 전체를 피복하고 있다.
본 실시형태의 적층 세라믹 콘덴서(10)의 제2 사이드 갭(22b)은 도 1, 및 도 3a 및 도 3b에 나타내는 바와 같이 제2 측면(12d) 측에 위치하고, 제2 측면(12d), 제1 주면 전극의 제2 측면(26ad), 제2 주면 전극의 제2 측면(26bd), 제3 주면 전극의 제2 측면(26cd), 및 제4 주면 전극의 제2 측면(26dd)의 대략 전체를 피복하고 있다.
이에 반해, 비교예의 적층 세라믹 콘덴서(1)에서는 도 16a부터 도 16c에 나타내는 바와 같이, 제1 사이드 갭(3a)은 적층체(2)의 제1 측면(2c)의 대략 전체를 피복하고 있고, 제2 사이드 갭(3b)은 적층체(2)의 제2 측면(2d)의 대략 전체를 피복하고 있다.
단, 비교예의 적층 세라믹 콘덴서(1)에서는 도 16a부터 도 16c에 나타내는 바와 같이, 제1 사이드 갭(3a)은 제1 주면 전극의 제1 측면(5aa), 제2 주면 전극의 제1 측면(5ba), 제3 주면 전극의 제1 측면(5ca), 및 제4 주면 전극의 제1 측면(5da)은 피복되어 있지 않고, 제2 사이드 갭(3b)은 제1 주면 전극의 제2 측면(5ab), 제2 주면 전극의 제2 측면(5bb), 제3 주면 전극의 제2 측면(5cb), 및 제4 주면 전극의 제2 측면(5db)은 피복되어 있지 않다.
이들로부터, 본 실시형태에 따른 적층 세라믹 콘덴서(10)의 제1 사이드 갭(22a)이 본 실시형태에 따른 적층 세라믹 콘덴서(10)의 제1 측면(12c) 측을 피복하는 범위는 비교예의 적층 세라믹 콘덴서(1)의 제1 사이드 갭(3a)이 비교예의 적층 세라믹 콘덴서(1)의 제1 측면(2c) 측을 피복하는 범위보다도 넓고, 본 실시형태에 따른 적층 세라믹 콘덴서(10)의 제2 사이드 갭(22b)이 본 실시형태에 따른 적층 세라믹 콘덴서(10)의 제2 측면(12d) 측을 피복하는 범위는 비교예의 적층 세라믹 콘덴서(1)의 제2 사이드 갭(3b)이 비교예의 적층 세라믹 콘덴서(1)의 제2 측면(2d) 측을 피복하는 범위보다도 넓다.
이 때문에, 본 실시형태의 적층 세라믹 콘덴서(10)의 벤딩에 대한 강도는 비교예의 적층 세라믹 콘덴서(1)의 벤딩에 대한 강도보다도 높으므로, 본 실시형태 적층 세라믹 콘덴서(10)와 비교예의 적층 세라믹 콘덴서(1) 각각에 벤딩을 가하면, 본 실시형태에 따른 적층 세라믹 콘덴서(10)는 비교예의 적층 세라믹 콘덴서(1)보다도 깨지기 어렵다고 할 수 있다.
계속해서, 이 적층 세라믹 콘덴서(10)의 사용예에 대해 설명한다.
적층 세라믹 콘덴서(10)의 사용예에 대해서는 우선, 적층 세라믹 콘덴서(10)는 도 17에 나타내는 바와 같이, IC70이나 적층 세라믹 콘덴서(10) 등을 표면에 실장하는 제1 반도체 기판(72)의 표면에 솔더링하여 사용하는 경우에 대해 설명하고, 그 다음으로, 도 18에 나타내는 바와 같이, IC70은 표면에 실장하지만, 본 실시형태의 적층 세라믹 콘덴서(10)는 내부에 수납되고, 내부의 전극과 솔더링되는 제2 반도체 기판(74)에서 사용하는 경우에 대해 설명한다.
도 17 및 도 18에서는 종방향인 x방향(T방향)의 치수를 T치수라고 하고, 길이방향인 z방향(L방향)의 치수를 L치수라고 한다.
(제1 반도체 기판)
적층 세라믹 콘덴서(10)를 도 17에 나타내는 바와 같이, IC70이나 적층 세라믹 콘덴서(10) 등을 표면에 실장하는 제1 반도체 기판(72)의 표면에 솔더링하여 사용하는 경우에 대해 설명한다.
제1 반도체 기판(72)은 도 17에 나타내는 바와 같이, 외표면에 제1 표면전극(72a), 제2 표면전극(72b), 제3 표면전극(72c), 및 제4 표면전극(72d)을 가진다. 제1 표면전극(72a)은 제1 반도체 기판(72)의 내부에서 제3 표면전극(72c)과 접속되어 있고, 제2 표면전극(72b)은 제1 반도체 기판(72)의 내부에서 제4 표면전극(72d)과 접속되어 있다.
IC70은 도 17 및 도 18에 나타내는 바와 같이, 외표면에 양극 전극(Vcc), 및 음극 전극(GND)을 가진다.
도 17에 나타내는 바와 같이, 적층 세라믹 콘덴서(10)의 제1 외부전극(24a)은 제1 외부전극(24a)을 제1 표면전극(72a)에 솔더(76)로 솔더링함으로써 제1 표면전극(72a)과 접속되어 있고, 제2 외부전극(24b)은 제2 외부전극(24b)을 제2 표면전극(72b)에 솔더(76)로 솔더링함으로써 제2 표면전극(72b)과 접속되어 있으며, IC70의 양극 전극(Vcc)은 제3 표면전극(72c)과 접속되어 있고, 음극 전극(GND)은 제4 표면전극(72d)과 접속되어 있다. 이 때문에, 적층 세라믹 콘덴서(10)의 제1 외부전극(24a)은 IC70의 양극 전극(Vcc)과 접속되어 있고, 적층 세라믹 콘덴서(10)의 제2 외부전극(24b)은 IC70의 음극 전극(GND)과 접속되어 있다.
적층 세라믹 콘덴서(10)는 도 17에 나타내는 바와 같이, 제1 외부전극(24a)은 제1 외부전극(24a)을 제1 표면전극(72a)에 솔더(76)로 솔더링함으로써 제1 표면전극(72a)과 접속하고, 제2 외부전극(24b)은 제2 외부전극(24b)을 제2 표면전극(72b)에 솔더(76)로 솔더링함으로써 제2 표면전극(72b)과 접속하여 사용할 수 있다.
(제2 반도체 기판)
도 18에 나타내는 바와 같이, IC70은 표면에 실장하는데, 본 실시형태의 적층 세라믹 콘덴서(10)는 제2 반도체 기판(74)의 내부에 내장하여 내부의 전극과 솔더(76)로 솔더링하여 사용하는 경우에 대해 설명한다.
제2 반도체 기판(74)은 내부에 제1 기판 내 전극(74a), 및 제2 기판 내 전극(74b)을 가지며, 표면에 제1 기판 외 전극(74c), 및 제2 기판 외 전극(74d)을 가진다.
제1 기판 내 전극(74a)은 제2 반도체 기판(74)의 내부에서 제1 기판 외 전극(74c)과 접속되어 있고, 제2 기판 내 전극(74b)은 제2 반도체 기판(74)의 내부에서 제2 기판 외 전극(74d)과 접속되어 있다.
도 18에 나타내는 바와 같이, 본 실시형태에 따른 적층 세라믹 콘덴서(10)의 제1 외부전극(24a)은 제1 외부전극(24a)을 제1 기판 내 전극(74a)에 솔더(76)로 솔더링함으로써 제1 기판 내 전극(74a)과 접속되어 있고, 제2 외부전극(24b)은 제2 외부전극(24b)을 제2 기판 내 전극(74b)에 솔더(76)로 솔더링함으로써 제2 기판 내 전극(74b)과 접속되어 있으며, IC70의 양극 전극(Vcc)은 제1 기판 외 전극(74c)과 접속되어 있고, 음극 전극(GND)은 제2 기판 외 전극(74d)과 접속되어 있다. 이 때문에, 적층 세라믹 콘덴서(10)의 제1 외부전극(24a)은 IC70의 양극 전극(Vcc)과 접속되어 있고, 적층 세라믹 콘덴서(10)의 제2 외부전극(24b)은 IC70의 음극 전극(GND)과 접속되어 있다.
도 18에 나타내는 바와 같이, 본 실시형태에 따른 적층 세라믹 콘덴서(10)가 내장되어 있고, 본 실시형태에 따른 적층 세라믹 콘덴서(10)의 제1 외부전극(24a)은 제1 외부전극(24a)을 제1 기판 내 전극(74a)에 솔더(76)로 솔더링함으로써 제1 기판 내 전극(74a)과 접속되어 있으며, 제2 외부전극(24b)은 제2 외부전극(24b)을 제2 기판 내 전극(74b)에 솔더(76)로 솔더링함으로써 제2 기판 내 전극(74b)과 접속된 제2 반도체 기판(74)을 내장 기판(78)이라고 한다.
한편, 이상과 같이 본 발명의 실시형태는 상기 기재에서 개시되어 있는데, 본 발명은 이에 한정되는 것은 아니다.
즉, 본 발명의 기술적 사상 및 목적의 범위로부터 일탈하지 않고, 이상 설명한 실시형태에 대하여 메커니즘, 형상, 재질, 수량, 위치 또는 배치 등에 관하여 다양한 변경을 가할 수 있는 것이며, 그들은 본 발명에 포함되는 것이다.
즉, 상술한 실시형태 및 실시예에서는 적층체 세라믹층의 재료로 유전체 세라믹을 사용했는데, 본 발명에서는 적층 세라믹 전자부품의 종류에 따라서는 세라믹 소체의 재료로 페라이트 등의 자성체 세라믹, 스피넬계 세라믹 등의 반도체 세라믹, PZT계 세라믹 등의 압전체 세라믹을 사용할 수도 있다.
적층 세라믹 전자부품은 적층체의 세라믹층의 재료로 자성체 세라믹을 사용한 경우는 적층 세라믹 인덕터로서 기능하고, 반도체 세라믹을 사용한 경우는 적층 세라믹 서미스터로서 기능하며, 압전체 세라믹을 사용한 경우는 적층 세라믹 압전부품으로서 기능한다. 단, 적층 세라믹 전자부품을 적층 세라믹 인덕터로서 기능시키는 경우에는 내부전극층은 코일 형상의 도체가 된다.
본 발명에 따른 적층 세라믹 전자부품은 특히 예를 들면, 적층 세라믹 콘덴서, 적층 세라믹 인덕터, 적층 세라믹 서미스터, 적층 세라믹 압전부품 등으로서 알맞게 이용된다.

Claims (6)

  1. 적층된 복수개의 세라믹층을 포함하고, 적층방향으로 마주보는 제1 주면(主面) 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주보는 제1 단면(端面) 및 제2 단면을 포함하는 적층체와,
    상기 제1 단면 상에 배치된 제1 외부전극과, 상기 제2 단면 상에 배치된 제2 외부전극을 가지는 적층 세라믹 전자부품의 제조 방법으로서,
    상기 적층체를 복수개 준비하는 공정과,
    상기 적층체의 상기 적층방향으로 마주보는 상기 제1 주면 및 상기 제2 주면에 주면 전극을 형성하는 공정과,
    상기 복수개의 적층체를, 바인더 부재를 통해 겹쳐 쌓는 공정과,
    상기 복수개의 적층체를, 길이방향을 회전축으로 하여 90도 전동(轉動)시키고 사이드 갭부를 형성하는 공정과,
    상기 사이드 갭부를 형성한 적층체로부터 상기 바인더 부재를 제거하는 공정과,
    상기 바인더 부재를 제거하는 공정 후, 상기 적층방향 및 상기 폭방향에 직교하는 상기 길이방향으로 마주보는 상기 제1 단면 및 상기 제2 단면에 단면 전극을 형성하는 공정을 포함하며,
    상기 사이드 갭부를 형성하는 공정에 있어서, 상기 제1 주면 및 상기 제2 주면의 상기 주면 전극이 상기 사이드 갭부에 의해 피복되고,
    상기 적층방향 및 상기 폭방향에 직교하는 상기 길이방향으로 마주보는 상기 제1 단면 및 상기 제2 단면에 단면 전극을 형성하는 공정에 있어서, 상기 제1 주면 및 상기 제2 주면의 상기 주면 전극, 및 상기 사이드 갭부가 상기 적층방향 및 상기 폭방향에 직교하는 상기 길이방향으로 마주보는 상기 제1 단면 및 상기 제2 단면에 형성된 상기 단면 전극에 의해 피복되어, 상기 제1 외부전극 및 상기 제2 외부전극이 형성되며,
    상기 적층 세라믹 전자부품의 상기 적층방향의 길이를 T치수로 하고, 상기 폭방향의 길이를 W치수로 했을 때, 상기 T치수는 상기 W치수보다 작은, 적층 세라믹 전자부품의 제조 방법.
  2. 제1항에 있어서,
    상기 적층 세라믹 전자부품의 상기 T치수는 0.08㎜ 이상 0.15㎜ 이하이고, 상기 W치수는 상기 T치수의 2배 이상인, 적층 세라믹 전자부품의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 바인더 부재는 수용성 필름이고,
    상기 바인더 부재를 제거하는 공정은 물을 사용하여 상기 수용성 필름을 용해하는 공정인, 적층 세라믹 전자부품의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 복수개의 적층체를 준비하는 공정은 상기 적층체의 주면에 외부전극을 스크린 인쇄하는 공정을 포함하는, 적층 세라믹 전자부품의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 적층방향 및 상기 폭방향에 직교하는 상기 길이방향으로 마주보는 상기 제1 단면 및 상기 제2 단면에 단면 전극을 형성하는 공정에 있어서, 상기 단면 전극은 딥 공법에 의해 형성되는, 적층 세라믹 전자부품의 제조 방법.
  6. 적층된 복수개의 세라믹층을 포함하고, 적층방향으로 마주보는 제1 주면 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주보는 제1 단면 및 제2 단면을 포함하는 적층체와,
    상기 복수개의 세라믹층과 교대로 적층되고 상기 제1 단면으로 인출되는 제1 내부전극층과,
    상기 복수개의 세라믹층과 교대로 적층되고 상기 제2 단면으로 인출되는 제2 내부전극층과,
    상기 제1 내부전극층에 접속되고 상기 제1 단면 상에 배치된 제1 단면 전극, 상기 제1 단면 측의 상기 제1 주면 상에 위치하는 제1 주면 전극, 및 상기 제1 단면 측의 상기 제2 주면 상에 위치하는 제3 주면 전극을 포함하는 제1 외부전극과,
    상기 제2 내부전극층에 접속되고 상기 제2 단면 상에 배치된 제2 단면 전극, 상기 제2 단면 측의 상기 제1 주면 상에 위치하는 제2 주면 전극, 및 상기 제2 단면 측의 상기 제2 주면 상에 위치하는 제4 주면 전극을 포함하는 제2 외부전극을 가지는 적층 세라믹 전자부품에 있어서,
    제1 사이드 갭부가 상기 적층체의 상기 제1 측면 측에 상기 적층체의 상기 제1 측면의 외표면의 전체, 상기 제1 주면 전극의 제1 측면의 일부 또는 전체, 및 상기 제2 주면 전극의 제1 측면의 일부 또는 전체와 접하도록 형성되며,
    제2 사이드 갭부가 상기 적층체의 상기 제2 측면 측에 상기 적층체의 상기 제2 측면의 외표면의 전체, 상기 제1 주면 전극의 제2 측면의 일부 또는 전체, 및 상기 제2 주면 전극의 제2 측면의 일부 또는 전체와 접하도록 형성되고,
    상기 제1 외부전극은, 상기 제1 단면 전극이 상기 제1 주면 전극 및 상기 제3 주면 전극과 상기 제1 사이드 갭부 및 상기 제2 사이드 갭부를 피복하도록 형성되며,
    상기 제2 외부전극은, 상기 제2 단면 전극이 상기 제2 주면 전극 및 상기 제4 주면 전극과 상기 제1 사이드 갭부 및 상기 제2 사이드 갭부를 피복하도록 형성되는, 적층 세라믹 전자부품.
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