KR102490420B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102490420B1
KR102490420B1 KR1020220031990A KR20220031990A KR102490420B1 KR 102490420 B1 KR102490420 B1 KR 102490420B1 KR 1020220031990 A KR1020220031990 A KR 1020220031990A KR 20220031990 A KR20220031990 A KR 20220031990A KR 102490420 B1 KR102490420 B1 KR 102490420B1
Authority
KR
South Korea
Prior art keywords
transistor
oxide semiconductor
semiconductor layer
film
oxide
Prior art date
Application number
KR1020220031990A
Other languages
English (en)
Other versions
KR20220038629A (ko
Inventor
케이 타카하시
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20220038629A publication Critical patent/KR20220038629A/ko
Application granted granted Critical
Publication of KR102490420B1 publication Critical patent/KR102490420B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 전원이 차단되어도 데이터를 유지할 수 있는 반도체 장치를 제공한다.
제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 용량 소자를 갖고, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽, 및 용량 소자의 한쪽 전극과 전기적으로 접속되고, 제 2 트랜지스터의 게이트 전극은 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 한쪽과 전기적으로 접속된 구성으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태에 따른 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로 본 명세서에 개시되는 본 발명의 일 형태에 따른 기술 분야를 더 구체적으로 말하면 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 이들 구동 방법, 또는 이들 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에서, "반도체 장치"란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태다. 또한, 기억 장치, 표시 장치, 전자 기기는 반도체 장치를 갖는 경우가 있다.
반도체 소자를 이용한 기억 장치는, 전력의 공급이 차단되면 기억 내용이 없어지는 휘발성 기억 장치와, 전력의 공급이 차단되어도 기억 내용이 유지되는 불휘발성 기억 장치로 크게 나눌 수 있다.
휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은, 기억 소자를 구성하는 트랜지스터를 선택하여 용량 소자에 전하를 축적함으로써 정보를 기억한다.
상술한 원리에 따르면, DRAM에서는 정보를 판독하면 용량 소자의 전하가 없어지기 때문에 정보를 판독할 때마다 기록 동작을 해야 된다. 또한, 기억 소자를 구성하는 트랜지스터가 오프 상태일 때에 생기는 소스와 드레인 사이의 누설 전류(오프 전류) 등에 의하여 용량 소자로부터 전하가 유출되거나, 또는 용량 소자에 전하가 유입되기 때문에 데이터를 유지할 수 있는 기간이 짧다. 그러므로 소정의 주기로 기록 동작(리프레시 동작)을 해야 되어 소비 전력은 비교적 높게 된다. 또한, 전력의 공급이 차단되면 기억 내용이 없어지기 때문에 정보를 오랫동안 유지하기 위해서는 자성(磁性) 재료나 광학 재료를 이용한 다른 기억 장치가 필요하게 된다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 회로를 사용하여 기억 내용을 유지하기 때문에 리프레시 동작을 수행할 필요가 없고, 이 점에서는 DRAM보다 뛰어나다. 하지만 플립플롭 회로에서는 회로가 차지하는 면적이 크기 때문에 기억 용량당 단가가 비싸다는 문제가 있다. 또한, 전력의 공급이 차단되면 기억 내용이 없어지는 점에 관해서는 DRAM과 공통적이다.
불휘발성 기억 장치의 대표적인 예로서는, 플래시 메모리가 있다. 플래시 메모리는, 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 갖고, 이 플로팅 게이트에 전하를 유지시킴으로써 기억을 수행하기 때문에, 데이터의 유지 기간은 매우 길고(반영구적), 휘발성 기억 장치와 달리 리프레시 동작이 불필요하게 된다는 이점을 갖는다(예를 들어, 특허문헌 1 참조).
그러나, 기록 시에 생기는 터널 전류에 의하여 기억 소자를 구성하는 게이트 절연층이 열화되기 때문에, 소정 횟수 기록하면 기억 소자가 기능하지 않게 된다는 문제가 생긴다. 이 문제로 인한 영향을 완화시키기 위하여, 예를 들어, 각 기억 소자의 기록 횟수를 균일화하는 방법이 채택되지만, 이를 구현하기 위해서는, 복잡한 주변 회로가 필요하게 된다. 그리고, 이와 같은 방법을 채택하더라도, 근본적인 수명 문제가 해결되는 것이 아니다. 즉, 정보를 재기록할 빈도가 높은 용도로서 사용하는 데 플래시 메모리는 적합하지 않다.
또한, 플래시 메모리에서는 플로팅 게이트에 전하를 주입시키기 위하여 또는 이 전하를 제거하기 위해서는 높은 전압이 필요하고 이를 위한 회로도 필요하다. 더구나 전하의 주입, 또는 전하의 제거를 위해서는 비교적 긴 시간이 필요하고 기록 또는 소거의 고속화가 어렵다는 문제도 있다.
일본국 특개소(昭) 57－105889호 공보
상술한 문제점을 감안하여 본 발명의 일 형태에서는 전원이 차단되어도 데이터를 유지할 수 있는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 기록 횟수도 제한되지 않는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 저소비 전력의 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 고집적화된 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 데이터 유지 능력이 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 데이터의 기록 또는 판독을 고속으로 수행할 수 있는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신규 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 상술한 과제 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 명세서에 기재되는 본 발명의 일 형태는 산화물 반도체를 사용한 트랜지스터, 상기 트랜지스터와 상이한 반도체 재료를 사용한 트랜지스터, 및 용량 소자를 포함하는 반도체 장치에 관한 것이다.
본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 용량 소자를 갖고, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽, 및 용량 소자의 한쪽 전극과 전기적으로 접속되고, 제 2 트랜지스터의 게이트 전극은 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 한쪽과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치다.
또한, 본 명세서 등에서 "제 1", "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정되는 것이 아니라는 것을 부기한다.
또한, 본 발명의 다른 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 용량 소자를 갖고, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽, 및 용량 소자의 한쪽 전극과 전기적으로 접속되고, 제 2 트랜지스터의 게이트 전극은 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 한쪽은 제 1 배선과 전기적으로 접속되고, 제 1 트랜지스터의 게이트 전극은 제 2 배선과 전기적으로 접속되고, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 3 배선과 전기적으로 접속되고, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 한쪽은 제 4 배선과 전기적으로 접속되고, 제 3 트랜지스터의 게이트 전극은 제 5 배선과 전기적으로 접속되고, 용량 소자의 다른 한쪽 전극은 제 6 배선과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치다.
상술한 제 1 트랜지스터 및 제 3 트랜지스터는 산화물 반도체층과, 산화물 반도체층과 접촉하는 소스 전극 및 드레인 전극과, 산화물 반도체층, 소스 전극, 및 드레인 전극과 접촉하는 게이트 절연막과, 게이트 절연막을 개재(介在)하여 산화물 반도체층과 중첩되는 게이트 전극을 갖는다.
상기 산화물 반도체층은 게이트 절연막 측으로부터 제 3 산화물 반도체층, 제 2 산화물 반도체층, 제 1 산화물 반도체층의 차례로 이루어지는 적층 구조를 가져도 좋다.
상기 적층된 산화물 반도체층에서, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 제 2 산화물 반도체층보다 전도대 하단의 에너지가 0.05eV 이상 2eV 이하의 범위에서 진공 준위에 가까운 것이 바람직하다.
또한, 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층은 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 제 2 산화물 반도체층에 비하여 In에 대한 M의 원자수비가 큰 것이 바람직하다.
또한, 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 스위치의 한쪽 전극과 접속되고 상기 스위치의 다른 한쪽 전극이 제 4 배선과 전기적으로 접속되는 구성으로 하여도 좋다.
또한, 제 1 배선과 제 3 배선은 전기적으로 접속되어도 좋다.
또한, 제 4 배선과 제 6 배선은 전기적으로 접속되어도 좋다.
본 발명의 일 형태를 사용함으로써 전원이 차단되어도 데이터가 유지되는 반도체 장치를 제공할 수 있다. 또는, 기록 횟수도 제한되지 않는 반도체 장치를 제공할 수 있다. 또는, 저소비 전력의 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 고집적화된 반도체 장치를 제공할 수 있다. 또는, 데이터 유지 능력이 높은 반도체 장치를 제공할 수 있다. 또는, 데이터의 기록 또는 판독을 고속으로 수행할 수 있는 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치 등을 제공할 수 있다.
도 1은 반도체 장치의 회로도.
도 2는 반도체 장치의 회로도.
도 3은 반도체 장치의 회로도.
도 4는 반도체 장치의 동작을 설명하기 위한 타이밍 차트.
도 5는 반도체 장치의 회로도.
도 6은 반도체 장치의 동작을 설명하기 위한 타이밍 차트.
도 7은 반도체 장치의 회로도.
도 8은 반도체 장치의 회로도.
도 9는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 10은 트랜지스터를 설명하기 위한 단면도.
도 11은 트랜지스터를 설명하기 위한 단면도.
도 12는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 13은 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 14는 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 15는 반도체 장치를 설명하기 위한 단면도.
도 16은 반도체 장치의 블록도.
도 17은 기억 장치를 설명하기 위한 회로도.
도 18은 반도체 장치를 적용할 수 있는 전자 기기를 설명하기 위한 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에서 설명하는 발명의 구성에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 사이에서 공통적으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다.
또한, 본 명세서 등에서, X와 Y가 접속된다고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다. 여기서, X, Y는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 외의 것도 포함하는 것으로 한다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 스위치는 온 상태 또는 오프 상태로 제어된다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전달된다면 X와 Y가 기능적으로 접속되는 것으로 한다.
또한, X와 Y가 접속된다고 명시적으로 기재하는 경우는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y가, 사이에 다른 소자 또는 다른 회로를 개재하여 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, X와 Y가, 사이에 다른 회로를 개재하여 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉, X와 Y가, 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)를 포함하는 것으로 한다. 즉, 전기적으로 접속된다고 명시적으로 기재하는 경우에는, 단순히 접속된다고만 명시적으로 기재되는 경우와 같다.
또한, 회로도상에서는 독립된 구성 요소끼리가 전기적으로 접속되는 것처럼 도시되어 있더라도, 한 구성 요소가 복수의 구성 요소의 기능을 겸하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 한 도전막이, 배선의 기능 및 전극의 기능의 양쪽 구성 요소의 기능을 겸한다. 따라서, 본 명세서에서의 "전기적으로 접속"이란, 이와 같이 한 도전막이, 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함된다.
또한, 예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에는 이하와 같이 나타낼 수 있다.
예를 들어, "X와, Y와, 트랜지스터의 소스(또는 제 1 단자 등)와, 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 전기적으로 접속된다"고 나타낼 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 전기적으로 접속된다"고 나타낼 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 접속되어 제공된다"고 나타낼 수 있다. 상술한 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속의 차례에 대하여 규정함으로써 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적인 범위를 결정할 수 있다. 또한, 이들 표현 방법은 일례에 불과하고 상술한 표현 방법에 한정되지 않는다. 여기서 X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)로 한다.
또한, 본 명세서 등에서 다양한 기판을 사용하여 트랜지스터를 형성할 수 있다. 기판의 종류는 특정한 것에 한정되지 않는다. 기판의 일례로서는, 반도체 기판(예를 들어, 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 갖는 기판, 텅스텐 기판, 텅스텐·포일을 갖는 기판, 가요성 기판, 접합 필름, 섬유상의 재료를 포함하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다석회 유리 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지 등이 있다. 접합 필름의 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 기재 필름의 일례로서는, 폴리에스테르, 폴리아마이드, 폴리이미드, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제작함으로써, 특성, 사이즈, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제작할 수 있다. 이와 같은 트랜지스터를 사용하여 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 기판으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터를 형성하여도 좋다. 또는, 기판과 트랜지스터 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시키고 나서 기판으로부터 분리하고, 다른 기판에 전재(轉載)하기 위하여 사용할 수 있다. 이 때, 트랜지스터는 내열성이 떨어지는 기판이나 가요성 기판에도 전재할 수 있다. 또한, 상술한 박리층으로서는 예를 들어, 텅스텐막과 산화 실리콘막의 무기막으로 이루어지는 적층 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 사용할 수 있다.
즉, 어느 기판을 사용하여 트랜지스터를 형성하고 나서 다른 기판에 트랜지스터를 전치하고, 다른 기판 위에 트랜지스터를 배치하여도 좋다. 트랜지스터가 전치되는 기판의 일례로서는, 상술한 트랜지스터를 형성할 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(비단(絹), 면(綿), 삼(麻)), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르), 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 양호한 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치(기억 장치)의 일례에 대하여, 도면을 사용하여 설명한다.
도 1은 본 발명의 일 형태에 따른, 전력의 공급이 없는 상황에서도 기억 내용을 유지할 수 있고 기록 횟수도 제한되지 않는 반도체 장치(기억 장치)의 회로도다.
도 1에 도시된 반도체 장치는 제 1 트랜지스터(110)와, 제 2 트랜지스터(120)와, 제 3 트랜지스터(130)와, 용량 소자(150)를 갖고, 제 1 트랜지스터(110)의 소스 전극 및 드레인 전극 중 한쪽은 제 3 트랜지스터(130)의 소스 전극 및 드레인 전극 중 한쪽, 및 용량 소자(150)의 한쪽 전극과 전기적으로 접속된다. 또한, 제 2 트랜지스터(120)의 게이트 전극은 제 3 트랜지스터(130)의 소스 전극 및 드레인 전극 중 다른 한쪽과 전기적으로 접속되고, 제 1 트랜지스터(110)의 소스 전극 및 드레인 전극 중 다른 한쪽은 제 1 배선(101)과 전기적으로 접속되고, 제 1 트랜지스터(110)의 게이트 전극은 제 2 배선(102)과 전기적으로 접속되고, 제 2 트랜지스터(120)의 소스 전극 및 드레인 전극 중 한쪽은 제 3 배선(103)과 전기적으로 접속되고, 제 2 트랜지스터(120)의 소스 전극 및 드레인 전극 중 다른 한쪽은 제 4 배선(104)과 전기적으로 접속되고, 용량 소자(150)의 다른 한쪽 전극은 제 6 배선(106)과 전기적으로 접속된다.
또한, 도 2는 전력의 공급이 없는 상황에서도 기억 내용을 유지할 수 있고 기록 횟수도 제한되지 않는 반도체 장치(기억 장치)의 다른 일례를 도시한 회로도다. 또한, 이하에 기재된 설명에서 도 1에 도시된 반도체 장치 및 도 2에 도시된 반도체 장치에서 공통된 요소에는 같은 부호를 사용한다.
도 2에 도시된 반도체 장치는 제 1 트랜지스터(110)와, 제 2 트랜지스터(120)와, 용량 소자(150)를 갖고, 제 1 트랜지스터(110)의 소스 전극 및 드레인 전극 중 한쪽은 제 2 트랜지스터(120)의 게이트 전극 및 용량 소자(150)의 한쪽 전극과 전기적으로 접속된다. 또한, 제 1 트랜지스터(110)의 소스 전극 및 드레인 전극 중 다른 한쪽은 제 1 배선(101)과 전기적으로 접속되고, 제 1 트랜지스터(110)의 게이트 전극은 제 2 배선(102)과 전기적으로 접속되고, 제 2 트랜지스터(120)의 소스 전극 및 드레인 전극 중 한쪽은 제 3 배선(103)과 전기적으로 접속되고, 제 2 트랜지스터(120)의 소스 전극 및 드레인 전극 중 다른 한쪽은 제 4 배선(104)과 전기적으로 접속되고, 용량 소자(150)의 다른 한쪽 전극은 제 6 배선(106)과 전기적으로 접속된다.
여기서, 채널 형성 영역의 밴드 갭이 상이한 재료로 제 1 트랜지스터(110)와 제 2 트랜지스터(120)를 형성하는 것이 바람직하다. 예를 들어, 제 1 트랜지스터(110)를 산화물 반도체로 형성하고 제 2 트랜지스터(120)를 산화물 반도체 외의 반도체 재료(실리콘 등)로 형성할 수 있다.
산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 낮은 전기 특성을 갖기 때문에 오랫동안에 걸친 전하 유지가 가능하다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 하였을 때, 트랜지스터의 채널 폭으로 정규화된 오프 전류는 수yA/μm~수zA/μm까지 저감할 수 있다. 한편, 산화물 반도체 외의 재료(예를 들어, 결정 실리콘 등)를 사용한 트랜지스터는 쉽게 고속 동작할 수 있다. 따라서, 양쪽을 조합함으로써 데이터 유지 능력이 높으며 고속 동작이 가능한 기억 장치를 구성할 수 있다. 또한, 본 명세서에서의 회로도에서 산화물 반도체를 사용한 트랜지스터를 적용하는 것이 바람직한 트랜지스터에는 "OS"라고 붙였다.
또한, 제 1 트랜지스터(110) 및 제 2 트랜지스터(120)의 양쪽이 산화물 반도체를 사용한 트랜지스터라도 좋다. 또는 제 1 트랜지스터(110) 및 제 2 트랜지스터(120)의 양쪽이 산화물 반도체 외의 반도체 재료(실리콘 등)를 사용한 트랜지스터라도 좋다.
도 2에 도시된 반도체 장치에서는 제 2 트랜지스터(120)의 게이트 전극의 전위를 유지할 수 있는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 및 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 먼저, 제 2 배선(102)의 전위를 제 1 트랜지스터(110)가 온 상태가 되는 전위로 하여 제 1 트랜지스터(110)를 온 상태로 한다.
상술한 동작에 의하여 제 1 배선(101)의 전위가 제 2 트랜지스터(120)의 게이트 전극 및 용량 소자(150)에 인가된다. 즉 노드(FN)에는 소정의 전하가 인가된다(기록). 여기서는 상이한 2개의 전위 레벨을 인가하는 전하(이하, Low 레벨 전하, High 레벨 전하라고도 함) 중 어느 것이 인가되는 것으로 한다.
이 후, 제 2 배선(102)의 전위를 제 1 트랜지스터(110)가 오프 상태가 되는 전위로 하여 제 1 트랜지스터(110)를 오프 상태로 함으로써, 노드(FN)에 인가된 전하가 유지된다(유지). 제 1 트랜지스터(110)의 오프 전류는 매우 작기 때문에, 노드(FN)의 전하는 오랫동안 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 4 배선(104)에 소정의 전위(정(定)전위)를 인가한 상태로 제 6 배선(106)에 적절한 전위(판독 전위)를 인가하면, 노드(FN)에 유지된 전하량에 따라 제 3 배선(103)의 전위가 달라진다.
일반적으로 제 2 트랜지스터(120)를 n채널형으로 하면, 제 2 트랜지스터(120)의 게이트 전극(노드(FN))에 High 레벨 전하가 인가되는 경우의 외견상 문턱 전압(Vth_H)은 제 2 트랜지스터(120)의 게이트 전극(노드(FN))에 Low 레벨 전하가 인가되는 경우의 외견상 문턱 전압(Vth_L)보다 낮게 된다.
여기서, 외견상 문턱 전압이란, 제 2 트랜지스터(120)를 "온 상태"로 하기 위하여 필요한 제 6 배선(106)의 전위를 가리킨다. 따라서, 제 6 배선(106)의 전위를 Vth_H와 Vth_L 사이의 전위(V0)로 함으로써 제 2 트랜지스터(120)의 게이트 전극(노드(FN))에 인가된 전하를 판별할 수 있다.
예를 들어, 기록에서, High 레벨 전하가 인가된 경우에는, 제 6 배선(106)의 전위가 V0(>Vth_H)이 되면 제 2 트랜지스터(120)는 "온 상태"가 된다. Low 레벨 전하가 인가된 경우에는, 제 6 배선(106)의 전위가 V0(<Vth_L)이 되어도 제 2 트랜지스터(120)는 "오프 상태"를 유지한다. 그러므로, 제 3 배선(103)의 전위를 판별함으로써, 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형태로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만 판독할 수 있어야 한다. 이와 같이 정보를 판독하지 않는 메모리 셀에서는 게이트 전극에 인가되는 전위에 상관없이 제 2 트랜지스터(120)가 "오프 상태"가 되는 전위, 즉 Vth_H보다 작은 전위를 제 6 배선(106)에 인가하면 좋다. 또는 게이트 전극에 인가되는 전위에 상관없이 제 2 트랜지스터(120)가 "온 상태"가 되는 전위, 즉 Vth_L보다 큰 전위를 제 6 배선(106)에 인가하면 좋다.
도 2에 도시된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한, 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(다만, 전위는 고정되는 것이 바람직함)에도 오랫동안 기억 내용이 유지될 수 있다. 또한, 기억 내용을 유지하고 있는 동안에 전력을 공급하여도 좋다.
또한, 상술한 구동 방법에서는 노드(FN)에 정보를 기록할 때에 높은 전압을 필요로 하지 않고 제 2 트랜지스터(120)가 열화되는 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 고전압을 인가함으로써 플로팅 게이트에 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출할 필요가 없기 때문에, 제 2 트랜지스터(120)의 게이트 절연막이 열화되는 등의 문제가 생기지 않는다. 즉, 기재된 발명에 따른 반도체 장치에서는 종래의 불휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 대한 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보가 기록되기 때문에 고속 동작도 쉽게 구현할 수 있다.
한편, 트랜지스터의 미세화가 진행되면서, 용량을 유지하기 위하여 게이트 절연막의 막 두께를 얇게 해야 된다. 얇은 게이트 절연막은 터널 전류에 의하여 게이트 누설 전류가 증가된다. 그러므로 상술한 반도체 장치에서는 용량 소자(150)에 유지된 전하가 제 2 트랜지스터(120)를 통하여 방출 될 수 있다.
도 3은 도 2에 도시된 반도체 장치, 판독용 선택 스위치로서 동작하는 제 4 트랜지스터(140), 및 각 배선의 구체적인 접속 상태를 도시한 회로도다.
제 1 배선(101)은 비트선(BL)으로서 기능할 수 있고, 제 2 배선(102)은 정보를 기록하기 위한 워드선(WL1)으로서 기능할 수 있고, 제 4 배선(104)은 기준 전위선(SL)으로서 기능할 수 있고, 제 7 배선(107)은 정보를 판독하기 위한 워드선(WL2)으로서 기능할 수 있다. 또한, 도 3에 도시된 회로도에서는 도 2에 도시된 제 3 배선(103)은 제 1 배선(101)과 공용되고 제 6 배선(106)은 제 4 배선(104)과 공용된다.
도 4는 도 3에 도시된 회로도로 구성되는 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 일례다. 또한, 도 4에서는 각 배선의 전위 및 노드(FN)의 전위를 나타내었다.
먼저, 스탠바이 기간(T1)에서 노드(FN)의 전위는 "High"(예를 들어, VDD, 이하 "1"이라고 기재함) 또는 "Low"(예를 들어, GND, 이하 "0"이라고 기재함) 중 어느 한쪽이라도 좋다. 또한, 제 4 배선(104)(SL)의 전위는 항상 저전위(예를 들어, GND)로 한다.
다음에 기록 기간(T2)에서, 제 1 배선(101)(BL)의 전위를 "1" 또는 "0"으로 하고 제 2 배선(102)(WL1)의 전위를 고전위(예를 들어, VDD+제 1 트랜지스터(110)의 문턱 전압) 이상으로 하여 제 1 트랜지스터(110)를 온 상태로 함으로써 노드(FN)에 "1" 또는 "0"을 기록한다.
다음에 올 스탠바이 기간(T3)에서 제 1 트랜지스터(110)를 오프 상태로 하여 상기 트랜지스터의 매우 작은 오프 전류의 효과로 노드(FN)의 전위가 유지되는 것이 이상적이다. 하지만 노드(FN)에 "1"이 기록되고 제 2 트랜지스터(120)의 게이트 누설 전류(IG)가 큰 경우에는 용량 소자(150)로부터 전하가 유출되고 도면 중 점선으로 나타낸 바와 같이, 노드(FN)의 전위가 저하된다.
다음에 올 판독 기간(T4)의 초기에서, 제 1 배선(101)(BL)의 전위를 고전위(예를 들어, VDD)로 프리차지하고, 제 7 배선(107)을 고전위(예를 들어, VDD)로 하면 선택 스위치인 제 4 트랜지스터(140)가 온 상태가 되고 노드(FN)의 전위에 따라 제 1 배선(101)(BL)의 전위가 변화된다.
이 때, 노드(FN)에 "1"이 기록되고, 신경 쓸 필요가 없도록 제 2 트랜지스터(120)의 게이트 누설 전류(IG)가 작은 경우에는 제 1 배선(101)(BL)의 전위는 GND에 급속히 가까워져 "1"을 판독할 수 있다.
한편, 제 2 트랜지스터(120)의 게이트 누설 전류(IG)가 큰 경우에는 노드(FN)의 전위가 저하되므로 제 2 트랜지스터(120)의 온 전류가 규정값 이하가 되어 제 1 배선(101)(BL)의 전위는 도면 중 점선으로 나타낸 바와 같이, GND까지 충분히 저하되지 않는다. 따라서 "1"을 정확히 판독할 수 없는 경우가 있다.
상술한 문제점을 개선하기 위하여 본 발명의 일 형태에 따른 반도체 장치에는 도 1에 도시된 회로 구성을 적용한다. 도 1에 도시된 반도체 장치는 도 2에 도시된 반도체 장치의 구성에 더하여 노드(FN)와 제 2 트랜지스터(120) 사이에 제 3 트랜지스터(130)가 접속된 구성이 된다. 구체적으로는 제 3 트랜지스터(130)의 소스 전극 및 드레인 전극 중 한쪽과 노드(FN)가 전기적으로 접속되고 제 3 트랜지스터(130)의 소스 전극 및 드레인 전극 중 다른 한쪽과 제 2 트랜지스터(120)의 게이트 전극이 전기적으로 접속된다. 또한, 제 3 트랜지스터(130)의 게이트 전극은 제 5 배선(105)과 전기적으로 접속된다.
제 3 트랜지스터(130)에는 제 1 트랜지스터(110)와 마찬가지로 오프 전류가 매우 낮은 전기 특성을 갖는 산화물 반도체를 사용한 트랜지스터를 사용하는 것이 바람직하다. 제 3 트랜지스터(130)에 상기 산화물 반도체를 사용한 트랜지스터를 사용함으로써 제 2 트랜지스터(120)의 게이트 누설 전류(IG)가 큰 경우라도 제 3 트랜지스터(130)를 오프 상태로 함으로써 노드(FN)의 전위를 변화시키지 않고 노드(FN)의 전위를 유지할 수 있다.
도 5는 도 1에 도시된 반도체 장치, 판독용 선택 스위치로서 동작하는 제 4 트랜지스터(140), 및 각 배선의 구체적인 접속 상태를 도시한 회로도다.
각 배선의 기능은 도 3에 도시된 회로도의 설명과 마찬가지다. 또한, 제 5 배선(105)은 정보를 기록하거나 또는 판독하기 위한 워드선(WL3)으로서 기능할 수 있다. 또한, 도 5에 도시된 회로도에서, 도 1에 도시된 제 3 배선(103)은 제 1 배선(101)과 공용되고, 제 6 배선(106)은 제 4 배선(104)과 공용된다.
도 6은 도 5에 도시된 회로도로 구성되는 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 일례다. 또한, 도 6에서는 각 배선의 전위 및 노드(FN)의 전위를 나타내었다.
먼저, 스탠바이 기간(T1)에서 노드(FN)의 전위는 "1" 또는 "0" 중 어느 한쪽이라도 좋다. 또한, 제 4 배선(104)(SL)의 전위는 항상 저전위(예를 들어, GND)로 한다.
다음에 기록 기간(T2)에서, 제 1 배선(101)(BL)의 전위를 "1" 또는 "0"으로 하고 제 2 배선(102)(WL1)의 전위를 고전위(예를 들어, VDD+제 1 트랜지스터(110)의 문턱 전압) 이상으로 하여 제 1 트랜지스터(110)를 온 상태로 하고, 제 5 배선(105)(WL3)의 전위를 고전위(예를 들어, VDD+제 3 트랜지스터(130)의 문턱 전압) 이상으로 하여 제 3 트랜지스터(130)를 온 상태로 함으로써 노드(FN)에 "1" 또는 "0"을 기록한다. 또한, 제 3 트랜지스터(130)를 온 상태로 하지 않고 노드(FN)에 데이터 전위를 기록할 수도 있다.
다음에 올 스탠바이 기간(T3)에서 제 5 배선(105)(WL3)의 전위를 저전위(예를 들어, GND)로 하여 제 3 트랜지스터(130)를 오프 상태로 함으로써 노드(FN)와 제 2 트랜지스터(120) 사이의 접속을 차단한다. 제 3 트랜지스터(130)에는 제 1 트랜지스터(110)와 마찬가지로 산화물 반도체를 사용한, 오프 전류가 매우 작은 트랜지스터가 사용되어 제 2 트랜지스터(120)의 게이트 누설 전류(IG)가 큰 경우라도 노드(FN)의 전위는 유지된다.
그리고 다음에 올 판독 기간(T4)의 초기에서 제 1 배선(101)(BL)의 전위를 고전위(예를 들어, VDD)에 프리차지하고, 제 5 배선(105)(WL3)의 전위를 고전위로 하여 제 3 트랜지스터(130)를 온 상태로 하고, 제 7 배선(107)(WL2)의 전위를 고전위로 하여 제 4 트랜지스터(140)를 온 상태로 한다. 이 때, 제 1 배선(101)(BL)의 전위는 노드(FN)의 전위에 따라 변화되기 때문에 "1" 또는 "0"의 데이터를 정상적으로 판독할 수 있다.
또한, 판독 기간(T4)의 초기에서 제 2 트랜지스터(120)의 게이트 누설 전류(IG)가 큰 경우에는 제 2 트랜지스터(120)의 게이트 용량분만 노드(FN)의 전위가 저하될 수 있지만 용량 소자(150)의 용량이 충분히 크면 저하로 인한 영향은 매우 작게 되기 때문에 데이터를 정상적으로 판독할 수 있다. 또한, 판독만이 빈번하게 수행되는 바와 같은 용도로 사용되는 경우에는 정기적으로 기록 동작을 수행하여도 좋다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 도 7에 도시된 바와 같이 제 1 트랜지스터(110) 및 제 3 트랜지스터(130)에 백 게이트를 제공한 구성으로 하여도 좋다. 도 7의 (A)는 프론트 게이트와 같은 전위가 백 게이트에 인가되는 구성이며 온 전류를 증가시킬 수 있다. 또한, 도 7의 (B)는 백 게이트에 정전위를 인가하는 구성이며 문턱 전압을 제어할 수 있다. 또한, 도 7의 (B)에는 백 게이트가 제 4 배선(104)(SL)과 전기적으로 접속되는 구성을 예시하였지만 정전위가 공급되는 다른 배선과 전기적으로 접속되어도 좋다.
또한, 상술한 반도체 장치의 설명에서 트랜지스터는 모두 n채널형으로 하여 설명하였지만 p채널형이라도 좋다. 예를 들어, 도 8에 도시된 바와 같이, 제 2 트랜지스터(120) 및 제 4 트랜지스터(140)를 p채널형으로 할 수도 있다. 도 7에 도시된 구성과 도 8에 도시된 구성을 조합하여도 좋다는 것은 말할 나위 없다. 또한, 정보를 유지하기 위하여 산화물 반도체를 사용한 트랜지스터를 사용하는 한, 반도체 장치에 사용될 수 있는 재료나 반도체 장치가 갖는 구조 등, 반도체 장치의 구체적인 구성은 여기서 기재한 것에 한정되지 않는다.
또한, 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 제 1 트랜지스터(110) 및 제 3 트랜지스터(130)에 적용할 수 있는 트랜지스터에 대하여 도면을 사용하여 설명한다.
도 9는 상술한 트랜지스터의 상면도 및 단면도다. 도 9의 (A)는 상면도이고, 도 9의 (B)는 도 9의 (A)를 일점 쇄선 A1-A2를 따라 자른 단면도이고, 도 9의 (C)는 도 9의 (A)를 일점 쇄선 A3-A4를 따라 자른 단면도다. 또한, 도 9의 (A)에 도시된 상면도에서는 도면을 명료하게 하기 위하여 요소를 일부 생략하여 도시하였다. 또한, 일점 쇄선 A1-A2방향을 채널 길이 방향, 일점 쇄선 A3-A4방향을 채널 폭 방향이라고 각각 부르는 경우가 있다.
도 9에 도시된 트랜지스터는 기판(210) 위에 형성된 하지 절연막(220)과, 상기 하지 절연막(220) 위에 형성된, 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232)의 차례로 형성된 적층과, 상기 적층의 일부와 접촉하도록 형성된 소스 전극층(240) 및 드레인 전극층(250)과, 하지 절연막(220), 상기 적층, 소스 전극층(240), 및 드레인 전극층(250) 각각 일부와 접촉하는 제 3 산화물 반도체층(233)과, 상기 제 3 산화물 반도체층(233) 위에 형성된 게이트 절연막(260)과, 상기 게이트 절연막(260) 위에 형성된 게이트 전극층(270)과, 소스 전극층(240), 드레인 전극층(250), 및 게이트 전극층(270) 위에 형성된 절연층(280)을 갖는다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은 상이한 극성을 갖는 트랜지스터가 적용되는 경우나, 또는 회로 동작에서 전류 방향이 변화되는 경우 등에 서로 바뀔 수 있다. 그러므로, 본 명세서에서 "소스"나 "드레인"의 용어는 서로 바꿔서 사용할 수 있는 것으로 한다.
제 1 산화물 반도체층(231)은 하지 절연막(220)의 표면에 대하여 c축이 수직 방향으로 배향하는 결정층을 갖고 제 2 산화물 반도체층(232)은 제 1 산화물 반도체층(231) 상면에 대하여 c축이 수직 방향으로 배향하는 결정층을 갖는 것이 바람직하다.
또한, 제 3 산화물 반도체층(233)은 상기 적층의 표면에 대하여 c축이 수직 방향으로 배향하는 결정층을 포함하여 형성되는 것이 바람직하다.
또한, 절연층(280) 위에 산화물로 형성된 절연층(285)이 형성되어도 좋다. 상기 절연층(285)은 필요에 따라 제공하면 좋고 절연층(285) 상부에 다른 절연층을 형성하여도 좋다. 또한, 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 제 3 산화물 반도체층(233)을 합쳐서 산화물 반도체층(230)이라고 부른다.
다음에 도 9에 도시된 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(210)은 단순한 지지 기판뿐만 아니라, 트랜지스터 등 다른 디바이스가 형성된 기판이라도 좋다. 이 경우에는 트랜지스터의 게이트 전극층(270), 소스 전극층(240), 및 드레인 전극층(250) 중 적어도 하나는 상기 다른 디바이스와 전기적으로 접속되어도 좋다.
하지 절연막(220)은 기판(210)으로부터의 불순물 확산을 방지하는 역할뿐만 아니라, 산화물 반도체층(230)에 산소를 공급하는 역할도 가질 수 있다. 따라서 하지 절연막(220)은 산소를 포함하는 절연막인 것이 바람직하고 화학 양론적 조성보다 많은 산소를 포함하는 절연막인 것이 더 바람직하다. 또한, 상술한 바와 같이 기판(210)을 다른 디바이스가 형성된 기판으로 하는 경우, 하지 절연막(220)은 층간 절연막으로서도 기능한다. 이 경우에는 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
또한, 트랜지스터의 채널이 형성되는 영역에서 산화물 반도체층(230)은, 기판(210) 측으로부터 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 제 3 산화물 반도체층(233)이 적층된 구조를 갖는다. 또한, 도 9의 (C)에 도시된 채널 폭 방향의 단면도를 보면, 채널 형성 영역에서 제 3 산화물 반도체층(233)은 제 1 산화물 반도체층(231) 및 제 2 산화물 반도체층(232)으로 이루어지는 적층의 측면, 상면, 상기 측면과 대향하는 측면을 덮도록 형성된다. 따라서 채널 형성 영역에서 제 2 산화물 반도체층(232)은 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)으로 둘러싸인 구조가 된다.
여기서 일례로서 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 제 2 산화물 반도체층(232)으로서 사용한다. 전자 친화력은, 진공 준위와 가전자대 상단의 에너지 차이(이온화 퍼텐셜)로부터 전도대 하단과 가전자대 상단의 에너지 차이(에너지 갭)를 뺀 값으로서 산출할 수 있다.
또한 본 실시형태에서는 산화물 반도체층(230)이 3층의 적층인 경우에 대하여 자세히 설명하지만 산화물 반도체층(230)이 1층, 2층, 또는 4층 이상이라도 좋다. 산화물 반도체층(230)이 1층인 경우에는 예를 들어, 도 10의 (A)에 도시된 구성으로 할 수 있고 산화물 반도체층(230)으로서 제 2 산화물 반도체층(232)에 상당하는 층을 사용하면 좋다. 또한, 산화물 반도체층(230)이 2층인 경우에는 예를 들어, 도 10의 (B)에 도시된 바와 같이, 산화물 반도체층(230)으로서 제 3 산화물 반도체층(233)을 뺀 구성으로 하면 좋다. 이와 같은 구성을 갖는 경우, 제 2 산화물 반도체층(232)과 제 1 산화물 반도체층(231)을 서로 바꿀 수도 있다. 또한, 산화물 반도체층(230)이 3층인 경우라도 도 10의 (C)에 도시된 바와 같은, 도 9에 도시된 구성과는 상이한 구성으로 할 수 있다. 또한, 4층 이상인 경우에는 예를 들어, 본 실시형태에서 설명하는 3층 구조의 적층에 다른 산화물 반도체층을 적층시키는 구성이나 상기 3층 구조 중 어느 계면에 다른 산화물 반도체층을 삽입하는 구성으로 할 수 있다.
제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)은 제 2 산화물 반도체층(232)을 구성하는 금속 원소를 1종류 이상 포함하고, 예를 들어, 전도대 하단의 에너지가 제 2 산화물 반도체층(232)보다 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 값 이상이고 2eV, 1eV, 0.5eV, 0.4eV 중 어느 값 이하의 범위에서 진공 준위에 가까운 산화물 반도체로 형성하는 것이 바람직하다.
이와 같은 구조에서, 게이트 전극층(270)에 전계를 인가하면, 산화물 반도체층(230) 중 전도대 하단의 에너지가 가장 작은 제 2 산화물 반도체층(232)에 채널이 형성된다. 즉, 제 2 산화물 반도체층(232)과 게이트 절연막(260) 사이에 제 3 산화물 반도체층(233)이 형성됨으로써, 트랜지스터의 채널이 게이트 절연막에 접촉되지 않는 구조로 할 수 있다.
또한, 제 1 산화물 반도체층(231)은 제 2 산화물 반도체층(232)을 구성하는 금속 원소 중 1종류 이상을 포함하여 구성되기 때문에, 제 2 산화물 반도체층(232)과 하지 절연막(220)이 접촉한 경우의 계면에 비하여 제 2 산화물 반도체층(232)과 제 1 산화물 반도체층(231)의 계면에서는 계면 준위가 형성되기 어렵게 된다. 상기 계면 준위는 채널을 형성할 경우가 있기 때문에 트랜지스터의 문턱 전압이 변동될 수 있다. 따라서 제 1 산화물 반도체층(231)을 제공함으로써 트랜지스터의 문턱 전압 등 전기 특성의 편차를 저감할 수 있다. 또한 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 제 3 산화물 반도체층(233)은 제 2 산화물 반도체층(232)을 구성하는 금속 원소 중 1종류 이상을 포함하여 구성되기 때문에, 제 2 산화물 반도체층(232)과 게이트 절연막(260)이 접촉한 경우의 계면에 비하여 제 2 산화물 반도체층(232)과 제 3 산화물 반도체층(233)의 계면에서는 캐리어의 산란이 일어나기 어렵게 된다. 따라서 제 3 산화물 반도체층(233)을 제공함으로써 트랜지스터의 전계 효과 이동도를 높일 수 있다.
제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)에는 예를 들어, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf을 제 2 산화물 반도체층(232)보다 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는 상기 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합되므로 산화물 반도체층에 산소 결손이 생기는 것을 억제하는 기능을 갖는다. 즉, 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)은 제 2 산화물 반도체층(232)보다 산소 결손이 생기기 어렵다고 할 수 있다.
또한, 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 제 3 산화물 반도체층(233)이 적어도 인듐, 아연, 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 포함한 In-M-Zn 산화물인 경우, 제 1 산화물 반도체층(231)을 In:M:Zn=x1:y1:z1[원자수비], 제 2 산화물 반도체층(232)을 In:M:Zn=x2:y2:z2[원자수비], 제 3 산화물 반도체층(233)을 In:M:Zn=x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다 크게 되는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이 때, 제 2 산화물 반도체층(232)에서, y2가 x2 이상이라면 트랜지스터의 전기 특성을 안정시킬 수 있다. 다만, y2가 x2의 3배 이상이라면 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
또한, 본 명세서에서 산화물 반도체층의 조성을 설명하기 위한 원자수비에는 모재의 원자수비를 나타내는 의미도 포함된다. 산화물 반도체 재료를 타깃으로서 사용한 스퍼터링법으로 성막한 경우, 스퍼터링 가스종이나 그 비율, 타깃 밀도, 및 성막 조건에 의하여, 성막되는 산화물 반도체층의 조성이 모재의 타깃과 상이하게 되는 경우가 있다. 따라서 본 명세서에서는 산화물 반도체층의 조성을 설명하기 위한 원자수비에는 모재의 원자수비가 포함되는 것으로 한다. 예를 들어, 성막 방법으로서 스퍼터링법을 사용한 경우에, 원자수비가 1:1:1인 In-Ga-Zn 산화물막이란, 원자수비가 1:1:1인 In-Ga-Zn 산화물 재료를 타깃으로서 사용하여 성막한 In-Ga-Zn 산화물막이라고 바꿔 말할 수 있다.
제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)에서의 Zn 및 O를 제외하였을 때의 In과 M의 원자수비율은 바람직하게는 In이 50atomic% 미만이고, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만이고, M이 75atomic% 이상으로 한다. 또한, 제 2 산화물 반도체층(232)에서의 Zn 및 O를 제외하였을 때의 In과 M의 원자수비율은 바람직하게는 In이 25atomic% 이상이고, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상이고, M이 66atomic% 미만으로 한다.
제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)의 막 두께는 1nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 제 2 산화물 반도체층(232)의 막 두께는 1nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
이와 같이, 산화물 반도체층(230)을 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 제 3 산화물 반도체층(233)으로 이루어지는 적층 구조로 함으로써 제 2 산화물 반도체층(232)에 채널을 형성할 수 있고 높은 전계 효과 이동도 및 안정된 전기 특성을 갖는 트랜지스터를 형성할 수 있다.
제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 제 3 산화물 반도체층(233)의 밴드 구조에서 전도대 하단의 에너지는 연속적으로 변화된다. 이것은 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 제 3 산화물 반도체층(233)의 조성이 근사함으로써 산소가 상호적으로 확산되기 쉬운 점으로부터도 이해된다. 따라서 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 제 3 산화물 반도체층(233)은 조성이 상이한 층으로 이루어지는 적층체이지만 물성적으로 연속된다고 할 수도 있고 본 명세서의 도면에서 상기 적층체 각각의 계면은 점선으로 도시하였다.
공통된 주성분을 포함한 층이 적층된 산화물 반도체층(230)은 각 층을 단순히 적층하는 것이 아니라 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 층 사이에서 연속적으로 변화되는 U자형의 우물 구조)이 형성되도록 제작한다. 즉, 각 층의 계면에서 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 바와 같은 불순물이 존재하지 않는 적층 구조로 한다. 만약 적층된 산화물 반도체층의 층간에 불순물이 혼재하면 에너지 밴드의 연속성이 없어져 계면에서 캐리어가 포획되거나 또는 재결합되어 소멸된다.
예를 들어, 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)으로서 In:Ga:Zn=1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6[원자수비] 등의 In-Ga-Zn 산화물, 제 2 산화물 반도체층(232)으로서 In:Ga:Zn=1:1:1, 5:5:6, 또는 3:1:2[원자수비] 등의 In-Ga-Zn 산화물 등을 사용할 수 있다.
산화물 반도체층(230)에서의 제 2 산화물 반도체층(232)은 웰(우물)이 되고, 산화물 반도체층(230)을 사용한 트랜지스터의 채널은 제 2 산화물 반도체층(232)에 형성된다. 또한, 산화물 반도체층(230)은 전도대 하단의 에너지가 연속적으로 변화되기 때문에, U자형 웰(U Shape Well)이라고 부를 수도 있다. 또한, 이와 같은 구성으로 형성된 채널을 매몰 채널이라고 할 수도 있다.
또한, 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)과 산화 실리콘막 등 절연막과의 계면 근방에는 불순물이나 결함으로 인한 트랩 준위가 형성될 수 있다. 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)이 있음으로써 제 2 산화물 반도체층(232)을 상기 트랩 준위로부터 멀리할 수 있다.
다만, 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)의 전도대 하단의 에너지와, 제 2 산화물 반도체층(232)의 전도대 하단의 에너지 차이가 작은 경우, 제 2 산화물 반도체층(232)의 전자가 상기 에너지 차이를 넘어서 트랩 준위에 도달될 수 있다. 전자가 트랩 준위에 포획됨으로써 절연막 계면에 마이너스의 고정 전하가 생겨, 트랜지스터의 문턱 전압은 플러스 방향으로 변동된다.
따라서 트랜지스터의 문턱 전압의 변동을 저감하기 위해서는 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)의 전도대 하단의 에너지와 제 2 산화물 반도체층(232)의 전도대 하단의 에너지 사이에 일정 이상 차이를 제공할 필요가 있다. 각각 상기 에너지 차이는, 바람직하게는 0.1eV 이상, 더 바람직하게는 0.15eV 이상이 좋다.
또한, 산화물 반도체층을 채널로서 사용하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층 중의 불순물 농도를 저감시켜, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것이 효과적이다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가 1×1017/cm3 미만, 바람직하게는 1×1015/cm3 미만, 더 바람직하게는 1×1013/cm3 미만인 것을 가리킨다.
또한, 산화물 반도체층에서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하고, 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체층 중에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 제 3 산화물 반도체층(233) 중이나 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS(Secondary Ion Mass Spectrometry) 분석에서 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 갖는 것이 바람직하다. 또한, 수소 농도는 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 하는 부분을 갖는 것이 바람직하다. 또한, 질소 농도는 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 하는 부분을 갖는 것이 바람직하다.
또한, 산화물 반도체층이 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체층의 결정성을 저하시킬 수 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 가지면 좋다. 또한, 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 가지면 좋다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 하였을 때, 트랜지스터의 채널 폭으로 정규화된 오프 전류는 수yA/μm~수zA/μm까지 저감할 수 있다.
또한, 트랜지스터의 게이트 절연막으로서는 실리콘을 포함하는 절연막이 사용되는 경우가 많은데, 상술한 이유로 산화물 반도체층 중 채널이 되는 영역은 본 발명의 일 형태에 따른 트랜지스터와 같이 게이트 절연막과 접촉하지 않는 구조가 바람직하다고 할 수 있다. 또한, 게이트 절연막과 산화물 반도체층의 계면에 채널이 형성되는 경우 상기 계면에서 캐리어가 산란하여 트랜지스터의 전계 효과 이동도가 낮게 될 수 있다. 이와 같은 점을 봐도 산화물 반도체층 중 채널이 되는 영역을 게이트 절연막으로부터 멀리하는 것이 바람직하다고 할 수 있다.
소스 전극층(240) 및 드레인 전극층(250)에는 산소와 결합되기 쉬운 도전 재료를 사용하는 것이 바람직하다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 상술한 재료 중에서 산소와 결합되기 쉬운 Ti이나, 나중의 프로세스 온도를 비교적 높게 할 수 있는 등의 이유로 융점이 높은 W을 사용하는 것이 특히 더 바람직하다. 또한, 산소와 결합되기 쉬운 도전 재료에는, 산소가 확산되기 쉬운 재료도 그 범주에 포함된다.
산소와 결합되기 쉬운 도전 재료와 산화물 반도체층을 접촉시키면, 산화물 반도체층 중의 산소가, 산소와 결합되기 쉬운 도전 재료 측에 확산되는 현상이 일어난다. 상기 현상은 온도가 높을수록 현저하게 일어난다. 트랜지스터의 제작 공정에는 가열 공정이 포함되기 때문에, 상기 현상에 의하여, 산화물 반도체층 중 소스 전극층 또는 드레인 전극층과 접촉한 영역의 근방에 산소 결손이 발생하고, 막 중에 약간 포함되는 수소와 상기 산소 결손이 결합됨으로써 상기 영역은 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 결손의 발생으로 인하여 n형화된 영역이 트랜지스터의 채널 길이 방향으로 연장되어 존재할 경우가 있다. 이 경우, 트랜지스터의 전기 특성에서, 문턱 전압의 변동이 일어나거나 게이트 전압으로 온/오프 상태를 제어하기 어려운 상태(도통 상태)가 되거나 한다. 그러므로, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에는 소스 전극층 및 드레인 전극층에 산소와 결합되기 쉬운 도전 재료를 사용하는 것이 바람직하다고 할 수 없는 경우도 있다.
이와 같은 경우에는 소스 전극층(240) 및 드레인 전극층(250)에는 상술한 재료보다 산소와 결합되기 어려운 도전 재료를 사용할 수도 있다. 상기 도전 재료로서는 예를 들어, 질화 탄탈럼, 질화 티타늄, 금, 백금, 팔라듐, 또는 루테늄을 포함하는 재료 등을 사용할 수 있다. 또한, 상기 도전 재료와, 상술한 산소와 결합되기 쉬운 도전 재료를 적층하여도 좋다.
게이트 절연막(260)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함한 절연막을 사용할 수 있다. 또한, 게이트 절연막(260)은 상기 재료를 적층한 것이라도 좋다.
게이트 전극층(270)으로서는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 게이트 전극층은 상술한 재료를 적층한 것이라도 좋다. 또한, 상기 게이트 전극층에는 질소를 포함한 도전막을 사용하여도 좋다.
게이트 절연막(260), 및 게이트 전극층(270) 위에는 절연층(280)이 형성되는 것이 바람직하다. 상기 절연층에는 산화 알루미늄을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄막은 트랜지스터의 제작 공정 중 및 제작한 후에서, 트랜지스터의 전기 특성의 변동 요인이 되는 수소나 수분 등의 불순물이 산화물 반도체층(230)으로 혼입되거나, 산화물 반도체층(230)을 구성하는 주성분 재료인 산소가 산화물 반도체층으로부터 방출되거나, 하지 절연막(220)으로부터 산소가 쓸데없이 방출되는 것을 방지하는 효과를 갖는 보호막으로서 사용하는 데에 적합하다.
또한, 절연층(280) 위에는 절연층(285)이 형성되는 것이 바람직하다. 상기 절연층에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연막을 사용할 수 있다. 또한, 상기 산화물 절연층은 상술한 재료를 적층한 것이라도 좋다.
여기서 절연층(285)은 과잉 산소를 포함하는 것이 바람직하다. 과잉 산소를 포함한 산화물 절연층이란, 가열 처리 등에 의하여 산소를 방출할 수 있는 산화물 절연층을 말한다. 바람직하게는 기판 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위에서 수행되는 승온 이탈 가스 분광법에 의한 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 상기 산화물 절연층으로부터 방출되는 산소는 게이트 절연막(260)을 통하여 산화물 반도체층(230)의 채널 형성 영역에 확산시킬 수 있기 때문에 채널 형성 영역에 산소 결손이 형성된 경우에도 산소를 보전할 수 있다. 따라서 안정된 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치를 고집적화하기 위해서는 트랜지스터를 미세화할 필요가 있다. 한편, 트랜지스터를 미세화함으로써 트랜지스터의 전기 특성이 악화되는 것이 알려져 있고, 채널 폭이 축소되면 온 전류가 저하된다.
하지만, 본 발명의 일 형태에 따른 트랜지스터는 상술한 바와 같이, 제 2 산화물 반도체층(232) 중 채널이 형성되는 영역을 덮도록 제 3 산화물 반도체층(233)이 형성되고, 채널 형성층과 게이트 절연막이 접촉하지 않는 구성을 갖는다. 그러므로 채널 형성층과 게이트 절연막의 계면에서 일어나는 캐리어의 산란을 억제할 수 있어 트랜지스터의 전계 효과 이동도를 높일 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 11에 도시된 채널 폭 방향의 단면도와 같이, 채널 폭 방향에서의 제 2 산화물 반도체층(232)의 상면이 갖는 가로 폭(W)이 상기 제 2 산화물 반도체층(232)의 막 두께와 같은 정도까지 축소된 구조, 또는 가로 폭(W)이 상기 제 2 산화물 반도체층(232)의 막 두께보다 작은 구조에서 특히 전기 특성을 향상시킬 수 있다.
여기서 하지 절연막(220)의 볼록부의 높이를 h로 하고, 제 1 산화물 반도체층(231)의 막 두께를 t1로 하고, 제 3 산화물 반도체층(233)의 막 두께를 t3으로 하고, 게이트 절연막(260)의 막 두께를 tGI로 하였을 때, (h+t1)과 (t3+tGI)의 차이인 거리(H)는 0보다 크고 바람직하게는 W의 5% 이상 300% 미만, 더 바람직하게는 W의 10% 이상 300% 미만으로 한다. 또한, 거리(H)는 W 미만인 것이 바람직하고, 제 1 산화물 반도체층(231)의 막 두께(t1) 미만이면 더 바람직하다.
이와 같은 구성으로 함으로써 게이트 전극층(270)이 제 2 산화물 반도체층(232)을 둘러싸는 구성이 되므로, 게이트 전극층(270)으로부터 인가되는 전계는 제 2 산화물 반도체층(232) 전체에 인가되기 때문에 온 전류를 높일 수 있다. 이와 같은 트랜지스터의 구조를 Surrounded Channel(S-Channel) 구조라고 부른다. 또한, S-Channel 구조에서는 제 2 산화물 반도체층(232) 전체에 전류를 흘릴 수 있다. 제 2 산화물 반도체층(232) 중에 전류가 흐름으로써 계면 산란의 영향을 받기 어렵고 높은 온 전류를 얻을 수 있다. 또한, 제 2 산화물 반도체층(232)의 막 두께를 두껍게 하면 온 전류를 더 향상시킬 수 있다.
따라서, 본 발명의 일 형태에 따른 트랜지스터는 미세화된 경우에도 충분히 높은 온 전류를 얻을 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 제 2 산화물 반도체층(232)을 제 1 산화물 반도체층(231) 위에 형성함으로써 계면 준위가 형성되기 어렵게 하는 효과나 제 2 산화물 반도체층(232)을 3층 구조 중 중간층으로 함으로써 상하로부터 받는 불순물의 혼입 영향을 없앨 수 있는 효과 등을 함께 갖는다. 그러므로 상술한, 트랜지스터의 온 전류 향상에 더하여 문턱 전압의 안정화나 S값을 작게 할 수 있다. 따라서 Icut(게이트 전압(VG)이 0V일 때의 전류)를 낮출 수 있고 반도체 장치의 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화함으로써 반도체 장치의 장기 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 12에 도시된 바와 같이, 산화물 반도체층(230)과 기판(210) 사이에 도전막(272)이 제공되어도 좋다. 상기 도전막을 제 2 게이트 전극(백 게이트)으로서 사용함으로써 온 전류를 더 증가시키거나 문턱 전압의 제어를 수행할 수 있다. 온 전류를 증가시키기 위해서는 예를 들어, 게이트 전극층(270)과 도전막(272)을 같은 전위로 하고 듀얼 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압의 제어를 수행하기 위해서는 게이트 전극층(270)과 상이한 정전위를 도전막(272)에 공급하면 좋다. 또한, 도전막(272)에 전위를 공급하기 위한 배선 및 접속부 등은 도시되지 않았다.
또한, 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에서 제시한 도 9에 도시된 트랜지스터의 제작 방법에 대하여 도 13 및 도 14를 사용하여 설명한다.
기판(210)에는 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘 또는 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 사용할 수도 있고, 이와 같은 기판 위에 반도체 소자가 제공된 것을 기판으로서 사용하여도 좋다.
하지 절연막(220)은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 상술한 재료를 혼합한 막을 사용하여 형성할 수 있다. 또한, 상술한 재료의 적층이라도 좋고, 적어도 산화물 반도체층(230)과 접촉하는 상층은, 산화물 반도체층(230)에 대한 산소의 공급원이 될 수 있는, 산소를 과잉으로 포함한 재료로 형성되는 것이 바람직하다.
또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등으로 하지 절연막(220)에 산소를 첨가하여도 좋다. 산소를 첨가함으로써 하지 절연막(220)으로부터 산화물 반도체층(230)으로 산소를 더 쉽게 공급할 수 있다.
또한, 기판(210) 표면이 절연체이며 나중에 제공되는 산화물 반도체층(230)으로 불순물이 확산되는 영향이 없는 경우에는 하지 절연막(220)을 제공하지 않는 구성으로 할 수 있다.
다음에 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 하지 절연막(220) 위에, 제 1 산화물 반도체층(231)이 되는 제 1 산화물 반도체막(331) 및 제 2 산화물 반도체층(232)이 되는 제 2 산화물 반도체막(332)을 형성한다(도 13의 (A) 참조).
다음에 제 1 산화물 반도체막(331) 및 제 2 산화물 반도체막(332)을 선택적으로 에칭함으로써 제 1 산화물 반도체층(231) 및 제 2 산화물 반도체층(232)을 형성한다(도 13의 (B) 참조). 이 때, 도시된 바와 같이, 하지 절연막(220)을 약간 과잉으로 에칭하여도 좋다. 하지 절연막(220)을 과잉으로 에칭함으로써 나중에 형성되는 게이트 전극이 제 2 산화물 반도체층(232)을 쉽게 덮을 수 있다. 또한, 트랜지스터의 채널 폭 방향에서의 단면에서는 제 2 산화물 반도체층(232) 상면으로부터 측면에 걸쳐 곡률을 갖는 형상으로 한다.
또한, 제 1 산화물 반도체막(331) 및 제 2 산화물 반도체막(332)을 선택적으로 에칭할 때에 포토레지스트뿐만 아니라 금속막 등의 하드 마스크를 사용하여도 좋다. 또한, 상기 금속막 위에 유기 수지를 형성하여도 좋다. 예를 들어, 상기 금속막으로서 5nm 정도의 텅스텐막 등을 사용할 수 있다.
또한, 상술한 에칭 방법으로서는 제 1 산화물 반도체막(331) 및 제 2 산화물 반도체막(332)의 에칭률에서의 차이가 작은 드라이 에칭법을 사용하는 것이 바람직하다.
제 1 산화물 반도체층(231) 및 제 2 산화물 반도체층(232)의 적층에서, 연속 접합을 형성하기 위해서는, 로드록실(load lock chamber)을 구비한 멀티 챔버 방식의 성막 장치(예를 들어, 스퍼터링 장치)를 사용하여 각 층을 대기에 노출시키지 않고 연속적으로 적층하는 것이 바람직하다. 스퍼터링 장치에서의 각 챔버는 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)할 수 있고, 또한 성막되는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 탄소 성분이나 수분 등을 포함하는 가스가 역류되지 않도록 해 두는 것이 바람직하다.
고순도 진성 산화물 반도체를 얻기 위해서는 챔버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용함으로써 산화물 반도체막에 수분 등이 도입되는 것을 가능한 한 막을 수 있다.
제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 나중에 기재되는 공정으로 형성되는 제 3 산화물 반도체층(233)에는 실시형태 2에서 설명한 재료를 사용할 수 있다.
또한, 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 제 3 산화물 반도체층(233)으로서 사용할 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또는 In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위해서, 상술한 것과 함께 스테빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 이들 외의 스테빌라이저로서는, 란타노이드인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어, In-Ga-Zn 산화물이란, In과 Ga과 Zn을 주성분으로서 갖는 산화물이라는 뜻이다. 또한, In과 Ga과 Zn 외의 금속 원소가 들어 있어도 좋다. 또한, 본 명세서에서, In-Ga-Zn 산화물로 구성된 막을 IGZO막이라고도 부른다.
또한, InMO3(ZnO)m(m>0, 또한, m은 정수(整數)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 또는 Nd 중으로부터 선택된 한 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, In2SnO5(ZnO)n(n>0, 또한, n은 정수)으로 표기되는 재료를 사용하여도 좋다.
다만, 실시형태 2에 자세히 기재된 바와 같이, 제 2 산화물 반도체층(232)은 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)보다 전자 친화력이 큰 재료를 선택한다.
또한, 스퍼터링법을 사용하여 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다.
제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 및 제 3 산화물 반도체층(233)으로서 In-Ga-Zn 산화물을 사용하는 경우, In, Ga, 및 Zn의 원자수비로서는 예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=2:2:1, In:Ga:Zn=2:2:3, In:Ga:Zn=3:1:2, In:Ga:Zn=5:5:6, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:3, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:6, In:Ga:Zn=1:4:3, In:Ga:Zn=1:5:4, In:Ga:Zn=1:6:6, In:Ga:Zn=2:1:3, In:Ga:Zn=1:6:4, In:Ga:Zn=1:9:6, In:Ga:Zn=1:1:4, In:Ga:Zn=1:1:2 중 어느 재료를 사용할 수 있다.
또한 예를 들어, In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물이 갖는 조성이, 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물이 갖는 조성의 근방이라는 것은 a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 가리킨다. r은 예를 들어, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지다.
또한, 제 2 산화물 반도체층(232)은 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)보다 인듐의 함유량을 많게 하면 좋다. 산화물 반도체는 주로 중금속의 s궤도가 캐리어 전도에 기여하는데, In의 함유율을 많게 함으로써 더 많은 s궤도가 중첩되기 때문에 In이 Ga보다 많은 조성을 갖는 산화물은 In이 Ga과 동등하거나 또는 In이 Ga보다 적은 조성을 갖는 산화물에 비하여 이동도가 높게 된다. 그러므로 제 2 산화물 반도체층(232)으로서 인듐의 함유량이 많은 산화물을 사용함으로써 이동도가 높은 트랜지스터를 구현할 수 있다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
또한, 본 명세서에서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에서, 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
먼저, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 결정부의 대부분은 한 변이 100nm 미만인 입방체 내에 수용되는 크기다. 따라서, CAAC-OS막에 포함되는 결정부는, 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만의 입방체 내에 수용되는 크기의 경우도 포함된다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상을 가지며 CAAC-OS막의 피형성면 또는 상면에 대하여 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되는 것을 확인할 수 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조를 해석하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막은, 상이한 결정부들 사이에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 가지며 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않을 수도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물이란 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체막의 주성분 외의 원소를 가리킨다. 특히 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되거나 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온(normally on)이라고도 함)이 되기 어렵다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 될 수 있다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출할 때까지 걸리는 시간이 길고 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한 CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, TEM에 의한 관찰상에서는 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, 분석 방법에 따라서는 nc-OS막과, 비정질 산화물 반도체막은 구별하기 어려운 경우가 있다. 예를 들어, nc-OS막에 대하여 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들어, 50nm 이상)의 전자빔을 사용하는 전자빔 회절(제한 시야 전자빔 회절이라고도 함)을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, 결정부의 직경과 프로브 직경이 가깝거나 결정부의 직경보다 프로브 직경이 작은(예를 들어, 1nm 이상 30nm 이하) 전자빔을 사용하는 전자빔 회절(나노 전자빔 회절이라고도 함)에 의하여 nc-OS막을 관찰하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 전자빔 회절을 수행하면, 휘도가 높은 원 형(환 형) 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 전자빔 회절을 수행하면, 환 형 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높게 된다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
CAAC-OS막은 예를 들어, 다결정 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법으로 형성할 수 있다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)하여 a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자는 대전되기 때문에 플라즈마 중에서 응집되지 않고 결정 상태를 유지한 채 기판에 도달하고 CAAC-OS막을 형성할 수 있다.
제 2 산화물 반도체층(232)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 제 2 산화물 반도체층(232)을 형성하기 위하여 사용하는 스퍼터링용 타깃에서 금속 원소의 원자수비를 In:M:Zn=a1:b1:c1로 하였을 때, a1/b1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이며 c1/b1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하인 것이 좋다. 또한, c1/b1을 1 이상 6 이하로 함으로써 제 2 산화물 반도체층(232)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=3:1:2, In:M:Zn=5:5:6 등을 들 수 있다.
제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)을 형성하기 위하여 사용하는 스퍼터링용 타깃에서 금속 원소의 원자수비를 In:M:Zn=a2:b2:c2로 하였을 때, a2/b2<a1/b1이며 c2/b2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하인 것이 좋다. 또한, c2/b2를 1 이상 6 이하로 함으로써 제 1 산화물 반도체층(231) 및 제 3 산화물 반도체층(233)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=2:3:2, In:M:Zn=2:3:3, In:M:Zn=2:3:4, In:M:Zn=2:3:6 등을 들 수 있다.
제 2 산화물 반도체층(232)을 형성한 후에, 제 1 가열 처리를 수행하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 하고 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 수행하면 좋다. 또한, 제 1 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 수행하여도 좋다. 제 1 가열 처리에 의하여 제 2 산화물 반도체층(232)의 결정성을 높이고, 하지 절연막(220), 제 1 산화물 반도체층(231)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 제 2 산화물 반도체층(232)을 형성하기 위한 에칭 전에 제 1 가열 처리를 수행하여도 좋다.
다음에 제 1 산화물 반도체층(231) 및 제 2 산화물 반도체층(232) 위에 소스 전극층(240) 및 드레인 전극층(250)이 되는 제 1 도전막을 형성한다. 제 1 도전막으로서는 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 예를 들어, 스퍼터링법 등에 의하여 100nm의 티타늄막을 형성한다. 또는 CVD법에 의하여 텅스텐막을 형성하여도 좋다.
다음에, 제 1 도전막을 제 2 산화물 반도체층(232) 위에서 분단하도록 에칭하여, 소스 전극층(240) 및 드레인 전극층(250)을 형성한다(도 13의 (C) 참조). 이 때, 제 1 도전막을 과잉으로 에칭함으로써 제 2 산화물 반도체층(232)의 일부가 에칭된 형상을 가져도 좋다.
다음에 제 1 산화물 반도체층(231), 제 2 산화물 반도체층(232), 소스 전극층(240), 및 드레인 전극층(250) 위에 제 3 산화물 반도체층(233)이 되는 제 3 산화물 반도체막(333)을 형성한다. 이 때, 제 3 산화물 반도체막(333)에서의 제 2 산화물 반도체층(232)과의 계면 근방은 미결정층으로 하고 상기 미결정층 위는 c축 배향한 결정층으로 하여도 좋다.
또한, 제 3 산화물 반도체막(333)을 형성한 후에 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리는 제 1 가열 처리와 같은 조건으로 수행할 수 있다. 제 2 가열 처리에 의하여, 제 3 산화물 반도체막(333)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 제 1 산화물 반도체층(231) 및 제 2 산화물 반도체층(232)으로부터 수소나 물 등의 불순물을 더 제거할 수 있다.
다음에 제 3 산화물 반도체막(333) 위에 게이트 절연막(260)이 되는 절연막(360)을 형성한다. 절연막(360)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등을 사용할 수 있다. 또한, 절연막(360)은 상술한 재료의 적층이라도 좋다. 절연막(360)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 사용하여 형성할 수 있다.
다음에 절연막(360) 위에 게이트 전극층(270)이 되는 제 2 도전막(370)을 형성한다(도 14의 (A) 참조). 제 2 도전막(370)으로서는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W, 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 제 2 도전막(370)은, 스퍼터링법이나 CVD법 등에 의하여 형성할 수 있다. 또한, 제 2 도전막(370)으로서는 질소를 포함한 도전막을 사용하여도 좋고 상술한 도전막과 질소를 포함한 도전막의 적층을 사용하여도 좋다.
다음에 게이트 전극층(270)을 형성하기 위한 레지스트 마스크를 사용하여 제 2 도전막(370)을 선택적으로 에칭하여 게이트 전극층(270)을 형성한다.
이어서, 상술한 레지스트 마스크 또는 게이트 전극층(270)을 마스크로 하여 절연막(360)을 선택적으로 에칭하여 게이트 절연막(260)을 형성한다.
이어서, 상술한 레지스트 마스크 또는 게이트 전극층(270)을 마스크로 하여 제 3 산화물 반도체막(333)을 에칭하여 제 3 산화물 반도체층(233)을 형성한다(도 14의 (B) 참조).
상술한 제 2 도전막(370), 절연막(360), 및 제 3 산화물 반도체막(333)의 에칭은 각 층마다 수행하여도 좋고 연속적으로 수행하여도 좋다. 또한, 에칭 방법은 드라이 에칭 또는 웨트 에칭 중 어느 것을 사용하여도 좋고, 각 층마다 적절한 에칭 방법을 선택하여도 좋다.
다음에 소스 전극층(240), 드레인 전극층(250), 및 게이트 전극층(270) 위에 절연층(280) 및 절연층(285)을 형성한다(도 14의 (C) 참조). 절연층(280) 및 절연층(285)은 하지 절연막(220)과 같은 재료 및 같은 방법을 사용하여 형성할 수 있다. 또한, 절연층(280)에는 산화 알루미늄을 사용하는 것이 특히 바람직하다.
또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등으로 절연층(280)에 산소를 첨가하여도 좋다. 산소를 첨가함으로써 절연층(280)으로부터 산화물 반도체층(230)으로 산소를 더 쉽게 공급할 수 있다.
다음에, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리는 제 1 가열 처리와 같은 조건으로 수행할 수 있다. 제 3 가열 처리에 의하여 하지 절연막(220), 게이트 절연막(260), 절연층(280)으로부터 과잉 산소가 방출되기 쉬워져 산화물 반도체층(230)의 산소 결손을 저감시킬 수 있다.
상술한 공정을 거쳐 도 9에 도시된 트랜지스터를 제작할 수 있다.
여기서 실시형태 1에 기재된 반도체 장치(도 1 참조)에 대하여 도 9에 도시된 트랜지스터를 적용한 경우의 단면도의 일례를 도 15의 (A)에 도시하였다.
도 15의 (A)에 도시된 반도체 장치는 상부에 제 1 반도체 재료를 사용한 제 1 트랜지스터(110) 및 제 3 트랜지스터(130), 및 용량 소자(150)를 갖고, 하부에 제 2 반도체 재료를 사용한 제 2 트랜지스터(120)를 갖는다.
또한, 용량 소자(150)의 한쪽 전극에 트랜지스터의 소스 전극 또는 드레인 전극과 같은 재료를 사용하고, 다른 한쪽 전극에 트랜지스터의 게이트 전극과 같은 재료를 사용하고, 유전체에 트랜지스터의 제 3 산화물 반도체층 및 게이트 절연막과 같은 재료를 사용한 구조로 함으로써 제 1 트랜지스터(110) 및 제 3 트랜지스터(130)와 동시에 형성할 수 있다.
제 1 트랜지스터(110) 및 제 3 트랜지스터(130)는 실시형태 1에서 설명한 바와 같이, 산화물 반도체를 사용하여 형성된다. 또한, 제 2 트랜지스터(120)는 반도체 재료(예를 들어, 결정성 실리콘 등)를 포함하는 기판(400)에 제공된 채널 형성 영역과, 채널 형성 영역을 끼우도록 제공된 불순물 영역과, 불순물 영역과 접촉하는 금속간 화합물 영역과, 채널 형성 영역 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 게이트 전극을 갖는다. 또한, 도면에서 소스 전극이나 드레인 전극을 명시적으로 도시하지 않은 경우가 있지만, 편의상 이와 같은 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에서 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
기판(400) 위에는 제 2 트랜지스터(120)를 둘러싸도록 소자 분리 절연층(410)이 제공되고, 제 2 트랜지스터(120)를 덮도록 절연층(420)이 제공된다. 또한, 소자 분리 절연층(410)은 LOCOS(Local Oxidation of Silicon)나 STI(Shallow Trench Isolation)와 같은 소자 분리 기술을 사용하여 형성할 수 있다.
예를 들어, 기판(400)에 결정성 실리콘 기판을 사용한 경우, 제 2 트랜지스터(120)는 고속 동작이 가능하게 된다. 이로써 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다.
절연층(420) 위에는 제 1 트랜지스터(110) 및 제 3 트랜지스터(130)가 제공된다. 제 1 트랜지스터(110)의 소스 전극 및 드레인 전극 중 한쪽은 제 3 트랜지스터(130)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속되고, 상기 제 1 트랜지스터(110) 및 제 3 트랜지스터(130)의 소스 전극 및 드레인 전극 중 한쪽은 제 1 용량 소자(150)의 한쪽 전극으로서 작용한다. 또한, 제 3 트랜지스터(130)의 소스 전극 및 드레인 전극 중 다른 한쪽은 제 2 트랜지스터(120)의 게이트 전극과 전기적으로 접속된다.
또한, 도 15의 (B)에 도시된 바와 같이, 제 1 트랜지스터(110)와 중첩되도록 절연층(420)을 개재하여 전극(431)을 제공하고, 제 3 트랜지스터(130)와 중첩되도록 절연층(420)을 개재하여 전극(433)을 제공함으로써 도 12에 도시된 트랜지스터를 적용한 반도체 장치를 구성할 수 있다. 전극(431) 및 전극(433)은 백 게이트로서 작용시킬 수 있다.
도 15에 도시된 바와 같이, 제 2 트랜지스터(120)가 형성된 기판 위에 제 1 트랜지스터(110) 및 용량 소자(150)를 형성할 수 있으므로 반도체 장치의 집적도를 높일 수 있다.
또한, 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1에서 설명한 기억 장치를 포함하는 CPU에 대하여 설명한다.
도 16에 실시형태 1에서 설명한 기억 장치를 일부에 사용한 CPU의 일례의 구성을 나타내는 블록도를 도시하였다.
도 16에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록이 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 도 16에 도시된 CPU는 그 구성을 간략화하여 나타낸 일례에 불과하고 실제의 CPU는 그 용도에 따라 다양한 구성을 갖는 것은 말할 나위 없다. 예를 들어, 도 16에 도시된 CPU 또는 연산 회로를 포함하는 구성을 한 코어로 하고 상기 코어를 복수로 포함하고 각 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급하는 비트 수를, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 복호화된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 복호화된 명령에 기초하여 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, CPU가 프로그램을 실행하는 동안에, 인터럽트 컨트롤러(1194)는 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하며, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 16에 도시된 CPU에서는, 레지스터(1196)에 메모리 셀이 제공된다. 레지스터(1196)의 메모리 셀로서 상술한 실시형태에 기재된 트랜지스터를 사용할 수 있다.
도 16에 도시된 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작을 선택한다. 즉 레지스터(1196)가 갖는 메모리 셀에서 플립플롭에 의하여 데이터를 유지할지 또는 용량 소자에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되면, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에 의한 데이터 유지가 선택되면, 용량 소자의 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지하도록 할 수 있다.
도 17에 레지스터(1196)로서 사용할 수 있는 기억 소자의 회로도의 일례를 도시하였다. 기억 소자(700)에는, 전원이 차단됨으로써 기억 데이터가 휘발되는 회로(701)와, 전원이 차단되어도 기억 데이터가 휘발되지 않는 회로(702)와, 스위치(703)와, 스위치(704)와, 논리 소자(706)와, 용량 소자(707)와, 선택 기능을 갖는 회로(720)가 포함된다. 회로(702)에는 용량 소자(708), 트랜지스터(709), 트랜지스터(710), 및 트랜지스터(711)가 포함된다. 또한, 기억 소자(700)에는 필요에 따라 다이오드, 저항 소자, 인덕터 등 다른 소자가 더 포함되어도 좋다.
여기서, 회로(702)에는 실시형태 1에서 설명한 기억 장치를 사용할 수 있다. 기억 소자(700)에 대한 전원 전압의 공급이 정지될 때, 회로(702)의 트랜지스터(709)의 게이트에는 접지 전위(0V), 또는 트랜지스터(709)가 오프 상태가 되는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(709)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
여기서는 스위치(703)가 일 도전형(예를 들어, n채널형)을 갖는 트랜지스터(713)를 사용하여 구성되고 스위치(704)가 상기 일 도전형과 반대의 도전형(예를 들어, p채널형)을 갖는 트랜지스터(714)를 사용하여 구성되는 예를 기재한다. 또한, 스위치(703)의 제 1 단자는 트랜지스터(713)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(703)의 제 2 단자는 트랜지스터(713)의 소스 및 드레인 중 다른 한쪽에 대응하고, 스위치(703)는 트랜지스터(713)의 게이트에 입력되는 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉 트랜지스터(713)의 온 상태 또는 오프 상태)이 선택된다. 스위치(704)의 제 1 단자는 트랜지스터(714)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(704)의 제 2 단자는 트랜지스터(714)의 소스 및 드레인 중 다른 한쪽에 대응하고, 스위치(704)는 트랜지스터(714)의 게이트에 입력되는 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉 트랜지스터(714)의 온 상태 또는 오프 상태)이 선택된다.
트랜지스터(709) 및 트랜지스터(711)의 소스 및 드레인 중 한쪽은 용량 소자(708)의 한 쌍의 전극 중 한쪽과 전기적으로 접속되고 트랜지스터(711)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(710)의 게이트와 전기적으로 접속된다. 여기서 트랜지스터(709), 트랜지스터(711), 및 용량 소자(708)의 접속 부분을 노드(M2)로 한다. 트랜지스터(710)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속되고, 다른 한쪽은 스위치(703)의 제 1 단자(트랜지스터(713)의 소스 및 드레인 중 한쪽)와 전기적으로 접속된다.
스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 한쪽)는 스위치(704)의 제 1 단자(트랜지스터(714)의 소스 및 드레인 중 한쪽)와 전기적으로 접속된다. 스위치(704)의 제 2 단자(트랜지스터(714)의 소스 및 드레인 중 다른 한쪽)는 전원 전위(VDD)를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 한쪽)와, 스위치(704)의 제 1 단자(트랜지스터(714)의 소스 및 드레인 중 한쪽)와, 논리 소자(706)의 입력 단자와, 용량 소자(707)의 한 쌍의 전극 중 한쪽은 서로 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)로 한다. 용량 소자(707)의 한 쌍의 전극 중 다른 한쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(707)의 한 쌍의 전극 중 다른 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)과 전기적으로 접속된다. 용량 소자(708)의 한 쌍의 전극 중 다른 한쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(708)의 한 쌍의 전극 중 다른 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)과 전기적으로 접속된다.
또한, 용량 소자(707) 및 용량 소자(708)는 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용하면 생략할 수도 있다.
트랜지스터(709)의 제 1 게이트(제 1 게이트 전극층)에는 제어 신호(WE)가 입력된다. 스위치(703) 및 스위치(704)는, 제어 신호(WE)와 상이한 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되며, 스위치(703) 및 스위치(704) 중 한쪽의 제 1 단자와 제 2 단자 사이가 도통 상태일 때 스위치(703) 및 스위치(704) 중 다른 한쪽의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(709)의 소스 및 드레인 중 다른 한쪽에는 회로(701)에 유지된 데이터에 대응하는 신호가 입력된다. 회로(701)로부터 출력된 신호가 트랜지스터(709)의 소스 및 드레인 중 다른 한쪽에 입력되는 예를 도 17에 도시하였다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 한쪽)로부터 출력되는 신호는 논리 소자(706)에 의하여 그 논리값이 반전된 반전 신호가 되고 회로(720)를 통하여 회로(701)에 입력된다.
또한, 도 17에서는 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 한쪽)로부터 출력되는 신호가 논리 소자(706) 및 회로(720)를 통하여 회로(701)에 입력되는 예를 도시하였지만, 이에 한정되지 않는다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 한쪽)로부터 출력되는 신호는 논리값이 반전되지 않고 회로(701)에 입력되어도 좋다. 예를 들어, 회로(701) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 한쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
트랜지스터(709)는 실시형태 1에서 설명한 반도체 장치에서의 제 1 트랜지스터(110)에 상당한다. 또한, 도 17에서는 제 2 게이트(백 게이트)를 갖는 구성을 도시하였다. 제 1 게이트에는 제어 신호(WE)를 입력하고, 제 2 게이트에는 제어 신호(WE2)를 입력할 수 있다. 제어 신호(WE2)는 일정한 전위의 신호로 하면 좋다. 상기 일정한 전위로서는, 예를 들어, 접지 전위(GND)나 트랜지스터(709)의 소스 전위보다 작은 전위 등이 선택된다. 이 때, 제어 신호(WE2)는 트랜지스터(709)의 문턱 전압을 제어하기 위한 전위 신호이며, 트랜지스터(709)의 Icut를 더 저감시킬 수 있다. 또한, 제어 신호(WE2)는 제어 신호(WE)와 같은 전위 신호이어도 좋다. 또한, 트랜지스터(709)로서는 제 2 게이트를 갖지 않는 트랜지스터를 사용할 수도 있다.
또한, 트랜지스터(711)는 실시형태 1에서 설명한 반도체 장치에서의 제 3 트랜지스터(130)에 상당한다. 또한, 도 17에서는 제 2 게이트(백 게이트)를 갖는 구성을 도시하였다. 제 1 게이트에는 제어 신호(WE3)를 입력하고, 제 2 게이트에는 제어 신호(WE4)를 입력할 수 있다. 제어 신호(WE4)는 일정한 전위의 신호로 하면 좋다. 상기 일정한 전위로서는, 예를 들어, 접지 전위(GND)나 트랜지스터(711)의 소스 전위보다 작은 전위 등이 선택된다. 이 때, 제어 신호(WE4)는 트랜지스터(711)의 문턱 전압을 제어하기 위한 전위 신호이며, 트랜지스터(711)의 Icut를 더 저감시킬 수 있다. 또한, 제어 신호(WE4)는 제어 신호(WE3)와 같은 전위 신호이어도 좋다. 또한, 트랜지스터(711)로서는 제 2 게이트를 갖지 않는 트랜지스터를 사용할 수도 있다.
또한, 도 17에서, 기억 소자(700)에 사용되는 트랜지스터 중 트랜지스터(709) 및 트랜지스터(711) 외의 트랜지스터는 산화물 반도체 외의 반도체로 이루어진 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실시형태 1에서 설명한 제 2 트랜지스터(120)와 같이, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(700)에 사용되는 모든 트랜지스터를, 산화물 반도체층에 채널이 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(700)는 트랜지스터(709) 및 트랜지스터(711) 외에도, 산화물 반도체층에 채널이 형성되는 트랜지스터를 포함하여도 좋고, 나머지 트랜지스터를 산화물 반도체 외의 반도체로 이루어진 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 17에서의 회로(701)에는, 예를 들어, 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(706)로서는, 예를 들어, 인버터나 클록드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서, 기억 소자(700)에 전원 전압이 공급되지 않는 동안에는 회로(701)에 기억된 데이터를 회로(702)에 제공된 용량 소자(708)에 의하여 유지할 수 있다.
또한, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 현저하게 낮다. 그러므로, 상기 트랜지스터를 트랜지스터(709) 및 트랜지스터(711)로서 사용하면, 기억 소자(700)에 전원 전압이 공급되지 않는 동안에도 노드(M2)에 유지된 신호가 오랫동안 유지된다. 이로써 기억 소자(700)는 전원 전압의 공급이 정지되어 있는 동안에도 기억 내용(데이터)을 유지할 수 있다.
또한, 기억 소자(700)는, 스위치(703) 및 스위치(704)를 제공함으로써 노드(M1)의 프리차지 동작을 수행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압의 공급이 다시 시작한 후, 회로(701)가 원래 있던 데이터를 다시 유지하기 위하여 걸치는 시간을 짧게 할 수 있다.
또한, 회로(702)에서, 용량 소자(708)에 의하여 유지된 신호는 트랜지스터(710)의 게이트에 입력된다. 따라서, 기억 소자(700)로의 전원 전압의 공급이 다시 시작된 후에, 용량 소자(708)에 의하여 유지된 신호를 트랜지스터(710)의 상태(온 상태 또는 오프 상태)로 변환하고, 회로(702)로부터 판독할 수 있다. 그러므로, 용량 소자(708)에 유지된 신호에 대응하는 전위가 약간 변동되더라도 원래 있던 신호를 정확하게 판독할 수 있다.
프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 상술한 바와 같은 기억 소자(700)를 사용함으로써, 전원 전압의 공급이 정지됨으로 인한 기억 장치 내의 데이터 소실을 막을 수 있다. 또한, 전원 전압의 공급을 다시 시작한 후, 짧은 시간 안에 전원 공급을 정지하기 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 짧은 시간 안에도 전원을 정지할 수 있으므로 소비 전력을 억제할 수 있다.
본 실시형태에서는 기억 소자(700)를 CPU에 사용하는 예를 설명하였지만, 기억 소자(700)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 응용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 다른 실시형태에서 설명한 기억 장치, 트랜지스터, 또는 CPU 등(DSP, 커스텀 LSI, PLD, RF-ID를 포함함)을 사용할 수 있는 전자 기기의 예에 대하여 설명한다.
상술한 실시형태에서 설명한 트랜지스터, 기억 장치, CPU 등은 다양한 전자 기기(오락기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 퍼스널 컴퓨터, 워드 프로세서, 화상 재생 장치, 포터블 오디오 플레이어, 라디오, 테이프 레코더, 스테레오, 전화, 코드리스 전화, 휴대 전화, 자동차 전화, 트랜시버, 무선기, 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, IC칩, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 방사선 측정기, 투석 장치, X선 진단 장치 등의 의료 기기 등을 들 수 있다. 또한, 연기 감지기, 열 감지기, 가스 경보 장치, 방범 경보 장치 등의 경보 장치를 들 수도 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기를 들 수도 있다. 또한, 연료를 사용한 엔진이나, 비수계 2차 전지로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 차(HEV), 플러그인 하이브리드 차(PHEV), 이들 타이어 차륜을 무한궤도로 바꾼 장궤 차량, 전동 어시스트 자전거를 포함하는 원동기 장치 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다. 이들 전자 기기의 일부의 구체적인 예를 도 18에 도시하였다.
도 18의 (A)에 도시된 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 제공되고, 표시부(8002)에 의하여 영상을 표시하고, 스피커부(8003)로부터 음성을 출력할 수 있다. 본 발명의 일 형태에 따른 트랜지스터를 구비하는 기억 장치는 표시부(8002)를 동작하기 위한 구동 회로로서 사용할 수 있다.
또한, 텔레비전 장치(8000)는 정보 통신을 수행하기 위한 CPU(8004)나, 메모리를 구비하여도 좋다. 본 발명의 일 형태에 따른 트랜지스터를 갖는 CPU나 기억 장치를 CPU(8004)나 메모리로서 사용할 수 있다.
도 18의 (A)에 도시된 경보 장치(8100)는 주택용 화재 경보기이며, 연기 또는 열의 검출부(8102) 및 마이크로컴퓨터(8101)를 구비한다. 마이크로컴퓨터(8101)는 상술한 실시형태에 기재된 트랜지스터, 기억 장치, 또는 CPU가 포함된 전자 기기의 일례다.
또한, 도 18의 (A)에 도시된 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 상술한 실시형태에 기재된 트랜지스터, 기억 장치, 또는 CPU 등을 포함하는 전자 기기의 일례다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 18의 (A)에서 CPU(8203)가 실내기(8200)에 제공되는 경우를 예시하였지만 CPU(8203)는 실외기(8204)에 제공되어도 좋다. 또는, 실내기(8200)와 실외기(8204) 양쪽 모두에 CPU(8203)가 제공되어도 좋다. 상술한 실시형태에 기재된 트랜지스터를 에어컨디셔너의 CPU로서 사용함으로써 전력 절감을 도모할 수 있다.
또한, 도 18의 (A)에 도시된 전기 냉동 냉장고(8300)는 상술한 실시형태에 기재된 트랜지스터, 기억 장치, 또는 CPU 등을 포함하는 전자 기기의 일례다. 구체적으로 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 도어(8302), 냉동실용 도어(8303), CPU(8304) 등을 갖는다. 도 18의 (A)에서는 CPU(8304)가 하우징(8301) 내부에 제공된다. 상술한 실시형태에 기재된 트랜지스터를 전기 냉동 냉장고(8300)의 CPU(8304)로서 사용함으로써 전력 절감을 도모할 수 있다.
도 18의 (B) 및 (C)에 전자 기기의 일례인 전기 자동차의 예를 도시하였다. 전기 자동차(9700)에는, 2차 전지(9701)가 탑재된다. 2차 전지(9701)의 전력은 회로(9702)에 의하여 출력이 조정되고 구동 장치(9703)에 공급된다. 회로(9702)는 ROM, RAM, CPU(미도시) 등을 갖는 처리 장치(9704)에 의하여 제어된다. 상술한 실시형태에 기재된 트랜지스터를 전기 자동차(9700)의 CPU로서 사용함으로써 전력 절감을 도모할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단독으로 구성되거나, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700)를 운전하는 사람의 조작 정보(가속, 감속, 정지 등)나 주행 시의 정보(오르막길인지 내리막길인지 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 회로(9702)에 제어 신호를 출력한다. 회로(9702)는 처리 장치(9704)의 제어 신호에 의하여, 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되는 경우에는, 직류를 교류로 변환하는 인버터(미도시)도 내장된다.
또한, 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합할 수 있다.
101: 배선
102: 배선
103: 배선
104: 배선
105: 배선
106: 배선
107: 배선
110: 제 1 트랜지스터
120: 제 2 트랜지스터
130: 제 3 트랜지스터
140: 제 4 트랜지스터
150: 용량 소자
210: 기판
220: 하지 절연막
230: 산화물 반도체층
231: 제 1 산화물 반도체층
232: 제 2 산화물 반도체층
233: 제 3 산화물 반도체층
240: 소스 전극층
250: 드레인 전극층
260: 게이트 절연막
270: 게이트 전극층
272: 도전막
280: 절연층
285: 절연층
331: 제 1 산화물 반도체막
332: 제 2 산화물 반도체막
333: 제 3 산화물 반도체막
360: 절연막
370: 도전막
400: 기판
410: 소자 분리 절연층
420: 절연층
431: 전극
433: 전극
700: 기억 소자
701: 회로
702: 회로
703: 스위치
704: 스위치
706: 논리 소자
707: 용량 소자
708: 용량 소자
709: 트랜지스터
710: 트랜지스터
711: 트랜지스터
713: 트랜지스터
714: 트랜지스터
720: 회로
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
8000: 텔레비전 장치
8001: 하우징
8002: 표시부
8003: 스피커부
8004: CPU
8100: 경보 장치
8101: 마이크로컴퓨터
8102: 검출부
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 도어
8303: 냉동실용 도어
8304: CPU
9700: 전기 자동차
9701: 2차 전지
9702: 회로
9703: 구동 장치
9704: 처리 장치

Claims (2)

  1. 반도체 장치로서,
    산화물 반도체를 포함하는 제 1 반도체층을 포함하는 제 1 트랜지스터;
    산화물 반도체를 포함하는 제 2 반도체층을 포함하는 제 2 트랜지스터;
    실리콘을 포함하는 제 3 반도체층을 포함하는 제 3 트랜지스터; 및
    실리콘을 포함하는 제 4 반도체층을 포함하는 제 4 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 1 게이트 및 상기 제 2 트랜지스터의 제 1 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터는 제 2 게이트를 포함하고,
    상기 제 2 트랜지스터는 제 2 게이트를 포함하고,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 인듐, 갈륨 및 아연을 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 위에 위치하는, 반도체 장치.
  2. 반도체 장치로서,
    산화물 반도체를 포함하는 제 1 반도체층을 포함하는 제 1 트랜지스터;
    산화물 반도체를 포함하는 제 2 반도체층을 포함하는 제 2 트랜지스터;
    실리콘을 포함하는 제 3 반도체층을 포함하는 제 3 트랜지스터; 및
    실리콘을 포함하는 제 4 반도체층을 포함하는 제 4 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 1 게이트 및 상기 제 2 트랜지스터의 제 1 게이트는 서로 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 상기 제 1 게이트 및 상기 제 2 트랜지스터의 상기 제 1 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터는 제 2 게이트를 포함하고,
    상기 제 2 트랜지스터는 제 2 게이트를 포함하고,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 인듐, 갈륨 및 아연을 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 위에 위치하는, 반도체 장치.
KR1020220031990A 2013-06-13 2022-03-15 반도체 장치 KR102490420B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2013-124508 2013-06-13
JP2013124508 2013-06-13
KR1020210094666A KR102376259B1 (ko) 2013-06-13 2021-07-20 반도체 장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020210094666A Division KR102376259B1 (ko) 2013-06-13 2021-07-20 반도체 장치

Publications (2)

Publication Number Publication Date
KR20220038629A KR20220038629A (ko) 2022-03-29
KR102490420B1 true KR102490420B1 (ko) 2023-01-18

Family

ID=52018460

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020140065292A KR102282108B1 (ko) 2013-06-13 2014-05-29 반도체 장치
KR1020210094666A KR102376259B1 (ko) 2013-06-13 2021-07-20 반도체 장치
KR1020220031990A KR102490420B1 (ko) 2013-06-13 2022-03-15 반도체 장치

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020140065292A KR102282108B1 (ko) 2013-06-13 2014-05-29 반도체 장치
KR1020210094666A KR102376259B1 (ko) 2013-06-13 2021-07-20 반도체 장치

Country Status (4)

Country Link
US (1) US9721959B2 (ko)
JP (1) JP6381308B2 (ko)
KR (3) KR102282108B1 (ko)
TW (1) TWI641112B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343480B2 (en) * 2010-08-16 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6516978B2 (ja) * 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP2015172991A (ja) 2014-02-21 2015-10-01 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
WO2015136413A1 (en) * 2014-03-12 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105097793B (zh) * 2014-04-22 2018-03-16 中芯国际集成电路制造(北京)有限公司 一种集成电路的设计方法和集成电路
WO2016139559A1 (ja) * 2015-03-02 2016-09-09 株式会社半導体エネルギー研究所 環境センサ、又は半導体装置
JP2017005064A (ja) * 2015-06-08 2017-01-05 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
US9935633B2 (en) * 2015-06-30 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
JP2017108397A (ja) * 2015-11-30 2017-06-15 株式会社半導体エネルギー研究所 信号処理回路、及び該信号処理回路を有する半導体装置
CN105576038A (zh) * 2016-01-12 2016-05-11 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
US10014325B2 (en) * 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10109633B2 (en) * 2016-04-27 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and authentication system
KR102583770B1 (ko) 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
KR20180055701A (ko) 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20200006567A1 (en) * 2017-02-15 2020-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10043808B1 (en) * 2017-03-16 2018-08-07 Toshiba Memory Corporation Semiconductor memory
JP2018206456A (ja) * 2017-06-07 2018-12-27 株式会社半導体エネルギー研究所 記憶装置
WO2019008464A1 (en) * 2017-07-07 2019-01-10 Semiconductor Energy Laboratory Co., Ltd. METHOD FOR ATTACKING A DISPLAY PANEL
KR102502201B1 (ko) * 2017-11-17 2023-02-22 삼성디스플레이 주식회사 지문 센서 및 이를 포함한 표시 장치
WO2020128676A1 (ja) * 2018-12-21 2020-06-25 株式会社半導体エネルギー研究所 半導体装置、及びその動作方法、並びに電子機器
TWI713980B (zh) * 2019-01-21 2020-12-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
JP7123860B2 (ja) 2019-06-17 2022-08-23 株式会社東芝 演算装置
US11916121B2 (en) * 2020-06-29 2024-02-27 Taiwan Semiconductor Manufacturing Company Limited Tri-gate orthogonal channel transistor and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256818A (ja) * 2010-08-16 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6198652B1 (en) 1998-04-13 2001-03-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor integrated memory device
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051993A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101048965B1 (ko) * 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
CN102598247B (zh) 2009-10-29 2015-05-06 株式会社半导体能源研究所 半导体器件
KR20240042252A (ko) 2009-10-29 2024-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101752348B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102612741B (zh) 2009-11-06 2014-11-12 株式会社半导体能源研究所 半导体装置
KR101761432B1 (ko) 2009-11-06 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
CN105023942B (zh) 2009-12-28 2018-11-02 株式会社半导体能源研究所 制造半导体装置的方法
US8890860B2 (en) * 2010-09-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Stereoscopic EL display device with driving method and eyeglasses
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
TWI596769B (zh) * 2011-01-13 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體儲存裝置
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20140024866A (ko) * 2011-06-17 2014-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제조 방법
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
US9230683B2 (en) 2012-04-25 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR102316107B1 (ko) 2012-05-31 2021-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
TWI595659B (zh) 2012-09-14 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9172369B2 (en) 2013-05-17 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256818A (ja) * 2010-08-16 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
KR20220038629A (ko) 2022-03-29
TW201507110A (zh) 2015-02-16
TWI641112B (zh) 2018-11-11
KR102376259B1 (ko) 2022-03-17
US20140367673A1 (en) 2014-12-18
KR102282108B1 (ko) 2021-07-26
KR20210093217A (ko) 2021-07-27
KR20140145547A (ko) 2014-12-23
JP6381308B2 (ja) 2018-08-29
JP2015018594A (ja) 2015-01-29
US9721959B2 (en) 2017-08-01

Similar Documents

Publication Publication Date Title
KR102490420B1 (ko) 반도체 장치
KR102415287B1 (ko) 트랜지스터
KR102642676B1 (ko) 반도체 장치
JP6612944B2 (ja) 半導体装置
JP6592138B2 (ja) 半導体装置
KR102210298B1 (ko) 반도체 장치 및 그 제작 방법
JP6081850B2 (ja) 記憶回路
JP6100076B2 (ja) プロセッサ
JP2013236072A (ja) 半導体装置
JP6186166B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant