KR102257666B1 - 미스컷 기판을 이용한 고전력 질화 갈륨 전자 장치 - Google Patents

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아이식 씨. 키질얄리
데이비드 피. 부르
토마스 알. 프룬티
강펑 예
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넥스젠 파워 시스템스, 인코포레이티드
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Abstract

전자 디바이스는, 육방정(hexagonal crystal) 구조를 갖고,
Figure 112016051458509-pct00039
방향으로부터의 오배향이 0.15° 내지 0.65°인 성장 표면에 대한 법선을 갖는 III-V 기판을 포함한다. 상기 전자 디바이스는 또한, 상기 III-V 기판에 연결된 제1 에피택시 레이어 및 상기 제1 에피택시 레이어에 연결된 제2 에피택시 레이어를 포함한다. 상기 전자 디바이스는, 상기 기판과 전기적으로 접촉하는 제1 컨택 및 상기 제2 에피택시 레이어와 전기적으로 접촉하는 제2 컨택을 더 포함한다.

Description

미스컷 기판을 이용한 고전력 질화 갈륨 전자 장치{HIGH POWER GALLIUM NITRIDE ELECTRONICS USING MISCUT SUBSTRATES}
본 발명은 일반적으로 전자 디바이스에 관련된다. 보다 구체적으로, 본 발명은 고전력 전자 장치에 유용한 질화 갈륨(gallium nitride; GaN) 기반 에피택시 레이어의 제조에 관련된다. 특정 실시예에서는,
Figure 112016051458509-pct00001
방향과 관련하여 1도보다 적게 (0001) 면으로부터 오배향된(misoriented) 성장 면을 갖는 GaN 기판이 에피택시 성장 프로세스에서 사용된다. 상기 오배향된 기판상에 성장된 에피택시 레이어의 표면 형태(surface morphology) 및 전기적 특성들은 고전력 전자 디바이스들에서 사용하기에 적합하다. 본 발명의 방법 및 기술은 다이오드, FETs 등을 포함하는 다양한 화합물 반도체(compound semiconductor) 시스템에 적용될 수 있다.
다양한 애플리케이션에서 전력 전자 장치(power electronics)가 폭넓게 사용된다. 전력 전자 디바이스들은 통상적으로 회로 내에서, 예를 들면, 교류(ac)로부터 직류(dc)로, 하나의 전압 레벨로부터 다른 전압 레벨로, 또는 다른 몇몇 방식으로 전기 에너지의 형태를 변경하기 위해 사용된다. 이러한 디바이스들은, 모바일 디바이스에서의 밀리와트(milliwatt)로부터 고전압 송전 시스템에서의 수백 메가와트(megawatt)에 이르기까지 넓은 범위의 전력 레벨에 걸쳐서 동작할 수 있다.
전력 전자 장치에서 이루어진 진보에도 불구하고, 관련 기술 분야에서는 향상된 전자 장치 시스템과 이를 동작시키는 방법에 대한 요구가 존재한다.
본 발명의 일 실시예에 의하면, 전자 디바이스가 제공된다. 상기 전자 디바이스는, 육방정(hexagonal crystal) 구조를 갖고,
Figure 112016051458509-pct00002
방향으로부터의 오배향(misorientation)이 0.15° 내지 0.65°인 성장 표면에 대한 법선을 갖는 III-V 기판을 포함한다. 상기 전자 디바이스는 또한, 상기 III-V 기판에 연결된 제1 에피택시 레이어 및 상기 제1 에피택시 레이어에 연결된 제2 에피택시 레이어를 포함한다. 상기 전자 디바이스는, 상기 기판과 전기적으로 접촉하는 제1 컨택 및 상기 제2 에피택시 레이어와 전기적으로 접촉하는 제2 컨택을 더 포함한다.
본 발명의 다른 실시예에 의하면, 전자 디바이스를 제조하는 방법이 제공된다. 상기 방법은, 육방정(hexagonal crystal) 구조를 갖고,
Figure 112016051458509-pct00003
방향으로부터의 오배향이 0.15° 내지 0.65°인 성장 표면에 대한 법선을 갖는 III-V 기판을 제공하는 단계를 포함한다. 상기 방법은 또한, 상기 III-V 기판에 연결되는 제1 에피택시 레이어를 성장시키는 단계 및 상기 제1 에피택시 레이어에 연결되는 제2 에피택시 레이어를 성장시키는 단계를 포함한다. 상기 방법은, 상기 기판과 전기적으로 접촉하는 제1 컨택을 형성하는 단계 및 상기 제2 에피택시 레이어와 전기적으로 접촉하는 제2 컨택을 형성하는 단계를 더 포함한다.
본 발명에 의하면 종래 기술에 비하여 다수의 이점이 얻어진다. 예를 들어, 본 발명의 실시예들은 고전력 전자 디바이스에서 사용하기에 적합한 에피택시 레이어를 제조하는 방법 및 시스템을 제공한다. 일 실시예에서는, 종래의 설계에 비해 고전압 동작(예를 들어, 200V보다 큰 전압) 동안의 디바이스 성능이 향상된다. 본 발명의 이러한 그리고 다른 실시예들과 함께 본 발명의 이점 및 특징 중 다수가 이하의 서술 및 첨부된 도면에 보다 상세히 기재된다.
도 1은 본 발명의 일 실시예에 의한 고전압 PN 다이오드 구조의 단순화된 단면도이다.
도 2a는 육방정상(hexagonal-phase) 벌크 GaN 기판 웨이퍼의 밀러 지수(Miller indices)를 도시하는 개략도이다.
도 2b는 c-면(c-face) GaN 결정에 대해서 결정축 방향을 도시하는 개략도이다.
도 2c는 본 발명의 일 실시예에 의한 미스컷 각(miscut angle)의 벡터 속성을 도시하는 개략도이다.
도 2d는 본 발명의 일 실시예에 의한 미스컷 각(miscut angle)의 방사형 벡터(radial-vector) 속성을 도시하는 개략도이다.
도 3a는 기판 오배향(misorientation)이 0.15도보다 작은 경우의 에피택시 표면의 노마스키 현미경 사진(Nomarski micrograph)이다.
도 3b는 기판 오배향이 0.65도보다 큰 경우의 에피택시 표면의 노마스키 현미경 사진이다.
도 4a는 직교 방향에 있어서의 기판 오배향에 대해서 매핑된 다양한 에피택시 성장 레이어들의 표면 형태를 나타내는 그래프이다.
도 4b는 본 발명의 일 실시예에 의한, 웨이퍼 품질 데이터를 미스컷 각의 함수로서 나타내는 그래프이다.
도 5a는 본 발명의 일 실시예에 의한, 고전압 PN 다이오드의 순방향 바이어스(forward bias) 전류-전압 특성을 나타내는 그래프이다.
도 5b는 본 발명의 일 실시예에 의한, 고전압 PN 다이오드의 역방향 바이어스(reverse bias) 전류-전압 특성을 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 의한 고전압 GaN PN 다이오드의 역방향 바이어스 전류-전압 특성을, 종래의 기판을 이용하여 제조된 GaN PN 다이오드와 비교해서 도시하는 그래프이다.
도 7은 본 발명의 일 실시예에 의한 전자 디바이스를 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 8a 및 도 8b는 섬유아연석(Wurtzite) 결정의 결정 면들을 도시하는 도면이다.
본 발명은 일반적으로 전자 디바이스에 관련된다. 보다 구체적으로, 본 발명은 고전력 전자 장치에 유용한 질화 갈륨(gallium nitride; GaN) 기반 에피택시 레이어의 제조에 관련된다. 특정 실시예에서는,
Figure 112016051458509-pct00004
방향과 관련하여 1도보다 적게 (0001) 면으로부터 오배향된 성장 면을 갖는 GaN 기판이 에피택시 성장 프로세스에서 사용된다. 상기 오배향된 기판상에 성장된 에피택시 레이어의 표면 형태(surface morphology) 및 전기적 특성들은 고전력 전자 디바이스들에서 사용하기에 적합하다. 본 발명의 방법 및 기술은 다이오드, FETs 등을 포함하는 다양한 화합물 반도체(compound semiconductor) 시스템에 적용될 수 있다.
GaN 기반 전자 장치 및 광전자(optoelectronic) 디바이스는 빠르게 발전하고 있다. GaN과, 관련 합금 및 헤테로 구조(heterostructure)와 연관된 바람직한 특성들은 가시광선 및 자외선 방출을 위한 높은 밴드갭(bandgap) 에너지, 유리한 수송(transport) 특성(예를 들어, 높은 전자 이동성 및 포화 속도), 높은 항복 전계(breakdown field), 및 높은 열전도율(thermal conductivity)을 포함한다. 본 발명의 실시예들에 의하면, 종래의 기술로는 가능하지 않은 GaN 기반 수직형(vertical) 반도체 디바이스를 제조하기 위해 유사 벌크(pseudo-bulk) GaN 기판상의 질화갈륨(GaN) 에피택시가 이용된다. 예를 들어, GaN을 성장시키는 종래의 방법들은 실리콘 카바이드(silicon carbide; SiC) 같은 이종(foreign) 기판을 이용하는 것을 포함한다. 이는 GaN 레이어와 상기 이종 기판 간의 열팽창 계수 및 격자 상수(lattice constant)의 차이로 인해 상기 이종 기판상에 성장되는 사용가능한 GaN 레이어의 두께를 제한할 수 있다. GaN과 상기 이종 기판 사이의 경계에서의 높은 결함 밀도(defect density)도 JFET 및 다른 전계 효과 트랜지스터(field-effect transistor) 같은 전력 전자 디바이스를 포함하는 수직형 디바이스를 생성하려는 시도를 복잡하게 만든다.
한편, 본 명세서에 기재된 실시예들에서는 종래의 기술 및 디바이스에 비해 뛰어난 특성을 제공하기 위해 벌크 GaN 기판상의 호모에피택시(homoepitaxial) GaN 레이어가 이용된다. 예를 들어, 주어진 백그라운드 도핑 레벨 N에 대해서 전자 이동성 μ가 더 높다. 이는 낮은 저항률(resistivity) ρ을 제공하는데, 수학식 1에 의해 제시되는 바와 같이 저항률이 전자 이동성에 반비례하기 때문이다.
Figure 112016051458509-pct00005
여기서 q는 전기소량(elementary charge)이다.
벌크 GaN 기판상의 호모에피택시 GaN 레이어에 의해 제공되는 또 다른 뛰어난 특성은 전자사태 항복(avalanche breakdown)에 대한 높은 임계 전계(critical electric field)이다. 높은 임계 전계는 더 낮은 임계 전계를 갖는 물질보다, 더 작은 길이 L에 걸쳐서 더 큰 전압을 견딜 수 있게 한다. 낮은 저항률과 함께 전류가 흐르는 더 짧은 길이는 다른 물질보다 더 낮은 저항(resistance) R을 야기하는데, 저항은 다음의 등식에 의해 결정될 수 있기 때문이다.
Figure 112016051458509-pct00006
여기서 A는 채널 또는 전류 경로의 단면적이다.
일반적으로, 디바이스의 오프(off) 상태에서 고전압을 버티는데 필요한 디바이스의 물리적 치수와 온(on) 상태에서 낮은 저항을 갖는 동일한 디바이스에 전류를 통과시키는 능력 사이에 트레이드오프가 존재한다. 많은 경우에 이러한 트레이드오프를 최소화하고 성능을 최대화함에 있어 다른 물질보다 GaN이 바람직하다. 또한, 벌크 GaN 기판상에 성장된 GaN 레이어는 부정합된(mismatched) 기판들 상에 성장된 레이어에 비해서 낮은 결함 밀도를 갖는다. 낮은 결함 밀도는 뛰어난 열전도율, 더 적은 동적 온저항(dynamic on-resistance) 같은 트랩 연관 효과(trap-related effects), 및 더 우수한 신뢰성을 야기할 것이다.
도 1은 본 발명의 일 실시예에 의한 고전압 PN 다이오드 구조의 단순화된 단면도이다. 도 1을 참조하면, 제1 질화 갈륨(GaN) 에피택시 레이어 115(예를 들어, N- GaN 드리프트 영역)는 동일한 도전성 타입을 갖는 GaN 기판 110 상에 형성된다. GaN 기판 110은 그 위에 상기 제1 GaN 에피택시 레이어 115가 성장되는 유사 벌크(pseudo-bulk) 또는 벌크 GaN 물질일 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자(이하, "당업자"라고도 함)에게는 버퍼 레이어(도시되지 않음)가 이용될 수 있음이 명백하다. 원하는 기능성에 따라서 GaN 기판 110의 도펀트(dophant) 농도(예를 들어, 도핑 밀도)가 달라질 수 있다. 예를 들어, GaN 기판 110은 n+ 도전성 타입을 가질 수 있고, 도펀트 농도는 1×1017cm-3 내지 1×1019cm-3일 수 있다. GaN 기판 110은 단일 물질 구성을 포함하는 것으로 도시되지만, 상기 기판의 일부로서 다수의 레이어들이 제공될 수도 있다. 또한, 에피택시 성장 프로세스 동안 접착(adhesion), 버퍼, 및 다른 레이어들(도시되지 않음)이 이용될 수 있다. 당업자는 많은 변형, 개량 및 대안을 인식할 수 있을 것이다.
상기 제1 GaN 에피택시 레이어 115의 특성도 원하는 기능성에 따라서 달라질 수 있다. 상기 제1 GaN 에피택시 레이어 115는 PN 다이오드의 드리프트 영역으로서 기능할 수 있고, 따라서 상대적으로 낮은 농도로 도핑된 물질일 수 있다. 예를 들어, 상기 제1 GaN 에피택시 레이어 115는 n- 도전성 타입을 가질 수 있고, 도펀트 농도는 1×1014cm-3 내지 1×1018cm-3일 수 있다. 또한, 상기 도펀트 농도는 균일하거나 다를 수 있고, 예를 들어, 상기 드리프트 영역의 두께의 함수일 수 있다.
상기 제1 GaN 에피택시 레이어 115의 두께 또한 원하는 기능성에 따라 실질적으로 달라질 수 있다. 위에서 논의된 바와 같이, 호모에피택시 성장은 상기 제1 GaN 에피택시 레이어 115가 종래의 방법을 이용하여 형성되는 레이어보다 더욱 두껍게 성장되게 할 수 있다. 일반적으로, 몇몇 실시예에서는, 예를 들어 두께가 0.5㎛ 내지 100㎛일 수 있다. 다른 실시예에서 두께는 5㎛보다 크다. PN 다이오드 100에 있어서의 결과적인 평행 평면 항복 전압은 실시예에 따라 달라질 수 있다. 몇몇 실시예는 적어도 100V, 300V, 600V, 1.2kV, 1.7kV, 3.3kV, 5.5kV, 13kV 또는 20kV의 항복 전압을 제공한다.
도 1을 다시 참조하면, 제2 GaN 에피택시 레이어 120이 상기 제1 GaN 에피택시 레이어 115 위에 형성된다. 상기 제2 GaN 에피택시 레이어 120은 상기 PN 다이오드의 p-타입 영역을 형성하는데 사용되고 상기 제1 GaN 에피택시 레이어 115와 다른 도전성 타입을 갖는다. 예를 들어, 만약 제1 GaN 에피택시 레이어 115가 n-타입 GaN 물질로부터 형성되면, 상기 제2 GaN 에피택시 레이어 120은 p-타입 GaN 물질로부터 형성될 것이고, 그 반대도 성립한다. 도 1에 도시된 것처럼, 상기 PN 다이오드의 측방향 범위를 정의하기 위해 분리(isolation) 영역들이 형성된다. 저항률이 높은 상기 분리 영역들을 형성하는데 적절한 기술들은 이온 주입, 에칭(etching) 및 도전성이 낮은 물질의 에피택시 재성장, 에칭 및 산화물 및/또는 질화물과 같은 절연(insulating) 물질의 디포지션(deposition), 또는 이들의 조합을 포함할 수 있다. 당업자는 많은 변형, 개량 및 대안을 인식할 수 있을 것이다.
상기 제2 GaN 에피택시 레이어 120의 두께는 상기 레이어를 형성하기 위해 사용되는 프로세스 및 디바이스 설계에 따라 달라질 수 있다. 몇몇 실시예에서, 상기 제2 GaN 에피택시 레이어 120의 두께는 0.1㎛ 내지 5㎛이다. 다른 실시예에서, 상기 제2 GaN 에피택시 레이어 120의 두께는 0.3㎛ 내지 1㎛이다.
상기 제2 GaN 에피택시 레이어 120은 고농도로 도핑될 수 있고, 예를 들어, 약 5×1017cm-3 내지 약 1×1019cm-3의 범위이다. 또한, 다른 에피택시 레이어와 같이, 상기 제2 GaN 에피택시 레이어 120의 도펀트 농도는 균일하거나 또는 두께의 함수로서 불균일할 수 있다. 몇몇 실시예에서, 도펀트 농도는 두께에 따라 증가하고, 상기 도펀트 농도는 상기 제1 GaN 에피택시 레이어 115 부근에서 상대적으로 낮고 상기 제1 GaN 에피택시 레이어 115로부터의 거리가 증가할수록 증가한다. 이러한 실시예들은, 추후에 금속 컨택(contact)이 형성될 수 있는 상기 제2 GaN 에피택시 레이어 120의 최상부에서 더 높은 도펀트 농도를 제공한다. 다른 실시예들은 오믹(ohmic) 컨택을 형성하기 위해 매우 고농도로 도핑된 컨택 레이어(도시는 생략)를 이용한다.
상기 제2 GaN 에피택시 레이어 120 및 본 명세서에 기재된 다른 레이어들을 형성하는 하나의 방법은 원지(in-situ) 에칭 및 확산 제조 프로세스를 이용하는 재성장 프로세스를 통한 것일 수 있다. 이러한 제조 프로세스는 2011년 8월 4일자로 출원된 미국특허출원 제13/198,666호에 보다 상세히 개시되고, 상기 출원의 개시 내용은 그 전체가 참조에 의해 본 명세서에 편입된다.
도 1은 또한 본 발명의 일 실시예에 의한 전자 디바이스를 위해 형성된 전기 컨택을 도시한다. 도 1에 도시된 바와 같이, 금속성 구조물 135는 GaN 기판 110과 전기적으로 접촉하도록 형성된다. 상기 금속성 구조물 135는 상기 PN 다이오드 100의 캐소드(cathode)를 위한 컨택으로서 기능하는 오믹 금속의 하나 또는 그 이상의 레이어일 수 있다. 예를 들어, 상기 금속성 구조물 135는 티타늄-알루미늄(Ti/Al) 오믹 금속을 포함할 수 있다. 알루미늄, 니켈, 금, 또는 이들의 조합을 포함하지만 이들로 한정되지 않는 다른 금속 및/또는 합금이 사용될 수도 있다. 몇몇 실시예에서, 상기 금속성 구조물 135의 가장 바깥쪽 금속은 금, 탄탈룸(tantalum), 텅스텐, 팔라듐(palladium), 은, 또는 알루미늄, 이들의 조합 등을 포함할 수 있다. 상기 금속성 구조물 135는 스퍼터링(sputtering), 증착(evaporation) 등과 같은 다양한 방법을 이용하여 형성될 수 있다.
도 1은 또한 상기 제2 에피택시 레이어 120과 전기적으로 접촉하는 추가적인 금속성 구조물 130을 도시한다. 상기 추가적인 금속성 구조물 130은 상기 금속성 구조물 135와 유사한 금속 및/또는 합금을 포함하는 오믹 금속의 하나 또는 그 이상의 레이어일 수 있다. 상기 추가적인 금속성 구조물 130은 상기 제2 에피택시 레이어 120상에 형성되고 상기 PN 다이오드 100의 애노드(anode) 컨택으로서 기능한다. 상기 추가적인 금속성 구조물 130은, 리프트오프(lift-off) 및/또는 디포지션과 그 후의 에칭을 포함하는, 사용되는 금속에 따라 달라질 수 있는 다양한 기술을 이용하여 형성될 수 있다. 예시적인 금속은 니켈-금(Ni/Au) 등을 포함한다. 몇몇 구현에서, 상기 추가적인 금속성 구조물 130은 상기 제1 에피택시 레이어와 접촉하도록 형성되고, 쇼트키(Schottky) 다이오드의 형성에 적합한 쇼트키 금속이 이용된다.
본 명세서에 개시된 n 및 p 타입 GaN 에피택시 레이어와 구조물들을 생성하기 위해 다른 도펀트들이 이용될 수 있다. 예를 들어, n-타입 도펀트는 실리콘 또는 산소 등을 포함할 수 있다. p-타입 도펀트는 마그네슘, 베릴륨(beryllium), 칼슘 아연 등을 포함할 수 있다.
몇몇 실시예들은 GaN 및 GaN 에피택시 레이어와 관련하여 설명되지만, 본 발명은 이러한 특정의 이원(binary) III-V 물질로 국한되지 않고 더 넓은 범주의 III-V 물질, 특히, III-질화물 물질들에 적용가능하다. 또한, 도 1에는 GaN 기판이 도시되지만, 본 발명의 실시예들은 GaN 기판으로 국한되지 않는다. 다른 III-V 물질들, 특히, III-질화물 물질들이 본 발명의 범위에 포함되고 도시된 GaN 기판 뿐만 아니라 본 명세서에 기재된 다른 GaN 기반 레이어 및 구조물을 대체할 수 있다. 예로서, 이원 III-V(예컨대, III-질화물) 물질들, InGaN 및 AlGaN 같은 삼원(ternary) III-V(예컨대, III-질화물) 물질들, AlInGaN 같은 4원(quaternary) III-질화물 물질, 이들 물질들의 도핑된 버전 등이 본 발명의 범위에 포함된다.
도 1과 관련하여 논의된 제조 프로세스는 n-타입 드리프트 레이어가 n-타입 기판을 이용하여 성장되는 프로세스 흐름을 이용한다. 그러나, 본 발명은 이러한 특정 구성으로 한정되지 않는다. 다른 실시예에서는, p-타입 도핑을 갖는 기판이 이용된다. 이에 더하여, 실시예들은 다른 기능성을 갖는 디바이스를 제공하기 위해 반대의 도전성 타입을 갖는 물질들을 사용할 수 있다. 이렇게, 몇 가지 예들은 실리콘으로 도핑된 n-타입 GaN 에피택시 레이어(들)의 성장에 관련되지만, 다른 실시예들에서는 본 명세서에 개시된 기술들이 고농도 또는 저농도로 도핑된 물질, p-타입 물질, Mg, Ca, Be, Ge, Se, S, O, Te 등과 같은 실리콘 이외의 물질과 함께 도펀트로 도핑된, 또는, 이러한 실리콘 이외의 물질 또는 도펀트로 도핑된 물질의 성장에 적용될 수 있다. 본 명세서에 논의된 상기 기판은 단일 물질 시스템 또는 다수의 레이어의 복합 구조를 포함하는 다중 물질 시스템을 포함할 수 있다. 당업자는 많은 변형, 개량 및 대안을 인식할 수 있을 것이다.
도 1에 도시된 에피택시 레이어의 성장 동안, 본 발명의 발명자들은, 미리 정해진 미스컷 각을 갖는 기판들 상에서 성장된 에피택시 레이어들이 고전력 전자 디바이스들의 관점에서 종래의 구조에 비해서 향상된 성능(예컨대, 고전압에서 동작)을 제공한다는 것을 알아냈다. GaN 기판의 c-면 상에 성장된 에피택시 레이어들에 있어서, 레이어 형태 및, 중요하게는, 이들 에피택시 레이어들을 이용하여 형성된 디바이스들의 성능은 더 높은 전압에서 저하되고 이들의 고전력 애플리케이션에의 적용가능성을 감소시킨다. 본 발명의 실시예들을 제한함이 없이, 발명자들은 결정면(crystallographic plane)(예컨대, c-면)으로부터 미리 정해진 방향으로 1도의 몇분의 1만큼의 기판 성장 표면의 오배향이 이러한 향상된 레이어들을 이용하여 제조되는 디바이스들의 디바이스 성능 및 레이어 형태를 향상시킨다는 것을 밝혀냈다.
도 8a 및 8b는 섬유아연석(Wurtzite) 결정의 결정 면들을 도시하는 도면이다. 도 8a에는 섬유아연석 결정의 a-면이 도시되고, 도 8b에는 섬유아연석 결정의 m-면이 도시된다. c-축(0001)은 상기 도면들의 평면에 대해 법선 방향이고 (000-1)축은 상기 도면들의 평면을 향한다. 도 8a에 도시된 것처럼, 6개의 a-면이 존재하고, 모두 60° 떨어져 있다. 도 8b에 도시된 것처럼, 6개의 m-면이 존재하고, 모두 60° 떨어져 있다. 겹쳐졌을 때, m-면들과 a-면들은 서로 관통하고 이들 면들 사이의 각도는 30°이다. 당업자에게는 자명한 바와 같이, GaN은 섬유아연석 결정성(crystalline) 구조를 갖는다.
도 2a는 육방정상(hexagonal-phase) 벌크 GaN 기판 웨이퍼의 밀러 지수(Miller indices)를 도시하는 개략도이다. 파선 화살표는
Figure 112016051458509-pct00007
,
Figure 112016051458509-pct00008
및
Figure 112016051458509-pct00009
방향을 나타낸다. 실선 화살표 210은 몇몇 실시예에 따라서 기술된 고전압 전자 디바이스 구조의 에피택시 성장을 위해 이용되는
Figure 112016051458509-pct00010
방향에 대한 오배향의 방향을 나타낸다. 도 2a에 도시된 바와 같이, 본 발명의 실시예들은 성장 면이 (0001)면과 정렬되지 않은 기판을 이용한다. 본 명세서에 개시된 바와 같이, 상기 성장 면에 대한 법선은
Figure 112016051458509-pct00011
방향으로부터 ­
Figure 112016051458509-pct00012
방향 또는
Figure 112016051458509-pct00013
방향으로 0<θ<1.0°만큼 오배향된다(즉, 오배향 각도 (θ)). 본 발명의 몇몇 실시예에 의하면, θ의 크기는 약 0.15°<θ<0.65° 범위이다. 특정 실시예에서, 오배향 각도 θ는 약 0.4°<θ<0.5° 범위이다.
이렇게 해서, 본 발명의 실시예들에 의하면, III-V(예컨대, GaN) 기판의 성장 면은 c-면으로부터 0 내지 1.0° 사이의 값을 갖는 각도로 양 또는 음의 m-방향을 향해 오배향된다. 이에 더하여, 상기 기판 성장 표면에 대한 법선은 또한 a-방향을 향해 또는 그로부터 멀어지는 방향으로 기울어지도록 오배향될 수 있다. 몇몇 실시예에서,
Figure 112016051458509-pct00014
방향으로부터 멀어지고 a-방향을 향하는 오배향은 0이다. 도 2a에 도시된 실시예에서, 상기 성장 표면에 대한 법선은
Figure 112016051458509-pct00015
방향으로부터
Figure 112016051458509-pct00016
방향으로의 ­0.15° 내지 ­0.65°의 오배향 및
Figure 112016051458509-pct00017
방향으로부터
Figure 112016051458509-pct00018
방향으로의 0의 오배향을 특징으로 한다.
몇몇 실시예에서, 상기 성장 표면의 배향은 (0001) 면에 대해서 상기 성장 표면이 기울어지도록 이루어지고, 그 결과 상기 성장 표면에 대한 법선은 양의
Figure 112016051458509-pct00019
방향을 향해서 1도보다 작은 각도로 기울어진다. 본 발명의 발명자들은 (0001) 표면으로부터 멀어지고 음의 m-방향을 향하는 0.15° 내지 0.65°만큼의 오배향 또는 양의 m-방향을 향하는 0.15° 내지 0.65°만큼의 오배향에 의한 상기 성장 표면의 기울어짐은 두꺼운 에피택시 레이어의 표면 형태의 향상 및 그에 따른 디바이스 성능의 향상을 가져온다는 것을 알아냈다. 이렇게 해서, 본 발명의 실시예들은 (0001) 표면에 대해서 0.15°보다 크고 1°보다 작은 각도로 기울어진 성장 표면을 제공한다. 당업자는 많은 변형, 개량 및 대안을 인식할 수 있을 것이다.
도 2b는 본 발명의 일 실시예에 의한 미스컷 각을 도시하는 개략도이다. 실선 화살표는 a-면과 관련되고 파선 화살표는 m-면과 관련된다. 이 도면에서, c-축은 도면의 평면에 대해 법선 방향이다. 본 발명의 실시예들에 의하면, GaN 웨이퍼에 있어서, c-면은 웨이퍼 표면에 대해 (거의) 법선 방향이고, m-방향과 a-방향은 도 2b에 도시된 것처럼 배향된다. 도 2b에 도시된 예는 하나의 축 규정(axis convention)을 이용하지만, 웨이퍼의 평탄부에 대해서 180도 회전된 축 규정을 포함하는 다른 축 규정들이 이용될 수 있음에 유의한다. 양쪽 규정은 모두 대칭적으로 등가이다.
미스컷 타겟 방향 250은 축 규정의 각각에 있어서 좌측(평탄부에 평행)을 향한다. 미리 정해진 규격 윈도우 251이 m-방향 위에 중심을 둔 박스로서 표시될 수 있고, 또한 a-방향을 포함한다. 도시된 축 규정에 있어서, 미스컷 타겟은 [-1100]을 따라 놓인다. 웨이퍼 평탄부에 대해 180도 회전된 다른 축 규정에 있어서, 미스켓 타겟은 [1-100]을 따라 놓인다. 따라서, 양 규정에 있어서, 만약 평탄부가 바닥면 상에 있다면, 미스컷 타겟은 모두 좌측을 가리킨다.
도 2c는 본 발명의 일 실시예에 의한 미스컷 각의 벡터 속성을 도시하는 개략도이다. 도 2c에 도시된 바와 같이, 미스컷 각 R은 m- 및 a-방향의 성분에 의해 정의되는 벡터 양이다. 이 성분들은 모두 웨이퍼에 걸쳐서 독립적으로 달라질 수 있고, 서로 다른 효과를 가질 수 있다. 물리적으로, 사각형 영역 250에 의해 도시되는 것처럼, 이 벡터는 웨이퍼의 표면에 의해 정의되는 면에 투영된 결정학적(crystallographic) c-방향이라고 볼 수 있다.
도 2d는 본 발명의 일 실시예에 의한 미스컷 각에 대한 다른 규격을 도시하는 개략도이다. 도 2d에서, 미스컷 규격 260은, m-면 및 a-면 성분들에 대한 미스컷 각에 의해 규정되기 보다는, 영역 260에 의해 도시된 것처럼 미스컷 각의 크기 |R| 및 방향 θ에 의해 규정될 수 있다.
도 3a는 기판 오배향이 0.15°보다 작은 경우의 에피택시 표면의 노마스키 현미경 사진(Nomarski micrograph)이다. 도 3b는 기판 오배향이 0.65°보다 큰 경우의 에피택시 표면의 노마스키 현미경 사진이다. 도 3a에 도시된 바와 같이, 0.15°보다 작은 오배향을 갖는 기판 상에 성장된 에피택시 레이어의 표면 형태는, 측방향 치수가 수십 내지 수백 마이크론 정도이고 높이가 몇 마이크론에 이르는 큰 육각형 둔덕을 갖는 것을 특징으로 한다. 본 발명의 발명자들에 의하면, 에피택시 레이어의 두께가 증가함에 따라 상기 둔덕의 측방향 치수가 증가한다. 도 3b를 참조하면, 0.65°보다 큰 오배향을 갖는 기판상에 성장된 에피택시 레이어의 표면 형태는, 이랑을 갖는(ridged) 또는 피시스케일(fish-scale) 표면이라고도 불릴 수 있는, 측방향 및 종방향 치수가 수 마이크론에 이르는 스캘롭(scallop) 모양의 표면을 갖는 것을 특징으로 한다. 이와 같은 본 발명의 영역에 포함되는 범위 밖의 기판 오배향 값들에 있어서, 이들 기판상에서 성장되는 에피택시 레이어를 이용하여 제조하는 디바이스들은 고전력 체재에서 동작하는 동안 바람직하지 않은 수준의 디바이스 누설(leakage)을 나타낸다.
도 4a에 더 상세히 도시된 바와 같이, 본 발명의 발명자들은 기판 오배향, 표면 형태, 및 고전력 디바이스 성능 사이에 강한 상관 관계가 있다는 것을 알아냈다. m-방향으로부터의 ~0.4° 내지 0.5°의 기판 오배향에 대해서, 양호한 표면 형태가 나타나고 향상된 고전력 동작 특성을 갖는 디바이스가 생산된다.
도 4a는 직교 방향(즉,
Figure 112016062984910-pct00020
및
Figure 112016062984910-pct00021
방향)에 있어서의 기판 오배향에 대해서 매핑된 다양한 에피택시 성장 레이어들의 표면 형태를 나타내는 그래프이다. 세로축은 a-방향을 향한(
Figure 112016062984910-pct00022
방향을 향한) 미스컷 각을 도(°)로 나타낸다. 가로축은 m-방향을 향한(
Figure 112016062984910-pct00023
방향을 향한) 미스컷 각을 나타낸다. 도 4a에 도시된 것처럼, 미스컷 각(θ)이 a-방향을 향해서는 0 미스컷 부근이고 m-방향을 향해서는 ~­0.35°- ­0.55°미스컷 일 때 에피택시 레이어에 있어서의 양호한 형태(속이 찬 검은 원들)가 나타난다. 특정 실시예에서는, m-방향을 향한 ­0.5° 내지 ­0.4° 사이의 미스컷 각이 이용된다.
a-방향을 향한 실질적으로 0도의 기판의 미스컷 각을 유지하면 양호한 표면 형태를 얻을 수 있다는 점에 유의한다. 도 4a를 참조하면, 양호한 표면 형태는 a-방향에 대한 오배향 및 m-방향에 대한 오배향을 조정함으로써 얻어질 수 있다는 점을 알 수 있다. a-방향=­0.13° 및 m-방향=­0.33°에 대한 좋지 못한 표면 형태(데이터 포인트 421), 및 a-방향을 향한 ­0.13°만큼의 그리고 m-방향=­0.43°의 미스컷에 대해 얻어지는 양호한 표면 형태(데이터 포인트 423)에 의해 알 수 있는 바와 같이, m-방향에서의 미스컷 각의 절대값의 증가에 의해 양호한 표면 형태가 발생하게 된다. 이렇게 해서, a-방향에 대한 미스컷 각에 있어서의 편차는 m-방향에 대한 미스컷 각에 있어서의 편차에 의해 보상될 수 있다. 당업자는 많은 변형, 개량 및 대안을 인식할 수 있을 것이다.
도 4a를 참조하면, 14개의 GaN 기판상에서 측정된 5개의 포인트를 나타내는 70개의 데이터 포인트가 도시된다. 각 기판상의 5개의 포인트와 관련하여 제공되는 데이터는 미스컷 정보를 포함한다. 이들 웨이퍼들에 대한 미스컷 규격은 ­0.4°의 m-방향을 향한 미스컷과 0°의 a-방향을 향한 미스컷이고, 모두 ±0.3°의 공차(tolerance)를 갖는다. 상기 5개의 포인트들은 노마스키 현미경 검사법(Nomarski micrography)을 사용하여 촬영되었고 양호(속이 찬 원들), 불량(x) 또는 경계(속이 빈 원들)로 판단되었다. 양호한 형태는 0°에 가까운 a-방향을 향한 미스컷과 ~­0.4°-­0.5°의 m-방향을 향한 미스컷에 대해서 얻어졌다. 따라서, 데이터에 의해 증명되는 바와 같이, m-방향을 향한 ­0.3°보다 작은
Figure 112016051458509-pct00024
방향에 대한 미스컷은 불량한 형태를 가져온다. 또한,
Figure 112016051458509-pct00025
방향에 대한 높은 미스컷 각(즉, ±0.6보다 큼)은 좋지 않은 형태를 가져온다.
제조 공차 및 웨이퍼에 걸친 결정 표면 배향에 있어서의 편차를 고려하면, 본 발명의 실시예들은 양호한 표면 형태(및 결과적인 높은 디바이스 수율)를 갖는 물질의 가능한 가장 큰 면적을 생성하는 타겟 미스컷 값을 이용한다. 도 4a에 도시되고 위에서 논의된 바와 같이, m-방향을 향한 더 큰 미스컷은 a-방향을 향한 미스컷에 있어서의 어느 정도의 편차를 수용할 수 있다. 도 4a를 참조하면, ­0.13°의 a-방향 미스컷은 수평 파선으로 나타내어진다. 이러한 a-방향 미스컷에 대해서, 0.35°보다 작은 m-방향 미스컷은 좋지 않은 표면 형태를 생성하는 반면, 더 큰 m-방향 미스컷은 양호한 형태를 가져온다. 이러한 방식으로, m-방향 및 a-방향 미스컷은 상기 형태에 영향을 미치도록 상호 작용하고, 더 큰 m-방향 미스컷은 a-방향 미스컷의 편차를 수용하기 위해 이용될 수 있다.
기판 규격은 이 기판에 대한 특정의 미스컷 배향을 특정할 수 있지만, 상기 기판 전체에 걸친 배향에 있어서의 편차로 인하여 상기 기판의 일부 영역은 본 발명의 실시예들에 의해 제공되는 범위 내의 오배향을 갖고 다른 영역은 본 발명의 실시예들에 의해 제공되는 범위 밖의 오배향을 갖는 것을 특징으로 할 수 있다. 다시 말해서, 기판 제조자들은 미스컷 편차에 있어서 어느 정도의 마진을 감안한다. 미스컷에 있어서의 편차는 비자연성(non-native) 기판상에 HVPE에 의해 성장된 유사 벌크(pseudo-bulk) GaN에 대해서 상대적으로 큰 경향이 있다. 따라서, 도 4a의 데이터가 나타내는 바와 같이, 웨이퍼 전체에서 표면 형태에 차이가 생기게 된다.
일 예로서, 기판 규격이 0.3°±0.3°의 m-방향을 향한 오배향에 대한 것이라면, 상기 기판의 어떤 영역들은 0 오배향을 특징으로 하는 반면 다른 영역들은 0.6°의 오배향을 특징으로 한다. 본 발명의 발명자들은, 다양한 오배향 각을 갖는 기판에 있어서, 본 명세서에 기술된 실시예들의 범위 내의 오배향 각을 갖는 영역에서는 형태가 양호하고 이는 향상된 디바이스 성능과 연관될 수 있다는 것을 알아냈다.
도 4b는 본 발명의 일 실시예에 의한, 웨이퍼 품질 데이터를 미스컷 각의 함수로서 나타내는 그래프이다. 웨이퍼 품질 데이터는 다양한 미스컷 각에서 성장된 웨이퍼들로부터 취득된 노마스키(Nomarski) 이미지에 기초하여 측정되었다. 각 포인트는 원점에서 시작해서 데이터 포인트에서 끝나는 벡터를 나타낸다. "양호" 품질을 갖는 웨이퍼는 다이아몬드 심볼로 표시되고, "불량" 품질을 갖는 웨이퍼는 사각형 심볼로 표시되며, 경계 품질을 갖는 웨이퍼는 삼각형 심볼로 표시된다. a-방향을 향하는 미스컷을 고려함으로써, 발명자들은 좋지 않은 형태가 그 크기뿐만 아니라 미스컷 각에도 관련이 있을 수 있다는 것을 알아냈다.
도 5a는 본 발명의 일 실시예에 의한, 고전압 PN 다이오드의 순방향 바이어스(forward bias) 전류-전압 특성을 나타내는 그래프이다. 도 5b는 본 발명의 일 실시예에 의한, 고전압 PN 다이오드의 역방향 바이어스(reverse bias) 전류-전압 특성을 나타내는 그래프이다. 도 5a에 도시된 것처럼, PN 다이오드는 ~3V에서 켜지고 실질적으로 선형인 I-V 특성을 갖는다. 도 5b를 참조하면, 역방향 바이어스 하에서, PN 다이오드는 전압이 항복이 일어나는 ~2,500V에 이를 때까지 실질적으로 전류를 흘리지 않는다. 이렇게 해서, 본 발명의 실시예들은 고전압 동작(예컨대, 400V보다 큼)에 적합하다.
도 6은 본 발명의 일 실시예에 의한 고전압 GaN PN 다이오드의 역방향 바이어스 전류-전압 특성(실선)을, 종래의 기판을 이용하여 제조된 GaN PN 다이오드와 비교해서 도시하는 그래프이고, 상기 종래의 기판은 본 발명의 실시예들에 의한 사용에 적합한 범위 밖의 오배향 각(θ)으로 절단된 기판을 포함할 수 있다.
도 6에 도시된 것처럼, 역방향 바이어스 하에서, ~700V의 전압에 이르기까지는 역방향 누설 전류(reverse leakage current)가 실질적으로 같다. 700V를 넘는 역방향 바이어스 전압에서, 본 발명의 실시예들에 의하여 제조된 고전압 PN 다이오드는 전압에 따른 역방향 누설 전류의 실질적으로 선형적인 증가를 유지한다(로그 스케일로 표시됨). 이렇게 해서, 예컨대, >600V, >1200V, 또는 >1700V 등의 고전압에서 동작하는, 예를 들면, PN 다이오드, 쇼트키 다이오드, 수직형 JFETs, HEMTs, 집적 FETs 및 다이오드, 통합된 PN/쇼트키 다이오드 등의 디바이스에 있어서, 미리 정해진 오배향 각을 갖는 기판의 사용은, 특히, 고전압 체재에서, 향상된 성능을 제공한다.
본 발명의 실시예들은 고전력 체재에서의 애플리케이션에 특히 적합하다. 몇 가지 LED 및 레이저 동작, 그리고, 다른 순방향 바이어스 동작과 연관있는 저전력 체재에서는, 본 발명의 실시예들에 의해 제공되는 미리 정해진 범위 내에서 미스컷되지 않은 기판의 영향이 검출가능하지 않은데, 도 6에 도시된 것처럼, 일부 구현예에서는 적절한 미스컷 각에 좌우되는 효과들은 고전력 체재에 들어갈 때까지 관찰가능하지 않기 때문이다. 이렇게 해서, 본 발명의 실시예들은 고전력 체재(예컨대, >200V)에서 동작되는 두꺼운 에피택시 레이어(예컨대, 드리프트 레이어>3㎛ 두께)를 이용하는 디바이스 애플리케이션에 적합하다. 종래의 GaN 디바이스는 저전력 체재(예컨대, 200V 미만)에서 동작하기 때문에, 통상의 동작 중에는 기판의 적합한 오배향의 영향이 관찰되지 않았다. 반면, 본 발명의 발명자들은 고전력 체재에서 동작하는 동안 종래의 배향에 맞춰진 기판이 나타내는 문제의 범위를 인식하였다. 따라서, 본 발명의 실시예들은 특히 하나 또는 그 이상의 에피택시 레이어, 예를 들면, 수직형 PN GaN 다이오드의 드리프트 레이어가 낮은 도핑 및 높은 두께를 특징으로 하는 디바이스에 적용가능하다. 따라서, 본 발명의 실시예들은 특히 두께가 5㎛를 넘는 에피택시 레이어를 포함하는 디바이스에 적합하다.
도 7은 본 발명의 일 실시예에 의한 전자 디바이스를 제조하는 방법을 도시하는 단순화된 흐름도이다. 도 7을 참조하면, 상기 방법은 육방정(hexagonal crystal) 구조를 갖고
Figure 112016051458509-pct00026
방향으로부터의 오배향이 0.15° 내지 0.65°인 성장 표면에 대한 법선을 갖는 III-V 기판을 제공하는 단계(710)를 포함한다. 특정 실시예에서 상기 III-V 기판은 n-타입 GaN 기판이다. 일 실시예에서, 상기 성장 표면에 대한 법선은, 예를 들면, 0.4° 내지 0.5°의 범위에서, 음의
Figure 112016051458509-pct00027
방향을 향해 오배향된다. 특정 실시예에서, 상기 성장 표면에 대한 법선은
Figure 112016051458509-pct00028
방향을 향한 실질적으로 0도의 오배향을 특징으로 한다. 다른 실시예에서, 오배향은
Figure 112016051458509-pct00029
방향 및
Figure 112016051458509-pct00030
방향을 향한/그로부터 멀어지는 성분들을 갖는다.
상기 방법은 또한 상기 III-V 기판에 연결되는 제1 에피택시 레이어를 성장시키는 단계(712) 및 상기 제1 에피택시 레이어에 연결되는 제2 에피택시 레이어를 성장시키는 단계(714)를 포함한다. 몇몇 디바이스에서, 상기 방법은 상기 제2 에피택시 레이어에 측방향으로 배치되는 분리(isolation) 영역을 형성하는 단계를 포함한다. 몇몇 고전력 디바이스 애플리케이션에서, 상기 제1 에피택시 레이어는 3㎛ 이상의 두께를 갖는 n-타입 GaN 에피택시 레이어를 포함하고, 상기 제2 에피택시 레이어는 p-타입 GaN 에피택시 레이어를 포함한다. 몇몇 구현예에서, 상기 방법은 또한 상기 제2 에피택시 레이어와 제2 컨택 사이에 배치된 제3 에피택시 레이어를 형성하는 단계를 포함한다. 상기 제3 에피택시 레이어의 도핑 농도는 상기 제2 에피택시 레이어의 도핑 농도보다 높다.
또한, 상기 방법은 상기 기판과 전기적으로 접촉하는 제1 컨택을 형성하는 단계(716) 및 상기 제2 에피택시 레이어와 전기적으로 접촉하는 제2 컨택을 형성하는 단계(718)를 포함한다. 예시적인 디바이스에서, 본 명세서에 기술된 기술을 이용하여 PN 다이오드가 제조될 수 있고, 이 경우 상기 제1 컨택은 상기 PN 다이오드의 캐소드, 상기 제2 컨택은 상기 PN 다이오드의 애노드가 된다. 상기 전자 디바이스는 또한 쇼트키 다이오드일 수 있다.
도 7에 도시된 구체적인 단계들은 본 발명의 일 실시예에 의한 전자 디바이스를 제조하는 특정 방법을 제공한다. 다른 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 다른 실시예들은 위에서 설명된 단계들을 다른 순서로 수행할 수도 있다. 또한, 도 7에 도시된 개별 단계는 그에 적합한 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라서는 추가적인 단계들이 부가되거나 단계들이 삭제될 수도 있다. 당업자는 많은 변형, 개량 및 대안을 인식할 수 있을 것이다.
본 명세서에 기술된 예들 및 실시 형태들은 예시적인 목적을 위한 것일 뿐이고, 그에 관한 다양한 개량 및 변경은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자들에 의해 도출될 수 있으며 본 출원의 사상 및 영역과 첨부된 청구범위 내에 포함된다.

Claims (35)

  1. 전자 디바이스에 있어서,
    육방정(hexagonal crystal) 구조를 갖고,
    Figure 112020124045293-pct00031
    방향으로부터
    Figure 112020124045293-pct00055
    방향을 향해서 -0.3° 내지 -0.6° 사이의 각도 및
    Figure 112020124045293-pct00068
    방향을 향해서 -0.1° 내지 -0.2° 사이의 각도의 오배향을 특징으로 하는 성장 표면에 대한 법선을 갖는 III-V 기판;
    상기 III-V 기판에 연결된 제1 에피택시 레이어;
    상기 제1 에피택시 레이어에 연결된 제2 에피택시 레이어;
    상기 III-V 기판과 전기적으로 접촉하는 제1 컨택; 및
    상기 제2 에피택시 레이어와 전기적으로 접촉하는 제2 컨택
    을 포함하는 전자 디바이스.
  2. 제1항에 있어서,
    상기 제2 에피택시 레이어 내로 연장되고, 상기 제1 에피택시 레이어에서 측방향 표면을 정의하고 상기 제2 에피택시 레이어에서 측벽 표면을 정의하는 하나 또는 그 이상의 오목한 영역을 더 포함하되,
    도핑된 영역이 상기 측방향 표면과 상기 측벽 표면으로 연장되는,
    전자 디바이스.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 III-V 기판은 n-타입 GaN 기판을 포함하는,
    전자 디바이스.
  7. 제1항에 있어서,
    상기 제1 에피택시 레이어는 n-타입 GaN 에피택시 레이어를 포함하고, 상기 제2 에피택시 레이어는 p-타입 GaN 에피택시 레이어를 포함하는,
    전자 디바이스.
  8. 제1항에 있어서,
    상기 전자 디바이스는 PN 다이오드를 포함하고, 상기 제1 컨택은 캐소드를 포함하고, 상기 제2 컨택은 애노드를 포함하는,
    전자 디바이스.
  9. 제1항에 있어서,
    상기 제2 에피택시 레이어에 측방향으로 배치된 분리(isolation) 영역
    을 더 포함하는, 전자 디바이스.
  10. 제1항에 있어서,
    상기 제2 에피택시 레이어와 상기 제2 컨택 사이에 배치된 제3 에피택시 레이어를 더 포함하고,
    상기 제3 에피택시 레이어의 도핑 농도는 상기 제2 에피택시 레이어의 도핑 농도보다 높은, 전자 디바이스.
  11. 전자 디바이스를 제조하는 방법에 있어서,
    육방정(hexagonal crystal) 구조를 갖고,
    Figure 112020124045293-pct00036
    방향으로부터
    Figure 112020124045293-pct00069
    방향을 향해서 -0.3° 내지 -0.6° 사이의 각도 및
    Figure 112020124045293-pct00070
    방향을 향해서 -0.1° 내지 -0.2° 사이의 각도의 오배향을 특징으로 하는 성장 표면에 대한 법선을 갖는 III-V 기판을 제공하는 단계;
    상기 III-V 기판에 연결되는 제1 에피택시 레이어를 성장시키는 단계;
    상기 제1 에피택시 레이어에 연결되는 제2 에피택시 레이어를 성장시키는 단계;
    상기 III-V 기판과 전기적으로 접촉하는 제1 컨택을 형성하는 단계; 및
    상기 제2 에피택시 레이어와 전기적으로 접촉하는 제2 컨택을 형성하는 단계
    를 포함하는 전자 디바이스 제조 방법.
  12. 제11항에 있어서,
    상기 제2 에피택시 레이어 내로 연장되고, 상기 제1 에피택시 레이어에서 측방향 표면을 정의하고 상기 제2 에피택시 레이어에서 측벽 표면을 정의하는 하나 또는 그 이상의 오목한 영역을 형성하는 단계를 더 포함하되,
    도핑된 영역이 상기 측방향 표면과 상기 측벽 표면으로 연장되는,
    전자 디바이스 제조 방법.
  13. 삭제
  14. 삭제
  15. 제11항에 있어서,
    상기 III-V 기판은 n-타입 GaN 기판을 포함하는,
    전자 디바이스 제조 방법.
  16. 제11항에 있어서,
    상기 제1 에피택시 레이어는 3㎛ 이상의 두께를 갖는 n-타입 GaN 에피택시 레이어를 포함하고, 상기 제2 에피택시 레이어는 p-타입 GaN 에피택시 레이어를 포함하는,
    전자 디바이스 제조 방법.
  17. 제16항에 있어서,
    상기 n-타입 GaN 에피택시 레이어는 5㎛ 이상의 두께를 갖는,
    전자 디바이스 제조 방법.
  18. 제11항에 있어서,
    상기 전자 디바이스는 PN 다이오드를 포함하고, 상기 제1 컨택은 캐소드를 포함하고, 상기 제2 컨택은 애노드를 포함하는,
    전자 디바이스 제조 방법.
  19. 제11항에 있어서,
    상기 제2 에피택시 레이어에 측방향으로 배치된 분리 영역을 형성하는 단계
    를 더 포함하는, 전자 디바이스 제조 방법.
  20. 제11항에 있어서,
    상기 제2 에피택시 레이어와 상기 제2 컨택 사이에 배치되는 제3 에피택시 레이어를 형성하는 단계를 더 포함하고,
    상기 제3 에피택시 레이어의 도핑 농도는 상기 제2 에피택시 레이어의 도핑 농도보다 높은, 전자 디바이스 제조 방법.
  21. 전계 효과 트랜지스터에 있어서,
    육방정(hexagonal crystal) 구조를 갖고,
    Figure 112020124045293-pct00061
    방향으로부터
    Figure 112020124045293-pct00071
    방향을 향해서 -0.3° 내지 -0.6° 사이의 각도 및
    Figure 112020124045293-pct00072
    방향을 향해서 -0.1° 내지 -0.2° 사이의 각도의 오배향을 특징으로 하는 성장 표면에 대한 법선을 갖는 III-V 기판;
    상기 III-V 기판에 연결된 제1 에피택시 레이어;
    상기 제1 에피택시 레이어에 연결된 제2 에피택시 레이어;
    상기 III-V 기판과 전기적으로 접촉하는 드레인 컨택;
    상기 제1 에피택시 레이어와 전기적으로 접촉하는 소스 컨택; 및
    상기 제2 에피택시 레이어와 전기적으로 접촉하는 게이트 컨택
    을 포함하는 전계 효과 트랜지스터.
  22. 제21항에 있어서,
    상기 제2 에피택시 레이어 내로 연장되고, 상기 제1 에피택시 레이어에서 측방향 표면을 정의하고 상기 제2 에피택시 레이어에서 측벽 표면을 정의하는 하나 또는 그 이상의 오목한 영역을 더 포함하되,
    도핑된 영역이 상기 측방향 표면과 상기 측벽 표면으로 연장되는,
    전계 효과 트랜지스터.
  23. 제21항에 있어서,
    상기 III-V 기판은 n-타입 GaN 기판을 포함하고, 상기 제1 에피택시 레이어는 n-타입 GaN 에피택시 레이어를 포함하며, 상기 제2 에피택시 레이어는 p-타입 GaN 에피택시 레이어를 포함하는,
    전계 효과 트랜지스터.
  24. 제21항에 있어서,
    상기 제2 에피택시 레이어에 측방향으로 배치되고 상기 제1 에피택시 레이어에 연결되는 분리 영역
    을 더 포함하는, 전계 효과 트랜지스터.
  25. 제21항에 있어서,
    상기 제2 에피택시 레이어와 상기 게이트 컨택 사이에 배치된 제3 에피택시 레이어를 더 포함하고,
    상기 제3 에피택시 레이어의 도핑 농도는 상기 제2 에피택시 레이어의 도핑 농도보다 높은, 전계 효과 트랜지스터.
  26. 제21항에 있어서,
    상기 제1 에피택시 레이어는 5㎛ 이상의 두께를 갖는,
    전계 효과 트랜지스터.
  27. 제21항에 있어서,
    상기 제1 에피택시 레이어의 도펀트 농도는 상기 제1 에피택시 레이어의 두께의 함수로서 달라지는, 전계 효과 트랜지스터.
  28. 제21항에 있어서,
    상기 제2 에피택시 레이어의 도펀트 농도는 상기 제2 에피택시 레이어의 두께의 함수로서 달라지는, 전계 효과 트랜지스터.
  29. 전계 효과 트랜지스터를 제조하는 방법에 있어서,
    육방정(hexagonal crystal) 구조를 갖고,
    Figure 112020124045293-pct00065
    방향으로부터
    Figure 112020124045293-pct00066
    방향을 향하여 -0.3° 내지 -0.6° 사이의 각도 및
    Figure 112020124045293-pct00067
    방향을 향하여 -0.1° 내지 -0.2° 사이의 각도의 오배향을 특징으로 하는 성장 표면에 대한 법선을 갖는 III-V 기판을 제공하는 단계;
    상기 III-V 기판에 연결되는 제1 에피택시 레이어를 성장시키는 단계;
    상기 제1 에피택시 레이어에 연결되는 제2 에피택시 레이어를 성장시키는 단계;
    상기 III-V 기판과 전기적으로 접촉하는 드레인 컨택을 형성하는 단계;
    상기 제1 에피택시 레이어와 전기적으로 접촉하는 소스 컨택을 형성하느 단계; 및
    상기 제2 에피택시 레이어와 전기적으로 접촉하는 게이트 컨택을 형성하는 단계
    를 포함하는 전계 효과 트랜지스터 제조 방법.
  30. 제29항에 있어서,
    상기 제2 에피택시 레이어 내로 연장되고, 상기 제1 에피택시 레이어에서 측방향 표면을 정의하고 상기 제2 에피택시 레이어에서 측벽 표면을 정의하는 하나 또는 그 이상의 오목한 영역을 형성하는 단계를 더 포함하되,
    도핑된 영역이 상기 측방향 표면과 상기 측벽 표면으로 연장되는,
    전계 효과 트랜지스터 제조 방법.
  31. 제29항에 있어서,
    상기 III-V 기판은 n-타입 GaN 기판을 포함하고, 상기 제1 에피택시 레이어는 3㎛ 이상의 두께를 갖는 n-타입 GaN 에피택시 레이어를 포함하며, 상기 제2 에피택시 레이어는 p-타입 GaN 에피택시 레이어를 포함하는,
    전계 효과 트랜지스터 제조 방법.
  32. 제31항에 있어서,
    상기 n-타입 GaN 에피택시 레이어는 5㎛ 이상의 두께를 갖는,
    전계 효과 트랜지스터 제조 방법.
  33. 제29항에 있어서,
    상기 제2 에피택시 레이어에 측방향으로 배치된 분리 영역을 형성하는 단계
    를 더 포함하는 전계 효과 트랜지스터 제조 방법.
  34. 제29항에 있어서,
    상기 제2 에피택시 레이어와 상기 게이트 컨택 사이에 배치되는 제3 에피택시 레이어를 형성하는 단계를 더 포함하고,
    상기 제3 에피택시 레이어의 도핑 농도는 상기 제2 에피택시 레이어의 도핑 농도보다 높은,
    전계 효과 트랜지스터 제조 방법.
  35. 제29항에 있어서,
    상기 제1 에피택시 레이어 또는 제2 에피택시 레이어의 도펀트 농도는 두께의 함수로서 달라지는,
    전계 효과 트랜지스터 제조 방법.
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