JP2010245234A - 半導体素子およびその製造方法 - Google Patents

Abstract

【課題】 より高いレベルの、耐圧性能および低いオン抵抗（低いオン電圧）を実現し、大電流を流すことができる半導体素子およびその製造方法を提供する。
【解決手段】 導電性ＧａＮ基板１と、半導体層２と、半導体層上に位置するショットー電極１１と、バック電極１２と、ショットキー電極に接続して半導体層上に延在する２次元電子ガス形成層と、２次元電子ガス形成層と、導電性ＧａＮ基板またはバック電極とを電気的に接続する導電部５とを備え、電流パス形成部は、ショットキー電極とバック電極間への電圧印加によって、横方向に２次元電子ガスを形成することを特徴とする。
【選択図】 図１

Description

本発明は、優れた耐圧性と、低いオン電圧とを実現することができる半導体素子、およびその製造方法に関するものである。

大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。横型ショットキーダイオードにおいて、バリアハイトが高い金属（電極）と低い金属（電極）とを組み合わせて、上記の特性を確保する提案がなされている（特許文献１）。この提案によれば、逆方向バイアス電圧時には、バリアハイトが高い電極から空乏層を広げて耐圧性を向上させ、順方向バイアス電圧時にはバリアハイトが低い電極から電流を流し始めることで低いオン抵抗を実現する。 また、大電流の半導体素子において重視されるリーク電流を減らしながら、低いオン抵抗を実現する構造も提案されている（特許文献２）。この提案によれば、横型ショットキーダイオードにおいて、ＧａＮ層と、よりバンドギャップが大きいＡｌＧａＮ層とを積層し、ＧａＮ層に間隔を隔ててオーミック電極とショットキー電極とを形成する。これによって、ＧａＮ層の表面準位は低減してリーク電流が減り、かつＧａＮとＡｌＧａＮとの間に生成する２次元電子ガスによって低いオン抵抗を実現することができる。
また、縦型ショットキーダイオードのパンチスルーの発生防止と、低いオン抵抗とを両立させるために、電流経路を層の中央部に絞って、その電流経路とヘテロ界面の２次元反転層とを接続する構造の提案がなされている（特許文献３）。この提案では、オン抵抗の低減のために、縦方向に延びる格子欠陥密度の高い導電層を２次元反転層に連続させている。

特開２００４−３１８９６号公報 特開２００６−２７９０３２号公報 特開２００８−１７７３６８号公報

バリアハイトが異なる二種類の金属を用いる方法では、構造が複雑になり、しかもオン電圧を十分下げることができない。また、バンドギャップが大きい半導体層で、本体の半導体層を覆う構成では、リーク電流を抑制しながらオン電圧をゼロにすることはできるが、横型なので、大電流を流すことはできない。また、パンチスルーを防止しながら低いオン抵抗を実現する方法は、構造が複雑となり、かつオン抵抗の低減は電流経路の絞り込みなどにより、十分ではない。

本発明は、より高いレベルの、耐圧性能および低いオン抵抗（低いオン電圧）を実現し、大電流を流すことができる半導体素子およびその製造方法を提供することを目的とする。

本発明の半導体素子は、導電性基板と、導電性基板上に位置する半導体層と、半導体層上に位置する第１電極と、導電性基板の裏面に位置し、第１電極と対をなす第２電極と、第１電極に接続して半導体層上に延在する電流パス形成部と、電流パス形成部と、導電性基板または第２電極とを電気的に接続する導電部とを備える。そして、電流パス形成部は、第１電極と第２電極間への電圧印加によって、半導体層とで又は単独で、横方向に電流パスを形成することを特徴とする。

上記の構成によれば、主電流路として機能する半導体層に並行して、横方向電流パスと、縦型電流路である導電部とが組み合わされたバイパスが形成される。このバイパスの電流パス形成部の具体的構成内容によって決まるオン電圧をゼロまたはゼロに近くすることは容易である。この結果、半導体素子トータルのオン電圧をやはりゼロまたはゼロに非常に近くすることができる。順方向電圧がショットキー電極のバリアハイトを超えると、順方向電圧を高くするにつれて、半導体層（ドリフト層）に多くの電流が流れ、電流経路は、主電流路を半導体層とする電流と、バイパスの電流との和になる。この結果、縦向きに大電流を流すことができ、かつ低いオン抵抗を実現できる。また、逆方向電圧の印加の場合は、空乏層が第１電極の端部から電流パス形成部の側に（横方向に）広がるため、高い耐圧性能を得ることができる。
ここで、電流パス形成部としては、ＭＯＳにおける反転層、ｐｎ接合の電界効果によるスイッチング部、２次元電子ガス形成層、などを挙げることができる。また、延在するとは、一次元的な広がりだけでなく二次元的な広がりも含むことを意図している。

上記の電流パス形成部を、バンドギャップが異なる半導体が１ペアまたは多ペア積層した１つまたは複数のヘテロ界面を含む２次元電子ガス形成層とすることができる。これによって、２次元電子ガスと、縦型電流路である導電部とが組み合わされたバイパスが形成される。このバイパスの２次元電子ガスのオン電圧はゼロにすることができるので、半導体素子トータルのオン電圧をやはりゼロにすることができる。また、複数のヘテロ界面を含む構成にした場合には、バイパスの横方向電流路の電流容量を拡大することができ、オン抵抗をより一層低減することができる。一方、逆方向電圧の印加の場合は、２次元電子ガスが枯渇するようにすれば、空乏層が第１電極の端部から２次元電子ガス形成層の側に（横方向に）広がるため、高い耐圧性能を得ることができる。

第１電極の周囲において、２次元電子ガス形成層の半導体層側の所定厚み部分を、該半導体層と逆の導電型とすることができる。これによって、ガードリングを配置することになり、サージ耐圧性能を向上することができる。

半導体層における第１電極に接して取り囲む領域を、当該半導体層と逆の導電型とすることができる。これによって、半導体層の縦方向ダイオードをｐｎダイオードにすることができ、これによってサージ耐圧性能をさらに向上させることができる。

上記の導電部を、金属層か、または高欠陥密度の欠陥集中領域とすることができる。これによって、オン電圧を確実にゼロにしながら、またオン抵抗も低くすることができる。欠陥集中領域をバイパス電流経路の一部に用いることで、低欠陥密度の領域と、高欠陥密度の領域とが混在する基板を有効活用することができる。たとえば、半導体本来の性能を得ることを目標に低い欠陥密度の領域を形成する場合、欠陥密度の高い欠陥集中領域を周期的に設ける。このような半導体基板上にエピタキシャル層（半導体層、２次元電子ガス形成層）を形成すると、半導体基板の欠陥分布は、エピタキシャル層（半導体層、２次元電子ガス形成層）に引き継がれる。エピタキシャル層に引き継がれ欠陥集中領域を、上記導電部として活用することができる。
なお、欠陥は格子欠陥を意味し、転位である場合が多いが、転位以外の他の格子欠陥であってもよい。

半導体層が、２ｅ１６ｃｍ^−３以下のキャリア濃度を有するようにできる。キャリア濃度２ｅ１６ｃｍ^−３以下は、たとえば窒化物半導体の代表例ＧａＮにおいては、相当、高品質の高い純度とみることができる。高純度の半導体を能動層に用いることで、優れた耐圧性能を得ることができる。キャリア濃度２ｅ１６ｃｍ^−３以下は、アクセプター濃度とドナー濃度とを相殺したあとの濃度である。アクセプター濃度およびドナー濃度が両方とも高くて、差し引きした結果、上記のキャリア濃度になることは希であり、通常はアクセプター濃度およびドナー濃度が両方とも低いのが普通である。たとえば、ドナー濃度２ｅ１６ｃｍ^−３以下で、アクセプター濃度２ｅ１５ｃｍ^−３以下である場合が普通であり、またドナー濃度、アクセプター濃度共に低いほうが、品質管理上から好ましい。

上記の第１電極をショットキー電極とすることができる。これによって高速動作を実現することができる。

上記の導電性基板を、欠陥密度が所定値以下の低欠陥密度領域と、該低欠陥密度領域より欠陥密度が高い欠陥集中領域とが、入り組んでいるものとし、半導体層は導電性基板上に、また２次元電子ガス形成層は半導体層上に、それぞれエピタキシャル成長して欠陥分布を引き継いでおり、導電部を、導電性基板における欠陥集中部と、半導体層および２次元電子ガス形成層における引き継いで形成された欠陥集中部とで形成することができる。これによって、所定の方法で製造され、欠陥集中部と、低欠陥密度領域とが入り組んだ基板を利用して、欠陥集中部をバイパス電流路の縦方向導電部に用いることができる。

１チップの半導体素子であって、該１チップ内において、第１電極と、半導体層と、２次元電子ガス形成層と、欠陥集中部とを含む領域を１単位とする単位素子が、複数、縦横に位置し、導電性基板には、欠陥集中領域が縦横に一定ピッチで格子状に配置されて、上記の単位素子をそれぞれの格子の内に位置させており、第１電極および半導体層は、導電性基板に共通する格子状の欠陥集中領域の内の低欠陥密度領域に形成され、２次元電子ガス形成層は、半導体層上で第１電極と欠陥集中部とにわたって形成されている構造をとることができる。これによって、たとえばチップの面積一定として、分割数を増せば（単位素子サイズを小さくすれば）、半導体層（ドリフト層）の面積の、２次元電子ガスおよび導電部の面積に対する割合が減少して電気抵抗が増すが、各電極の周囲の長さの積算の長さは長くなるので、それと比例して電極の周囲に形成される２次元電子ガス形成層の全長は長くなり、その電気抵抗は減少する。この結果、オン抵抗を最小にする最適の分割数が存在すると考えられる。

本発明の半導体素子の製造方法は、導電性基板上に形成されたエピタキシャル半導体層を備える半導体素子を製造する。この方法は、導電性基板上に半導体層を形成する工程と、導電性基板の裏面にバック電極を形成する工程と、半導体層上に、トップ電極を形成する工程と、半導体層上に前記トップ電極と接続して、バンドギャップが異なる半導体が積層したヘテロ界面を含む２次元電子ガス形成層を形成する工程と、トップ電極および２次元電子ガス形成層をマスクして、該２次元電子ガス形成層および該２次元電子ガス形成層の下層をエッチングして、導電性基板又はバック電極を露出させる工程と、エッチングにより露出した、２次元電子ガス形成層および該２次元電子ガス形成層の下層に、金属導電層を形成し、２次元電子ガス形成層と、導電性基板またはバック電極とを電気的に接続することを特徴とする。

上記の方法により、主電流経路となる半導体層に並行して、２次元電子ガス形成層と、金属導電層とで、低電圧で作動するバイパス電流路を形成することができる。２次元電子ガス形成層は、ゼロ電圧で２次元電子ガスを形成することが可能なので、オン電圧をゼロとすることができる。また、上記のバイパスは、オン抵抗を低下させる上でも有効である。

本発明の別の半導体素子の製造方法は、導電性基板上に形成されたエピタキシャル半導体層を備える半導体素子を製造する。この製造法は、導電性基板として、欠陥密度が所定値以下の低欠陥密度領域と、該低欠陥密度領域より欠陥密度が高い欠陥集中領域とが、入り組んで形成されている半導体基板を準備する工程を備える。そして、導電性基板上に、該導電性基板の欠陥分布を引き継ぎながら、高密度欠陥引継ぎ領域を含む半導体層をエピタキシャル成長する工程と、半導体層の低欠陥密度領域上に、トップ電極を形成する工程と、半導体層上に、トップ電極と高密度欠陥引き継ぎ領域との間を接続して、バンドギャップが異なる半導体が１ペア又は多ペア積層した１つ又は複数のヘテロ界面を含む２次元電子ガス形成層を、半導体層の欠陥密度分布を引き継ぎながらエピタキシャル成長する工程とを備えることを特徴とする。

上記の方法によれば、すべての領域が低い欠陥密度である基板を用いなくてもよく、低い欠陥密度の領域と欠陥集中領域とが混在した基板を用いることができる。このような基板は製造が容易であり、しかもこの導電性基板の低い欠陥密度の領域は、他の欠陥密度が比較的低い基板における欠陥密度よりも、条件を適切に設定することで、より低くすることができる。このため、容易に耐圧性能において優れた素子を得ることができる。これによって、実用化が可能な、大電流用、低いオン抵抗、オン電圧ゼロのパワー半導体素子を得ることができる。

欠陥集中領域および高密度欠陥引継ぎ領域に、導電性基板と同じ導電型の不純物を導入する工程をさらに備えることができる。これによって、電気抵抗が低い、高欠陥密度の導電部を得ることができる。

１チップの半導体素子の製造方法であって、該１チップ内において、トップ電極と、半導体層と、２次元電子ガス形成層と、欠陥集中部とを含む領域を１単位とする単位素子が、複数、縦横に位置するように、欠陥集中領域が縦横に一定ピッチで格子状に配置されて、格子状欠陥集中領域に囲まれる内に上記の単位素子を位置させるような、導電性基板を準備し、半導体層を前記導電性基板上に、該導電性基板をエピタキシャル成長させ、次いで、半導体層上に２次元電子ガス形成層をエピタキシャル成長させ、単位素子の各々にトップ電極を形成することができる。これによって、欠陥集中領域をもつ基板を活用して、オン抵抗を非常に低くしたチップを製造することができる。

本発明によれば、より高いレベルの、耐圧性能および低いオン抵抗（低いオン電圧）を実現し、大電流を流すことができるパワー半導体素子等を得ることができる。

本発明の実施の形態１における半導体素子を示す断面図である。 図１の半導体素子の製造方法の概要を示す図である。 導電性基板の一例を示す平面図である。 本発明の実施の形態２における半導体素子を示す断面図である。 本発明の実施の形態３における半導体素子（チップ）を示す平面図である。 本発明の実施の形態４における半導体素子を示す断面図である。 本発明の実施の形態５における半導体素子を示す断面図である。 本発明の実施の形態６における半導体素子を示す断面図である。 本発明の実施の形態７における半導体素子を示す断面図である。 実施例の計算機シミュレーションにおける欠陥集中領域による区分けにしたがって分割した単位素子を例示する図である。 電極および２次元電子ガス形成層の長さと、電気抵抗との関係を示す図である。 １辺の長さ一定のチップが、特定の分割をされたときのＩ−Ｖ特性を示し、（ａ）は１０００μｍ単位素子１個の場合、（ｂ）は３００μｍ単位素子９個の場合、（ｃ）は１００μｍ単位素子４９個の場合、の図である。

（実施の形態１）
図１は、本発明の実施の形態１における半導体素子またはデバイス１０を示す図である。このデバイス１０では、導電性基板として、導電性ＧａＮ基板１を用いている。導電性ＧａＮ基板１の上に、能動層またはドリフト層となるｎ⁻ＧａＮ層２がエピタキシャル成長している。能動層２の上には第１電極またはトップ電極がショットキー接合されたショットキー電極１１が設けられている。能動層２の上に、ショットキー電極１１の周縁部の下も含むように、電流パス形成層である２次元電子ガス形成層３がエピタキシャル成長している。２次元電子ガス形成層３は、ノンドープのｉ−ＧａＮ層３ｂと、それよりバンドギャップが大きいＡｌＧａＮ層３ａとで形成されている。導電性ＧａＮ基板１の周囲は欠陥集中領域５ｂであり、その上に欠陥分布を引き継いだ、能動層の高欠陥密度領域５ａが位置している。エピタキシャル成長では、下地層の欠陥分布を引き継ぐことは周知である。高欠陥密度の能動層５ａは、高欠陥密度により電子導電性が高いが、より確実に電子導電性を高めるために、ｎ型不純物を導入してもよい。不純物は一般に欠陥密度の高い領域に集まりやすい。導電性ＧａＮ基板１の裏面には、ショットキー電極１１と対をなすオーミック接合のバック電極（第２電極）１２が設けられる。

能動層２上にエピタキシャル成長した２次元電子ガス形成層３は、周縁部において下地の能動層の高欠陥密度領域５ａを引き継ぐ。この２次元電子ガス形成層３における高欠陥密度の周縁部５ａも同じ記号で表示する。２次元電子ガス形成層３は、第１電極（ショットキー電極）１１と、周縁部５ａとを電気的に接続する。その結果、電流のバイパス（ショットキー電極１１／２次元電子ガス形成層３／導電部５／バック電極１２）が形成される。２次元電子ガス形成層３では、ショットキー電極１１とバック電極１２との間に電圧を印加すると、直ちに２次元電子ガスがＡｌＧａＮ層３ａとｉ−ＧａＮ層３ｂとのヘテロ界面のｉ−ＧａＮ側に形成される。このため、オン電圧ゼロを実現することができる。上記の電圧がショットキーバリアー電圧以下の範囲では、上記のバイパスにのみ電流が流れ、ショットキー電極１１から能動層２を構成するｎ⁻ＧａＮ層（ドリフト層または主電流経路）を経由して導電性基板１へと縦向きに流れる電流はない。仮に、従来のデバイスのように２次元電子形成層５がなければ、電流経路は、ドリフト層２を経由する縦向き経路しかないので、ショットキーバリアー電圧に対応するオン電圧（閾値電圧）を要する。しかし、本実施の形態では、ショットキー電極１１／２次元電子ガス形成層３／導電部５、のバイパス経路があり、このバイパス経路のオン電圧はゼロにすることができる。

ショットキーバリアーを超える電圧になると、ショットキー電極１１／ドリフト層２／導電性基板１、の主電流経路にも電流が流れ始める。この結果、電圧印加に対する電流は、バイパスを流れる電流と、主電流経路を流れる電流との和になる。
上述のように、オン電圧ゼロで電流がバイパスに流れ始め、電圧の増大につれて主電流経路にも電流が流れるので、Ｉ−Ｖ特性から、オン抵抗は、バイパスのないデバイスと比べて、当然、低くなる。電流は、ドリフト層２の全域に流すことができるので、大電流を流すことができる。
一方、逆方向電圧印加のとき、２次元電子ガスが枯渇するように設計することができる。このため、ショットキー電極１１の端部または角部などから横方向に空乏層が広がり、優れた耐圧性能を得ることができる。また、ドリフト層２のキャリア濃度を２ｅ１６ｃｍ^−３以下として、高純度にすることで、さらに安定して高耐圧性能を得ることができる。従来のデバイスは、ショットキー電極の周囲は、耐圧性能を得るためのカードリング、またはフィールプレートのみが設けられていて、２次元電子ガス形成層３のような電流経路は設けられていなかった。図１のデバイスとすることで、大電流を流すことを可能としながら、オン電圧およびオン抵抗を低くでき、かつ逆方向電圧に対して優れた耐圧性能を得ることができる。

本実施の形態では、２次元電子ガス形成層３をバック電極１２側に電気的に接続する導電部５は、高欠陥密度領域である。この高欠陥密度領域について説明するために、製造方法の概要を図２に示す。
（Ｈ１）欠陥集中領域が所定のピッチで形成された導電性基板１を準備しておく。図３にそのような導電性基板１の一例を示す。格子状に欠陥集中領域５ｂが形成され、格子の間の領域が低欠陥密度領域の領域である。ショットキー電極１１は、低欠陥密度領域に形成される。欠陥集中領域が、格子状ではなく、ストライプ状またはドット状に分布されているものもある。
（Ｈ２）ｎ⁻ドリフト層２をエピタキシャル成長する。このとき、導電性基板１における欠陥分布の引き継ぎが生じる。ｎ⁻ドリフト層のキャリア濃度は２ｅ１６ｃｍ^−３以下とするのがよい。
（Ｈ３）２次元電子ガス形成層３をエピタキシャル成長する。このとき、下地層であるｎ⁻ドリフト層２の欠陥分布の引き継ぎが生じる。この場合、ｉ−ＧａＮ層は３０ｎｍ程度、ＡｌＧａＮ層は２０ｎｍ程度とするのがよい。２次元電子ガス形成層３では、１ｅ１３ｃｍ^−２のシート状キャリアを含む。２次元電子ガス形成層３は、低欠陥密度領域上のショットキー電極１１と、ｎ⁻ドリフト層２における高欠陥密度引き継ぎ領域５ａとを連絡するように形成する。
（Ｈ４）バック電極１２の形成
（Ｈ５）ｎ⁻ドリフト層２を露出させる反応性イオンエッチング（ＲＩＥ）
（Ｈ６）ショットキー電極１１の形成
（Ｈ７）個片化（レーザー等による切断）
従来は、欠陥集中領域を含む導電性基板１は、その欠陥集中領域の部分は、上述のように導電性を有するため、デバイスに用いることはできなかった。しかし、本実施の形態では、導電部５ａ，５ｂとして利用することができ、欠陥集中領域を含む基板に合った用途を提供することができる。

次に図１に示すデバイス１０の製造方法について、材料等を挙げてより具体的に説明する。上記の製造方法の概要と対応する工程は、同じ記号を用いた。
（Ｈ１）導電性基板１として、ｃ面から傾斜した窒化ガリウム基板を用いる。窒化ガリウム基板主面のオフ角はＸ線回折法により同定し、オフ角が０．６°のものを用いるのがよい。欠陥集中領域は、たとえば１．２ｍｍ間隔にあるものとする。この欠陥集中領域は、ドリフト部になる他の領域の欠陥密度を減らし、さらに上層のエピタキシャル層に高欠陥密度分布が引き継がれて、エピタキシャル層の当該領域を高導電性領域とする。欠陥集中領域以外の窒化ガリウム主面の転位密度は５ｅ６ｃｍ^−２程度とする。窒化ガリウム基板１には、ｎ型不純物を導入してｎ型導電性とするのがよい。
（Ｈ２）窒化ガリウム基板１に、窒化ガリウムの能動層２を、たとえば厚み５μｍにエピタキシャル成長する。成膜条件は、たとえば次のようにするのがよい。
トリメチルガリウム（ＴＭＧ）の流量：５６ｓｃｃｍ（３２０μｍｏｌ／分）
アンモニア（ＮＨ_３）の流量：９ｓｌｍ（０．４ｍｏｌ／分）
サセプタ温度：１０５０℃
炉内圧力：２００Ｔｏｒｒ
キャリアガス流量：１１ｓｌｍ
ｎ型不純物導入：シランを用い、ドナー濃度７ｅ１５ｃｍ^−３とする。
（Ｈ３）２次元電子ガス形成層（ｉ−ＧａＮ３ｂ／ＡｌＧａＮ３ａ）のエピタキシャル成長を行う。ｉ−ＧａＮ層１０ｎｍ〜１５０ｎｍ程度、ＡｌＧａＮ層１０ｎｍ〜１００ｎｍ程度とする。
（Ｈ４）導電性基板１の裏面に、Ｔｉ／Ａｕからなるオーミックなバック電極１２を形成する。
（Ｈ５）ＲＩＥによってショットキー電極を形成する領域の半導体層表面を露出させる。
（Ｈ６）露出されたｎ⁻ＧａＮ層２の表面に、Ｎｉ／Ａｕからなるショットキー電極１１を形成する。

（実施の形態２）
図４は、本発明の実施の形態２におけるデバイス１０を示す図である。本実施の形態では、図１におけるヘテロ界面が１つだけの２次元電子ガス形成層３に代えて、２つ以上のヘテロ界面を含む２次元電子ガス形成層３を配置した点でのみ、実施の形態１と相違する。その他の構成は、実施の形態１と共通する。
ヘテロ界面を２つ以上とすることで、２次元電子ガスの層が２つ以上形成され、順方向電流を大きくすることができる。この結果、Ｉ−Ｖ特性において、オン電圧がゼロである点は同じであるが、電流立ち上がりの勾配が急峻になる。また、ショットキーバリアーの閾値電圧以上で、ドリフト層２に縦方向に流れる電流は同じである。この結果、電流立ち上がりが急峻になった分、オン抵抗を小さくすることができる。

（実施の形態３）
図５は、本発明の実施の形態３におけるデバイス（チップ）１０を示す図である。本実施の形態では、導電性ＧａＮ基板１において欠陥集中部が短いピッチで格子状に形成されている。このような短ピッチ周期の欠陥集中部をもつＧａＮ基板１において、優れた耐圧性能を確保しながらオン抵抗を低くするには、格子状の欠陥集中部で区分けされた単位素子領域に分割して、ショットキー電極１１およびドリフト層２を配列するのがよい。チップの１辺の長さを一定、かつ２次元電子ガス形成層３と欠陥集中部の長さ（幅）を一定にして、小さい単位素子領域に分割してゆくと、全体的にみて、ドリフト層２の縦方向断面積はほとんど変わらず、２次元電子ガス形成層３の比率は増大する。このため、２次元電子ガス形成層３の電流経路への寄与が大きいと（電気抵抗が小さいと）、小さい単位素子領域への分割によって、オン抵抗を減少させることができる。したがって、実施の形態２のように、ヘテロ界面を多数もつ２次元電子ガス形成層の場合は、小サイズへの分割によって、オン抵抗をさらに低下することができる。
本実施の形態の具体的なオン抵抗の減少については、実施例の計算機実験によって詳細に説明する。

（実施の形態４）
図６は、本発明の実施の形態４におけるデバイス１０を示す図である。本実施の形態では、図１における高欠陥密度の導電部５に代えて、導電性金属１５を配置した点でのみ、実施の形態１と相違する。その他の構成は、実施の形態１と共通する。
２次元電子ガス形成層５と、導電性基板１またはバック電極１２とを導通させる導電部に金属層１５を用いることで、導電性基板１における高欠陥密度領域の性状によらず、確実な導通を実現することができる。バイパス電流経路の最大電流は、２次元電子ガス形成層５の２次元電子ガス量で決まるので、オン抵抗への影響は副次的である。
オン電圧をゼロにできること、オン抵抗を低減できること、耐圧性能に優れること、および大電流を流すこと、については、実施の形態１と同じである。

（実施の形態５）
図７は、本発明の実施の形態５におけるデバイス１０を示す図である。本実施の形態では、図１におけるショットキー電極１１の端部の２次元電子形成層３に代えて、ｐ型層７および２次元電子形成層３を配置した点で相違する。すなわち、ｐ型層ガードリングを設けた点で相違する。その他の構成は、実施の形態１と共通する。図６に示すように、ｐ型層７を配置することで、２次元電子ガス形成層３のフェルミ準位を制御して、オン電圧制御をすると共に、ｐ型層７によってショットキー電極１１の端部または角部の電圧集中をさらに緩和することができる。このショットキー電極１１の角部の電圧集中の緩和によって、耐圧性能をさらに向上することができる。
ｐ型層７の厚みは、０．７μｍ程度として、Ｃp_２Ｍｇ（シクロペンタジエニルマグネシウム）をドーパントとして用いるのがよい。ｐ型層のアクセプター濃度は７ｅ１７ｃｍ^−３程度とするのがよい。

（実施の形態６）
図８は、本発明の実施の形態６におけるデバイス１０を示す図である。本実施の形態では、図１におけるｎ⁻ドリフト層２一層に代えて、図７に示すように、ショットキー電極１１に接して取り囲むｐ型領域８を設けて、ｐｎ接合８ａを形成した点で相違する。ショットキー電極１１／ｐ型領域８／ｎ⁻型ドリフト層２は、ショットイキーダイオードに加えて、ｐｎダイオードを配置したことになる。その他の構成は、実施の形態１と共通する。図７に示すように、ｐ型領域８およびｐｎ接合８ａを配置することで、サージ電圧に対する耐圧性能をさらに向上させることができる。

（実施の形態７）
図９は、本発明の実施の形態７におけるデバイス１０を示す図である。本実施の形態では、図１における窒化物半導体１に代えて、シリコン（Ｓｉ）、ＧａＡｓ等を用いた点に特徴を有する。すなわち、導電性基板５１は、シリコン基板、ＧａＡｓ基板等であり、周期的に、欠陥集中領域を有し、その間に低欠陥密度領域が配置されているものを用いる。

−計算機シミュレーション−
本発明の実施の形態１等では、導電性基板１における欠陥集中領域のピッチに合わせて、ショットキー電極１１、ドリフト層２および導電部５を配置することが必須となるが、そのピッチの影響を検討するために、本計算機実験を行った。このピッチは、導電性ＧａＮ基板１における欠陥集中領域のピッチによって決まる。
図１０に示す配置のデバイス１０においては、１辺の長さ１ｍｍの正方形を一つのチップ１０とする。欠陥集中部が格子状に配置されているとして、その格子に収まる単位素子領域へと、上記１ｍｍ□のチップ領域を分割する。その単位素子領域の分割の際、２次元電子ガス形成層３の幅（長さ）は１０μｍ一定とし、また欠陥集中領域の幅も１チップあたり１０μｍ一定とする。前提条件は次のとおりである。
（Ｚ１）１ｍｍ□のショットキー電極１１を分割して、ショットキー電極１１の周囲の２次元電子ガス形成層の領域を増やした。分割によって、単位素子は、例えば１個で１辺１０００μｍ、９個で１辺３００μｍ、４９個で１辺１００μｍ、となる。１個で１辺１０００μｍから１９６分割、１辺３０μｍまで、計８通りこの３通りについて計算した。
（Ｚ２）２次元電子ガス形成層３のシート状抵抗の電気抵抗を４９６Ω／□とする。
（Ｚ３）ドリフト層２：厚みは５μｍ、キャリア濃度は７ｅ１５ｃｍ^−３、移動度８００ｃｍ^２／ＶＳ、とする。
（Ｚ４）ドリフト層２の閾値電圧を１Ｖとして、２次元電子ガス形成層の閾値電圧を０．１Ｖとする。

図１１に、電極辺長または２次元電子ガス形成層長さと、ドリフト層または２次元電子ガス形成層の電気抵抗との関係を示す。図１１より、つぎのことが分かる。
（１）ドリフト層２は、１辺の長さが大きくなると電気抵抗は減少する。
（２）また、２次元電子ガス形成層３では、１ペア層ｔ１から１０ペア層ｔ４へとペア層数が増えるにつれて、電気抵抗は減少する。
（３）分割数が増えて、電極辺長が短くなると、電極周囲長の総和は長くなり、２次元電子ガス形成層の電気抵抗は下がる。

図１２は、（ａ）１辺１０００μｍの正方形の単位素子１個、（ｂ）１辺３００μｍの正方形の単位素子９個、（ｃ）１辺１００μｍの正方形の単位素子４９個、の場合のＩ−Ｖ特性を示す図である。図１２より、つぎのことが分かる。縦軸の電流値目盛りに注意する必要がある。
（１）分割数
小サイズに分割して個数を増やしたほうが、オン抵抗は小さくなる。とくに、２次元電子ガス形成層３のヘテロ界面を増やしてヘテロ界面１０層とした場合、顕著なオン抵抗の減少が認められる。また、１辺１００μｍで電極数４９個の場合、バイパス経路と縦方向の主電流経路（ドリフト層経路）とは、ほとんど同等になり、Ｉ−Ｖ特性に屈曲点（折れ点）がなく大きな勾配を持つ直線になる。
（２）電圧１Ｖに現れる屈曲点は、ドリフト層２が電流経路として機能しはじめることを示す。２次元電子ガス形成層３のヘテロ界面が５つ程度までは、上記の屈曲点は明瞭に現れる。しかし、分割数を４９個にして（単位素子のサイズが１００μｍ）、ヘテロ界面１０程度にすると、２Ｖに現れる屈曲点は、ほとんど認められなくなる。これは、ドリフト層２を流れる電流に比べてヘテロ界面が１０程度ある２次元電子ガス形成層３を流れる電流が、分割数４９個程度になると、十分多くなるためである。ただし、分割数を増やすと、電極周囲長が長くなり、電極周囲が少ない方が、逆方向リーク電流が少なくなる傾向があるため、プロセス歩留りも含めて実用上、最適の分割数がある。

上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

本発明によれば、より高いレベルの、耐圧性能および低いオン抵抗（低いオン電圧）を実現し、大電流を流すことができる半導体素子およびその製造方法を得ることができ、パワーデバイスとしての利用が期待される。

１ 導電性ＧａＮ基板、２ 半導体層（ｎ⁻ドリフト層）、３ ２次元電子ガス形成層、３ａ ＡｌＧａＮ、３ｂ ｉ−ＧａＮ、５ 欠陥集中部の導電部、５ａ 半導体層における欠陥集中部、５ｂ 導電性ＧａＮ基板における欠陥集中部、７ ｐ型層（ｐ型ガードリング）、８ ｐ型領域、８ａ ｐｎ接合、１０ デバイス（半導体素子）、１１ ショットキー電極（トップ電極又は第１電極）、１２ オーミック電極（バック電極又は第２電極）、１５ 導電金属層、５１ シリコン基板（ＧａＡｓ基板等）、５２ 低濃度キャリア半導体層、５３ ２次元電子ガス形成層、５３ａ バンドギャップ大の格子整合する半導体、５３ｂ バンドギャップ小の格子整合する半導体、５５ シリコン基板における欠陥集中部、６１ ショットキー電極、６２ シリコン（ＧａＡｓ基板等）へのオーミック電極。

Claims (13)

1. 導電性基板と、
   前記導電性基板上に位置する半導体層と、
   前記半導体層上に位置する第１電極と、
   前記導電性基板の裏面に位置し、前記第１電極と対をなす第２電極と、
   前記第１電極に接続して前記半導体層上に延在する電流パス形成部と、
   前記電流パス形成部と、前記導電性基板または前記第２電極とを電気的に接続する導電部とを備え、
   前記電流パス形成部は、前記第１電極と第２電極間への電圧印加によって、前記半導体層とで又は単独で、横方向に電流パスを形成することを特徴とする、半導体素子。
2. 前記電流パス形成部が、バンドギャップが異なる半導体が１ペアまたは多ペア積層した１つまたは複数のヘテロ界面を含む２次元電子ガス形成層であることを特徴とする、請求項１に記載の半導体素子。
3. 前記第１電極の周囲において、前記２次元電子ガス形成層の前記半導体層側の所定厚み部分が、該半導体層と逆の導電型とされていることを特徴とする、請求項１または２に記載の半導体素子。
4. 前記半導体層における前記第１電極を取り囲む領域が、当該半導体層と逆の導電型とされていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体素子。
5. 前記導電部が、金属層か又は高欠陥密度の欠陥集中領域か、であることを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子。
6. 前記半導体層が、２ｅ１６ｃｍ^−３以下のキャリア濃度を有することを特徴とする、請求項１〜５のいずれか１項に記載の半導体素子。
7. 前記第１電極がショットキー電極であることを特徴とする、請求項１〜６のいずれか１項に記載の半導体素子。
8. 前記導電性基板は、欠陥密度が所定値以下の低欠陥密度領域と、該低欠陥密度領域より欠陥密度が高い欠陥集中領域とが、入り組んで形成されており、前記半導体層は前記導電性基板上に、また前記２次元電子ガス形成層は前記半導体層上に、それぞれエピタキシャル成長して欠陥分布を引き継いでおり、前記導電部は、前記導電性基板における欠陥集中部と、前記半導体層および２次元電子ガス形成層における前記引き継いで形成された欠陥集中部とで形成されていることを特徴とする、請求項２〜７のいずれか１項に記載の半導体素子。
9. １チップの半導体素子であって、該１チップ内において、前記第１電極と、前記半導体層と、前記２次元電子ガス形成層と、前記欠陥集中部とを含む領域を１単位とする単位素子が、複数、縦横に位置し、前記導電性基板には、欠陥集中領域が縦横に一定ピッチで格子状に配置されて、前記単位素子をそれぞれの格子の内に位置させており、前記第１電極および前記半導体層は、前記導電性基板に共通する格子状の欠陥集中領域の内の低欠陥密度領域に形成され、前記２次元電子ガス形成層は、前記半導体層上で前記第１電極と前記欠陥集中部とにわたって形成されていることを特徴とする、請求項８に記載の半導体素子。
10. 導電性基板上に形成されたエピタキシャル半導体層を備える半導体素子の製造方法であって、
    前記導電性基板上に半導体層を形成する工程と、
    前記導電性基板の裏面にバック電極を形成する工程と、
    前記半導体層上に、トップ電極を形成する工程と、
    前記半導体層上に前記トップ電極と接続して、バンドギャップが異なる半導体が１ペア又は多ペア積層した１つ又は複数のヘテロ界面を含む２次元電子ガス形成層を形成する工程と、
    前記トップ電極および前記２次元電子ガス形成層をマスクして、該２次元電子ガス形成層および該２次元電子ガス形成層の下層をエッチングして、前記導電性基板又は前記バック電極を露出させる工程と、
    前記エッチングにより露出した、２次元電子ガス形成層および該２次元電子ガス形成層の下層に、金属導電層を形成し、前記２次元電子ガス形成層と、前記導電性基板またはバック電極とを電気的に接続することを特徴とする、半導体素子の製造方法。
11. 導電性基板上に形成されたエピタキシャル半導体層を備える半導体素子の製造方法であって、
    前記導電性基板として、欠陥密度が所定値以下の低欠陥密度領域と、該低欠陥密度領域より欠陥密度が高い欠陥集中領域とが、入り組んで形成されている半導体基板を準備する工程と、
    前記導電性基板上に、該導電性基板の欠陥分布を引き継ぎながら、高密度欠陥引継ぎ領域を含む半導体層をエピタキシャル成長する工程と、
    前記半導体層の低欠陥密度領域上に、トップ電極を形成する工程と、
    前記半導体層上に、前記トップ電極と前記高密度欠陥引き継ぎ領域との間を接続するように、バンドギャップが異なる半導体が１ペア又は多ペア積層した１つ又は複数のヘテロ界面を含む２次元電子ガス形成層を、前記半導体層の欠陥密度分布を引き継ぎながらエピタキシャル成長する工程とを備えることを特徴とする、半導体素子の製造方法。
12. 前記欠陥集中領域および高密度欠陥引継ぎ領域に、前記導電性基板と同じ導電型の不純物を導入する工程をさらに備えることを特徴とする、請求項１１に記載の半導体素子の製造方法。
13. １チップの半導体素子の製造方法であって、該１チップ内において、前記トップ電極と、前記半導体層と、前記２次元電子ガス形成層と、前記欠陥集中部とを含む領域を１単位とする単位素子が、複数、縦横に位置するように、欠陥集中領域が縦横に一定ピッチで格子状に配置されて、その格子状欠陥集中領域で囲まれる内に前記単位素子を位置させるような、前記導電性基板を準備し、前記半導体層を前記導電性基板上にエピタキシャル成長させ、次いで、前記半導体層上に２次元電子ガス形成層をエピタキシャル成長させ、前記単位素子の各々に前記トップ電極を形成することを特徴とする、請求項１１または１２に記載の半導体素子の製造方法。

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