JPWO2012131768A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

従来の炭化珪素基板を用いたトレンチ型の接合ＦＥＴには、素子中でゲートドレイン間のｐｎ接合が占める面積の割合が大きく、ゲートドレイン間の容量が大きく、これに伴う課題があった。そのため、本願発明により、耐圧、オン抵抗、ゲート特性を落とすことなくゲートドレイン間容量を低減したトレンチ型の接合ＦＥＴを提供する。具体的には、ゲートのｐ領域４をトレンチ１１側壁上部に形成する。さらに、トレンチ底に形成し、かつ、ソースと短絡させたｐ領域６を形成し、このｐ領域６とゲートのｐ領域４との距離を基板表面に対して垂直方向に取る。

Description

本発明は、炭化珪素を母材に用いた半導体装置およびその製造方法に関するものである。
半導体パワー素子は、半導体基板からなるｎ＋ドレイン領域と、このｎ＋ドレイン領域上に形成されたエピタキシャル層からなるｎ−ドリフト領域と、このｎ−ドリフト領域上に形成されたｎ＋ソース領域と、このｎ＋ソース領域を貫通してｎ−ドリフト領域に達するトレンチと、このトレンチの底部に形成されたｐ型ゲート領域を備えている。
このように構成されている半導体パワー素子において、オン抵抗の低減と耐圧の向上とは基板材料のバンドギャップで規定されるトレードオフの関係にある。すなわち、耐圧の向上を図るためには、基板材料の絶縁破壊電界強度を確保する必要がある。このため、半導体パワー素子の基板材料としてシリコンを用いる場合には、ｎ−ドリフト領域の厚さを厚くし、かつ、ｎ−ドリフト領域の不純物濃度を薄くすることにより、絶縁破壊電界強度を確保して耐圧の向上を図っている。しかし、耐圧を確保するために、ｎ−ドリフト領域の厚さを厚くし、かつ、ｎ−ドリフト領域の不純物濃度を低くすると、ｎ＋ソース領域とｎ＋ドレイン領域との間のオン抵抗が大きくなる。このように、半導体パワー素子では、耐圧の向上とオン抵抗の低減とはトレードオフの関係がある。
このとき、絶縁破壊電圧強度は基板材料のバンドギャップの大きさに依存するため、基板材料としてバンドギャップの大きな材料を使用することにより耐圧の確保が容易となる。すなわち、シリコンよりもバンドギャップの大きな材料を基板材料として使用すれば、シリコンの場合にように、ｎ−ドリフト領域の厚さを厚くし、かつ、ｎ−ドリフト領域の不純物濃度を低くしなくても耐圧を確保できるのである。つまり、シリコンよりもバンドギャップの大きな材料を基板材料として使用することにより、シリコンと同等の耐圧を確保する上で、シリコンの場合よりも、ｎ−ドリフト領域の厚さを薄くし、かつ、ｎ−ドリフト領域の不純物濃度を高くすることが可能となる結果、ｎ＋ソース領域とｎ＋ドレイン領域との間のオン抵抗を小さくすることができるのである。
このように、半導体パワー素子として広く用いられているシリコン素子の性能を超えるためには、シリコンよりもバンドギャップが大きな基板材料を用いることが有効であることがわかる。特に、炭化珪素(炭化シリコン、ＳｉＣ)は、シリコンに比べバンドギャップが約３倍と十分に大きいこと、ｐ型およびｎ型の導電型を容易に形成できること、熱酸化により酸化膜を形成できることなどの特徴を有することから、高性能のＭＯＳＦＥＴ(Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ)などの素子を実現できる可能性があり大きな注目を集めている。
しかしながら、炭化珪素上に形成する酸化珪素膜には大きな問題がある。それは、炭化珪素を熱酸化すると酸化珪素膜中に炭素が残留し高密度の界面準位が形成されてしまうことである。これにより、ＭＯＳＦＥＴのチャネル移動度は大きく劣化しオン抵抗が著しく上昇してしまう。また、酸化珪素膜中の炭素は酸化珪素膜の信頼性劣化の原因ともなり、ＭＯＳＦＥＴを実現するための大きな障壁となっている。
酸化珪素膜の界面で発生する界面準位の問題を回避する素子の構造として、接合ＦＥＴがある。接合ＦＥＴはチャネル形成領域とゲート層との間にｐｎ接合を形成し、このｐｎ接合から延びる空乏層の幅を制御することでチャネルをオン／オフ制御するタイプの素子である。通常は、ゲート層に負の電圧をかけチャネル形成領域中に空乏層を伸ばしてオフさせるノーマリオン型の接合ＦＥＴが使用される。しかし、ノーマリオン型の接合ＦＥＴはフェールセーフの観点から用途が限定される。すなわち、ノーマリオン型の接合ＦＥＴは、通常、チャネルがオンして電流が流れており、チャネルをオフする必要があるときにゲートに負電圧を印加してｐｎ接合から空乏層を延ばしてチャネルをオフする。したがって、接合ＦＥＴのゲートがなんらかの原因で壊れた場合、チャネルがオンしたまま電流が流れ続けることになる。通常、接合ＦＥＴが壊れた場合は電流が流れないことが安全性の観点から望ましいが、ノーマリオン型の接合ＦＥＴでは、接合ＦＥＴのゲートが壊れた場合でも電流が流れ続けるので用途が限定されるのである。
したがって、半導体パワー素子では一般にノーマリオフ型が望まれる。このとき、シリコンの接合ＦＥＴはノーマリオフで高耐圧を持たすことが困難となる。これは、シリコンのｐｎ接合の拡散電位が小さいことから、ゲート層に電圧を印加しない状態では、ｐｎ接合からの空乏層の延びが充分とはいえず、チャネルを完全にオフすることができないからである。つまり、シリコンの接合ＦＥＴでは、チャネルをオフさせるために、ゲート層に負電圧を印加する必要があり、ノーマリオフ状態を実現することが困難となる。これに対し、炭化珪素を用いた接合ＦＥＴでは、チャネル幅を狭くすることにより、ノーマリオフ型の接合ＦＥＴで高耐圧を実現することができる。これは、炭化シリコンのｐｎ接合の拡散電位が約２．５Ｖと高いため空乏層が充分に延び、ゲート層に負の電圧をかけなくてもチャネルを完全に空乏化できるからである。これにより、ノーマリオフ型の接合ＦＥＴで酸化珪素膜の界面に関係のない高性能の半導体パワー素子を実現することが可能となる。炭化珪素を用いたノーマリオフ型の接合ＦＥＴの一例が特許文献１に例示されている。
特開２００４−１３４５４７号公報 特開２００７−２８１３５２号公報
特許文献１に示されるノーマリオフ型の接合ＦＥＴは、ドリフト層中の基板表面にトレンチが形成されており、トレンチの側壁と底がｐ領域となりゲートを形成している。この構造だと、素子中でゲートドレイン間のｐｎ接合が占める面積の割合が大きく、ゲートドレイン間の容量が大きいという特徴がある。ゲートドレイン間の容量が大きいと下記のような不具合が起こる可能性がある。すなわち、接合ＦＥＴがスイッチングする際、ドレイン電圧はオン状態の１Ｖ付近からオフ状態の３００〜１０００Ｖ程度まで急激に変化することになる。電圧の変動が起こると、容量成分には充放電電流が流れる。充放電電流は容量の大きさおよび電圧の時間当たりの変化率に比例するため、ゲートドレイン間の容量が大きいと、スイッチングの際に、ゲートに瞬間的に大きな電流が流れることになる。ゲートに流れる瞬間的な大きな電流はゲートドライバを破壊する可能性があり、逆にゲートドライバを破壊させないためには大きな電流でも流せるゲートドライバを開発する必要があり非常にコストが高くなる。以上のような観点から、ゲートドレイン間の容量は小さく抑える必要がある。しかしながら、トレンチ型のノーマリオフ接合ＦＥＴのゲートドレイン間容量は、ゲートのｐ領域とドリフト層のｐｎ接合で決まっており、単純に容量を下げようとするとドリフト層の濃度を下げるしかない。しかしながら、ドリフト層の濃度を下げるとオン抵抗が上がるため、ゲートドレイン間容量の低減とオン抵抗の低減はトレードオフの関係にあるといえる。
オン抵抗を上げずにゲートドレイン間容量を低減できる構造として、トレンチ底にゲートと分離してｐ領域を形成し、そのｐ領域をソースに短絡させるという構造が提案されている。本構造では、ドリフト層とｐｎ接合をなすゲート領域の面積が従来の半分程度となるため、ゲートドレイン間容量を従来の半分程度にできる。しかしながら、ゲートドレイン間容量は従来の半分では十分でなく、さらに低減させる必要がある。また、本構造ではゲートとソースの耐圧を確保するために、ある程度ゲートとソースに距離をとる必要がある。この場合、トレンチ底の面積が広くなってしまうため、面積あたりの性能が落ちてしまう、すなわち、単位面積当たりの素子の個数が低減してしまうという問題点がある。トレンチ底にゲートと分離してｐ領域を形成し、そのｐ領域をソースに短絡させるという構造の一例が特許文献２に例示されている。
上記のように、ノーマリオフ型の接合ＦＥＴでは、耐圧、オン抵抗の性能を下げることなく、ゲートドレイン間の容量を小さくすることはできなかった。また、トレンチ底の面積（トレンチの幅）を広げることなく、ゲートドレイン間の容量を小さくすることはできなかった。
本発明は、トレンチ型接合ＦＥＴにおいて、ゲートをトレンチの側壁のうち上部のみとし、トレンチ底に形成しソースと短絡させたｐ領域と基板表面に対して垂直方向に距離をとることを最も主要な特徴とする。
具体的に本願の代表的な発明は以下のとおりである。本願発明は、炭化珪素基板に設けられた第１導電型のドレイン層と、ドレイン層上に形成された第１導電型の炭化珪素層と、炭化珪素層に形成された複数のトレンチと、トレンチに挟まれた領域であって、当該領域の炭化珪素層の表面に形成された第１導電型のソース層と、トレンチの側面に形成された、第１導電型と反対の導電型の第２導電型のゲート層と、トレンチの底部に形成された、第２導電型の半導体層と、炭化珪素基板の裏面に形成された第１の電極と、ソース層と半導体層とに接続された第２の電極と、ゲート層に接続された第３の電極と、を備え、ゲート層のドリフト層側の端部が、トレンチの底面よりも炭化珪素基板の表面側に形成されている炭化珪素半導体装置である。
また、別の本願発明は、第１導電型のドレイン層上に形成された第１導電型の炭化珪素層を備えた炭化珪素基板であって、炭化珪素層の表面に、炭化珪素層の不純物濃度よりも高い濃度の第１導電型のソース層を形成する工程と、炭化珪素層の表面に複数のトレンチを形成する工程と、複数のトレンチの夫々の側壁に第１導電型と反対の導電型の第２導電型のゲート層を形成する工程と、ゲート層を形成した後に、複数のトレンチをエッチングすることでさらに深いトレンチを形成する工程と、複数の深いトレンチの夫々の底部に第２導電型の半導体層を形成する工程と、炭化珪素基板の裏面に第１の電極を形成する工程と、ソース層及び半導体層に接続する第２の電極を形成する工程と、ゲート層と接続する第３の電極を形成する工程と、を備える炭化珪素半導体装置の製造方法である。
また、別の本願発明は、第１導電型のドレイン層上に形成された第１導電型の炭化珪素層を備えた炭化珪素基板であって、炭化珪素層の表面に、炭化珪素層の不純物濃度よりも高い濃度の第１導電型のソース層を形成する工程と、炭化珪素層の表面に複数のトレンチを形成する工程と、複数のトレンチの夫々の側壁に第１導電型と反対の導電型の第２導電型のゲート層を形成する工程と、ゲート層を形成した後に、複数のトレンチをエッチングすることでさらに深いトレンチを形成する工程と、複数の深いトレンチの夫々の底部の外周部に第２導電型の半導体層を形成する工程と、複数の深いトレンチの夫々の半導体層に挟まれた領域に、ショットキー接合を形成する工程と、炭化珪素基板の裏面に第１の電極を形成する工程と、ソース層、半導体層およびショットキー接合に接続する第２の電極を形成する工程と、ゲート層と接続する第３の電極を形成する工程と、を備える炭化珪素半導体装置の製造方法である。
本発明では、ゲートｐ領域の底部に対し、トレンチ底に形成されソースと短絡されたｐ領域（ｐ半導体層）の底部が十分深く、トレンチ底ｐ領域から伸びる空乏層によりゲート領域が遮蔽されることにより、ゲートドレイン間の容量が小さくなる。また、ゲート領域とトレンチ底ｐ領域が基板表面に対して垂直方向に距離をとっているため、トレンチの幅（セルピッチ）を大きくすることなくゲートソース間の耐圧を確保することができる。
本発明による半導体装置の第１の実施例の断面構造図である。 特許文献１の概略断面構造図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例のチップイメージである。 本発明による半導体装置の第１の実施例の平面レイアウトの一例である。 本発明による半導体装置の第１の実施例の特性図である。 本発明による半導体装置の第１の実施例の特性の説明図である。 本発明による半導体装置の第１の実施例の特性図である。 本発明による半導体装置の第１の実施例の特性図である。 本発明による半導体装置の第２の実施例の断面構造図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の等価回路図である。 本発明による半導体装置を実装した際の第３の実施例の鳥瞰図である。 本発明による半導体装置の第４の実施例のゲートドライバの回路図である。 本発明による半導体装置をインバータに適用した際の第５の実施例の回路図である。 接合ＦＥＴの等価回路図である。
以下、本発明の実施例１を図面を用いて説明する。図１は本発明の実施例１の接合ＦＥＴの断面構造図を、図２は特許文献１の接合ＦＥＴの概略断面構造図を比較のため示している。ドレイン領域となるｎ+基板（炭化珪素基板）１上にｎ-ドリフト層（炭化珪素層）２がエピタキシャル成長により形成され、ドリフト層２の表面にｎ+ソース領域３とトレンチ１１の側壁上部にｐゲート領域４が形成されている。すなわち、ｐゲート領域４のドリフト層側の端部が、トレンチ１１の底面よりも基板表面側に形成されている。トレンチ１１の底にはｐ領域６が形成されており、ｐ領域６はトレンチ側壁下部に形成されたｎ領域５によりゲート領域４と電気的に分離されている。但し、このｎ領域５は必ずしも必須ではない。図は電流が流れるアクティブ領域のみを示しているが、アクティブ領域の周りには電界緩和のためのターミネーション領域が形成されている。また、ドレインのコンタクト領域１０が裏に、ソースコンタクト領域８とトレンチ底コンタクト領域７が表に、それぞれオーム性接触にて形成されている。ソースコンタクト領域８とトレンチ底コンタクト領域７はソース電極９にて電気的に接続されている。さらに、図示はしていないが表側はアルミニウムの２層配線がほどこされ、表のソースパッドとゲートパッドおよび裏のドレインパッドの３端子構造となっている。一方、図２の接合はトレンチ１１の側壁および底部はすべてｐ領域４で覆われており、ゲート電極に接続されている。このように、構造上、トレンチ１１の周辺の構造が大きく異なっている。
本発明と公知例の大きな違いは、容量特性にある。図１６は接合ＦＥＴに存在する寄生容量を示した等価回路図である。接合ＦＥＴには、ゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）の各端子間に寄生容量（Ｃｇｓ、Ｃｇｄ、Ｃｓｄ）があり、デバイスの特性に大きく影響している。特にスイッチングに重要なゲート、ドレイン間の容量（Ｃｇｄ）は、図２の構造においては、トレンチ底ｐ領域６とドリフト層２間のｐｎ接合の容量で決まる。トレンチ底のｐ領域は高濃度であるためｐ領域側にはほとんど空乏層が伸びず、ｐｎ接合はドリフト層の濃度と厚さでほぼ決まることになる。炭化珪素を用いたパワーデバイスはＳｉデバイスに比べドリフト層の濃度が高いため、空乏層が伸びにくく、ｐｎ接合の容量、つまりゲートドレイン間の容量は大きくなってしまう。一方、本発明の構造においては、ゲート電極に接続されたトレンチ側壁ｐ領域４はソース電極に接続されたトレンチ底ｐ領域６に遮蔽されるためドリフト層に向かって空乏層が伸びにくい。そのため、図２に比べゲート、ドレイン間の容量が非常に小さくすることができる。
次に本実施例の動作について説明する。まず、ブロッキング状態では、ゲートに０Ｖまたは負の電圧を加えた状態でドレインに１００Ｖ〜数ｋＶもの電圧がかかる。このとき、チャネルはゲートから空乏層が全体に広がっており、ソース・チャネル間にはエネルギー障壁ができる。これにより、ブロッキング状態を維持することができる。一方、オン状態ではゲートに２．５Ｖ程度、ドレインに１−２Ｖ程度の電圧を印加する。これにより、ゲート・チャネル間の空乏層が狭まりキャリアの経路ができるため、ドレインに印加した電圧よりソースからキャリアが流れる。次に、スイッチングの動作について説明する。スイッチングの際は、ゲート電圧の切り替えにより、オンからオフ、またはオフからオンに切り替わる。このときドレインにかかる電圧が数１００Ｖから１Ｖ程度へと急激に変化する。ドレイン電圧の変化によりゲートドレイン間容量およびソースドレイン間容量に充放電が起こり、電流が流れる。このとき充放電電流はドレイン電圧の変化率および各容量に比例する。そのため、各容量に応じた電流がソースおよびゲートに流れることになる。本実施例では、図２に比べゲートドレイン間容量が大幅に低減しているため、ゲートに流れる電流は低く抑えられている。
本実施例は耐圧６００Ｖクラスを想定しており、ドリフト層の濃度は２×１０１６ｃｍ−３、厚さは７μｍ、トレンチの深さは１．８μｍ、幅は１μｍである。ソースの幅はデバイス特性、特に閾値電圧に直接関係するため、０．８−１．０μｍ程度に幅を持たせている。ゲートおよびトレンチ底ｐ領域はアルミニウムを不純物としたｐ型であり、ピーク濃度はそれぞれ１０１８、１０１９ｃｍ−３程度である。ゲート領域およびトレンチ底ｐ領域を分離するトレンチ側壁下部のn領域は、窒素を不純物としており不純物濃度は１０１７ｃｍ−３程度、ゲート領域とトレンチ底ｐ領域の距離は０．８μｍ程度である。この不純物濃度は、ｎ-ドリフト層（炭化珪素層）２よりも高い不純物濃度である。また、この距離は、０．５μｍ未満になるとゲートに電圧を印加した際にパンチスルーしてしまい、ゲートソース間で電流が流れてしまうため、０．５μｍ以上が望ましい。本実施例１では余裕を持って０．８μｍ程度としている。
次に、図３を用いて本実施例の作製方法について説明する。まず、ｎ+基板（炭化珪素基板）上にｎ-エピタキシャル層を成長させた基板を用意する。ｎ+基板の面方位はＳｉ面でオフ角は４度であるが、面方位はＣ面でも（１１−２０）面でもよく、オフ角は８度でも０度でもｎ-エピタキシャル層が均一に成長すれば問題ない。次に、酸化珪素を堆積しリソグラフィおよびドライエッチングにより酸化珪素を加工し、それをハードマスクとしてイオン注入によりターミネーション領域となるｐ領域を形成する（図示せず）。イオン種はアルミニウムで濃度は１×１０１７ｃｍ−３程度である。ターミネーション領域はゲート領域よりも深い必要があるため最大で２ＭｅＶの多段注入が必要である。本実施例ではＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を採用しているがガードリング構造でもメサ構造でもその他の構造でも構わない。次に、図３（ａ）に示すように、ターミネーション領域の形成方法と同じ方法でソースとなるｎ+領域３及びゲートのコンタクト領域となるｐ+領域を形成する。図では全面にｎ+領域を形成しているが、素子の要部断面を図示しているためゲートのコンタクト領域やターミネーション領域は図示していない。イオン種はシート抵抗が小さくなるよう、ｎ+は窒素がｐ+はアルミニウムとし、ゲート耐圧確保のためｎ+のイオン注入は５００度で行った。
次に、図３（ｂ）に示すように、トレンチ加工のハードマスクとして酸化珪素を堆積しリソグラフィおよびドライエッチングにより酸化珪素２１を加工し、それをハードマスクとしてドライエッチングによりトレンチを形成する。このとき、チャネル幅を一定に保つためにトレンチはできるだけ垂直に近い方がよい。また、トレンチ深さは約１．０μｍである。次に、図３（ｃ）に示すように、トレンチ加工のハードマスクをそのまま用いトレンチ側面にゲートとなるｐ領域（半導体層）２２をイオン注入により形成する。イオン種はアルミニウムで、斜めイオン注入の角度は２５度で、エネルギーは最大で１００ｋｅＶの多段注入とした。この場合も、ゲート抵抗を低減するために５００度で注入した。ただし、ゲート耐圧が５Ｖ程度でよければイオン注入は室温でもよい。また、ここでチャネルの濃度を上げるためにｎ型不純物を斜め注入しても良い。エネルギーは４００ｋｅＶ程度である。なお、トレンチは矩形であり、斜め注入は４方向から行うため図のようにトレンチ底にもイオンは注入される。
次に、図３（ｄ）に示すように、前工程でのハードマスクを用いさらにトレンチをエッチングし掘り込む。このときの掘り込む深さは約０．８μｍであり、全工程で注入されたトレンチ底のｐ領域はすべて除去される。このエッチングの掘り込む深さにより、後のゲートとなるｐ領域２２とトレンチ底ｐ領域６との距離が決まってくる。そのため、この深さは、前述のパンチスルーを回避するため０．５μｍ以上が望ましい。
次に、図３（ｅ）に示すように、前工程でのハードマスクを用い、トレンチ底にイオン注入することにより、トレンチの底面の底全体にｐ領域６を形成する。イオン種はアルミニウムで、垂直方向に最大１００ｋｅＶにて注入を行った。このとき、垂直注入でもイオンの跳ね返りなどによりトレンチ側壁下部にもイオンが注入されてしまい、ｐ領域となってしまう。この領域を打ち戻すために、図３（ｆ）に示すように、ｎ型不純物の斜め注入を行う。イオン種は窒素でエネルギーは５０eVとした。このとき、打ち戻したｎ領域２３の濃度はあまり高すぎると電界が集中しやすくなり耐圧が落ちるため、耐圧が落ちないように１０１７ｃｍ−３程度とした。但し、イオンの跳ね返りによるトレンチ側壁下部へのイオン注入の程度が少ない場合には、ｎ型不純物の斜め注入を行う必要はない。しかしながら、この斜め注入を行うことで、ｐ領域２２とｐ領域６との電気的な分離を確実に確保することができる効果があるため斜め注入を行うことが望ましい。また、斜め注入を行う場合には、不純物濃度が高すぎると耐圧低下の問題があるため必要以上に高くするする必要はないが、ドリフト層の不純物濃度よりも高くすることが望ましい。
ハードマスク除去後、１６５０度程度でアルゴン雰囲気中で活性化アニールを行い、犠牲酸化後に層間絶縁膜２４を形成する（図３（ｇ））。次に、図３（ｈ）に示すように、炭化珪素基板の表と裏に、Ｎｉを主成分とする合金を形成する。表は、リソグラフィとドライエッチングによりコンタクトホールを空け、Ｎｉを堆積させ１０００度のシリサイド化アニールによりシリサイドを形成し、最後に未反応メタルを除去する。これによりトレンチ底コンタクト領域７とソースコンタクト領域８が形成される。裏も同様にＮｉを堆積させ１０００度のシリサイド化アニールによりシリサイドを形成する。これにより、ドレインコンタクト領域１０が形成される。その後、図３（ｉ）に示すように、アルミの配線９によりソースコンタクトとトレンチ底のコンタクトを接続する。最後に酸化珪素を層間絶縁膜としたアルミニウム２層配線を形成し、アルミの配線９に接続されたソースパッド、ゲート領域４に接続されたゲートパッドを開口してデバイスを完成させる。本実施例では、ｐ領域の不純物をアルミニウム、ｎ領域の不純物を窒素としたが、ｐ領域はボロンでもよく、ｎ型領域はリンでもよい。
図４に本実施例のチップレイアウトを示す。ターミネーション領域に囲まれるようにアクティブ領域があり、アクティブ領域上にソースパッド２５が配置されている。また、ソースパッド２５の脇にゲートパッド２６が配置されている。チップサイズはアクティブで２．０ｍｍ２である。
アクティブ領域を拡大したレイアウト図を図５に示す。ｎ+ソース領域３とｐ+ゲート引き出し領域９に囲まれるように、トレンチ１１がライン状に形成されている。チャネルの面積を大きく取るためにソースが正方形ではなく一方に長くなっているライン型の配置がよい。上側のソース領域３と下側ソース領域３の間にはゲートを引き出すためのｐ領域１３が配置されており、ここでコンタクトをとりゲート配線につなげている。このゲート配線は図４のゲートパッド２６に接続されている。ラインの向きはどの方向でも構わないが、基板のオフ角の方向に平行に配置すると、左右からの斜めイオン注入の方向が等価になるため、チャネルの両側のｐ+領域のプロファイルが同等になる。ラインの長さとしては、あまり短すぎるとデバイス面積当たりのチャネル面積が小さくなり電流が小さくなってしまい、あまり長すぎるとゲート抵抗が大きくなりスイッチング速度が遅くなってしまうため、適当な長さを選択する必要がある。本実施例ではライン長は２０μｍとしている。
次に、本発明の効果について本実施例の特性図を用いて説明する。図６は本実施例と図２に示した構造を同時に作製した際の、ゲートドレイン間容量特性を示している。図２の構造に比べ本実施例ではゲートドレイン間容量が約１桁低減しているのがわかる。
ゲートドレイン間容量が低減した理由を図７を用いて説明する。図７の破線はゼロバイアス時の空乏層端を示している。チャネルは両側のゲート領域により完全に空乏化され、トレンチ底ｐ領域６からも空乏層が伸びている。この状態からドレイン電圧を印加していくと、図２の構造ではゲート領域からドレイン領域に向かって空乏層が伸びていったが、本実施例ではすぐに隣り合うトレンチ底ｐ領域６から伸びる空乏層がつながり、ドレインから見てゲートが遮蔽される。これにより、ゲートドレイン間の容量が小さくなる。このように、ゲートドレイン間の容量はいかにトレンチ底ｐ領域によりゲートを遮蔽できるかで決まるため、ゲート端からトレンチ底までの距離が遠いほどゲートが遮蔽され容量は小さくなる。
図８は、ゲート端からトレンチ底までの距離とゲートドレイン間容量の関係を示したものである。距離が０．５μｍ未満では十分遮蔽されていないが、０．５から１．５μｍの範囲で飽和傾向が見られる。そのため、この距離は０．５μｍ以上が望ましい。以上の検討から、本実施例では０．８μｍ程度を採用している。耐圧、オン抵抗に関しては、従来構造と大きな差はみられない。ただし、本発明の構造では、ブロッキング状態において、ドレインからのポテンシャルをトレンチ底ｐ領域でブロックし、チャネルのポテンシャル低下を抑えることができるため、チャネルの条件によっては耐圧が上がることもある。
また、図９に示すとおり、ゲートソース間の電流に関しても、ゲート端からトレンチ底までの距離が近いとパンチスルーして電流が流れてしまうため、ゲートソース間電流の観点からもゲート端からトレンチ底までの距離をとることが望ましい。具体的には、０．５未満の距離で急激にゲート電流が流れることから、０．５μｍ以上の距離を確保することが望ましい。
以上より、本発明では、ゲートｐ領域の底部に対し、トレンチ底に形成されソースと短絡されたｐ領域（ｐ半導体層）の底部が十分深く、トレンチ底ｐ領域から伸びる空乏層によりゲート領域が遮蔽されることにより、ゲートドレイン間の容量が小さくなる。また、ゲート領域とトレンチ底ｐ領域が基板表面に対して垂直方向に距離をとっているため、トレンチの幅（セルピッチ）を大きくすることなくゲートソース間の耐圧を確保することができる。
次に、本発明の第２の実施例を図１１に示すデバイス断面構造図を用いて説明する。ドレイン領域となるｎ+基板（炭化珪素基板）１上にｎ-ドリフト層（炭化珪素層）２がエピタキシャル成長により形成され、ドリフト層２の表面にｎ+ソース領域３とトレンチ１１の側壁上部にｐゲート領域４が形成されている。すなわち、ｐゲート領域４のドリフト層側の端部が、トレンチ１１の底面よりも基板表面側に形成されている。トレンチ１１の底にはｐ領域６が形成されており、ｐ領域６はトレンチ側壁下部に形成されたｎ領域５によりゲート領域４と電気的に分離されている。但し、このｎ領域５は必ずしも必須ではない。トレンチ１１底の中央部にはショットキーコンタクト１４が形成されており、ｐ領域６は図示されているように、このショットキー接合部を挟んで配置されている。図は電流が流れるアクティブ領域のみを示しているが、アクティブ領域の周りには電界緩和のためのターミネーション領域が形成されている。また、ドレインのコンタクト領域１０が裏に、ソースコンタクト領域８が表に、それぞれオーム性接触にて形成されている。ソースコンタクト領域８とショットキーコンタクト領域１４はソース電極９にて電気的に接続されている。
第２の実施例の作製方法を図１１を用いて説明する。ｎ+ソース領域３を形成するところまでは第１の実施例の図３（ａ）と同様である。その後、図１１（ｂ）に示すようにアモルファルシリコンと酸化珪素を積層させ、リソグラフィおよびドライエッチングにより酸化珪素２１およびアモルファルシリコン２７を加工する。次に、図１１（ｃ）に示すように、それをハードマスクとしてトレンチ１１を形成する。このとき、チャネル幅を一定に保つためにトレンチはできるだけ垂直に近い方がよい。また、トレンチ深さは約１．０μｍである。次に、図１１（ｄ）に示すように、トレンチ加工のハードマスクをそのまま用いトレンチ側面にゲートとなるｐ領域２２をイオン注入により形成する。イオン種はアルミニウムで、斜めイオン注入の角度は２５度で、エネルギーは最大で１００ｋeVの多段注入とした。
次に、図１１（ｅ）に示すように、前工程でのハードマスクを用いさらにトレンチを掘り込む。このときの掘り込む深さは約０．８μｍであり、全工程で注入されたトレンチ底のｐ領域２２はすべて除去される。このエッチングの掘り込む深さにより、後のゲートとなるｐ領域２２とトレンチ底ｐ領域６との距離が決まってくる。そのため、この深さは、実施例１同様のパンチスルーを回避するため０．５μｍ以上が望ましい。
次に、図１１（ｆ）に示すように、ｎ型不純物の斜め注入を行い、ｎ領域２３を形成する。イオン種は窒素でエネルギーは５０ｋｅＶとした。必ずしもｎ型不純物の斜め注入を行う必要はない。しかしながら、この斜め注入を行うことで、ｐ領域２２とｐ領域６との電気的な分離を確実に確保することができる効果があるため斜め注入を行うことが望ましい。また、斜め注入を行う場合には、不純物濃度が高すぎると耐圧低下の問題があるため必要以上に高くするする必要はないが、ドリフト層の不純物濃度よりも高くすることが望ましい。
このあとの工程から、トレンチ底の両端部にｐ領域６を形成するプロセスに入る。まず、図１１（ｇ）に示すように、全体にＣＶＤにより酸化珪素を堆積させた後にドライエッチングで異方性エッチバックを行い、トレンチ側壁にサイドウォール２８を形成する。サイドウォール２８はのちにフッ酸によりウェットエッチングするため、エッチングレートの高いＯ３−ＴＥＯＳなどの膜が望ましい。また、サイドウォール２８の幅がトレンチ底ｐ領域６の幅となる。本実施例では、酸化珪素が平面に５００ｎｍ、サイドウォール２８に３００ｎｍ残る条件で酸化珪素を形成した。
次に、シロキサンを前駆体とするＣＶＤにより、ＳｉＯＣ膜を形成する。この膜は、リフローしながら成膜されていくため、平坦性が非常に高く、段差を埋めることができる。次に、図１１（ｈ）に示すように、ＳｉＯＣをエッチバックすることにより、溝の中のみにＳｉＯＣ２９を残す。次に、フッ酸を用いたウェットエッチにより、サイドウォール２８をエッチングする。このとき、ＳｉＯＣは疎水性を示すためフッ酸ではエッチングされず、サイドウォール２８のみが除去される。次に、図１１（ｉ）に示すように、残ったアモルファスシリコン２７とＳｉＯＣ２９をハードマスクとして、ｐ型不純物をイオン注入することで、トレンチ底両端部のｐ領域６を形成する。イオン種はアルミニウムで、エネルギーは８０ｋｅＶとした。その後、酸素アッシャとフッ酸処理によりＳｉＯＣ２９を、フッ硝酸によりアモルファスシリコン２７を除去し、１６５０度アルゴン雰囲気中で活性化アニールを行う。その後、活性化アニールのダメージを除去するために犠牲酸化を行う。本実施例ではトレンチ底部にショットキーコンタクトを形成するため、基板平坦化のため、犠牲酸化は１１５０度において２回行った。
次に、図１１（ｊ）に示すように、層間絶縁膜２４をＣＶＤにより形成する。層間絶縁膜２４はカバレッジのよいＯ３−ＴＥＯＳ膜を４００ｎｍ成膜し、酸素雰囲気中１０００度で焼きしめを行った。次に、図１１（ｋ）に示すように、表と裏に、Ｎｉを主成分とする合金を形成する。表は、リソグラフィとドライエッチングによりコンタクトホールを空け、Ｎｉを堆積させ１０００度のシリサイド化アニールによりシリサイドを形成し、最後に未反応メタルを除去する。これによりソースコンタクト領域８が形成される。裏も同様にNiを堆積させ１０００度のシリサイド化アニールによりシリサイドを形成する。これにより、ドレインコンタクト領域１０が形成される。なお、表のコンタクトホールはｎ+ソース領域上のみである。
次に、リソグラフィにより、デバイス周辺部やゲートコンタクト領域をレジストで覆い、ドライエッチングにより層間絶縁膜２４をエッチバックする。このとき、図１１（ｌ）に示すように、ショットキーコンタクトを形成する領域にドライエッチングのダメージが入らないように、層間絶縁膜２４が５０ｎｍ残るようにした。その後、図１１（ｍ）に示すように、酸素アッシャによりレジストを除去し、フッ酸によるウェットエッチングによりトレンチ底を開口させる。なお、層間絶縁膜２４の膜厚がトレンチの底面と側面とで異なるため、このフッ酸処理でトレンチ側面の層間絶縁膜２４が残るようにする。
次に、図１１（ｎ）に示すように、ショットキー金属およびソース配線として下からチタン、窒化チタン、アルミニウムをスパッタリングにより成膜し、ショットキー界面の形成およびソース配線３０の形成を行う。その後の工程は、第1の実施例と同様である。
次に、第２の実施例の動作について説明する。耐圧、オン抵抗および容量特性に関しては第１の実施例と同様である。第１の実施例との違いは、トレンチ底にショットキーダイオードを内蔵した点である。図１２に本実施例の等価回路を示す。第１の実施例でもトレンチ底にｐｎダイオードが内蔵されているが、ＳｉＣのｐｎ接合の拡散電位は２．８Ｖ程度と高いため、ボディダイオードとしては損失が大きいが、本実施例では、ショットキーダイオードのため、拡散電位が１Ｖ程度で損失が小さくなる。また、ショットキーダイオードを外付けした場合に比べ、トータルの面積が小さくなるため、コスト的にも大きなメリットがある。なお、本実施例のダイオードはメタルがチタンではなくモリブデンやニッケルでもそれらのシリコン化合物でもよく、ポリシリコンを用いたヘテロ接合ダイオードでもよい。
実施例３は本発明の第１の実施例の接合ＦＥＴを絶縁基板上に実装した例である。図１３の鳥瞰図を用いて説明する。窒化アルミニウムの絶縁基板１６上に、ソース端子１９、ゲート端子２０、ドレイン端子１５の金属板が配置されており、ドレイン端子１５上に接合ＦＥＴ１７とダイオード１８が半田でボンディングされている。接合ＦＥＴ１７のソース電極はソース端子１９に、ゲート電極はゲート端子２０に、ダイオード１８のアノードはソース端子１９にそれぞれワイヤーでボンディングされている。このとき、ダイオード１８はＳｉＣのショットキーバリアダイオードを用いている。これは、Ｓｉのｐｎダイオードに比べオン電圧が低いだけでなく、ユニポーラ素子であるためにスイッチング損失も小さいためである。本実装例は、Ｓｉの技術と同様である。また、本発明の第２の実施例ではショットキーダイオードを内蔵しているため、ダイオード１８は不要である。
実施例４は本発明の接合ＦＥＴのゲートドライバ回路の一例である。図１４の回路図を用いて説明する。正負の二つの電源を用いている。本発明の接合ＦＥＴは閾値電圧が１Ｖ程度と低いため、スイッチングのスピードアップと誤動作の防止を図るために正負の電源を用いている。ただし、小電流でノイズが小さい場合等においては正の電源ひとつでも問題ない。従来は、スイッチングの際にゲートに大電流が流れてしまっていたため、バイポーラトランジスタを２段にして使用していたが、本発明ではゲート電流が小さく抑えられるため、バイポーラトランジスタ１段でゲートドライバを構成している。
実施例５は本発明の接合ＦＥＴをインバータに適用した際の回路図である。図１５の回路図を用いて説明する。従来６００Ｖ系で使用されているＳｉ−ＩＧＢＴを本発明の接合ＦＥＴに置き換えることにより、素子のオン抵抗が低いため導通損失が低減でき、さらにユニポーラ素子であるためスイッチング損失も低減できることから、トータルで損失を約４０％低減することができた。
以上、実施例１〜５について説明した。これらの実施例はすべて炭化珪素基板を例に説明したが、窒化ガリウム等のワイドバンドギャップ半導体にはすべて適用可能である。
１ ドレイン領域、２ ドリフト領域、３ ソース領域、４ ゲート領域、５ ｎ型領域、６ トレンチ底p領域、７ トレンチ底コンタクト領域、８ ソースコンタクト領域、９ ソース電極、１０ ドレインコンタクト領域、１１ トレンチ、１２ 層間絶縁膜、１３ ゲートコンタクト領域、１４ ショットキーコンタクト領域、１５ ドレイン端子、１６ 絶縁基板、１７ 接合ＦＥＴ、１８ ダイオード、１９ ソース端子、２０ ゲート端子、２１ 酸化珪素、２２ ｐ領域、２３ ｎ領域、２４ 層間絶縁膜、２５ ソースパッド、２６ ゲートパッド、２７ アモルファスシリコン、２８ サイドウォール、２９ ＳｉＯＣ、３０ ソース配線

Claims (13)

  1. 炭化珪素基板に設けられた第１導電型のドレイン層と、
    前記ドレイン層上に形成された前記第１導電型の炭化珪素層と、
    前記炭化珪素層に形成された複数のトレンチと、
    前記トレンチに挟まれた領域であって、当該領域の前記炭化珪素層の表面に形成された前記第１導電型のソース層と、
    前記トレンチの側面に形成された、前記第１導電型と反対の導電型の第２導電型のゲート層と、
    前記トレンチの底部に形成された、前記第２導電型の半導体層と、
    前記炭化珪素基板の裏面に形成された第１の電極と、
    前記ソース層と前記半導体層とに接続された第２の電極と、
    前記ゲート層に接続された第３の電極と、を備え、
    前記ゲート層の前記ドリフト層側の端部が、前記トレンチの底面よりも前記炭化珪素基板の表面側に形成されていることを特徴とする炭化珪素半導体装置。
  2. 請求項１記載の炭化珪素半導体装置において、
    前記端部と前記トレンチの底面までの距離が０．５μｍ以上あることを特徴とする炭化珪素半導体装置。
  3. 請求項１記載の炭化珪素半導体装置において、
    さらに、前記ゲート層と前記半導体層との間に、前記炭化珪素層よりも高い不純物濃度の前記第１導電型の半導体層を備えることを特徴とする炭化珪素半導体装置。
  4. 請求項１記載の炭化珪素半導体装置において、
    前記半導体層は、前記トレンチの底面の底全体に形成されていることを特徴とする炭化珪素半導体装置。
  5. 請求項１記載の炭化珪素半導体装置において、
    前記トレンチの底面中央部の前記炭化珪素層と前記第２の電極との間でショットキー接合を成すショットキー接合部があり、前記半導体層は、前記ショットキー接合部を挟んで配置されていることを特徴とする炭化珪素半導体装置。
  6. 請求項５記載の炭化珪素半導体装置において、
    前記ショットキー接合を成す金属はチタン、モリブデン、ニッケル、またはこれらのシリコン化合物のいずれかであることを特徴とする炭化珪素半導体装置。
  7. 請求項１記載の炭化珪素半導体装置において、
    前記第１導電型はｎ型で、前記第２導電型はｐ型であることを特徴とする炭化珪素半導体装置。
  8. 第１導電型のドレイン層上に形成された前記第１導電型の炭化珪素層を備えた炭化珪素基板であって、前記炭化珪素層の表面に、前記炭化珪素層の不純物濃度よりも高い濃度の前記第１導電型のソース層を形成する工程と、
    前記炭化珪素層の表面に複数のトレンチを形成する工程と、
    前記複数のトレンチの夫々の側壁に前記第１導電型と反対の導電型の第２導電型のゲート層を形成する工程と、
    前記ゲート層を形成した後に、前記複数のトレンチをエッチングすることでさらに深いトレンチを形成する工程と、
    前記複数の深いトレンチの夫々の底部に前記第２導電型の半導体層を形成する工程と、
    前記炭化珪素基板の裏面に第１の電極を形成する工程と、
    前記ソース層及び前記半導体層に接続する第２の電極を形成する工程と、
    前記ゲート層と接続する第３の電極を形成する工程と、を備えることを特徴とする炭化珪素半導体装置の製造方法。
  9. 請求項８記載の炭化珪素半導体装置の製造方法において、
    前記エッチングは０．５μｍ以上行うことを特徴とする炭化珪素半導体装置の製造方法。
  10. 請求項８記載の炭化珪素半導体装置の製造方法において、
    さらに、前記エッチングによって露出した深いトレンチの側壁に、前記炭化珪素層よりも高い不純物濃度の前記第１導電型の半導体層を形成する工程を備えることを特徴とする炭化珪素半導体装置の製造方法。
  11. 第１導電型のドレイン層上に形成された前記第１導電型の炭化珪素層を備えた炭化珪素基板であって、前記炭化珪素層の表面に、前記炭化珪素層の不純物濃度よりも高い濃度の前記第１導電型のソース層を形成する工程と、
    前記炭化珪素層の表面に複数のトレンチを形成する工程と、
    前記複数のトレンチの夫々の側壁に前記第１導電型と反対の導電型の第２導電型のゲート層を形成する工程と、
    前記ゲート層を形成した後に、前記複数のトレンチをエッチングすることでさらに深いトレンチを形成する工程と、
    前記複数の深いトレンチの夫々の底部の外周部に前記第２導電型の半導体層を形成する工程と、
    前記複数の深いトレンチの夫々の前記半導体層に挟まれた領域に、ショットキー接合を形成する工程と、
    前記炭化珪素基板の裏面に第１の電極を形成する工程と、
    前記ソース層、前記半導体層および前記ショットキー接合に接続する第２の電極を形成する工程と、
    前記ゲート層と接続する第３の電極を形成する工程と、を備えることを特徴とする炭化珪素半導体装置の製造方法。
  12. 請求項１１記載の炭化珪素半導体装置の製造方法において、
    前記エッチングは０．５μｍ以上行うことを特徴とする炭化珪素半導体装置の製造方法。
  13. 請求項１１記載の炭化珪素半導体装置の製造方法において、
    さらに、前記エッチングによって露出した深いトレンチの側壁に、前記炭化珪素層よりも高い不純物濃度の前記第１導電型の半導体層を形成する工程を備えることを特徴とする炭化珪素半導体装置の製造方法。
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