CN105765725B - 使用斜切衬底的高功率氮化镓电子器件 - Google Patents

使用斜切衬底的高功率氮化镓电子器件 Download PDF

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Abstract

一种电子器件包括：III‑V族衬底，其具有同质晶体结构和关于生长面的法线，该关于生长面的法线相对于<0001>方向的取向偏差在0.15°与0.65°之间。该电子器件还包括联接到III‑V族衬底的第一外延层和联接到第一外延层的第二外延层。该电子器件还包括电接触衬底的第一接触件和电接触第二外延层的第二接触件。

Description

使用斜切衬底的高功率氮化镓电子器件
背景技术
功率电子技术广泛地用于多种应用中。功率电子器件(device)通常用于电路中以改变电能的形式，例如，从交流电改变为直流电，从一个电压水平改变为另一个电压水平，或者一些其他方式。这类器件可以在宽范围的功率水平下操作，从移动装置中的几毫瓦到高电压功率传输系统中的几百兆瓦。虽然在功率电子器件上取得了进步，但是在改进电子系统及其操作方法的领域内仍然存在需求。
发明内容
本发明一般地涉及电子器件。更具体地，本发明涉及用于高功率电子器件的氮化镓(GaN)基外延层的制造。在具体实施方式中，在外延生长工艺中，采用了具有从(0001)面关于
Figure GDA0001146081940000011
方向取向偏差小于一度的生长面的GaN衬底。生长在取向偏差的衬底上的外延层的表面形貌和电特性适用于高功率电子器件中。所述方法和技术可以应用于包括二极管、FET等的多种复合半导体系统。
根据本发明的一实施方式，提供了一种电子器件。该电子器件包括：III-V族衬底，具有同质晶体结构和关于生长面的法线，所述关于生长面的法线从<0001>方向的取向偏差在0.15°与0.65°之间。该电子器件还包括联接到III-V族衬底的第一外延层和联接到第一外延层的第二外延层。该电子器件还包括电接触衬底的第一接触件和电接触第二外延层的第二接触件。
根据本发明的另一实施方式，提供了一种制造电子器件的方法。该方法包括：提供III-V族衬底，该III-V族衬底具有同质晶体结构和关于生长面的法线，所述关于生长面的法线从<0001>方向的取向偏差在0.15°与0.65°之间。该方法还包括生长联接到III-V族衬底的第一外延层和生长联接到第一外延层的第二外延层。该方法还包括形成电接触衬底的第一接触件和形成电接触第二外延层的第二接触件。
通过本发明实现了超过常规技术的多个优点。例如，本发明的实施方式提供了用于制造适用于用于高功率电子器件中的外延层的方法和系统。在一实施方式中，相比于常规设计，在高电压操作(例如，大于200V的电压)期间的器件特性得到改善。本发明的这些和其他实施方式以及其许多优点和特征被结合以下文本和附图更为详细地描述。
附图说明
图1为根据本发明的实施方式的高电压PN二极管结构的简化截面图。
图2A为例示六方晶相体GaN衬底晶圆的密勒指数的示意图。
图2B为示出针对c面GaN晶体的晶轴方向的示意图。
图2C为例示根据本发明的实施方式的斜切角的矢量性质的示意图。
图2D为例示根据本发明的实施方式的斜切角的径向矢量性质的示意图。
图3A为对于衬底取向偏差<0.15°时的情况，外延表面的Nomarski显微图。
图3B为对于衬底取向偏差>0.65°时的情况，外延表面的Nomarski显微图。
图4A为示出沿着正交方向针对衬底取向偏差绘制的各种外延生长层的表面形貌的图。
图4B为示出根据本发明的实施方式的作为斜切角的函数的晶圆品质数据的图。
图5A为示出根据本发明的实施方式的高电压PN二极管的正向偏置电流-电压特性的图。
图5B为示出根据本发明的实施方式的高电压PN二极管的反向偏置电流-电压特性的图。
图6为示出根据本发明的实施方式的高电压GaN基PN二极管的反向偏置电流-电压特性与利用常规衬底制造的GaN基PN二极管相比较的图。
图7为例示根据本发明的实施方式的制造电子器件的方法的简化流程图。
图8A-8B为例示Wurtzite晶体的晶面的图。
具体实施方式
本发明的实施方式涉及电子器件。更具体地，本发明涉及用于高功率电子器件的氮化镓(GaN)基外延层的制造。在具体实施方式中，GaN衬底被用于外延生长工艺中，该GaN衬底具有从(0001)面相对于
Figure GDA0001146081940000031
方向取向偏差一度的生长面。生长在取向偏差的衬底上的外延层的表面形貌和电特性适合用于高功率电子器件中。所述方法和技术能够应用于包括二极管、FET等的多种复合半导体系统。
基于GaN的电子器件和光电子器件正在快速发展。与GaN和相关合金以及异质结构有关的期望特性包括用于可见光和紫外光发射的高禁带能量、有利的传输特性(例如，高电子迁差率和饱和速度)、高击穿场以及高热导率。根据本发明的实施方式，在伪体(pseudo-bulk)GaN衬底上的氮化镓(GaN)外延被用于制造垂直的基于GaN的半导体器件，其不能利用常规技术制造。例如，生长GaN的常规方法包括利用诸如碳化硅(SiC)的异质衬底。这会由于GaN层和异质衬底之间的热膨胀系数和晶格常数的差异而限制生长在异质衬底上的可用GaN层的厚度。在GaN与异质衬底之间的界面处的高缺陷密度还会使建立垂直器件(包括功率电子器件，诸如JFET和其他场效应晶体管)的努力复杂化。
另一方面，在体GaN衬底上的同质外延GaN层被用于在此描述的实施方式中，以提供优于常规技术和器件的特性。比如，对于给定的背景掺杂水平N，电子迁差率μ更高。这提供了低电阻率ρ，因为电阻率与电子迁差率成反比，如方程(1)所限定的：
Figure GDA0001146081940000041
其中，q为基本电荷
由体GaN衬底上的同质外延GaN层提供的另一优势特性为对于雪崩击穿的高临界电场。相比于具有更低临界电场的材料，高临界电场允许在更小的长度L上支持更大的电压。电流流过的更小长度与低电阻率一起引起比其他材料更低的电阻R，因为电阻可由以下方程确定：
Figure GDA0001146081940000042
其中A为沟道或者电流路径的截面面积。
通常，在器件的截止状态下用于支持高电压所需的器件的物理尺寸与在导通状态下以低阻将电流传输经过该器件的能力之间存在权衡。在许多情况下，在最小化这种权衡和最大化性能方面，GaN优于其他材料。此外，相比于生长在失配衬底上的层，生长在体GaN衬底上的GaN层具有低缺陷密度。低缺陷密度将引起优良的热导率，更少的与陷阱相关的效应诸如动态导通电阻以及更佳的可靠性。
图1为根据本发明的实施方式的高电压PN二极管结构的简化截面图。参照图1，第一氮化镓(GaN)外延层115(例如，N-GaN漂移区)形成在具有相同导电类型的GaN衬底110上。GaN衬底110可以是第一GaN外延层115生长于其上的伪体GaN材料或体GaN材料。如对于本领域技术人员显见的，缓冲层(未示出)可被采用。GaN衬底110的掺杂浓度(例如，掺杂密度)可以依据所需的功能而改变。例如，GaN衬底110可具有n+导电类型，具有从1×1017cm-3至1×1019cm-3的掺杂浓度。虽然GaN衬底110被示出为包括单材料组成，但是多层可被设置为衬底的部分。此外，在外延生长工艺期间可采用粘合层、缓冲层和其他层(未示出)。本领域的普通技术人员可认识到多种变化、修改和替换方案。
第一GaN外延层115的特性也可以依据所需的功能而改变。第一GaN外延层115可以用作用于PN二极管的漂移区，因此可以是相对低掺杂的材料。例如，第一GaN外延层115可具有n-导电类型，具有从1×1014cm-3至1×1018cm-3的掺杂浓度。此外，掺杂浓度可以是均匀的，或者可以变化，例如，作为漂移区的厚度的函数。
第一GaN外延层115的厚度也可以依据所需的功能而基本上改变。如上文所讨论的，同质生长能够使得第一GaN外延层115生长为远远厚于采用常规方法形成的层。通常，在一些实施方式中，例如，厚度可以在0.5μm与100μm之间。在其他实施方式中，厚度大于5μm。PN二极管100所得的平行面击穿电压可依据实施方式而改变。一些实施方式提供至少100V、300V、600V、1.2kV、1.7kV、3.3kV、5.5kV、13kV或20kV的击穿电压。
再次参照图1，第二GaN外延层120形成在第一GaN外延层201上方。第二GaN外延层120被用于形成PN二极管的p型区，并且具有不同于第一GaN外延层115的导电类型。比如，如果第一GaN外延层115由n型GaN材料形成，则第二GaN外延层120将由p型GaN材料形成，反之亦然。如图1所示，隔离区形成为限定PN二极管的横向范围。用于形成具有高电阻率特征的隔离区的适当技术可包括离子注入、低导电率材料的蚀刻和外延再生长、绝缘材料诸如氧化物和/或氮化物的蚀刻和沉积、或其组合等。本领域的普通技术人员可认识到多种变化、修改和替换方案。
第二GaN外延层120的厚度可依据用于形成该层的工艺和器件设计而改变。在一些实施方式中，第二GaN外延层120的厚度在0.1μm与5μm之间。在其他实施方式中，第二GaN外延层120的厚度在0.3μm与1μm之间。
第二GaN外延层120可以在例如大约5×1017cm-3至大约1×1019cm-3的范围内高掺杂。此外，如同其他外延层，第二GaN外延层120的掺杂浓度可以是均匀的，或者作为厚度的函数是不均匀的。在一些实施方式中，掺杂剂浓度随着厚度而增加，使得掺杂浓度在第一GaN外延层115附近相对较低，并且随着与第一GaN外延层115的距离增加而增加。这种实施方式在第二GaN外延层120的顶部提供更高的掺杂浓度，在第二GaN外延层120的顶部随后可形成金属接触。其他实施方式采用重掺杂接触层(未示出)来形成欧姆接触。
形成第二GaN外延层120和在此描述的其他层的一种方法可以通过采用原位蚀刻的再生长工艺和扩散制备工艺。这些制备工艺在2011年8月4日提交的美国专利申请No.13/198,666中更为全面地描述，其公开内容通过全文引用而结合于此。
图1也例示了根据本发明的实施方式的电子器件而形成的电接触。如图1所示，金属结构135形成为与GaN衬底110电接触。金属结构135可以是一层或多层欧姆金属，其用作用于PN二极管100的阴极的接触件。例如，金属结构135可包括钛铝(Ti/Al)欧姆金属。其他金属和/或合金可被采用，包括但不限于铝、镍、金及其组合等。在一些实施方式中，金属结构135的最外部金属可包括金、钽、钨、钯、银或铝及其组合等。金属结构135可利用多种方法中的任一种诸如溅射、蒸发等来形成。
图1还例示了与第二外延层120电接触的附加金属结构130。类似于金属结构135，附加金属结构130可以是包括金属和/或合金的一层或多层欧姆金属。附加金属结构130形成在第二外延层120上，以用作PN二极管100的阳极接触件。附加金属结构130可采用多种技术来形成，包括剥离和/或沉积，然后蚀刻，这可依据采用的金属而改变。示例金属包括镍-金(Ni/Au)等。在一些实施中，附加金属结构130形成为与第一外延层接触，并且肖特基金属被适当采用，以形成肖特基二极管。
不同的掺杂剂可被用于建立在此公开的n型和p型GaN外延层和结构。例如，n型掺杂剂可包括硅、氧等。P型掺杂剂可包括镁、铍、钙锌等。
虽然关于GaN衬底和GaN外延层公开了一些实施方式，但是本发明不限于这些具体的二元III-V族材料，并且可适用于更广泛的III-V族材料，尤其是III族氮化物材料。此外，虽然图1例示了GaN衬底，但是本发明的实施方式不限于GaN衬底。其他III-V族材料，尤其是III族氮化物材料，被涵盖在本发明的范围之内，并且不仅对于所示的GaN衬底而言，而且对于在此描述的其他基于GaN的层和结构而言，是可被替代的。作为示例，二元III-V族(例如，III族氮化物)材料、三元III-V族(例如，III族氮化物)材料诸如InGaN和AlGaN、四元III族氮化物材料诸如AlInGaN、掺杂的这些不同的材料等被涵盖在本发明的范围之内。
关于图1讨论的制造工艺采用了使用n型衬底来生长n型漂移层的工艺流程。然而，本发明不限于这种具体配置。在其他实施方式中，具有p型掺杂的衬底被采用。此外，实施方式可使用具有相反导电类型的材料以提供具有不同功能的器件。因此，虽然一些示例涉及到掺杂有硅的n型GaN外延层的生长，但是在其他实施方式中，在此描述的技术可适用于高掺杂材料或轻掺杂材料、p型材料、掺杂有除了硅之外或者不同于硅的掺杂剂(诸如Mg、Ca、Be、Ge、Se、S、O、Te等)的材料的生长。在此讨论的衬底可包括单材料系统或者包括多层复合结构的多材料系统。本领域的普通技术人员将认识到多种改变、修改和替换方案。
在图1所示的外延层的生长期间，发明人已经确定：相比于常规结构，生长在具有预定斜切角特征的衬底上的外延层在高功率电子器件环境(例如，在高电压下操作)中提供了改进的特性。对于生长在GaN衬底的c面上的外延层，层形貌以及重要地、利用这些外延层形成的器件的性能在较高的电压下劣化，降低了其对于高功率应用的适用性。发明人已经确定，在不限制本发明的实施方式的情况下，衬底生长面从结晶面(例如，c面)沿着预定方向的小角度的取向偏差，改善了层形貌和使用这种改善层制造的器件的器件性能。
图8A至图8B为例示Wurtzite晶体的晶面的示图。在图8A中，例示了Wurtzite晶体的a面，在图8B中，例示了Wurtzite晶体的m面。c轴(0001)正交于图的平面，(000-1)轴指入图的平面。如图8A所示，有六个a面，全部60°分隔。如图8B所示，有六个m面，全部60°分隔。在交叠时，m面和a面相互渗透，这些面之间的角度为30°。如对于本领域的技术人员显见的，GaN具有Wurtzite晶体结构。
图2A为例示六方晶相体GaN衬底晶圆的密勒指数的示意图。虚线箭头表示<0001>、
Figure GDA0001146081940000081
和
Figure GDA0001146081940000082
方向。实线箭头210表示在此根据一些实施方式描述的高电压电子器件结构的外延生长采用的关于
Figure GDA0001146081940000083
方向的取向偏差的方向。如图2A所示，本发明的实施方式采用了生长面没有与(0001)面对准的衬底。如在此描述的，生长面的法线从<0001>方向朝向
Figure GDA0001146081940000084
方向或者
Figure GDA0001146081940000085
方向的取向偏差(即，取向偏差角(θ))为0<θ<1.0°。根据本发明的一些实施方式，θ的大小范围为大约0.15°<θ<0.65°。在具体实施方式中，取向偏差角θ的范围为大约0.4°<θ<0.5°。
因此，根据本发明的实施方式，III-V族(例如，GaN)衬底的生长面从c面朝向正或负m方向的取向偏差具有介于零与1.0°之间的值的角度。此外，衬底生长面的法线的取向偏差也可以为使得其也朝向或者远离a方向倾斜。在一些实施方式，从<0001>方向朝向a方向的取向偏差为零。在图2A所示的实施方式中，生长面的法线的特征在于从<0001>方向朝向
Figure GDA0001146081940000086
方向的取向偏差介于-0.15°与-0.65°之间以及从<0001>方向朝向
Figure GDA0001146081940000087
方向的取向偏差为零。
在一些实施方式中，生长面的取向为使得生长面关于(0001)面倾斜，导致生长面的法线朝向正
Figure GDA0001146081940000088
方向倾斜小于一度。发明人已经确定，生长面从(0001)面朝向负m方向的取向偏差0.15°与0.65°之间或者朝向正m方向取向偏差0.15°与0.65°之间的倾斜导致厚外延层的表面形貌的改善并且相应地导致器件性能的改善。因此，本发明的实施方式提供了关于(0001)面倾斜大于0.15°并且小于一度的角度。本领域的普通技术人员将认识到多种改变、修改和替换方案。
图2B为例示根据本发明的实施方式的斜切角的示意图。实箭头与a面关联，虚箭头与m面关联。对于这幅图，c轴正交于图的平面。根据本发明的实施方式，对于GaN晶圆，c面(几乎)正交于晶圆表面，使得m方向和a方向如图2B中所示取向。应该注意，图2B中所示的示例采用了一种轴规定，但是可采用其他轴规定，包括相对于晶圆参考面旋转180°的轴规定。两种轴规定是对称等效的。
对于每种轴规定，斜切目标方向250指向左(平行于参考面)。预定规范窗口251可表示为以m方向为中心，但也包括a方向的盒，对于所示的轴规定，斜切目标位沿着[-1100]。对于相对于晶圆参考面旋转180°的备选轴规定，斜切目标沿着[1-100]。因此，对于两种规定，如果参考面在底侧，两个斜切目标指向左。
图2C为例示根据本发明的实施方式的斜切角的矢量性质的示意图。如图2C所示，斜切角R为矢量，由m方向和a方向上的分量限定。二者都可以在晶圆上独立地改变，并且可以具有不同的效果。在物理上，这个矢量可被认为是投影在由晶圆的表面限定的平面上的结晶c方向，如由正方形区250所示。
图2D为示出根据本发明的实施方式的斜切角的备选规范的示意图。在图2D中，斜切规范260，而不是由关于m面和a面分量的斜切角限定，可由斜切角的幅值|R|和方向θ限定，如区域260所示。
图3A为对于衬底取向偏差<0.15°时的情况，外延表面的Nomarski显微图。图3B为对于衬底取向偏差>0.65°时的情况，外延表面的Nomarski显微图。如图3A所示，生长在具有小于0.15°的取向偏差的衬底上的外延层的表面形貌的特征在于大六方丘体，其横向尺寸在几十至几百微米的量级，高度达到几微米。发明人认为，丘体的横向尺寸随着外延层的厚度增加而增大。参照图3B，生长在具有大于0.65°的取向偏差的衬底上的外延层的表面形貌的特征在于波浪形表面，其也可称为脊形或者鱼鳞形表面，具有达到几微米量级的横向和垂直尺寸。对于在本发明保护范围所覆盖的上述取向偏差范围之外的这些衬底取向偏差值，采用生长在这些衬底上的外延层进行器件制造的特征在于，在高功率机制下操作期间的器件漏电具有不期望的水平。
如关于图4A额外详细描述的，发明人已经确定：在衬底取向偏差、表面形貌以及高功率器件性能之间存在强关联性。对于从m方向约0.4°到0.5°的衬底取向偏差，产生良好的表面形貌，从而制成具有改善的高功率操作特性的器件。
图4A为示出沿着正交方向(即，
Figure GDA0001146081940000101
和
Figure GDA0001146081940000102
方向)针对衬底取向偏差绘制的各种外延生长层的表面形貌的图。垂直轴以度数表示朝向a方向(朝向
Figure GDA0001146081940000103
)的斜切角。水平轴表示朝向m方向(朝向
Figure GDA0001146081940000104
)的斜切角。如图4A所示，当斜切角(θ)朝向a方向在零斜切角附近并且朝向m方向为约-0.35°至约-0.55°时，外延层的良好形貌(实黑圆)产生。在具体实施方式中，采用了朝向m方向在-0.4°至0.5°之间的斜切角。
应该注意，将衬底的朝向a方向的斜切角保持在基本零度，可获得良好的表面形貌。参照图4A，还应该注意，良好的表面形貌也可以通过调整关于a方向和m方向的取向偏差来获得。如由对于a方向＝-0.13°并且m方向＝-0.33°(数据点421)的不良表面形貌以及对于朝向a方向斜切-0.13°并且朝向m方向斜切-0.43°(数据点423)获得的良好表面形貌所示，在m方向上的斜切角的绝对值的增加也将导致良好的表面形貌。因此，斜切角关于a方向的变化可以通过斜切角关于m方向的变化来补偿。本领域的普通技术人员将认识到多种改变、修改和替换方案。
参照图4A，示出了70个数据点，表示在14个GaN衬底上测量的5个点。在每个衬底上关于5个点提供的数据包括斜切信息。用于这些晶圆的斜切规范为朝向m方向斜切-0.4°并且朝向a方向斜切0°，二者均具有容差±0.3°。这五个点被采用Nomarski显微图成像，并且被判定为良好(实心圆)、差(X)或临界(空心圆)。对于朝向a方向斜切接近0°并且朝向m方向斜切约-0.4°至-0.5°，获得了良好的形貌。因此，如由数据证明的，朝向m方向关于<0001>方向斜切小于-0.3°导致差的形貌。此外，关于<0001>方向的高斜切角(即，大于±0.6°)导致差的形貌。
给定晶圆上的制造容差和晶体表面取向的变化，本发明的实施方式采用了目标斜切值，其产生最大可能面积的具有良好表面形貌(以及后续的高器件产量)的材料。如图4A所示和上文所讨论的，朝向m方向的更大斜切可适应朝向a方向的斜切的一些变化。参照图4A，-0.13°的a方向斜切由水平虚线表示。对于这个值的a方向斜切，小于0.35°的m方向斜切产生不良的形貌，而更大的m方向斜切引起良好的形貌。以这种方式，m方向和a方向斜切相互作用而影响形貌，更大的m方向斜切可被用于适应a方向斜切的变化。
应该注意，虽然衬底规格可以规定用于衬底的具体斜切取向，但是在衬底上的取向变化可以导致衬底的一些区域具有在由本发明的实施方式提供的范围之内的取向偏差的特征并且其他区域具有在由本发明的实施方式提供的范围之外的取向偏差的特征。换句话说，衬底制造商允许斜切偏差的一些裕量。对于通过HVPE在非天然衬底上生长的伪体GaN，斜切的变化往往相对较大。因此，表面形貌将在晶圆上相应地改变，如图4A中的数据所示。
作为示例，如果衬底规范为朝向m方向的取向偏差为0.3°±0.3°，则衬底的区域可以具有零取向偏差的特征，而其他区域具有0.6°的取向偏差的特征。发明人已经确定，对于具有变化的取向偏差角的衬底，在具有在此描述的实施方式的范围内的取向偏差角的区域中形貌是良好的，这可以与改善的器件特性相关联。
图4B为示出根据本发明的实施方式的作为斜切角的函数的晶圆品质数据的图。晶圆品质数据是基于由以不同的斜切角生长的晶圆取得的Nomarski图像而测量的。每个点表示始于原点并且止于数据点的矢量。具有“良好”品质的晶圆以菱形标志表示，具有“不良”品质的晶圆以正方形标志表示，具有临界品质的晶圆以三角形标志表示。通过考虑朝向a方向的斜切，发明人已经确定，不良的形貌可以与斜切角以及幅值相关联。
图5A为示出根据本发明的实施方式的高电压PN二极管的正向偏置电流-电压特性的图。图5B为根据本发明的实施方式的高电压PN二极管的反向偏置电流-电压特性的图。如图5A所示，PN二极管以基本线性I-V特性在约3V导通。参照图5B，在反向偏压下，PN二极管基本没有电流流过，直至电压达到约2,500V，在此情况下发生击穿。因此，本发明的实施方式适合于高电压(例如，大于400V)操作。
图6为示出根据本发明的实施方式的高电压GaN基PN二极管的反向偏置电流-电压特性(实曲线)与利用常规衬底(其可包括以在本发明的实施方式适用的范围之外的取向偏差角(θ)切割的衬底)制造的GaN基PN二极管相比较的图。
如图6所示，在反向偏压下，反向漏电流基本相同，达到约700V的电压。在700V以上的反向偏置电压下，虽然根据本发明的实施方式制造的高电压PN二极管在反向漏电流方面随着电压保持基本线性增加(以对数标度绘制)。因此，在以高电压例如>600V、>1200V、>1700V等操作的器件中，例如，在PN二极管、肖特基二极管、垂直JFET、HEMT、集成FET和二极管、合并PN/肖特基二极管等中，具有预定取向偏差角的衬底的使用提供改善的性能，尤其在高电压机制下。
应该注意，本发明的实施方式尤其适合于在高电压机制下的应用中。对于低功率机制，关于一些LED和激光操作以及其他正向偏置操作等，没有在本发明的实施方式提供的预定范围内斜切的衬底的影响不是可检测的，因为如图6所示取决于适当斜切角的效果在一些实施中是不可观察到的，直至进入高功率机制。因此，本发明的实施方式适合于在高功率机制(例如>200V)下操作采用厚外延层(例如，漂移层>3μm厚)的器件应用。因为常规GaN器件在低功率机制(例如，小于200V)下操作，所以衬底的适当取向偏差的影响在通常操作期间不会被观察到。相反，发明人已经认识到在高功率机制下操作期间以常规取向来取向的衬底带来的问题的范围。因此，本发明的实施方式特别适用于一个或多个外延层(例如，垂直PN型GaN二极管的漂移层)具有低掺杂和高厚度特征的器件。因此，本发明的实施方式特别适用于包括厚度超过5μm的外延层的器件。
图7为例示根据本发明的实施方式的制造电子器件的方法的简化流程图。参照图7，该方法包括提供III-V族衬底，该III-V族衬底具有同质晶体结构和关于生长面的法线，其特征在于从<0001>方向取向偏差在0.15°与0.65°之间(710)。III-V族衬底在具体实施方式中为n型GaN衬底。在实施方式中，关于生长面的法线朝向负
Figure GDA0001146081940000131
方向取向偏差，例如，在0.4°与0.5°之间的范围内。在具体实施方式中，关于生长面的法线的特征在于朝向
Figure GDA0001146081940000132
方向的取向偏差基本上为零度。在其他实施方式中，取向偏差具有朝向/远离
Figure GDA0001146081940000133
方向和
Figure GDA0001146081940000134
方向的分量。
该方法还包括生长联接到III-V族衬底的第一外延层(712)和生长联接到第一外延层的第二外延层(714)。对于一些器件，该方法包括形成相对于第二外延层横向设置的隔离区。在一些高功率器件应用中，第一外延层包括具有大于3μm的厚度的n型GaN外延层，第二外延层包括p型GaN外延层。在一些实施中，该方法还包括形成设置在第二外延层和第二接触件之间的第三外延层。第三外延层的掺杂浓度高于第二外延层的掺杂浓度。
此外，该方法包括形成电接触衬底的第一接触件(716)和形成电接触第二外延层的第二接触件(718)。作为示例性器件，PN二极管可采用在此描述的技术制造，第一接触件为阴极，第二接触件为PN二极管的阳极。电子器件还可以是肖特基二极管。
应该理解，图7所示的具体步骤提供了根据本发明的实施方式的制造电子器件的具体方法。步骤的其他序列也可以根据备选实施方式来执行。例如，本发明的备选实施方式可以以不同的顺序执行上述步骤。此外，图7所示的独立步骤可以包括多个子步骤，这些子步骤可以按照适于独立步骤的不同序列执行。此外，附加步骤可以依据具体应用而被添加或者去除。本领域的普通技术人员将认识到多种改变、修改和替换方案。
还应理解，在此描述的示例和实施方式仅仅出于说明性目的，其各种修改或者变化将提供启示给本领域技术人员并且被涵盖在本申请的精神和范畴以及随附权利要求的范围之内。

Claims (20)

1.一种电子器件，包括：
III-V族衬底，具有同质晶体结构和关于生长面的法线，该关于生长面的法线相对于<0001>方向存在取向偏差，
其中，所述关于生长面的法线具有朝向
Figure FDA0002287220140000011
方向的第一取向偏差并且具有朝向
Figure FDA0002287220140000012
方向的第二取向偏差，所述第一取向偏差大于所述第二取向偏差，所述第一取向偏差的角度在-0.3°与-0.6°之间；
第一外延层，联接到所述III-V族衬底；
第二外延层，联接到所述第一外延层；
第一接触件，电接触所述III-V族衬底；以及
第二接触件，电接触所述第二外延层。
2.根据权利要求1所述的电子器件，其中，所述电子器件是具有大于200V电压的高压二极管器件。
3.根据权利要求1所述的电子器件，其中，所述第一取向偏差在-0.4°与-0.5°之间。
4.根据权利要求1所述的电子器件，其中，所述第二取向偏差基本上为零度。
5.根据权利要求1所述的电子器件，其中，所述第一取向偏差在-0.4°与-0.5°之间，所述第二取向偏差在-0.1°与-0.2°之间。
6.根据权利要求1所述的电子器件，其中，所述III-V族衬底包括n型氮化镓(GaN)衬底。
7.根据权利要求1所述的电子器件，其中，
所述第一外延层包括n型氮化镓(GaN)外延层，
所述第二外延层包括p型GaN外延层。
8.根据权利要求1所述的电子器件，其中，
所述电子器件包括PN二极管，
所述第一接触件包括阴极，
所述第二接触件包括阳极。
9.根据权利要求1所述的电子器件，其中，所述电子器件还包括相对于所述第二外延层横向设置的隔离区。
10.根据权利要求1所述的电子器件，其中，
所述电子器件还包括设置在所述第二外延层与所述第二接触件之间的第三外延层，
所述第三外延层的掺杂浓度高于所述第二外延层的掺杂浓度。
11.一种制造电子器件的方法，所述方法包括：
提供III-V族衬底，所述III-V族衬底具有同质晶体结构和关于生长面的法线，该关于生长面的法线相对于<0001>方向存在取向偏差，其中，所述关于生长面的法线具有朝向
Figure FDA0002287220140000021
方向的第一取向偏差并且具有朝向
Figure FDA0002287220140000022
方向的第二取向偏差，所述第一取向偏差大于所述第二取向偏差，所述第一取向偏差的角度在-0.3°与-0.6°之间；
生长联接到所述III-V族衬底的第一外延层；
生长联接到所述第一外延层的第二外延层；
形成电接触所述III-V族衬底的第一接触件；以及
形成电接触所述第二外延层的第二接触件。
12.根据权利要求11所述的方法，其中，所述III-V族衬底的第一外延层具有大于5微米的厚度。
13.根据权利要求12所述的方法，其中，所述第一取向偏差在-0.4°与-0.5°之间。
14.根据权利要求11所述的方法，其中，所述第二取向偏差基本上为零度。
15.根据权利要求11所述的方法，其中，所述III-V族衬底包括n型氮化镓(GaN)衬底。
16.根据权利要求11所述的方法，其中，
所述第一外延层包括具有大于3μm的厚度的n型氮化镓(GaN)外延层，
所述第二外延层包括p型GaN外延层。
17.根据权利要求16所述的方法，其中，所述n型GaN外延层具有大于5μm的厚度。
18.根据权利要求11所述的方法，其中，
所述电子器件包括PN二极管，
所述第一接触件包括阴极，
所述第二接触件包括阳极。
19.根据权利要求11所述的方法，其中，所述方法还包括：
形成相对于所述第二外延层横向设置的隔离区。
20.根据权利要求11所述的方法，其中，所述方法还包括：
形成设置在所述第二外延层与所述第二接触件之间的第三外延层，其中所述第三外延层的掺杂浓度高于所述第二外延层的掺杂浓度。
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