KR102021131B1 - 심리스 코발트 갭-필을 가능하게 하는 방법 - Google Patents

심리스 코발트 갭-필을 가능하게 하는 방법 Download PDF

Info

Publication number
KR102021131B1
KR102021131B1 KR1020177035115A KR20177035115A KR102021131B1 KR 102021131 B1 KR102021131 B1 KR 102021131B1 KR 1020177035115 A KR1020177035115 A KR 1020177035115A KR 20177035115 A KR20177035115 A KR 20177035115A KR 102021131 B1 KR102021131 B1 KR 102021131B1
Authority
KR
South Korea
Prior art keywords
metal layer
contact metal
layer
substrate
contact
Prior art date
Application number
KR1020177035115A
Other languages
English (en)
Other versions
KR20170137960A (ko
Inventor
부산 엔. 조페
아브제리노스 브이. 젤라토스
보 정
유 레이
신유 푸
스리니바스 간디코타
상호 유
매튜 아브라함
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20170137960A publication Critical patent/KR20170137960A/ko
Application granted granted Critical
Publication of KR102021131B1 publication Critical patent/KR102021131B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 디바이스의 컨택 구조들 내에 컨택 금속 층을 증착하기 위한 방법들이 제공된다. 일 실시예에서, 반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법이 제공된다. 방법은, 기판 상에 컨택 금속 층을 증착하기 위해 주기적인 금속 증착 프로세스(cyclic metal deposition process)를 수행하는 단계, 및 기판 상에 배치된 컨택 금속 층을 어닐링하는 단계를 포함한다. 주기적인 금속 증착 프로세스는, 기판 상에 컨택 금속 층의 일부를 증착하기 위해, 기판을 증착 전구체 가스 혼합물에 노출시키는 단계, 컨택 금속 층의 일부를 플라즈마 처리 프로세스에 노출시키는 단계, 및 미리 결정된 두께의 컨택 금속 층을 달성할 때 까지, 기판을 증착 전구체 가스 혼합물에 노출시키는 단계 및 컨택 금속 층의 일부를 플라즈마 처리 프로세스에 노출시키는 단계를 반복하는 단계를 포함한다.

Description

심리스 코발트 갭-필을 가능하게 하는 방법{METHOD OF ENABLING SEAMLESS COBALT GAP-FILL}
본 발명의 실시예들은 일반적으로, 반도체 제조 프로세스들의 분야에 관한 것이며, 보다 특정하게는, 반도체 디바이스의 컨택 구조들 내에 컨택 금속 층을 증착하기 위한 방법들에 관한 것이다.
집적 회로들은, 기판(예를 들어, 반도체 웨이퍼) 상에 형성되며 그리고 회로 내에서 다양한 기능들을 수행하도록 협력하는 백만개 초과의 마이크로-전자 전계 효과 트랜지스터들(예를 들어, 상보형 금속-산화물-반도체(CMOS) 전계 효과 트랜지스터들)을 포함할 수 있다. 하프 미크론 미만(sub-half micron) 및 더 작은 피쳐들을 신뢰성있게 생성하는 것이, 반도체 디바이스들의 차세대의 VLSI(very large scale integration) 및 ULSI(ultra large-scale integration)를 위한 중요한 기술들 중 하나이다. 하지만, 집적 회로 기술의 한계(limit)들에 가까워짐(pushed)에 따라, VLSI 및 ULSI 기술에서의 배선들(interconnect)의 축소되는 치수들은 프로세싱 능력들에 대한 부가적인 요구들을 제기하였다. 게이트 패턴의 신뢰성있는 형성이, 집적 회로들의 성공을 위해, 그리고 개별적인 기판들 및 다이의 회로 밀도 및 품질을 증가시키고자 하는 계속된 노력에 있어서 중요하다.
피쳐 사이즈들이 더 작아짐에 따라, 피쳐의 깊이와 피쳐의 폭 사이의 비율(ratio)로서 정의되는, 더 높은 종횡비(aspect ratio)에 대한 요구는, 20:1 및 심지어 그 보다 더 크게 끊임없이 증가하였다. 약 20:1 또는 그 보다 더 작은 종횡비들을 갖는 기하형상들과 같은, 작은 기하형상들을 갖는 컨택 구조들 내에 컨택 금속 층들을 증착할 때, 다양한 문제들이 발생할 수 있다. 예를 들어, 통상의 PVD 프로세스를 이용하여 증착되는 컨택 금속 층은 종종, 비아가 50 nm 미만의 임계 치수를 갖거나 10:1 보다 큰 종횡비를 가질 때, 비아 또는 트렌치 내에 형성되는 보이드(void)들, 오버행(overhang) 및 불량한(poor) 스텝 커버리지의 문제를 갖는다. 비아들 또는 트렌치들의 바닥 및 측벽들 상에서의 불충분한 증착은 또한 증착 불연속을 초래할 수 있으며, 이에 의해 디바이스 단락(device shorting) 또는 불량한 배선(interconnection) 형성을 초래할 수 있다. 또한, 컨택 금속 층은 아래에 있는(underlying) 실리콘 함유 층 상에서 불량한 접착을 가질 수 있으며, 결과적으로, 기판 및 이후의 전도성 금속 층으로부터 컨택 금속 층이 벗겨지게 할 수 있다.
트랜지스터 밀도에 있어서의 이러한 증가 및 금속-컨택들의 단면들에 있어서의 이후의 감소에 의해, 기존의 저 저항률 텅스텐(W) 집적 방식들을 이용하여 컨택 저항 요건들을 충족시키는 것이 상당히 난제가 되었다. 텅스텐 컨택 집적 방식에 있어서 장벽 층들(예를 들어, TiN) 및 고-저항률 접착(예를 들어, B2H6 핵형성)의 필요성은, 증가된 컨택 저항을 초래함으로써, 텅스텐 컨택 집적 방식을 22 나노미터 미만의 기술 노드(technology node)들에 대해서는 매력이 없는 옵션이 되게 한다.
따라서, 높은 종횡비 피쳐들 내에 컨택 금속 층을 형성하기 위한 개선된 방법이 필요하다.
본 발명의 실시예들은 일반적으로, 반도체 제조 프로세스들의 분야에 관한 것이며, 보다 특정하게는, 반도체 디바이스의 컨택 구조들 내에 컨택 금속 층을 증착하기 위한 방법들에 관한 것이다. 특정 실시예들에서, 반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법이 제공된다. 방법은, 기판 상에 컨택 금속 층을 증착하기 위해 주기적인 금속 증착 프로세스(cyclic metal deposition process)를 수행하는 단계, 및 기판 상에 배치된 컨택 금속 층을 어닐링하는 단계를 포함한다. 주기적인 금속 증착 프로세스는, 기판 상에 컨택 금속 층의 일부를 증착하기 위해, 기판을 증착 전구체 가스 혼합물에 노출시키는 단계, 컨택 금속 층의 일부를 플라즈마 처리 프로세스에 노출시키는 단계, 및 미리 결정된 두께의 컨택 금속 층을 달성할 때 까지, 기판을 증착 전구체 가스 혼합물에 노출시키는 단계 및 컨택 금속 층의 일부를 플라즈마 처리 프로세스에 노출시키는 단계를 반복하는 단계를 포함한다.
특정 실시예들에서, 반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법이 제공된다. 방법은, 기판 상에 장벽(barrier) 층을 증착하기 위해 장벽 층 증착 프로세스를 수행하는 단계, 기판 상에 습윤(wetting) 층을 증착하기 위해 습윤 층 증착(wetting layer deposition)을 수행하는 단계, 및 기판 상에 컨택 금속 층을 증착하기 위해, 주기적인 금속 증착 프로세스를 수행하는 단계를 포함한다. 주기적인 금속 증착 프로세스는, 기판 상에 컨택 금속 층의 일부를 증착하기 위해, 기판을 증착 전구체 가스 혼합물에 노출시키는 단계, 및 미리 결정된 두께의 컨택 금속 층을 달성할 때 까지, 기판을 증착 전구체 가스 혼합물에 노출시키는 단계 및 컨택 금속 층의 일부를 플라즈마 처리 프로세스에 노출시키는 단계를 반복하는 단계를 포함한다. 방법은, 기판 상에 배치된 컨택 금속 층을 어닐링하는 단계를 더 제공한다.
특정 실시예들에서, 반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법이 제공된다. 방법은, 기판 상에 장벽 층을 증착하기 위해 장벽 층 증착 프로세스를 수행하는 단계, 기판 상에 습윤 층을 증착하기 위해 습윤 층 증착 프로세스를 수행하는 단계, 및 습윤 층 상에서 어닐링 프로세스를 수행하는 단계를 포함한다. 방법은, 기판 상에 컨택 금속 층의 일부를 증착하기 위해 컨택 금속 층을 증착 전구체 가스 혼합물에 노출시킴으로써, 기판 상에 컨택 금속 층을 증착하기 위한 금속 증착 프로세스를 수행하는 단계를 더 포함한다. 마지막으로, 방법은 컨택 금속 층의 일부를 플라즈마 처리 프로세스에 노출시키는 단계, 및 기판 상에 배치된 컨택 금속 층을 어닐링하는 단계를 포함한다.
본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1은 본원에서 설명되는 실시예들을 수행하기에 적합한 금속 증착 프로세싱 챔버의 일 실시예의 단면도를 도시한다.
도 2는 도 1의 금속 증착 프로세싱 챔버가 내부에 포함된 예시적인 다중-챔버 프로세싱 시스템의 개략적인 상면도(top-view diagram)이다.
도 3은 본원에서 설명되는 특정 실시예들에 따른, 반도체 디바이스 내에 컨택 금속 층을 형성하기 위한 흐름도를 도시한다.
도 4a-4e는 본 발명의 일 실시예에 따른, 컨택 금속 층을 형성하는 제조 프로세스 동안 반도체 디바이스의 횡단면도들을 도시한다.
도 5는 본원에서 설명되는 특정 실시예들에 따른, 반도체 디바이스 내에 컨택 금속 층을 형성하기 위한 주기적인 증착 프로세스에 대한 흐름도를 도시한다.
도 6은 본원에서 설명되는 특정 실시예들에 따른, 반도체 디바이스 내에 컨택 금속 층을 형성하기 위한 흐름도를 도시한다.
도 7a-7e는 본원에서 설명되는 특정 실시예들에 따른, 컨택 금속 층을 형성하는 제조 프로세스 동안 반도체 디바이스의 단면도들을 도시한다.
도 8은 설명되는 특정 실시예들에 따른, 반도체 디바이스 내에 컨택 금속 층을 형성하기 위한 흐름도를 도시한다.
이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예의 엘리먼트들 및 피쳐들이, 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다. 그러나, 첨부된 도면들은 본 발명의 단지 예시적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
본 발명의 실시예들은 금속 CVD 프로세스들(예를 들어, 코발트 CVD 프로세스들)을 이용한 갭-필(gap-fill)을 제공하며, 결과적으로, 컨택 필(contact fill)에 대해 가능성있는(potential) 낮은 컨택 저항(Rc) 단일-재료 솔루션(one-material solution)을 발생시킨다. 본원에서 설명되는 실시예들에 따라 증착되는 CVD 필름들은 등각적인(conformal) 스텝 커버리지 및 낮은 표면 거칠기(surface roughness)를 갖는다. 또한, 본원에서 설명되는 실시예들은, 어떠한 심(seam)도 형성하지 않으면서, 반도체 디바이스의 컨택 홀(contact hole)들을 충진(filling)하기 위한 프로세스를 설명한다.
일 실시예에서, 기판 상에 컨택 금속 층을 증착하기 위한 방법이 제공되며, 이 방법은, 피쳐(feature) 내에 심리스 갭 필 코발트 층의 일부를 선택적으로 형성하기 위해, 코발트 전구체 가스 및 수소 가스에 기판을 노출시키는 단계, 및 사후-처리 프로세스(post-treatment process) 동안, 코발트 층을 플라즈마 및 시약(reagent), 이를 테면 질소, 암모니아, 수소, 암모니아/질소 혼합물, 또는 이들의 조합들에 노출시키는 단계를 포함한다.
하기에서 더 상세히 설명될 바와 같이, 기판 상에 컨택 금속 구조를 형성하기 위해, 컨택 금속 층이 기판 상에 증착된다. 본원에서 이용되는 용어 "기판"은 이후의 프로세싱 동작들에 대한 기반(basis)의 역할을 하는 재료의 층을 지칭하며, 그리고 컨택 금속 층을 상부에 형성하기 위해 배치되는 표면을 포함한다. 기판은, 이를 테면 결정질(crystalline) 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드 실리콘(strained silicon), 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 실리콘 온 인슐레이터(SOI), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 또는 사파이어와 같은 재료일 수 있다. 기판은 또한, 이를 테면 실리콘, 실리콘 산화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리 및 사파이어와 같은, 하나 또는 그 초과의 비전도성 재료들을 포함할 수 있다. 기판은 또한, 이를 테면 실리콘 이산화물, 유기실리케이트들, 및 탄소 도핑된 실리콘 산화물들과 같은 유전체 재료들을 포함할 수 있다. 또한, 기판은, 응용에 따라서, 이를 테면 금속 질화물들 및 금속 합금들과 같은 임의의 다른 재료들을 포함할 수 있다.
하나 또는 그 초과의 실시예들에서, 기판은, 이후에 상부에 형성되는, 플러그, 비아, 컨택, 라인 및 와이어와 같은 배선 피쳐(interconnect feature)와 연결하는 것을 용이하게 하기 위해, 게이트 유전체 층 및 게이트 전극 층을 포함하는 게이트 구조를 형성할 수 있다. 기판은, 직사각형 또는 정사각형 패널들 뿐 아니라, 200 mm, 300 mm, 또는 450 mm 직경 웨이퍼들 또는 다른 치수들과 같은 다양한 치수들을 가질 수 있다. 달리 언급하지 않는 다면, 본원에서 설명되는 실시예들 및 예시들은, 200 mm 직경, 300 mm 직경, 또는 450 mm 직경, 특히 300 mm 직경을 갖는 기판들 상에서 수행될 수 있다.
본원에서 이용되는 용어 "컨택 구조"는, 게이트 전극의 일부를 형성할 수 있는 컨택 금속 층을 포함하는 재료의 층을 지칭한다. 하나 또는 그 초과의 실시예들에서, 컨택 금속 층은 니켈 층, 코발트 층, 티타늄 층 또는 이들의 임의의 조합들일 수 있다.
또한, 기판은 임의의 특정 크기 또는 형상으로 제한되지 않는다. 기판은, 200 mm 직경, 300 mm 직경 또는 다른 직경들, 이를 테면, 특히 450 mm 직경을 갖는 둥근(round) 웨이퍼일 수 있다. 기판은 또한, 임의의 다각형, 정사각형, 직사각형, 구부러진(curved) 또는 다른 비-원형 워크피스, 이를 테면 평판 디스플레이들의 제조에 이용되는 다각형 유리 기판일 수 있다.
본원에서 설명되는 실시예들은, 컨택 구조를 형성하기 위해 기판 상에 컨택 금속 층을 증착/형성하기 위한 방법들에 제공한다. 증착 프로세스는, 증착되는 필름 스텝 커버리지, 등각성(conformality), 및 기판에 걸친 연속성 및 균일성을 효율적으로 개선할 수 있으며, 그에 의해 기판에 걸쳐 형성되는 전체적인 필름 특성들을 개선할 수 있다.
도 1은 본원에서 설명되는 바와 같은 기상 증착 프로세스들에 의해 컨택 금속 재료들을 형성하는 데에 이용될 수 있는 프로세싱 챔버(150)를 도시한다. 컨택 금속 재료들은 금속 코발트, 금속 니켈, 이들의 유도체들, 또는 이들의 조합들을 포함할 수 있다. 프로세싱 챔버(150)는 CVD, 플라즈마 강화-CVD (PE-CVD), 펄스형(pulsed)-CVD, ALD, PE-ALD, 이들의 파생물(derivative)들 또는 이들의 조합들을 수행하는 데에 이용될 수 있다. 코발트-함유 재료를 증착하기 위한 기상 증착 프로세스 동안 덮개 조립체(lid assembly)(100)의 온도를 조절하기 위해, 컨벌루트 액체 채널(convolute liquid channel)(162)과 같은 워터 채널(water channel)들이 이용될 수 있다. 일 실시예에서, 덮개 조립체(100)는, 약 100℃ 내지 약 300℃, 바람직하게는 약 125℃ 내지 약 225℃, 보다 바람직하게는 약 150℃ 내지 약 200℃ 범위 내의 온도로 가열 또는 유지될 수 있다. 이러한 온도는, 코발트-함유 재료 및/또는 니켈 함유 재료의 기상 증착 프로세스 동안 유지된다.
샤워헤드(156)는, 가스 박스 플레이트(160)에 나사로 고정된(screwed), 비교적 짧은 상향 연장 림(upwardly extending rim)(158)을 갖는다. 샤워헤드(156) 및 가스 박스 플레이트(160) 양자 모두는, 알루미늄, 스테인리스 강 또는 이들의 합금들과 같은 금속으로 형성될 수 있거나, 또는 이러한 금속을 포함할 수 있다. 컨벌루트 액체 채널(162)이 가스 박스 플레이트(160) 상단부(top)에 형성되며, 수냉 커버 플레이트(water cooling cover plate)(134)에 의해 덮이고 밀봉된다(sealed). 일반적으로, 컨벌루트 액체 채널(162)을 통해 물이 유동한다. 하지만, 덮개 조립체(100)로부터 멀리 열을 전달하기 위해 또는 덮개 조립체(100)로 열을 전달하기 위해, 알코올들, 글리콜 에테르들, 및 다른 유기 용제들이 단독으로 이용되거나, 또는 물과 혼합될 수 있다. 컨벌루트 액체 채널(162)은, 벤드(bend)들(예를 들어, 3개의 날카로운 U-턴들 또는 U-형상 벤드들)을 갖는, 구불구불하지만 대체로 주변을 둘러싸는(circumferential) 경로로 형성되는데, 이는 경로가 방사 채널(radial channel)(미도시) 내에서 내부로 복귀할 때 까지, 그 경로는 내부로부터 외부로 진행하기 때문이다. 컨벌루트 액체 채널(162)은, 물의 유동이 난류성(turbulent)이 되게 하고, 그에 따라 가스 박스 플레이트(160)의 플랜지(flange)로부터 칸벌루트 액체 채널(162) 내의 물로의 열의 유동을 돕는 것을 보장할 수 있을 정도로 충분히 좁다. 액체 온도 조절 시스템(미도시)이 칸벌루트 액체 채널(162)에 부착되어, 덮개 조립체(100)로부터 멀리 열을 전달하거나 덮개 조립체(100)에 열을 전달하는 데에 이용될 수 있다. 일 예에서, 덮개 조립체(100)는 약 150℃의 온도로 가열 또는 유지되도록 구성되며, 그리고 디코발트 헥사카르보닐 부틸아세틸렌 "CCTBA"와 같은 코발트 전구체의 소스, 및 H2와 같은 수소 전구체의 소스와 유체 소통(fluid communication)한다.
샤워헤드(156)의 연장 림(158)은 가스 박스 플레이트(160)의 바닥 림(bottom rim)(171)에 부착된다. 양쪽 림들(158 및 171)은, 샤워헤드(156)의 둘러싸인 하부 캐비티(encompassed lower cavity)(130)와 둘러싸는(encompassing) 덮개 격리기(lid isolator)(175) 사이에서 최대로(maximally) 크기가 정해진다(sized). 샤워헤드(156)와 가스 박스 플레이트(160) 간의 나사 체결(screw fastening)은, 최대로 크기가 정해진 컨택 영역 상에서의 우수한 열적 컨택(thermal contact)을 보장한다. 열적 유동 영역은, (덮개 격리기(175)와 샤워헤드(156) 또는 가스 박스 플레이트(160) 사이의 갭을 제외하고) 덮개 격리기(175)에서의 외부(outside)로부터 하부 캐비티(130)에서의 내부(inside)까지 연장한다. 칸벌루트 액체 채널들(162)의 구조는, 가스 박스 플레이트(160)와 물 사이의 효율적인 열 전달을 제공한다. 샤워헤드(156)와 가스 박스 플레이트(160)의 플랜지 사이의 기계적 인터페이스는, 샤워헤드(156)와 가스 박스 플레이트(160) 사이의 효율적인 열 전달을 보장한다. 그에 따라, 샤워헤드(156)의 냉각이 크게 강화된다.
프로세싱 챔버(150)는, 프로세싱 챔버(150) 내에서 수직으로 이동될 수 있는 페디스털 스템(pedestal stem)(154)에 연결된 히터 페디스털(heater pedestal)(152)을 더 포함한다. 히터 페디스털(152)의 히터 부분은 세라믹 재료로 형성될 수 있다. 히터 페디스털(152)의 상부 증착 위치에서, 이러한 히터 페디스털(152)은 샤워헤드(156)의 하부 표면(107)에 가깝게 반대측에(in close oppositioin) 기판(402)을 홀딩한다. 샤워헤드(156)의 하부 표면(107)과 히터 페디스털(152) 사이에, 프로세싱 영역(126)이 정의된다. 샤워헤드(156)는, 하부 캐비티(130)와 프로세싱 영역(126) 사이에서 소통하여 프로세싱 가스의 통과를 가능하게 하는 복수의 개구(aperture)들 또는 홀(hole)들(109)을 갖는다. 프로세싱 가스는, 알루미늄으로 만들어지는 수냉(water-cooled) 가스 박스 플레이트(160)의 중심에 형성되는 가스 포트(132)를 통해 공급된다. 가스 박스 플레이트(160)의 상부측(upper side)은, 가스 포트(132)를 포함하는 가스 박스 플레이트(160)의 상부 부분(upper portion)을 둘러싸는 수냉 커버 플레이트(134)에 의해 덮인다. 가스 포트(132)는, 블로커 플레이트(blocker plate)(140)에 의해 하부 캐비티(130)로부터 분리되는 상부 캐비티(138)에 프로세싱 가스들을 공급한다. 블로커 플레이트(140)는, 그 블로커 플레이트(140)를 통해 배치되는 많은 수의 홀들(109)을 갖는다. 일 실시예에서, 캐비티들(130 및 138), 샤워헤드(156), 및 블로커 플레이트(140)는 기판(402)의 상부면(upper face) 상으로 프로세싱 가스를 균일하게 분배한다.
기판(402)은, 상승된(raised) 증착 위치에 있는 것으로 도시된 히터 페디스털(152) 상에 지지될 수 있다. 하강된(lowered) 로딩 위치에서, 4개의 리프트 핀들(118)을 리프팅하는 리프트 튜브(117)에 리프팅 링(116)이 부착된다. 리프트 핀들(118)은 히터 페디스털(152) 내로 미끄러져 들어가도록 맞춰지며(fit), 그에 따라 리프트 핀들(118)은 챔버 본체(chamber body)(120) 내의 로드록 포트(loadlock port)(119)를 통해 챔버 내로 로딩되는 기판(402)을 수용할 수 있다. 일 실시예에서, 히터 페디스털(152)은, 이를 테면 플라즈마-강화 기상 증착 프로세스들 동안, 선택적인 컨파인먼트 링(confinement ring)(110)을 포함할 수 있다.
측면(side) 퍼지 가스 소스(123)가 프로세싱 챔버(150)에 결합되어, 요구될 때에, 기판(402)의 에지 부분(151)에 퍼지 가스를 공급하도록 구성될 수 있다. 일 실시예에서, 가스들은 측면 퍼지 가스 소스(123)로부터 기판(402)의 에지 부분(151)에 공급될 수 있다. 가스들은 수소 가스, 아르곤 가스, 질소 가스, 헬륨 가스, 이들의 조합들 등등이 될 수 있다. 또한, 챔버(150)의 바닥(bottom)으로부터 기판(402) 표면에 퍼지 가스를 공급하기 위해, 바닥 퍼지 가스 소스(125)가 또한 챔버(150)에 결합될 수 있다. 유사하게, 바닥 퍼지 가스 소스(125)로부터 공급되는 퍼지 가스는 수소 가스, 아르곤 가스, 질소 가스, 헬륨 가스, 이들의 조합들 등등을 포함할 수 있다.
덮개 격리기(175)는 샤워헤드(156)와 덮개 림(lid rim)(166) 사이에 끼워 넣어지며, 이는 유지 보수 액세스(maintenance access)를 위하여 프로세싱 챔버(150)를 개방(open)하기 위해 챔버 본체(120)로부터 들어올려질 수 있다. 프로세싱 챔버(150) 내의 진공은 프로세싱 챔버(150) 내의 펌프 플리넘(pump plenum)(172)에 연결된 진공 펌프(170)에 의해 유지되며, 펌프 플리넘은 환상(annular) 펌핑 채널(174)에 연결된다.
석영으로 만들어진 환상 챔버 라이너(179)가 프로세싱 챔버(150) 내에 배치되어, 환상 펌핑 채널(174)의 측부(side)를 정의하지만, 프로세싱 영역(126)과 환상 펌핑 채널(174) 사이에 배치되는 추가의 쵸크 개구(further choke aperture)(181)를 또한 부분적으로 정의한다. 환상 챔버 라이너(179)는 또한, 히터 페디스털(152)의 하강된 위치에서 컨파인먼트 링(110)을 지지한다. 챔버 라이너(179)는 또한, 히터 페디스털(152)의 뒤(back)에서 주변(circumference)을 둘러싼다. 챔버 라이너(179)는 챔버 본체(120)의 좁은 레지(ledge) 상에 놓여있지만, 다른 컨택이 거의 없으며, 그에 따라 열 전달을 최소화한다. 챔버 라이너(179) 아래에는, 불투명한(opaque) 석영으로 만들어진 Z-형상의 하부 챔버 실드(Z-shaped lower chamber shield)(121)가 위치된다. 하부 챔버 실드(121)는, 하부 챔버 실드(121)의 바닥에 형성되는 환형 보스(annular boss)(177) 상의 챔버 본체(120)의 바닥에 놓여진다. 석영은 챔버 본체(120)와 히터 페디스털(152)의 바닥 사이의 방사 결합(radiative coupling)을 막는다. 환형 보스(177)는 챔버 본체(120)로의 전도성 열 전달을 최소화한다. 대안적인 실시예에서, 하부 챔버 실드(121)는, 챔버 본체(120)의 내벽(inner wall)을 따르는 원뿔 형상(conically shaped)의 상부 부분에 결합된(joined) 안쪽으로 연장하는 바닥 립(inwardly extending bottom lip)을 포함한다. 이러한 대안적인 설계가 동작적으로 만족스럽기는 하지만, 경사 형상(sloping shape)은 석영으로 제조하기가 훨씬 더 값이 비싸다.
일 실시예에서, 원격 플라즈마 소스(141)가 가스 포트(132)를 통해 프로세싱 챔버(150)에 결합되어, 원격 플라즈마 소스(141)로부터 샤워헤드(156) 내의 복수의 홀들(109)을 통해 프로세싱 챔버(150)에, 기판(402) 표면에 반응성 플라즈마를 공급할 수 있다. 원격 플라즈마 소스(141)는, 요구될 때에, 기판(402) 표면에 반응성 원격 플라즈마 소스를 공급하기 위한 임의의 적합한 위치에서 프로세싱 챔버(150)에 결합될 수 있음이 주목된다. 원격 플라즈마 소스(141)에 공급되어, 해리되고 그리고 또한 기판(402) 표면에 전달될 수 있는 적합한 가스들은, 수소, 아르곤, 헬륨, 질소, 암모니아, 이들의 조합들 및 기타 등등을 포함한다.
도 1에서, 프로세싱 조건들을 제어하기 위해, 제어 유닛(180)이 챔버(150)에 결합될 수 있다. 제어 유닛(180)은 중앙 프로세싱 유닛(CPU)(182), 지원 회로(184), 및 관련된 제어 소프트웨어(183)를 포함하는 메모리(186)를 포함한다. 제어 유닛(180)은, 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 환경(industrial setting)에서 이용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. CPU(182)는, 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 디스크 드라이브, 컴팩 디스크 드라이브, 하드 디스크, 또는 로컬의 또는 원격의, 임의의 다른 형태의 디지털 저장장치(digital storage)와 같은, 임의의 적합한 메모리(186)를 이용할 수 있다. 챔버(150)를 지원하기 위한 다양한 지원 회로들이 CPU(182)에 결합될 수 있다. 제어 회로(180)는, 개별적인 챔버 컴포넌트들에 인접하게 위치되는 다른 제어기에 결합될 수 있다. 제어 유닛(180)과 챔버(150)의 다양한 다른 컴포넌트들 간의 양방향 통신들은, 집합적으로 신호 버스들(이들중 일부가 도 1에 도시되어 있음)로서 지칭되는 많은 신호 케이블들을 통해 취급된다(handled).
도 2는 본원에서 개시되는 금속 층 증착 프로세스를 수행하도록 적응될 수 있는 예시적인 다중-챔버 프로세싱 시스템(200)의 개략적인 상면도로서, 도 1과 관련하여 상기 설명된 챔버(150)와 같은 프로세싱 챔버(80)가 다중-챔버 프로세싱 시스템(200)에 통합되어 있다. 시스템(200)은, 시스템(200) 내외로 기판들(90)을 이송하기 위한 하나 또는 그 초과의 로드 록 챔버들(202 및 204)을 포함할 수 있다. 일반적으로, 시스템(200)은 진공 하에서 유지되며, 그리고 로드 록 챔버들(202 및 204)은 시스템(200) 내로 기판들(90)을 도입시키기 위해 "펌핑 다운될(pumped down)" 수 있다. 제 1 로봇(robot)(210)은, 로드 록 챔버들(202 및 204)과 하나 또는 그 초과의 기판 프로세싱 챔버들(212, 214, 216 및 80)의 제 1 세트 사이에서 기판들(90)을 이송한다. 각각의 프로세싱 챔버(212, 214, 216 및 80)는, 이를 테면, 주기적인 층 증착(CLD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 식각, 탈가스(degas), 사전-세정(pre-cleaning), 배향, 어닐링, 및 다른 기판 프로세스들과 같은, 기판 증착 프로세스 중 적어도 하나에 있도록 구성된다. 또한, 프로세싱 챔버(212, 214, 216 및 80) 중 하나는 또한, 기판(90) 상에서 증착 프로세스 또는 열 어닐링 프로세스를 수행하기 전에, 사전-세정 프로세스를 수행하도록 구성될 수 있다. 다른 챔버들(212, 214, 216)에 대한, 열 어닐링 프로세스를 수행하는 데에 이용되는 프로세싱 챔버(80)의 위치는 예시를 위한 것이며, 프로세싱 챔버(80)의 위치는, 요구되는 경우, 프로세싱 챔버들(212, 214, 216) 중 임의의 하나와 선택적으로 스위칭될 수 있다.
제 1 로봇(210)은 또한, 하나 또는 그 초과의 이송 챔버들(222 및 224)로/로부터 기판들(90)을 이송할 수 있다. 이송 챔버들(222 및 224)은, 기판들(90)이 시스템(200) 내에서 이송될 수 있도록 허용하는 동안, 초고의 진공 상태(ultrahigh vacuum condition)들을 유지하는 데에 이용될 수 있다. 제 2 로봇(230)은, 이송 챔버들(222 및 224)과 하나 또는 그 초과의 프로세싱 챔버들(232, 234, 236 및 238)의 제 2 세트 사이에서 기판들(90)을 이송할 수 있다. 프로세싱 챔버들(212, 214, 216 및 80)과 유사하게, 프로세싱 챔버들(232, 234, 236 및 238)은, 예를 들어, 주기적인 층 증착(CLD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 식각, 사전-세정, 탈가스 및 배향 이외에, 본원에서 설명되는 건식 식각 프로세스들을 포함하는 다양한 기판 프로세싱 동작들을 수행하도록 갖춰질(outfitted) 수 있다. 시스템(200)에 의해 수행될 특정 프로세스에 대해 필요하지 않다면, 기판 프로세싱 챔버들(212, 214, 216, 232, 234, 236 및 238) 중 임의의 기판 프로세싱 챔버는 시스템(200)으로부터 제거될 수 있다. 프로세싱 챔버(80) 내에서 사전 세정, 증착 및/또는 열 어닐링 프로세스가 수행된 후, 요구되는 다른 프로세스를 수행하기 위해, 기판은 시스템(200)의 프로세싱 챔버들(212, 214, 216, 232, 234, 236 및 238) 중 임의의 챔버로 더 이송될 수 있다.
도 3은 기판 상의 반도체 디바이스 구조 내에 컨택 금속 층을 증착하는 데에 이용되는 프로세스 시퀀스(300)의 일 실시예의 흐름도를 도시한다. 도 3에서 설명되는 시퀀스는, 하기 논의되는 도 4a-4e에 도시된 제조 스테이지들에 대응한다. 도 4a-4e는, 프로세싱 시퀀스(300)에 의해 설명되는, 디바이스 구조(408) 상에 컨택 금속 층(420)을 제조하는 상이한 스테이지들 동안 디바이스 구조(408)가 상부에 형성되는 기판(402)의 개략적인 횡단면도들을 도시한다. 도 3의 시퀀스는 일반적으로, CVD, ALD, 또는 PVD 증착되는 코발트 컨택 금속 층과 관련하여 제공된다.
가능한 통합 방식(integration scheme)들은, 제한되는 것은 아니지만, (a) PVD Ti + ALD TiN; (b) PVD Ti + CVD Co; (c) CVD Co; 및 (d) CVD Co + PVD Co 를 포함한다. PVD Ti 는 소스 또는 드레인에서 아래에 있는 실리사이드와 양호한 전기 컨택을 제공한다. ALD TiN 은, 코발트 필름의 재유동(re-flow)을 돕기 위해 요구되는 경우, 코발트 필름의 접착을 개선한다. CVD Co: CVD 필름들 또는 CVD 및 그 이후의 재유동을 이용한 코발트 충진(fill).
프로세싱 시퀀스(300)는, 블록(310)에서, 도 4a에 도시된 기판(402)과 같은 기판, 이를 테면, 도 1에 도시된 프로세싱 챔버(150), 또는 다른 적합한 프로세싱 챔버 내에 배치된 기판(402)을 프로세싱 챔버 내로 제공함으로써, 시작된다. 도 4a에 나타낸 기판(402)은, 기판(402) 상에 형성된 (예를 들어, 게이트 구조, 또는 컨택 구조를 형성하도록 구성된 다른 구조들과 같은) 반도체 디바이스 구조(408)를 포함한다. 이러한 특정한 디바이스 구조(408)는 3차원 (3-D) 플래시 메모리 응용들, DRAM 응용들, 또는 높은 종횡비 또는 다른 특이한(odd) 기하형상들을 갖는 다른 적합한 응용들에서 이용될 수 있음이 주목된다.
실리콘 함유 층(404)이 기판(402) 상에 형성되며, 실리콘 함유 층(404)의 내부에는, 10:1 보다 큰, 예를 들어 약 20:1 보다 큰 종횡비들과 같은 높은 종횡비들을 갖는 개구들(406)이 형성된다. (컨택 개구, 컨택 비아, 컨택 트렌치, 컨택 채널 등등이 될 수 있는) 개구들(406)은 디바이스 구조(408) 내에 형성되고, 측벽들(412) 및 바닥(414)를 가지며, 상기 측벽들(412) 및 바닥(414)은 아래에 있는 실리콘 함유 층(404)을 노출시키기 위한 개방 채널(open channel)을 형성한다. 실리콘 함유 층(404)은 임의의 적합한 층들, 이를 테면 단일의 실리콘 층, 또는 적어도 하나의 실리콘 함유 층이 내부에 형성되는 다중 층 필름 스택(multiple layer film stack)을 포함할 수 있다. 실리콘 함유 층(404)이 단일 층의 형태인 실시예에서, 실리콘 함유 층(404)은 실리콘 산화물 층, 산화물 층, 실리콘 질화물 층, 질화물 층, 실리콘 산질화물 층, 티타늄 질화물 층, 폴리실리콘 층, 미정질(microcrystalline) 실리콘 층, 단결정질 실리콘(monocrystalline silicon), 도핑된 폴리실리콘 층, 도핑된 미정질 실리콘 층, 또는 도핑된 단결정질 실리콘일 수 있다.
다른 예에서, 실리콘 함유 층(404)은, 복합(composite)의 산화물 및 질화물 층 ― 적어도 하나 또는 그 초과의 산화물 층들 사이에 질화물 층이 끼워넣어짐 ― 및 이들을 조합들을 포함하는 필름 스택일 수 있다. 실리콘 함유 층(404) 내에 도핑되는 적합한 도펀트들은 p-타입 도펀트들 및 n-타입 도펀트들, 이를 테면 붕소(B) 함유 도펀트들 또는 포스핀(phosphine)(P) 함유 도펀트들을 포함할 수 있다. 실리콘 함유 층(404)이, 적어도 하나의 실리콘 함유 층을 갖는 다중 필름 스택의 형태인 일 실시예에서, 실리콘 함유 층(404)은 실리콘 함유 층 및 유전체 층을 포함하는 층들의 반복하는 쌍(repeating pair)들을 포함할 수 있다. 일 실시예에서, 실리콘 함유 층(404)은, 내부에 배치되는, 폴리실리콘 층 및/또는 다른 금속 재료들 및/또는 유전체 층을 포함할 수 있다. 유전체 층의 적합한 예들은, 특히, 산화물 층, 실리콘 산화물 층, 실리콘 질화물 층, 질화물 층, 티타늄 질화물 층, 산화물 및 질화물 층의 복합물(composite) ― 적어도 하나 또는 그 초과의 산화물 층들 사이에 질화물 층이 끼워넣어짐 ― 및 이들을 조합들로 이루어지는 그룹으로부터 선택될 수 있다.
블록(310)에서 설명되는, 금속 증착 프로세싱 챔버 내로 기판(402)을 이송하기 전에, 자연 산화물(native oxide)들, 또는 오염물질들의 다른 소스들을 제거하기 위하여, 기판 표면들(411), 개구들(406)의 측벽들(412) 및 바닥들(414)을 처리하도록 사전-세정 프로세스가 선택적으로 수행된다. 기판(402)으로부터 자연 산화물들 또는 오염물질들의 다른 소스들을 제거하게 되면, 컨택 금속 층을 형성하기 위한 양호한 컨택 표면을 형성할 수 있도록 낮은 컨택 저항 표면을 제공할 수 있다.
수행되는 사전-세정 프로세스는 사전-세정 챔버 내로 사전-세정 가스 혼합물을 공급하는 것을 포함한다. 사전-세정 챔버는, 캘리포니아 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한 Preclean PCII, PCXT 또는 SiconiTM 챔버들일 수 있다. 사전-세정 챔버는 예시적인 다중-챔버 프로세싱 시스템(200) 내에 포함될 수 있으며, 그리고 요구될 때에, 시스템(200)의 프로세싱 챔버(212, 214, 216, 232, 234, 236, 238) 중 하나이도록 구성될 수 있다. 다른 제조업자들로부터 입수가능한 다른 사전-세정 챔버들이 또한, 본원에서 설명되는 실시예들을 실시하는 데에 이용될 수 있음이 주목된다.
사전-세정 프로세스는, 자연 산화물을 제거하기 위하여 사전-세정 가스 혼합물로부터 플라즈마를 형성하기 위해, 시스템(200) 내에 포함된 사전-세정 프로세싱 챔버 내로 세정 가스 혼합물을 공급함으로써 수행된다. 일 실시예에서, 자연 산화물들을 제거하는 데에 이용되는 사전-세정 가스 혼합물은 암모니아(NH3)와 삼불화질소(NF3) 가스들의 혼합물이다. 프로세싱 챔버 내로 도입되는 각각의 가스의 양은, 예를 들어, 제거될 자연 산화물 층의 두께, 세정되고 있는 기판의 기하형상, 플라즈마의 체적 용량(volume capacity), 챔버 본체의 체적 용량 뿐 아니라, 챔버 본체에 결합된 진공 시스템의 능력들에 맞추도록(accommodate) 변화되고 조정될 수 있다.
하나 또는 그 초과의 실시예들에서, 사전-세정 가스 혼합물을 제공하기 위해 부가되는 가스들은, 암모니아(NH3) 대 삼불화질소(NF3)의 적어도 1:1의 몰비(molar ratio)를 갖는다. 하나 또는 그 초과의 실시예들에서, 사전-세정 가스 혼합물의 몰비는 적어도 약 3:1 (암모니아 대 삼불화질소) 이다. 가스들은, 약 5:1 (암모니아 대 삼불화질소) 내지 약 30:1의 몰비로 도입된다. 또 다른 실시예에서, 가스 혼합물의 몰비는 약 5:1 (암모니아 대 삼불화질소) 내지 약 10:1 이다. 사전-세정 가스 혼합물의 몰비는 또한, 약 10:1 (암모니아 대 삼불화질소) 내지 약 20:1 내에 있을 수 있다.
퍼지 가스 또는 캐리어 가스가 또한, 사전-세정 가스 혼합물에 부가될 수 있다. 임의의 적합한 퍼지/캐리어 가스, 이를 테면 아르곤, 헬륨, 수소, 질소, 또는 이들의 혼합물들이 이용될 수 있다. 전체적인 사전-세정 가스 혼합물은, 약 0.05 체적% 내지 약 20 체적%의 암모니아 및 삼불화질소로 이루어진다. 사전-세정 가스 혼합물의 나머지는 퍼지/캐리어 가스일 수 있다.
사전-세정 챔버 내의 동작 압력은 달라질 수 있다. 압력은 약 1 Torr 내지 약 10 Torr로 유지될 수 있다. 세정 가스 혼합물 내에 플라즈마를 유지하기 위해, RF 소스 전력이 인가될 수 있다. 예를 들어, 사전-세정 프로세싱 챔버 내부에 플라즈마를 유지하기 위해, 약 15 Watts 내지 약 100 Watts의 전력이 인가될 수 있다 전력이 인가되는 주파수는 약 350 kHZ 이다. 주파수는 약 50 kHz 내지 약 350 kHz 범위일 수 있다. 플라즈마 에너지는 암모니아 및 삼불화질소 가스들을 반응 종(reactive species), 예를 들어 불소 라디칼(fluorine radical)들 및/또는 수소 라디칼(hydrogen radical)들로 해리시키며, 이러한 불소 라디칼들 및/또는 수소 라디칼들이 결합하여, 고 반응성(highly reactive)의 암모니아 불화물(NH4F) 화합물 및/또는 기체상(gas phase)의 암모늄 수소 불화물(NH4FㆍHF)을 형성한다. 이러한 분자들은 이후, 플라즈마 위치로부터, 세정될 기판 표면으로 전달된다. 기판으로의 반응 종의 전달을 용이하게 하기 위해, 퍼지/캐리어 가스가 이용될 수 있다. 일 실시예에서, 사전-세정 프로세스 이후, 티타늄 층이 증착될 수 있다. 티타늄 층은 비아와 아래에 있는 기판의 계면에 남아있는 임의의 산소를 수집하도록 동작함으로써, 아래에 있는 기판과의 개선된 전기적 컨택을 제공한다.
블록(320)에서, 기판(402) 상에 컨택 금속 층을 증착하기 전에, 하지만 블록(310)에서 기판(402)이 금속 증착 프로세싱 챔버(150)에 제공된 후에, 기판 표면(411)을 선-처리하기 위해 선 처리 프로세스(pretreatment process)가 수행될 수 있으며, 그에 따라 도 4b에 나타낸 바와 같이, 표면(411), 실리콘 함유 층(404) 내의 개구들(406)의 측벽들(412) 및 바닥들(414) 상에, 처리된 표면 영역(410)을 형성할 수 있다. 특정 실시예들에서, 기판 표면(411)은, 기판(402) 상에서 이전에 수행된 선택적인 사전-세정 프로세스로부터 남겨진, Si-F, N-F, H-F, 및 Si-N의 몇몇의 약한(weak) 또는 잔여의 댕글링(dangling) 본딩 구조들을 기판 표면 상에 가질 수 있다. 댕글링 본드들은, 이후의 컨택 금속 증착 프로세스에서 기판 표면 상에 증착되는 금속 원자들의 흡수 또는 부착(adherence)을 바람직하지 않게 그리고 불리하게 방해할 수 있다. 따라서, 블록(320)에서의 선 처리 프로세스는 실리콘 함유 층(404)의 표면(411)의 표면 본딩 구조를 효율적으로 변경하기 위해 수행될 수 있으며, 그에 의해, 이후의 컨택 금속 증착 프로세스로부터 제공되는 금속 원자들의 부착을 촉진시킬 수 있는 양호한 흡수 능력을 갖는 표면을 제공할 수 있다. 선 처리 프로세스는 Si-F, H-F, N-F 및 Si-N의 본딩 구조를, 상부에 층을 형성하기 위해 금속 원자들의 부착을 조력할 수 있는, Si-H 또는 Si-Si의 본딩으로 효율적으로 전환 또는 제거할 수 있는 것으로 여겨진다.
일 실시예에서, 컨택 금속 증착 프로세스 이전에 기판(402)의 표면 특성들을 변경하기 위해, 선-처리 가스 혼합물이 금속 증착 프로세싱 챔버(150) 내로 공급될 수 있다. 일 실시예에서, 선-처리 가스 혼합물은 적어도 수소 함유 가스, 이를 테면 H2, H2O, H2O2 등등을 포함할 수 있다. Ar, He, Kr 등등과 같은 비활성 가스가 또한, 선-처리 가스 혼합물 내로 공급될 수 있다. 부가적으로, N2, NH3, N2O, NO2 등등과 같은 질소 함유 가스가 또한, 선-처리 가스 혼합물 내로 공급될 수 있다. 예시적인 실시예에서, 기판 표면(411)을 선-처리하기 위해 공급되는 선-처리 가스 혼합물은, H2 가스와 같은 수소 함유 가스, 및 Ar 가스와 같은 비활성 가스를 포함한다. 다른 예시적인 실시예에서, 기판 표면(411)을 선-처리하기 위해 공급되는 선-처리 가스 혼합물은, H2 가스와 같은 수소 함유 가스, Ar 가스와 같은 비활성 가스, 및 NH3 가스와 같은 질소 함유 가스를 포함한다.
프로세싱 챔버(150)로부터 기판 표면(411)에 원격으로 선-처리 가스 혼합물 플라즈마를 공급하기 위해, 금속 증착 프로세싱 챔버(150)에 결합된 원격 플라즈마 소스(141)와 같은 원격 플라즈마 소스로부터 선-처리 가스 혼합물이 공급될 수 있다. 대안적으로, 선-처리 가스 혼합물은, 프로세싱 챔버(150) 내에 설치된 임의의 다른 적합한 소스들로부터 기판 표면(411)에 공급될 수 있다.
블록(320)에서의 선 처리 프로세스 동안, 몇 개의 프로세스 파라미터들이 선 처리 프로세스를 제어하기 위해 조정될 수 있다. 하나의 예시적인 실시예에서, 금속 증착 프로세싱 챔버(150) 내의 프로세스 압력은 약 50 mTorr 내지 약 5000 mTorr, 이를 테면 약 500 mTorr 내지 약 1000 mTorr, 예를 들어 약 700 mTorr로 조정된다. 선 처리 가스 혼합물 내의 플라즈마를 유지하기 위해, RF 소스 전력이 인가될 수 있다. 예를 들어, 프로세싱 챔버(150) 내부에 플라즈마를 유지하기 위해, 약 1000 Watts 내지 약 6000 Watts의 전력이 인가될 수 있다. 선 처리 가스 혼합물 내에 공급되는 수소 함유 가스는 약 400 sccm 내지 약 4000 sccm의 레이트로 프로세싱 챔버(150) 내로 유동될 수 있으며, 그리고 선 처리 가스 혼합물 내에 공급되는 비활성 가스는 약 200 sccm 내지 약 2000 sccm의 레이트로 유동될 수 있다. 선 처리 가스 혼합물 내에 공급되는 질소 함유 가스는 약 100 sccm 내지 약 3000 sccm의 레이트로 유동될 수 있다. 기판(402)의 온도는 약 125 ℃ 내지 약 250 ℃로 유지된다. 일 실시예에서, 동작 온도, 압력 및 가스의 유량에 따라서, 기판(402)은 약 10초 내지 약 2분 동안 선 처리 프로세스를 받는다. 예를 들어, 기판(402)은 약 30초 내지 약 60초 동안 노출될 수 있다. 예시적인 실시예에서, 기판은 약 40초 또는 그 미만 동안 노출된다.
선택적으로, 블록(330)에서, 도 4c에 나타낸 바와 같이, 기판 상에 장벽 층(416)을 증착하기 위해, 장벽 층 증착 프로세스가 수행될 수 있다. 장벽 층(416)은 일반적으로, 기판 상의 접합 재료(junction material), 전형적으로 실리콘 또는 실리콘 게르마늄 화합물로의 컨택 금속 층의 확산을 막는다. 장벽 층은 일반적으로, 금속 또는 금속 질화물 재료, 이를 테면, 티타늄(Ti), 티타늄 질화물(TiN), 이들의 합금들, 또는 이들의 조합들을 포함한다. 장벽 층(416)은 또한, 플라즈마 질화된(nitrided) (N2 또는 NH3) Ti 및 PVD 코발트를 포함할 수 있다. 장벽 층(416)이 질화된 Ti 층을 포함한다면, 상부의 몇(few) 옹스트롬의 티타늄 만이 TiN 화합물로 변환된다. 산화된 그리고 산화되지 않은 Ti 및 TiN 장벽 층들 모두가, 개선된 확산 저항을 제공하는 것으로 발견되었다. 장벽 층(416)은 약 2Å 내지 약 100Å 범위 내의, 보다 좁게는(narrowly) 약 3Å 내지 약 80Å 범위 내의, 보다 좁게는 약 4Å 내지 약 50Å 범위 내의, 보다 좁게는 약 5Å 내지 약 25Å 범위 내의, 보다 좁게는 약 5Å 내지 약 20Å 범위 내의, 보다 좁게는 약 5Å 내지 약 15Å 범위 내의, 그리고 보다 좁게는 약 5Å 내지 약 10Å 범위 내의 두께를 가질 수 있다. 장벽 층은 일반적으로, 원자 층 증착(ALD), 플라즈마-강화 ALD (PE-ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 프로세스들에 의해 증착된다.
장벽 층(416)은 하기에서 상세히 설명되는 습윤 층과 유사하다. 상기 설명된 바와 같이, 장벽 층(416)은 일반적으로, 기판 상의 접합 재료로의 컨택 금속 층의 확산을 막는다. 습윤 층은 일반적으로, 컨택 금속 층, 몇몇 실시예들에서는 코발트의 부착을 강화하는데, 이는 컨택 금속 층 상에서 수행되는 어닐링 프로세스들 동안 피쳐들 내에서 바람직하지 않은 보이드들이 형성되는 것을 감소시킨다.
처리된 표면 영역(410)을 형성하기 위해 기판 표면 상에서 블록(320)의 선-처리 프로세스가 수행된 이후, 또는 블록(330)에서의 장벽 층(416)의 증착 이후, 블록(340)에서, 도 4d에 나타낸 바와 같이, 컨택 금속 층(420)을 증착하기 위해, 프로세싱 챔버(150) 내에서 CVD 컨택 금속 증착 프로세스가 수행될 수 있다. 컨택 금속 층(420)은, 도 5에서 설명되는 주기적인 증착 프로세스를 이용하여 증착될 수 있다. 컨택 금속 층(420)은 개구(406)를 충진한다. 컨택 금속 층(420)의 적합한 예들은 티타늄(Ti), 코발트(Co), 니켈(Ni), 이들의 합금들, 또는 이들의 조합을 포함한다. 본 명세서에서(therein) 설명되는 하나의 특정 실시예에서, 기판(402) 상에 증착되는 컨택 금속 층(420)은 코발트(Co) 층이다.
컨택 금속 층(420)을 증착하기 위해 주기적인 금속 증착 프로세스를 수행하고 그 이후에 컨택 금속 층(420)을 어닐링하는 다수의 주기들을 포함하는 다중-스텝 증착 프로세스를 이용하여, 컨택 금속 층(420)이 증착될 수 있다. 특정 실시예들에서, 컨택 금속 층(420)의 두께는, 충진될 가장 작은 피쳐의 피쳐 직경(임계 치수)의 50% 미만이어야 한다. 예를 들어, 주기적인 금속 증착 프로세스를 수행하여, 피쳐 직경의 절반(half) 미만으로 피쳐를 부분적으로 충진한 다음, 어닐링 프로세스가 이어진다. 그런 다음, 컨택 금속 층(420)이 미리 결정된 두께를 달성할 때 까지 증착하기 위해, 주기적인 증착 프로세스 및 그 이후의 어닐이 반복될 것이다. 대안적인 실시예에서, 컨택 금속 층(420)은, 단일의 비-주기적인 증착 프로세스로 피쳐를 완전히 충진하도록 증착될 수 있다. 이러한 실시예에서, 컨택 금속 층(420)은 이후 어닐링된다. 비-주기적인 컨택 금속 층(420) 증착 프로세스 및 이후의 어닐 프로세스들은 처리량을 증가시키는데, 왜냐하면 이들은 완료하는 데에 더 적은 시간을 필요로 하기 때문이다.
도 5는, 본 발명의 일 실시예에 따른, 반도체 디바이스 내에 컨택 금속 층(420)과 같은 컨택 금속 층을 형성하기 위한, 블록(340)에서 나타낸 것과 같은 주기적인 증착 프로세스를 위한 흐름도를 도시한다. 일 실시예에서, 프로세스는, 컨택 금속 층의 일부를 형성하기 위해 기판을 증착 가스에 노출시키는 단계(블록 510), 증착 챔버를 선택적으로 퍼지하는 단계(블록 520), 기판을 플라즈마 처리 프로세스에 노출시키는 단계(블록 530), 증착 챔버를 선택적으로 퍼지하는 단계(블록 540), 및 미리 결정된 두께의 코발트 컨택 금속 층이 달성되었는 지의 여부를 결정하는 단계(블록 550)를 포함한다. 일 실시예에서, 미리 결정된 두께를 갖는 코발트 컨택 금속 층이 형성되지 않았다면, 블록들(510-550)의 주기가 반복될 수 있다. 대안적으로(alternately), 일단 미리 결정된 두께를 갖는 컨택 금속 층이 형성되었으면, 프로세스가 중지될 수 있다.
컨택 금속 증착 프로세스 동안, 컨택 금속 층(420)은, 열 CVD 프로세스, 펄스형(pulsed)-CVD 프로세스, PE-CVD 프로세스, 펄스형 PE-CVD 프로세스, 또는 열 ALD 프로세스 동안, 코발트 전구체 또는 니켈 전구체를 포함하는 증착 전구체 가스 혼합물을, 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스(reducing gas) 혼합물(시약)과 동시에, 이러한 환원 가스 혼합물과 순차적으로, 또는 대안적으로는 이러한 환원 가스 혼합물 없이, 금속 증착 프로세싱 챔버(150) 내로 도입시킴으로써, 형성 또는 증착될 수 있다. 부가적으로, 증착 전구체 가스 혼합물은 또한, 프로세싱을 위해 프로세싱 챔버 내로 동시에 공급되는 퍼지 가스 혼합물을 포함할 수 있다. 다른 실시예에서, 컨택 금속 층(420)은, 열 ALD 프로세스 또는 펄스형 PE-CVD 프로세스 동안, 금속 증착 프로세싱 챔버(150) 내로, 코발트 전구체와 같은 증착 전구체 가스 혼합물의 펄스, 및 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물의 펄스를 순차적으로 반복적으로 도입시킴으로써, 형성 또는 증착될 수 있다. 다른 실시예에서, 컨택 금속 층(420)은, 열 ALD 프로세스 또는 펄스형 PE-CVD 프로세스 동안, 금속 증착 프로세싱 챔버(150) 내로, 코발트 전구체와 같은 증착 전구체 가스 혼합물의 펄스, 및 환원 가스 혼합물의 펄스를 반복적으로 도입시키는 동안, 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물을 연속적으로 유동시킴으로써, 형성 또는 증착될 수 있다. 다른 실시예에서, 컨택 금속 층(420)은, PE-CVD 프로세스 동안 플라즈마 조건들 하에서, 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물, 및 코발트 전구체와 같은 증착 전구체 가스 혼합물을 연속적으로 유동시킴으로써, 형성 또는 증착될 수 있다. 다른 실시예에서, 컨택 금속 층(420)은, PE-CVD 프로세스 동안, 플라즈마 조건들 하에서 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물을 연속적으로 유동시키고 그리고 코발트 전구체와 같은 증착 전구체 가스 혼합물을 주기적으로 펄싱함으로써, 형성 또는 증착될 수 있다.
본원에서 설명되는 CVD 또는 ALD 프로세스들에 의해 코발트-함유 재료들(예를 들어, 금속 코발트 또는 코발트 합금들)을 형성하기 위한 적합한 코발트 전구체들은, 코발트 카르보닐 착물들(cobalt carbonyl complexes), 코발트 아미디네이트 화합물들(cobalt amidinates compounds), 코발토센 화합물들(cobaltocene compounds), 코발트 디에닐 착물들(cobalt dienyl complexes), 코발트 니트로실 착물들(cobalt nitrosyl complexes), 이들의 유도체들, 이들의 착물들, 이들의 플라즈마, 또는 이들의 조합들을 포함한다. 몇몇 실시예들에서, 코발트 재료들은 CVD 및 ALD 프로세스들에 의해 증착될 수 있으며, 이러한 CVD 및 ALD 프로세스들은, 본원과 양수인이 동일한, 2003년 5월 22일 출원되었으며 US 2005-0220998로서 공개된 미국 일련 번호 10/443,648호, 및 미국 특허 번호 7,264,846호에서 더 설명되며, 이들 모두는 그 전체가 참조로서 본원에 포함된다.
적합한 코발트 전구체들은, 제한되는 것은 아니지만, 코발트 카르보닐 착물들, 코발트 아미디네이트 화합물들, 코발토센 화합물들, 코발트 디에닐 착물들, 코발트 니트로실 착물들, 코발트 디아자디에닐 착물들(cobalt diazadienyl complexes), 코발트 하이드라이드 착물들(cobalt hydride complexes), 이들의 유도체들, 이들의 착물들, 이들의 플라즈마들, 또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 본원에서 이용될 수 있는 코발트 전구체들의 예들은, 디코발트 헥사카르보닐 부틸아세틸렌(CCTBA, (CO)6Co2(HC≡CtBu)), 디코발트 헥사카르보닐 메틸부틸아세틸렌((CO)6Co2(MeC≡CtBu)), 디코발트 헥사카르보닐 페닐아세틸렌((CO)6Co2(HC≡CPh)), 헥사카르보닐 메틸페닐아세틸렌((CO)6Co2(MeC≡CPh)), 디코발트 헥사카르보닐 메틸아세틸렌((CO)6Co2(HC≡CMe)), 디코발트 헥사카르보닐 디메틸아세틸렌((CO)6Co2(MeC≡CMe)), 코발트 아미디네이트(C20H42CoN ), 코발트 헥사플루오로 아세틸아세톤(Co(C5HF6O2)2ㆍxH2O), 코발트 아세틸아세토네이트((CH3COC=COCH3)3Co), 코발트(II) 아세틸아세톤((CH3COC=COCH3)2Co), 코발트 아세테이트((CH3COO)2Co), 이들의 유도체들, 이들의 착물들, 이들의 플라즈마들, 또는 이들의 조합들을 포함한다. 다른 예시적인 코발트 카르보닐 착물들은, 사이클로펜타디에닐 코발트 비스(카르보닐)(CpCo(CO)2), 트리카르보닐 알릴 코발트((CO)3Co(CH2CH=CH2)), 코발트 트리카르보닐 니트로실(Co(CO)3NO), 이들의 유도체들, 이들의 착물들, 이들의 플라즈마들, 또는 이들의 조합들을 포함한다. 본원에서 이용되는 코발트 전구체들의 하나의 특정한 예는 디코발트 헥사카르보닐 부틸아세틸렌(CCTBA, (CO)6Co2(HC≡CtBu)) 이다. 디코발트 헥사카르보닐 부틸아세틸렌(CCTBA, (CO)6Co2(HC≡CtBu)) 전구체는, Ar 가스와 같은 캐리어 가스와 함께 금속 증착 프로세싱 챔버(150) 내로 공급될 수 있음이 주목된다.
본원에서 설명되는 바와 같은 증착 프로세스 동안 코발트 재료들을 형성하기 위해 코발트 전구체들과 함께 이용되는 대안적인 시약들(즉, 환원제(reducing agent)들)의 예들은, 수소(예를 들어, H2 또는 원자-H), 질소(예를 들어, N2 또는 원자-N), 암모니아(NH3), 하이드라진(N2H4), 수소 및 암모니아 혼합물(H2/NH3), 보란(BH3), 디보란(B2H6), 트리에틸보란(Et3B), 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 메틸 실란(SiCH6), 디메틸실란(SiC2H8), 포스핀(PH3), 이들의 유도체들, 이들의 플라즈마들, 또는 이들의 조합들을 포함할 수 있다. 하나의 특정한 예에서, 본원에서 이용되는 시약들 또는 환원제들은 암모니아(NH3)이다.
블록(340)에서의 주기적인 증착 프로세스 동안, 플라즈마 선 처리 프로세스 및 증착 전구체 가스 혼합물의 각각의 펄스 사이에서, 퍼지 가스 혼합물이 프로세싱 챔버(150)의 측부/에지 및/또는 바닥으로부터, 각각의 또는 선택된 증착 전구체 펄스들 사이에서, 기판(402)의 에지 부분(151)에 공급될 수 있다. 기판(402) 표면의 에지/주변에 퍼지 가스 혼합물을 공급하기 위해, 프로세싱 챔버(150) 내에 배치된 측부 및/또는 바닥 퍼지 가스 소스(123 및 125)로부터 퍼지 가스 혼합물이 공급될 수 있다. 본원에서 설명되는 바와 같은 기판(402)의 에지/주변 영역은, 300 mm 기판에 대해 기판 에지/베벨(bevel)로부터 약 1 mm 내지 약 5 mm, 또는 기판 센터 포인트/센터라인으로부터 약 145 mm 내지 약 149 mm(예를 들어, 기판 센터 포인트를 통과하는 직경)에 있는 기판(402) 에지 영역을 지칭할 수 있음이 주목된다. 또한, 블록(530)의 플라즈마 처리 프로세스 동안의 가스 유동들은 또한 프로세스 챔버를 퍼지하는 역할을 할 수 있다는 것을 이해해야 한다.
일 실시예에서, 컨택 금속 증착 프로세스에서 공급되는 퍼지 가스 혼합물은 적어도 수소 함유 가스 및 비활성 가스를 포함할 수 있다. 퍼지 가스 혼합물은, 요구될 때에, 증착 프로세스 동안 증착 전구체 가스 혼합물과 함께 공급될 수 있음이 주목된다. 수소 함유 가스의 적합한 예들은 H2, H2O, H2O2 등등을 포함할 수 있다. 비활성 가스의 적합한 예들은 Ar, He, 또는 Kr을 포함한다. 하나의 특정한 실시예에서, 금속 증착 프로세스 동안 공급되는 퍼지 가스 혼합물은 H2 및 Ar 가스를 포함할 수 있다.
증착 프로세스의 일 실시예에서, 환원 가스 및 선택적으로 퍼지/캐리어 가스 혼합물과 함께, 증착 전구체 가스 혼합물의 펄스가 증착 챔버(150)에 공급된다. 본원에서 이용되는 바와 같은 용어 "펄스"는 프로세스 챔버 내에 주입되는 재료의 도즈(dose)를 지칭한다. 증착 전구체 가스 혼합물의 펄스는 미리 결정된 시간 간격 동안 계속된다. 플라즈마 처리 프로세스 및 증착 전구체 가스 혼합물의 각각의 펄스 사이에서, 퍼지 가스 혼합물이 증착 전구체 가스 혼합물의 각각의 또는 다수의 펄스들 중간에 프로세싱 챔버 내로 펄싱되어, 기판(402) 표면에 의해 반응하지 않은/흡수되지 않은 잔여 전구체 가스 혼합물 또는 불순물들(예를 들어, 코발트 전구체로부터의 반응하지 않은 탄소 함유 불순물들 또는 다른 것들)을 제거할 수 있으며, 그에 따라 이러한 잔여 전구체 가스 혼합물 또는 불순물들이 프로세싱 챔버 외부로 펌핑될 수 있다.
증착 전구체 가스 혼합물의 펄스에 대한 시간 간격은, 이를 테면 필름 두께 요건, 프로세스 챔버 용적, 관심 처리량(throughput concern), 가스 유량 등과 같은 다수의 요인(factor)들에 따라서 가변적이다. 일 실시예에서, 증착 전구체 가스 혼합물의 펄스가 충분한 양의 전구체를 제공하여, 기판(402) 상에서 코발트 금속 전구체의 적어도 단분자층(monolayer)이 흡수되도록, 프로세스 조건들이 유리하게 선택된다. 이후, 챔버 내에 남아있는 과도한 코발트 금속 전구체는 프로세싱 챔버로부터 제거될 수 있고 퍼지 가스 혼합물에 의해 펌핑 아웃될(pumped out) 수 있다.
몇몇 실시예들에서, 컨택 금속 층(416)을 형성하기 위해, 환원 가스 혼합물은 단일 펄스로 증착 전구체 가스 혼합물과 동시에 공급될 수 있다. 본원에서 도시되는 일 실시예에서, 환원 가스들의 펄스는, 증착 전구체 가스 혼합물의 처음 몇 개의 펄스들 이후, 이를 테면 첫 번째 펄스와 다섯 번째 펄스 사이에서, 증착 전구체 가스 혼합물과 함께 유동될(co-flowed) 수 있다.
블록(510)에서의 동작에서, 기판 상에 코발트 컨택 금속 층(420)의 일부를 증착하기 위해, 증착 전구체 가스 혼합물의 첫 번째 펄스가 프로세싱 챔버(150) 내로 펄싱된다. 프로세싱 챔버(150) 내로의 증착 전구체 가스 혼합물의 각각의 펄스는, 약 5Å 내지 약 100Å의 두께를 갖는 코발트 층을 증착할 수 있다. 증착 전구체 가스 혼합물의 펄싱 동안, 몇 개의 프로세스 파라미터들이 또한 조절될 수 있다. 일 실시예에서, 프로세스 압력은 약 7 Torr 내지 약 30 Torr로 제어된다. 프로세싱 온도는 약 125℃ 내지 약 250℃ 이다. 플라즈마 강화 프로세스들에 대해, RF 전력은 약 100 Watts 내지 약 1200 Watts로 제어될 수 있다. 증착 전구체 가스 혼합물 내에 공급되는 코발트 가스 전구체는 약 1 sccm 내지 약 10 sccm으로 제어될 수 있다. H2 가스와 같은 환원 가스는, 약 100 sccm 내지 약 10,000 sccm, 이를 테면 약 3000 sccm 내지 약 5000 sccm으로 공급될 수 있다. 기판 에지/기판 바닥으로부터 공급되는 H2 가스는 약 200 sccm 내지 약 1000 sccm으로 제어될 수 있다. 아르곤 가스는 기판 에지/기판 바닥으로부터 약 200 sccm 내지 약 1000 sccm으로 공급될 수 있다.
선택적으로, 블록(510) 이후, 프로세스 챔버는 퍼지될 수 있다. 증착 전구체 가스 혼합물의 펄싱 이후, 퍼지 가스 혼합물이 그런 다음 프로세싱 챔버 내로 공급되어, 프로세싱 챔버로부터 잔류물(residual)들 및 불순물들을 퍼지하여 제거(purge out)한다. 퍼지 가스 혼합물의 펄싱 동안, 프로세싱 챔버로부터 잔류물들 및 불순물들을 신속하게 펌핑 아웃시키는 것을 돕기 위해, 비교적 짧은 시간 간격(이를 테면, 약 1초 내지 약 5초)에서, 이를 테면 2 Torr 미만, 예를 들어 0.5 Torr 미만의 특정한 저 레벨(low level)로 프로세스 압력이 펌핑 다운될 수 있다. 퍼지 가스 혼합물의 펄싱 동안, 몇 개의 프로세스 파라미터들이 또한 조절된다. 일 실시예에서, 프로세스 압력은 약 0.1 Torr 내지 약 2 Torr, 이를 테면 0.1 Torr 내지 약 1 Torr, 예를 들어 약 0.1 Torr 내지 약 0.6 Torr로 제어된다. 프로세싱 온도는 약 125 ℃ 내지 약 250 ℃ 이다. RF 전력은 약 100 Watts 내지 약 800 Watts로 제어될 수 있다. 퍼지 가스 혼합물 내에 공급되는 H2 가스는 약 200 sccm 내지 약 1000 sccm으로 제어될 수 있다. Ar 가스는 약 200 sccm 내지 약 1000 sccm으로 공급될 수 있다.
블록(510)에서 기판(402)을 증착 가스에 노출시키거나 또는 블록(520)에서 증착 챔버를 퍼지시킨 이후, 기판(402)은 플라즈마 처리 프로세스에 노출된다. 플라즈마 처리 프로세스는 표면 거칠기를 감소시키고, 코발트 컨택 금속 층(420)의 증착되는 부분의 저항률을 개선한다. 예시적인 플라즈마 형성 가스들은 수소(H2), 질소(N2), 암모니아(NH3) 및 이들의 조합들을 포함한다. 플라즈마 처리 프로세스 동안, 몇 개의 프로세스 파라미터들이 또한 조절된다. 일 실시예에서, 프로세스 압력은 약 7 Torr 내지 약 30 Torr로 제어된다. 프로세싱 온도는 약 125 ℃ 내지 약 250 ℃ 이다. RF 전력은 약 100 Watts 내지 약 800 Watts, 예를 들어 약 400 Watts로 제어될 수 있다. H2 가스와 같은 플라즈마 형성 가스는 약 3000 sccm 내지 약 5000 sccm, 예를 들어 약 4000 sccm으로 공급될 수 있다. 기판 에지/기판 바닥으로부터 공급되는 H2 가스는 약 200 sccm 내지 약 1000 sccm으로 제어될 수 있다. Ar 가스는 기판 에지/기판 바닥으로부터 약 200 sccm 내지 약 1000 sccm으로 공급될 수 있다.
증착 동안의 또는 증착 이후의 플라즈마 처리는 증착된 상태(as-deposited)의 필름의 표면 거칠기를 감소시키는 것을 돕고, 그리고 증착된 상태의 필름 내의 탄소 불순물들을 감소시키는 것을 돕는 것으로 나타났다. 따라서, 특히, ≤14nm 트랜지스터 기술 노드에 대해 기대되는 좁은(<15nm 임계 치수 및 >5 종횡비) 비아 및 트렌치 구조들 내부에서의 H 라디칼 수명이, 심리스 및 보이드가 없는(void-free) 코발트 갭 필을 가능하게 하기 위한 중요한 파라미터이다. 유도적으로 결합된 플라즈마 소스, 마이크로파 플라즈마 소스, 또는 e-빔 플라즈마 소스를 이용한 플라즈마 처리 동안, 특히, He, Ne, Ar과 같은 비활성 가스를 유동시킴으로써, CVD 프로세스 동안 챔버 내부에서의 H 라디칼의 수명이 개선될 수 있다. 플라즈마 소스들은 Applied Materials, Inc. 또는 다른 판매자들로부터 입수할 수 있다.
블록(530)에서 기판을 플라즈마 처리 프로세스에 노출시킨 후, 블록(540)에서, 증착 챔버는 선택적으로 퍼지될 수 있다. 블록(540)의 선택적인 퍼지는, 블록(520)에서 설명된 퍼지 프로세스와 유사하게 수행될 수 있다.
블록(550)에서, 미리 결정된 두께의 컨택 금속 층(420)이 달성되지 않았다면, 그런 다음에, 요구되는 두께 범위의 컨택 금속 층(420)에 도달할 때 까지, 기판을 증착 전구체 가스 혼합물에 노출시키는 것으로부터 시작되고 그 이후에 플라즈마 선 처리 프로세스가 이어지는 부가적인 주기들이 반복적으로 수행될 수 있다. 미리 결정된 두께의 컨택 금속 층을 달성하였다면, 프로세스는 블록(350)으로 진행하며, 블록(350)에서는, 열 어닐링 프로세스가 수행된다.
예를 들어, 컨택 금속 층의 총 두께가 10nm 이며 그리고 컨택 층의 일부가 2 nm/cycle로 증착된다면, (2nm 증착 및 그 이후의 플라즈마 처리)의 5개의 주기들이 필요할 것이다.
블록(350)에서, 컨택 금속 층(420)의 특성들을 개선하기 위해, 열 어닐링 챔버 내에서, 열 어닐링 프로세스가 기판(402) 상에서 수행된다. 열 어닐링 챔버는, 요구되는 바에 따라, 시스템(200)의 프로세싱 챔버들(212, 214, 216, 232, 234, 236, 238) 중 하나일 수 있다. 일 실시예에서, 블록(350)에서 수행되는 열 어닐링 프로세스는, 약 200 ℃ 내지 약 1400 ℃, 이를 테면 약 200 ℃ 내지 약 500 ℃의 온도 범위를 가질 수 있다. 열 어닐링 프로세스 동안, 적어도 수소 함유 가스 및/또는 비활성 가스(예를 들어, 아르곤)을 포함하는 가스 혼합물이 어닐링 챔버 내로 공급된다. 어닐링 프로세스 이전에 챔버가 가스로 충진되는 정적 프로세스(static process), 또는 어닐 프로세스 동안 가스 혼합물이 어닐링 챔버를 통해 계속해서 유동되는 연속 유동 프로세스(continuous flow process)를 이용하여, 가스 혼합물이 어닐링 챔버에 공급될 수 있다.
일 실시예에서, 350에서의 열 어닐링 프로세스는: 수소 함유 가스, 비활성 가스 및 질소 함유 가스 중에서 적어도 하나를 포함하는 가스 혼합물을 약 100 sccm 내지 약 2000 sccm의 유량으로 어닐링 챔버 내로 공급하고; 약 0.5 Torr 내지 약 15 Torr, 예를 들어 약 5 Torr 내지 약 8 Torr로 챔버 압력을 제어하고; 약 150 ℃ 내지 약 500 ℃, 예를 들어 약 300 ℃ 내지 약 475 ℃의 온도 범위를 유지하고; 그리고 약 30초 내지 약 600초 동안, 선택적으로는 기판을 회전시키면서, 열 어닐링 프로세스를 수행함으로써; 수행될 수 있다. 열 어닐링 챔버 내에 공급되는 가스 혼합물에 대한 가스들의 적합한 예들은, 요구되는 바에 따라서, 수소 가스, 질소 함유 가스, 비활성 가스(예를 들어, 아르곤) 또는 다른 가스들을 포함할 수 있다. 일 실시예에서, 실리사이드화 프로세스를 수행하기 위해 프로세싱 챔버 내로 공급되는 가스 혼합물은, 약 1:10 내지 약 1:1, 이를 테면 약 1:3의 유량(flow ratio)으로 공급되는 수소 가스(H2)를 포함한다.
적합한 열 프로세싱 챔버(이러한 챔버 내에서, 블록(350)이 수행될 수 있다)의 예로는, Applied Materials, Inc.로부터 입수가능한 DMD(dual mode degas) 챔버가 있다. 적합한 열 프로세싱 챔버들의 다른 예들로는, Vantage
Figure 112017121256605-pat00001
VulcanTM RTP 챔버 및 Vantage
Figure 112017121256605-pat00002
Astra DSA 챔버가 있다. 어닐링 프로세스가 반드시 컨택 금속 층(420) 증착 챔버와 통합되는 것은 아닐 수 있음을 주목해야 한다. RTP 및 DSA 어닐의 이용은, 온도 균일성 및 급속한 온도 변경의 추가적인 제어를 제공할 수 있다. 다른 제조사(manufacture)들로부터 입수가능한 다른 열 어닐링 챔버가 또한 본 발명을 실행하기 위해 이용될 수 있음이 주목된다.
열 어닐링 프로세스가 완료된 후, 블록(360)에서, 미리 결정된 두께의 컨택 금속 층(420)이 달성되지 않았다면, 그런 다음에, 요구되는 두께 범위의 컨택 금속 층(420)에 도달할 때 까지, 블록(340)에서 컨택 금속 층을 증착하기 위해 주기적인 금속 증착을 수행하는 것으로부터 시작되고 그리고 그 이후에 블록(350)에서 컨택 금속 층 상에서 어닐링 프로세스를 수행하는 것이 이어지는 부가적인 주기들이 반복적으로 수행될 수 있다. 미리 결정된 두께의 컨택 금속 층을 달성하였다면, 프로세스가 완료되며, 그리고 부가적인 프로세싱 단계들이 수행될 수 있다.
따라서, 전술한 실시예들에 따르면, 컨택 구조 내에 컨택 금속 층을 증착하기 위한 방법들이 제공된다. 이 방법들은, 증착된 상태의 컨택 금속 층들을 어닐링함으로써, 심리스 컨택 금속 층들로 컨택 홀들을 충진하는 것을 포함한다. CVD 코발트 필름들의 어닐링은, 바텀업(bottom-up)의 심리스 갭 필(seamless gap fill)을 초래한다. 특정 실시예들에서, 코발트의 재유동을 위해 습윤 층이 요구되지 않는다. 컨택 금속 층(예를 들어, CVD 코발트 층)의 두께는 피쳐 직경(임계 치수)의 50% 미만일 수 있다. 얇은 코발트 필름 증착과 단시간(short-time) 어닐의 조합을 이용한 주기적인 프로세스가 이용된다. 단시간 어닐 동안의 분위기(ambience)는, 심리스 코발트 충진을 달성하기 위해, 요구되는 어닐 온도를 낮춘다. 블랭킷 웨이퍼 연구(blanket wafer study)는, 어닐 처리 이후 코발트 필름들의 저항률이 50% 감소됨을 나타낸다. 어닐 단계 동안 어닐 시간, 온도, 분위기(이용되는 가스의 타입), 정적 가스 압력 또는 가스 유동의 변동들은, 거칠기를 감소시키고 컨택 금속 층의 저항률을 개선하는 데에 이용될 수 있다. 짧은 어닐 시간(예를 들어, 1분)이 코발트 저항률 및 거칠기를 감소시키기에 충분하다. 어닐 동안의 가스 유동은 코발트 필름들의 저항률을 더 개선한다. 아르곤 및 수소 가스 또는 이 둘의 조합이 어닐 분위기를 위해 이용될 수 있다. CVD 코발트 대신에, PVD 코발트가 이용될 수 있다. CVD & PVD의 조합이 또한 이용될 수 있는데, 이 경우, CVD 코발트는 PVD 코발트 재-유동을 위한 습윤 층의 역할을 한다.
도 6은 본 발명의 일 실시예에 따른, 반도체 디바이스 내에 컨택 금속 층을 형성하기 위한 흐름도를 도시한다. 도 6에서 설명되는 시퀀스는, 하기에서 논의되는, 도 7a-7e에 도시된 제조 스테이지들에 대응한다. 도 7a-7e는, 프로세싱 시퀀스(600)에 의해 설명되는, 디바이스 구조(408) 상에 컨택 금속 층(420)을 제조하는 상이한 스테이지들 동안, 디바이스 구조(408)가 상부에 형성되는 기판(402)의 개략적인 횡단면도들을 도시한다. 도 6의 시퀀스는 일반적으로, CVD, ALD, 또는 PVD 증착된 코발트 컨택 금속 층과 관련하여 제공된다.
프로세스(600)의 특정 양상들은 도 3과 관련하여 설명된 프로세스(300)와 유사하며, 간결함을 위해 이하에서 반복되지 않을 것이다. 일 실시예에서, 블록들(610 및 620)은 상기 설명된 도 3에 도시된 블록들(310 및 320)과 유사하다. 블록들(610 및 620)은, 각각, 도 7a 및 도 7b에 도시된 제조 스테이지들에 대응한다. 도 7a 및 도 7b의 상세한 논의는 도 4a 및 도 4b와 관련하여 발견될 수 있다. 하지만, 기판 상에서 선 처리 프로세스를 수행하는 것은 블록(620)에서 선택적일 수 있다.
블록(630)은, 도 7c에 나타낸 바와 같이, 기판(402) 상에 장벽 층(416)을 증착하기 위해 장벽 층 증착을 수행하는 것을 제공한다. 일반적으로, 장벽 층은 금속 또는 금속 질화물 재료, 이를 테면 티타늄(Ti), 티타늄 질화물(TiN), 이들의 합금들, 또는 이들의 조합들을 포함한다. 장벽 층(416)은 또한, 플라즈마 질화된 (N2 또는 NH3) Ti 및 PVD 코발트를 포함할 수 있다. 장벽 층(416)이 질화된 Ti 층을 포함한다면, 상부의 몇 옹스트롬의 티타늄 만이 TiN 화합물로 변환된다. 비-산화된 Ti 및 TiN 장벽 층들이, 개선된 확산 저항을 제공하는 것으로 발견되었다. 장벽 층(416)은, 약 2 Å 내지 약 100 Å의 범위 내의, 보다 좁게는 약 3 Å 내지 약 80 Å 범위 내의, 보다 좁게는 약 4 Å 내지 약 50 Å 범위 내의, 보다 좁게는 약 5 Å 내지 약 25 Å 범위 내의, 보다 좁게는 약 5 Å 내지 약 20 Å 범위 내의, 보다 좁게는 약 5 Å 내지 약 15 Å 범위 내의, 그리고 보다 좁게는 약 5 Å 내지 약 10 Å 범위 내의 두께를 가질 수 있다. 장벽 층은 일반적으로, 원자 층 증착(ALD), 플라즈마-강화 ALD (PE-ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 프로세스들에 의해 증착된다.
일 실시예에서, 장벽 층 증착을 수행하는 것은 ALD 프로세스를 포함하며, 이러한 ALD 프로세스는, 비활성 가스와 같은 캐리어 가스의 존재하에서 챔버에 제공될 수 있는 Ti 함유 전구체를 제공하는 것을 포함한다. 다른 실시예에서, TiN 을 포함하는 장벽 층을 형성하기 위해, Ti 함유 전구체가 질소 함유 전구체와 함께 제공될 수 있다. Ti 함유 전구체 및 질소 함유 전구체는 비활성 가스와 같은 캐리어 가스의 존재하에서 제공될 수 있다. 다른 실시예에서, TiN 장벽 층을 형성하기 위해, 증착된 TiN 층 상에서 질화 프로세스가 수행될 수 있다. 다른 실시예에서, Ti 장벽 층은 PVD Ti 프로세스에 의해 증착된다.
블록(635)은, 도 7d에 나타낸 바와 같이, 기판(402) 상에 습윤 층(718)을 증착하기 위해 습윤 층 증착을 수행하는 것을 제공한다. 습윤 층(718)은 장벽 층(416) 위에 증착된다. 습윤 층은 일반적으로, PVD Co, CVD TiN, PVD TiN, CVD Ru, PVD Ru, PVD Ti의 질화(nitridation), 또는 이들의 조합들로부터 선택되는 프로세스에 의해 증착된다. 습윤 층(718)을 증착하기 위해 CVD 프로세스를 이용하는 실시예들에서, 요구되는 전구체 가스가 챔버에 제공되며, 그리고 캐리어 가스의 존재하에서 또한 제공될 수 있다. 습윤 층(718)을 증착하기 위해 PVD 프로세스를 이용하는 실시예들에서, 증착되어야 하는 바람직한 재료를 포함하는 타겟(target)이 제공되며, PVD 습윤 층을 증착하기 위해 PVD 프로세스가 수행된다. 일 실시예에서, 습윤 층은 PVD TiN을 포함한다. 이러한 실시예에서는, Ti 타겟이 제공되고 이온들에 의해 타격되어(bombarded), Ti를 스퍼터링함으로써, 장벽 층(416) 위에 습윤 층(718)을 증착한다. PVD Ti 층 상에서, 플라즈마의 존재하에서 NH3와 같은 질소 함유 전구체를 이용하는 질화 프로세스를 수행하여, TiN 습윤 층(718)을 형성한다. 이러한 실시예에서, 습윤 층(718)은 질화된 Ti 층을 포함하며, 상부의 몇 옹스트롬의 티타늄 만이 TiN 화합물로 변환된다. 다른 실시예에서, 습윤 층은 PVD Co 이다. 이러한 실시예에서, Co 타겟이 제공되고 이온에 의해 타격되어, co를 스퍼터링함으로써, 장벽 층(416) 위에 습윤 층(718)을 증착한다. PVD Co를 이용하는 실시예에서, 약 5000 W 내지 약 6000 W, 이를 테면 약 5500 W의 RF 전력이 주파수에서 제공된다. 약 400 W 내지 약 600 W, 이를 테면 약 500 W의 PVD Co 프로세스의 전력이 제공되며, 그리고 PVD Co 프로세스를 수행하는 동안의 챔버의 압력은 약 50 mT 내지 약 150 mT, 이를 테면 약 100 mT 이다.
Ti 또는 TiN의 습윤 층은 이후의 CVD Co 증착 프로세스와 동일한 챔버 내에서 (고 진공 하에서) 증착될 수 있다는 것을 인식해야 한다. 대안적인(alternate) 실시예에서, 어닐 동안의 CVD Co 필름들의 결집(agglomeration)은, (상이한 필름 특성들을 갖는) CVD Co를 습윤 층으로서 이용하는 것을 수반한다. 이러한 CVD Co 습윤 층은, 갭-필 목적을 위해 이용되는 CVD Co 필름들에 대한 <1% 탄소와 비교하여, >5% 탄소의 높은 탄소 원자%를 포함하였다. 증착 단계 동안 보다 낮은 H2 부분 압력(partial pressure)을 이용하여 그리고 주기적인 H2 플라즈마 처리를 제거함으로써, 높은 탄소 함유량의 CVD Co 필름들이 얻어졌다.
전술한 습윤 층(718) 프로세스들 중 임의의 프로세스는, 블록(640)에서 제공되는 이후의 컨택 금속 층 증착 프로세스와 함께 수행될 수 있다는 것을 주목해야 한다. 습윤 층(718) 및 장벽 층(416)은 일반적으로, 이후의 컨택 금속 층 증착을 강화한다. 기판 상의 피쳐의 바닥에 또는 피쳐 내의 다른 위치들에서, 보이드들이 형성될 수 있다는 것이 발견되었다. 보이드들은, 컨택 금속 층이 어닐링될 때, 컨택 금속 층의 결집 또는 축적(accumulation)의 결과로서 형성되는 것으로 여겨진다. 보이드들은 일반적으로 바람직하지 않은데, 왜냐하면 기판과 컨택 금속 층 사이의 보이드는 컨택의 품질을 궁극적으로 떨어뜨리고, 전체적인 디바이스 성능에 부정적으로 영향을 미치기 때문이다. 또한, 어닐 프로세스 동안의 컨택 금속 층과 아래에 있는 기판 사이의 상호-확산(inter-diffusion)은 Co와 실리콘의 상호-확산을 초래한다. 이러한 상호-확산은 디바이스 성능에 부정적으로 영향을 미치며, 예측불가능한 디바이스 거동(behavior)을 이끈다. 장벽 층(416)은, 단독으로 또는 습윤 층(718)과 조합하여, Co와 실리콘의 상호-확산을 감소시킨다. 또한, 습윤 층은, 단독으로 또는 장벽 층(416)과 조합하여, 이후의 어닐 프로세스들 동안 결집 가능성을 줄임으로써, 컨택 금속 층이 디바이스의 비아들 및 트렌치들을 충진하기 위해 증착될 때 이러한 컨택 금속 층의 접착을 강화한다.
대안적인 실시예에서, 어닐 프로세스 동안의 CVD Co 필름들의 결집은 CVD Co를 습윤 층으로서 이용할 수 있다. 이러한 CVD Co 습윤 층은, 심리스 갭-필을 위해 이용되는 CVD Co 필름들에 대한 낮은 탄소 함유량(<1% 원자%)의 탄소와 비교하여, 높은 탄소 함유량(>5% 원자%)의 탄소를 포함할 수 있다. 증착 단계 동안 보다 낮은 H2 부분 압력을 이용하여 그리고 주기적인 H2 플라즈마 처리를 제거함으로써, 높은 탄소 함유량의 CVD Co 필름들이 얻어졌다.
블록(640)은 기판 상에 컨택 금속 층을 증착하기 위해 주기적인 금속 증착을 수행하는 것을 제공한다. 주기적인 금속 증착 프로세스의 프로세스 파라미터들 및 설명은, 도 3의 블록(340) 및 도 5와 관련된 대응하는 설명과 관련하여 상기에서 발견될 수 있다. 블록(650)은 기판 상에 배치된 컨택 금속 층 상에서 어닐링 프로세스를 수행하는 것을 제공한다. 어닐링 프로세스를 수행하는 것의 설명 및 프로세스 파라미터들은 도 3의 블록(350)과 관련하여 이루어졌다.
열 어닐링 프로세스가 완료된 후, 블록(660)에서, 미리 결정된 두께의 컨택 금속 층(420)이 달성되지 않았다면, 그런 다음에, 요구되는 두께 범위의 컨택 금속 층(420)에 도달할 때 까지, 블록(640)에서 컨택 금속 층을 증착하기 위해 주기적인 금속 증착을 수행하는 것으로부터 시작되고 그 이후에 블록(650)에서 컨택 금속 층 상에서 어닐링 프로세스를 수행하는 것이 이어지는 부가적인 주기들이 반복적으로 수행될 수 있다. 미리 결정된 두께의 컨택 금속 층을 달성하였다면, 프로세스가 완료되며, 그리고 부가적인 프로세싱 단계들이 수행될 수 있다.
상기 주목한 바와 같이, 도 6에서 설명되는 프로세스 시퀀스(600)는 CVD, ALD, 또는 PVD 컨택 금속 증착 프로세스들과 관련하여 이루어질 수 있다. 통합된(integrated) (비-산화된) CVD 또는 ALD TiN 장벽 층(418)은 디바이스 피쳐의 바닥에서의 보이드들의 존재를 감소시켰다. 습윤 층(718) 증착 이후에, 또는 컨택 금속 층(420) 증착 이후 블록(650)의 어닐 프로세스를 수행하기 전에, 진공 브레이크(vacuum break)가 도입될 수 있다. 블록(650)의 어닐 프로세스는, 컨택 금속 층(420)이 증착되었던 챔버와 다른 챔버 내에서 수행될 수 있다는 것을 주목해야 한다. 또한, 블록(640)에서 제공되는(관련된 플라즈마 프로세싱 파라미터들에 대해서는 도 5를 참조한다), H2 플라즈마 처리(20Å 또는 그 미만의 CVD Co 두께에서의 플라즈마 처리)의 높은 주파수(high frequency)가, 디바이스 피쳐들의 바닥에서의 보이드 형성을 제거하는 데에 중요한 역할을 한 것으로 발견되었다. 마지막으로, 프로세스 시퀀스(600)에서 제공되는 전술한 프로세스 변수들에 의해 불순물들(즉, 탄소, 산소, 질소 등)의 원자%를 제어함으로써, CVD 또는 ALD 컨택 금속 층들의 재유동 특성들이 조절될 수 있는 것으로 발견되었다. 심리스 컨택 금속 층 갭-필, 보다 구체적으로는, 심리스 코발트 갭-필을 가능하게 하기 위해서는, 1% 또는 그 보다 낮은 탄소 불순물 레벨이 필요할 수 있다. 컨택 금속 층 증착의 프로세스 파라미터들에 부가하여, 장벽 층(418) 및 습윤 층(718)에 의해 불순물 레벨들이 더 제어될 수 있다.
도 8은 본 발명의 일 실시예에 따른, 반도체 디바이스 내에 컨택 금속 층을 형성하기 위한 흐름도를 도시한다. 도 8에서 설명되는 시퀀스는, 하기에서 논의되는 도 7a-7e에 도시된 제조 스테이지들에 대응한다. 도 7a-7e는, 프로세싱 시퀀스(800)에 의해 설명되는, 디바이스 구조(408) 상에 컨택 금속 층(420)을 제조하는 상이한 스테이지들 동안, 디바이스 구조(408)가 상부에 형성되는 기판(402)의 개략적인 횡단면도들을 도시한다. 도 8의 시퀀스는 일반적으로, PVD 증착된 코발트 컨택 금속 층과 관련하여 제공된다.
프로세싱 시퀀스(800)는, 블록(810)에서, 기판을 제공함으로써 시작된다. 블록(810)의 상세한 설명은, 도 3의 블록(310) 및 도 6의 블록(610)에 관련된 설명들을 참조하여 이루어질 수 있다. 블록(820)은 기판 상에서 선 처리 프로세스를 선택적으로 수행하는 것을 제공한다. 블록(820)과 관련된 상세한 설명은, 도 3의 블록(320) 및 도 6의 블록(620)과 관련된 설명들을 참조하여 이루어질 수 있다.
블록(830)은 기판 상에 장벽 층을 증착하기 위해 장벽 층 증착을 수행하는 것을 제공한다. 장벽 층(416)에 관한 일반적인 설명은 도 6의 블록(630)과 관련하여 이루어질 수 있다. 일 실시예에서, 상기 설명된 TiN 장벽 층(416)과 같은 TiN 장벽 층이 기판 상에 배치된다. 이러한 실시예에서, TiN 층은 약 5 Å 내지 약 75 Å, 이를 테면 약 50 Å의 두께로 제공된다. 하지만, 10 Å의 TiN 층이 장벽 층으로서 충분할 수 있는 것으로 나타났다. TiN 장벽 층(416)은, 이전에 증착된 Ti 층의 NH3 또는 N2 질화에 의해 또는 CVD 증착 프로세스에 의해 형성된다. TiN 장벽 층(416)의 증착을 위한 프로세싱 파라미터들은 도 6의 블록(630)과 관련하여 발견될 수 있다.
블록(835)은 기판 상에 습윤 층을 증착하기 위해 습윤 층 증착을 수행하는 것을 제공한다. 습윤 층(718)의 일반적인 설명은 도 6의 블록(635)과 관련하여 이루어질 수 있다. 일 실시예에서, 습윤 층(718)은 CVD 또는 ALD 프로세스에 의해 증착될 수 있다. 습윤 층(718)을 제공하기 위한 적합한 프로세스들은 CVD TiN, CVD Co, CVD Ru, ALD TaN, 및 이들의 조합들을 포함한다. 일 실시예에서, 습윤 층은 CVD Co 프로세스에 의해 증착될 수 있다. CVD 프로세스 동안 증착되는 코발트는, 도 3에 제공된 주기적인 금속 증착 프로세스와 관련하여 논의된 코발트 함유 전구체들과 같은, 코발트 함유 전구체에 의해 프로세싱 챔버에 제공된다. 일 실시예에서, 코발트 함유 전구체는 열 증착 프로세스 동안 챔버에 제공된다. 열 증착 프로세스는 일반적으로, 기판(402)의 표면 상에서의 코발트의 증착을 촉진시키기 위해 기판(402)을 가열하는 것을 포함한다. 일 실시예에서, 열 증착 프로세스는 기판을 약 100 ℃ 내지 약 200 ℃, 이를 테면 약 150 ℃로 가열하는 것을 제공한다. 이러한 실시예에서, CVD Co 프로세스 동안 증착되는 코발트는, 장벽 층(416) 위에 배치되는 습윤 층(718)이다.
블록(840)은 습윤 층(718) 상에서 어닐링 프로세스를 수행하는 것을 제공한다. 어닐링 프로세스는 일반적으로, 습윤 층(718)의 표면 거칠기를 감소시키고, 결정질 구조의 그레인 사이즈(grain size)를 증가시키고, 그리고 습윤 층(718) 내에 존재할 수 있는 탄소와 같은 불순물들을 감소시키기 위해 수행된다. 어닐링 프로세스는 약 200 ℃ 내지 약 500 ℃, 이를 테면 약 400 ℃의 온도에서 수행된다. 어닐링 프로세스는, 아르곤과 같은 비활성 가스가 챔버 내에 제공되는 챔버 환경에서 수행될 수 있다. 일 실시예에서, 아르곤 가스는 챔버 내에서 정적이며, 그리고 챔버는 습윤 층(718)의 어닐링이 수행된 후에 선택적으로 퍼지될 수 있다. 일 실시예에서, 어닐링 프로세스는 약 10초 내지 약 1000초, 이를 테면 약 30초 내지 약 90초, 이를 테면 약 60초의 지속기간 동안 수행된다. 다른 실시예에서, 어닐링 프로세스는, 정적인(static) 또는 유동하는(flowing) 방식으로 H2 가스가 챔버에 제공되는 챔버 환경에서 수행될 수 있다. 이러한 실시예에서, 어닐링 프로세스는 약 10초 내지 약 1000초의 지속기간 동안 수행될 수 있다. 다른 실시예들에서, 어닐링 프로세스는 아르곤 가스와 H2 가스 모두를 이용하여 수행될 수 있다.
블록(850)은 기판 상에 컨택 금속 층(420)을 증착하기 위해 금속 증착 프로세스를 수행하는 것을 제공한다. 일 실시예에서, 컨택 금속 층(420)은 PVD Co 프로세스에 의해 증착된다. PVD Co 프로세스는 또한 열 PVD Co 프로세스일 수 있다. 코발트는 통상의 프로세스들을 이용하여 스퍼터링되며, 그리고 일 실시예에서, 스퍼터링 프로세스는 아르곤 또는 H2와 같은 프로세스 가스의 존재하에서 수행된다. 일 실시예에서, PVD Co 프로세스는, 주파수에서 약 5000 W 내지 약 6000 W, 이를 테면 약 5500 W의 RF 전력을 제공함으로써 수행될 수 있다. RF는, 약 250 W 내지 약 750 W, 이를 테면 약 500 W의 전력으로 직류(direct current)로 제공될 수 있다. PVD Co 프로세스 동안의 챔버의 압력은, 약 50 mTorr 내지 약 200 mTorr, 이를 테면 약 100 mTorr의 압력으로 유지될 수 있다. 일단 코발트가 기판에 스퍼터링되면, 증착된 상태의 코발트를 재유동시키기 위해 기판에 열을 제공함으로써, 코발트가 재유동될 수 있다. 일 실시예에서, PVD Co 재유동은, 기판을 약 200 ℃ 내지 약 500 ℃의 온도로 가열함으로써 수행될 수 있다. PVD Co 프로세스가 이용되는 실시예들에서, 챔버가 프로세싱을 위해 요구되는 온도들로 기판을 가열할 수 있는 능력을 가지고 있다면, 컨택 금속 층(420) 증착 및 어닐링의 양자 모두는 동일한 챔버에서 수행될 수 있다.
블록(860)은 컨택 금속 층(420)을 플라즈마 처리 프로세스에 노출시키는 것을 제공한다. 플라즈마 처리 프로세스는 일반적으로, H2와 같은 프로세스 가스를 챔버에 제공하고, 프로세스 가스를 플라즈마로 형성하기 위해 RF 전류를 인가하는 것을 포함한다. 일 실시예에서, RF 전류 전력은 약 200 W 내지 약 800 W, 이를 테면 약 400 W로 제공된다. 플라즈마 처리 프로세스는 약 1초 내지 약 60초, 이를 테면 약 30초 동안 수행된다. 일 실시예에서, 컨택 금속 층(420)의 표면 거칠기를 더 감소시키고 그리고 컨택 금속 층(420) 내에 존재할 수 있는 불순물들의 비율을 감소시키기 위해, 기판(402)은 약 100 ℃ 내지 약 200 ℃, 이를 테면 약 150 ℃의 온도로 가열될 수 있다.
블록(870)은 기판(402) 상에 배치된 컨택 금속 층(420) 상에서 어닐링 프로세스를 수행하는 것을 제공한다. 어닐링 프로세스는 일반적으로, 컨택 금속 층(420)의 표면 거칠기를 감소시키고 그리고 컨택 금속 층(420) 내에 존재할 수 있는 탄소와 같은 불순물들을 감소시키기 위해 수행된다. 또한, 어닐링 프로세스는 결정질 그레인 사이즈(crystalline grain size)를 증가시켜서, 더 낮은 저항률을 초래함으로써, 결과적으로, 집적 회로 성능을 개선시킨다. 어닐링 프로세스는 약 200 ℃ 내지 약 500 ℃, 이를 테면 약 400 ℃의 온도에서 수행된다. 어닐링 프로세스는 또한, 아르곤과 같은 비활성 가스 및 H2와 같은 프로세스 가스가 챔버 내에 제공되는 챔버 환경에서 수행된다. 일 실시예에서, 아르곤 및 H2 가스는 챔버 내에서 유동하며, 그리고 챔버는 컨택 금속 층(420)의 어닐링이 수행된 이후에 선택적으로 퍼지될 수 있다. 일 실시예에서, 어닐링 프로세스는 약 30초 내지 약 90초, 이를 테면 약 60초 동안 수행된다.
상기 실시예들에서, 기판에 대한 가열을 제공하는 챔버 내에서 Co 증착 및 어닐 프로세스가 수행된다면, PVD Co 프로세스는 주기적인 금속 증착 프로세스없이 수행될 수 있다. 대안적인 실시예에서, PVD Co 층이 피쳐의 바닥에 증착될 수 있고, 그리고 피쳐 측벽 상에 식각 및 재스퍼터링되어(re-sputtered), 측벽 상에 연속적인 코발트 필름을 제공할 수 있게 됨으로써, 피쳐의 필드(field)로부터 바닥으로의 PVD Co의 재유동을 허용한다. 컨택 금속 층(420) 증착은, 컨택 금속 층(420)의 이후의 화학 기계적 연마를 위해 요구되는 충분한 필름 두께를 얻기 위해 수행된다.
다른 실시예에서, CVD Co 습윤 층(718) 이후 증착되는 컨택 금속 층(420)은 텅스텐(W)을 포함할 수 있다. 일반적으로, 이러한 실시예는, 작은 임계 치수 및 공격적인(aggressive) 종횡비를 나타내는, 피쳐의 하부 부분(lower part)을 갖는 이중 다마신(dual damascene) 타입 구조와 함께 이용된다. 이중 다마신 타입 구조의 상부 부분(upper portion)은 일반적으로, 하부 부분과 비교할 때, 더 큰 임계 치수 및 덜 공격적인 종횡비를 갖는다. 이러한 실시예에서, 부가적인 컨택 금속 층 증착 과제(challenge)들을 제시하는 하부 부분은, 상기 설명된 바와 같은 CVD Co 프로세스에 의해 충진될 수 있다. CVD Co 프로세스는 피쳐의 하부 부분을 충진한다. CVD Co 증착 이후, 피쳐의 나머지 부분을 충진하기 위해 CVD W 프로세스가 수행될 수 있다. CVD W 프로세스는 일반적으로, CVD Co 프로세스 보다 더 빠른 레이트로 재료를 증착하며, 그에 따라 증가된 처리량을 가능하게 한다.
상기 내용이 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 및 추가의 실시예들이 본 발명의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 발명의 범위는 하기의 청구항들에 의해 결정된다.

Claims (28)

  1. 반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법으로서,
    기판 상에 TiN 장벽 층을 증착하기 위해 장벽 층 증착 프로세스를 수행하는 단계;
    상기 TiN 장벽 층 상에 PVD Co 습윤 층을 증착하기 위해 프로세싱 챔버 내에서 PVD 증착 프로세스를 수행하는 단계 ― RF 전력이 상기 프로세싱 챔버의 프로세싱 영역에 제공되는 동안 상기 PVD Co 습윤 층이 상기 TiN 장벽 층 상에 증착됨 ―;
    상기 기판 상에 Co 컨택 금속 층의 일부를 증착하기 위해 상기 PVD Co 습윤 층을 증착 전구체 가스 혼합물에 노출시킴으로써, 상기 PVD Co 습윤 층 상에 상기 Co 컨택 금속 층을 증착하기 위한 금속 CVD 증착 프로세스를 수행하는 단계; 및
    상기 Co 컨택 금속 층의 일부를 플라즈마 처리 프로세스에 노출시키는 단계
    를 포함하고,
    상기 플라즈마 처리 프로세스는 1 초 내지 60 초의 지속기간 동안 상기 Co 컨택 금속 층을 수소 함유 플라즈마에 노출시키는 단계를 포함하고,
    상기 Co 컨택 금속 층의 표면 거칠기를 감소시키기 위해 그리고 상기 Co 컨택 금속 층 내의 불순물들의 비율을 감소시키기 위해 상기 플라즈마 처리 프로세스 동안 상기 기판은 100℃ 내지 200℃의 온도로 가열되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 TiN 장벽 층은 5 Å 내지 75 Å의 두께로 증착되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 PVD Co 습윤 층은 열 증착 프로세스에 의해 증착되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 기판은 상기 열 증착 프로세스 동안 100℃ 내지 200℃의 온도로 가열되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 PVD Co 습윤 층 상에서 어닐링 프로세스를 수행하는 단계를 더 포함하는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 PVD Co 습윤 층 상에서 어닐링 프로세스를 수행하는 단계는 30 초 내지 90 초의 지속기간 동안 수행되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  10. 제 8 항에 있어서,
    상기 PVD Co 습윤 층 상에서 어닐링 프로세스를 수행하는 단계는 아르곤 함유 챔버 환경에서 수행되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 챔버 환경은 상기 PVD Co 습윤 층 상에서 어닐링 프로세스를 수행하는 단계를 수행한 이후에 퍼지되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  12. 제 8 항에 있어서,
    상기 PVD Co 습윤 층 상에서 어닐링 프로세스를 수행하는 단계는 수소 함유 챔버 환경에서 수행되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 1 항에 있어서,
    상기 Co 컨택 금속 층을 어닐링하는 단계를 더 포함하는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  22. 제 1 항에 있어서,
    상기 RF 전력은 5000W 내지 6000W의 전력 레벨에서 제공되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  23. 제 21 항에 있어서,
    상기 Co 컨택 금속 층을 어닐링하는 단계는 200℃ 내지 500℃의 온도에서 수행되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  24. 제 21 항에 있어서,
    상기 금속 CVD 증착 프로세스를 수행하는 단계 및 상기 Co 컨택 금속 층을 어닐링하는 단계는 주기적 프로세스에서 다수 회 수행되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  25. 제 8 항에 있어서,
    상기 PVD Co 습윤 층 상에서 어닐링 프로세스를 수행하는 단계는 200℃ 내지 500℃의 온도에서 수행되는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  26. 제 1 항에 있어서,
    400℃의 온도에서 상기 기판 상에 증착되는 상기 Co 컨택 금속 층을 어닐링하는 단계를 더 포함하는,
    반도체 디바이스 내에 컨택 구조를 형성하기 위해 컨택 금속 층을 증착하기 위한 방법.
  27. 삭제
  28. 삭제
KR1020177035115A 2012-03-28 2013-03-22 심리스 코발트 갭-필을 가능하게 하는 방법 KR102021131B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261616842P 2012-03-28 2012-03-28
US61/616,842 2012-03-28
US13/786,644 2013-03-06
US13/786,644 US9330939B2 (en) 2012-03-28 2013-03-06 Method of enabling seamless cobalt gap-fill
PCT/US2013/033437 WO2013148490A1 (en) 2012-03-28 2013-03-22 Method of enabling seamless cobalt gap-fill

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020147028651A Division KR101808209B1 (ko) 2012-03-28 2013-03-22 심리스 코발트 갭-필을 가능하게 하는 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020197026054A Division KR102139238B1 (ko) 2012-03-28 2013-03-22 심리스 코발트 갭-필을 가능하게 하는 방법

Publications (2)

Publication Number Publication Date
KR20170137960A KR20170137960A (ko) 2017-12-13
KR102021131B1 true KR102021131B1 (ko) 2019-09-11

Family

ID=49235580

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020197026054A KR102139238B1 (ko) 2012-03-28 2013-03-22 심리스 코발트 갭-필을 가능하게 하는 방법
KR1020177035115A KR102021131B1 (ko) 2012-03-28 2013-03-22 심리스 코발트 갭-필을 가능하게 하는 방법
KR1020147028651A KR101808209B1 (ko) 2012-03-28 2013-03-22 심리스 코발트 갭-필을 가능하게 하는 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020197026054A KR102139238B1 (ko) 2012-03-28 2013-03-22 심리스 코발트 갭-필을 가능하게 하는 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020147028651A KR101808209B1 (ko) 2012-03-28 2013-03-22 심리스 코발트 갭-필을 가능하게 하는 방법

Country Status (7)

Country Link
US (3) US9330939B2 (ko)
EP (2) EP2831907B1 (ko)
JP (3) JP6200486B2 (ko)
KR (3) KR102139238B1 (ko)
CN (2) CN106887380B (ko)
TW (1) TWI579961B (ko)
WO (1) WO2013148490A1 (ko)

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US10381266B2 (en) 2012-03-27 2019-08-13 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
TWI602283B (zh) 2012-03-27 2017-10-11 諾發系統有限公司 鎢特徵部塡充
US9330939B2 (en) * 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
US9540408B2 (en) 2012-09-25 2017-01-10 Entegris, Inc. Cobalt precursors for low temperature ALD or CVD of cobalt-based thin films
TWI600786B (zh) * 2013-05-01 2017-10-01 應用材料股份有限公司 用於腔室清潔或預清潔製程之鈷移除
US9685371B2 (en) 2013-09-27 2017-06-20 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
US9287170B2 (en) * 2013-11-27 2016-03-15 Taiwan Semiconductor Manufacturing Company Limited Contact structure and formation thereof
US9997457B2 (en) * 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9153482B2 (en) 2014-02-03 2015-10-06 Lam Research Corporation Methods and apparatus for selective deposition of cobalt in semiconductor processing
US9362111B2 (en) 2014-02-18 2016-06-07 Applied Materials, Inc. Hermetic CVD-cap with improved step coverage in high aspect ratio structures
US11761086B2 (en) 2014-02-23 2023-09-19 Entegris, Inc. Cobalt precursors
WO2015157004A1 (en) * 2014-04-07 2015-10-15 Entegris, Inc. Cobalt cvd
CN106463358B (zh) * 2014-06-16 2020-04-24 英特尔公司 金属互连件的接缝愈合
US9899234B2 (en) 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration
US9748137B2 (en) 2014-08-21 2017-08-29 Lam Research Corporation Method for void-free cobalt gap fill
US9349637B2 (en) * 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
KR102487441B1 (ko) * 2014-09-14 2023-01-12 엔테그리스, 아이엔씨. 구리 및 유전체 상의 코발트 침착 선택성
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US10014179B2 (en) * 2015-02-13 2018-07-03 Applied Materials, Inc. Methods for forming cobalt-copper selective fill for an interconnect
US11384432B2 (en) * 2015-04-22 2022-07-12 Applied Materials, Inc. Atomic layer deposition chamber with funnel-shaped gas dispersion channel and gas distribution plate
US10170320B2 (en) 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US9472502B1 (en) * 2015-07-14 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt interconnect techniques
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) * 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
KR102467848B1 (ko) 2015-10-12 2022-11-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9741577B2 (en) 2015-12-02 2017-08-22 International Business Machines Corporation Metal reflow for middle of line contacts
KR20180097179A (ko) * 2016-01-21 2018-08-30 어플라이드 머티어리얼스, 인코포레이티드 실리콘 관통 비아들의 도금의 프로세스 및 케미스트리
US10446496B2 (en) * 2016-02-17 2019-10-15 International Business Machines Corporation Self-forming barrier for cobalt interconnects
US9576901B1 (en) 2016-02-25 2017-02-21 International Business Machines Corporation Contact area structure and method for manufacturing the same
US10438849B2 (en) * 2016-04-25 2019-10-08 Applied Materials, Inc. Microwave anneal to improve CVD metal gap-fill and throughput
US10438847B2 (en) 2016-05-13 2019-10-08 Lam Research Corporation Manganese barrier and adhesion layers for cobalt
US10049927B2 (en) * 2016-06-10 2018-08-14 Applied Materials, Inc. Seam-healing method upon supra-atmospheric process in diffusion promoting ambient
TWI680535B (zh) * 2016-06-14 2019-12-21 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
US9859157B1 (en) 2016-07-14 2018-01-02 International Business Machines Corporation Method for forming improved liner layer and semiconductor device including the same
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US9716063B1 (en) * 2016-08-17 2017-07-25 International Business Machines Corporation Cobalt top layer advanced metallization for interconnects
US9859215B1 (en) * 2016-08-17 2018-01-02 International Business Machines Corporation Formation of advanced interconnects
US9941212B2 (en) 2016-08-17 2018-04-10 International Business Machines Corporation Nitridized ruthenium layer for formation of cobalt interconnects
US10115670B2 (en) 2016-08-17 2018-10-30 International Business Machines Corporation Formation of advanced interconnects including set of metal conductor structures in patterned dielectric layer
US9852990B1 (en) * 2016-08-17 2017-12-26 International Business Machines Corporation Cobalt first layer advanced metallization for interconnects
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
KR102275419B1 (ko) 2016-11-23 2021-07-09 엔테그리스, 아이엔씨. 코발트의 화학적 증착을 위한 할로알키닐 디코발트 헥사카보닐 전구체
US10600685B2 (en) * 2016-11-27 2020-03-24 Applied Materials, Inc. Methods to fill high aspect ratio features on semiconductor substrates with MOCVD cobalt film
KR102654482B1 (ko) 2016-12-06 2024-04-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20180068595A (ko) 2016-12-14 2018-06-22 삼성전자주식회사 반도체 장치
US10128151B2 (en) 2016-12-16 2018-11-13 Globalfoundries Inc. Devices and methods of cobalt fill metallization
US10211099B2 (en) 2016-12-19 2019-02-19 Lam Research Corporation Chamber conditioning for remote plasma process
US10177030B2 (en) 2017-01-11 2019-01-08 International Business Machines Corporation Cobalt contact and interconnect structures
CN106929821B (zh) * 2017-01-17 2019-12-20 复旦大学 一种金属含量可调的金属氮化物薄膜的制备方法及反应器
TWI758398B (zh) * 2017-01-24 2022-03-21 美商應用材料股份有限公司 用於在基板上形成鈷層的方法
KR101914038B1 (ko) * 2017-02-02 2018-11-01 주식회사 에이치피에스피 3차원 플래시 메모리 소자의 제조방법
JP6586433B2 (ja) * 2017-03-30 2019-10-02 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 基板処理方法、基板処理装置、プログラム
US10460933B2 (en) 2017-03-31 2019-10-29 Applied Materials, Inc. Two-step process for gapfilling high aspect ratio trenches with amorphous silicon film
WO2018187083A1 (en) 2017-04-07 2018-10-11 Applied Materials, Inc. Surface modification to improve amorphous silicon gapfill
US10242879B2 (en) 2017-04-20 2019-03-26 Lam Research Corporation Methods and apparatus for forming smooth and conformal cobalt film by atomic layer deposition
CN110546753B (zh) * 2017-04-24 2023-08-11 应用材料公司 高深宽比结构中的间隙填充的方法
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
JP6947914B2 (ja) 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
US10304732B2 (en) * 2017-09-21 2019-05-28 Applied Materials, Inc. Methods and apparatus for filling substrate features with cobalt
JP7112490B2 (ja) 2017-11-11 2022-08-03 マイクロマテリアルズ エルエルシー 高圧処理チャンバのためのガス供給システム
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
JP2021503714A (ja) 2017-11-17 2021-02-12 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧処理システムのためのコンデンサシステム
WO2019147495A1 (en) * 2018-01-29 2019-08-01 Applied Materials, Inc. Wetting layers for optical device enhancement
US10204828B1 (en) 2018-02-09 2019-02-12 International Business Machines Corporation Enabling low resistance gates and contacts integrated with bilayer dielectrics
EP3762962A4 (en) 2018-03-09 2021-12-08 Applied Materials, Inc. HIGH PRESSURE ANNEALING PROCESS FOR METAL-BASED MATERIALS
US20190309422A1 (en) * 2018-04-06 2019-10-10 Versum Materials Us, Llc Spin-On Metallization
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
KR20200142601A (ko) * 2018-05-16 2020-12-22 어플라이드 머티어리얼스, 인코포레이티드 원자 층 자기 정렬 기판 프로세싱 및 통합 툴셋
TWI740046B (zh) * 2018-05-28 2021-09-21 國立清華大學 原子層沉積方法及鈷金屬膜
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020068299A1 (en) * 2018-09-26 2020-04-02 Applied Materials, Inc. Gas distribution assemblies and operation thereof
US20200144056A1 (en) * 2018-11-03 2020-05-07 Applied Materials, Inc. Method of forming a cobalt layer on a substrate
US11424132B2 (en) * 2018-11-03 2022-08-23 Applied Materials, Inc. Methods and apparatus for controlling contact resistance in cobalt-titanium structures
US11978666B2 (en) 2018-12-05 2024-05-07 Lam Research Corporation Void free low stress fill
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11355391B2 (en) * 2019-03-18 2022-06-07 Applied Materials, Inc. Method for forming a metal gapfill
US10961624B2 (en) * 2019-04-02 2021-03-30 Gelest Technologies, Inc. Process for pulsed thin film deposition
KR102707825B1 (ko) * 2019-04-23 2024-09-24 삼성전자주식회사 코발트 전구체, 이를 이용한 코발트 함유막의 제조 방법 및 이를 이용한 반도체 소자의 제조 방법
CN112563143B (zh) * 2019-09-25 2022-03-22 长鑫存储技术有限公司 半导体结构制造方法
US11101174B2 (en) 2019-10-15 2021-08-24 Applied Materials, Inc. Gap fill deposition process
WO2021080726A1 (en) 2019-10-21 2021-04-29 Applied Materials, Inc. Method of depositing layers
EP4085157A4 (en) * 2019-12-30 2024-01-17 Entegris, Inc. METAL BODY WITH MAGNESIUM FLUORIDE AREA FORMED THEREOF
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
JP7529764B2 (ja) * 2020-03-17 2024-08-06 株式会社Kokusai Electric 基板処理装置、半導体装置の製造方法及びプログラム
JP2021167466A (ja) * 2020-03-30 2021-10-21 アプライド マテリアルズ インコーポレイテッドApplied Materials, Incorporated バリア層のないインシトゥタングステン堆積
US11955370B2 (en) * 2020-04-28 2024-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
CN115917037A (zh) 2020-05-27 2023-04-04 盖列斯特有限公司 从n-烷基取代的全氢化环三硅氮烷制备的硅基薄膜
JP2023544041A (ja) * 2020-10-02 2023-10-19 アプライド マテリアルズ インコーポレイテッド シーム削減又は排除のための方法及び装置
US20220165852A1 (en) * 2020-11-23 2022-05-26 Applied Materials, Inc. Methods and apparatus for metal fill in metal gate stack
CN113078102B (zh) * 2021-03-24 2022-04-29 长鑫存储技术有限公司 半导体结构的制备方法
JP2024536376A (ja) 2021-10-05 2024-10-04 アプライド マテリアルズ インコーポレイテッド 低抵抗率のタングステン特徴を形成するための方法
TWI847524B (zh) * 2022-06-10 2024-07-01 南亞科技股份有限公司 半導體元件的無孔隙導電特徵的製造方法

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482262B1 (en) 1959-10-10 2002-11-19 Asm Microchemistry Oy Deposition of transition metal carbides
US4589193A (en) 1984-06-29 1986-05-20 International Business Machines Corporation Metal silicide channel stoppers for integrated circuits and method for making the same
US5918149A (en) * 1996-02-16 1999-06-29 Advanced Micro Devices, Inc. Deposition of a conductor in a via hole or trench
US5888888A (en) 1997-01-29 1999-03-30 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body
KR100261017B1 (ko) 1997-08-19 2000-08-01 윤종용 반도체 장치의 금속 배선층을 형성하는 방법
US6348376B2 (en) 1997-09-29 2002-02-19 Samsung Electronics Co., Ltd. Method of forming metal nitride film by chemical vapor deposition and method of forming metal contact and capacitor of semiconductor device using the same
KR100275727B1 (ko) 1998-01-06 2001-01-15 윤종용 반도체 장치의 커패시터 형성방법
JP3955386B2 (ja) 1998-04-09 2007-08-08 富士通株式会社 半導体装置及びその製造方法
KR100319888B1 (ko) 1998-06-16 2002-01-10 윤종용 선택적 금속층 형성방법, 이를 이용한 커패시터 형성 및 콘택홀 매립방법
KR100287180B1 (ko) 1998-09-17 2001-04-16 윤종용 계면 조절층을 이용하여 금속 배선층을 형성하는 반도체 소자의 제조 방법
KR100327328B1 (ko) 1998-10-13 2002-05-09 윤종용 부분적으로다른두께를갖는커패시터의유전막형성방버뵤
KR100331544B1 (ko) 1999-01-18 2002-04-06 윤종용 반응챔버에 가스를 유입하는 방법 및 이에 사용되는 샤워헤드
US6200893B1 (en) 1999-03-11 2001-03-13 Genus, Inc Radical-assisted sequential CVD
US6305314B1 (en) 1999-03-11 2001-10-23 Genvs, Inc. Apparatus and concept for minimizing parasitic chemical vapor deposition during atomic layer deposition
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
JP2000340671A (ja) 1999-05-26 2000-12-08 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US6511539B1 (en) 1999-09-08 2003-01-28 Asm America, Inc. Apparatus and method for growth of a thin film
FI117942B (fi) 1999-10-14 2007-04-30 Asm Int Menetelmä oksidiohutkalvojen kasvattamiseksi
KR100304714B1 (ko) 1999-10-20 2001-11-02 윤종용 금속 할로겐 가스를 사용한 반도체 소자의 금속 박막 형성방법
US6344419B1 (en) 1999-12-03 2002-02-05 Applied Materials, Inc. Pulsed-mode RF bias for sidewall coverage improvement
US6969448B1 (en) * 1999-12-30 2005-11-29 Cypress Semiconductor Corp. Method for forming a metallization structure in an integrated circuit
FI20000099A0 (fi) 2000-01-18 2000-01-18 Asm Microchemistry Ltd Menetelmä metalliohutkalvojen kasvattamiseksi
US6251242B1 (en) 2000-01-21 2001-06-26 Applied Materials, Inc. Magnetron and target producing an extended plasma region in a sputter reactor
US6277249B1 (en) 2000-01-21 2001-08-21 Applied Materials Inc. Integrated process for copper via filling using a magnetron and target producing highly energetic ions
DE60125338T2 (de) 2000-03-07 2007-07-05 Asm International N.V. Gradierte dünne schichten
FI117979B (fi) 2000-04-14 2007-05-15 Asm Int Menetelmä oksidiohutkalvojen valmistamiseksi
KR100363088B1 (ko) 2000-04-20 2002-12-02 삼성전자 주식회사 원자층 증착방법을 이용한 장벽 금속막의 제조방법
KR100775159B1 (ko) 2000-05-15 2007-11-12 에이에스엠 인터내셔널 엔.붸. 집적회로의 생산 공정
US6482733B2 (en) 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7964505B2 (en) * 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US6585823B1 (en) 2000-07-07 2003-07-01 Asm International, N.V. Atomic layer deposition
US6403478B1 (en) * 2000-08-31 2002-06-11 Chartered Semiconductor Manufacturing Company Low pre-heat pressure CVD TiN process
US6660660B2 (en) 2000-10-10 2003-12-09 Asm International, Nv. Methods for making a dielectric stack in an integrated circuit
US6416822B1 (en) 2000-12-06 2002-07-09 Angstrom Systems, Inc. Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
KR100385947B1 (ko) 2000-12-06 2003-06-02 삼성전자주식회사 원자층 증착 방법에 의한 박막 형성 방법
US6428859B1 (en) 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6630201B2 (en) 2001-04-05 2003-10-07 Angstron Systems, Inc. Adsorption process for atomic layer deposition
US6464779B1 (en) 2001-01-19 2002-10-15 Novellus Systems, Inc. Copper atomic layer chemical vapor desposition
KR100433846B1 (ko) 2001-05-23 2004-06-04 주식회사 하이닉스반도체 반도체장치의 금속도전막 형성방법
US8110489B2 (en) * 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US9051641B2 (en) * 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
US6607976B2 (en) 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
US20030059538A1 (en) 2001-09-26 2003-03-27 Applied Materials, Inc. Integration of barrier layer and seed layer
US6620956B2 (en) 2001-11-16 2003-09-16 Applied Materials, Inc. Nitrogen analogs of copper II β-diketonates as source reagents for semiconductor processing
US6939801B2 (en) 2001-12-21 2005-09-06 Applied Materials, Inc. Selective deposition of a barrier layer on a dielectric material
US6620670B2 (en) 2002-01-18 2003-09-16 Applied Materials, Inc. Process conditions and precursors for atomic layer deposition (ALD) of AL2O3
US7279432B2 (en) * 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
US7264846B2 (en) 2002-06-04 2007-09-04 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US7404985B2 (en) 2002-06-04 2008-07-29 Applied Materials, Inc. Noble metal layer formation for copper film deposition
US7910165B2 (en) * 2002-06-04 2011-03-22 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US6657304B1 (en) * 2002-06-06 2003-12-02 Advanced Micro Devices, Inc. Conformal barrier liner in an integrated circuit interconnect
US6825115B1 (en) 2003-01-14 2004-11-30 Advanced Micro Devices, Inc. Post silicide laser thermal annealing to avoid dopant deactivation
US6867130B1 (en) 2003-05-28 2005-03-15 Advanced Micro Devices, Inc. Enhanced silicidation of polysilicon gate electrodes
KR100539274B1 (ko) * 2003-07-15 2005-12-27 삼성전자주식회사 코발트 막 증착 방법
US7029966B2 (en) 2003-09-18 2006-04-18 International Business Machines Corporation Process options of forming silicided metal gates for advanced CMOS devices
US6867152B1 (en) * 2003-09-26 2005-03-15 Novellus Systems, Inc. Properties of a silica thin film produced by a rapid vapor deposition (RVD) process
US7109087B2 (en) 2003-10-03 2006-09-19 Applied Materials, Inc. Absorber layer for DSA processing
US6897118B1 (en) 2004-02-11 2005-05-24 Chartered Semiconductor Manufacturing Ltd. Method of multiple pulse laser annealing to activate ultra-shallow junctions
US7078302B2 (en) 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
US7439168B2 (en) 2004-10-12 2008-10-21 Dcg Systems, Inc Apparatus and method of forming silicide in a localized manner
US20060091493A1 (en) 2004-11-01 2006-05-04 Silicon-Based Technology Corp. LOCOS Schottky barrier contact structure and its manufacturing method
US7235472B2 (en) 2004-11-12 2007-06-26 Infineon Technologies Ag Method of making fully silicided gate electrode
US7429402B2 (en) * 2004-12-10 2008-09-30 Applied Materials, Inc. Ruthenium as an underlayer for tungsten film deposition
US20070087573A1 (en) * 2005-10-19 2007-04-19 Yi-Yiing Chiang Pre-treatment method for physical vapor deposition of metal layer and method of forming metal silicide layer
US7432200B2 (en) * 2005-12-15 2008-10-07 Intel Corporation Filling narrow and high aspect ratio openings using electroless deposition
US7520969B2 (en) 2006-03-07 2009-04-21 Applied Materials, Inc. Notched deposition ring
TW200746268A (en) * 2006-04-11 2007-12-16 Applied Materials Inc Process for forming cobalt-containing materials
US7521379B2 (en) * 2006-10-09 2009-04-21 Applied Materials, Inc. Deposition and densification process for titanium nitride barrier layers
US20080132050A1 (en) * 2006-12-05 2008-06-05 Lavoie Adrien R Deposition process for graded cobalt barrier layers
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
KR20090103058A (ko) 2008-03-27 2009-10-01 주식회사 하이닉스반도체 반도체 소자 및 이의 제조 방법
US20090246952A1 (en) * 2008-03-28 2009-10-01 Tokyo Electron Limited Method of forming a cobalt metal nitride barrier film
US20090269507A1 (en) * 2008-04-29 2009-10-29 Sang-Ho Yu Selective cobalt deposition on copper surfaces
US8679970B2 (en) * 2008-05-21 2014-03-25 International Business Machines Corporation Structure and process for conductive contact integration
US8519541B2 (en) * 2008-08-14 2013-08-27 Macronix International Co., Ltd. Semiconductor device having plural conductive layers disposed within dielectric layer
JP2010080798A (ja) * 2008-09-29 2010-04-08 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
US20100096253A1 (en) * 2008-10-22 2010-04-22 Applied Materials, Inc Pvd cu seed overhang re-sputtering with enhanced cu ionization
WO2010062582A2 (en) * 2008-10-27 2010-06-03 Applied Materials, Inc. Vapor deposition method for ternary compounds
JP2010212452A (ja) * 2009-03-10 2010-09-24 Tokyo Electron Ltd Ｃｕ膜の成膜方法および記憶媒体
TW201125028A (en) * 2009-09-02 2011-07-16 Ulvac Inc Method for forming co film and method for forming cu wiring film
US8691687B2 (en) * 2010-01-07 2014-04-08 International Business Machines Corporation Superfilled metal contact vias for semiconductor devices
US20110204518A1 (en) * 2010-02-23 2011-08-25 Globalfoundries Inc. Scalability with reduced contact resistance
US9129945B2 (en) * 2010-03-24 2015-09-08 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
US9177917B2 (en) * 2010-08-20 2015-11-03 Micron Technology, Inc. Semiconductor constructions
JP2012089744A (ja) * 2010-10-21 2012-05-10 Elpida Memory Inc 半導体装置の製造方法
US8524600B2 (en) * 2011-03-31 2013-09-03 Applied Materials, Inc. Post deposition treatments for CVD cobalt films
US8637410B2 (en) * 2011-04-08 2014-01-28 Applied Materials, Inc. Method for metal deposition using hydrogen plasma
US8546227B2 (en) * 2011-09-15 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-K metal gate device
US9368603B2 (en) * 2011-09-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-k metal gate device
US9330939B2 (en) * 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill

Also Published As

Publication number Publication date
US9842769B2 (en) 2017-12-12
KR101808209B1 (ko) 2017-12-12
KR20140143184A (ko) 2014-12-15
EP2831907A4 (en) 2016-07-13
CN106887380B (zh) 2020-03-17
TWI579961B (zh) 2017-04-21
CN106887380A (zh) 2017-06-23
JP6962955B2 (ja) 2021-11-05
JP2019106549A (ja) 2019-06-27
JP2015519725A (ja) 2015-07-09
CN104205302A (zh) 2014-12-10
CN104205302B (zh) 2017-04-05
TW201409613A (zh) 2014-03-01
WO2013148490A4 (en) 2013-11-21
JP6502440B2 (ja) 2019-04-17
EP2831907A1 (en) 2015-02-04
EP2831907B1 (en) 2020-03-11
JP6200486B2 (ja) 2017-09-20
KR20170137960A (ko) 2017-12-13
US20160247718A1 (en) 2016-08-25
KR102139238B1 (ko) 2020-07-29
EP3686920A2 (en) 2020-07-29
KR20190105141A (ko) 2019-09-11
US9330939B2 (en) 2016-05-03
JP2017212466A (ja) 2017-11-30
EP3686920A3 (en) 2021-12-08
US20180068890A1 (en) 2018-03-08
US20130260555A1 (en) 2013-10-03
WO2013148490A1 (en) 2013-10-03
US10269633B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
US10269633B2 (en) Method of enabling seamless cobalt gap-fill
JP6727359B2 (ja) シームレスのコバルト間隙充填を可能にする方法
KR102565626B1 (ko) 루테늄 도핑에 의한 증진된 코발트 내응집성 및 갭 충전 성능
US8586479B2 (en) Methods for forming a contact metal layer in semiconductor devices

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
A107 Divisional application of patent
GRNT Written decision to grant