KR20180097179A - 실리콘 관통 비아들의 도금의 프로세스 및 케미스트리 - Google Patents

실리콘 관통 비아들의 도금의 프로세스 및 케미스트리 Download PDF

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KR20180097179A
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로만 고우크
스티븐 버하벨베케
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

실리콘 기판을 프로세싱하기 위한 방법 및 장치가 제공된다. 일부 구현들에서, 방법은, 애퍼처를 갖는 실리콘 기판을 제공하는 단계 ― 애퍼처는, 애퍼처의 최하부에, 노출된 실리콘 콘택 표면을 포함함 ―, 노출된 실리콘 콘택 표면 상에 금속 시드 층을 증착하는 단계, 및 금속 시드 층 상에 금속 층을 형성하기 위해 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 실리콘 기판을 전기도금 프로세스에 노출시키는 단계를 포함한다.

Description

실리콘 관통 비아들의 도금의 프로세스 및 케미스트리
[0001] 본 개시내용의 구현들은 일반적으로, 기판들 상에 재료들을 증착하기 위한 방법들에 관한 것이고, 더 구체적으로는, 높은 종횡비(aspect ratio)들을 갖는 피처(feature)들을 충전(filling)하기 위한 방법들에 관한 것이다.
[0002] 멀티레벨의 45 nm 노드 금속화(metallization)는, 차세대 VLSI(very large scale integration)에 대한 핵심 기술들 중 하나이다. 이러한 기술의 핵심에 놓인 멀티레벨 인터커넥트(multilevel interconnect)들은, 콘택(contact)들, 비아(via)들, 라인들, 및 다른 애퍼처들을 포함한 높은 종횡비의 피처들을 보유한다. 이러한 피처들의 신뢰가능한 형성은, 개별적인 기판들 상의 회로 밀도 및 품질을 증가시키기 위한 지속적인 노력 및 VLSI의 성공에 중요하다. 따라서, 20:1(높이:폭) 또는 그 초과의 높은 종횡비들을 갖는 무-공극 피처(void-free feature)들의 형성을 위해 많은 노력이 계속되고 있다.
[0003] 구리 및 텅스텐은, 기판 상의 서브미크론(submicron)의 높은 종횡비의 콘택(HARC; high aspect ratio contact)들과 같은 VLSI 피처들을 충전하기 위한 선택 금속들이다. 콘택들은, 2개의 이격된 전도성 층들 사이에 배치된 절연 재료의 표면 상의 애퍼처(예컨대, 비아) 내에 전도성 인터커넥트 재료, 이를테면, 구리 또는 텅스텐을 증착함으로써 형성된다. 그러한 개구의 높은 종횡비는, 애퍼처를 충전하기 위한 전도성 인터커넥트 재료의 증착을 억제할 수 있다. 구리 및 텅스텐이 대중적인 인터커넥트 재료들이지만, 이러한 재료들을 증착하기 위한 증착 프로세스들은, 콘택 플러그(plug) 내에 공극 또는 시임(seam)을 형성하는 것으로 인해 어려움을 겪을 수 있다.
[0004] 따라서, 공극들, 시임들, 및 다른 결함들 없이 전도성 콘택 재료가 증착되도록, 전도성 콘택 재료로 피처를 충전하기 위한 방법에 대한 필요성이 존재한다.
[0005] 본 개시내용의 구현들은 일반적으로, 기판들 상에 재료들을 증착하기 위한 방법들에 관한 것이고, 더 구체적으로는, 높은 종횡비들을 갖는 피처들을 충전하기 위한 방법들에 관한 것이다. 일 구현에서, 기판 상에 재료를 증착하기 위한 방법이 제공된다. 방법은, 실리콘 기판에 형성된 피처의 적어도 하나의 측벽 및 최하부 표면 위에 등각성의 산화물 층(conformal oxide layer)을 증착하는 단계를 포함한다. 기판은 피처를 둘러싸는 필드 구역, 및 후면측을 포함하고, 피처는 필드 구역으로부터 후면측을 향해 연장된다. 방법은, 실리콘 기판의 일부를 노출시키기 위해 피처의 최하부 표면으로부터 등각성의 산화물 층의 일부를 선택적으로 제거하는 단계를 더 포함한다. 방법은, 피처의 최하부의, 실리콘 기판의 노출된 부분 상에 금속 시드 층(metal seed layer)을 증착하는 단계를 더 포함한다. 방법은, 금속 시드 층 상에 금속 층을 형성하기 위해 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 실리콘 기판을 전기도금 프로세스에 노출시키는 단계를 더 포함한다.
[0006] 일 구현에서, 방법은 피처의 최하부의 노출된 실리콘 기판 상에 금속 시드 층을 증착한 후에 산화물 층 상에 등각성의 배리어 층을 형성하는 단계를 포함한다.
[0007] 일 구현에서, 금속 시드 층 상에 금속 층을 형성하기 위해 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 기판을 전기도금 프로세스에 노출시키는 단계는, 기판의 후면측을 플루오르화 수소산 용액(hydrofluoric acid solution)을 포함하는 웨트 콘택 용액(wet contact solution)에 노출시키고, 시드 층을 구리 함유 용액에 노출시키는 단계를 포함한다.
[0008] 일 구현에서, 웨트 콘택 용액은 포타슘 플루오르화물을 더 포함한다.
[0009] 일 구현에서, 배리어 층은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 또는 텅스텐-실리콘 질화물(WSiN)을 포함한다. 일 구현에서, 등각성의 산화물 층은 실리콘 이산화물 층이다.
[0010] 일 구현에서, 금속 시드 층의 금속은 코발트 및 니켈로부터 선택된다. 일 구현에서, 금속 시드 층의 금속은 무전해 프로세스에 의해 증착된 니켈이다. 일 구현에서, 금속 시드 층의 금속은 무전해 또는 화학 기상 증착 프로세스에 의해 증착된 코발트이다. 일 구현에서, 금속 층은 구리를 포함한다.
[0011] 일 구현에서, 피처는 콘택들, 비아들, 및 라인들로부터 선택된 애퍼처이다.
[0012] 일 구현에서, 금속 시드 층 상에 금속 층을 형성하기 위해 기판의 후면측을 통해 전류를 흐르게 함으로써 기판을 전기도금 프로세스에 노출시키는 단계는, 기판의 후면측을 포타슘 수산화물 용액에 노출시키고 그리고 시드 층을 구리 함유 용액에 노출시키는 단계를 포함한다.
[0013] 다른 구현에서, 기판 상에 재료를 증착하기 위한 방법이 제공된다. 방법은, 실리콘 기판에 형성된 피처의 적어도 하나의 측벽 및 최하부 표면 위에 산화물 층을 증착하는 단계를 포함한다. 기판은, 필드 구역 ― 필드 구역은 피처를 둘러싸고 그리고 필드 구역 상에 배치된 산화물 층을 가짐 ―, 및 후면측을 포함하고, 피처는 필드 구역으로부터 후면측을 향해 연장된다. 방법은, 실리콘 기판의 일부를 노출시키기 위해 피처의 최하부 표면으로부터 산화물 층의 일부를 선택적으로 제거하는 단계를 더 포함한다. 산화물 층의 적어도 일부는 적어도 하나의 측벽 상에 남아 있다. 방법은, 피처의 최하부의, 실리콘 기판의 노출된 부분 상에 금속 시드 층을 증착하는 단계를 더 포함한다. 방법은, 적어도 하나의 측벽 상에 남아 있는 산화물 층의 일부 상에 배리어 층을 형성하는 단계를 더 포함한다. 방법은, 금속 시드 층 상에 금속 층을 형성하기 위해 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 실리콘 기판을 전기도금 프로세스에 노출시키는 단계를 더 포함한다.
[0014] 또 다른 구현에서, 기판 상에 재료를 증착하기 위한 방법이 제공된다. 방법은, 실리콘 기판에 형성된 피처의 적어도 하나의 측벽 및 최하부 표면 위에 산화물 층을 증착하는 단계를 포함한다. 기판은, 필드 구역 ― 필드 구역은 피처를 둘러싸고 그리고 필드 구역 상에 배치된 산화물 층을 가짐 ―, 및 후면측을 포함하고, 피처는 필드 구역으로부터 후면측을 향해 연장된다. 방법은, 실리콘 기판의 일부를 노출시키기 위해 피처의 최하부 표면으로부터 산화물 층의 일부를 선택적으로 제거하는 단계를 더 포함하며, 등각성의 산화물 층의 일부를 선택적으로 제거하는 단계는 등각성의 산화물 층을 아르곤계 스퍼터 에칭 프로세스에 그리고 이어서 습식 에칭 프로세스에 노출시키는 단계를 포함한다. 산화물 층의 적어도 일부는 적어도 하나의 측벽 상에 남아 있다. 방법은, 피처의 최하부의, 실리콘 기판의 노출된 부분 상에 금속 시드 층을 증착하는 단계를 더 포함한다. 방법은, 적어도 하나의 측벽 상에 남아 있는 산화물 층의 일부 상에 배리어 층을 형성하는 단계를 더 포함한다. 방법은, 금속 시드 층 상에 금속 층을 형성하기 위해 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 실리콘 기판을 전기도금 프로세스에 노출시키는 단계를 더 포함한다.
[0015] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 구현들을 참조로 하여 이루어질 수 있는데, 이러한 구현들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 구현들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 구현들을 허용할 수 있기 때문이다.
[0016] 도 1a-1h는 본원에서 설명되는 구현들에 따른 실리콘 관통 비아(TSV; through silicon via) 제조 프로세스의 개략적인 단면도들을 예시하고;
[0017] 도 2는 본원에서 설명되는 구현들에 따른 증착 프로세스를 도시하는 흐름도를 예시하고;
[0018] 도 3은 본원에서 설명되는 증착 프로세스들을 수행하는 데 사용될 수 있는 도금 셀의 개략적인 단면도를 예시하고; 그리고
[0019] 도 4는 본원에서 설명되는 증착 프로세스들을 수행하는 데 사용될 수 있는 도금 셀의 다른 개략적인 단면도를 예시한다.
[0020] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 구현의 엘리먼트들 및/또는 프로세스 동작들이 추가적인 언급없이 다른 구현들에 유익하게 통합될 수 있음이 고려된다.
[0021] 본 개시내용의 구현들은 일반적으로, 기판들 상에 재료들을 증착하기 위한 방법들에 관한 것이고, 더 구체적으로, 높은 종횡비의 피처들을 충전하기 위한 방법들에 관한 것이다. 본원에서 설명되는 구현들은 특히, 실리콘 관통 비아(TSV) 애플리케이션들에서 유리하다. 본원에서 설명되는 방법들의 구현들은 또한, 표준 기판들에 대한 도금 애플리케이션들에 대해 적합하다. TSV 애플리케이션들은, 이를테면, 3D 패키지들 및 3D 집적 회로들에서 실리콘 기판을 완전히 관통하는 전기적 연결부들을 포함한다. TSV 애플리케이션들은 일반적으로, 하나가 다른 하나 상에 놓이는 식으로 배치된 다수의 집적 회로들을 포함한다. 예컨대, 3D 집적 회로는, 하나가 다른 하나 상에 놓이는 식으로 수직으로 스택된(stacked) 다수의 실리콘 기판들을 포함할 수 있다.
[0022] 본원에서 설명되는 일부 구현들은 TSV들의 구리 도금에 관한 것이다. 종래의 도금 프로세스들은, 증착-직후(as-deposited)의 구리 재료들의 등각성(conformality)의 부족(lack)으로 인해, 높은 종횡비(예컨대, AR ~20 내지 50)의 TSV들에 구리를 도금하는데 있어서 불충분하다. 부분적으로 구리 도금 등각성을 개선하고, 보텀-업 도금(bottom-up plating)을 자극시키기 위해, 다양한 첨가제들이 부가되는데(added), 통상적으로, 구리 도금 케미스트리(copper plating chemistry)에 부가된다. 그러나, 그러한 첨가제들의 부가는 도금 레이트를 급격하게 감소시킨다. 따라서, 구리 도금 레이트를 최대화하기 위해, 최소의 첨가제들을 갖는 간단한 구리 함유 케미스트리로 도금하는 것이 바람직하다.
[0023] 본원에서 설명되는 일부 구현들에서, 높은 도금 레이트들로 등각성의 구리 증착을 달성하기 위해, 웨트 웨이퍼 후면측 콘택(wet wafer backside contact)을 사용하는 보텀-업 비아 도금을 위한 방법들이 사용된다. 일부 구현들에서, 전류가 기판을 통해 흐르게 하기 위해, 기판의 후면측에 금속성 막 또는 은 페이스트(silver paste)가 적용된다. 그러나, 은 페이스트 또는 금속성 막들의 사용은 프로세스에 복잡성을 부가한다.
[0024] 본원에서 설명되는 방법들 및 구조들은, 클러스터 툴과 같은 통합형 프로세싱 툴에 각각 커플링된, 또는 통합형 프로세싱 툴의 일부인 개별적인 챔버들 내에서 수행될 수 있다. 통합형 툴들의 예들은 CENTURA® 및 ENDURA® 통합형 툴들을 포함하며, 이들 둘 모두는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능하다. 일 구현에서, 클러스터 툴은, 다수의 기판 프로세싱 동작들, 이를테면, 순환 층 증착, 화학 기상 증착(CVD; chemical vapor deposition), 물리 기상 증착(PVD; physical vapor deposition), 원자 층 증착(ALD; atomic layer deposition), 에칭, 사전-세정, 탈가스(degas), 어닐링, 배향(orientation), 및 다른 기판 프로세스들을 수행하도록 구성된 프로세싱 챔버들을 가질 수 있다.
[0025] 도 1a-1h는, 프로세싱 시퀀스(200)(도 2)의 다양한 프로세싱 동작들이 기판(100) 상에서 수행됨에 따른 피처(102)의 개략적인 단면도를 예시한다. 동작(210)에서, 도 1a에서 도시된 바와 같이, 기판(100)에 피처(102)가 형성된다. 도 1a는, 필드 구역(105), 후면측(106), 및 기판(100)의 표면 내에 형성된 피처(102)를 갖는 기판(100)의 단면도를 예시한다. 피처는 개구(107)를 갖는다. 피처(102)는 적어도 하나의 측벽(108) 및 최하부 표면(110)에 의해 정의된다. 일부 구현들에서, 최하부 표면(110)은 노출된 실리콘 또는 실리콘-함유 표면(예컨대, 단결정질 실리콘 표면)이다. 일부 구현들에서, 최하부 표면(110)은 노출된 게르마늄 또는 게르마늄-함유 표면이다. 일부 구현들에서, 최하부 표면(110)은 기판(100)의 노출된 표면에 의해 정의된다.
[0026] 피처(102)는 적어도 대략 5:1 또는 그 초과의 높은 높이 대 폭 종횡비들(베어 홀(bare hole)의 높이를 그 홀의 폭으로 나눈 비율)(예컨대, 6:1 또는 그 초과, 7:1 또는 그 초과, 8:1 또는 그 초과, 9:1 또는 그 초과, 10:1 또는 그 초과, 11:1 또는 그 초과, 12:1 또는 그 초과, 16:1 또는 그 초과, 또는 대략 10:1 내지 대략 20:1, 또는 대략 30:1 내지 대략 50:1의 범위; 또는 대략 70:1 내지 대략 100:1의 범위의 종횡비)을 갖는 피처들을 포함할 수 있다. 예시적인 피처 정의들은 비아들, 트렌치들, 갭들, 라인들, 콘택-홀들, 스루-홀들, 또는 반도체, 솔라(solar), 또는 다른 전자 디바이스들, 이를테면, 고비율 콘택 플러그(high ratio contact plug)들에서 활용되는 다른 피처 정의들을 포함한다. 피처(102)는 애퍼처들, 이를테면, 콘택 홀들, 비아들, 또는 트렌치들을 포함할 수 있다. 애퍼처가 비아인 일부 구현들에서, 비아는 높은 종횡비(예컨대, AR ~ 20 내지 50)를 갖는다.
[0027] 피처(102)는 반응성 이온 에칭 기법들 또는 다른 이방성 에칭 기법들을 사용하여 형성될 수 있다. 일 구현에서, 피처(102)를 형성하기 위해, 에칭 가스의 이온 빔 또는 플라즈마가 기판(100)으로 지향될 수 있다. 에칭 가스는 SF6, C3F8 CF4, BF3, BI3, N2, Ar, PH3, AsH3, B2H6, H2, Xe, Kr, Ne, He, SiH4, SiF4, GeH4, GeF4, CH4, AsF5, PF3, PF5, 또는 이들의 조합들을 포함할 수 있다. 일 구현에서, 피처(102)를 형성하기 위해, 스퍼터 에칭(sputter etch)이 기판(100)으로 지향될 수 있다. 스퍼터 에칭은 아르곤 플라즈마로 수행될 수 있다. 일 구현에서, 피처(102)는 8 kV 초과의 전압 바이어스를 갖는 플라즈마 임플란트 툴을 사용하여 형성된다.
[0028] 기판(100)은, 반도체 재료, 이를테면, 예컨대, 실리콘, 게르마늄, 또는 실리콘 게르마늄을 포함할 수 있다. 피처(102)는, 종래의 리소그래피(lithography) 및 에칭 기법들을 사용하여, 기판(100)에 형성될 수 있다. 일부 구현들에서, 피처(102)는, 펄스형(pulsed) 또는 시간-다중화(time-multiplexed) 에칭 프로세스, 예컨대 보쉬 프로세스(Bosch process)를 사용하여 형성될 수 있다.
[0029] 일부 구현들에서, 산화물 층(112)은, 도 1a에 도시된 바와 같은 피처(102)를 형성하기 전에 필드 구역(105) 상에 형성될 수 있다. 산화물 층(112)은 대략 500 Å 내지 대략 1,000 Å의 범위의 두께를 갖는 얇은 산화물 층일 수 있다. 산화물 층(112)은 산화물 함유 실리콘 층(예컨대, SiO2, SiO)일 수 있다. 산화물 층(112)은, 기판(100)을 세정 프로세스에 노출시킴으로써, 필드 구역(105) 상에 형성될 수 있다. 일부 구현들에서, 선택적인 세정 프로세스는, 기판(100)을 표준 세정-1("SC-1") 케미스트리(예컨대, 통상적으로 10분 동안, 75℃ 또는 80℃에서, NH4OH(암모늄 수산화물) + H2O2(과산화수소) + H2O(물)의 1:1:5 용액)에 노출시키는 것을 포함할 수 있다. 선택적인 사전-세정 프로세스는, 표준 세정 2("SC-2") 케미스트리(예컨대, 75℃ 또는 80℃에서, HCl + H2O2 + H2O의 1:1:6 용액) 및 플루오르화 수소산 함유 용액에 대한 노출 중 적어도 하나를 더 포함할 수 있다. 일부 구현들에서, 산화물 층(112)은, 증착 기법들, 이를테면, 화학 기상 증착(CVD)을 사용하여 필드 구역(105) 상에 형성될 수 있다.
[0030] 동작(220)에서, 산화물 층(120)은, 도 1b에 도시된 바와 같이, 산화물 층(112), 피처(102)의 최하부 표면(110) 및 적어도 하나의 측벽(108) 상에 형성된다. 산화물 층(120)은 등각성의 산화물 층일 수 있다. 산화물 층(120)은 최하부 표면(110) 상에서보다 적어도 하나의 측벽(108) 상에서 더 두꺼울 수 있다. 산화물 층(120)은 대략 100 Å 내지 대략 3,000 Å(예컨대, 대략 500 Å 내지 대략 1,000 Å; 1,000 Å 내지 대략 2,000 Å; 2,000 Å 내지 대략 3,000 Å; 2,500 Å 내지 대략 3,000 Å)의 범위의 두께를 가질 수 있다. 일 구현에서, 적어도 하나의 측벽(108) 상의 산화물 층(120)의 일부는 대략 2,000 Å 내지 대략 3,000 Å이고, 최하부 표면(110) 상의 산화물 층(120)의 일부는 대략 500 Å 내지 대략 1,200 Å이다.
[0031] 산화물 층(120)은 산화물 함유 실리콘 층(예컨대, SiO2, SiO)일 수 있다. 산화물 층(120)은 실리콘 산화물 또는 실리콘 이산화물 함유 층일 수 있다. 실리콘 산화물 또는 실리콘 이산화물 층은 절연 층의 역할을 할 수 있다. 실리콘 산화물 또는 실리콘 이산화물 층은 CVD 프로세스를 사용하여 증착될 수 있다. 실리콘 이산화물은 테트라에틸 오쏘실리케이트(TEOS)로부터 유도될 수 있다.
[0032] 일 구현에서, 산화물 층(120)은 저온 CVD 프로세스(예컨대, 대략 250℃ 내지 대략 300℃의 범위의 온도)를 사용하여 증착된다. 일 구현에서, 산화물 층(120)은 낮은 바이어스를 갖는 PVD에 의해 증착될 수 있다.
[0033] 동작(230)에서, 도 1c에서 도시된 바와 같이, 기판(100)을 노출시키기 위해, 산화물 층(120)의 일부가 피처(102)의 최하부 표면(110)으로부터 제거된다. 동작(230) 동안, 산화물 층(112)을 노출시키기 위해, 산화물 층(120)의 일부가 필드 구역(105)으로부터 제거될 수 있다. 산화물 층(120)은, 에칭 프로세스, 예컨대 반응성 이온 에칭 프로세스 또는 스퍼터링 에칭 프로세스를 사용하여, 최하부 표면(110) 및 필드 구역(105)으로부터 제거될 수 있다. 일부 구현들에서, 산화물 층(120)의 노출된 표면들은, 피처(102)의 최하부 표면(110)으로부터 산화물 층(120)을 제거하여 기판(100)의 실리콘 재료를 노출시키기 위해, 방향성으로 에칭될 수 있다. 기판(100)의 필드 구역(105) 상의 산화물 층(112)은, 방향성 에칭 프로세스 동안에, 얇아지거나 또는 완전히 제거될 수 있다.
[0034] 화살표들(124')은, 방향성 에칭 프로세스 동안에 산화물 층(120)의 최상부(평탄한) 표면과 아르곤 가스가 충돌하게 하는, 프로세싱 동안의 기판의 기판 표면 근처의 전기장의 발생으로 인한, 가스 이온 이동의 방향을 표현한다. 화살표들(124")은 유사하게, 피처(102)의 최하부 표면(110)에서의 가스 이온 이동의 방향을 나타낸다. 적어도 하나의 측벽(108)을 따르는 산화물 층(120)은 얇아질 수 있지만 에칭 프로세스에 의해 실질적으로 영향을 받지 않으며, 따라서, 적어도 하나의 측벽(108) 위에 증착된 산화물 층(120)은, 에칭 프로세스가 완료된 후에, 온전하게(intact) 남아 있다. 적어도 하나의 측벽(108) 상의 산화물 층(120)이 동작(230) 동안 얇아질 수 있지만, 제거되지는 않는다. 남아 있는 얇아진 산화물 층(120)이 전도성 경로를 제공할 수는 있지만, 얇아진 산화물 층(120)의 저항은 통상적으로 매우 높고, 결과적으로, 필드 구역(105) 및/또는 적어도 하나의 측벽(108) 상에 상당한 양의 도금이 존재하지는 않을 것이며, 따라서, 보텀-업 충전이 제공될 것이다. 적어도 하나의 측벽(108) 및 필드 구역(105)을 따르는 산화물 층(120)은 적어도 하나의 측벽(108) 및 필드 구역(105) 상의 구리 또는 니켈 도금을 방지한다. 도금은, 금속 시드 층(130)이 형성되는, 피처(102)의 최하부(110)에서 발생한다.
[0035] 에칭 프로세스가 스퍼터 에칭 프로세스인 구현들에서, 프로세스는 높은 바이어스를 갖는 아르곤계 스퍼터 에칭 프로세스일 수 있으며, 이는 지향성이며, 필드 구역(105)으로부터의 산화물 및 최하부 표면(110)으로부터의 산화물을 대부분 에칭한다. 일부 구현들에서, 에칭 프로세스 후의 최하부 표면(110) 상의 임의의 남아 있는 산화물은 습식 에칭 프로세스에 의해 제거될 수 있다. 습식 에칭 프로세스는 80% 아세트산 용액(15% DI 워터(DI water))에서 2% H2O2 + 3% 플루오르화 수소산을 포함하는 습식 에칭 용액을 사용하여 수행될 수 있다.
[0036] 동작(240)에서, 도 1d에서 도시된 바와 같이, 피처(102)의 최하부 표면(110)의 노출된 실리콘 상에 금속 시드 층(130)이 증착된다. 금속 시드 층(130)은, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 전기도금 증착, 무전해 증착 또는 원자 층 증착(ALD) 증착 프로세스들을 사용하여, 최하부 표면(110) 상에 증착될 수 있다. 일부 구현들에서, 금속 시드 층(130) 증착 프로세스는, 아래에서 설명되는 배리어 층 증착 프로세스와 동일한 증착 챔버 내에서 실시될 수 있다. 일부 구현들에서, 금속 시드 층(130)은, 구리(Cu) 층, 루테늄(Ru) 층, 팔라듐(Pd) 층, 니켈(Ni) 층, 코발트(Co) 층, 또는 이러한 원소들 중 하나 또는 그 초과를 함유하는 합금인 층일 수 있다. 일부 구현들에서, 금속 시드 층(130)은 두께가 대략 10 nm 내지 대략 250 nm의 범위이다. 일부 구현들에서, 금속 시드 층(130)은 두께가 대략 100 nm 내지 대략 200 nm의 범위이다.
[0037] 금속 시드 층(130)이 니켈 층인 일부 구현들에서, 니켈 층은 무전해 도금 프로세스를 사용하여 증착될 수 있다. 실리콘 표면의 준비는, 더 양호한 접착력(adhesion)을 생성할 것으로 여겨지는 화학적 산화물(chemical oxide)을 재-성장(re-grow)시키기 위해 SC-1 딥(SC-1 dip) 및 플루오르화 수소산 에칭 중 적어도 하나를 포함할 수 있다. 무전해 니켈 도금 용액은 니켈 소스(예컨대, NiSO4), 환원제(예컨대, NH4OH), 및 DI 워터(DI water)를 포함할 수 있다. 환원제는 무전해 니켈 도금 용액의, 8보다 더 큰 pH를 유지하는 것을 돕는다. 피처(102)의 최하부(110)의 노출된 실리콘은 환원제로서 기능한다. 무전해 도금 용액은 대략 5 내지 대략 6의 pH를 가질 수 있다. 무전해 니켈 증착 프로세스는, 선택적인 교반(agitation), 이를테면, 임페일먼트 스터링(impalement stirring) 또는 초음파처리(sonication)와 함께, 95℃ 또는 그 초과의 온도에서 수행될 수 있다.
[0038] 일 구현에서, 무전해 니켈-도금 프로세스는 니켈 치환 프로세스(nickel displacement process)이다. 일 구현에서, 무전해 니켈 도금 용액은, 100 ml의 물에 0.5 M NiSO4를 부가하고 혼합물을 90℃ 초과로 가열하는 것을 포함한다. 그런 다음, 200 ml의 30% NH4OH가 혼합물에 부가된다. 혼합물의 온도는 70℃로 유지된다. 기판(100)은 대략 20분 동안 도금 용액에 침지되고, 이어서 DI 워터 린싱(DI water rinsing) 및 N2 건조가 뒤따른다.
[0039] 동작(250)에서, 선택적으로, 피처(102)의 최하부 표면(110)에 금속 실리사이드 층(도시되지 않음)을 형성하기 위해, 금속 시드 층(130)이 어닐링될 수 있다. 금속 실리사이드 층은, 금속 시드 층(130)의 적어도 일부, 및 실리콘 함유 기판(100)의 적어도 일부를 포함한다. 예시적인 어닐링 프로세스들은, 열적 어닐링 프로세스들(예컨대, RTP), 레이저 어닐링 프로세스들, 이를테면, 밀리초 어닐링 프로세스들, 나노초 어닐링 프로세스들 및 마이크로초 어닐링 프로세스들, 및 플래시 램프 어닐링 프로세스(flash lamp annealing process)들을 포함한다. 금속 실리사이드 층은, 대략 400℃ 내지 1,200℃ 미만의 범위 내의 온도에서 어닐링함으로써 형성될 수 있다. 금속 실리사이드 층은, 대략 700℃ 내지 1,000℃ 미만의 범위 내의 온도에서 어닐링함으로써 형성될 수 있다.
[0040] 동작(260)에서, 선택적으로, 기판(100) 내로의 구리 확산을 방지하기 위해, 도 1g에 도시된 바와 같이, 배리어 층(140)이 남아 있는 산화물 층(120) 상의 피처(102) 내에 형성될 수 있다. 배리어 층(140)은 등각성 층 또는 비-등각성 층일 수 있다. 배리어 층(140)은, 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 또는 이들의 조합들을 포함하는 적합한 증착 프로세스를 사용하여 형성될 수 있다. 등각성의 배리어 층은 ALD 또는 CVD 프로세스에 의해 형성될 수 있다. 비-등각성의 배리어 층은 PVD 프로세스에 의해 형성될 수 있다. 일 구현에서, 배리어 층(140)은 낮은 바이어스를 갖는 PVD 프로세스에 의해 증착될 수 있다. 일 구현에서, 배리어 층(140)은 클러스터 툴의 챔버에 의해 형성될 수 있다. 일 구현에서, 기판(100)은, 플라즈마 강화 ALD(PE-ALD; plasma enhanced ALD), 플라즈마 강화 CVD(PE-CVD; plasma enhanced CVD), 또는 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD) 챔버, 이를테면, 캘리포니아, 산타클라라에 소재하는 Applied Materials Inc.로부터 입수가능한, ULTIMA HDP-CVD™, Centura iSprint™, 또는 Endura iLB™ 시스템들 내에 위치될 수 있다.
[0041] 일 구현에서, 배리어 층(140)은, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 또는 원자 층 증착(ALD) 증착 프로세스를 사용하여 형성될 수 있다. 배리어 층(140)은, 루테늄(Ru), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 실리콘 질화물(WSiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 또는 이러한 재료들을 함유하는 다른 합금을 함유하는, 단일 증착된 층 또는 다중 증착된 층들일 수 있다. 일부 구현들에서, 단일 증착된 층 또는 다중 증착된 층 스택은 산화물 층을 함유할 수 있다. 일부 구현들에서, 산화물 층은 산화물 층(120)일 수 있다. 산화물 층은 실리콘 산화물 또는 실리콘 이산화물 함유 층일 수 있다. 실리콘 산화물 또는 실리콘 이산화물 층은 절연 층의 역할을 할 수 있다. 실리콘 산화물 또는 실리콘 이산화물 층은 CVD 프로세스를 사용하여 증착될 수 있다. 일 구현에서, 다중 증착된 층 스택은, 실리콘 이산화물을 함유하는 제1 층, 및 TiN을 함유하는 제2 층을 가질 수 있다. 실리콘 이산화물은 테트라에틸 오쏘실리케이트(TEOS)로부터 유도될 수 있다. 일부 구현들에서, 배리어 층(140)은 대략 500 Å 내지 대략 2,000 Å 두께(예컨대, 대략 1,000 Å 내지 대략 1,500 Å; 대략 1,000 Å 내지 대략 2,000 Å)일 수 있다.
[0042] 산화물 층(112)이 존재하는 일부 구현들에서, 배리어 층(140)은 산화물 층(112) 위에 증착된다. 산화물 층(112)이 존재하지 않는 일부 구현들에서, 배리어 층(140)은 필드 구역(105) 바로 위에 증착된다.
[0043] 동작(270)에서, 도 1f 및 도 1h에 도시된 바와 같이, 기판(100)의 후면측(106)을 통해 전류를 흐르게 함으로써, 전기도금 프로세스에 의해, 금속 층(150)으로 피처(102)를 보텀-업 충전한다. 일부 구현들에서, 피처(102)는 우선적으로, 피처(102)의 최하부의 금속 시드 층(130)으로부터, 층이 필드 구역(105)과 거의 대응할 때까지 충전된다(예컨대, 보텀-업 충전). 일부 구현들에서, 금속 층(150)은, 구리(Cu) 층, 코발트(Co) 층, 니켈(Ni) 층, 은(Ag) 층, 또는 이러한 원소들 중 하나 또는 그 초과를 함유하는 합금인 층일 수 있다. 일부 구현들에서, 피처(102)는, 2개 또는 그 초과의 층들이 피처(102)를 충전하기 위해 순차적으로 증착되는 다층 충전 프로세스를 사용하여 충전된다. 예시적인 보텀-업 충전 전기도금 프로세스는 도 3 및 도 4를 참조하여 아래에서 설명된다. 일반적으로, 금속 층(150)은, 하나 또는 그 초과의 금속들을 함유하는 층의 증착을 가능하게 하는, 하나 또는 그 초과의 금속 이온 소스들을 함유하는 전기도금 증착 용액을 사용하여 증착될 수 있다. 일 구현에서, 금속 이온들 중 하나는 구리 이온이고, 다른 금속 이온(들)은, 알루미늄(Al), 인듐(In), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Rh), 베릴륨(Be), 인(P), 붕소(B), 갈륨(Ga), 또는 루테늄(Ru)으로 이루어진 그룹으로부터 선택되는 금속이다. 일부 구현들에서, 대략 0.5 Amps 내지 2 Amps의 전류가 사용된다. 일부 구현들에서, 증착 바이어스는 일반적으로, 대략 0.0005 A/cm2 내지 대략 0.01 A/cm2 또는 그 미만의 전류 밀도를 갖는다.
[0044] 프로세싱 시퀀스(200)의 일부 구현들에서, 산화물 층(112)은, 재료 제거 프로세스, 이를테면, 전기화학적 프로세스 또는 화학적 기계적 폴리싱 프로세스(CMP; chemical mechanical polishing process)를 사용함으로써, 필드 구역(105)으로부터 제거될 수 있다. 일부 구현들에서, 산화물 층(120)은, 동작(230)의 프로세스 동안에, 필드 구역(105)으로부터 제거될 수 있다. 일부 구현들에서, 이러한 프로세스 동작은, 금속 층(150)의 증착을 수행한 후에, 임의의 오버 도금 잔여물(over plating leftover)을 제거하는 프로세스를 포함한다. 기판(100)은 또한, 임의의 도금 용액 및/또는 웨트 콘택 용액을 제거하기 위해, 세정 프로세스에 노출될 수 있다. 세정 프로세스는 스핀, 린스(rinse), 및 건조 중 적어도 하나를 포함할 수 있다.
[0045] 도 3은, 본원에서 설명되는 증착 프로세스들을 수행하는 데 사용될 수 있는 도금 셀(300)의 개략적인 단면도를 예시한다. 도 4는, 본원에서 설명되는 증착 프로세스들을 수행하는 데 사용될 수 있는 도금 셀(300)의 다른 개략적인 단면도를 예시한다. 도 3의 도금 셀(300) 및 도 4의 도금 셀(300)은, 사용되는 웨트 콘택 용액들을 제외하고 동일하다. 도 3 및 도 4에 도시된 웨트 콘택 용액들이 예시적이라는 것이 또한 이해되어야 한다. 도금 셀(300)은 웨트 콘택 용액 구획(wet contact solution compartment)(310) 및 도금 용액 구획(320)을 포함하며, 웨트 콘택 용액 구획(310)과 도금 용액 구획(320) 사이에 기판(100)이 포지셔닝된다. 도 3에서, 도금 셀(300)이 수직 배향을 갖는 것으로(즉, 기판이 수직 배향을 가짐) 도시되지만, 도금 셀(300)은, 웨트 콘택 용액 구획(310)이 도금 용액 구획(320) 아래에 포지셔닝되는, 수평 배향을 가질 수 있다는 것이 또한 이해되어야 한다.
[0046] 가용성 애노드(soluble anode)(330)가 도금 용액 구획(320) 내에 포지셔닝된다. 가용성 애노드(330)는 통상적으로, 기판(100) 상에 도금될 재료를 포함한다. 예컨대, 구리가 기판(100) 상에 도금되는 일부 구현들에서, 가용성 애노드(330)는 구리를 포함하고, 도금 용액 구획(320)의 도금 용액에 구리 이온들을 공급한다.
[0047] 불용성 전극(insoluble electrode)(340)이 웨트 콘택 용액 구획 내에 포지셔닝된다. 불용성 전극(340)은 통상적으로, 웨트 콘택 용액 구획의 프로세스 케미스트리에 대해 불활성인 재료를 포함한다. 일부 구현들에서, 불용성 전극(340)은 붕소 도핑된 탄소(BDC; boron doped carbon)를 포함한다.
[0048] 도금 셀(300)은, 도금 셀(300)의 다양한 컴포넌트들에 전력을 공급하기 위한 전력 소스(360)에 커플링될 수 있다. 전력 소스(360)는 RF 또는 DC 소스일 수 있다. 전력 소스(360)는 제어기(370)와 커플링될 수 있다. 제어기(370)는, 도금 셀(300)의 동작을 제어하기 위해, 도금 셀(300)과 커플링될 수 있다. 제어기(370)는, 하나 또는 그 초과의 마이크로프로세서들, 마이크로컴퓨터들, 마이크로제어기들, 전용 하드웨어 또는 로직, 및 이들의 조합을 포함할 수 있다.
[0049] 도금 용액 구획(320)은, 미리-혼합된 도금 용액, 또는 도금 용액을 형성하기 위한 전구체들을 도금 용액 구획(320)에 공급하기 위한 제1 유체 공급부(364)와 커플링될 수 있다. 웨트 콘택 용액 구획(310)은, 웨트 콘택 용액 및 임의의 부가적인 첨가제들을 웨트 콘택 용액 구획(310)에 공급하기 위한 제2 유체 공급부(366)와 커플링될 수 있다.
[0050] 일부 구현들에서, 웨트 콘택 용액은, 기판(100)의 후면측(106)에 전류를 전달할 수 있는 전도성 용액을 포함한다. 일부 구현들에서, 웨트 콘택 용액은 전해질을 포함한다. 일부 구현들에서, 웨트 콘택 용액은 전도성 산(conductive acid)을 포함한다. 전도성 산은 기판(100)의 후면측(106)으로부터 실리콘을 제거하고, 웨이퍼와 전극 사이에 전류 흐름을 제공하는 것으로 여겨진다. 하나의 예시적인 전도성 산은 플루오르화 수소산이다. 플루오르화 수소산은 대략 10% (w/w) 수용액 내지 대략 49% (w/w) 수용액일 수 있다. 웨트 콘택 용액은, 용액의 전도성(conductivity)을 증가시키기 위해, 부가적인 염들을 포함할 수 있다. 예시적인 부가적인 염들은 포타슘 플루오르화물을 포함한다. 일 구현에서, 웨트 콘택 용액은, 수성(49%) 플루오르화 수소산 용액 및 포타슘 플루오르화물을 포함한다.
[0051] 일부 구현들에서, 웨트 콘택 용액은 전도성 염기(conductive base)를 포함한다. 일부 구현들에서, 전도성 염기는 포타슘 수산화물(KOH)이다. 전도성 염기들, 이를테면, KOH는 통상적으로, 다공성 실리콘 형성(porous silicon formation)을 야기하지 않고, 111 결정 배향의 실리콘에 대해 낮은 에칭 레이트들(46 Å/min)을 나타낸다. 전도성 염기들, 이를테면, KOH는 또한, 웨트 콘택을 제공하기에 충분한 ~ 15 A/min의 상승된 온도에서, SiO2를 에칭할 수 있다. 실험 결과들은, KOH계 웨트 콘택 용액으로, 도금 전류 안정성(plating current stability)이 시간의 함수로써 개선됨을 확인해 주었다. 전도성 염기(예컨대, KOH)의 사용은, 전도성 산들이 사용되는 경우에 기판(100)의 후면측(106) 상의 다공성 실리콘의 형성으로 인해 발생할 수 있는 도금 전류 손실(plating current loss)을 방지하는 것으로 여겨진다.
[0052] 도금 용액:
[0053] 일 구현에서, 도금 용액은, 금속 이온 소스, 및 적어도 하나 또는 그 초과의 산 용액들을 함유한다. 일부 구현들에서, 도금 용액은 전기도금 용액이다. 다른 구현들에서, 도금 용액은 무전해 도금 용액이다. 적합한 산 용액들은, 예컨대, 무기 산들, 이를테면, 황산, 인산, 피로인산, 염산, 과염소산, 아세트산, 시트르산, 이들의 조합들뿐만 아니라, 이들의 암모늄 및 포타슘 염들을 포함하는 산 전해질 유도체들을 포함한다.
[0054] 일부 구현들에서, 도금 용액 내의 금속 이온 소스는 구리 이온 소스이다. 유용한 구리 소스들은, 구리 황산염(CuSO4), 구리 (I) 황화물(Cu2S), 구리 (II) 황화물(CuS), 구리 (I) 염화물(CuCl), 구리 (II) 염화물(CuCl2), 구리 아세트산염(Cu(CO2CH3)2), 구리 피로인산염(Cu2P2O7), 구리 플루오르붕산염(Cu(BF4)2), 구리 아세트산염((CH3CO2)2Cu), 구리 아세틸아세토네이트((C5H7O2)2Cu), 구리 인산염들, 구리 질산염들, 구리 탄산염들, 구리 설파메이트(copper sulfamate), 구리 술폰산염, 구리 피로인산염, 구리 시안화물, 이들의 유도체들, 이들의 수화물(hydrate)들, 또는 이들의 조합들을 포함한다. 일부 구리 소스들은 일반적으로 수화물 유도체(hydrate derivative)들, 이를테면, CuSO45H2O, CuCl22H2O 및 (CH3CO2)2CuH2O로서 입수가능하다. 또한, 전해질 조성은, 알칼리성 구리 도금 배쓰들(예컨대, 시안화물, 글리세린, 암모니아 등)에 또한 기반할 수 있다. 일 구현에서, 전해질에서의 구리 이온들의 농도는 대략 0.1 M 내지 대략 1.1 M의 범위일 수 있다. 일 구현에서, 전해질에서의 구리 이온들의 농도는 대략 0.4 M 내지 대략 0.9 M의 범위일 수 있다.
[0055] 일 구현에서, 도금 용액은 첨가제-없는 도금 용액(additive-free plating solution)이다. 일 구현에서, 첨가제-없는 도금 용액은 구리 황산염만을 함유한다.
[0056] 선택적으로, 도금 용액은 하나 또는 그 초과의 첨가제 화합물들을 포함할 수 있다. 일부 구현들에서, 도금 용액은 산화제를 함유한다. 본원에서 사용되는 바와 같이, 산화제는, 금속 층을 대응하는 산화물로, 예컨대 구리를 구리 산화물로 산화시키는 데 사용될 수 있다. 적합한 산화제들의 예들은, 과산화 화합물들, 예컨대 히드록실 라디칼(hydroxyl radical)들을 통해 해리(disassociate)될 수 있는 화합물들, 이를테면, 과산화수소, 및 요소 과산화수소(urea hydrogen peroxide)를 포함하는 그 부가물(adduct)들, 과탄산염(percarbonate)들, 및 예컨대 알킬 과산화물들, 고리형(cyclical) 또는 아릴(aryl) 과산화물들, 벤조일 과산화물, 과산화아세트산(peracetic acid) 및 디-t-부틸 과산화물(di-t-butyl peroxide)을 포함하는 유기 과산화물들을 포함한다. 예컨대, 암모늄 과산화이중황산염(ammonium peroxydisulfate), 포타슘 과산화이중황산염, 암모늄 과황산염(ammonium persulfate), 및 포타슘 과황산염을 포함한 황산염들 및 황산염 유도체들, 이를테면, 일과황산염(monopersulfate)들 및 이과황산염(dipersulfate)들이 또한 사용될 수 있다. 과산화 화합물들의 염들, 이를테면, 나트륨 과탄산염 및 나트륨 과산화물이 또한 사용될 수 있다. 일부 구현들에서, 산화제는, 대략 0.001 부피% 내지 대략 90 부피%, 또는 대략 0.001 중량% 내지 대략 90 중량%의 범위의 양으로 도금 용액에 존재할 수 있다. 다른 구현에서, 산화제는, 대략 0.01 부피% 내지 대략 20 부피%, 또는 대략 0.01 중량% 내지 대략 20 중량%의 범위의 양으로 도금 용액에 존재할 수 있다. 또 다른 구현에서, 산화제는, 대략 0.1 부피% 내지 대략 15 부피%, 또는 대략 0.1 중량% 내지 대략 15 중량%의 범위의 양으로 도금 용액에 존재할 수 있다.
[0057] 일부 구현들에서, 에너지 디바이스를 형성하기 위해 소유 비용을 감소시키기 위하여, 바람직한 pH를 갖는 저렴한 전해질을 형성하기 위해, 저가의 pH 조절제(pH adjusting agent), 이를테면, 포타슘 수산화물(KOH) 또는 나트륨 수산화물(NaOH)을 부가하는 것이 바람직하다. 일부 구현들에서, pH를 조절하기 위해, 테트라메틸암모늄 수산화물(TMAH)을 사용하는 것이 바람직하다.
[0058] 일부 구현들에서, 성장되는 전기화학적으로 증착되는 층에, 또는 전기화학적으로 증착되는 층의 결정 입계(grain boundary)들 상에 통합될 또는 석출(plate out)될 일차 금속 이온 함유 전해질 배쓰(예컨대, 구리 이온 함유 배쓰)에 제2 금속 이온을 부가하는 것이 바람직할 수 있다. 제2 원소의 퍼센티지를 함유하는 금속 층의 형성은, 형성된 층의 고유 응력을 감소시키고 그리고/또는 그 형성된 층의 전기적 및 일렉트로마이그레이션(electromigration) 특성들을 개선하는 데 유용할 수 있다. 일 구현에서, 전해질 용액 내의 금속 이온 소스는, 은, 주석, 아연, 코발트, 니켈 이온 소스들, 및 이들의 조합들을 포함하는 그룹으로부터 선택된 이온 소스이다. 일 구현에서, 전해질 내의 은(Ag), 주석(Sn), 아연(Zn), 코발트(Co), 또는 니켈(Ni) 이온들의 농도는, 대략 0.1 M 내지 대략 0.4 M의 범위일 수 있다.
[0059] 적합한 니켈 소스들의 예들은, 니켈 황산염, 니켈 염화물, 니켈 아세트산염, 니켈 인산염, 이들의 유도체들, 이들의 수화물들, 또는 이들의 조합들을 포함한다.
[0060] 적합한 주석 소스들의 예들은 가용성 주석 화합물들을 포함한다. 가용성 주석 화합물은 제이주석 염(stannic salt) 또는 제일주석 염(stannous salt)일 수 있다. 제이주석 염 또는 제일주석 염은, 황산염, 알칸 술폰산염, 또는 알카놀 술폰산염일 수 있다. 예컨대, 배쓰 가용성 주석 화합물은, 다음의 화학식의 하나 또는 그 초과의 제일주석 알칸 술폰산염들일 수 있다.
Figure pct00001
여기서, R은, 1개 내지 12개의 탄소 원자들을 포함하는 알킬기이다. 제일주석 알칸 술폰산염은, 다음의 화학식을 갖는 제일주석 메탄 술폰산염일 수 있고,
Figure pct00002
그리고, 배쓰 가용성 주석 화합물은 또한, 다음의 화학식의 제일주석 황산염일 수 있다:
Figure pct00003
[0061] 가용성 주석 화합물의 예들은 또한, 유기 술폰산, 이를테면, 메탄술폰산, 에탄술폰산, 2-프로판올술폰산, p-페놀술폰산 등의 주석(II) 염들, 주석(II) 붕플루오르화물, 주석(II) 설포숙시네이트, 주석(II) 황산염, 주석(II) 산화물, 주석(II) 염화물 등을 포함할 수 있다. 이러한 가용성 주석 (II) 화합물들은, 단독으로, 또는 2개 또는 그 초과의 종류들의 조합으로 사용될 수 있다.
[0062] 적합한 코발트 소스들의 예는, 코발트 황산염, 코발트 질산염, 코발트 염화물, 코발트 브롬화물, 코발트 탄산염, 코발트 아세트산염, 에틸렌 디아민 테트라아세트산 코발트, 코발트 (II) 아세틸 아세토네이트, 코발트 (III) 아세틸 아세토네이트, 글리신 코발트 (III), 코발트 피로인산염, 및 이들의 조합들로부터 선택된 코발트 염들을 포함할 수 있다.
[0063] 도금 용액은 또한, 대략 20 ppm 내지 대략 600 ppm의 범위 내의 농도로 망간 또는 철을 함유할 수 있다. 다른 구현에서, 도금 용액은, 대략 100 ppm 내지 대략 400 ppm의 범위 내의 농도로 망간 또는 철을 함유할 수 있다. 가능한 철 소스들은, 수화물들을 포함하는 철(II) 염화물(FeCl2), 철 (III) 염화물(FeCl3), 철 (II) 산화물(FeO), 철 (II, III) 산화물(Fe3O4), 및 철 (III) 산화물(Fe2O3)을 포함한다. 가능한 망간 소스들은, 망간 (IV) 산화물(MnO2), 망간 (II) 황산염 일수화물(MnSO4·H2O), 망간 (II) 염화물(MnCl2), 망간 (III) 염화물(MnCl3), 망간 플루오르화물(MnF4), 및 망간 인산염(Mn3(PO4)2)을 포함한다.
[0064] 일부 구현들에서, 도금 용액은, 구리 소스 화합물들 및 착화된(complexed) 구리 이온들 대신에 자유 구리 이온(free copper ion)들을 함유한다.
[0065] 일부 구현들에서, 도금 용액은 또한, 증착 프로세스 동안에 안정성(stability) 및 제어(control)를 제공하면서, 구리 이온들을 갖는 착물들을 형성하기 위해, 적어도 하나의 착화제(complexing agent) 또는 킬레이터(chelator)를 포함할 수 있다. 착화제들은 또한, 무전해 구리 용액에 대해 버퍼링 특성(buffering characteristic)들을 제공한다. 착화제들은 일반적으로, 작용기(functional group)들, 예컨대, 카르복시산들, 디카르복시산들, 폴리카르복시산들, 아미노산들, 아민들, 디아민들, 또는 폴리아민들을 갖는다. 무전해 구리 용액에 대한 유용한 착화제들의 특정 예들은, 에틸렌 디아민 테트라아세트산(EDTA), 에틸렌 디아민(EDA), 시트르산, 시트로산염들, 글리옥실레이트들, 글리신, 아미노산들, 이들의 유도체들, 이들의 염들, 또는 이들의 조합들을 포함한다. 일 구현에서, 도금 용액은, 대략 50 mM 내지 대략 500 mM의 범위 내의 농도로 착화제를 가질 수 있다. 다른 구현에서, 도금 용액은, 대략 75 mM 내지 대략 400 mM의 범위 내의 농도로 착화제를 가질 수 있다. 또 다른 구현에서, 도금 용액은, 대략 100 mM 내지 대략 300 mM의 범위 내의 농도로, 이를테면, 대략 200 mM의 농도로 착화제를 가질 수 있다. 일 구현에서, EDTA 소스는 도금 용액 내에서 착화제로서 사용된다. 일 예에서, 도금 용액은 대략 205 mM의 EDTA 소스를 함유한다. EDTA 소스는, EDTA, 에틸렌디아민테트라아세트산염, 이들의 염들, 이들의 유도체들, 또는 이들의 조합들을 포함할 수 있다.
[0066] 특정한 구현들에서, 도금 용액은 적어도 하나의 환원제(reductant)를 함유한다. 환원제들은, 본원에서 설명되는 바와 같이, 구리 재료를 형성하고 증착하는 동안, 구리 이온들의 화학 환원을 유도하기 위해, 전자들을 제공한다. 환원제들은, 유기 환원제들(예컨대, 글리옥실산 또는 포름알데히드), 하이드라진, 유기 하이드라진들(예컨대, 메틸 하이드라진), 하이포아인산염 소스들(예컨대, 하이포아인산(H3PO2), 암모늄 하이포아인산염((NH4)4- xHxPO2), 또는 이들의 염들), 보란 소스들(예컨대, 디메틸아민 보란 착물((CH3)2NHBH3), DMAB), 트리메틸아민 보란 착물((CH3)3NBH3), TMAB), 터트-부틸아민 보란 착물(tBuNH2BH3), 테트라히드로푸란 보란 착물(THFBH3), 피리딘 보란 착물(C5H5NBH3), 암모니아 보란 착물(NH3BH3), 보란(BH3), 디보란(B2H6), 이들의 유도체들, 이들의 착물들, 이들의 수화물들, 또는 이들의 조합들을 포함한다. 일 구현에서, 도금 용액은, 대략 20 mM 내지 대략 500 mM의 범위 내의 농도로 환원제를 가질 수 있다. 다른 구현들에서, 도금 용액은, 대략 100 mM 내지 대략 400 mM의 범위 내의 농도로 환원제를 가질 수 있다. 또 다른 구현들에서, 도금 용액은, 대략 150 mM 내지 대략 300 mM의 범위 내의 농도로, 이를테면, 대략 220 mM의 농도로 환원제를 가질 수 있다. 바람직하게, 글리옥실산 또는 글리옥실산 소스와 같은, 유기 환원제 또는 유기-함유 환원제(organic-containing reductant)가 도금 용액 내에서 활용된다. 글리옥실산 소스는, 글리옥실산, 글리옥실레이트들, 이들의 염들, 이들의 착물들, 이들의 유도체들, 또는 이들의 조합들을 포함할 수 있다. 일 예에서, 글리옥실산 일수화물(HCOCO2H·H2O)이 대략 217 mM의 농도로 무전해 구리 용액 내에 함유된다.
[0067] 도금 용액은 다른 첨가제들을 함유할 수 있으며, 그 다른 첨가제들은, 예컨대, 레벨러(leveler)들, 억제제(inhibitor)들, 서프레서(suppressor)들, 광택제(brightener)들, 가속제(accelerator)들, 또는 당해 기술분야에 알려진 다른 첨가제들일 수 있고, 통상적으로, 도금되고 있는 기판의 표면 상에 흡착되는 유기 재료들이다. 유용한 서프레서들은 통상적으로, 폴리에테르들, 이를테면, 폴리에틸렌, 글리콜, 또는 다른 폴리머들, 이를테면, 폴리프로필렌 산화물들을 포함하며, 이들은 기판 표면 상에 흡착되어, 흡착된 영역들에서의 구리 증착을 늦춘다. 유용한 가속제들은 통상적으로, 황화물들 또는 이황화물들, 이를테면, 비스(3-설포프로필) 이황화물을 포함하며, 이들은 흡착 자리(adsorption site)들에 대해 서프레서들과 경쟁하여, 흡착된 영역들에서 구리 증착을 가속시킨다. 유용한 억제제들은 통상적으로, 나트륨 벤조산염 및 나트륨 아황산염을 포함하며, 이들은 기판 상의 구리 증착의 레이트를 억제한다. 도금 동안, 첨가제들은 기판 표면에서 소모되지만, 전기도금 용액에 의해 계속 보충된다. 그러나, 다양한 첨가제들의 확산 레이트들에서의 차이들은 피처들의 최상부 및 최하부에서 상이한 표면 농도(surface concentration)들을 야기하고, 그에 따라, 피처들에서 상이한 도금 레이트들을 셋업(setting up)한다. 이상적으로, 이러한 도금 레이트들은 보텀-업 충전을 위해 피처의 최하부에서 더 높아야 한다. 따라서, 피처들의 무-공극 충전을 달성하기 위해, 도금 용액에서의 첨가제들의 적절한 조성이 사용될 수 있다.
[0068] 도금 용액은 또한, 계면활성제(surfactant)를 가질 수 있다. 계면활성제는, 구리 함유 용액과 기판 표면 사이의 표면 장력을 감소시키기 위해, 습윤제(wetting agent)로서 작용한다. 일 구현에서, 도금 용액은 일반적으로, 대략 1,000 ppm 또는 그 미만의 농도로 계면활성제를 함유한다. 다른 구현에서, 도금 용액은 일반적으로, 대략 500 ppm 또는 그 미만의, 이를테면, 대략 100 ppm 내지 대략 300 ppm의 범위 내의 농도로 계면활성제를 함유한다. 계면활성제는 이온성 또는 비-이온성 특성들을 가질 수 있다. 예시적인 계면활성제들은, 글리콜 에테르계 계면활성제들, 이를테면, 폴리에틸렌 글리콜(PEG), 폴리프로필렌 글리콜(PPG) 등을 포함한다. 유익한 특성들로 인해, PEG 및 PPG는, 계면활성제, 억제제, 및/또는 서프레서로서 사용될 수 있다. 일 예에서, 글리콜 에테르계 계면활성제는, The Dow Chemical Company로부터 입수가능한 TRITON® 100과 같은 폴리옥시에틸렌 유닛(polyoxyethylene unit)들을 함유할 수 있다. 무전해 구리 용액 내에서 사용될 수 있는 다른 계면활성제들은, 도데실 황산염들, 이를테면, 나트륨 도데실 황산염(SDS)을 포함한다. 계면활성제들은, 변화하는 길이들의 탄화수소 사슬들을 함유하는 분자들을 갖는 화합물들의 혼합물 또는 단일 화합물들일 수 있다.
[0069] 위에서 설명되는 도금 용액의 나머지(remainder) 또는 밸런스(balance)는, 용제(solvent), 이를테면, 탈이온수(deionized water)와 같은 물을 포함하는 극성 용제, 및 유기 용제들, 예컨대 알코올들 또는 글리콜들일 수 있다.
[0070] 일 구현에서, 도금 용액은, 220 g/L의 CuSO4, 27 ml/L의 H2SO4, 한 방울(drop)의 HCl, 및 1 L까지의 나머지 DI 워터를 포함한다.
[0071] 예
[0072] 다음의 비-제한적인 예는 본원에서 설명되는 구현들을 추가로 예시한다. 그러나, 예는 완전히 포괄적이도록 의도되지 않으며, 본원에서 설명되는 구현들의 범위를 제한하도록 의도되지 않는다.
[0073] 예 1:
[0074] 8 x 8 cm의 측정되는 실리콘 쿠폰(silicon coupon)이 무전해 니켈 도금 용액에 노출되었다. 니켈 도금 용액은, 100 ml의 물에 0.5 M NiSO4를 부가하고 혼합물을 90℃ 초과로 가열함으로써 형성되었다. 그런 다음, 200 ml의 30% NH4OH가 혼합물에 부가되었다. 혼합물의 온도는 70℃로 유지되었다. 기판(100)은 대략 20분 동안 무전해 도금 용액에 침지되었고, 이어서 DI 워터 린싱 및 N2 건조가 뒤따랐다.
[0075] 측정되는 실리콘 쿠폰은 도 3의 도금 셀(300)과 유사한 도금 셀에 포지셔닝되었다. 실리콘 쿠폰의 전면측은, 220 g/L의 CuSO4, 27 ml/L의 H2SO4, 한 방울의 HCl, 및 1 L까지의 나머지 DI 워터를 포함하는 도금 용액에 노출되었다. 실리콘 쿠폰의 후면측은, 수성(49%) 플루오르화 수소산 용액 및 포타슘 플루오르화물을 포함하는 웨트 콘택 용액에 노출되었다. 0.005 A/cm2(ampere per square centimeter)의 전류 밀도, 및 1.24 내지 1.3 볼트의 전위가, 대략 4분의 기간 동안 인가되었다. 얇은 구리 층이 실리콘 쿠폰 상에 성공적으로 증착되었고, 이는, 웨트 후면측 콘택을 사용하여 구리가 실리콘 상에 도금될 수 있다는 것을 입증한다.
[0076] 요약하면, 본 개시내용의 일부 구현들의 이익들 중 일부는, 공극들, 시임들, 및 다른 결함들 없이 전도성 콘택 재료가 증착되도록, 전도성 콘택 재료로 피처를 충전하기 위한 방법들을 제공한다. 본원에서 설명되는 개선된 방법들은 높은 종횡비의 피처들을 충전하기에 특히 유리하다. 본원에서 설명되는 구현들은 특히, 실리콘 관통 비아(TSV) 애플리케이션들에서 유리하다. 일부 구현들에서, 구리 도금 레이트를 최대화하기 위해, 결함 없는 증착(defect free deposition)은, 최소의 첨가제들을 갖는 간단한 구리 함유 케미스트리를 이용한 보텀-업 도금에 의해 달성된다. 본원에서 설명되는 일부 구현들에서, 높은 도금 레이트들로 등각성의 구리 증착을 달성하기 위해, 웨트 웨이퍼 후면측 콘택을 사용하는 보텀-업 비아 도금을 위한 방법들이 사용된다. 본원에서 사용되는 바와 같은 "기판"은 층들이 상부에 형성된 또는 형성되지 않은 지지 기판일 수 있다. 패터닝된 기판은 다양한 도핑 농도들 및 프로파일들의 절연체 또는 반도체일 수 있고, 예컨대, 집적 회로들의 제조에서 사용되는 타입의 반도체 기판일 수 있다. 패터닝된 기판의 노출된 "실리콘"은 주로 Si이지만, 소수 농도(minority concentration)들의 다른 원소 구성성분들, 이를테면, 질소, 산소, 수소, 탄소 등을 포함할 수 있다. 패터닝된 기판의 노출된 "실리콘 질화물"은 주로 Si3N4이지만, 소수 농도들의 다른 원소 구성성분들, 이를테면, 산소, 수소, 탄소 등을 포함할 수 있다. 패터닝된 기판의 노출된 "실리콘 산화물"은 주로 SiO2이지만, 소수 농도들의 다른 원소 구성성분들, 이를테면, 질소, 수소, 탄소 등을 포함할 수 있다.
[0077] 몇몇 구현들이 개시되었지만, 개시된 구현들의 사상을 벗어나지 않고 다양한 변형들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것을 당업자들은 인식할 것이다. 부가적으로, 본 개시내용이 불필요하게 불명료해지는 것을 방지하기 위해서, 다수의 잘-알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 상기 설명은 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안된다.
[0078] 본 개시내용의 엘리먼트들, 또는 그 엘리먼트들의 예시적인 양상들 또는 구현(들)을 도입하는 경우에, 단수 표현들, "하나의", "그" 및 "상기"는 하나 또는 그 초과의 그러한 엘리먼트들이 존재함을 의미하도록 의도된다.
[0079] "포함하는", "구비하는", 및 "갖는"이라는 용어들은 포괄적이도록 의도되고, 열거된 엘리먼트들 이외의 부가적인 엘리먼트들이 존재할 수 있음을 의미한다.
[0080] 모든 양들, 비(ratio)들, 비율(proportion)들 및 다른 측정치들은 달리 명시되지 않는 한 중량 기준이다. 모든 퍼센티지들은, 달리 언급되지 않는 한, 본 개시내용의 실시에 따른 총 조성에 기반하는 중량%를 나타낸다.
[0081] 전술한 바가 본 개시내용의 구현들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 구현들이, 본 개시내용의 기본적인 범위를 벗어나지 않고 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 기판 상에 재료를 증착하기 위한 방법으로서,
    실리콘 기판에 형성된 피처(feature)의 적어도 하나의 측벽 및 최하부 표면 위에 등각성의 산화물 층(conformal oxide layer)을 증착하는 단계 ― 상기 기판은,
    상기 피처를 둘러싸는 필드 구역; 및
    후면측을 포함하고,
    상기 피처는 상기 필드 구역으로부터 상기 후면측을 향해 연장됨 ―;
    상기 실리콘 기판의 일부를 노출시키기 위해 상기 피처의 최하부 표면으로부터 상기 등각성의 산화물 층의 일부를 선택적으로 제거하는 단계;
    상기 피처의 최하부의, 상기 실리콘 기판의 노출된 부분 상에 금속 시드 층(metal seed layer)을 증착하는 단계; 및
    상기 금속 시드 층 상에 금속 층을 형성하기 위해 상기 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 상기 실리콘 기판을 전기도금 프로세스에 노출시키는 단계를 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
  2. 제1 항에 있어서,
    상기 피처의 최하부의 노출된 실리콘 기판 상에 상기 금속 시드 층을 증착한 후에 상기 산화물 층 상에 등각성의 배리어 층을 형성하는 단계를 더 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
  3. 제1 항에 있어서,
    상기 금속 시드 층 상에 금속 층을 형성하기 위해 상기 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 상기 실리콘 기판을 전기도금 프로세스에 노출시키는 단계는, 상기 실리콘 기판의 후면측을 플루오르화 수소산 용액(hydrofluoric acid solution)을 포함하는 웨트 콘택 용액(wet contact solution)에 노출시키고 그리고 상기 시드 층을 구리 함유 용액에 노출시키는 단계를 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
  4. 제3 항에 있어서,
    상기 웨트 콘택 용액은 포타슘 플루오르화물을 더 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
  5. 제1 항에 있어서,
    배리어 층은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 또는 텅스텐-실리콘 질화물(WSiN)을 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
  6. 제5 항에 있어서,
    상기 등각성의 산화물 층은 실리콘 이산화물 층인,
    기판 상에 재료를 증착하기 위한 방법.
  7. 제1 항에 있어서,
    상기 금속 시드 층의 금속은 코발트 및 니켈로부터 선택되는,
    기판 상에 재료를 증착하기 위한 방법.
  8. 제7 항에 있어서,
    상기 금속 시드 층의 금속은 무전해 프로세스에 의해 증착된 니켈인,
    기판 상에 재료를 증착하기 위한 방법.
  9. 제7 항에 있어서,
    상기 금속 시드 층의 금속은 무전해 또는 화학 기상 증착 프로세스에 의해 증착된 코발트인,
    기판 상에 재료를 증착하기 위한 방법.
  10. 제1 항에 있어서,
    상기 금속 층은 구리를 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
  11. 제1 항에 있어서,
    상기 피처는 콘택들, 비아들, 및 라인들로부터 선택된 애퍼처인,
    기판 상에 재료를 증착하기 위한 방법.
  12. 제1 항에 있어서,
    상기 금속 시드 층 상에 금속 층을 형성하기 위해 상기 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 상기 실리콘 기판을 전기도금 프로세스에 노출시키는 단계는, 상기 실리콘 기판의 후면측을 포타슘 수산화물 용액에 노출시키고 그리고 상기 시드 층을 구리 함유 용액에 노출시키는 단계를 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
  13. 기판 상에 재료를 증착하기 위한 방법으로서,
    실리콘 기판에 형성된 피처의 적어도 하나의 측벽 및 최하부 표면 위에 산화물 층을 증착하는 단계 ― 상기 기판은,
    필드 구역; 및
    후면측을 포함하고,
    상기 필드 구역은 상기 피처를 둘러싸고 그리고 상기 필드 구역 상에 배치된 산화물 층을 갖고,
    상기 피처는 상기 필드 구역으로부터 상기 후면측을 향해 연장됨 ―;
    상기 실리콘 기판의 일부를 노출시키기 위해 상기 피처의 최하부 표면으로부터 상기 산화물 층의 일부를 선택적으로 제거하는 단계 ― 상기 산화물 층의 적어도 일부는 상기 적어도 하나의 측벽 상에 남아 있음 ―;
    상기 피처의 최하부의, 상기 실리콘 기판의 노출된 부분 상에 금속 시드 층을 증착하는 단계;
    상기 적어도 하나의 측벽 상에 남아 있는 상기 산화물 층의 부분 상에 배리어 층을 형성하는 단계; 및
    상기 금속 시드 층 상에 금속 층을 형성하기 위해 상기 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 상기 실리콘 기판을 전기도금 프로세스에 노출시키는 단계를 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
  14. 제13 항에 있어서,
    상기 배리어 층은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 또는 텅스텐-실리콘 질화물(WSiN)을 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
  15. 제14 항에 있어서,
    상기 금속 시드 층 상에 금속 층을 형성하기 위해 상기 실리콘 기판의 후면측을 통해 전류를 흐르게 함으로써 상기 실리콘 기판을 전기도금 프로세스에 노출시키는 단계는, 상기 실리콘 기판의 후면측을 플루오르화 수소산 용액을 포함하는 웨트 콘택 용액에 노출시키고 그리고 상기 시드 층을 구리 함유 용액에 노출시키는 단계를 포함하는,
    기판 상에 재료를 증착하기 위한 방법.
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