KR101917991B1 - 강유전성 메모리 셀들을 동작시키는 방법들, 및 관련된 강유전성 메모리 셀들 - Google Patents

강유전성 메모리 셀들을 동작시키는 방법들, 및 관련된 강유전성 메모리 셀들 Download PDF

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Abstract

강유전성 메모리 셀을 동작시키는 방법들. 방법은 강유전성 메모리 셀에 양의 바이어스 전압 및 음의 바이어스 전압 중 하나를 인가하는 단계를 포함하며, 상기 강유전성 메모리 셀은 상부 전극, 하부 전극, 상부 전극 및 하부 전극 사이에서의 강유전성 재료, 및 강유전성 재료 및 상부 전극 및 하부 전극 중 하나 사이에서의 계면 재료를 포함한 커패시터를 포함한다. 방법은 강유전성 메모리 셀의 분극을 스위칭하기 위해 양의 바이어스 전압 및 음의 바이어스 전압 중 또 다른 하나를 강유전성 메모리 셀에 인가하는 단계를 포함하며, 여기에서 음의 바이어스 전압의 절대값은 양의 바이어스 전압의 절대값과 상이하다. 강유전성 메모리 셀들이 또한 설명된다.

Description

강유전성 메모리 셀들을 동작시키는 방법들, 및 관련된 강유전성 메모리 셀들
우선권 주장
본 출원은 "강유전성 메모리 셀들을 동작시키는 방법들, 및 관련된 강유전성 메모리 셀들"에 대한, 2015년 9월 1일에 출원된, 미국 특허 출원 일련 번호 제14/842,124호의 출원일에 대한 이득을 주장한다.
기술분야
본 명세서에서 개시된 실시예들은 비대칭 강유전성 속성들을 보이는 강유전성 재료들을 포함한 강유전성 메모리 셀들을 동작시키는 방법들, 및 이러한 강유전성 메모리 셀들에 관한 것이다.
강유전성 랜덤-액세스 메모리(FeRAM) 셀들은 많은 메모리 어레이들에서의 사용을 위해 고려되어 왔다. FeRAM 셀들은 전기장(예로서, 바이어스 전압)의 인가에 응답하여 스위칭 가능한 분극을 가진 강유전성 재료를 포함한다. FeRAM 셀에서 강유전성 재료의 분극 상태는 FeRAM 셀의 논리 상태(예로서, 1 또는 0)를 결정하기 위해 사용될 수 있다. 바이어스 전압이 제거된 후, 강유전성 재료의 분극은 남아있을 수 있다. FeRAM 셀은 그러므로 비-휘발성이며, 메모리 셀을 주기적으로 리프레시하기 위한 요구를 제거한다.
인가된 전기장하에서 종래의 FeRAM 셀들은, 강유전성 재료의 원자들이 두 개의 동일하게 유리한 상태들 사이에서 전이되므로, 도 1에서 예시된 바와 같이, 이론적으로 정사각형 히스테리시스 루프(102)를 보인다. FeRAM 셀은 FeRAM 셀을 스위칭 바이어스 전압에 노출시킴으로써 하나의 동작 상태로부터 또 다른 동작 상태로 스위칭된다. 예를 들면, 강유전성 재료는 강유전성 재료의 분극을 제1 방향으로 스위칭하기 위해 양의 전압에 노출될 수 있다. 충분히 큰 양의 전압(양의 스위칭 전압으로서 특성화된)에서, 강유전성 재료의 분극은 음의 분극으로부터 양의 분극으로 스위칭한다. FeRAM 셀을 또 다른 상태로 스위칭하기 위해, 강유전성 재료는 강유전성 재료의 분극을 제2, 반대 방향으로 변경하기 위해 음의 스위칭 전압에 노출된다. 종래에, 종래의 FeRAM 셀에 인가된 양의 스위칭 전압 및 음의 스위칭 전압은 크기가 동일하다(예로서, 또한 여기에서 대칭 바이어싱 방식로 불리우는, 동일한 절대값을 갖는다).
불운하게도, 많은 FeRAM 셀들은 상이한 분극 상태들 사이에서 스위칭하기 위해 높은 바이어스 전압의 이용을 요구한다. DRAM 셀에 대한 FeRAM 셀의 비-휘발성에 의해 실현된 임의의 전력 절감들은 강유전성 재료의 분극 상태를 스위칭하기 위해 인가되어야 하는 높은 바이어스 전압들에 의해 오프셋된다. 따라서, 보다 높은 전압들에 강유전성 재료들을 노출시키는 것은 FeRAM 셀들의 전력 소비를 증가시키고, 동작 비용들을 증가시키며, 또한 FeRAM 셀들의 유효 수명을 감소시킬 수 있다.
도 1은 종래의 강유전성 메모리 셀의 사용 및 동작 동안의 히스테리시스 곡선이다;
도 2는 본 발명의 실시예에 따른, 비대칭 강유전성 커패시터의 단면도이다;
도 3은 본 발명의 실시예에 따른, 도 2의 비대칭 강유전성 커패시터를 포함한 강유전성 메모리 셀의 단면도이다;
도 4는 본 발명의 실시예에 따른, 강유전성 메모리 셀의 동작을 위한 비대칭 바이어싱 방식의 그래픽 표현이다;
도 5a는 본 발명의 실시예에 따른 강유전성 메모리 셀의 사용 및 동작 동안의 히스테리시스 곡선이다;
도 5b는 본 발명의 실시예에 따른 비대칭 바이어싱 방식으로 동작된 강유전성 메모리 셀에 비교하여 대칭 바이어싱 방식으로 동작된 강유전성 메모리 셀의 신호 세기 대 사이클 수의 그래프이다;
도 5c는 셀이 30℃에서 대칭 바이어싱 방식 및 비대칭 바이어싱 방식으로 동작될 때 강유전성 메모리 셀의 순환 동안 주파수-의존적 신호 손실의 그래픽 표현이다;
도 5d는 셀이 100℃에서 대칭 바이어싱 방식 및 비대칭 바이어싱 방식으로 동작될 때 강유전성 메모리 셀의 순환 동안 주파수-의존적 신호 손실의 그래픽 표현이다;
도 5e 및 도 5f는 다양한 사이클 수들로, 각각 대칭 바이어싱 방식 및 비대칭 바이어싱 방식으로 동작하는 강유전성 메모리 셀들의 전압 및 전류를 예시한 그래프들이다;
도 6a는 본 발명의 실시예에 따른 비대칭 강유전성 메모리 셀의 사용 및 동작 동안의 히스테리시스 곡선이다;
도 6b는 본 발명의 실시예에 따른 비대칭 바이어싱 방식으로 동작된 강유전성 메모리 셀에 비교하여 대칭 바이어싱 방식으로 동작된 강유전성 메모리 셀의 신호 세기 대 사이클 수의 그래프이다;
도 6c는 셀이 30℃에서 대칭 바이어싱 방식 및 비대칭 바이어싱 방식으로 동작될 때 강유전성 메모리 셀의 순환 동안 주파수-의존적 신호 손실의 그래픽 표현이다;
도 6d는 셀이 100℃에서 대칭 바이어싱 방식 및 비대칭 바이어싱 방식으로 동작될 때 강유전성 메모리 셀의 순환 동안 주파수-의존적 신호 손실의 그래픽 표현이다;
도 6e는 일정한 음의 바이어스 전압 및 상이한 양의 바이어스 전압들로 동작된 강유전성 셀들에 대한 사이클 수의 함수로서 신호 세기의 그래픽 표현이다; 및
도 6f는 일정한 양의 바이어스 전압 및 상이한 음의 바이어스 전압들로 동작된 강유전성 셀들에 대한 사이클 수의 함수로서 신호 세기의 그래픽 표현이다.
본 명세서에 포함된 예시들은 임의의 특정한 시스템들 또는 반도체 디바이스들의 실제 뷰들이도록 의도되지 않으며, 단지 여기에서 실시예들을 설명하기 위해 이용되는 이상화된 표현들이다. 도면들 사이에서 일반적인 요소들 및 특징들은 동일한 수 명칭을 유지할 수 있다.
다음의 설명은 본 명세서에서 설명된 실시예들의 철저한 설명을 제공하기 위해 재료 유형들, 재료 두께들, 및 프로세싱 조건들과 같은, 특정 세부사항들을 제공한다. 그러나, 이 기술분야의 숙련자는 본 명세서에 개시된 실시예들이 이들 특정 세부사항들을 이용하지 않고 실시될 수 있다는 것을 이해할 것이다. 실제로, 실시예들은 반도체 산업에 이용된 종래의 제작 기술들과 함께 실시될 수 있다. 또한, 본 명세서에서 제공된 설명은 강유전성 메모리 셀들을 제조하기 위한 완전한 프로세스 흐름을 형성하지 않으며, 이하에 설명되는 강유전성 메모리 셀들은 완전한 강유전성 메모리 셀을 형성하지 않는다. 단지 본 명세서에서 설명된 실시예들을 이해하기 위해 필요한 이들 프로세스 동작들 및 구조들은 이하에서 상세하게 설명된다. 완전한 강유전성 메모리 셀을 형성하기 위한 부가적인 동작들은 종래의 기술들에 의해 수행될 수 있다.
본 명세서에서 사용된 바와 같이, 용어("스위칭 전압")는 전극들의 쌍 사이에 배치된 강유전성 재료의 분극 상태를 스위칭하기에 충분한 전극들의(예로서, 커패시터의) 쌍 사이에 인가된 바이어스 전압을 의미하며 이를 포함한다. 바이어스 전압은 양의 바이어스 전압일 수 있으며, 이 경우에 스위칭 전압은 "양의 스위칭 전압"으로서 불리우고, 또는 바이어스 전압은 음의 바이어스 전압일 수 있으며, 이 경우에 스위칭 전압은 "음의 스위칭 전압"으로 불리운다.
몇몇 실시예들에 따르면, 비대칭 바이어싱 방식을 적용함으로써 강유전성 메모리 셀을 동작시키는 방법이 개시된다. 강유전성 메모리 셀은 비대칭일 수 있으며 비대칭 스위칭 특성들을 보일 수 있다. 본 명세서에서 사용된 바와 같이, 용어("비대칭 강유전성 메모리 셀")는 두 개의 전극들 사이에 배치된 강유전성 재료를 포함한 메모리 셀을 의미하며 이를 포함한다. 비대칭 강유전성 메모리 셀은 전극들 중 하나 및 강유전성 재료 사이에 계면 재료를 포함할 수 있다. 몇몇 실시예들에서, 전극들의 각각은 또한 상이한 두께를 갖거나 또는 상이한 방법들에 의해 형성된다.
본 명세서에서 사용된 바와 같이, 용어("비대칭 바이어싱 방식")는 제2 상태로부터 제1 상태로 분극을 스위칭하기 위해 전극들에 걸쳐 인가된 바이어스 전압과 상이한 강유전성 메모리 셀의 강유전성 재료의 분극을 제1 상태로부터 제2 상태로 스위칭하기 위해 강유전성 메모리 셀의 전극들에 걸쳐 바이어스 전압(예로서, 전위)을 인가하는 것을 의미하며 이를 포함한다. 다시 말해서, 비대칭 바이어싱 방식을 적용하는 것은 음의 스위칭 전압과 크기가 상이한 양의 스위칭 전압을 인가하는 것을 포함한다. 예를 들면, 강유전성 메모리 셀의 분극의 방향은 제2 방향으로부터 제1 방향으로 분극의 방향을 스위칭하기 위해 음의 바이어스 전압과 상이한 양의 바이어스 전압을 강유전성 메모리 셀에 걸쳐 인가함으로써 제1 방향으로부터 제2 방향으로 스위칭될 수 있다. 따라서, 강유전성 메모리 셀은 제2 분극 상태로부터 제1 분극 상태로 스위칭하기 위해 음의 바이어스 전압과 상이한 절대값을 가진 양의 바이어스 전압에서 제1 분극으로부터 제2 분극으로 스위칭될 수 있다. 비대칭 바이어싱 방식으로 강유전성 메모리 셀을 동작시키는 것은 강유전성 메모리 셀을 동작시키기 위해 사용된 전력을 감소시킬 수 있으며 강유전성 메모리 셀의 유효 동작 수명을 증가시킬 수 있다. 비대칭 바이어싱 방식으로 강유전성 메모리 셀을 동작시키는 것은 또한 상이한 주파수 펄스들에서와 같은, 상이한 동작 조건들에서 강유전성 메모리 셀의 수명에 걸쳐 보다 일관된 스위칭 신호 세기를 제공할 수 있다.
도 2는 강유전성 재료(206)를 포함한 커패시터(200)를 예시한다. 커패시터(200)는 본 발명의 실시예들에 따른 강유전성 메모리 셀의 부분을 형성할 수 있으며 하부 전극(202), 하부 전극(202) 위에 놓인 계면 재료(204), 계면 재료(204) 위에 놓인 강유전성 재료(206), 및 강유전성 재료 위에 놓인 상부 전극(208)을 포함할 수 있다. 커패시터(200)는, 예를 들면, 금속-절연체-금속(MIM) 커패시터일 수 있다. 커패시터(200)가 강유전성 메모리 셀들에서 사용되는 것으로 설명되고 예시되지만, 커패시터(200)는 또한 동적 랜덤-액세스 메모리(DRAM) 애플리케이션들에서 사용될 수 있다.
하부 전극(202)은 전도성 재료를 포함할 수 있다. 몇몇 실시예들에서, 하부 전극(202)은 티타늄, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈 질화물(TaN), 백금, 그것의 조합들, 또는 다른 전도성 재료들을 포함한다. 몇몇 실시예들에서, 하부 전극(202)은 탄소로 도핑될 수 있다. 하부 전극(202)은 스퍼터링, 원자 층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 플라즈마 강화 화학적 기상 증착(PECVD), 저압 화학적 기상 증착(LPCVD), 또는 다른 적절한 프로세스에 의해 형성될 수 있다.
계면 재료(204)는 하부 전극(202) 바로 위에 놓이고 그것에 접촉할 수 있으며, 하부 전극(202) 및 강유전성 재료(206) 사이에 개재할 수 있다. 몇몇 실시예들에서, 계면 재료(204)는 하부 전극(202)의 재료의 산화물을 포함한다. 예를 들면, 하부 전극(202)이 티타늄 질화물을 포함하는 경우에, 계면 재료(204)는 티타늄 이산화물(TiO2)과 같은, 티타늄 산화물(TiOx)을 포함할 수 있다. 다른 실시예들에서, 계면 재료(204)는, 예를 들면, 알루미늄 질화물(AlN)과 같은, 비-전도성 유전체 재료를 포함할 수 있다. 본 명세서에서 설명될 바와 같이, 계면 재료(204)를 포함한 커패시터(200)는 비대칭 히스테리시스 루프를 보이는 비대칭 커패시터(200)를 형성할 수 있다.
강유전성 재료(206)는 계면 재료(204) 바로 위에 놓이며 그것에 접촉할 수 있다. 강유전성 재료(206)는 외부 전기장에 의해 스위칭 가능한 분극(예로서, 쌍극자 모멘트를 생성하기 위해 반대로 하전된 이온들의 변위)을 보이는 유전체 재료를 포함할 수 있다. 따라서, 강유전성 재료(206)는 스위칭 전압으로의 노출에 응답하여 스위칭 가능한 분극을 보여주는 것이 가능한 재료를 포함할 수 있다. 또한, 강유전성 재료(206)는 외부 장을 제거한 후 남아있을 수 있는 잔류 분극(Pr)을 포함할 수 있다. 그 결과, 강유전성 재료(206)의 분극은 연관된 메모리 셀의 상태(예로서, 1 또는 0)로서 해석될 수 있다. 강유전성 재료(206)는 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티탄산 지르콘산 연(PZT), 이 기술분야에 알려진 또 다른 강유전성 재료, 또는 그것의 조합들 중 하나 이상을 포함할 수 있다. 몇몇 실시예들에서, 강유전성 재료(206)는 하프늄 이산화물(HfO2) 또는 지르코늄 이산화물(ZrO2)을 포함한다.
강유전성 재료(206)는 하나 이상의 도펀트들을 포함할 수 있다. 예를 들면, 강유전성 재료(206)는 실리콘, 알루미늄, 지르코늄, 마그네슘, 스트론튬, 가돌리늄, 이트륨, 다른 희토류 원소들, 및 그것의 조합들 중 하나 이상을 포함할 수 있다.
상부 전극(208)은 강유전성 재료(206) 바로 위에 있으며 그것에 접촉할 수 있다. 상부 전극(208)은 전도성 재료를 포함할 수 있다. 몇몇 실시예들에서, 상부 전극(208)은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈 질화물, 백금, 그것의 조합들, 또는 다른 전도성 재료들을 포함한다. 상부 전극(208)은 스퍼터링, 원자 층 증착, 화학적 기상 증착, 물리적 기상 증착, 플라즈마 강화 화학적 기상 증착, 저압 화학적 기상 증착, 또는 다른 적절한 프로세스에 의해 형성될 수 있다.
몇몇 실시예들에서, 상부 전극(208)은 하부 전극(202)과 상이한 재료를 포함한다. 다른 실시예들에서, 상부 전극(208)은 하부 전극(202)과 상이한 두께를 가질 수 있다. 다른 실시예들에서, 상부 전극(208)은 하부 전극(202)과 상이한 방법(예로서, ALD)에 의해 형성될 수 있다. 하부 전극(202)과 상이한 재료를 포함하는 상부 전극(208)은 하부 전극(202)의 두께와 상이한 두께를 갖고, 하부 전극(202)과 상이한 방법, 또는 그것의 조합들에 의해 형성되며, 비대칭 커패시터(200)를 형성할 수 있다.
몇몇 실시예들에서, 커패시터(200)는 티타늄 알루미늄 질화물을 포함한 하부 전극(202), 알루미늄 질화물을 포함한 계면 재료(204), 하프늄 산화물 및 지르코늄 산화물 중 하나 이상을 포함한 강유전성 재료(206), 및 티타늄 질화물을 포함한 상부 전극(208)을 포함한다. 다른 실시예들에서, 커패시터(200)는 티타늄 질화물을 포함한 하부 전극(202), 티타늄 질화물을 포함한 계면 재료(204), 하프늄 산화물 및 지르코늄 산화물 중 하나 이상을 포함한 강유전성 재료(206), 및 티타늄 질화물을 포함한 상부 전극(208)을 포함한다.
도 2는 하부 전극(202) 및 강유전성 재료(206) 사이에 바로 배치되는 것으로 계면 재료(204)를 예시하지만, 계면 재료(204)는 강유전성 재료(206) 및 상부 전극(208) 사이에 있을 수 있다. 몇몇 이러한 실시예들에서, 강유전성 재료(206)는 하부 전극(202) 바로 위에 놓이며 그것에 접촉할 수 있다. 몇몇 실시예들에서, 커패시터(200)는 하부 전극(202) 및 강유전성 재료(206) 사이에 또는 강유전성 재료(206) 및 상부 전극(208) 사이에 배치된 단지 하나의 계면 재료(204)를 포함한다(즉, 계면 재료(204)는 강유전성 재료(206)의 단지 하나의 측면 상에 위치될 수 있다). 다른 실시예들에서, 커패시터(200)는 하부 전극(202) 및 강유전성 재료(206) 사이에서의 계면 재료(204) 및 상부 전극(208) 및 강유전성 재료(206) 사이에서의 또 다른 계면 재료(204)를 포함할 수 있다는 것이 고려된다. 몇몇 이러한 실시예들에서, 상부 전극(208) 및 강유전성 재료(206) 사이에서의 계면 재료(204)는 상이한 재료로 형성될 수 있거나 또는 하부 전극(202) 및 강유전성 재료(206) 사이에서의 계면 재료(204)와 상이한 두께를 가질 수 있다.
도 3을 참조하면, 커패시터(200)를 포함한 강유전성 메모리 셀(300)이 도시된다. 강유전성 메모리 셀(300)은 기판(310) 및 기판(310) 내에 형성된 소스 영역(314) 및 드레인 영역(312)을 포함한다. 기판(310)은 반도체 기판, 지지 기판상에서의 베이스 반도체 재료, 금속 전극, 또는 그것 상에 형성된 하나 이상의 재료들, 구조들, 또는 영역들을 가진 반도체 기판일 수 있다. 기판(310)은 반도체 재료를 포함한 종래의 실리콘 기판 또는 다른 벌크 기판일 수 있다. 본 명세서에서 사용된 바와 같이, 용어("벌크 기판")는 실리콘 웨이퍼들뿐만 아니라, 실리콘-온-사파이어("SOS") 기판들 또는 실리콘-온-글래스("SOG") 기판들과 같은 실리콘-온-절연체("SOI") 기판들, 베이스 반도체 토대 상에서의 실리콘의 에피택셜 층들, 또는 다른 것들 중에서, 실리콘-게르마늄(Si1 - xGex, 여기에서 x는 예를 들면, 0.2 내지 0.8 사이에서의 몰분율이다), 게르마늄(Ge), 갈륨 비소(GaAs), 갈륨 질화물(GaN), 또는 인화인듐(InP)과 같은 다른 반도체 또는 광전자 재료들을 또한 의미하며 이를 포함한다. 더욱이, 다음의 설명에서 "기판"에 대한 참조가 이루어질 때, 이전 프로세스 스테이지들은 베이스 반도체 구조 또는 토대에서 재료, 영역들, 또는 접합들을 형성하기 위해 이용될 수 있다.
강유전성 메모리 셀(300)은 유전체 재료(316) 및 게이트 전극(318)을 포함한 액세스 트랜지스터를 포함할 수 있다. 커패시터(200)는 전도성 접촉(예로서, 전도성 플러그)(320)을 통해 트랜지스터의 드레인 영역(312)에 연결될 수 있다. 전도성 접촉(320)은 드레인 영역(312) 위에 놓일 수 있으며 커패시터(200)의 하부 전극(202)에 직접 접촉할 수 있다. 전도성 접촉(320)은, 예를 들면, 텅스텐, 티타늄, 알루미늄, 구리, 폴리실리콘, 또는 다른 적절한 전도성 재료와 같은, 전도성 재료를 포함할 수 있다.
게이트 유전체 재료(316)는 적절한 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 게이트 유전체 재료(316)는 실리콘 이산화물, 또는 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물(Al2O3), 이트륨 산화물(Y203), 또는 이 기술분야에 알려진 다른 하이-k 유전체들과 같은, 하이-k 유전체 재료를 포함한다. 소스 영역(314) 및 드레인 영역(312)은 게이트 유전체 재료(316)의 대향 측면들 상에 위치될 수 있다.
게이트 전극(318)은, 예를 들면, 티타늄, 탄탈, 텅스텐, 루테늄, 그것의 질화물들, 폴리실리콘, 또는 다른 적절한 전도성 게이트 전극 재료와 같은, 전도성 재료를 포함할 수 있다.
따라서, 일 실시예에서 강유전성 메모리 셀은 반도체 기판의 소스 영역 및 드레인 영역 중 적어도 하나와 접촉하는 전도성 재료 위에 놓인 커패시터를 포함하며, 상기 커패시터는 티타늄 알루미늄 질화물을 포함한 제1 전극, 하프늄 산화물, 지르코늄 산화물, 또는 그것의 조합을 포함한 강유전성 재료, 제1 전극 및 강유전성 재료 사이에서의 계면 재료, 및 강유전성 재료 위에 티타늄 질화물을 포함한 제2 전극을 포함한다.
사용 및 동작 동안, 바이어스(예로서, 양의 스위칭 전압 또는 음의 스위칭 전압)는 제1 상태 및 제2 상태 사이에서 강유전성 재료의 분극을 스위칭하기 위해 강유전성 재료(206)를 포함한 강유전성 메모리 셀(300)에 인가될 수 있다. 예를 들면, 전위는 커패시터(200)에 걸쳐 전위를 생성하기 위해 상부 전극(208) 및 하부 전극(202) 사이에 인가될 수 있다. 몇몇 실시예들에서, 상부 전극(208)은 하부 전극(202)이 영 전압에 노출되는 동안 양 또는 음의 전압에 노출될 수 있다. 다른 실시예들에서, 제1 전압 및 제2 전압 사이에서의 차이가 양의 스위칭 전압 또는 음의 스위칭 전압 중 하나와 같도록 제1 전압은 상부 전극(208)에 인가될 수 있으며 제2 전압은 하부 전극(202)에 인가될 수 있다.
도 4를 참조하면, 강유전성 메모리 셀(300)의 분극을 전이시키기 위한 비대칭 바이어싱 방식이 도시된다. 400에 도시된, 예를 들면, 약 1.8V와 같은, 제1 바이어스 전압(예로서, 양의 스위칭 전압)이 강유전성 메모리 셀(300)에 인가될 수 있다. 제1 바이어스 전압에 응답하여, 커패시터(200)의 강유전성 재료(206)는 제1 방향으로 분극될 수 있다. 시간 기간 후, 제1 바이어스 전압(400)은 402에 도시된 바와 같이, 제거될 수 있다(예로서, 강유전성 메모리 셀은 0 바이어스에 노출될 수 있다). 제1 바이어스 전압(400)을 제거하는 것에 응답하여, 강유전성 재료(206)는 강유전성 메모리 셀(300)의 논리 상태에 대응할 수 있는 잔류 분극으로 되돌아갈 수 있다. 강유전성 재료(206)의 분극을 스위칭하기 위해, 예를 들면, 약 -1.0V와 같은, 제2 바이어스 전압(예로서, 음의 스위칭 전압)(404)은 강유전성 재료(206)에 인가될 수 있다. 따라서, 음의 스위칭 전압의 절대값은 양의 스위칭 전압의 절대값과 상이하다. 제2 바이어스 전압(404)으로의 노출에 응답하여, 강유전성 재료(206)는 제1 방향과 반대인, 제2 방향으로 분극될 수 있다. 제2 바이어스 전압(404)에 강유전성 재료(206)를 노출시킨 후, 제2 바이어스 전압(404)은 제거될 수 있으며 강유전성 재료(206)는 강유전성 메모리 셀(300)의 또 다른 논리 상태에 대응할 수 있는 잔류 분극으로 되돌아갈 수 있다.
도 4는 약 1.8V의 양의 바이어스 전압 및 약 -1.0V의 음의 바이어스 전압을 예시하지만, 양의 바이어스 전압의 절대값이 음의 바이어스 전압의 절대값과 상이한 임의의 비대칭 바이어싱 방식이 사용될 수 있다. 몇몇 실시예들에서, 양의 바이어스 전압 및 음의 바이어스 전압 중 하나의 절대값은, 양의 바이어스 전압 및 음의 바이어스 전압 중 다른 것의 절대값의, 약 25퍼센트 내지 약 40퍼센트 사이, 약 40퍼센트 내지 약 50퍼센트 사이, 약 50퍼센트 내지 약 60퍼센트 사이, 약 60퍼센트 내지 약 75퍼센트 사이, 약 75퍼센트 내지 약 90퍼센트 사이, 또는 약 90퍼센트 내지 약 99퍼센트 사이와 같은, 약 25퍼센트 내지 약 99퍼센트 사이와 같을 수 있다. 몇몇 실시예들에서, 양의 바이어스 전압 및 음의 바이어스 전압 중 하나의 절대값은, 양의 바이어스 전압 및 음의 바이어스 전압의 절대값의 약 2/3 내지 약 1/2 사이에와 같은, 약 2/3 미만일 수 있다.
제1 바이어스 전압(400) 및 제2 바이어스 전압(404)은, 예를 들면, 커패시터(200)에 걸쳐 전위를 인가함으로써 인가될 수 있다. 예를 들면, 제1 전위(예로서, 양의 스위칭 전압)는 커패시터(200)에 걸쳐 전위를 생성하며 커패시터(200) 내에서 강유전성 재료(206)의 분극을 유도하기 위해 하부 전극(202) 및 상부 전극(208) 사이에 인가될 수 있다. 강유전성 재료(206)의 반대 분극을 유도하기 위해, 제2 바이어스 전압(404)은 예를 들면, 하부 전극(202) 및 상부 전극(208) 사이에 제2 전위(예로서, 음의 스위칭 전압)를 인가함으로써 강유전성 재료(206)에 인가될 수 있다.
도 4는 하나의 분극으로부터 또 다른 분극으로의 전이를 유도하기 위해 비대칭 바이어싱 방식의 일 형태의 사용을 예시하지만, 분극은 예를 들면, 사각형 펄스 또는 삼각형 펄스와 같은, 다른 파형들을 갖고 스위칭될 수 있다는 것이 고려된다.
티타늄 질화물을 포함한 하부 전극(202), 티타늄 산화물을 포함한 계면 재료(204), 지르코늄 산화물, 하프늄 산화물, 및 그것의 조합들 중 하나를 포함한 강유전성 재료(206), 및 티타늄 질화물을 포함한 상부 전극(208)을 가진 비대칭 커패시터(200)(도 2)를 포함한 강유전성 메모리 셀이 형성되었다. 하부 전극(202)은 약 100Å의 두께를 가졌고, 계면 재료(204)는 약 5Å의 두께를 가졌고, 강유전성 재료(206)는 약 70Å의 두께를 가졌으며, 상부 전극(208)은 약 50Å의 두께를 가졌다. 이러한 강유전성 메모리 셀에 대한 성능은 도 5a 내지 도 5e에 예시된 바와 같이 종래의 기술들에 의해 결정되었다.
도 5a는 비대칭 바이어싱 방식이 적용되는 이러한 강유전성 메모리 셀에 대한 히스테리시스 곡선(500)을 예시한다. 비대칭 바이어싱 방식은, 화살표(502A)에 표시된 바와 같이, 약 -1.2V의 음의 스위칭 전압을 강유전성 메모리 셀에 인가하는 것을 포함할 수 있다. 화살표(502)는 강유전성 재료(206)의 분극이 히스테리시스 곡선의 변곡점에 위치된, 약 -0.7V의 음의 보자 전압에서 양의 분극으로부터 음의 분극으로 스위칭할 수 있음을 나타낸다. 강유전성 재료(206)가 대략 -0.7V의 음의 보자 전압에 노출될 때(예로서, 음의 스위칭 전압의 인가 동안), 강유전성 재료(206)는 양의 분극으로부터 음의 분극으로 스위칭하기 시작할 수 있다. 음의 스위칭 전압이 제거된 후, 강유전성 재료(206)의 분극은 약 7μC/㎠의 음의 잔류 분극(예로서, -Pr)으로 되돌아갈 수 있다.
비대칭 바이어싱 방식은 화살표(504A)로 표시된 바와 같이, 약 1.8V의 양의 스위칭 전압을 강유전성 메모리 셀에 인가하는 것을 포함할 수 있다. 화살표(504)는 강유전성 재료(206)의 분극이 약 1.1V의 양의 보자 전압에서 음의 분극으로부터 양의 분극으로 스위칭할 수 있음을 나타낸다. 강유전성 재료(206)가 대략 1.1V의 양의 보자 전압에 노출될 때(예로서, 양의 스위칭 전압의 인가 동안), 강유전성 재료(206)는 음의 분극으로부터 양의 분극으로 스위칭하기 시작할 것이다. 양의 스위칭 전압이 제거된 후, 강유전성 재료(206)의 분극은 약 5μC/㎠의 양의 잔류 분극(예로서, Pr)으로 되돌아갈 수 있다. 따라서, 강유전성 재료(206)는 비대칭 스위칭 속성들을 보일 수 있다. 다시 말해서, 제1 분극으로부터 제2 분극으로 강유전성 재료(206)의 분극을 스위칭하기 위해 사용된 스위칭 전압의 절대값은 제2 분극으로부터 제1 분극으로 강유전성 재료(206)의 분극을 스위칭하기 위해 사용된 스위칭 전압의 절대값과 같지 않다. 예를 들면, 강유전성 재료(206)는, 강유전성 재료(206)가 대략 -1.2V의 음의 스위칭 전압을 인가함으로써 양의 분극으로부터 음의 분극으로 스위칭될 수 있는 동안 대략 1.8V의 양의 스위칭 전압을 강유전성 재료(206)에 인가함으로써 음의 분극으로부터 양의 분극으로 스위칭될 수 있다.
도 5b를 참조하면, 강유전성 메모리 셀의 여러 사이클들에 걸쳐 강유전성 재료(206)를 포함한 강유전성 메모리 셀의 양의 잔류 분극 및 음의 분극 사이에서의 차이를 예시한 그래프가 도시된다. x-축은 사이클 수를 나타내며 y-축은, 강유전성 재료(206)의 양의 분극 상태 및 음의 분극 상태 사이에서의 분극 차와 같은, 2Pr의 값을 나타낸다. 2Pr의 값은 양의 잔류 분극 및 음의 잔류 분극 사이에서의 차이와 같을 수 있으며, 이것은, 몇몇 실시예들에서, 강유전성 재료를 포함한 강유전성 메모리 셀의 분극 세기에 대응할 수 있다. 강유전성 메모리 셀의 수명에 걸쳐, 일정한 분극 신호가 강유전성 메모리 셀의 논리 상태를 판독하기 위해 감지될 수 있도록 2Pr의 값이 일정한 채로 있는 것이 바람직하다.
계속해서 도 5b를 참조하면, 상부 곡선은 대칭 바이어싱 방식을 적용하는 동안(예로서, 약 1.8V의 양의 스위칭 전압 및 약 -1.8V의 음의 스위칭 전압) 강유전성 메모리 셀의 동작 수명에 걸친 분극 세기를 예시한다. 하부 곡선은 비대칭 바이어싱 방식을 적용하는 동안(예로서, 약 1.8V의 양의 스위칭 전압 및 약 -1.2V의 음의 스위칭 전압) 동일한 강유전성 메모리 셀의 동작 수명에 걸친 분극 세기를 예시한다. 동작의 초기 스테이지들 동안, 및 약 104 사이클들까지, 대칭 바이어싱 방식을 가진 분극 세기 및 비대칭 바이어싱 방식을 가진 분극 세기는, 각각 506 및 510에 예시된 바와 같이, 대체로 고르다(예로서, 메모리 셀은 대체로 일정한 분극 세기를 보인다). 그러나, 대칭 바이어싱 방식으로 동작될 때, 강유전성 메모리 셀은, 508에서 예시된 바와 같이, 강유전체의 사이클들의 수가 증가함에 따라 바람직하지 않은 증가된 신호 피킹(signal peaking)을 보인다. 다른 한편, 비대칭 바이어싱 방식으로 동작될 때, 강유전성 메모리 셀은 512에서 예시된 바와 같이, 강유전성 셀의 사이클들의 수가 증가함에 따라 감소된 신호 피킹을 보인다. 따라서, 강유전성 메모리 셀은 대칭 바이어싱 방식으로보다 비대칭 바이어싱 방식으로 동작될 때 강유전성 메모리 셀의 동작의 과정에 걸쳐 신호 세기에서 보다 적은 변화 및 감소된 신호 피킹을 보일 수 있다. 최대 신호 세기가 비대칭 바이어싱 방식하에 감소되지만, 보다 일정한 분극 세기가 강유전성 메모리 셀의 동작 상태를 감지하기 위해 선호될 수 있다.
분극 세기가 대체로 일정한 세기로 유지되도록 양의 바이어스 전압 및 음의 바이어스 전압 중 하나가 강유전성 메모리 셀의 동작 수명 동안 변경될 수 있다는 것이 고려된다. 몇몇 실시예들에서, 미리 결정된 수의 사이클들 후, 양의 바이어스 전압 및 음의 바이어스 전압 중 적어도 하나는 대체로 고른 분극 세기를 유지하기 위해 조정될 수 있다.
도 5c를 참조하면, 사이클 수의 함수로서 강유전성 메모리 셀의 주파수 의존이 도시된다. 도 5c의 상부 그래프는 대칭 바이어싱 방식으로 동작된 3개의 상이한 강유전성 메모리 셀들("A", "B", 및 "C"로서 라벨링된)에 대한 상이한 주파수들(예로서, 펄스들 사이에서 약 50ns의 지연들 및 약 10㎲의 지연들)의 셀 펄스들에 대한 사이클 수의 함수로서 강유전성 메모리 셀의 판독 신호를 예시하는 반면 하부 그래프는 비대칭 바이어싱 방식으로 동작된 3개의 상이한 강유전성 메모리 셀들에 대한 상이한 주파수들의 셀 펄스들에 대한 사이클 수의 함수로서 강유전성 메모리 셀의 판독 신호를 예시한다. 도 5c는 약 30℃의 온도에서 강유전성 메모리 셀들의 주파수 의존을 예시한다. 일반적으로, 펄스들 사이에서의 지연 시간이 증가함에 따라, 판독 신호는 바람직하지 않게 감소한다. 2PrNorm의 값은 약, 예를 들면, 4×107 사이클들 후 긴 지연(예로서, 50ns)을 갖고 2Pr로 나누어진 긴 지연(예로서, 10㎲)을 가진 2Pr의 비로서 정의될 수 있다. 일반적으로, 2PrNorm의 값은, 사이클들 사이에서의 시간이 변경됨에 따라(즉, 사이클 주파수), 강유전성 메모리 셀의 판독 신호가 변하지 않음을 의미하는, 대략 1.0과 같은 것이 바람직하다.
도 5c의 상부 그래프는 대칭 바이어싱 방식에 대해, 2PrNorm의 값이 약 0.833과 같음을 예시한다. 도 5c의 하부 그래프는 비대칭 바이어싱 방식에 대해, 2PrNorm의 값이 약 0.905와 같음을 예시한다. 다시 말해서, 비대칭 바이어싱 방식에 대해, 약 4×107 사이클들 후, 강유전성 메모리 셀은 대칭 바이어싱 방식으로 동작될 때보다 긴 펄스들을 갖고 보다 적은 주파수-의존적 신호를 보인다. 따라서, 비대칭 바이어싱 방식하에서, 강유전성 메모리 셀은 강유전성 메모리 셀이 대칭 바이어싱 방식으로 동작될 때보다 약 43% 더 적은 신호 손실을 보인다.
도 5d을 참조하면, 사이클 수의 함수로서 강유전성 메모리 셀의 주파수 의존은 약 100℃의 온도에 대해 도시된다. 일반적으로, 강유전성 메모리 셀 성능은 강유전성 재료의 증가된 열적 탈분극으로 인해 상승 온도들에서 저하된다. 도 5d는 100℃에서, 강유전성 메모리 셀들의 주파수 의존이 대칭 바이어싱 방식에 비교하여 비대칭 바이어싱 방식으로 동작될 때 개선된다는 것을 예시한다. 예를 들면, 대칭 바이어싱 방식에 대한 2PrNorm의 값은 약 0.539로서 도시되며 비대칭 바이어싱 방식에 대한 2PrNorm의 값은 약 0.678이다. 몇몇 실시예들에서, 강유전성 메모리 셀은 상승 온도들에서 동작될 수 있으며, 이것은 2PrNorm의 개선된 값이 상승 온도들에서 유리할 수 있음을 의미한다.
도 5e를 참조하면, 시간의 함수로서 전압 및 전류의 그래프들이 대칭 바이어싱 방식(예로서, 약 1.8V의 양의 스위칭 전압 및 약 -1.8V의 음의 스위칭 전압)으로 동작된 강유전성 메모리 셀에 대해 예시된다. 강유전성 메모리 셀의 전압 및 전류는 복수의 사이클 수들(예로서, 1×103 사이클들, 1×106 사이클들, 1×108 사이클들, 및 1×1010 사이클들) 후 나타내어진다. 상부 좌측에서의 그래프를 참조하면, 낮은 사이클 카운트들(예로서, 1×103 사이클들)에서, 강유전성 메모리 셀의 전류는 514에 표시된 바와 같이 이중 피크를 보일 수 있다. 상부 우측에서의 그래프를 참조하면, 이중 피크(514)는 약 1×106 셀 사이클들 후 남아있을 수 있다. 이중 피크(514)는 바람직하지 않게는 강유전성 메모리 셀이 스위칭하게 할 수 있거나 또는 낮은 사이클 카운트들에서 강유전성 메모리 셀의 감지 윈도우를 감소시킬 수 있다. 예로서, 강유전성 메모리 셀은 이중 피크(514)의 피크들의 각각에서 스위칭하려는 경향이 있을 수 있다. 도 5e의 하부 그래프들을 참조하면, 강유전성 메모리 셀은 1×108 및 1×1010 사이클들에서 더 이상 이중 피크(514)를 보이지 않을 것이다.
도 5f를 참조하면, 시간의 함수로서 전압 및 전류의 그래프들은 비대칭 바이어싱 방식으로 동작된 강유전성 메모리 셀에 대해 예시된다. 몇몇 실시예들에서, 비대칭 바이어싱 방식은 양의 스위칭 전압을 약 1.8V이도록 및 음의 스위칭 전압을 약 -0.8V이도록 선택하는 것을 포함할 수 있다. 상이한 전압 및 전류 플롯들을 참조하면, 강유전성 메모리 셀은 낮은 또는 높은 사이클 카운트들에서 이중 피크들을 보이지 않는다. 오히려, 상부 그래프들을 참조하면(예로서, 1×103 및 1×106 사이클들에서), 516으로 표시된, 단일 피크만이 측정된 사이클 카운트들의 모두에 대해 도시된다. 따라서, 비대칭 바이어싱 방식으로 강유전성 메모리 셀을 동작시키는 것은 강유전성 메모리 셀의 동작을 개선하며 낮은 사이클 카운트들에서 강유전성 메모리 셀의 바람직하지 않은 스위칭을 감소시킬 수 있다.
티타늄 알루미늄 질화물(TiAlN)을 포함한 하부 전극(202), 알루미늄 질화물(AlN)을 포함한 유전체 계면 재료(204), 지르코늄 산화물, 하프늄 산화물, 및 그것의 조합들 중 하나를 포함한 강유전성 재료(206), 및 티타늄 질화물을 포함한 상부 전극(208)을 가진 비대칭 커패시터(200)(도 2)를 포함한 강유전성 메모리 셀이 형성되었다. 하부 전극(202)은 약 60Å의 두께를 갖고, 계면 재료(204)는 약 2Å의 두께를 갖고, 강유전성 재료(206)는 약 70Å의 두께를 가지며, 상부 전극(208)은 약 50Å의 두께를 가졌다. 이러한 강유전성 메모리 셀의 성능은 도 6a 내지 도 6f에서 예시된 바와 같이 종래의 기술들에 의해 결정되었다.
도 6a는 비대칭 바이어싱 방식이 적용되는 이러한 강유전성 메모리 셀에 대한 히스테리시스 곡선(600)을 예시한다. 비대칭 바이어싱 방식은 화살표(602A)에 표시된 바와 같이, 약 -1.2V의 음의 스위칭 전압을 강유전성 메모리 셀에 인가하는 것을 포함할 수 있다. 화살표(602)는 강유전성 재료(206)의 분극이, 히스테리시스 곡선의 변곡점에 위치된, 약 -0.7V의 음의 보자 전압에서 양의 분극으로부터 음의 분극으로 스위칭할 수 있음을 나타낸다. 강유전성 재료(206)가 약 -0.7V의 음의 보자 전압에 노출될 때(예로서, 음의 스위칭 전압의 인가 동안), 강유전성 재료(206)는 양의 분극으로부터 음의 분극으로 스위칭하기 시작할 것이다. 음의 스위칭 전압이 제거된 후, 강유전성 재료(206)의 분극은 약 -10μC/㎠의 음의 잔류 분극(예로서, -Pr)으로 되돌아갈 수 있다.
비대칭 바이어싱 방식은 화살표(604A)에 표시된 바와 같이, 약 1.8V의 양의 스위칭 전압을 강유전성 메모리 셀에 인가하는 것을 포함할 수 있다. 화살표(604)는 강유전성 재료(206)의 분극이 약 1.2V의 양의 보자 전압에서 음의 분극으로부터 양의 분극으로 스위칭할 수 있음을 나타낸다. 강유전성 재료(206)가 대략 1.2V의 양의 보자 전압에 노출될 때(예로서, 양의 스위칭 전압의 인가 동안), 강유전성 재료(206)는 음의 분극으로부터 양의 분극으로 스위칭하기 시작할 것이다. 양의 스위칭 전압의 제거 후, 강유전성 재료(206)는 약 8μC/㎠의 양의 잔류 분극을 보일 수 있다. 따라서, 몇몇 실시예들에서, 양의 잔류 분극 및 음의 잔류 분극은 상이한 크기들을 가질 수 있다(예로서, 양의 잔류 분극의 절대값은 음의 잔류 분극의 절대값과 같지 않을 수 있다).
따라서, 강유전성 재료(206)는 비대칭 스위칭 속성들을 보일 수 있다. 다시 말해서, 제1 분극으로부터 제2 분극으로 강유전성 재료(206)의 분극을 스위칭하기 위해 사용된 스위칭 전압의 절대값은 제2 분극으로부터 제1 분극으로 강유전성 재료(206)의 분극을 스위칭하기 위해 사용된 스위칭 전압의 절대값과 같지 않다. 예를 들면, 강유전성 재료(206)는 대략 1.8의 양의 스위칭 전압을 강유전성 재료(206)에 인가함으로써 음의 분극으로부터 양의 분극으로 스위칭될 수 있는 반면 강유전성 재료(206)는 약 -1.2V의 음의 스위칭 전압을 인가함으로써 양의 분극으로부터 음의 분극으로 스위칭될 수 있다.
도 6b를 참조하면, 강유전성 메모리 셀의 여러 사이클들에 걸친 도 6a의 강유전성 메모리 셀의 분극 세기를 예시한 그래프가 도시된다. 도 5b를 참조하여 상기 설명된 바와 같이, 상부 곡선은 대칭 바이어싱 방식(예로서, 약 1.8V의 양의 스위칭 전압 및 약 -1.8V의 음의 스위칭 전압)을 적용하는 동안 강유전성 메모리 셀의 2Pr의 값을 예시하며 하부 곡선은 비대칭 바이어싱 방식(예로서, 약 1.8V의 양의 스위칭 전압 및 약 -1.2V의 음의 스위칭 전압)을 적용하는 동안 강유전성 메모리 셀의 분극 세기를 예시한다. 606 및 610에서 예시된 바와 같이, 대칭 바이어싱 방식을 갖는 및 비대칭 바이어싱 방식을 갖는 강유전성 메모리 셀의 분극은 동작의 초기 스테이지들 동안 대체로 고르다. 대칭 바이어싱 방식으로 동작될 때, 분극 세기는 608에 표시된 바와 같이, 약 105 사이클들에서 증가하며 신호 피크들은 약 108 사이클들에서 증가하기 시작한다. 비대칭 바이어싱 방식으로 동작될 때, 분극 세기는 612에 표시된 바와 같이, 약 108 사이클들에서 발생한 신호 피킹을 갖고 약 106 사이클들에서 증가하기 시작한다. 유리하게는, 612에서 피크 신호는 강유전성 메모리 셀의 동작 수명에 걸쳐 보여지는 분극 세기와 대체로 동일하다. 따라서, 강유전성 셀의 수명에 걸쳐, 비대칭 바이어싱 방식으로 동작된 강유전성 메모리 셀의 분극 세기는 대체로 일정한 채로 있을 수 있다.
대칭 바이어싱 방식으로 동작될 때, 강유전성 메모리 셀은 약 108 사이클들 후 피로하기 시작할 수 있다. 예를 들면, 판독 신호는 약 108 사이클들 후 감소하기 시작할 수 있으며, 약 1011 사이클들 후 약 6μC/㎠로 감소할 수 있다. 비대칭 바이어싱 방식으로 동작될 때, 강유전성 메모리 셀은 그것이 대칭 바이어싱 방식으로 동작될 때만큼 빨리 피로를 보이지 않을 수 있다. 예를 들면, 강유전성 메모리 셀은 약 109 사이클들 후까지 피로를 보이기 시작하지 않을 수 있다. 따라서, 비대칭 바이어싱 방식으로 동작될 때, 강유전성 메모리 셀은 보다 낮은 양의 신호 피킹을 보일 수 있으며 보다 많은 동작 사이클들 후까지 피로를 보이지 않을 수 있다. 도 6b의 결과들이, 도 6b에서의 것과 상이한 재료들을 포함한 강유전성 메모리 셀의 분극 세기를 나타내는, 도 5b의 결과들에 비교될 때, 유사한 경향들이 관찰되었다.
계속해서 도 6b를 참조하면, 티타늄 알루미늄 질화물 하부 전극 및 알루미늄 질화물 계면 재료를 포함한 강유전성 메모리 셀은 상이한 두께들을 가진 티타늄 질화물 전극들을 포함한 강유전성 메모리 셀보다 강유전성 메모리 셀의 동작 동안 분극 세기에서 보다 적은 변화를 보일 수 있다.
도 6c를 참조하면, 약 30℃의 온도에서 사이클 수의 함수로서 강유전성 메모리 셀의 주파수 의존이 도시된다. 도 6c의 상부 그래프는 대칭 바이어싱 방식에 대해, 2PrNorm이 약 0.929와 같음을 예시한다. 하부 그래프는 비대칭 바이어싱 방식에 대해, 2PrNorm이 약 0.961과 같음을 예시한다. 따라서, 강유전성 메모리 셀은 대칭 바이어싱 방식으로 동작될 때보다 비대칭 바이어싱 방식으로 동작될 때 보다 긴 사이클 펄스들에서 보다 적은 주파수-의존적 신호 손실을 보일 수 있다.
도 6d를 참조하면, 사이클 수의 함수로서 강유전성 메모리 셀의 주파수 의존이 약 100℃의 온도에 대해 도시된다. 대칭 바이어싱 방식에 대한 2PrNorm의 값은 약 0.759이며 비대칭 바이어싱 방식에 대한 2PrNorm의 값은 약 0.733이다. 따라서, 강유전성 메모리 셀은 비대칭 바이어싱 방식에 비교하여 대칭 바이어싱 방식으로 동작될 때 단지 약간 더 높은 2PrNorm의 값을 보일 수 있다.
도 6e를 참조하면, 비대칭 바이어싱 방식은 강유전성 메모리 셀의 동작 수명에 걸쳐 원하는 신호 세기를 달성하기 위해 맞춰질 수 있다. 도 6e는 비대칭 강유전성 메모리 셀의 복수의 비대칭 바이어싱 방식들 및 대칭 바이어싱 방식을 예시한다. 바이어싱 방식들의 각각은 양의 스위칭 전압을 변경하는 동안 동일한 음의 스위칭 전압(즉, -1.8V)을 포함한다. 도 6e에 예시된 바와 같이, 양의 스위칭 전압은 강유전성 메모리 셀의 초기 신호 레벨에 영향을 줄 수 있다. 양의 스위칭 전압이 증가됨에 따라, 강유전성 메모리 셀의 신호 레벨이 또한 증가할 수 있다.
도 6f를 참조하면, 비대칭 바이어싱 방식은 신호 피킹의 양 및 피로의 시작을 제어하도록 맞춰질 수 있다. 도 6f는 음의 스위칭 전압들을 변경하는 동안 동일한 양의 스위칭 전압(즉, 1.8V)을 가진 다수의 바이어싱 방식들에 대한 사이클 수의 함수로서 신호 세기를 예시한다. 일반적으로, 보다 큰 크기(예로서, -2.8V, -2.5V, -2.2V 등)를 가진 음의 스위칭 전압들로 동작될 때, 강유전성 메모리 셀은 보다 많은 양의 바람직하지 않은 신호 피킹을 보였다. 그러나, 보다 낮은 크기(예로서, -0.8V, -0.9V, -1.0V 등)를 가진 음의 스위칭 전압들로 동작될 때, 강유전성 메모리 셀은 보다 낮은 신호 세기들을 보였으며 또한 보다 낮은 사이클 수들에서 피로하기 시작한다. -1.2V, -1.4V, 및 -1.6V와 같은 음의 스위칭 전압들에서, 강유전성 메모리 셀은 대체로 고른 신호들을 보였으며 다른 바이어싱 방식들보다 높은 사이클 수들까지 피로 특성들을 보이기 시작하지 않았다. 일 예로서, 약 1.8V의 양의 스위칭 전압 및 약 -1.2V의 음의 스위칭 전압의 바이어싱 방식으로 동작될 때, 강유전성 메모리 셀은 메모리 셀의 동작 수명 동안 대체로 고른 신호를 보였으며 약 1010 사이클들까지도, 감소된 피로 특성들을 보였다. 비대칭 바이어싱 방식은, 따라서 전력 소비를 감소시키며 바람직한 성능을 유지할 수 있다. 따라서, 강 신호는 또한 강유전성 메모리 셀의 피로 속성들을 감소시키면서 달성될 수 있다.
따라서, 일 실시예에서, 강유전성 메모리 셀을 동작시키는 방법을 동작시키는 방법은 상부 전극, 하부 전극, 상부 전극 및 하부 전극 사이에서의 강유전성 재료, 및 강유전성 재료 및 상부 전극 및 하부 전극 중 하나 사이에서의 계면 재료를 포함한 커패시터를 포함한 강유전성 메모리 셀에 양의 바이어스 전압 및 음의 바이어스 전압 중 하나를 인가하는 단계, 및 강유전성 메모리 셀의 분극을 스위칭하기 위해 강유전성 메모리 셀에 양의 바이어스 전압 및 음의 바이어스 전압 중 또 다른 하나를 인가하는 단계를 포함하며, 여기에서 음의 바이어스 전압의 절대값은 양의 바이어스 전압의 절대값과 상이하다.
따라서, 또 다른 실시예에서 강유전성 메모리 셀을 동작시키는 방법은 제1 전극, 제1 전극 및 강유전성 재료 사이에서의 계면 재료, 및 강유전성 재료에 인접한 제2 전극을 포함한 강유전성 커패시터에 양의 바이어스 전압 및 음의 바이어스 전압 중 하나를 인가하는 단계, 및 강유전성 커패시터에 양의 바이어스 전압 및 음의 바이어스 전압 중 또 다른 하나를 인가하는 단계를 포함하며, 상기 음의 바이어스 전압은 양의 바이어스 전압과 상이한 크기를 갖는다.
비대칭 바이어싱 방식으로 비대칭 강유전성 메모리 셀을 동작시키는 것은 비대칭 강유전성 메모리 셀의 동작 동안 사용된 전력 소비를 감소시키고, 신호 피킹을 감소시키며, 주파수-의존적 신호 손실을 감소시킬 수 있다. 이러한 동작 방식하에서, 강유전성 메모리 셀은 과-구동되지 않을 것이며 고장나기 전에 긴 시간 기간 동안 동작하도록 구성될 수 있다. 강유전성 메모리 셀은 상이한 두께들을 갖고, 상이한 재료들로부터 형성되고, 상이한 프로세싱 조건들, 또는 그것의 조합들에 의해 형성된 상부 전극 및 하부 전극을 포함할 수 있다. 강유전성 재료들은 하프늄 산화물, 지르코늄 산화물, 또는 그것의 조합을 포함할 수 있다. 계면 재료는 강유전성 재료 및 상부 전극 및 하부 전극 중 하나 사이에 배치될 수 있다.
특정한 예시적인 실시예들이 도면들과 관련되어 설명되었지만, 이 기술분야의 숙련자들은 본 발명에 의해 포함된 실시예들이 본 명세서에 명확하게 도시되고 설명된 이들 실시예들에 제한되지 않는다는 것을 인식하고 이해할 것이다. 오히려, 본 명세서에서 설명된 실시예들에 대한 많은 부가들, 삭제들, 및 수정들은, 법적 등가물들을 포함하여, 이후 주장된 것들과 같은, 본 발명에 의해 포함된 실시예들의 범위로부터 벗어나지 않고 이루어질 수 있다. 또한, 하나의 개시된 실시예로부터의 특징을은 본 발명자들에 의해 고려되는 바와 같이 여전히 본 발명의 범위 내에 포함되는 동안 또 다른 개시된 실시예의 특징들과 조합될 수 있다.

Claims (20)

  1. 강유전성 메모리 셀을 동작시키는 방법에 있어서,
    양의 바이어스 전압 또는 음의 바이어스 전압 중 하나를 강유전성 커패시터를 포함한 강유전성 메모리 셀에 인가하는 단계; 및
    상기 강유전성 메모리 셀의 분극을 스위칭하기 위해 상기 양의 바이어스 전압 또는 상기 음의 바이어스 전압 중 또 다른 하나를 상기 강유전성 메모리 셀에 인가하는 단계를 포함하며,
    상기 음의 바이어스 전압은 상기 양의 바이어스 전압과 상이한 크기를 갖고,
    상기 강유전성 커패시터는
    티타늄 알루미늄 질화물을 포함하는 제1 전극,
    상기 제1 전극 위에서 직접적으로 접촉하며 티타늄 산화물을 포함하는 계면 재료,
    상기 계면 재료 위에서 직접적으로 접촉하며 하프늄 산화물, 지르코늄 산화물, 또는 이들의 조합을 포함하는 강유전성 재료,
    상기 강유전성 재료 위에서 직접적으로 접촉하며 티타늄 질화물, 티타늄 알루미늄 질화물, 또는 탄탈 질화물을 포함하는 제 2 전극으로 구성되는,
    강유전성 메모리 셀을 동작시키는 방법.
  2. 청구항 1에 있어서, 양의 바이어스 전압 또는 음의 바이어스 전압 중 하나를 인가하는 단계는 상기 양의 바이어스 전압 또는 상기 음의 바이어스 전압 중 다른 것의 절대값의 25퍼센트 내지 99퍼센트 사이에서의 절대값을 갖는 상기 양의 바이어스 전압 또는 상기 음의 바이어스 전압 중 하나를 인가하는 단계를 포함하는, 강유전성 메모리 셀을 동작시키는 방법.
  3. 청구항 1에 있어서,
    양의 바이어스 전압 또는 음의 바이어스 전압 중 하나를 인가하는 단계는
    상기 양의 바이어스 전압 또는 상기 음의 바이어스 전압 중 다른 것의 절대값의 60퍼센트 내지 75퍼센트 사이에서의 절대값을 갖는 상기 양의 바이어스 전압 또는 상기 음의 바이어스 전압 중 하나를 인가하는 단계를 포함하는, 강유전성 메모리 셀을 동작시키는 방법.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서, 양의 바이어스 전압 또는 음의 바이어스 전압 중 하나를 강유전성 메모리 셀에 인가하는 단계는 상기 양의 바이어스 전압 또는 상기 음의 바이어스 전압 중 하나를 상기 강유전성 커패시터에 인가하는 단계를 포함하며, 상기 강유전성 커패시터는 상기 제2 전극과 상이한 두께를 갖는 상기 제1 전극을 포함하는, 강유전성 메모리 셀을 동작시키는 방법.
  7. 삭제
  8. 삭제
  9. 청구항 1에 있어서, 양의 바이어스 전압 또는 음의 바이어스 전압 중 하나를 강유전성 메모리 셀에 인가하는 단계는 상기 양의 바이어스 전압 또는 상기 음의 바이어스 전압 중 하나를 상기 강유전성 커패시터에 인가하는 단계를 포함하며, 상기 강유전성 커패시터는 음의 잔류 분극과 상이한 양의 잔류 분극을 갖는, 강유전성 메모리 셀을 동작시키는 방법.
  10. 청구항 1에 있어서, 미리 결정된 수의 사이클들 후 상기 양의 바이어스 전압 또는 상기 음의 바이어스 전압 중 적어도 하나를 변경하는 단계를 더 포함하는, 강유전성 메모리 셀을 동작시키는 방법.
  11. 강유전성 메모리 셀에 있어서,
    커패시터를 포함하며, 상기 커패시터는:
    티타늄 알루미늄 질화물을 포함하는 제1 전극,
    상기 제1 전극 위에서 직접적으로 접촉하며 티타늄 산화물을 포함하는 계면 재료,
    상기 계면 재료 위에서 직접적으로 접촉하며 하프늄 산화물, 지르코늄 산화물, 또는 이들의 조합을 포함하는 강유전성 재료,
    상기 강유전성 재료 위에서 직접적으로 접촉하며 티타늄 질화물, 티타늄 알루미늄 질화물, 또는 탄탈 질화물을 포함하는 제 2 전극으로 구성되는,
    강유전성 메모리 셀.
  12. 삭제
  13. 삭제
  14. 청구항 11에 있어서, 상기 강유전성 재료는 실리콘, 알루미늄, 지르코늄, 마그네슘, 스트론튬, 가돌리늄, 이트륨, 또는 그것들의 조합들을 포함한 도펀트를 더 포함하는, 강유전성 메모리 셀.
  15. 청구항 11에 있어서, 상기 제2 전극은 티타늄 질화물을 포함하는, 강유전성 메모리 셀.
  16. 커패시터로서,
    티타늄 알루미늄 질화물을 포함하는 제1 전극,
    상기 제1 전극 위에서 직접적으로 접촉하며 티타늄 산화물을 포함하는 계면 재료,
    상기 계면 재료 위에서 직접적으로 접촉하며 하프늄 산화물, 지르코늄 산화물, 또는 이들의 조합을 포함하는 강유전성 재료,
    상기 강유전성 재료 위에서 직접적으로 접촉하며 티타늄 질화물, 티타늄 알루미늄 질화물, 또는 탄탈 질화물을 포함하는 제 2 전극으로 구성되는, 커패시터.
  17. 청구항 16에 있어서, 상기 제2 전극은 티타늄 질화물을 포함하는, 커패시터.
  18. 청구항 16에 있어서, 상기 제2 전극은 티타늄 알루미늄 질화물을 포함하는, 커패시터.
  19. 청구항 16에 있어서, 상기 강유전성 재료는 하프늄 산화물을 포함하는, 커패시터.
  20. 삭제
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460770B1 (en) * 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
US10109350B2 (en) * 2016-07-29 2018-10-23 AP Memory Corp., USA Ferroelectric memory device
US10622070B2 (en) * 2016-07-29 2020-04-14 AP Memory Corp, USA Ferroelectric memory device
KR20180097377A (ko) * 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 제조 방법
US10396085B2 (en) * 2017-03-06 2019-08-27 Xerox Corporation Circular printed memory device with rotational detection
US10319426B2 (en) 2017-05-09 2019-06-11 Micron Technology, Inc. Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods
US9934838B1 (en) * 2017-05-10 2018-04-03 International Business Machines Corporation Pulse shaping unit cell and array for symmetric updating
CN109494302B (zh) * 2017-09-12 2024-04-05 松下知识产权经营株式会社 电容元件、图像传感器以及电容元件的制造方法
US10381431B2 (en) * 2017-10-30 2019-08-13 International Business Machines Corporation Artificial synapse with hafnium oxide-based ferroelectric layer in CMOS back-end
US10460944B2 (en) * 2017-12-13 2019-10-29 International Business Machines Corporation Fully depleted semiconductor on insulator transistor with enhanced back biasing tunability
KR102639877B1 (ko) * 2018-07-05 2024-02-27 삼성전자주식회사 반도체 메모리 장치
DE102018212736B4 (de) * 2018-07-31 2022-05-12 Christian-Albrechts-Universität Zu Kiel Ferroelektrische Halbleitervorrichtung mit einer einen Mischkristall aufweisenden ferroelektrischen Speicherschicht und Verfahren zu deren Herstellung
DE102019104255B4 (de) 2018-08-29 2023-03-16 Taiwan Semiconductor Manufacturing Co. Ltd. Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
CN109378313B (zh) * 2018-09-23 2020-10-30 复旦大学 一种低功耗三维非易失性存储器及其制备方法
JP2020155187A (ja) * 2019-03-22 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 強誘電体メモリおよびそのメモリ素子
CN113948520A (zh) * 2019-03-26 2022-01-18 湘潭大学 一种氧化铪基铁电电容及其制备方法
US11398570B2 (en) 2019-04-08 2022-07-26 Kepler Computing Inc. Doped polar layers and semiconductor device incorporating same
DE102019003223A1 (de) * 2019-05-02 2020-11-05 Namlab Ggmbh Elektrische Speichervorrichtung mit negativer Kapazität
KR20210085460A (ko) * 2019-12-30 2021-07-08 삼성전자주식회사 강유전성의 커패시터, 트랜지스터, 메모리 소자 및 강유전성의 커패시터의 제조방법
CN117397386A (zh) * 2021-04-21 2024-01-12 无锡舜铭存储科技有限公司 铁电存储器及其制造方法
CN114927526A (zh) * 2022-06-02 2022-08-19 北京超弦存储器研究院 一种铁电存储器及其铁电电容和制备方法
WO2024058520A1 (ko) * 2022-09-15 2024-03-21 주성엔지니어링(주) 강유전성 커패시터 및 강유전성 커패시터 제조방법
KR102590166B1 (ko) * 2022-09-15 2023-10-17 주성엔지니어링(주) 강유전성 커패시터 및 강유전성 커패시터 제조방법
US20240128308A1 (en) * 2022-10-18 2024-04-18 Tokyo Electron Limited Method for fabricating a ferroelectric device
EP4379722A1 (en) * 2022-12-02 2024-06-05 Imec VZW Capacitive memory structure and method for reading-out a capacitive memory structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040065912A1 (en) * 2002-10-08 2004-04-08 Shangqing Liu Electrically programmable nonvolatile variable capacitor
US20100054111A1 (en) * 2008-08-26 2010-03-04 Seagate Technology Llc Asymmetric write for ferroelectric storage
US20100065803A1 (en) * 2006-12-04 2010-03-18 Electronics And Telecommunications Research Institute Memory device and manufacturing method thereof
US20150076437A1 (en) * 2013-09-13 2015-03-19 Micron Technology, Inc. Methods of forming a ferroelectric memory cell and related semiconductor device structures

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2777163B2 (ja) * 1989-01-26 1998-07-16 株式会社東芝 強誘電体メモリ
US5530667A (en) * 1991-03-01 1996-06-25 Olympus Optical Co., Ltd. Ferroelectric memory device
US5216572A (en) * 1992-03-19 1993-06-01 Ramtron International Corporation Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors
US5666305A (en) * 1993-03-29 1997-09-09 Olympus Optical Co., Ltd. Method of driving ferroelectric gate transistor memory cell
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3933736B2 (ja) 1996-12-09 2007-06-20 ローム株式会社 強誘電体コンデンサを備えた半導体装置
US5962884A (en) 1997-03-07 1999-10-05 Sharp Laboratories Of America, Inc. Single transistor ferroelectric memory cell with asymmetrical ferroelectric polarization and method of making the same
US6396092B1 (en) * 1997-03-27 2002-05-28 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
KR100297874B1 (ko) * 1997-09-08 2001-10-24 윤종용 강유전체랜덤액세스메모리장치
JP3236262B2 (ja) * 1998-06-16 2001-12-10 松下電器産業株式会社 強誘電体メモリ装置
DE19832993C1 (de) * 1998-07-22 1999-11-04 Siemens Ag Resistive ferroelektrische Speicherzelle
US6495878B1 (en) * 1999-08-02 2002-12-17 Symetrix Corporation Interlayer oxide containing thin films for high dielectric constant application
JP3541749B2 (ja) * 1999-10-13 2004-07-14 日本電気株式会社 半導体記憶装置及びその製造方法
JP2001308291A (ja) * 2000-02-15 2001-11-02 Matsushita Electric Ind Co Ltd 半導体記憶装置，その駆動方法及びその製造方法
NO316580B1 (no) 2000-11-27 2004-02-23 Thin Film Electronics Asa Fremgangsmåte til ikke-destruktiv utlesing og apparat til bruk ved fremgangsmåten
US20020164850A1 (en) 2001-03-02 2002-11-07 Gnadinger Alfred P. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
JP4540892B2 (ja) 2001-07-16 2010-09-08 ユニ・チャーム株式会社 タンポンとの併用に適した吸収パッド
US6635498B2 (en) 2001-12-20 2003-10-21 Texas Instruments Incorporated Method of patterning a FeRAM capacitor with a sidewall during bottom electrode etch
EP1324392B1 (en) * 2001-12-28 2009-12-09 STMicroelectronics S.r.l. Capacitor for semiconductor integrated devices
JP2003208798A (ja) * 2002-01-11 2003-07-25 Matsushita Electric Ind Co Ltd 不揮発性半導体メモリ装置およびストレス印加方法
JP4114363B2 (ja) 2002-02-19 2008-07-09 セイコーエプソン株式会社 圧電アクチュエータ、その駆動方法、圧電アクチュエータの製造方法および液滴噴射装置
US6660536B2 (en) * 2002-02-21 2003-12-09 Symetrix Corporation Method of making ferroelectric material utilizing anneal in an electrical field
KR100671385B1 (ko) * 2002-03-15 2007-01-19 산요덴키가부시키가이샤 강유전체 메모리 및 그 동작 방법과 메모리 장치
US6760246B1 (en) * 2002-05-01 2004-07-06 Celis Semiconductor Corporation Method of writing ferroelectric field effect transistor
US6809949B2 (en) 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
NO322192B1 (no) 2002-06-18 2006-08-28 Thin Film Electronics Asa Fremgangsmate til fremstilling av elektrodelag av ferroelektriske minneceller i en ferroelektrisk minneinnretning, samt ferroelektrisk minneinnretning
JP4373647B2 (ja) * 2002-06-19 2009-11-25 独立行政法人産業技術総合研究所 強誘電体不揮発性記憶装置及びその駆動方法
US6920060B2 (en) 2002-08-14 2005-07-19 Intel Corporation Memory device, circuits and methods for operating a memory device
CN1303692C (zh) * 2002-09-04 2007-03-07 松下电器产业株式会社 半导体存储装置及其制造方法和驱动方法
US6730950B1 (en) * 2003-01-07 2004-05-04 Texas Instruments Incorporated Local interconnect using the electrode of a ferroelectric
KR20040070564A (ko) * 2003-02-04 2004-08-11 삼성전자주식회사 강유전체 커패시터 및 그 제조방법
JP2005085332A (ja) 2003-09-05 2005-03-31 Seiko Epson Corp 強誘電体記憶装置、その駆動方法及び駆動回路
US20050145908A1 (en) 2003-12-30 2005-07-07 Moise Theodore S.Iv High polarization ferroelectric capacitors for integrated circuits
JP2005216363A (ja) 2004-01-28 2005-08-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7196924B2 (en) 2004-04-06 2007-03-27 Macronix International Co., Ltd. Method of multi-level cell FeRAM
NO20041733L (no) * 2004-04-28 2005-10-31 Thin Film Electronics Asa Organisk elektronisk krets med funksjonelt mellomsjikt og fremgangsmate til dens fremstilling.
US6995025B2 (en) 2004-06-21 2006-02-07 Sharp Laboratories Of America, Inc. Asymmetrical programming ferroelectric memory transistor
JP2006032526A (ja) * 2004-07-14 2006-02-02 Seiko Epson Corp 強誘電体メモリ装置
KR100718267B1 (ko) * 2005-03-23 2007-05-14 삼성전자주식회사 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
JP2006352005A (ja) 2005-06-20 2006-12-28 Toshiba Corp 強誘電体記憶装置およびその製造方法
US7586158B2 (en) 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
KR100729231B1 (ko) * 2005-08-03 2007-06-15 삼성전자주식회사 강유전체 구조물, 강유전체 구조물의 형성 방법, 강유전체구조물을 구비하는 반도체 장치 및 그 제조 방법
JP4797717B2 (ja) 2006-03-14 2011-10-19 セイコーエプソン株式会社 強誘電体メモリ装置、強誘電体メモリ装置の製造方法
JP4320679B2 (ja) 2007-02-19 2009-08-26 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
CN102197482B (zh) 2008-10-27 2013-09-18 Nxp股份有限公司 对铁电mim电容器的非对称电容滞后的产生和使用
JP4438893B1 (ja) 2009-02-04 2010-03-24 富士フイルム株式会社 圧電体とその製造方法、圧電素子、及び液体吐出装置
US8901701B2 (en) * 2011-02-10 2014-12-02 Chia-Sheng Lin Chip package and fabrication method thereof
JP5438707B2 (ja) 2011-03-04 2014-03-12 シャープ株式会社 可変抵抗素子及びその製造方法、並びに、当該可変抵抗素子を備えた不揮発性半導体記憶装置
US8951829B2 (en) 2011-04-01 2015-02-10 Micron Technology, Inc. Resistive switching in memory cells
WO2013000501A1 (en) * 2011-06-27 2013-01-03 Thin Film Electronics Asa Short circuit reduction in a ferroelectric memory cell comprising a stack of layers arranged on a flexible substrate
US9224945B2 (en) 2012-08-30 2015-12-29 Micron Technology, Inc. Resistive memory devices
US8867256B2 (en) * 2012-09-25 2014-10-21 Palo Alto Research Center Incorporated Systems and methods for writing and non-destructively reading ferroelectric memories
US9053801B2 (en) 2012-11-30 2015-06-09 Micron Technology, Inc. Memory cells having ferroelectric materials
US8846468B2 (en) * 2012-12-17 2014-09-30 Intermolecular, Inc. Methods to improve leakage of high K materials
US9281044B2 (en) * 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
JP6121819B2 (ja) * 2013-07-04 2017-04-26 株式会社東芝 半導体装置および誘電体膜
JP6366824B2 (ja) * 2014-09-09 2018-08-01 サビック グローバル テクノロジーズ ベスローテン フェンノートシャップ 二段階温度プロセスを使用した薄膜強誘電体デバイスの製造方法
US9460770B1 (en) * 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
DE102015015854B4 (de) * 2015-12-03 2021-01-28 Namlab Ggmbh Integrierte Schaltung mit einer ferroelektrischen Speicherzelle und Verwendung der integrierten Schaltung
KR102476806B1 (ko) * 2016-04-01 2022-12-13 에스케이하이닉스 주식회사 강유전체막을 포함하는 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040065912A1 (en) * 2002-10-08 2004-04-08 Shangqing Liu Electrically programmable nonvolatile variable capacitor
US20100065803A1 (en) * 2006-12-04 2010-03-18 Electronics And Telecommunications Research Institute Memory device and manufacturing method thereof
US20100054111A1 (en) * 2008-08-26 2010-03-04 Seagate Technology Llc Asymmetric write for ferroelectric storage
US20150076437A1 (en) * 2013-09-13 2015-03-19 Micron Technology, Inc. Methods of forming a ferroelectric memory cell and related semiconductor device structures

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JP2018533154A (ja) 2018-11-08

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