JP2018533154A - 強誘電体メモリセルを動作させる方法および関連する強誘電体メモリセル - Google Patents

強誘電体メモリセルを動作させる方法および関連する強誘電体メモリセル Download PDF

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Abstract

強誘電体メモリセルを動作させる方法である。方法は、上部電極と、下部電極と、上部電極と下部電極との間の強誘電体材料、ならびに、上部電極と下部電極とのうちの一つと強誘電体材料の間の界面材料を含むコンデンサを含む強誘電体メモリセルに、正のバイアス電圧および負のバイアス電圧のうちの一方を印加することを含む。方法は、強誘電体メモリセルの分極を切り替えるために強誘電体メモリセルに正のバイアス電圧および負のバイアス電圧のうちの他方を印加することをさらに含み、負のバイアス電圧の絶対値は正のバイアス電圧の絶対値と異なる。強誘電体メモリセルもまた記載される。
【選択図】図２

Description

［優先権主張］
この出願は、タイトル「ＭＥＴＨＯＤＳ ＯＦ ＯＰＥＲＡＴＩＮＧ ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＭＥＭＯＲＹ ＣＥＬＬＳ， ＡＮＤ ＲＥＬＡＴＥＤ ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＭＥＭＯＲＹ ＣＥＬＬＳ」で２０１５年９月１に出願された米国特許出願シリアル番号１４／８４２，１２４の出願日の利益を主張する。
［技術分野］
本明細書で開示される実施形態は、非対称な強誘電体特性を呈する強誘電体材料を含む強誘電体メモリセルを動作させる方法に関し、またそのような強誘電体メモリセルに関する。
強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）セルは、多くのメモリアレイにおける使用について考慮されてきた。ＦｅＲＡＭセルは、（例えばバイアス電圧といった）電界の印加に応じる、切り替え可能な分極を持つ強誘電体材料を含む。ＦｅＲＡＭセルにおける強誘電体材料の分極状態は、ＦｅＲＡＭセルの（例えば１または０といった）論理状態の判定に使用される場合がある。バイアス電圧が除去された後、強誘電体材料の分極は残留する場合がある。したがって、ＦｅＲＡＭセルは不揮発性であり、メモリセルを定期的にリフレッシュする必要性がない。
等しく良好な２つの状態の間を強誘電体材料の原子が遷移するため、印加電界（ａｐｐｌｉｅｄ ｆｉｅｌｄ）にある従来のＦｅＲＡＭセルは、理論上は、図１に示されるように、矩形ヒステリシスループ１０２を呈する。ＦｅＲＡＭセルは、ＦｅＲＡＭセルを切り替えバイアス電圧に露出することによって、ある動作状態から別の動作状態に切り替えられる。例えば、強誘電体材料の分極を第一の方向に切り替えるために、強誘電体材料は正の電圧に露出される場合がある。十分に高い正の電圧（正のスイッチング電圧として特徴付けられる）で、強誘電体材料の分極は負の分極から正の分極に切り替わる。ＦｅＲＡＭセルを別の状態に切り替えるために、強誘電体材料は、第二の、反対の、方向に強誘電体材料の分極を変化させるために、負のスイッチング電圧に露出される。従来から、従来のＦｅＲＡＭセルに印加される正のスイッチング電圧および負のスイッチング電圧は大きさにおいて等しい（例えば同じ絶対値を持ち、また、本明細書では対称バイアススキームとも呼ばれる）。
残念ながら、多くのＦｅＲＡＭセルは、異なる分極状態の間で切り替わるために高いバイアス電圧の利用を必要とする。ＤＲＡＭセルとの比較においてのＦｅＲＡＭセルの非揮発性による電力のいかなる省力も、強誘電体材料の分極状態を切り替えるために印加されなければならない高いバイアス電圧によって相殺される。従って、より高い電圧に強誘電体材料を露出することは、ＦｅＲＡＭセルの電力消費を増加させ、動作コストを増加させ、また、ＦｅＲＡＭセルの耐用寿命を低減させる場合もある。
従来の強誘電体メモリセルの使用および動作の最中の矩形ヒステリシスループを示す。 本開示の実施形態に従う、非対称な強誘電体コンデンサの横断面図である。 本開示の実施形態に従う、図２の非対称な強誘電体コンデンサを含む強誘電体メモリセルの横断面図である。 本開示の実施形態に従う、強誘電体メモリセルの動作のための非対称バイアススキームの図式的な表現である。 本開示の実施形態に従う強誘電体メモリセルの使用および動作の最中の矩形ヒステリシスカーブを示す。 本開示の実施形態に従う、非対称バイアススキームで動作させられる強誘電体メモリセルとの比較における、対称バイアススキームで動作させられる強誘電体メモリセルの、信号強度とサイクル数のグラフである。 約３０℃において対称バイアススキームおよび非対称バイアススキームで動作させられる場合の強誘電体メモリセルのサイクルの最中の周波数依存の信号損失の図式的な表現である。 約１００℃において対称バイアススキームおよび非対称バイアススキームで動作させられる場合の強誘電体メモリセルのサイクルの最中の周波数依存の信号損失の図式的な表現である。 様々なサイクル数にて、対称バイアススキームで動作させられる強誘電体メモリセルの電圧および電流を示すグラフである。 様々なサイクル数にて、非対称バイアススキームで動作させられる強誘電体メモリセルの電圧および電流を示すグラフである。 本開示の実施形態に従う非対称の強誘電体メモリセルの使用および動作の最中のヒステリシスカーブを示す。 本開示の実施形態に従う、非対称バイアススキームで動作させられる強誘電体メモリセルとの比較における、対称バイアススキームで動作させられる強誘電体メモリセルの、信号強度とサイクル数のグラフである。 約３０℃において対称バイアススキームおよび非対称バイアススキームで動作させられる場合の強誘電体メモリセルのサイクルの最中の周波数依存の信号損失の図式的な表現である。 約１００℃において対称バイアススキームおよび非対称バイアススキームで動作させられる場合の強誘電体メモリセルのサイクルの最中の周波数依存の信号損失の図式的な表現である。 一定の負のバイアス電圧および異なる正のバイアス電圧にて動作させられる強誘電体セルに対するサイクル数の関数としての信号強度の図式的な表現である。 一定の正のバイアス電圧および異なる負のバイアス電圧にて動作させられる強誘電体セルに対するサイクル数の関数としての信号強度の図式的な表現である。
ここに含まれる図示は、何らかの特定のシステムまたは半導体装置の実際の図を意図するものではなく、単に本明細書の実施形態を記載するために採用される理想的な表現である。図面同士の間で共通の要素および特徴は、同じ番号表示を保持することがある。
本明細書で記載される実施形態の綿密な記載を提供するために、材料の種類、材料の厚さおよび処理条件といった特定の詳細を、以下の記載が提供する。しかし、当業者は、これら特定の詳細を採用しなくても本明細書で記載される実施形態が実施され得ることを、理解するであろう。実際、実施形態は、半導体産業で使われている従来の製造技術とともに実施され得る。加えて、本明細書で提供される記載は、強誘電体メモリセルを製造するための完全なプロセスフローを成すものではなく、また、以下に記載される強誘電体メモリセルは完全な強誘電体メモリセルを成すものではない。本明細書に記載される実施形態を理解するために必要なプロセス動作と構造のみが以下に詳細に記載される。完全な強誘電体メモリセルを形成するための追加的な動作は、従来技術によって実行されてもよい。
本明細書では、「切り替え電圧」という語は、電極のペアの間に置かれた強誘電体材料の分極状態を切り替えるのに十分な、電極（例えば、コンデンサの電極）のペアの間に印加されるバイアス電圧を意味し、含む。バイアス電圧は正のバイアス電圧であり得、その場合は切り替え電圧は「正のスイッチング電圧」と呼ばれ、あるいは、バイアス電圧は負のバイアス電圧であり得、その場合は切り替え電圧は「負のスイッチング電圧」と呼ばれる。
いくつかの実施形態によれば、非対称バイアススキームを適用することによって強誘電体メモリセルを動作させる方法が開示される。強誘電体メモリセルは、非対称であり得、また、非対称な切り替え特性を呈し得る。本明細書では、「非対称な強誘電体メモリセル」という語は、２つの電極の間に置かれた強誘電体材料を含むメモリセルを意味し、含む。非対称な強誘電体メモリセルは、電極のうちの一つと強誘電体材料との間の界面材料を含み得る。いくつかの実施形態において、電極の各々はまた異なる厚さを持ち、または、異なる方法にて形成される。
本明細書では、「非対称バイアススキーム」という語は、強誘電体メモリセルの強誘電体材料の分極を第一の状態から第二の状態に切り替えるために、分極を第二の状態から第一の状態に切り替えるために電極にわたって印加されるバイアス電圧と異なるバイアス電圧（例えば、電位）を、強誘電体メモリセルの電極にわたって印加することを意味し、含む。換言すると、非対称バイアススキームを適用することは、負のスイッチング電圧とは大きさにおいて異なる正のスイッチング電圧を印加することを含む。例えば、強誘電体メモリセルの分極の方向は、分極の方向を第二の方向から第一の方向に切り替えるための負のバイアス電圧と異なる正のバイアス電圧を強誘電体メモリセルにわたって印加することによって第一の方向から第二の方向に切り替えられ得る。従って、第二の分極状態から第一の分極状態に切り替えるための負のバイアス電圧と異なる絶対値を持つ正のバイアス電圧にて、強誘電体メモリセルは第一の分極から第二の分極に切り替えられ得る。非対称バイアススキームで強誘電体メモリセルを動作させることは、強誘電体メモリセルを動作させるために使用される電力を低減させ得、また、強誘電体メモリセルの有効な動作寿命を増大させ得る。非対称バイアススキームで強誘電体メモリセルを動作させることは、異なる周波数パルスでなどの異なる動作条件での強誘電体メモリセルの耐用寿命にわたって、より安定した切り替え信号強度をも提供し得る。
図２は強誘電体材料２０６を含むコンデンサ２００を示す。コンデンサ２００は、開示の実施形態による強誘電体メモリセルの一部を形成し得、また、下部電極２０２、下部電極２０２を覆っている界面材料２０４、界面材料２０４を覆っている強誘電体材料２０６、および、強誘電体材料を覆っている上部電極２０８を含み得る。コンデンサ２００は、例えば、金属−絶縁体−金属（ＭＩＭ）コンデンサであり得る。強誘電体メモリセルで使用されるものとしてコンデンサ２００が記載され図示されるが、コンデンサ２００はダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）用途でも使用され得る。
下部電極２０２は導電性材料を含み得る。いくつかの実施形態において、下部電極２０２は、チタン、窒化チタン（ＴｉＮ）、チタンアルミナイトライド（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、白金、これらの組み合わせ、または、他の導電性材料を含む。いくつかの実施形態において、下部電極２０２は炭素を添加され得る。下部電極２０２は、スパッタリング、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、プラズマ増強化学蒸着（ＰＥＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、または他の適切なプロセスによって形成され得る。
界面材料２０４は、下部電極２０２を直接的に覆っていて、下部電極２０２に接触していても良く、また、下部電極２０２と強誘電体材料２０６との間にあり得る。いくつかの実施形態において、界面材料２０４は、下部電極２０２の材料の酸化物を含む。例えば、下部電極２０２が窒化チタンを含む場合、界面材料２０４は二酸化チタン（ＴｉＯ２）といった酸化チタン（ＴｉＯｘ）を含み得る。他の実施形態において、界面材料２０４は、例えば、窒化アルミニウム（ＡｌＮ）といった非導電誘電性材料を含み得る。本明細書に記載されるように、界面材料２０４を含むコンデンサ２００は、非対称なヒステリシスループを呈する非対称なコンデンサ２００を形成し得る。
強誘電体材料２０６は、界面材料２０４を直接覆っていて、界面材料２０４に接触していても良い。強誘電体材料２０６は、外部の電界によって切り替え可能な（例えば、双極性モーメントを作るために反対に荷電されたイオンの変位といった）分極を呈する誘電性材料を含み得る。従って、強誘電体材料２０６は、切り替え電圧への露出に応じて切り替え可能な分極を呈することが可能な材料を含み得る。加えて、強誘電体材料２０６は、外部電界（ｅｘｔｅｒｎａｌ ｆｉｅｌｄ）の除去の後に残留し得る残留分極（Ｐｒ）を含み得る。結果として、強誘電体材料２０６の分極は、関連付けられるメモリセルの状態（例えば、１か０）として解釈され得る。強誘電体材料２０６は、酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、チタン酸ジルコン酸鉛（ＰＺＴ）、当該分野で知られる他の強誘電体材料、またはこれらの組み合わせのうちの一つ以上を含み得る。いくつかの実施形態において、強誘電体材料２０６は二酸化ハフニウム（ＨｆＯ２）または二酸化ジルコニウム（ＺｒＯ２）を含む。
強誘電体材料２０６は一つ以上のドーパントを含み得る。例えば、強誘電体材料２０６は、シリコン、アルミニウム、ジルコニウム、マグネシウム、ストロンチウム、ガドリニウム、イットリウム、他の希土類元素、およびこれらの組み合わせの１つ以上を含み得る。
上部電極２０８は、強誘電体材料２０６を直接覆っていてもよく、強誘電体材料２０６に接触していてもよい。上部電極２０８は導電性材料を含み得る。いくつかの実施形態において、上部電極２０８は、チタン、窒化チタン、チタンアルミナイトライド、窒化タンタル、白金、これらの組み合わせ、または他の導電性材料を含む。上部電極２０８は、スパッタリング、原子層堆積、化学蒸着、物理蒸着、プラズマ増強化学蒸着、低圧化学蒸着、または他の適切なプロセスによって形成され得る。
いくつかの実施形態において、上部電極２０８は、下部電極２０２と異なる材料を含む。他の実施形態において、上部電極２０８は下部電極２０２と異なる厚さを持ち得る。さらに別の実施形態において、上部電極２０８は下部電極２０２と異なる方法（例えばＡＬＤ）によって形成され得る。下部電極２０２と異なる材料を含む上部電極２０８は、下部電極２０２の厚さと異なる厚さを持ち、下部電極２０２と異なる方法またはそれらの組み合わせによって形成され、非対称のコンデンサ２００を形成し得る。
いくつかの実施形態において、コンデンサ２００は、チタンアルミナイトライドを含む下部電極２０２、窒化アルミニウムを含む界面材料２０４、酸化ハフニウムおよび酸化ジルコニウムのうちの一つ以上を含む強誘電体材料２０６、ならびに、窒化チタンを含む上部電極２０８、を含む。他の実施形態において、コンデンサ２００は、窒化チタンを含む下部電極２０２、酸化チタンを含む界面材料２０４、酸化ハフニウムおよび酸化ジルコニウムのうちの一つ以上を含む強誘電体材料２０６、および窒化チタンを含む上部電極２０８を含む。
図２は、下部電極２０２と強誘電体材料２０６との間に直接的に置かれるものとして界面材料２０４を示すが、界面材料２０４は強誘電体材料２０６と上部電極２０８との間に存在し得る。このようないくつかの実施形態において、強誘電体材料２０６は、下部電極２０２を直接覆っていて、下部電極２０２に接触していてもよい。いくつかの実施形態において、コンデンサ２００は下部電極２０２と強誘電体材料２０６との間、または強誘電体材料２０６と上部電極２０８との間のいずれかに置かれる一つのみの界面材料２０４を含み得る（すなわち界面材料２０４は強誘電体材料２０６の一つの側のみに置かれ得る）。他の実施形態において、下部電極２０２と強誘電体材料２０６との間の界面材料２０４、および、上部電極２０８と強誘電体材料２０６との間の別の界面材料２０４、をコンデンサ２００が含み得ることが考えられる。いくつかのそのような実施形態において、上部電極２０８と強誘電体材料２０６との間の界面材料２０４は、下部電極２０２と強誘電体材料２０６との間の界面材料２０４と異なる材料にて形成され得るし、あるいは下部電極２０２と強誘電体材料２０６との間の界面材料２０４とは異なる厚みを持ち得る。
図３を参照すると、コンデンサ２００を含む強誘電体メモリセル３００が示されている。強誘電体メモリセル３００は、基板３１０、ソース領域３１４、および基板３１０内に形成されるドレイン領域３１２を含む。基板３１０は、半導体基板、支持基板上のベース半導体材料、金属電極、または一つまたはそれより多くの材料、構造もしくはそれに形成される領域を持つ半導体基板であり得る。基板３１０は、従来のシリコン基板または半導体材料を含むバルク基板であり得る。本明細書で使用される場合、「バルク基板」という語は、シリコンウエハのみならず、シリコンオンサファイア（「ＳＯＳ」）基板あるいはシリコンオンガラス（「ＳＯＧ」）基板といったシリコンオンインシュレータ（「ＳＯＩ」）基板、ベース半導体基盤上のシリコンのエピタキシャル層、または、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ、ｘは例えば、０．２と０．８との間のモル分率）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、またはリン化インジウム（ＩｎＰ）、その他といった他の半導体のまたは光電子工学の材料をも意味し、含む。さらに、以下の記載で「基板」を参照する場合、材料、領域または接合をベース半導体構造または基盤に形成するために、以前のプロセス段階が利用されたことがあっても良い。
強誘電体メモリセル３００は、誘電材料３１６およびゲート電極３１８を含むアクセストランジスタを含み得る。コンデンサ２００は、導電性接点３２０（例えば、導電性プラグ）を介してトランジスタのドレイン領域３１２に接続され得る。導電性接点３２０は、ドレイン領域３１２の上にあり得、また、コンデンサ２００の下部電極２０２に直接的に接触し得る。導電性接点３２０は、例えば、タングステン、チタン、アルミニウム、銅、ポリシリコン、または他の適切な導電性材料といった導電性材料を含み得る。
ゲート誘電材料３１６は、適切な誘電材料を含み得る。いくつかの実施形態において、ゲート誘電材料３１６は、二酸化ケイ素、または、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム（Ａｌ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）といった高誘電率（ｈｉｇｈ−ｋ）誘電材料、または当該分野で知られる他の高誘電率誘電材料を含む。ソース領域３１４およびドレイン領域３１２は、ゲート誘電材料３１６の対向する側に置かれ得る。
ゲート電極３１８、例えば、チタン、タンタル、タングステン、ルテニウム、それらの窒化物、ポリシリコン、または他の適切な導電性ゲート電極材料といった、導電性材料を含み得る。
従って、一つの実施例において、半導体基板のソース領域およびドレイン領域のうちの少なくとも一つと接触する導電性材料の上にあるコンデンサであって、チタンアルミナイトライドを含む第一の電極と、酸化ハフニウム、酸化ジルコニウムまたはこれらの組み合わせを含む強誘電体材料と、第一の電極と強誘電体材料との間の界面材料と、強誘電体材料の上に窒化チタンを含む第二の電極を含むコンデンサ、を強誘電体メモリセルは含む。
使用と動作の最中、バイアス（例えば、正のスイッチング電圧または負のスイッチング電圧）が、第一の状態と第二の状態との間で強誘電体材料の分極を切り替えるために強誘電体材料２０６を含む強誘電体メモリセル３００に、印加され得る。例えば、コンデンサ２００にわたって電位を生み出すために、上部電極２０８と下部電極２０２との間に電位が印加され得る。いくつかの実施形態において、上部電極２０８は、下部電極２０２がゼロ電圧に露出される間、正のまたは負の電圧に露出され得る。他の実施形態において、第一の電圧と第二の電圧との差が正のスイッチング電圧または負のスイッチング電圧のうちの一つに等しいように、第一の電圧は上部電極２０８に印加され得、第二の電圧は下部電極２０２に印加され得る。
図４を参照すると、強誘電体メモリセル３００の分極を遷移させるための非対称バイアススキームが示されている。４００で示される例えば、約１．８Ｖといった第一のバイアス電圧（例えば、正のスイッチング電圧）は、強誘電体メモリセル３００に印加され得る。第一のバイアス電圧に応じて、コンデンサ２００の強誘電体材料２０６は第一の方向に分極され得る。ある期間の後、第一のバイアス電圧４００は、４０２にて示されるように除去され得る（例えば、強誘電体メモリセルはゼロバイアスに露出され得る）。第一のバイアス電圧４００の除去に応じて、強誘電体材料２０６は、強誘電体メモリセル３００の論理状態に対応し得る残留分極に戻り得る。強誘電体材料２０６の分極を切り替えるために、例えば、約−１．０Ｖの第二のバイアス電圧（例えば、負のスイッチング電圧）４０４が強誘電体材料２０６に印加され得る。従って、負のスイッチング電圧の絶対値は、正のスイッチング電圧の絶対値と異なる。第二のバイアス電圧４０４への露出に応じて、強誘電体材料２０６は、第一の方向とは逆の第二の方向に分極され得る。強誘電体材料２０６の第二のバイアス電圧４０４への露出の後、第二のバイアス電圧４０４は、除去され得、また、強誘電体材料２０６は強誘電体メモリセル３００の別の論理状態に対応し得る残留分極に戻り得る。
図４は約１．８Ｖの正のバイアス電圧と約−１．０Ｖの負のバイアス電圧を示すが、正のバイアス電圧の絶対値が負のバイアス電圧の絶対値と異なる任意の非対称バイアススキームが使用され得る。いくつかの実施形態において、正のバイアス電圧および負のバイアス電圧のうちの一方の絶対値は、正のバイアス電圧および負のバイアス電圧のうちの他方の絶対値の、約２５パーセントと約９９パーセントの間（例えば、約２５パーセントと約４０パーセントの間、約４０パーセントと約５０パーセントの間、約５０パーセントと約６０パーセントの間、約６０パーセントと約７５パーセントの間、約７５パーセントと約９０パーセントの間、または、約９０パーセントと約９９パーセントの間）と等しくあり得る。いくつかの実施形態において、正のバイアス電圧および負のバイアス電圧の一方の絶対値は、正のバイアス電圧および負のバイアス電圧の他方の絶対値の約２／３および約１／２の間といった約２／３より小さい場合がある。
第一のバイアス電圧４００および第二のバイアス電圧４０４は、例えば、コンデンサ２００にわたって電位を印加することによって、印加され得る。例えば、コンデンサ２００にわたって電位を引き起こしかつコンデンサ２００内で強誘電体材料２０６の分極を誘起するために、第一の電位（正のスイッチング電圧）は下部電極２０２と上部電極２０８との間に印加され得る。強誘電体材料２０６の反対の分極を誘起するために、第二のバイアス電圧４０４は、例えば、下部電極２０２と上部電極２０８との間に第二の電位（例えば、負のスイッチング電圧）を印加することによって、強誘電体材料２０６に印加され得る。
図４は、ある分極から別の分極への遷移を引き起こすための非対称バイアススキームの一つの形態の使用を示すが、例えば方形パルスまたは三角パルスといった他の波形を用いて分極が切り替えられ得ることが考えられる。
窒化チタンを含む下部電極２０２、酸化チタンを含む界面材料２０４、酸化ジルコニウム、酸化ハフニウム、およびこれらの組み合わせのうちの一つを含む強誘電体材料２０６、および、窒化チタンを含む上部電極２０８を持つ非対称なコンデンサ２００（図２）を含む強誘電体メモリセルが形成された。下部電極２０２は約１００Åの厚さを持ち、界面材料２０４は約５Åの厚さを持ち、強誘電体材料２０６は約７０Åの厚さを持ち、そして、上部電極２０８は約５０Åの厚さを持った。そのような強誘電体メモリセルの性能は、図５Ａから図５Ｅに示されるように従来技術によって判定された。
図５Ａは、非対称バイアススキームが適用されるそのような強誘電体メモリセルのヒステリシスカーブ５００を示す。矢印５０２Ａで示されるように、非対称バイアススキームは約−１．２Ｖの負のスイッチング電圧を強誘電体メモリセルに印加することを含み得る。矢印５０２は、ヒステリシスカーブの変曲点にある、約−０．７Ｖの負の抗電圧（ｎｅｇａｔｉｖｅ ｃｏｅｒｃｉｖｅ ｖｏｌｔａｇｅ）にて正の分極から負の分極に強誘電体材料２０６の分極が切り替わり得ることを示す。強誘電体材料２０６が（例えば負のスイッチング電圧の印加の最中に）約−０．７Ｖの負の抗電圧に露出されるとき、強誘電体材料２０６は正の分極から負の分極へ切り替わり始め得る。負のスイッチング電圧が除去された後、強誘電体材料２０６の分極は約７μＣ／ｃｍ２の負の残留分極（例えば−Ｐｒ）に戻り得る。
矢印５０４Ａに示されるように、非対称バイアススキームは強誘電体メモリセルに約１．８Ｖの正のスイッチング電圧を印加することを含み得る。矢印５０４は、約１．１Ｖの正の抗電圧にて負の分極から正の分極に強誘電体材料２０６の分極が切り替わり得ることを示す。強誘電体材料２０６が約１．１Ｖの正の抗電圧に露出されるとき（例えば正のスイッチング電圧の印加の最中）、強誘電体材料２０６は負の分極から正の分極へ切り替わり始め得る。正のスイッチング電圧が除去された後、強誘電体材料２０６の分極は約５μＣ／ｃｍ２の正の残留分極（例えばＰｒ）に戻り得る。従って、強誘電体材料２０６は非対称な切り替え特性を呈し得る。換言すれば、第一の分極から第二の分極に強誘電体材料２０６の分極を切り替えるために使用される切り替え電圧の絶対値は、
第二の分極から第一の分極に強誘電体材料２０６の分極を切り替えるために使用される切り替え電圧の絶対値と等しくない。例えば、強誘電体材料２０６は、約１．８Ｖの正のスイッチング電圧を強誘電体材料２０６に印加することで負の分極から正の分極に切り替えられ得、また、強誘電体材料２０６は、約−１．２Ｖの負のスイッチング電圧を印加することで正の分極から負の分極に切り替えられ得る。
図５Ｂを参照すると、強誘電体メモリセルの数サイクルにわたる、強誘電体材料２０６を含む強誘電体メモリセルの正の残留分極と負の分極との差を示すグラフが示されている。ｘ軸はサイクル数を示し、ｙ軸は、強誘電体材料２０６の正の分極状態と負の分極状態との間の分極差に等しい２Ｐｒの値を示す。２Ｐｒの値は、強誘電体材料を含む強誘電体メモリセルの分極強度にいくつかの実施形態で対応し得る、正の残留分極と負の残留分極との間の差に等しくあり得る。強誘電体メモリセルの耐用寿命にわたって、強誘電体メモリセルの論理状態を読み取るために一定の分極信号が検知されることが可能であるように、２Ｐｒの値が一定のままであることが望ましい。
引き続き図５Ｂを参照すると、上側の曲線は対称バイアススキーム（例えば、約１．８Ｖの正のスイッチング電圧および約−１．８Ｖの負のスイッチング電圧といった）を適用するときの、強誘電体メモリセルの動作寿命にわたる分極強度を示す。下側の曲線は非対称バイアススキーム（例えば、約１．８Ｖの正のスイッチング電圧および約−１．２Ｖの負のスイッチング電圧といった）を適用するときの、同じ強誘電体メモリセルの動作寿命にわたる分極強度を示す。動作の初期の段階の間、および、約１０４個のサイクルまで、対称バイアススキームによる分極強度および非対称バイアススキームによる分極強度は、おのおの５０６および５１０で示されるように実質的に一定（例えば、メモリセルが実質的に一定の分極強度を呈するといったように）である。しかし、対称バイアススキームで動作させられると、５０８にて示されるように、強誘電体メモリセルは強誘電体のサイクル数が増えると望ましくない増加した信号ピーキングを呈する。一方、非対称バイアススキームで動作させられると、強誘電体メモリセルは、５１２で示されるように、強誘電体セルのサイクルの数が増えると、低減された信号ピーキングを呈する。従って、非対称バイアススキームで動作させられると、強誘電体メモリセルは、強誘電体メモリセルの動作の過程にわたって、対称バイアススキームで動作させられる場合と比べて、低減された信号ピーキングを呈しうるし、信号強度のばらつきがより少なくなり得る。非対称バイアススキームの下では最大の信号強度がたとえ低減されるにしても、より一定の分極強度は強誘電体メモリセルの動作状態の検知に好ましくある場合がある。
正のバイアス電圧および負のバイアス電圧のうちの一方は、分極強度が実質的に一定の強度に維持されるように強誘電体メモリセルの動作寿命の間に変えられ得ることが考えられる。いくつかの実施形態において、所定数のサイクルの後、実質的に一定の分極強度を維持するように、正のバイアス電圧および負のバイアス電圧のうちの少なくとも一方は調整され得る。
図５Ｃを参照すると、サイクル数の関数としての強誘電体メモリセルの周波数依存性が示されている。図５Ｃの上側のグラフは、対称バイアススキームで動作させられる３つの異なる強誘電体メモリセル（「Ａ」、「Ｂ」および「Ｃ」とラベル付けされている）に対する異なる周波数のセルパルス（例えば、パルス間の約５０ｎｓの遅延および約１０μｓの遅延といった）に対するサイクル数の関数としての強誘電体メモリセルの読み込み信号を示す。下側のグラフは、非対称バイアススキームで動作させられる３つの異なる強誘電体メモリセルに対する異なる周波数のセルパルスに対するサイクル数の関数としての強誘電体メモリセルの読み込み信号を示す。図５Ｃは約３０℃の温度における強誘電体メモリセルの周波数依存性を示す。一般に、パルス間の遅延時間が増大するにつれ、読み込み信号は望ましくなく低減する。２ＰｒＮｏｒｍの値は、例えば、４×１０７個のサイクルの後、長い遅延（例えば、１０μｓ）を伴う２Ｐｒを、長い遅延（例えば、約５０ｎｓ）を伴う２Ｐｒによって割り算して得られる比として定義され得る。一般に、２ＰｒＮｏｒｍの値は約１．０に等しいことが望ましく、そのことは、サイクル間の時間（すなわちサイクル周波数）が変化しても強誘電体メモリセルの読み込み信号は変化しないことを意味する。
図５Ｃの上側のグラフは、対称バイアススキームに対して、２ＰｒＮｏｒｍの値は約０．８３３に等しいことを示す。図５Ｃの下側のグラフは、非対称バイアススキームに対して、２ＰｒＮｏｒｍの値は約０．９０５に等しいことを示す。換言すれば、対称バイアススキームで動作させられる場合と比べて、非対称バイアススキームでは、約４×１０７個のサイクルの後、強誘電体メモリセルの、より長いパルスでの周波数依存の信号損失がより少なくなる。従って、非対称バイアススキームの下では、強誘電体メモリセルは、対称バイアススキームで強誘電体メモリセルが動作させられるときと比べて約４３パーセント少ない信号損失を呈する。
図５Ｄを参照すると、サイクル数の関数としての強誘電体メモリセルの周波数依存性が約１００℃の温度に対して示されている。一般に、強誘電体材料の増大した熱脱分極によって、より高い温度で強誘電体メモリセルの性能は低下する。図５Ｄは、約１００℃では、非対称バイアススキームで動作させられる場合、強誘電体メモリセルの周波数依存性は、対称バイアススキームの場合と比較して、改善されることを示す。例えば、対称バイアススキームに対する２ＰｒＮｏｒｍの値は、約０．５３９として示され、非対称バイアススキームに対する２ＰｒＮｏｒｍの値は約０．６７８である。いくつかの実施形態において、強誘電体メモリセルはより高い温度にて動作させられ得、そのことは、改善された２ＰｒＮｏｒｍの値はより高い温度において有利であり得ることを意味する。
図５Ｅを参照すると、時間の関数としての電圧および電流のグラフが、対称バイアススキーム（例えば、約１．８Ｖの正のスイッチング電圧および約―１．８Ｖの負のスイッチング電圧）で動作させられる強誘電体メモリセルに関して示されている。強誘電体メモリセルの電圧および電流は、複数のサイクル数（例えば、１×１０３個のサイクル、１×１０６個のサイクル、１×１０８個のサイクルおよび１×１０１０個のサイクル）の後でプロットされる。上側左のグラフを参照すると、低いサイクル数（例えば、１×１０３個のサイクル）では、強誘電体メモリセルの電流は５１４で示されるようにダブルピークを呈し得る。上側右のグラフを参照すると、ダブルピーク５１４は、約１×１０６個のセルサイクルの後も存在し得る。ダブルピーク５１４は、強誘電体メモリセルを望ましくなく切り替えさせ得るか、少ないサイクル個数における強誘電体メモリセルの検出窓（ｓｅｎｓｉｎｇ ｗｉｎｄｏｗ）を低減し得る。例として、強誘電体メモリセルは、ダブルピーク５１４のピークの各々にて切り替わる傾向を持ち得る。図５Ｅの下側の２つのグラフを参照すると、強誘電体メモリセルは、１×１０８個のサイクルおよび１×１０１０個のサイクルにてダブルピーク５１４をもはや示さない場合がある。
図５Ｆを参照すると、時間の関数としての電圧および電流のグラフが、非対称バイアススキームで動作させられる強誘電体メモリセルに関して示されている。いくつかの実施形態において、非対称バイアススキームは、正のスイッチング電圧を約１．８Ｖに選択すること、および、負のスイッチング電圧を約−０．８Ｖに選択することを含み得る。異なる電圧および電流の図を参照すると、少ないサイクル数でも多い個数のサイクル数でも、強誘電体メモリセルはダブルピークを呈していない。むしろ、上側の２つのグラフ（例えば１×１０３個のサイクルおよび１×１０６個のサイクルにおけるグラフ）を参照すると、５１６で示される単一のピークのみが、計測された全てのサイクル個数に対して示される。従って、非対称バイアススキームで強誘電体メモリセルを動作させることは、強誘電体メモリセルの動作を向上させ得、また、少ないサイクル個数における強誘電体メモリセルの望ましくない切り替えを低減し得る。
チタンアルミナイトライド（ＴｉＡｌＮ）を含む下部電極２０２と、窒化アルミニウム（ＡｌＮ）を含む誘電性界面材料２０４と、酸化ジルコニウム、酸化ハフニウムおよびこれらの組み合わせのうちの一つを含む強誘電体材料２０６と、窒化チタンを含む上部電極２０８を持つ非対称なコンデンサ２００（図２）を含む強誘電体メモリセルが形成された。下部電極２０２は約６０Åの厚さを持っており、界面材料２０４は約２Åの厚さを持っており、強誘電体材料２０６は約７０Åの厚さを持っており、そして、上部電極２０８は約５０Åの厚さを持っていた。それら強誘電体メモリセルの性能は、図６Ａから図６Ｆに示されるように従来技術によって判定された。
図６Ａは、非対称バイアススキームが適用されるそのような強誘電体メモリセルに対するヒステリシスカーブ６００を示す。矢印６０２Ａに示されるように、非対称バイアススキームは約−１．２Ｖの負のスイッチング電圧を強誘電体メモリセルに印加することを含み得る。矢印６０２は、ヒステリシスカーブの変曲点にある、約−０．７Ｖの負の抗電圧にて正の分極から負の分極に強誘電体材料２０６の分極が切り替わり得ることを示す。強誘電体材料２０６が約−０．７Ｖの負の抗電圧に露出されるとき（例えば負のスイッチング電圧の印加の最中）、強誘電体材料２０６は正の分極から負の分極へ切り替わり始め得る。負のスイッチング電圧が除去された後、強誘電体材料２０６の分極は約−１０μＣ／ｃｍ２の負の残留分極（例えば−Ｐｒ）に戻り得る。
矢印６０４Ａに示されるように、非対称バイアススキームは強誘電体メモリセルに約１．８Ｖの正のスイッチング電圧を印加することを含み得る。矢印６０４は、約１．２Ｖの正の抗電圧にて負の分極から正の分極に強誘電体材料２０６の分極が切り替わり得ることを示す。強誘電体材料２０６が約１．２Ｖの正の抗電圧に露出されるとき（例えば正のスイッチング電圧の印加の最中）、強誘電体材料２０６は負の分極から正の分極へ切り替わり始め得る。正のスイッチング電圧の除去の後、強誘電体材料２０６は、約８μＣ／ｃｍ２の正の残留分極を呈し得る。従って、いくつかの実施形態において、正の残留分極および負の残留分極は、異なる大きさを持ち得る（例えば、正の残留分極の絶対値は負の残留分極の絶対値と等しくない場合がある）。
従って、強誘電体材料２０６は非対称な切り替え特性を呈し得る。換言すると、第一の分極から第二の分極に強誘電体材料２０６の分極を切り替えるために使用される切り替え電圧の絶対値は、第二の分極から第一の分極に強誘電体材料２０６の分極を切り替えるために使用される切り替え電圧の絶対値と等しくない。例えば、強誘電体材料２０６は、約１．８Ｖの正のスイッチング電圧を強誘電体材料２０６に印加することで負の分極から正の分極に切り替えられ得、また、強誘電体材料２０６は、約−１．２Ｖの負のスイッチング電圧を印加することで正の分極から負の分極に切り替えられ得る。
図６Ｂを参照すると、強誘電体メモリセルの数サイクルにわたる、図６Ａの強誘電体メモリセルの分極強度を示すグラフが示されている。図５Ｂを参照して記載されたように、上側の曲線は対称バイアススキーム（例えば、約１．８Ｖの正のスイッチング電圧および約−１．８Ｖの負のスイッチング電圧）を適用する間の強誘電体メモリセルの２Ｐｒの値を示し、下側の曲線は非対称バイアススキーム（例えば、約１．８Ｖの正のスイッチング電圧および約−１．２Ｖの負のスイッチング電圧）を適用する間の強誘電体メモリセルの分極強度を示す。６０６および６１０にて示されるように、対称バイアススキームおよび非対称バイアススキームによる強誘電体メモリセルの分極強度は動作の初期の段階の間は実質的に一定である。対称バイアススキームで動作させられる場合、分極強度は、約１０５個のサイクルにて上昇し始め、信号は、６０８にて示されるように、約１０８個のサイクルにてピークを持つ。非対称バイアススキームで動作させられる場合、分極強度は、約１０６個のサイクルにて上昇し始め、６１２にて示されるように、信号のピークは約１０８個のサイクルにて発生する。有利なことには、６１２におけるピーク信号は、強誘電体メモリセルの動作寿命を通して呈される分極強度と実質的に同じである。従って、強誘電体セルの耐用寿命にわたって、非対称バイアススキームで動作させられる強誘電体メモリセルの分極強度は実質的に一定であり続け得る。
対称バイアススキームで動作させられる場合、強誘電体メモリセルは、約１０８個のサイクルの後、疲労し（ｆａｔｉｇｕｅ）始め得る。例えば、読み込み信号は約１０８個のサイクルの後に低減し始め得、約１０１１個のサイクル後に約６μＣ／ｃｍ２に低減し得る。非対称バイアススキームで動作させられる場合、強誘電体メモリセルは、対称バイアススキームで動作させられる場合と同じくらい早くは、疲労を呈さない場合がある。例えば、強誘電体メモリセルは、約１０９個のサイクルの後まで疲労を呈し始めない場合がある。従って、非対称バイアススキームで動作させられる場合、強誘電体メモリセルはより少量の信号ピーキングを呈し得、また、より多くの動作サイクルの後まで疲労を呈さない場合がある。図６Ｂの結果を、図６Ｂでの材料と異なる材料を含む強誘電体メモリセルの分極強度を示す図５Ｂの結果と比較すると、類似する傾向が見られた。
引き続き図６Ｂを参照すると、チタンアルミナイトライド下部電極および窒化アルミニウム界面材料を含む強誘電体メモリセルは、異なる厚さの窒化チタン電極を含む強誘電体メモリセルと比べて、強誘電体メモリセルの動作の最中の分極強度のばらつきが少なくなり得る。
図６Ｃを参照すると、約３０℃の温度におけるサイクル数の関数としての強誘電体メモリセルの周波数依存性が示されている。図６Ｃの上側のグラフは、対称バイアススキームに対して、２ＰｒＮｏｒｍは約０．９２９に等しいことを示す。下側のグラフは、非対称バイアススキームに対して、２ＰｒＮｏｒｍは約０．９６１に等しいことを示す。従って、非対称バイアススキームで動作させられる場合、対称バイアススキームで動作させられる場合と比べて、強誘電体メモリセルは、より長いサイクルパルスで周波数依存の信号損失はより少なくなり得る。
図６Ｄを参照すると、サイクル数の関数としての強誘電体メモリセルの周波数依存性が、約１００℃の温度に関して示されている。対称バイアススキームに関する２ＰｒＮｏｒｍの値は約０．７５９であり、また、非対称バイアススキームに関する２ＰｒＮｏｒｍの値は約０．７３３である。従って、非対称バイアススキームと比較して、対称バイアススキームで動作させられる場合には、強誘電体メモリセルは２ＰｒＮｏｒｍのわずかだけより高い値を呈し得る。
図６Ｅを参照すると、非対称バイアススキームが、強誘電体メモリセルの動作寿命にわたる望ましい信号強度を達成するように適合され得る。図６Ｅは、非対称の強誘電体メモリセルの複数の非対称バイアススキーム、および対称バイアススキームを示す。バイアススキームの各々は正のスイッチング電圧を変更する間に、同じ負のスイッチング電圧（具体的には−１．８Ｖ）を含む。図６Ｅに示されるように、正のスイッチング電圧は強誘電体メモリセルの初期の信号レベルに影響し得る。正のスイッチング電圧が上昇するにつれ、強誘電体メモリセルの信号レベルもまた上昇し得る。
図６Ｆを参照すると、非対称バイアススキームは、信号ピーキングの量および疲労の開始を制御するように適合され得る。図６Ｆは、負のスイッチング電圧を変化させる間に、同じ正のスイッチング電圧（具体的には１．８Ｖ）を持つバイアススキームの数に対するサイクル数の関数としての信号強度を示す。一般に、より大きい大きさの負のスイッチング電圧（例えば−２．８Ｖ、−２．５Ｖ、−２．２Ｖその他）で動作させられる場合、強誘電体メモリセルはより大きい量の望ましくない信号ピーキングを呈した。しかし、より小さな大きさの負のスイッチング電圧（例えば−０．８Ｖ、−０．９Ｖ、−１．０Ｖその他）で動作させられる場合、強誘電体メモリセルはより低い信号強度を呈し、また、より小さいサイクル数で疲労し始めもする。−１．２Ｖ、−１．４Ｖおよび−１．６Ｖといった負のスイッチング電圧にて、強誘電体メモリセルは実質的に一定の信号を呈し、また、他のバイアススキームより多いサイクル数まで疲労的特徴を呈し始めなかった。一例として、約１．８Ｖの正のスイッチング電圧および約−１．２Ｖの負のスイッチング電圧のバイアススキームで動作させられる場合、強誘電体メモリセルは、メモリセルの動作寿命の間、実質的に一定の信号を呈し、また、低減された疲労的特徴を、約１０１０個のサイクルまでさえも、示した。非対称バイアススキームは、従って、電力消費を低減し得、また、望まれる性能を維持し得る。従って、強度の高い信号が、強誘電体メモリセルの疲労的特徴を低減しながらも達成され得る。
従って、一つの実施形態において、強誘電体メモリセルを動作させる方法は、上部電極、下部電極、上部電極と下部電極との間の強誘電体材料、強誘電体材料と上部電極および下部電極のうちの一つとの間の界面材料を含むコンデンサを含む強誘電体メモリセルに、正のバイアス電圧および負のバイアス電圧のうちの一方を印加すること、および、強誘電体メモリセルの分極を切り替えるために強誘電体メモリセルに、正のバイアス電圧および負のバイアス電圧のうちの他方を印加することを含み、負のバイアス電圧の絶対値は正のバイアス電圧の絶対値と異なる。
従って、別の実施形態において、強誘電体メモリセルを動作させる方法は、第一の電極、第一の電極と強誘電体材料との間の界面材料、および強誘電体材料に隣接する第二の電極を含む強誘電体コンデンサに、正のバイアス電圧および負のバイアス電圧のうちの一方を印加すること、および、強誘電体コンデンサに、正のバイアス電圧および、正のバイアス電圧と異なる大きさを持つ負のバイアス電圧のうちの他方を印加すること、を含む。
非対称バイアススキームで非対称な強誘電体メモリセルを動作させることは、非対称な強誘電体メモリセルの動作の最中に使用される電力の消費を低減させ得、信号ピーキングを低減させ得、また、周波数依存の信号損失を低減させ得る。そのような動作スキームの下で、強誘電体メモリセルは、オーバードライブされない場合があり、また、破壊（ｂｒｅａｋｉｎｇ ｄｏｗｎ）までにより長い期間動作するように構成され得る。強誘電体メモリセルは、異なる厚さを持ち、異なる材料から形成され、異なる処理条件によって形成され、またはこれらの組み合わせの上部電極および下部電極を含み得る。強誘電体材料は、酸化ハフニウム、酸化ジルコニウム、またはこれらの組み合わせを含み得る。界面材料は、強誘電体材料と、上部電極および下部電極のうちの一つと、の間に置かれ得る。
例示用のある実施形態が図面と関連して記載されてきたが、当業者は開示によって包含される実施形態が本明細書に明示的に示され記載される実施形態に限定されないことを認識し理解するだろう。むしろ、本明細書に記載される実施形態への多くの追加、削除および変更が、添付の請求の範囲に記載されるもの（法的な等価物を含む）といった、開示に包含される実施形態の範囲から逸脱することなく、なされ得る。加えて、開示された１つの実施形態の特徴を、他の開示される実施形態の特徴と組み合わせてもよく、これは、発明者によって考えられているとおり、開示の範囲内に依然として包含される。

Claims (20)

  1. 強誘電体メモリセルを動作させる方法であって、
    正のバイアス電圧および負のバイアス電圧のうちの一方を強誘電体コンデンサを含む強誘電体メモリセルに印加すること、および
    前記正のバイアス電圧および前記負のバイアス電圧のうちの他方を、前記強誘電体メモリセルの分極を切り替えるために前記強誘電体メモリセルに印加すること、
    を含み、
    前記負のバイアス電圧は、前記正のバイアス電圧と異なる大きさである
    方法。
  2. 正のバイアス電圧および負のバイアス電圧のうちの一方を印加することは前記正のバイアス電圧の絶対値の約２／３以下の絶対値を持つ前記負のバイアス電圧を印加することを含む、
    請求項１に記載の方法。
  3. 正のバイアス電圧および負のバイアス電圧のうちの一方を印加することは約１．８Ｖの正の電圧を印加することを含み、
    前記正のバイアス電圧および前記負のバイアス電圧のうちの他方を印加することは約−１．２Ｖの負のバイアス電圧を印加することを含む、
    請求項１に記載の方法。
  4. 正のバイアス電圧および負のバイアス電圧のうちの一方を強誘電体コンデンサを含む強誘電体メモリセルに印加することは、前記強誘電体コンデンサの第一の電極であって前記強誘電体コンデンサの第二の電極と異なる厚さを持つ第一の電極に、前記正のバイアス電圧および前記負のバイアス電圧のうちの一方を印加することを含む、
    請求項１に記載の方法。
  5. 正のバイアス電圧および負のバイアス電圧のうちの一方を、強誘電体コンデンサを含む強誘電体メモリセルに印加することは、前記強誘電体コンデンサに、前記正のバイアス電圧および前記負のバイアス電圧のうちの一方を印加することを含み、
    前記強誘電体コンデンサは、チタンアルミナイトライド、酸化チタンまたは窒化アルミニウムを含む界面材料を含む
    請求項１に記載の方法。
  6. 正のバイアス電圧および負のバイアス電圧のうちの一方を、強誘電体コンデンサを含む強誘電体メモリセルに印加することは、前記強誘電体コンデンサに、前記正のバイアス電圧および前記負のバイアス電圧のうちの一方を印加することを含み、
    前記強誘電体コンデンサは、チタンアルミナイトライドをその第一の電極または第二の電極のうちの一つとして含む
    請求項１から５のいずれか一項に記載の方法。
  7. 正のバイアス電圧および負のバイアス電圧のうちの一方を、強誘電体コンデンサを含む強誘電体メモリセルに印加することは、前記強誘電体コンデンサに、前記正のバイアス電圧および前記負のバイアス電圧のうちの一方を印加することを含み、
    前記強誘電体コンデンサは、第一の電極と第二の電極との間に酸化ハフニウムおよび酸化ジルコニウムのうちの少なくとも一つを含む
    請求項１から５のいずれか一項に記載の方法。
  8. 正のバイアス電圧および負のバイアス電圧のうちの一方を印加することは、前記正のバイアス電圧の大きさの約１／２と約２／３との間の大きさを持つ負のバイアス電圧を印加することを含む、
    請求項１から５のいずれか一項に記載の方法。
  9. 正のバイアス電圧および負のバイアス電圧のうちの一方を印加することは、前記強誘電体コンデンサに、前記正のバイアス電圧を印加することを含み、
    前記強誘電体コンデンサは、負の残留分極と異なる正の残留分極を持つ
    請求項１から５のいずれか一項に記載の方法。
  10. 所定の数のサイクルの後、前記正のバイアス電圧および前記負のバイアス電圧のうちの少なくとも一方を変えることをさらに含む、
    請求項１から５のいずれか一項に記載の方法。
  11. 正のバイアス電圧および負のバイアス電圧のうちの一方を印加することは、前記強誘電体コンデンサに、前記正のバイアス電圧および前記負のバイアス電圧のうちの一方を印加することを含み、
    前記強誘電体コンデンサは、第一の電極、前記第一の電極と強誘電体材料との間の界面材料、および前記強誘電体材料に隣接する第二の電極を含む
    請求項１から５のいずれか一項に記載の方法。
  12. チタンアルミナイトライドを含む第一の電極、
    窒化チタン、チタンアルミナイトライド、または、窒化タンタルを含む第二の電極、および
    酸化ハフニウム、酸化ジルコニウム、または、それらの組み合わせを含み、前記第一の電極と前記第二の電極との間にある強誘電体材料、
    を含むコンデンサを含む、
    強誘電体メモリセル。
  13. 前記第一の電極と前記第二の電極との間に界面材料をさらに含む、
    請求項１２に記載の強誘電体メモリセル。
  14. 前記界面材料は酸化チタン、窒化アルミニウム、または前記第一の電極の材料の酸化物を含む、
    請求項１３に記載の強誘電体メモリセル。
  15. 前記界面材料は前記第一の電極を直接覆っていて、前記第一の電極に接触する、
    請求項１３に記載の強誘電体メモリセル。
  16. 前記強誘電体材料は前記界面材料を直接覆っていて、前記界面材料に接触する、
    請求項１３に記載の強誘電体メモリセル。
  17. 前記第一の電極は前記第二の電極と異なる厚さを有する、
    請求項１２に記載の強誘電体メモリセル。
  18. 前記強誘電体材料はシリコン、アルミニウム、ジルコニウム、マグネシウム、ストロンチウム、ガドリニウム、イットリウム、またはこれらの組み合わせを含むドーパントをさらに含む、
    請求項１２から１７のいずれか一項に記載の強誘電体メモリセル。
  19. 前記第二の電極は窒化チタンを含む、
    請求項１２から１７のいずれか一項に記載の強誘電体メモリセル。
  20. ソース領域およびドレイン領域を含む半導体基板をさらに含み、
    前記ソース領域と前記ドレイン領域の少なくとも一方が前記コンデンサに接している
    請求項１２から１７のいずれか一項に記載の強誘電体メモリセル。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020195214A1 (ja) * 2019-03-22 2020-10-01 ソニーセミコンダクタソリューションズ株式会社 強誘電体メモリおよびそのメモリ素子
KR102590166B1 (ko) * 2022-09-15 2023-10-17 주성엔지니어링(주) 강유전성 커패시터 및 강유전성 커패시터 제조방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460770B1 (en) * 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
US10622070B2 (en) * 2016-07-29 2020-04-14 AP Memory Corp, USA Ferroelectric memory device
US10109350B2 (en) * 2016-07-29 2018-10-23 AP Memory Corp., USA Ferroelectric memory device
KR20180097377A (ko) * 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 제조 방법
US10396085B2 (en) * 2017-03-06 2019-08-27 Xerox Corporation Circular printed memory device with rotational detection
US10319426B2 (en) * 2017-05-09 2019-06-11 Micron Technology, Inc. Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods
US9934838B1 (en) * 2017-05-10 2018-04-03 International Business Machines Corporation Pulse shaping unit cell and array for symmetric updating
CN109494302B (zh) 2017-09-12 2024-04-05 松下知识产权经营株式会社 电容元件、图像传感器以及电容元件的制造方法
US10381431B2 (en) * 2017-10-30 2019-08-13 International Business Machines Corporation Artificial synapse with hafnium oxide-based ferroelectric layer in CMOS back-end
US10460944B2 (en) * 2017-12-13 2019-10-29 International Business Machines Corporation Fully depleted semiconductor on insulator transistor with enhanced back biasing tunability
KR102639877B1 (ko) * 2018-07-05 2024-02-27 삼성전자주식회사 반도체 메모리 장치
DE102018212736B4 (de) * 2018-07-31 2022-05-12 Christian-Albrechts-Universität Zu Kiel Ferroelektrische Halbleitervorrichtung mit einer einen Mischkristall aufweisenden ferroelektrischen Speicherschicht und Verfahren zu deren Herstellung
DE102019104255B4 (de) 2018-08-29 2023-03-16 Taiwan Semiconductor Manufacturing Co. Ltd. Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
US10930333B2 (en) 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
CN109378313B (zh) * 2018-09-23 2020-10-30 复旦大学 一种低功耗三维非易失性存储器及其制备方法
CN109935589A (zh) * 2019-03-26 2019-06-25 湘潭大学 一种氧化铪基铁电电容及其制备方法
KR20210149161A (ko) 2019-04-08 2021-12-08 케플러 컴퓨팅 인크. 도핑된 극성 층 및 이를 포함하는 반도체 장치
DE102019003223A1 (de) * 2019-05-02 2020-11-05 Namlab Ggmbh Elektrische Speichervorrichtung mit negativer Kapazität
KR20210085460A (ko) * 2019-12-30 2021-07-08 삼성전자주식회사 강유전성의 커패시터, 트랜지스터, 메모리 소자 및 강유전성의 커패시터의 제조방법
WO2022222060A1 (en) * 2021-04-21 2022-10-27 Wuxi Petabyte Technologies Co., Ltd. Ferroelectric memory device and method for forming same
CN114927526A (zh) * 2022-06-02 2022-08-19 北京超弦存储器研究院 一种铁电存储器及其铁电电容和制备方法
WO2024058520A1 (ko) * 2022-09-15 2024-03-21 주성엔지니어링(주) 강유전성 커패시터 및 강유전성 커패시터 제조방법
WO2024086529A1 (en) * 2022-10-18 2024-04-25 Tokyo Electron Limited Method for fabricating a ferroelectric device
EP4379722A1 (en) * 2022-12-02 2024-06-05 Imec VZW Capacitive memory structure and method for reading-out a capacitive memory structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110999A (ja) * 1999-10-13 2001-04-20 Nec Corp 半導体記憶装置及びその製造方法
JP2003208798A (ja) * 2002-01-11 2003-07-25 Matsushita Electric Ind Co Ltd 不揮発性半導体メモリ装置およびストレス印加方法
JP2006032526A (ja) * 2004-07-14 2006-02-02 Seiko Epson Corp 強誘電体メモリ装置
JP2006270095A (ja) * 2005-03-23 2006-10-05 Samsung Electronics Co Ltd 強誘電体構造物、これの製造方法、これを含む半導体装置及びそれの製造方法
JP2007535166A (ja) * 2004-04-28 2007-11-29 シン フイルム エレクトロニクス エイエスエイ 機能的中間層を持つ有機電子回路とその製法
US7796494B2 (en) * 2008-08-26 2010-09-14 Seagate Technology, Llc Asymmetric write for ferroelectric storage

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2777163B2 (ja) * 1989-01-26 1998-07-16 株式会社東芝 強誘電体メモリ
US5530667A (en) * 1991-03-01 1996-06-25 Olympus Optical Co., Ltd. Ferroelectric memory device
US5216572A (en) * 1992-03-19 1993-06-01 Ramtron International Corporation Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors
US5666305A (en) * 1993-03-29 1997-09-09 Olympus Optical Co., Ltd. Method of driving ferroelectric gate transistor memory cell
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3933736B2 (ja) 1996-12-09 2007-06-20 ローム株式会社 強誘電体コンデンサを備えた半導体装置
US5962884A (en) 1997-03-07 1999-10-05 Sharp Laboratories Of America, Inc. Single transistor ferroelectric memory cell with asymmetrical ferroelectric polarization and method of making the same
JP4160638B2 (ja) * 1997-03-27 2008-10-01 株式会社ルネサステクノロジ 半導体装置
KR100297874B1 (ko) * 1997-09-08 2001-10-24 윤종용 강유전체랜덤액세스메모리장치
JP3236262B2 (ja) * 1998-06-16 2001-12-10 松下電器産業株式会社 強誘電体メモリ装置
DE19832993C1 (de) * 1998-07-22 1999-11-04 Siemens Ag Resistive ferroelektrische Speicherzelle
US6495878B1 (en) * 1999-08-02 2002-12-17 Symetrix Corporation Interlayer oxide containing thin films for high dielectric constant application
JP2001308291A (ja) * 2000-02-15 2001-11-02 Matsushita Electric Ind Co Ltd 半導体記憶装置，その駆動方法及びその製造方法
NO316580B1 (no) 2000-11-27 2004-02-23 Thin Film Electronics Asa Fremgangsmåte til ikke-destruktiv utlesing og apparat til bruk ved fremgangsmåten
US20020164850A1 (en) 2001-03-02 2002-11-07 Gnadinger Alfred P. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
JP4540892B2 (ja) 2001-07-16 2010-09-08 ユニ・チャーム株式会社 タンポンとの併用に適した吸収パッド
US6635498B2 (en) 2001-12-20 2003-10-21 Texas Instruments Incorporated Method of patterning a FeRAM capacitor with a sidewall during bottom electrode etch
EP1324392B1 (en) * 2001-12-28 2009-12-09 STMicroelectronics S.r.l. Capacitor for semiconductor integrated devices
JP4114363B2 (ja) 2002-02-19 2008-07-09 セイコーエプソン株式会社 圧電アクチュエータ、その駆動方法、圧電アクチュエータの製造方法および液滴噴射装置
US6660536B2 (en) * 2002-02-21 2003-12-09 Symetrix Corporation Method of making ferroelectric material utilizing anneal in an electrical field
US6930906B2 (en) * 2002-03-15 2005-08-16 Sanyo Electric Co., Ltd. Ferroelectric memory and operating method therefor, and memory device
US6760246B1 (en) * 2002-05-01 2004-07-06 Celis Semiconductor Corporation Method of writing ferroelectric field effect transistor
US6809949B2 (en) 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
NO322192B1 (no) 2002-06-18 2006-08-28 Thin Film Electronics Asa Fremgangsmate til fremstilling av elektrodelag av ferroelektriske minneceller i en ferroelektrisk minneinnretning, samt ferroelektrisk minneinnretning
JP4373647B2 (ja) * 2002-06-19 2009-11-25 独立行政法人産業技術総合研究所 強誘電体不揮発性記憶装置及びその駆動方法
US6920060B2 (en) 2002-08-14 2005-07-19 Intel Corporation Memory device, circuits and methods for operating a memory device
CN1303692C (zh) * 2002-09-04 2007-03-07 松下电器产业株式会社 半导体存储装置及其制造方法和驱动方法
US6762481B2 (en) * 2002-10-08 2004-07-13 The University Of Houston System Electrically programmable nonvolatile variable capacitor
US6730950B1 (en) * 2003-01-07 2004-05-04 Texas Instruments Incorporated Local interconnect using the electrode of a ferroelectric
KR20040070564A (ko) * 2003-02-04 2004-08-11 삼성전자주식회사 강유전체 커패시터 및 그 제조방법
JP2005085332A (ja) 2003-09-05 2005-03-31 Seiko Epson Corp 強誘電体記憶装置、その駆動方法及び駆動回路
US20050145908A1 (en) 2003-12-30 2005-07-07 Moise Theodore S.Iv High polarization ferroelectric capacitors for integrated circuits
JP2005216363A (ja) 2004-01-28 2005-08-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7196924B2 (en) 2004-04-06 2007-03-27 Macronix International Co., Ltd. Method of multi-level cell FeRAM
US6995025B2 (en) 2004-06-21 2006-02-07 Sharp Laboratories Of America, Inc. Asymmetrical programming ferroelectric memory transistor
JP2006352005A (ja) 2005-06-20 2006-12-28 Toshiba Corp 強誘電体記憶装置およびその製造方法
US7586158B2 (en) 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
KR100729231B1 (ko) * 2005-08-03 2007-06-15 삼성전자주식회사 강유전체 구조물, 강유전체 구조물의 형성 방법, 강유전체구조물을 구비하는 반도체 장치 및 그 제조 방법
JP4797717B2 (ja) 2006-03-14 2011-10-19 セイコーエプソン株式会社 強誘電体メモリ装置、強誘電体メモリ装置の製造方法
KR100913395B1 (ko) * 2006-12-04 2009-08-21 한국전자통신연구원 메모리 소자 및 그 제조방법
JP4320679B2 (ja) 2007-02-19 2009-08-26 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
CN102197482B (zh) 2008-10-27 2013-09-18 Nxp股份有限公司 对铁电mim电容器的非对称电容滞后的产生和使用
JP4438893B1 (ja) 2009-02-04 2010-03-24 富士フイルム株式会社 圧電体とその製造方法、圧電素子、及び液体吐出装置
US8901701B2 (en) * 2011-02-10 2014-12-02 Chia-Sheng Lin Chip package and fabrication method thereof
JP5438707B2 (ja) 2011-03-04 2014-03-12 シャープ株式会社 可変抵抗素子及びその製造方法、並びに、当該可変抵抗素子を備えた不揮発性半導体記憶装置
US8951829B2 (en) 2011-04-01 2015-02-10 Micron Technology, Inc. Resistive switching in memory cells
EP2724342B1 (en) * 2011-06-27 2018-10-17 Xerox Corporation Short circuit reduction in a ferroelectric memory cell comprising a stack of layers arranged on a flexible substrate
US9224945B2 (en) 2012-08-30 2015-12-29 Micron Technology, Inc. Resistive memory devices
US8867256B2 (en) * 2012-09-25 2014-10-21 Palo Alto Research Center Incorporated Systems and methods for writing and non-destructively reading ferroelectric memories
US9053801B2 (en) 2012-11-30 2015-06-09 Micron Technology, Inc. Memory cells having ferroelectric materials
US8846468B2 (en) * 2012-12-17 2014-09-30 Intermolecular, Inc. Methods to improve leakage of high K materials
US9281044B2 (en) * 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
JP6121819B2 (ja) * 2013-07-04 2017-04-26 株式会社東芝 半導体装置および誘電体膜
US9231206B2 (en) 2013-09-13 2016-01-05 Micron Technology, Inc. Methods of forming a ferroelectric memory cell
US9543322B2 (en) * 2014-09-09 2017-01-10 Sabic Global Technologies B.V. Methods for producing a thin film ferroelectric device using a two-step temperature process on an organic polymeric ferroelectric precursor material stacked between two conductive materials
US9460770B1 (en) * 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
DE102015015854B4 (de) * 2015-12-03 2021-01-28 Namlab Ggmbh Integrierte Schaltung mit einer ferroelektrischen Speicherzelle und Verwendung der integrierten Schaltung
KR102476806B1 (ko) * 2016-04-01 2022-12-13 에스케이하이닉스 주식회사 강유전체막을 포함하는 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110999A (ja) * 1999-10-13 2001-04-20 Nec Corp 半導体記憶装置及びその製造方法
JP2003208798A (ja) * 2002-01-11 2003-07-25 Matsushita Electric Ind Co Ltd 不揮発性半導体メモリ装置およびストレス印加方法
JP2007535166A (ja) * 2004-04-28 2007-11-29 シン フイルム エレクトロニクス エイエスエイ 機能的中間層を持つ有機電子回路とその製法
JP2006032526A (ja) * 2004-07-14 2006-02-02 Seiko Epson Corp 強誘電体メモリ装置
JP2006270095A (ja) * 2005-03-23 2006-10-05 Samsung Electronics Co Ltd 強誘電体構造物、これの製造方法、これを含む半導体装置及びそれの製造方法
US7796494B2 (en) * 2008-08-26 2010-09-14 Seagate Technology, Llc Asymmetric write for ferroelectric storage

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020195214A1 (ja) * 2019-03-22 2020-10-01 ソニーセミコンダクタソリューションズ株式会社 強誘電体メモリおよびそのメモリ素子
US11837270B2 (en) 2019-03-22 2023-12-05 Sony Semiconductor Solutions Corporation Ferroelectric memory and memory element thereof
KR102590166B1 (ko) * 2022-09-15 2023-10-17 주성엔지니어링(주) 강유전성 커패시터 및 강유전성 커패시터 제조방법

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